WO2014173590A1 - Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

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Definitions

  • the method is used to produce an optoelectronic semiconductor chip.
  • the semiconductor chip is preferably a light
  • the method comprises the step of providing a carrier assembly.
  • the carrier network comprises a multiplicity of individual carriers for the semiconductor chips or for groups of semiconductor chips.
  • the individual carriers are mechanically firmly connected to each other.
  • the carrier composite is particularly preferably a sapphire wafer.
  • the carrier assembly and thus also the carrier for the semiconductor chips are each formed of sapphire.
  • the method comprises the step of applying one or more
  • the application is particularly preferably a
  • the carrier composite and thus the sapphire wafer are then a growth substrate for the semiconductor layer sequence.
  • the semiconductor layer sequence can also be applied otherwise to the carrier composite
  • the semiconductor layer sequence is preferably based on a III-V compound semiconductor material.
  • the semiconductor material is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m Ga m N or a phosphide compound semiconductor material such as Al n In] __ n _ m Ga m P or an arsenide compound semiconductor material such as Al n In ] __ n _ m Ga m As, where each 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m ⁇ 1.
  • the semiconductor layer sequence may have dopants and additional constituents.
  • the method comprises the step of dividing the carrier composite and the
  • the step of splitting the carrier composite comprises the substep of producing a plurality of selectively etchable material changes in the carrier composite. This generation of material changes takes place in the separation areas preferably by a
  • Laser pulses of the laser radiation are in particular femtosecond pulses, picosecond pulses or
  • Nanosecond pulses According to at least one embodiment, the
  • the dicing of the carrier composite comprises the step of wet-chemical etching of the material changes.
  • This wet chemical etching step follows the step of generating the Material changes after.
  • etching it is particularly preferred to use only selectively, for example with an etching selectivity of at least 1: 1000 or at least 1: 5000
  • the method is configured for producing a plurality of optoelectronic semiconductor chips and comprises at least the following steps:
  • Step C) comprises at least the following
  • Laser radiation wherein the laser radiation has a wavelength at which the carrier composite is transparent
  • Materialabtrage Kunststoff is isolated. The individual process steps are preferably carried out in the order given.
  • Sapphire is used as a growth substrate for semiconductor devices in both high frequency and high frequency applications
  • Optoelectronics used While sapphire in the form of silicon on sapphire disks is often used in high-frequency technology as a support for a thin silicon layer for the actual components, optoelectronics uses sapphire as a growth substrate for compound semiconductor materials such as AlGalnN.
  • Semiconductor layer sequence are to be freed, in particular before separation to avoid damage to the semiconductor layer sequence.
  • These separation trenches typically have a width in the order of 50 ⁇ . These trenches represent a lost chip area which leads to higher ones
  • Isolated semiconductor chips in an at least two-stage process.
  • material changes are induced by laser writing.
  • Material changes are efficiently etchable in a second step. Since the laser writing can be a so-called in-volume selective laser etching, ISLE for short, virtually any shaped separating regions and thus side surfaces and shapes of the semiconductor chips can be produced in the carrier assembly. In addition, such separation areas have a narrow width, so that the for the
  • Semiconductor layer sequence of semiconductor chips useable surface of a wafer increases.
  • the ISLE method can be carried out, for example, as described in the publication Hörstmann-Jungemann et al. in Journal of Laser Micro-Nano Engineering, Volume 5, No. 2, Volume 2010, pages 145-149. The disclosure of this document is incorporated by reference. According to at least one embodiment, the
  • the semiconductor layer sequence is also removed in a narrow strip next to the separation regions in which the laser radiation is irradiated.
  • a width of the strip lies at the separating regions in which the
  • Separation areas themselves, at least 1 ⁇ or 2.5 ⁇ or 5 ⁇ or 7.5 ⁇ . Alternatively or additionally, this width is at most 35 ⁇ or 20 ⁇ or 15 ⁇ .
  • Optoelectronic semiconductor chips seen in plan view of a main radiation side, at least two corners, in which meet edges of the semiconductor chip with an angle of 90 °. Preferably, this angle deviates from 90 ° by at least 15 °, 25 ° or 35 ° and / or by at most 75 °, 65 ° or 55 °. In other words, the semiconductor chips then, seen in plan view, no rectangular basic shape.
  • lateral surfaces of the carriers are provided with a roughening in step C).
  • the side surfaces are, for example, such boundary surfaces of the carrier, which the carrier in directions transverse to a
  • the side surfaces can each be completely or only partially provided with a roughening. It is further possible that only some of the side surfaces or all
  • the roughening is arranged to improve a light extraction efficiency out of the carrier.
  • the roughening preferably has an average roughness, also referred to as R a , of at least 0.25 ⁇ or 0.5 ⁇ .
  • R a average roughness
  • the average roughness is at most 5 ⁇ or 3 ⁇ or 2 ⁇ .
  • Main wavelength English peak wavelength, which is generated during operation of the semiconductor chip radiation.
  • the average roughness is then at most 0.5 ym or 0.25 ym or 0.12 ym.
  • a mirror layer can be applied to such smooth side surfaces.
  • the laser radiation is guided in the separation regions in a zigzag pattern.
  • the individual laser pulses are then not on a straight line and / or not in a common plane.
  • the separation area may be shaped as a three-dimensional zigzag pattern.
  • the term three-dimensional zigzag pattern may mean that the laser radiation is guided similar to the surface of a napkin foam or an egg carton. Such three-dimensional structures, whose
  • Main extension directions lie along the separation areas are specifically realized by an ISLE method.
  • the roughening on the side surfaces can be generated.
  • the separation areas are then arranged obliquely to the growth direction. It is possible that there is exactly one angle of the separation regions to the growth direction per side surface, or that the side surfaces, along the growth direction, have several
  • the angle of the separation regions to the growth direction is at least 10 ° or 15 ° or 25 ° or 35 °. Alternatively or additionally, this angle is at most 80 ° or 75 ° or 65 ° or 55 °. According to at least one embodiment, the
  • the separation regions are then composed of at least two subregions which have a mean angle to each other of> 0 °.
  • Separation areas are semiconductor chips with a trapezoidal cross-section feasible.
  • Separation regions shows from a rear side of the carrier composite preferably in the direction of the semiconductor layer sequence and can be an upper side of the carrier composite on which the
  • the separation regions are designed symmetrically to the growth direction. According to at least one embodiment, the penetrate
  • this depth is at most 90% or 75% or 60% or 40% or 20% or 10% of the thickness, starting from the back and / or from the top.
  • Material removal method is removed. This furthermore
  • Materialabtrageclar a carrier material over the entire surface, in particular on the entire back, or even only
  • the laser radiation is irradiated from the rear side of the carrier composite facing away from the semiconductor layer sequence. This is it
  • the mirror layer may be a metal mirror, for example based on aluminum or silver, or else a Bragg mirror with a sequence of alternating layers of low and high refractive index.
  • a mechanical integrity of the carrier composite does not become
  • each island-shaped laser radiation calculated per impulse of the laser radiation, each island-shaped
  • a volume of the generated material change, for example, at least 0.05 ⁇ ⁇ or 0.8 ⁇ ⁇ or 5 ⁇ ⁇ and / or at most 100 ⁇ ⁇ or 50 ⁇ ⁇ or 25 ⁇ ⁇ or 10 ⁇ ⁇ . Due to this comparatively small volumes, the separation area can be targeted and accurately shape.
  • the size of the volume is
  • the power density is at most 1 x ⁇ - w / cm 2 or 5 x
  • an average pulse duration of the pulses of the laser radiation is at most 50 ns or 15 ns or 5 ns. Furthermore, the pulse duration can be at most 1 ns or 500 ps or 5 ps. Alternatively or additionally, the average pulse duration is at least 50 fs or 1 ps or 10 ps or 750 ps.
  • this is done
  • a proportion of hydrofluoric acid, FH for short, is for example at least 15% or 30% and / or at most 70% or 60%.
  • An etching time can vary depending on the thickness of the
  • Carrier composite in this process step amount to several hours.
  • hydrofluoric acid it is also possible to use certain alkalis.
  • the carrier composite prior to the dicing step, is thinned, such as by grinding.
  • the thickness of the carrier composite is in the finished semiconductor chip and preferably in the step of Dividing at least 50 ⁇ or 80 ⁇ or 100 ⁇ and / or at most 500 ⁇ or 300 ⁇ or 200 ⁇ or 150 ⁇ . By thinning before the dicing step, the etching time can be reduced.
  • crystal quality of the sapphire when irradiating the laser pulses, crystal quality of the sapphire is reduced.
  • the laser irradiation converts the crystalline sapphire into amorphous or small-grain polycrystalline alumina. Selective etching is possible by this conversion because the material of reduced crystal quality can have several orders of magnitude less stability to corrosive materials than sapphire itself.
  • the mirror may be a metallic mirror such as a silver mirror or an aluminum mirror.
  • layer stacks of transparent materials with alternating refractive indices in particular in the form of a Bragg mirror, can be used. Also a combination of a layer of a material with a low refractive indices, in particular in the form of a Bragg mirror, can be used. Also a combination of a layer of a material with a low refractive indices, in particular in the form of a Bragg mirror, can be used. Also a combination of a layer of a material with a low
  • Refractive index and a metal mirror applied thereto can be used.
  • Such a mirror may optionally also be provided on side surfaces of the semiconductor layer sequence, on a side of the semiconductor layer sequence facing away from the carrier
  • the potting body may be a
  • the potting body can partially or completely surround the individual semiconductor chips all around. Furthermore, the potting body can
  • Main radiation side preferably remains free of the
  • the subcarrier After creating the potting body, the subcarrier can be removed.
  • the potting body is subdivided, resulting in a plurality of semiconductor components.
  • the semiconductor devices each include one or more of the semiconductor chips.
  • the semiconductor components each comprise a part of the potting body.
  • an optoelectronic semiconductor chip is specified.
  • the optoelectronic semiconductor chip is fabricated by a method as recited in connection with one or more of the above embodiments.
  • the semiconductor chip has a semiconductor layer sequence based on AlInGaN, which comprises at least one active zone for generating radiation.
  • the semiconductor layer sequence is grown on a support made of sapphire. Side surfaces of the carrier have a roughening in places or over the entire surface.
  • Semiconductor layer sequence is from the side surfaces
  • FIGS 1, 4 and 5 are schematic representations of here
  • FIG. 2 shows schematic plan views of exemplary embodiments of optoelectronic semiconductor chips described here
  • FIG. 3 is schematic sectional views of FIG
  • FIG. 1 shows a method for producing a
  • a carrier composite 11 is provided.
  • the carrier assembly 11 is a sapphire wafer.
  • temporary auxiliary carriers may be used in the method step according to FIG. 1A or in subsequent method steps, not shown.
  • a semiconductor layer sequence 2 is epitaxially grown on a top side 72 opposite a rear side 7.
  • a growth direction G of the semiconductor layer sequence 2 is oriented perpendicular to the top side 72.
  • Semiconductor layer sequence 2 comprises at least one active zone for generating electromagnetic radiation
  • the semiconductor layer sequence 2 On a side facing away from the carrier assembly 11, the semiconductor layer sequence 2 has a main radiation side 9. It is possible that at the main radiation side 9 in
  • Areas 5 preferably surround the partial regions of the semiconductor layer sequence 2 produced in this method step, in each case around and in the manner of a frame.
  • a width of the regions 5 is in particular at most 20 ⁇ .
  • Semiconductor layer sequence 2 along the growth direction G is for example at least 2 ⁇ and / or at most 12 ⁇ .
  • a protective layer 8 can be applied to the structured semiconductor layer sequence 2.
  • Protective layer 8 may be a temporary protective layer which is removed in a later process step. It is also possible that the protective layer 8
  • the protective layer 8 is adapted to the
  • Semiconductor layer sequence 2 from mechanical damage, to prevent contamination and in particular before an etchant, which is used in a subsequent separation step. Deviating from the illustration, it is also possible that the semiconductor layer sequence 2 to the
  • Separation ranges S reaches.
  • the carrier assembly 11 may be thinned, for example, by grinding.
  • devices for electrically contacting the semiconductor layer sequence 2 can be attached to the semiconductor layer sequence 2 and / or to the carrier assembly 11.
  • electrical contact devices such as printed conductors or bond pads are not drawn in each case.
  • a pulsed laser radiation L is preferably radiated from the rear side 7 into separation regions S.
  • the separating regions S preferably completely penetrate the carrier composite 11 and are furthermore preferably of the Semiconductor layer sequence 2 spaced.
  • Each pulse of the laser radiation L changes a specific focus volume in the carrier assembly 11.
  • the sapphire of the support composite 11 is locally converted by the laser radiation L in the focus volume in amorphous alumina, which is easier to etch.
  • the separation areas S are determined by the individual pulses of
  • the laser radiation L preferably does not significantly impair a mechanical integrity of the carrier assembly 11, so that the carrier assembly 11 remains manageable as a whole even after the step according to FIG. 1D.
  • a mirror layer 6 is applied in places at the back 7. Individual subregions of the mirror layer 6 are uniquely associated with the subregions of the semiconductor layer sequence 2. The separation areas S are free of the
  • Mirror layer 6 It is possible that the mirror layer 6 projects beyond the semiconductor layer sequence 2 in a lateral direction. Deviating from the illustration, the mirror layer 6 can also be applied continuously on the back 7. Furthermore, optionally, the mirror layer 6 may have another, not shown Protective layer to prevent damage to the mirror layer, such as during wet-chemical etching. Such a mirror layer 6 and / or such another
  • Protective layer can also be in all others
  • the dicing to the individual semiconductor chips 10 takes place, as illustrated in FIG. 1F.
  • wet-chemical etching in particular by hydrofluoric acid, the material changed by the laser radiation L is etched away in the separation regions S.
  • the weggeussiten areas have the same shape, which was scanned with the pulses of the laser radiation L in the process step of Figure 1D.
  • a roughening 4 can be selectively generated on side surfaces 3 of the individual carriers 1 of the semiconductor chips 10. By this roughening 4 is a
  • semiconductor chips 10 shown before separating By means of the method, as illustrated in connection with FIG. 1, semiconductor chips 10 having fundamentally arbitrary base areas, as seen in plan view, can be realized. In particular, it does not require the necessary for a break
  • the semiconductor chips 10 have a triangular basic shape.
  • FIG. 2B shows a hexagonal basic shape and in FIG. 2C a parallelogram-shaped basic shape. Deviating from this, it is not comparable with FIG. 2D
  • the semiconductor chips 10 are designed arcuate in FIG 2D. Such semiconductor chips 10 can be used for example in car headlights.
  • the basic shape of the semiconductor chips 10 is selected in each case so that a high fill factor can be realized. This is the case with the base areas shown. As a result, the manufacturing costs are reduced.
  • Semiconductor chips 10 each have a trapezoidal cross section.
  • the separation regions S are designed in V-shape and point towards the semiconductor layer sequence 2. Such a shape on the one hand, a high fill factor of
  • the semiconductor chips 10 have a
  • the separation areas S are straight line sections seen in cross-section.
  • the side surfaces 3 have a first region oriented parallel to the growth direction G and a second region oblique to the growth direction G
  • the separation region S is seen in cross-section then in the form of a Y, wherein an opening of the Y to the back 7 has.
  • the separation region S is designed in the form of an X, seen in cross section.
  • a width of the carrier 1 first increases and then decreases again.
  • Such versatile side surfaces 3 are formed by the method of Figure 1, in particular by the scanning with the laser radiation L and the subsequent etching,
  • FIG. 4 shows a further exemplary embodiment of a
  • Carrier assembly 11 provided. In addition, on the
  • Top side 72 contiguous to the semiconductor layer sequence 2 with the at least one active layer over the entire surface
  • FIG. 4B shows that several of the separation regions S are formed in the carrier assembly 11.
  • the separation regions S extend away from the upper side 72 in the direction of the rear side 7. Starting from the upper side 72, they extend Separation areas S each for example, at least 50 ym or 100 ym and / or at most 200 ym or 150 ym or 100 ym in the carrier assembly 11 into it.
  • Carrier composite 11 in total, for example, at
  • Separation areas S are generated as described in connection with FIG. 1D.
  • a laser radiation is preferably radiated from the rear side 7 into the carrier assembly 11.
  • the protective layer 8 and / or the mirror layer 6 can also be structured into electrical connections, redistribution layers or electrical connection surfaces, or corresponding, additional elements can be applied. It can also be an electrical interconnection between adjacent areas of the
  • Semiconductor layer sequence 2 are provided for adjacent semiconductor chips 10.
  • the semiconductor layer sequence 2 as well as the protective layer 8 and the mirror layer 6 are removed in a region 5, for example by means of etching.
  • This step can be done analogously to FIG.
  • the region 5 preferably extends beyond the separation region S in the lateral direction.
  • further layers can also be produced on the region 5 and on exposed side surfaces of the semiconductor layer sequence 2, for example encapsulation layers and / or electrical insulation layers.
  • the etching of the separation regions S takes place. This step is preferably carried out analogously to the method step in FIG. 1F. As shown in Figure 4E, the
  • Carrier composite 11 is not completely divided in this etching step.
  • a sufficient thickness of the carrier composite 11 preferably remains at the separating regions S, so that the carrier composite 11 is mechanically stable and self-supporting even after the material removal from the separating regions S and can be handled without an auxiliary carrier.
  • Etching agent can then take place through holes from the back 7 ago.
  • the etching of the separation regions S does not need
  • a further mirror layer 6 is applied to the side surfaces 3 of the later carrier 1 in the separating regions S.
  • Mirror layer 6 can be applied to all surfaces that are exposed by the material removal in the separation areas S. Unlike shown, it is also possible for the further mirror layer 6 to extend on side surfaces of the semiconductor layer sequence 2 and / or on exposed regions of the protective layer 8. At the other
  • Mirror layer 6 may be a metal mirror. It is also possible that a composite of a layer of a material with a low refractive index in Combination with a metal layer as another
  • Mirror layer 6 is applied. In order to achieve a high reflectivity of the further mirror layer 6, the
  • Semiconductor layer sequence 2 or on the mirror 6 on the semiconductor layer sequence 2 extend.
  • Such layers can be treated with gap-passing coating methods such as
  • Vapor deposition or atomic layer deposition, short atomic layer deposition or ALD are generated.
  • a physical vapor deposition can be used.
  • additional metal layers can be applied via an electrochemical deposition, if an electrical
  • conductive, in particular thin base layer is present.
  • FIG. 4G it is shown that on a side facing away from the carrier composite 11 side of the semiconductor layer sequence 2 a
  • Subcarrier 12 is attached.
  • the subcarrier 12 is, for example, a foil or a foil
  • the auxiliary carrier 12 may be mechanically flexible or mechanically rigid.
  • the carrier assembly 11 is removed from the rear side 7, for example by grinding or by lapping.
  • the carrier assembly 11 is removed over the whole area until the semiconductor chips 10 are separated. In other words is thinned at least up to the separation areas S inside.
  • the resulting semiconductor chips 10 emit the radiation generated during operation via the carrier 1. It is possible that the radiation generated during operation
  • the side which is designated in FIG. 4H as the main radiation side can also be provided with a
  • Semiconductor layer sequences 2 which is then preferably free of a reflective layer. Further, it is possible that the semiconductor chips 10 as a side emitter, as well as side looker, be designed. In this case, both main sides of the semiconductor chips 10 are preferable
  • the semiconductor chips 10 are designed as flip chips, then the semiconductor chips 10 can be arranged, for example, before the
  • Contact electrodes are provided, in particular as a
  • Solidus temperature of a solder can be maintained.
  • Subcarrier 12 is preferably subsequently removed.
  • the semiconductor chips 10 it is possible for the semiconductor chips 10 to be encapsulated with a potting compound 13 before the removal of the auxiliary carrier 12, and / or for a not-drawn one to be formed over the main radiation sides 9
  • Conversion means for a complete or partial conversion of the radiation generated in the semiconductor layer sequence 12 in a radiation of a different wavelength
  • the separation regions S can have a comparatively large width in order to simplify separation after casting of the semiconductor chips 10 into individual, surface-mountable semiconductor components 30. Separation to the semiconductor components 30 takes place
  • such a sawing path T can be kept comparatively narrow, thereby increasing a yield of semiconductor components 30 per carrier assembly 11, accompanied by a reduction in the production costs of the semiconductor chips.
  • Semiconductor components 30 can be produced, the one
  • Sapphire support substrate 1 with mirrored side surfaces 3 have.
  • Semiconductor devices 30 have comparatively small lateral dimensions. In particular, with a casting, as explained in connection with Figure 5A, are hunched
  • Semiconductor chips 10 can be achieved whose size does not differ greatly from a size of the semiconductor layer sequence 2, seen in plan view. Such designs are also known as chip Size Package. This design can, as shown in Figure 5A, still produce in the wafer composite.
  • Printed circuit board can be applied without an additional housing or a potting body is needed. Such an arrangement is also referred to as chip-on-board.

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Abstract

In mindestens einer Ausführungsform ist das Verfahren zur Herstellung von optoelektronischen Halbleiterchips (10) eingerichtet und umfasst die Schritte: A) Bereitstellen eines Trägerverbunds (11), der ein Saphirwafer ist, B) Aufbringen einer Halbleiterschichtenfolge (2) auf den Trägerverbund (11), und C) Zerteilen des Trägerverbunds (11) und der Halbleiterschichtenfolge (2) zu den einzelnen Halbleiterchips (10). Der Schritt C) umfasst hierbei: D) Erzeugen je einer Vielzahl von selektiv ätzbaren Materialveränderungen in dem Trägerverbund (11) in Trennbereichen(s)durch eine fokussierte, gepulste Laserstrahlung (L), wobei die Laserstrahlung (L) eine Wellenlänge aufweist, bei der der Trägerverbund (11) transparent ist, und E) nasschemisches Ätzen der Materialveränderungen, sodass der Trägerverbund (11) zu einzelnen Trägern (1) für die Halbleiterchips (2) alleine durch das nasschemisches Ätzen oder in Kombination mit einem weiteren Materialabtrageverfahren vereinzelt wird.

Description

Beschreibung
Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips und optoelektronischer Halbleiterchip
Es wird ein Verfahren zur Herstellung eines
optoelektronischen Halbleiterchips angegeben. Darüber hinaus wird ein entsprechend hergestellter Halbleiterchip angegeben. Eine zu lösende Aufgabe besteht darin, ein Verfahren
anzugeben, mit dem Halbleiterchips effizient und
vielgestaltig herstellbar sind.
Diese Aufgabe wird unter anderem durch ein Verfahren und durch einen Halbleiterchip mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind
Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform dient das Verfahren zum Herstellen eines optoelektronischen Halbleiterchips. Bei dem Halbleiterchip handelt es sich bevorzugt um ein Licht
emittierendes Bauelement wie eine Leuchtdiode, kurz LED, oder auch um eine Laserdiode, kurz LD. Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Bereitstellens eines Trägerverbunds. Der Trägerverbund umfasst eine Vielzahl von einzelnen Trägern für die Halbleiterchips oder für Gruppen von Halbleiterchips. In dem Trägerverbund sind die einzelnen Träger mechanisch fest miteinander verbunden. Es handelt sich bei dem Trägerverbund besonders bevorzugt um einen Saphirwafer. Mit anderen Worten ist der Trägerverbund und sind somit auch die Träger für die Halbleiterchips jeweils aus Saphir gebildet. Gemäß zumindest einer Ausführungsform weist das Verfahren den Schritt des Aufbringens einer oder mehrerer
Halbleiterschichtenfolgen auf den Trägerverbund auf. Bei dem Aufbringen handelt es sich besonders bevorzugt um ein
epitaktisches Aufwachsen. Mit anderen Worten handelt es sich dann bei dem Trägerverbund und somit bei dem Saphirwafer um ein Aufwachssubstrat für die Halbleiterschichtenfolge.
Alternativ hierzu kann die Halbleiterschichtenfolge auch anderweitig auf den Trägerverbund aufgebracht sein,
beispielsweise mittels Löten, Kleben oder Waferbonden.
Die Halbleiterschichtenfolge basiert bevorzugt auf einem III- V-Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid- Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamP oder auch um ein Arsenid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamAs, wobei jeweils 0 ^ n < 1, 0 ^ m < 1 und n + m ^ 1 ist. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können .
Gemäß zumindest einer Ausführungsform umfasst die
Halbleiterschichtenfolge mindestens eine aktive Zone zur Erzeugung einer elektromagnetischen Strahlung. Bei der aktiven Zone kann es sich um einen pn-Übergang oder um eine Quantentopfstruktur handeln. Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Zerteilens des Trägerverbunds und der
Halbleiterschichtenfolge zu den einzelnen Halbleiterchips oder zu den Gruppen von Halbleiterchips. Das Zerteilen insbesondere des Trägerverbunds erfolgt hierbei in
Trennbereichen, die zwischen benachbarten Halbleiterchips ausgebildet sind. Es ist möglich, dass beim Zerteilen die Trennbereiche vollständig entfernt oder aufgelöst werden. Gemäß zumindest einer Ausführungsform umfasst der Schritt des Zerteilens des Trägerverbunds den Unterschritt des Erzeugens einer Vielzahl von selektiv ätzbaren Materialveränderungen in dem Trägerverbund. Dieses Erzeugen von Materialveränderungen erfolgt in den Trennbereichen bevorzugt durch eine
fokussierte und gepulste Laserstrahlung. Bei den
Laserimpulsen der Laserstrahlung handelt es sich insbesondere um Femtosekundenimpulse, um Pikosekundenimpulse oder um
Nanosekundenimpulse . Gemäß zumindest einer Ausführungsform weist die
Laserstrahlung eine Wellenlänge auf, bei der der
Trägerverbund und/oder die Halbleiterschichtenfolge
strahlungsdurchlässig, insbesondere klarsichtig und
transparent, sind. Eine Einwirkung auf das Material des
Trägerverbunds erfolgt dann beispielsweise durch nicht¬ lineare optische Effekte in dem Material, hervorgerufen durch hohe Intensitäten der Laserstrahlung in einem Fokuspunkt der LaserStrahlung . Gemäß zumindest einer Ausführungsform umfasst das Zerteilen des Trägerverbunds den Schritt des nasschemischen Ätzens der Materialveränderungen. Dieser Schritt des nasschemischen Ätzens folgt dem Schritt des Erzeugens der Materialveränderungen nach. Beim Ätzen werden besonders bevorzugt selektiv, beispielsweise mit einer Ätzselektivität von mindestens 1:1000 oder mindestens 1:5000, nur die
Bereiche mit den Materialveränderungen des Trägerverbunds geätzt und nicht das verbleibende Material des
Trägerverbunds .
In mindestens einer Ausführungsform ist das Verfahren zur Herstellung von mehreren optoelektronischen Halbleiterchips eingerichtet und umfasst zumindest die folgenden Schritte:
A) Bereitstellen eines Trägerverbunds, der ein Saphirwafer ist,
B) Aufbringen einer bevorzugt auf AlInGaN basierenden
Halbleiterschichtenfolge mit mindestens einer aktiven Zone zur Erzeugung einer elektromagnetischen Strahlung auf den Trägerverbund, und
C) Zerteilen des Trägerverbunds und der
Halbleiterschichtenfolge zu den einzelnen Halbleiterchips oder zu Gruppen von Halbleiterchips in den Trennbereichen zwischen benachbarten Halbleiterchips oder zwischen
benachbarten Gruppen.
Der Schritt C) umfasst hierbei mindestens die folgenden
Unterschritte:
D) Erzeugen je einer Vielzahl von selektiv ätzbaren
Materialveränderungen in dem Trägerverbund in den
Trennbereichen durch eine fokussierte, gepulste
Laserstrahlung, wobei die Laserstrahlung eine Wellenlänge aufweist, bei der der Trägerverbund transparent ist, und
E) nasschemisches Ätzen der Materialveränderungen, sodass der Trägerverbund zu einzelnen Trägern für die Halbleiterchips oder für die Gruppen alleine durch das nasschemisches Ätzen oder in Kombination mit einem weiteren
Materialabtrageverfahren vereinzelt wird. Die einzelnen Verfahrensschritte werden bevorzugt in der angegebenen Reihenfolge durchgeführt.
Saphir wird als Wachstumssubstrat für Halbleiterelemente sowohl in der Hochfrequenztechnik als auch in der
Optoelektronik eingesetzt. Während in der Hochfrequenztechnik Saphir in der Form von Silicon on sapphire-Scheiben oftmals als Träger einer dünnen Siliziumschicht für die eigentlichen Bauteile eingesetzt wird, nutzt die Optoelektronik Saphir als Wachstumssubstrat für Verbindungs-Halbleitermaterialien wie AlGalnN.
Zum Vereinzeln der Bauteile, die im Scheibenverbund oder im Waferverbund hergestellt sind, ist wegen der großen Härte von Saphir im Wesentlichen nur Ritzen und Brechen praktikabel. Das Ritzen erfolgt hierbei insbesondere an mit einem Laser erzeugten thermisch induzierten Anrissen. Bedingt durch das Brechen ist Saphir im Wesentlichen nur entlang von Geraden teilbar. Um Ausbrüche und Beschädigungen an Ecken zu
vermeiden oder zu reduzieren, müssen die Bruchgeraden im Wesentlichen rechtwinklig zueinander geführt sein. Daher sind, in Draufsicht gesehen, lediglich rechteckige
Grundflächen der Halbleiterchips praktikabel. Andere
Grundformen bieten jedoch Vorteile bei der Lichtauskopplung und sind in vielen Anwendungen für optoelektronische
Halbleiterbauteile erwünscht. Ferner führt das Brechen zu vergleichsweise glatten Bruchfacetten, die typisch
stufenartig geformt sind. An glatten Bruchfacetten jedoch erfährt ein hoher Strahlungsanteil eine Totalreflexion, was eine Lichtauskoppeleffizienz reduzieren kann.
Schließlich erfordert das mechanische Trennen von Saphir verhältnismäßig breite Trenngräben, die von der
Halbleiterschichtenfolge insbesondere vor dem Vereinzeln zu befreien sind, um Schäden an der Halbleiterschichtenfolge zu vermeiden. Diese Trenngräben weisen typisch eine Breite in der Größenordnung von 50 μιη auf. Es stellen diese Trenngräben eine verlorene Chipfläche dar, die zu höheren
Herstellungskosten der Halbleiterchips führt.
Bei dem hier beschriebenen Verfahren werden die
Halbleiterchips in einem zumindest zweistufigen Prozess vereinzelt. Im ersten Schritt werden Materialveränderungen durch ein Laserschreiben induziert. Diese
Materialveränderungen sind in einem zweiten Schritt effizient ätzbar. Da es sich bei dem Laserschreiben um ein so genanntes In-volume Selective Laser Etching, kurz ISLE, handeln kann, sind im Trägerverbund nahezu beliebig geformte Trennbereiche und damit Seitenflächen und Formen der Halbleiterchips fertigbar. Außerdem weisen solche Trennbereiche eine nur geringe Breite auf, sodass sich die für die
Halbleiterschichtenfolge der Halbleiterchips nutzbare Fläche eines Wafers erhöht.
Das ISLE-Verfahren kann beispielsweise durchgeführt werden, wie in der Druckschrift Hörstmann-Jungemann et al . in Journal of Laser Micro-Nano Engineering, Volume 5, No . 2, Jahrgang 2010, Seiten 145 - 149, angegeben. Der Offenbarungsgehalt dieser Druckschrift wird durch Rückbezug aufgenommen. Gemäß zumindest einer Ausführungsform wird die
Halbleiterschichtenfolge vor dem Schritt des Zerteilens an den Trennbereichen teilweise oder vollständig entfernt.
Insbesondere wird die Halbleiterschichtenfolge auch in einem schmalen Streifen neben den Trennbereichen, in denen die Laserstrahlung eingestrahlt wird, entfernt.
Gemäß zumindest einer Ausführungsform liegt eine Breite des Streifens an den Trennbereichen, in denen die
Halbleiterschichtenfolge entfernt wird, oder der
Trennbereiche selbst, bei mindestens 1 μιη oder 2,5 μιη oder 5 μιη oder 7,5 μιη. Alternativ oder zusätzlich beträgt diese Breite höchstens 35 μιη oder 20 μιη oder 15 μιη.
Gemäß zumindest einer Ausführungsform weisen die
optoelektronischen Halbleiterchips, in Draufsicht auf eine Strahlungshauptseite gesehen, je mindestens zwei Ecken auf, in denen sich Kanten der Halbleiterchips mit einem Winkel 90° treffen. Bevorzugt weicht dieser Winkel von 90° um mindestens 15°, 25° oder 35° ab und/oder um höchstens 75°, 65° oder 55°. Mit anderen Worten weisen die Halbleiterchips dann, in Draufsicht gesehen, keine rechteckige Grundform auf. Beispielsweise ist die Grundform der Halbleiterchips
dreieckig oder sechseckig. Auch runde Grundformen, die keinem Polygonzug entsprechen, sind realisierbar.
Gemäß zumindest einer Ausführungsform werden im Schritt C) Seitenflächen der Träger mit einer Aufrauung versehen. Die Seitenflächen sind beispielsweise solche Begrenzungsflächen des Trägers, die den Träger in Richtungen quer zu einer
Wachstumsrichtung der Halbleiterschichtenfolge begrenzen. Es können die Seitenflächen jeweils vollständig oder auch nur teilweise mit einer Aufrauung versehen sein. Ferner ist es möglich, dass nur einige der Seitenflächen oder alle
Seitenflächen eine Aufrauung aufweisen.
Gemäß zumindest einer Ausführungsform ist die Aufrauung zu einer Verbesserung einer Lichtauskoppeleffizienz aus dem Träger heraus eingerichtet. Hierzu weist die Aufrauung bevorzugt eine mittlere Rauheit, auch als Ra bezeichnet, von mindestens 0,25 μιη oder 0,5 μιη auf. Alternativ oder
zusätzlich liegt die mittlere Rauheit bei höchstens 5 μιη oder 3 μιη oder 2 μιη.
Gemäß zumindest einer Ausführungsform werden die
Seitenflächen der Träger glatt gestaltet. Glatt kann
bedeuten, dass die mittlere Rauheit weniger als eine
Hauptwellenlänge, englisch peak wavelength, der im Betrieb des Halbleiterchips erzeugten Strahlung beträgt. Zum Beispiel liegt die mittlere Rauheit dann bei höchstens 0,5 ym oder 0,25 ym oder 0,12 ym. Auf solche glatten Seitenflächen kann insbesondere eine Spiegelschicht aufgebracht werden.
Gemäß zumindest einer Ausführungsform wird die Laserstrahlung in den Trennbereichen in einem Zickzackmuster geführt. Mit anderen Worten liegen die einzelnen Laserimpulse dann nicht auf einer Geraden und/oder nicht in einer gemeinsamen Ebene. Der Trennbereich kann als dreidimensionales Zickzackmuster geformt sein. Der Begriff dreidimensionales Zickzackmuster kann bedeuten, dass die Laserstrahlung ähnlich der Oberfläche eines Noppenschaumstoffs oder eines Eierkartons geführt wird. Solche dreidimensionalen Strukturen, deren
Haupterstreckungsrichtungen entlang der Trennbereiche liegen, sind speziell durch ein ISLE-Verfahren realisierbar.
Insbesondere ist durch ein solches Führen der Laserimpulse die Aufrauung an den Seitenflächen erzeugbar. Gemäß zumindest einer Ausführungsform weisen die Trennbereiche, in einem Querschnitt parallel zur
Wachstumsrichtung der Halbleiterschichtenfolge gesehen, einen Winkel # 0° zur Wachstumsrichtung der
Halbleiterschichtenfolge auf. Mit anderen Worten sind die Trennbereiche dann schräg zur Wachstumsrichtung angeordnet. Es ist möglich, dass pro Seitenfläche genau ein Winkel der Trennbereiche zur Wachstumsrichtung vorliegt oder dass die Seitenflächen, entlang der Wachstumsrichtung, mehrere
Abschnitte aufweisen, die unterschiedliche Winkel aufzeigen. Auch gekrümmte und nicht eben geformte Bereiche der
Seitenflächen sind realisierbar. Gemäß zumindest einer Ausführungsform liegt der Winkel der Trennbereiche zur Wachstumsrichtung bei mindestens 10° oder 15° oder 25° oder 35°. Alternativ oder zusätzlich beträgt dieser Winkel höchstens 80° oder 75° oder 65° oder 55°. Gemäß zumindest einer Ausführungsform weisen die
Trennbereiche, im Querschnitt parallel zur Wachstumsrichtung der Halbleiterschichtenfolge gesehen, eine V-Form auf. Mit anderen Worten sind die Trennbereiche dann aus mindestens zwei Unterbereichen zusammengesetzt, die einen mittleren Winkel zueinander von > 0° aufweisen. Durch solche
Trennbereiche sind Halbleiterchips mit einem trapezförmigen Querschnitt realisierbar. Eine Spitze der V-Form der
Trennbereiche zeigt von einer Rückseite des Trägerverbunds her bevorzugt in Richtung hin zur Halbleiterschichtenfolge und kann eine Oberseite des Trägerverbunds, auf der die
Halbleiterschichtenfolge aufgebracht ist, berühren. Außerdem ist es möglich, dass die Trennbereiche, im Querschnitt gesehen, symmetrisch zur Wachstumsrichtung gestaltet sind. Gemäß zumindest einer Ausführungsform durchdringen die
Trennbereiche den Trägerverbund vollständig. Das heißt insbesondere, dass sich die Materialveränderung in den
Trennbereichen dann von der Rückseite bis hin zu der
Oberseite des Trägerverbunds erstrecken.
Alternativ hierzu ist es möglich, dass sich die
Trennbereiche, und damit die Materialveränderungen, nur zum Teil durch den Trägerverbund hindurch erstrecken.
Beispielsweise beträgt eine Tiefe der Trennbereiche,
ausgehend von der Rückseite und/oder von der Oberseite, mindestens 5 % oder 10 % oder 15 % oder 20 % oder 35 % oder 50 % oder 65 % einer Dicke des Trägerverbunds. Alternativ oder zusätzlich liegt diese Tiefe bei höchstens 90 % oder 75 % oder 60 % oder 40 % oder 20 % oder 10 % der Dicke, ausgehend von der Rückseite und/oder von der Oberseite.
Reichen die Trennbereiche nicht vollständig durch den
Trägerverbund hindurch, so ist es möglich, dass eine
verbleibende, nicht von den Trennbereichen betroffene
Restdicke des Trägers durch ein weiteres
Materialabtrageverfahren entfernt wird. Dieses weitere
Materialabtrageverfahren kann ein Trägermaterial ganzflächig, insbesondere an der gesamten Rückseite, oder auch nur
stellenweise, beispielsweise nur nahe der Trennbereiche, entfernen. Bei dem weiteren Materialabtrageverfahren handelt es sich zum Beispiel um ein Schleifen oder um ein Läppen. Über dieses weitere Materialabtrageverfahren ist dann eine Vereinzelung zu den Halbleiterchips oder zu den Gruppen von Halbleiterchips erzielbar. Gemäß zumindest einer Ausführungsform wird die Laserstrahlung von der der Halbleiterschichtenfolge abgewandten Rückseite des Trägerverbunds her eingestrahlt. Hierdurch ist es
möglich, dass keine oder kein signifikanter Anteil der verwendeten Laserstrahlung in die Halbleiterschichtenfolge gelangt .
Gemäß zumindest einer Ausführungsform wird zwischen dem
Schritt des Erzeugens und dem Schritt des Ätzens der
Materialveränderungen eine Spiegelschicht ganzflächig oder stellenweise auf der Rückseite des Trägerverbunds
aufgebracht. Bei der Spiegelschicht kann es sich um einen Metallspiegel, etwa basierend auf Aluminium oder Silber, oder auch um einen Bragg-Spiegel mit einer Abfolge von Schichten mit abwechselnd niedrigem und hohem Brechungsindex handeln.
Gemäß zumindest einer Ausführungsform wird im Schritt des Erzeugens der Materialveränderungen durch die Laserstrahlung eine mechanische Integrität des Trägerverbunds nicht
zerstört. Es ist dabei möglich, dass eine Festigkeit des Trägerverbunds durch die Laserstrahlung höchstens so weit reduziert wird, dass der Trägerverbund noch als
zusammenhängendes Werkstück handhabbar ist. Hierdurch
reduziert sich ein Herstellungsaufwand. Es ist dabei nicht ausgeschlossen, dass temporäre Hilfsträger Verwendung finden, um den Trägerverbund mechanisch zu stabilisieren.
Gemäß zumindest einer Ausführungsform werden, gerechnet pro Impuls der Laserstrahlung, je inselförmige
Materialveränderungen erzeugt. Pro Impuls beträgt ein Volumen der erzeugten Materialveränderung beispielsweise mindestens 0,05 μιη^ oder 0,8 μιη^ oder 5 μιη^ und/oder höchstens 100 μιη^ oder 50 μιη^ oder 25 μιη^ oder 10 μιη^ . Bedingt durch diese vergleichsweise kleinen Volumina lässt sich der Trennbereich gezielt und genau formen. Die Größe des Volumens ist
beispielsweise durch die Stärke der Fokussierung der
Laserstrahlung, durch die verwendeten Impulsdauern und
Impulsenergien einstellbar.
Gemäß zumindest einer Ausführungsform weist eine
Leistungsdichte der Laserstrahlung bei der
Materialveränderung einen Wert von mindestens 2 x 1013 W/ oder 5 x 1013 W/cm auf. Alternativ oder zusätzlich liegt die Leistungsdichte bei höchstens 1 x ΙΟ-^ w/cm2 oder 5 x
1014 W/cm2 oder 2,5 x 10l4 W/cm2.
Gemäß zumindest einer Ausführungsform liegt eine mittlere Impulsdauer der Impulse der Laserstrahlung bei höchstens 50 ns oder 15 ns oder 5 ns . Weiterhin kann die Impulsdauer bei höchstens 1 ns oder 500 ps oder 5 ps liegen. Alternativ oder zusätzlich beträgt die mittlere Impulsdauer mindestens 50 fs oder 1 ps oder 10 ps oder 750 ps .
Gemäß zumindest einer Ausführungsform erfolgt das
nasschemische Ätzen mit einem Flusssäure-Wasser-Gemisch. Ein Anteil der Flusssäure, kurz FH, liegt beispielsweise bei mindestens 15 % oder 30 % und/oder bei höchstens 70 % oder 60 %. Eine Ätzdauer kann, abhängig von der Dicke des
Trägerverbunds in diesem Verfahrensschritt, mehrere Stunden betragen. Alternativ zu Flusssäure ist es auch möglich, bestimmte Laugen einzusetzen. Gemäß zumindest einer Ausführungsform wird vor dem Schritt des Zerteilens der Trägerverbund gedünnt, etwa durch ein Schleifen. Bevorzugt liegt die Dicke des Trägerverbunds im fertigen Halbleiterchip und bevorzugt im Schritt des Zerteilens bei mindestens 50 μιη oder 80 μιη oder 100 μιη und/oder bei höchstens 500 μιη oder 300 μιη oder 200 μιη oder 150 μιη. Durch das Dünnen vor dem Schritt des Zerteilens lässt sich die Ätzzeit reduzieren.
Gemäß zumindest einer Ausführungsform wird beim Bestrahlen mit den Laserimpulsen eine Kristallqualität des Saphirs herabgesetzt. Insbesondere wird durch die Laserbestrahlung der kristalline Saphir in amorphes oder mit einer kleinen Korngröße polykristallines Aluminiumoxid umgewandelt. Durch diese Umwandlung ist ein selektives Ätzen möglich, da das Material mit der verminderten Kristallqualität eine um mehrere Größenordnungen geringere Stabilität gegenüber ätzenden Materialien aufweisen kann als Saphir selbst.
Gemäß zumindest einer Ausführungsform wird auf die
Seitenflächen der Träger je ein Spiegel aufgebracht. Bei dem Spiegel kann es sich um einen metallischen Spiegel wie einen Silberspiegel oder einen Aluminiumspiegel handeln. Ebenso können Schichtenstapel aus transparenten Materialien mit abwechselnden Brechungsindices , insbesondere in Form eines Bragg-Spiegels , verwendet werden. Auch eine Kombination aus einer Schicht eines Materials mit einem niedrigen
Brechungsindex und eines darauf aufgebrachten Metallspiegels ist einsetzbar. Ein solcher Spiegel kann optional auch auf Seitenflächen der Halbleiterschichtenfolge, auf einer dem Träger abgewandten Seite der Halbleiterschichtenfolge
und/oder auf der Rückseite des Trägerverbunds angebracht werden .
Gemäß zumindest einer Ausführungsform des Verfahrens
Wird nach dem Vereinzeln zu den Halbleiterchips und bevorzugt vor einem Entfernen des Hilfsträgers ein Vergusskörper erzeugt. Bei dem Vergusskörper kann es sich um einen
zusammenhängenden, einstückigen Körper etwa aus einem
thermoplastischen Kunststoff handeln. Der Vergusskörper kann die vereinzelten Halbeiterchips ringsum teilweise oder vollständig umgeben. Ferner kann der Vergusskörper die
Halbleiterchips mechanisch miteinander verbinden. Die
Strahlungshauptseite bleibt bevorzugt frei von dem
Vergusskörper. Nach dem Erstellen des Vergusskörpers kann der Hilfsträger entfernt werden.
Gemäß zumindest einer Ausführungsform wird der Vergusskörper unterteilt, sodass mehrere Halbleiterbauteile resultieren. Die Halbleiterbauteile umfassen je einen oder mehrere der Halbeiterchips. Ferner umfassen die Halbleiterbauteile je einem Teil des Vergusskörpers.
Darüber hinaus wird ein optoelektronischer Halbleiterchip angegeben. Der optoelektronische Halbleiterchip wird mit einem Verfahren hergestellt, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen angegeben.
Merkmale des Verfahrens sind daher auch für den
Halbleiterchip offenbart und umgekehrt.
In mindestens einer Ausführungsform weist der Halbleiterchip eine auf AlInGaN basierende Halbleiterschichtenfolge auf, die mindestens eine aktive Zone zur Strahlungserzeugung umfasst.
Die Halbleiterschichtenfolge ist auf einem Träger aus Saphir aufgewachsen. Seitenflächen des Trägers weisen stellenweise oder ganzflächig eine Aufrauung auf. Die
Halbleiterschichtenfolge ist von den Seitenflächen
beabstandet . Nachfolgend werden ein hier beschriebenes Verfahren und ein hier beschriebener optoelektronischer Halbleiterchip unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein. Es zeigen:
Figuren 1, 4 und 5 schematische Darstellungen von hier
beschriebenen Verfahren zur Herstellung von hier beschriebenen optoelektronischen Halbleiterchips in Schnittdarstellungen,
Figur 2 schematische Draufsichten auf Ausführungsbeispiele von hier beschriebenen optoelektronischen Halbleiterchips, und
Figur 3 schematische Schnittdarstellungen von
Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips . In Figur 1 ist ein Verfahren zur Herstellung eines
optoelektronischen Halbleiterchips 10 illustriert. Gemäß Figur 1A wird ein Trägerverbund 11 bereitgestellt. Bei dem Trägerverbund 11 handelt es sich um einen Saphirwafer. Zu einer mechanischen Unterstützung können im Verfahrensschritt gemäß Figur 1A oder auch in nachfolgenden Verfahrensschritten jeweils temporäre Hilfsträger Verwendung finden, nicht dargestellt . Beim Verfahrensschritt, wie in Figur 1B gezeichnet, wird an einer einer Rückseite 7 gegenüberliegenden Oberseite 72 eine Halbleiterschichtenfolge 2 epitaktisch aufgewachsen. Eine Wachstumsrichtung G der Halbleiterschichtenfolge 2 ist senkrecht zur Oberseite 72 orientiert. Die
Halbleiterschichtenfolge 2 umfasst zumindest eine aktive Zone zur Erzeugung einer elektromagnetischen Strahlung,
insbesondere von sichtbarem Licht. Es basiert die
Halbleiterschichtenfolge 2 auf AlInGaN.
An einer dem Trägerverbund 11 abgewandten Seite weist die Halbleiterschichtenfolge 2 eine Strahlungshauptseite 9 auf. Es ist möglich, dass an der Strahlungshauptseite 9 im
Verfahrensschritt gemäß Figur 1B oder in einem nachfolgenden Verfahrensschritt eine Strukturierung zur Verbesserung einer Lichtauskoppelung erzeugt wird. Die Halbleiterschichtenfolge 2 erstreckt sich über den gesamten Trägerverbund 11
durchgehend und in einer im Rahmen der Herstellungstoleranzen gleichen Materialzusammensetzung hinweg.
Beim Verfahrensschritt gemäß Figur IC wird die
Halbleiterschichtenfolge 2 in Bereichen 5 entfernt. In diesen Bereichen 5 wird in späteren Verfahrensschritten das
Vereinzeln zu den Halbleiterchips 10 durchgeführt. Die
Bereiche 5 umgeben die in diesem Verfahrensschritt erzeugten Teilgebiete der Halbleiterschichtenfolge 2 bevorzugt jeweils ringsum und rahmenartig. Eine Breite der Bereiche 5 liegt insbesondere bei höchstens 20 μιη. Eine Dicke der
Halbleiterschichtenfolge 2 entlang der Wachstumsrichtung G liegt beispielsweise bei mindestens 2 μιη und/oder bei höchstens 12 μιη. Optional kann auf die strukturierte Halbleiterschichtenfolge 2 eine Schutzschicht 8 aufgebracht werden. Bei der
Schutzschicht 8 kann es sich um eine temporäre Schutzschicht handeln, die in einem späteren Verfahrensschritt entfernt wird. Ebenso ist es möglich, dass die Schutzschicht 8
permanent an der Halbleiterschichtenfolge und im fertigen Halbleiterchip 10 verbleibt. Anders als dargestellt können auch mehrere Schutzschichten als Stapel aufgebracht werden. Ebenso abweichend von der Darstellung ist es nicht zwingend erforderlich, dass die Schutzschicht 8 Bereiche zwischen den Teilgebieten mit der Halbleiterschichtenfolge 2 ausspart. Die Schutzschicht 8 ist dazu eingerichtet, die
Halbleiterschichtenfolge 2 vor mechanischen Beschädigungen, vor einer Verschmutzung und insbesondere vor einem Ätzmittel, das in einem nachfolgenden Vereinzelungsschritt verwendet wird, zu schützen. Abweichend von der Darstellung ist es auch möglich, dass die Halbleiterschichtenfolge 2 bis an die
Trennbereiche S heranreicht. In einem optionalen, nicht gezeigten Verfahrensschritt kann der Trägerverbund 11 zum Beispiel durch Schleifen gedünnt werden. Ferner können an der Halbleiterschichtenfolge 2 und/oder an dem Trägerverbund 11 Einrichtungen zu einer elektrischen Kontaktierung der Halbleiterschichtenfolge 2 angebracht werden. Zu einer Vereinfachung der Darstellungen sind elektrische Kontakteinrichtungen wie Leiterbahnen oder Bondpads jeweils nicht gezeichnet.
Beim Verfahrensschritt gemäß Figur 1D wird bevorzugt von der Rückseite 7 her eine gepulste Laserstrahlung L, symbolisiert durch einen Pfeil, in Trennbereichen S eingestrahlt. Die Trennbereiche S durchdringen den Trägerverbund 11 bevorzugt vollständig und sind weiterhin bevorzugt von der Halbleiterschichtenfolge 2 beabstandet. Es liegen die
Trennbereiche S an der Oberseite 72 in den Bereichen 5, in denen die Halbleiterschichtenfolge 2 entfernt wurde. Durch jeden Impuls der Laserstrahlung L wird ein bestimmtes Fokusvolumen in dem Trägerverbund 11 verändert.
Beispielsweise wird der Saphir des Trägerverbunds 11 durch die Laserstrahlung L lokal in dem Fokusvolumen in amorphes Aluminiumoxid umgewandelt, das leichter ätzbar ist. Die Trennbereiche S werden durch die einzelnen Impulse der
Laserstrahlung L abgerastert. Durch dieses Rastern ist eine Gestalt der Trennbereiche S weitestgehend frei bestimmbar.
Es weist die Laserstrahlung L eine Wellenlänge auf, für die der Trägerverbund 11 und bevorzugt auch die
Halbleiterschichtenfolge 2 sowie die Schutzschicht 8
durchlässig sind. Durch die Laserstrahlung L wird eine mechanische Integrität des Trägerverbunds 11 bevorzugt nicht signifikant beeinträchtigt, sodass der Trägerverbund 11 auch nach dem Schritt gemäß Figur 1D als Gesamtes handhabbar bleibt .
Im optionalen Verfahrensschritt, wie in Figur IE gezeichnet, wird an der Rückseite 7 stellenweise eine Spiegelschicht 6 aufgebracht. Einzelne Teilgebiete der Spiegelschicht 6 sind eineindeutig den Teilgebieten der Halbleiterschichtenfolge 2 zugeordnet. Die Trennbereiche S sind frei von der
Spiegelschicht 6. Es ist möglich, dass die Spiegelschicht 6 jeweils die Halbleiterschichtenfolge 2 in einer lateralen Richtung überragt. Abweichend von der Darstellung kann die Spiegelschicht 6 auch durchgehend auf der Rückseite 7 aufgebracht werden. Weiterhin optional kann sich an der Spiegelschicht 6 eine weitere, nicht gezeichnete Schutzschicht befinden, um Schäden an der Spiegelschicht, etwa während des nasschemischen Ätzens, zu verhindern. Eine solche Spiegelschicht 6 und/oder eine solche weitere
Schutzschicht kann auch in allen anderen
Ausführungsbeispielen vorhanden sein.
Das Zerteilen zu den einzelnen Halbleiterchips 10 erfolgt, wie in Figur 1F illustriert. Durch ein nasschemisches Ätzen, insbesondere durch Flusssäure, wird in den Trennbereichen S das durch die Laserstrahlung L veränderte Material weggeätzt. Die weggeätzten Areale weisen dieselbe Form auf, die mit den Impulsen der Laserstrahlung L im Verfahrensschritt gemäß Figur 1D abgerastert wurde. Durch ein solches Ätzen ist an Seitenflächen 3 der einzelnen Träger 1 der Halbleiterchips 10 eine Aufrauung 4 gezielt erzeugbar. Durch diese Aufrauung 4 ist eine
Lichtauskoppeleffizienz aus den Halbleiterchips 10 heraus steigerbar .
In Figur 2 sind jeweils schematische Draufsichten auf
Halbleiterchips 10 vor dem Vereinzeln gezeigt. Durch das Verfahren, wie in Verbindung mit Figur 1 illustriert, sind Halbleiterchips 10 mit im Prinzip beliebigen Grundflächen, in Draufsicht gesehen, realisierbar. Insbesondere ist es nicht erforderlich, die für ein Brechen erforderlichen
KristallOrientierungen einzuhalten .
Gemäß Figur 2A weisen die Halbleiterchips 10 eine dreieckige Grundform auf. In Figur 2B ist eine sechseckige Grundform gezeigt und in Figur 2C eine parallelogrammförmige Grundform. Abweichend hiervon ist es, vergleiche Figur 2D, nicht
erforderlich, dass die Halbleiterchips 10 geradlinig
verlaufende Kanten und Begrenzungsflächen aufweisen, in
Draufsicht gesehen. So sind die Halbleiterchips 10 gemäß Figur 2D bogenförmig gestaltet. Solche Halbleiterchips 10 können beispielsweise in Autoscheinwerfern eingesetzt werden.
Bevorzugt ist die Grundform der Halbleiterchips 10 jeweils so gewählt, dass ein hoher Füllfaktor realisierbar ist. Dies ist bei den gezeigten Grundflächen jeweils der Fall. Hierdurch sind die Herstellungskosten reduzierbar.
Im Zusammenhang mit Figur 3 sind Querschnitte von
Halbleiterchips 10 dargestellt, wie mit dem Verfahren gemäß Figur 1 hergestellt. Gemäß Figur 3A weisen die
Halbleiterchips 10 jeweils einen trapezförmigen Querschnitt auf. Die Trennbereiche S sind in V-Form gestaltet und weisen hin zu der Halbleiterschichtenfolge 2. Durch eine solche Formgebung ist einerseits ein hoher Füllfaktor der
Halbleiterschichtenfolge 2 auf dem Saphir-Aufwachssubstrat erzielbar. Andererseits ist durch einen Winkel A von 0° zur Wachstumsrichtung G eine erhöhte Auskoppeleffizienz
erreichbar . Gemäß Figur 3B weisen die Halbleiterchips 10 einen
parallelogrammförmigen Querschnitt auf. Wie auch in allen anderen Ausführungsbeispielen ist es möglich, dass nur einige Seitenflächen 3b des Trägers 1 mit der Aufrauung 4 versehen sind und andere Seitenflächen 3a nicht. Anders als
dargestellt kann aber auch die Seitenfläche 3a mit der
Aufrauung 4 versehen sein. Entsprechendes gilt für alle anderen Ausführungsbeispiele. Die Trennbereiche S sind im Querschnitt gesehen Geradenabschnitte. Bei den Halbleiterchips 1, wie in Figur 3C illustriert, weisen die Seitenflächen 3 einen ersten Bereich auf, der parallel zur Wachstumsrichtung G orientiert ist, und einen zweiten Bereich, der schräg zur Wachstumsrichtung G
ausgerichtet ist. Einer oder beide dieser Bereiche können mit einer Aufrauung 4 versehen sein. Der Trennbereich S ist im Querschnitt gesehen dann in Form eines Y ausgebildet, wobei eine Öffnung des Y zur Rückseite 7 weist.
Beim Ausführungsbeispiel gemäß Figur 3D ist der Trennbereich S in Form eines X gestaltet, im Querschnitt gesehen. Mit anderen Worten nimmt, in Richtung weg von der Rückseite 7, eine Breite des Trägers 1 zuerst zu und anschließend wieder ab .
Derartig vielseitig formbare Seitenflächen 3 sind durch das Verfahren gemäß Figur 1, insbesondere durch das Abrastern mit der Laserstrahlung L und das nachfolgende Ätzen,
realisierbar.
In Figur 4 ist ein weiteres Ausführungsbeispiel eines
Verfahrens zur Herstellung von optoelektronischen
Halbleiterchips 10 gezeigt. Gemäß Figur 4A wird der
Trägerverbund 11 bereitgestellt. Außerdem wird auf die
Oberseite 72 zusammenhängend die Halbleiterschichtenfolge 2 mit der mindestens einen aktiven Schicht ganzflächig
aufgebracht . In Figur 4B ist dargestellt, dass mehrere der Trennbereiche S in dem Trägerverbund 11 geformt werden. Die Trennbereiche S erstrecken sich von der Oberseite 72 weg in Richtung hin zu der Rückseite 7. Ausgehend von der Oberseite 72 reichen die Trennbereiche S jeweils zu beispielsweise mindestens 50 ym oder 100 ym und/oder zu höchstens 200 ym oder 150 ym oder 100 ym in den Trägerverbund 11 hinein. Die Dicke des
Trägerverbunds 11 insgesamt liegt beispielsweise bei
mindestens 250 ym oder 400 ym und/oder bei höchstens 2 mm oder 1,3 mm oder 1 mm oder 750 ym oder 500 ym. Die
Trennbereiche S werden erzeugt, wie in Verbindung mit Figur 1D beschrieben. Eine Laserstrahlung wird dabei bevorzugt von der Rückseite 7 her in den Trägerverbund 11 eingestrahlt.
Bei dem Verfahrensschritt gemäß Figur 4C wird an einer dem Trägerverbund 11 abgewandten Seite der
Halbleiterschichtenfolge 2 die Schutzschicht 8 und optional die Spiegelschicht 6 angebracht. Die Schutzschicht 8 und/oder die Spiegelschicht 6 können auch zu elektrischen Anschlüssen, Umverdrahtungsschichten oder elektrischen Anschlussflächen strukturiert sein oder es können entsprechende, zusätzliche Elemente aufgebracht werden. Es kann auch eine elektrische Verschaltung zwischen benachbarten Bereichen der
Halbleiterschichtenfolge 2 für benachbarte Halbleiterchips 10 vorgesehen werden.
Gemäß Figur 4D werden die Halbleiterschichtenfolge 2 sowie die Schutzschicht 8 und die Spiegelschicht 6 in einem Bereich 5 entfernt, beispielsweise mittels Ätzen. Dieser Schritt kann analog zu Figur IC erfolgen. Der Bereich 5 erstreckt sich in lateraler Richtung bevorzugt über den Trennbereich S hinaus. In einem zusätzlichen, nicht dargestellten Schritt können auch weitere Schichten an dem Bereich 5 und an freigelegten Seitenflächen der Halbleiterschichtenfolge 2 erzeugt werden, beispielsweise Verkapselungsschichten und/oder elektrische Isolationsschichten . In Figur 4E erfolgt das Ätzen der Trennbereiche S. Dieser Schritt wird bevorzugt analog zu dem Verfahrensschritt in Figur 1F ausgeführt. Wie in Figur 4E gezeigt, wird der
Trägerverbund 11 bei diesem Ätzschritt nicht vollständig zerteilt. Bevorzugt bleibt an den Trennbereichen S eine ausreichende Dicke des Trägerverbunds 11 bestehen, sodass der Trägerverbund 11 auch nach der Materialentfernung aus den Trennbereichen S mechanisch stabil und selbsttragend ist und ohne einen Hilfsträger handhabbar ist.
Anders als in Figur 4E dargestellt ist es nicht erforderlich, dass ein Ätzmittel von der Oberseite 72 her zugeführt wird. In diesem Fall reichen die Trennbereiche S dann bevorzugt nicht bis zu der Oberseite 72. Eine Zuführung eines
Ätzmittels kann dann durch Löcher von der Rückseite 7 her erfolgen. Das Ätzen der Trennbereiche S braucht nicht
notwendigerweise in unmittelbarem Anschluss an die Formung der Trennbereiche S, siehe Figur 4B, zu erfolgen, es können, wie dargestellt, weitere Prozessschritte zwischengeschaltet sein.
Beim Verfahrensschritt, wie in Figur 4F gezeigt, wird auf die Seitenflächen 3 der späteren Träger 1 in den Trennbereichen S eine weitere Spiegelschicht 6 aufgebracht. Die weitere
Spiegelschicht 6 kann an allen Flächen aufgebracht werden, die durch das Materialentfernen in den Trennbereichen S freigelegt sind. Anders als dargestellt ist es auch möglich, dass sich die weitere Spiegelschicht 6 auf Seitenflächen der Halbleiterschichtenfolge 2 und/oder auf freiliegende Bereiche der Schutzschicht 8 erstreckt. Bei der weiteren
Spiegelschicht 6 kann es sich um einen Metallspiegel handeln. Ebenso ist es möglich, dass ein Verbund aus einer Schicht eines Materials mit einem niedrigen Brechungsindex in Kombination mit einer Metallschicht als weitere
Spiegelschicht 6 aufgebracht wird. Um eine hohe Reflektivität der weiteren Spiegelschicht 6 zu erreichen, sind die
Seitenflächen 3 gemäß Figur 4F bevorzugt glatt gestaltet.
Abweichend von der Darstellung in Figur 4F können auch weitere Schichten in den Trennbereichen S aufgebracht werden, beispielsweise Schutzschichten gegen mechanische
Beschädigungen, gegen Prozesschemikalien oder gegen
schädliche Umwelteinflüsse. Entsprechende zusätzliche, nicht dargestellte Schutzschichten können sich auch auf die
Halbleiterschichtenfolge 2 oder auf den Spiegel 6 an der Halbleiterschichtenfolge 2 erstrecken. Solche Schichten können mit spaltgängigen Beschichtungsverfahren wie
Dampfphasenabscheidung oder Atomlagenabscheidung, kurz Atomic Layer Deposition oder ALD, erzeugt werden. Alternativ ist eine physikalische Dampfphasenabscheidung einsetzbar. Auch können über eine elektrochemische Abscheidung zusätzliche Metalllagen aufgebracht werden, falls eine elektrisch
leitfähige, insbesondere dünne Grundschicht vorhanden ist.
In Figur 4G ist dargestellt, dass an einer dem Trägerverbund 11 abgewandten Seite der Halbleiterschichtenfolge 2 ein
Hilfsträger 12 angebracht wird. Bei dem Hilfsträger 12 handelt es sich beispielsweise um eine Folie oder um eine
Platte. Der Hilfsträger 12 kann mechanisch flexibel oder auch mechanisch starr sein.
Gemäß dem Verfahrensschritt, wie in Figur 4H illustriert, wird der Trägerverbund 11 von der Rückseite 7 her entfernt, beispielsweise durch ein Schleifen oder durch ein Läppen. Es wird der Trägerverbund 11 so weit ganzflächig abgetragen, bis die Halbleiterchips 10 vereinzelt sind. Mit anderen Worten wird mindestens bis in die Trennbereiche S hinein gedünnt. Abweichend von der Darstellung gemäß Figur 4H ist es auch möglich, dass mehrere Teilbereiche der
Halbleiterschichtenfolge 2 zu einer Gruppe auf einem
gemeinsamen Träger 1 zusammengefasst werden.
Aufgrund der weiteren Spiegelschicht 6 an den Seitenflächen 3 der Träger 1 emittieren die resultierenden Halbleiterchips 10 über den Träger 1 die im Betrieb erzeugte Strahlung. Es ist möglich, dass die im Betrieb erzeugte Strahlung
ausschließlich an der durch den Träger 1 gebildeten
Strahlungshauptseite 9 emittiert wird. Da während des
Herstellens die Trennbereiche S nur einen vergleichsweise geringen Anteil der Dicke des Trägerverbunds 11 ausmachen, ist auf eine Hilfsträgerkonstruktion vor dem Schritt des Vereinzeins verzichtbar, einhergehend mit einer
Kostenreduktion .
Bei den Halbleiterchips 10 handelt es sich, wie auch in allen anderen Ausführungsbeispielen, insbesondere um Flip-Chips, die ausschließlich über eine der Strahlungshauptseite 9 gegenüberliegende Seite elektrisch kontaktierbar und
mechanisch anbringbar sind. Insbesondere durch die Flip-Chip- Konfiguration ist auch eine gute Abfuhr von Verlustwärme aus den Halbleiterchips 10 heraus erzielbar.
Optional kann auch noch zusätzlich die Seite, die in Figur 4H als Strahlungshauptseite bezeichnet ist, mit einer
Spiegelschicht 6 versehen werden. Die Strahlungshauptseite ist dann die den Trägern 1 abgewandte Seite der
Halbleiterschichtenfolgen 2, die dann bevorzugt frei von einer reflektierenden Schicht ist. Ferner ist es möglich, dass die Halbleiterchips 10 als Seitenemitter, auch als side looker bezeichnet, ausgestaltet werden. In diesem Fall sind bevorzugt beide Hauptseiten der Halbleiterchips 10
verspiegelt und alle, ein, zwei oder drei der Seitenflächen 3 sind frei von der Spiegelschicht und zu einer
Strahlungsemission eingerichtet.
Sind die Halbleiterchips 10 als Flip-Chips gestaltet, so können die Halbleiterchips 10 beispielsweise vor dem
Aufbringen des Hilfsträgers 12 noch mit beloteten
Kontaktelektroden versehen werden, insbesondere da eine
Spritzgießtemperatur etwa in einem Vergießen mit einem
Material, wie in Figur 5A dargestellt, unter einer
Solidustemperatur eines Lots gehalten werden kann.
Der Hilfsträger 12 wird nachfolgend bevorzugt entfernt.
Optional ist es dabei wie in Figur 5A gezeigt möglich, dass vor dem Entfernen des Hilfsträgers 12 die Halbleiterchips 10 mit einer Vergussmasse 13 umspritzt werden und/oder dass über den Strahlungshauptseiten 9 ein nicht gezeichnetes
Konversionsmittel zu einer vollständigen oder teilweisen Umwandlung der in der Halbleiterschichtenfolge 12 erzeugten Strahlung in eine Strahlung einer anderen Wellenlänge
aufgebracht wird. Werden die einzelnen Halbleiterchips 10 mit der Vergussmasse 13 verspritzt oder verpresst, so können die Trennbereiche S eine vergleichsweise große Breite aufweisen, um nach einem Vergießen der Halbleiterchips 10 ein Separieren zu einzelnen, oberflächenmontierbaren Halbleiterbauteilen 30 zu vereinfachen. Ein Vereinzeln zu den Halbleiterbauteilen 30 erfolgt
beispielsweise durch ein Sägen zwischen benachbarten
Halbleiterchips 10 in Sägestraßen T, siehe Figur 5B.
Insbesondere wegen der feinen Strukturierungsmöglichkeiten der Trennbereiche S mit dem in Verbindung mit Figur 1 beschriebenen Laserätzverfahren kann eine solche Sägestraße T vergleichsweise schmal gehalten werden, wodurch eine Ausbeute an Halbleiterbauteilen 30 pro Trägerverbund 11 erhöht wird, einhergehend mit einer Senkung der Herstellungskosten der Halbleiterchips .
Es ist wie auch in allen anderen Ausführungsbeispielen möglich, dass mehr als ein Hilfsträger verwendet wird.
Beispielsweise werden nach dem Vereinzeln zu den
Halbleiterchips 10 oder zu den Halbleiterbauteilen 30 mehrere der Halbleiterchips 10 oder der Halbleiterbauteile 30 auf einem weiteren Hilfsträger zusammengefasst . Diese
zusammengefassten Halbleiterchips 10 oder Halbleiterbauteile 30 sind dann insbesondere nach verschiedenen Kriterien sortiert, zum Beispiel hinsichtlich einer
Emissionswellenlänge oder spektralen Zusammensetzung einer emittierten Strahlung. Es ist somit möglich, dass alle
Halbleiterchips 10 oder Halbleiterbauteile 30 auf dem
Hilfsträger 12 und/oder auf dem weiteren Hilfsträger einer gemeinsamen Kriterienklasse angehören.
Durch ein solches Verfahre, wie in Verbindung mit den Figuren 4 und 5 dargestellt, sind Halbleiterchips 10 und
Halbleiterbauteile 30 herstellbar, die ein
Saphirträgersubstrat 1 mit verspiegelten Seitenflächen 3 aufweisen. Die resultierenden Halbleiterchips oder
Halbleiterbauteile 30 weisen vergleichsweise kleine laterale Abmessungen auf. Insbesondere mit einem Vergießen, wie in Verbindung mit Figur 5A erläutert, sind gehauste
Halbleiterchips 10 erzielbar, deren Größe nicht stark von einer Größe der Halbleiterschichtenfolge 2, in Draufsicht gesehen, abweicht. Solche Bauformen werden auch als Chip- Size-Package bezeichnet. Diese Bauform lässt sich, wie in Figur 5A dargestellt, noch im Waferverbund erzeugen.
Da die Seitenflächen 3 der Träger 1 reflektierend beschichtet sind, können zudem Vergussmassen für den Vergusskörper 13 verwendet werden, die nur eine relativ geringe Reflektivität aufweisen. Insbesondere sind schwarze Vergussmassen
einsetzbar, die etwa bei der Herstellung von integrierten Schaltkreisen, englisch integrated circuits oder kurz ICs, Verwendung finden.
Alternativ zu einem Vergießen der Halbleiterchips 10 noch im Waferverbund ist es auch möglich, dass die in Verbindung mit Figur 4H gezeigten Halbleiterchips 10 direkt auf eine
Leiterplatte aufgebracht werden, ohne dass ein zusätzliches Gehäuse oder ein Vergusskörper benötigt wird. Eine solche Anordnung wird auch als Chip-on-Board bezeichnet.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist .
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2013 104 270.8, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Bezugs zeichenliste
1 Träger
2 Halbleiterschichtenfolge
3 Seitenflächen der Träger
4 Aufrauung
5 Bereich mit entfernter Halbleiterschichtenfolge
6 Spiegelschicht
7 Rückseite des Trägerverbunds
72 Oberseite des Trägerverbunds
8 Schutzschicht
9 Strahlungshauptseite
10 optoelektronischer Halbleiterchip
11 Trägerverbund
12 Hilfsträger
13 Vergusskörper
30 Halbleiterbauteil
A Winkel
G Wachstumsrichtung
L Laserstrahlung
S Trennbereich
T Sägestraße

Claims

Verfahren zur Herstellung von mehreren
optoelektronischen Halbleiterchips (10) mit den
Schritten :
A) Bereitstellen eines Trägerverbunds (11), der ein Saphirwafer ist,
B) Aufbringen einer Halbleiterschichtenfolge (2) mit mindestens einer aktiven Zone zur Erzeugung einer elektromagnetischen Strahlung auf den Trägerverbund (11), und
C) Zerteilen des Trägerverbunds (11) und der
Halbleiterschichtenfolge (2) zu den einzelnen
Halbleiterchips (10) oder zu Gruppen von
Halbleiterchips in Trennbereichen (S) zwischen
benachbarten Halbleiterchips (10) oder Gruppen, wobei der Schritt C) umfasst:
D) Erzeugen je einer Vielzahl von selektiv ätzbaren Materialveränderungen in dem Trägerverbund (11) in den Trennbereichen (S) durch eine fokussierte, gepulste Laserstrahlung (L) , wobei die Laserstrahlung (L) eine Wellenlänge aufweist, bei der der Trägerverbund (11) transparent ist, sowie nachfolgend
E) nasschemisches Ätzen der Materialveränderungen, wobei der Trägerverbund (11) zu einzelnen Trägern (1) für die Halbleiterchips (10) oder für die Gruppen alleine durch das nasschemisches Ätzen oder in
Kombination mit einem weiteren Materialabtrageverfahren vereinzelt wird. 2. Verfahren nach dem vorhergehenden Anspruch,
wobei
- die Halbleiterschichtenfolge (2) auf AlInGaN basiert und epitaktisch auf den Trägerverbund (11) aufgewachsen wird,
- vor dem Schritt C) die Halbleiterschichtenfolge (2) teilweise oder vollständig aus den Trennbereichen (S) entfernt wird,
- das Vereinzeln im Schritt E) ausschließlich durch das nasschemische Ätzen erfolgt, und
- nach dem Schritt E) , in Draufsicht gesehen, die
Halbleiterchips (10) je mindestens zwei Ecken
aufweisen, in denen sich Kanten der Halbleiterchips (10) mit einem Winkel ungleich 90° treffen.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Bereich (5) an den Trennbereichen (11), in dem die Halbleiterschichtenfolge (2) vor dem Schritt C) entfernt wird, eine Breite zwischen einschließlich 1 ym und 20 ym aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem durch die Trennbereiche (S) im Schritt C)
Seitenflächen (3) der Träger (1) geformt werden, wobei an den Seitenflächen (3) eine Aufrauung (4) geformt wird.
Verfahren nach dem vorhergehenden Anspruch,
wobei die Aufrauung (4) eine mittlere Rauheit zwischen einschließlich 0,25 ym und 3 ym aufweist.
Verfahren nach einem der Ansprüche 1 bis 3,
bei dem
- durch die Trennbereiche (S) im Schritt C) glatte Seitenflächen (3) der Träger (1) geformt werden,
- die Trennbereiche (S) den Träger nicht vollständig durchdringen, - nach dem Erzeugen der Seitenflächen (3) auf die
Seitenflächen (3) in den Trennbereichen (S) zumindest eine Spiegelschicht (6) aufgebracht wird,
- an einer dem Trägerverbund (11) abgewandten Seite der Halbleiterschichtenfolge (2) ein temporärer Hilfsträger
(12) angebracht wird, und
- nach dem Anbringen des Hilfsträgers (12) das
Vereinzeln mit dem weiteren Materialabtrageverfahren erfolgt und das weitere Materialabtrageverfahren ein Schleifen oder ein Läppen ist.
Verfahren nach dem vorhergehenden Anspruch,
bei dem nach dem Vereinzeln und vor einem Entfernen des
Hilfsträgers (12) ein zusammenhängender Vergusskörper
(13) erzeugt wird, der die vereinzelten Halbeiterchips jeweils (10) ringsum umgibt und mechanisch miteinander verbindet,
wobei anschließend der Vergusskörper (13) unterteilt wird, sodass mehrere Halbleiterbauteile (30) mit mindestens einem der als Flip-Chips gestalteten
Halbeiterchips (10) und mit einem Teil des
Vergusskörpers (13) gebildet werden, und
wobei der Hilfsträger entfernt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem im Schritt E) die Laserstrahlung (L) in den Trennbereichen (S) je in einem zweidimensionalen
Zickzack-Muster geführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Trennbereiche (S) , im Querschnitt gesehen, in einem Winkel (A) ungleich 0° zu einer
Wachstumsrichtung (G) der Halbleiterschichtenfolge (2) verlaufen . Verfahren nach dem vorhergehenden Anspruch,
bei dem Winkel (A) zwischen einschließlich 15° und 75° liegt und durch den Schritt D) bestimmt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Trennbereiche (S) , im Querschnitt gesehen, V-förmig und symmetrisch zur Wachstumsrichtung (G) gestaltet sind.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem
- die Laserstrahlung (L) von einer der
Halbleiterschichtenfolge (2) abgewandten Rückseite (7) des Trägerverbunds (11) her eingestrahlt wird,
- zwischen den Schritten D) und E) eine Spiegelschicht (6) ganzflächig oder stellenweise auf der Rückseite (7) aufgebracht wird, und
- im Schritt D) eine mechanische Integrität des
Trägerverbunds (11) erhalten bleibt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem
- die Materialveränderungen, pro Impuls der
Laserstrahlung (L) , ein Volumen zwischen einschließlich 0,25 ym-3 und 50 ym^ aufweisen,
- eine Leistungsdichte der Laserstrahlung (L) bei der Materialveränderung zwischen einschließlich 2 x 1013 W/cm^ und 5 x lO^ W/cm^ liegt,
- eine mittlere Impulsdauer der Impulse der
Laserstrahlung (L) bei höchstens 50 ns liegt, und
- im Schritt D) das Ätzen mit Flusssäure erfolgt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem vor dem Schritt C) der Trägerverbund (11) gedünnt wird, sodass eine Dicke des Trägerverbunds (11) nach dem Dünnen zwischen einschließlich 80 ym und
300 ym liegt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem durch die Impulse der Laserstrahlung (L) je inselförmige Materialveränderungen mit einer im
Vergleich zu nicht bestrahlten Teilen des
Trägerverbunds (11) reduzierten Kristallqualität erzeugt werden, wobei benachbarte Materialveränderungen überlappen oder sich berühren.
Optoelektronischer Halbleiterchip (10), der mit einem Verfahren nach einem der vorherigen Ansprüche
hergestellt ist,
wobei
- der Halbleiterchip (10) eine auf AlInGaN basierende Halbleiterschichtenfolge (2) mit zumindest einer aktiven Zone zur Strahlungserzeugung umfasst,
- die Halbleiterschichtenfolge (2) auf einem Träger (1) aus Saphir aufgewachsen ist,
- Seitenflächen (3) des Trägers (1) eine Aufrauung (4) mit einer mittleren Rauheit zwischen einschließlich 0,25 ym und 3 ym aufweisen, und
- die Halbleiterschichtenfolge (2) nicht bis an die Seitenflächen heranreicht.
PCT/EP2014/055528 2013-04-26 2014-03-19 Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Ceased WO2014173590A1 (de)

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DE112014002166.0T DE112014002166A5 (de) 2013-04-26 2014-03-19 Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
US14/773,921 US9680049B2 (en) 2013-04-26 2014-03-19 Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip

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PCT/EP2014/055528 Ceased WO2014173590A1 (de) 2013-04-26 2014-03-19 Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018109060A1 (de) * 2016-12-15 2018-06-21 Osram Opto Semiconductors Gmbh Bauteil mit einem optoelektronischen bauelement

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014110071A1 (de) 2014-07-17 2016-01-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
JP6265175B2 (ja) * 2015-06-30 2018-01-24 日亜化学工業株式会社 半導体素子の製造方法
JP2017135246A (ja) * 2016-01-27 2017-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102016111058A1 (de) 2016-06-16 2017-12-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Laserdiodenbarrens und Laserdiodenbarren
JP6669144B2 (ja) * 2016-12-16 2020-03-18 日亜化学工業株式会社 発光素子の製造方法
DE102017100997A1 (de) * 2017-01-19 2018-07-19 Osram Opto Semiconductors Gmbh Halbleiterlaser und Verfahren zur Herstellung eines solchen Halbleiterlasers
JP6504194B2 (ja) * 2017-03-31 2019-04-24 日亜化学工業株式会社 発光素子の製造方法
US10497838B2 (en) * 2018-04-12 2019-12-03 Osram Opto Semiconductors Gmbh Method for producing an optic device, optic device and assembly comprising such an optic device
DE102018111319A1 (de) 2018-05-11 2019-11-14 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
DE102021119999A1 (de) * 2021-08-02 2023-02-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterlaser und projektor

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003030271A2 (de) * 2001-09-28 2003-04-10 Osram Opto Semiconductors Gmbh Strahlungsemittierender halbleiterchip, verfahren zu dessen herstellung und strahlungsemittierendes bauelement
DE102005041064A1 (de) * 2005-08-30 2007-03-01 Osram Opto Semiconductors Gmbh Oberflächenmontierbares optoelektronisches Bauelement und Verfahren zu dessen Herstellung
US20080290359A1 (en) * 2007-04-23 2008-11-27 Samsung Electro-Mechanics Co., Ltd. Light emitting device and manufacturing method of the same
DE102008010512A1 (de) * 2008-02-22 2009-08-27 Osram Opto Semiconductors Gmbh Optoelektronisches Bauteil und Verfahren zur Herstellung eines optoelektronischen Bauteils
JP2012016726A (ja) * 2010-07-08 2012-01-26 Mitsubishi Chemicals Corp 窒化物材料の加工方法、半導体機能素子の製造方法、半導体発光素子の製造方法、半導体発光素子アレイ、半導体発光素子およびレーザ加工装置
WO2012060619A2 (ko) * 2010-11-03 2012-05-10 (주)버티클 반도체 소자 및 그 제조 방법
KR20120102897A (ko) * 2011-03-09 2012-09-19 한국기계연구원 레이저를 이용한 웨이퍼의 국부적 비정질화를 선행한 이방성 에칭방법 및 이를 이용한 다이싱 방법 및 드릴링 방법
US20130023076A1 (en) * 2011-07-21 2013-01-24 Hamamatsu Photonics K.K. Method for manufacturing light-emitting device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI327340B (en) * 2004-10-07 2010-07-11 Showa Denko Kk Production method for semiconductor device
US20070298529A1 (en) * 2006-05-31 2007-12-27 Toyoda Gosei, Co., Ltd. Semiconductor light-emitting device and method for separating semiconductor light-emitting devices
US20100015782A1 (en) 2008-07-18 2010-01-21 Chen-Hua Yu Wafer Dicing Methods
US8216867B2 (en) * 2009-06-10 2012-07-10 Cree, Inc. Front end scribing of light emitting diode (LED) wafers and resulting devices
JP5643036B2 (ja) * 2010-09-14 2014-12-17 株式会社ディスコ 光デバイスウエーハの加工方法
CN102130253B (zh) * 2011-01-27 2012-12-26 广东银雨芯片半导体有限公司 一种高出光效率的led晶片及其制造方法
US8912025B2 (en) * 2011-11-23 2014-12-16 Soraa, Inc. Method for manufacture of bright GaN LEDs using a selective removal process

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003030271A2 (de) * 2001-09-28 2003-04-10 Osram Opto Semiconductors Gmbh Strahlungsemittierender halbleiterchip, verfahren zu dessen herstellung und strahlungsemittierendes bauelement
DE102005041064A1 (de) * 2005-08-30 2007-03-01 Osram Opto Semiconductors Gmbh Oberflächenmontierbares optoelektronisches Bauelement und Verfahren zu dessen Herstellung
US20080290359A1 (en) * 2007-04-23 2008-11-27 Samsung Electro-Mechanics Co., Ltd. Light emitting device and manufacturing method of the same
DE102008010512A1 (de) * 2008-02-22 2009-08-27 Osram Opto Semiconductors Gmbh Optoelektronisches Bauteil und Verfahren zur Herstellung eines optoelektronischen Bauteils
JP2012016726A (ja) * 2010-07-08 2012-01-26 Mitsubishi Chemicals Corp 窒化物材料の加工方法、半導体機能素子の製造方法、半導体発光素子の製造方法、半導体発光素子アレイ、半導体発光素子およびレーザ加工装置
WO2012060619A2 (ko) * 2010-11-03 2012-05-10 (주)버티클 반도체 소자 및 그 제조 방법
EP2637222A2 (de) * 2010-11-03 2013-09-11 Verticle, Inc. Halbleiterbauelement und herstellungsverfahren dafür
KR20120102897A (ko) * 2011-03-09 2012-09-19 한국기계연구원 레이저를 이용한 웨이퍼의 국부적 비정질화를 선행한 이방성 에칭방법 및 이를 이용한 다이싱 방법 및 드릴링 방법
US20130023076A1 (en) * 2011-07-21 2013-01-24 Hamamatsu Photonics K.K. Method for manufacturing light-emitting device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MAREN HÖRSTMANN-JUNGEMANN ET AL: "3D-Microstructuring of Sapphire using fs-Laser Irradiation and Selective Etching", JOURNAL OF LASER MICRO/NANOENGINEERING, vol. 5, no. 2, 2010, pages 145 - 149, XP055117400, DOI: 10.2961/jlmn.2010.02.0009 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018109060A1 (de) * 2016-12-15 2018-06-21 Osram Opto Semiconductors Gmbh Bauteil mit einem optoelektronischen bauelement

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