WO2014136399A1 - 注入同期型発振器 - Google Patents

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WO2014136399A1
WO2014136399A1 PCT/JP2014/000961 JP2014000961W WO2014136399A1 WO 2014136399 A1 WO2014136399 A1 WO 2014136399A1 JP 2014000961 W JP2014000961 W JP 2014000961W WO 2014136399 A1 WO2014136399 A1 WO 2014136399A1
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injection
frequency divider
signal
frequency
channel mos
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PCT/JP2014/000961
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嶋　高広
小森　浩
剛章 渡邉
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パナソニック株式会社
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Definitions

  • the present disclosure relates to an injection-locked oscillator that divides or multiplies a high-frequency signal.
  • PLL Phase Locked Loop
  • the PLL circuit includes a frequency divider that divides a high frequency band signal into a low frequency band signal.
  • a frequency divider for example, an injection-locked frequency divider (ILFD) that can operate at high speed with low power consumption in a high frequency band of 10 [GHz] or higher is used (for example, Non-Patent Document 1). reference).
  • ILFD injection-locked frequency divider
  • the injection-locked frequency divider shown in Non-Patent Document 1 will be described later with reference to FIG.
  • Non-Patent Document 1 when the amplitude (for example, voltage amplitude) of the injection signal is larger than a predetermined value, it operates as a frequency divider that divides the injection signal by a predetermined value.
  • free-run frequency a predetermined oscillation frequency
  • an object of the present disclosure is to provide an injection-locked oscillator that stably operates as an oscillator even when the amplitude of an injection signal is larger than a predetermined value and has a wide operating frequency.
  • an amplifier circuit including an N-channel MOS transistor, a first P-channel MOS transistor, and a second P-channel MOS transistor includes (2n + 1) (n: an integer of 1 or more) stages, A ring oscillator connected in cascade is provided, and a high-frequency signal is input to the gate terminal of each of the first P-channel MOS transistors of the (2n + 1) amplifier circuits, and each of the (2n + 1) amplifier circuits An injection-locked oscillator in which a predetermined DC control voltage is supplied to the gate terminal of the second P-channel MOS transistor.
  • the present disclosure also provides a ring oscillator in which an amplifier circuit including an N-channel MOS transistor and a P-channel MOS transistor is cascade-connected in (2n + 1) (n: an integer of 1 or more) stages, and the (2n + 1) A first N-channel MOS transistor connected to each of the N-channel MOS transistors of the amplifier circuits, and a second N-channel connected to each of the N-channel MOS transistors of the (2n + 1) amplifier circuits.
  • a high-frequency signal is input to the gate terminal of the first N-channel MOS transistor, and a predetermined DC control voltage is applied to the gate terminal of the second N-channel MOS transistor. Is an injection locked oscillator.
  • the amplitude of the injection signal is larger than a predetermined value, it can operate stably as an oscillator, and the operating frequency can be widened.
  • the figure which shows the relationship between the frequency and power of the output signal of the injection locking type multiplier The figure which shows the circuit structure of the injection locking type frequency divider of 2nd Embodiment.
  • the relationship between the voltage amplitude of an injection signal and an operating frequency in the conventional injection locked frequency divider, the injection locked frequency divider of the first embodiment, and the injection locked frequency divider of the second embodiment is shown.
  • the figure which shows the circuit structure of the conventional injection locking type frequency divider The figure which shows the relationship between the frequency and power of the injection signal and output signal of the conventional injection locking type frequency divider The figure which shows the relationship between the voltage amplitude of an injection signal, and an operating frequency in the conventional injection locking type frequency divider.
  • FIG. 11 is a diagram showing a circuit configuration of a conventional injection locked frequency divider 10.
  • the injection locked frequency divider 10 shown in FIG. 11 includes a ring oscillator in which a first amplifier circuit 41, a second amplifier circuit 42, and a third amplifier circuit 43 are cascade-connected on a loop, and an input terminal 51. And an output terminal 52.
  • the first amplifier circuit 41 includes an N-channel MOS (Metal / Oxide / Semiconductor) transistor 11 that receives the feedback output of the third amplifier circuit 43 at its gate terminal, and a P-channel MOS transistor 12 as a load.
  • MOS Metal / Oxide / Semiconductor
  • the second amplifier circuit 42 includes an N-channel MOS transistor 21 that receives the output of the first amplifier circuit 41 at its gate terminal, and a P-channel MOS transistor 22 as a load.
  • the third amplifier circuit 43 includes an N-channel MOS transistor 31 that receives the output of the second amplifier circuit 42 at its gate terminal, and a P-channel MOS transistor 32 as a load.
  • the gate terminals of the P-channel MOS transistors 12, 22, 32 are connected to the input terminal 51, the source terminals of the P-channel MOS transistors 12, 22, 32 are connected to the high potential power supply Vdd, and the N-channel MOS transistors are connected.
  • the source terminals of the transistors 11, 21, 31 are grounded.
  • FIG. 12 is a diagram showing the relationship between the frequency and power of the injection signal and output signal of the conventional injection-locking frequency divider 10.
  • an oscillation signal (free run frequency f 0) is applied to the output terminal 52 of the ring oscillator, that is, the output terminal 52 of the injection locking frequency divider 10. signal) and the third-order harmonic component F3 of the second harmonic component F2 and the frequency 3f 0 of F1 and the frequency 2f 0 is generated.
  • injection signal I1 near the frequency 3f 0 to the input terminal 51 is input, injection signal I1 near free-running frequency f 0 is down-converted by the mixing injection signal I1 and the second harmonic component F2 An output signal I2 is generated, and the free-run signal F1 of the injection locked frequency divider 10 is attracted to and synchronized with the frequency of the output signal I2. That is, the injection-locked frequency divider 10, since the output signal I2 of the frequency f 0 with respect to the injection signal I1 of a frequency 3f 0, operates as a 3-divider.
  • FIG. 13 is a diagram showing the relationship between the voltage amplitude of the injection signal and the operating frequency in the conventional injection-locked frequency divider 10.
  • the injection-locked frequency divider 10 operates as a frequency divider within a range surrounded by the curve (solid line) shown in FIG. 13, and does not operate as a frequency divider outside the range surrounded by the curve (solid line) shown in FIG. .
  • the voltage amplitude of the injection signal is the smallest in the vicinity of a frequency that is three times the free-run frequency f 0 of the injection-locking frequency divider 10.
  • the injection locked frequency divider 10 can minimize the voltage amplitude of the injection signal and reduce power consumption.
  • the voltage amplitude of the injection signal needs to be V 0 or more.
  • the conventional injection locked frequency divider 10 shown in FIG. 11 has the following problems.
  • FIG. 14 is a graph showing each time characteristic when the voltage amplitude of the injection signal is small.
  • FIG. 14A is a graph showing the time characteristics of the gate voltage amplitude of a P-channel MOS transistor.
  • FIG. 14B is a graph showing the time characteristics of the drain voltage amplitude of the P-channel MOS transistor.
  • FIG. 14C shows the time characteristics of the drain current of the P-channel MOS transistor.
  • FIG. 15 is a graph showing each time characteristic when the voltage amplitude of the injection signal is large.
  • FIG. 15A is a graph showing time characteristics of the gate voltage amplitude of a P-channel MOS transistor.
  • FIG. 15B is a graph showing the time characteristics of the drain voltage amplitude of the P-channel MOS transistor.
  • FIG. 15C shows time characteristics of the drain current of the P-channel MOS transistor.
  • the drain voltage amplitude shown in FIG. 14B represents the waveform of the output signal oscillated by the injection locking frequency divider 10 shown in FIG.
  • the injection-locked frequency divider 10 oscillates synchronously at a frequency that is 1/3 of the frequency of the voltage amplitude of the injection signal.
  • the injection-locked frequency divider 10 operates as a frequency divider that divides the injection signal by three, and outputs an output signal having a frequency that is 1/3 times the frequency of the injection signal.
  • FIGS. 15A to 15C when the voltage amplitude of the injection signal is large, the drain voltage amplitude waveform and the drain current waveform are distorted (FIGS. 15A to 15C). (See the dotted line in C)). This is because the voltage amplitude inputted to the gate terminal of the P-channel MOS transistor is large, so that the voltage difference between the source terminal and the gate terminal of the P-channel MOS transistor is lower than the threshold voltage of the P-channel MOS transistor. This is because the P-channel MOS transistor is turned off.
  • the distortion component is larger than the output signal waveform of the injection locking type frequency divider 10 shown in FIG. 11, so that the injection signal is output without being divided.
  • the injection-locked frequency divider 10 shown in FIG. 11 becomes difficult to synchronize at 1/3 of the frequency of the injection signal, and does not operate as a frequency divider. There is a problem.
  • FIG. 1 is a diagram illustrating a circuit configuration of an injection-locked frequency divider 100 according to the first embodiment.
  • An injection locked frequency divider 100 shown in FIG. 1 includes a ring oscillator in which a first amplifier circuit 141, a second amplifier circuit 142, and a third amplifier circuit 143 are cascade-connected on a loop, an input terminal 151, An output terminal 152 and a control voltage terminal 153 are included.
  • the first amplifier circuit 141 includes an N-channel MOS transistor 111 that receives the feedback output of the third amplifier circuit 143 at its gate terminal, and P-channel MOS transistors 112 and 113 as loads.
  • the second amplifier circuit 142 includes an N-channel MOS transistor 121 that receives the output of the first amplifier circuit 141 at its gate terminal, and P-channel MOS transistors 122 and 123 as loads.
  • the third amplifier circuit 143 includes an N-channel MOS transistor 131 that receives the output of the second amplifier circuit 142 at its gate terminal, and P-channel MOS transistors 132 and 133 as loads.
  • the gate terminals of the P-channel MOS transistors 112, 122, 132 are connected to an input terminal 151 to which an injection signal (high frequency signal) is input, and the gates of the P-channel MOS transistors 113, 123, 133 are connected to a DC gate bias voltage. Is connected to the control voltage terminal 153.
  • the source terminals of the P-channel MOS transistors 112, 113, 122, 123, 132, and 133 are connected to the high potential power supply Vdd, and the source terminals of the N-channel MOS transistors 111, 121, and 131 are grounded.
  • a high-frequency signal (injection signal, for example, 10 [GHz]) input to the injection-locking frequency divider 100 is input to the input terminal 151.
  • the output terminal 152 outputs an output signal of the injection-locking frequency divider 100, that is, a frequency-divided signal divided by the injection-locking frequency divider 100, or a free-run signal oscillated by the injection-locking frequency divider 100.
  • a DC gate bias voltage Vcont output from a gate bias generation circuit (not shown) other than the injection locking frequency divider 100 is input to the control voltage terminal 153.
  • injection signal I1 near the frequency 3f 0 to the input terminal 151 is input, injection signal I1 near free-running frequency f 0 is down-converted by the mixing injection signal I1 and the second harmonic component F2 An output signal I2 is generated, and the free-run signal F1 of the injection locking frequency divider 100 is attracted to and synchronized with the frequency of the output signal I2.
  • the injection locking frequency divider 100 outputs the output signal I2 near the free-run frequency f 0 to the output terminal 152. It operates as a frequency divider that multiplies by 1/3 (divided by 3).
  • an injection signal input to the input terminal 151 is input to each gate terminal of some P-channel MOS transistors 112, 122, and 132 as a load.
  • the P-channel MOS transistors 112, 122, 132 are turned off, so that no drain current flows.
  • a predetermined DC gate bias voltage Vcont is supplied to the gate terminals of some of the P-channel MOS transistors 113, 123, 133 as loads to which no injection signal is input.
  • a drain current flows through the type transistors 113, 123 and 133. That is, in the injection-locked frequency divider 100, the P-channel MOS transistors 113, 123, and 133 operate as current sources.
  • the injection-locked frequency divider 100 is distorted in the drain voltage amplitude and the drain current in each amplifier circuit 141, 142, 143 even when the voltage amplitude of the injection signal input to the input terminal 151 is larger than a predetermined value. Components can be reduced.
  • FIG. 2 is a diagram showing the relationship between the voltage amplitude of the injection signal and the operating frequency in the conventional injection-locked frequency divider and the injection-locked frequency divider of the first embodiment.
  • the injection-locked frequency divider 100 operates as a frequency divider within a range surrounded by the curve (solid line) shown in FIG. 2, and does not operate as a frequency divider outside the range surrounded by the curve (solid line) shown in FIG. .
  • the voltage amplitude of the injection signal is the smallest in the vicinity of a frequency that is three times the free-run frequency f 0 of the injection-locking frequency divider 100.
  • the injection locked frequency divider 100 can minimize the voltage amplitude of the injection signal and reduce power consumption.
  • the voltage amplitude of the injection signal needs to be V 0 or more.
  • the conventional injection-locked frequency divider (for example, the injection-locked frequency divider 10 shown in FIG. 8) does not operate as a frequency divider when the voltage amplitude of the injection signal exceeds V 1.
  • divider 100, the voltage amplitude of the injection signal exceeds the V 1 can operate as a frequency divider.
  • the injection locking frequency divider 100 does not operate as a frequency divider, but a conventional injection locking frequency divider (for example, the injection locking frequency dividing shown in FIG. 8). Compared with the device 10), even when the voltage amplitude of the injection signal is large, it can operate as a frequency divider.
  • the injection-locked frequency divider 100 is configured such that each of the first oscillator 141, the second amplifier 142, and the third amplifier 143 is connected to each other in a three-stage cascade connection on the loop.
  • An injection signal (high frequency signal) is input to the gate terminals of the P-channel MOS transistors 112, 122, 132 of the circuits 141-143, and the gates of the P-channel MOS transistors 113, 123, 133 of the amplifier circuits 141-143.
  • a DC gate bias voltage Vcont is supplied to the terminal.
  • the injection-locked frequency divider 100 operates using the P-channel MOS transistors 113, 123, and 133 to which a high-frequency signal is input to the P-channel MOS transistors 112, 122, and 132 and no high-frequency signal is input as a current source.
  • the injection-locked frequency divider 100 shown in FIG. 1 can operate in a wide band as a frequency divider that divides the injection signal by 1/3 even when the voltage amplitude of the injection signal is large.
  • the injection-locked frequency divider 100 of this embodiment has a simple circuit configuration, the circuit scale is larger than that of a conventional injection-locked frequency divider (for example, the injection-locked frequency divider 10 shown in FIG. 8). Can be suppressed, and the number of parts can be reduced.
  • the number of stages of the amplifier circuit configuring the ring oscillator is described as three.
  • the number of stages of the amplifier circuit configuring the ring oscillator is, for example, (2n + 1) (n: It may be an integer of 1 or more.
  • the injection-locked frequency divider 100 may set the frequency of the injection signal input to the input terminal 151 in the vicinity of m (2n + 1) times the free-run frequency f 0 of the ring oscillator.
  • the injection locked frequency divider 100 injects a signal having a frequency five or ten times the free-run frequency of the ring oscillator.
  • the injection locked frequency divider 100 can obtain the same effect as the above-described three-stage configuration.
  • the injection-locked frequency divider has been described.
  • the same effect can be obtained as an injection-locked multiplier that synchronizes with the harmonic component of the injection signal.
  • the injection locking type multiplier has the same circuit configuration as the injection locking type frequency divider 100 shown in FIG. 1, and therefore, in the following description, the same reference numerals are used to omit or simplify the description of the same contents. The different contents will be described.
  • FIG. 3 is a diagram showing the relationship between the frequency and power of the output signal of the injection locked multiplier 100X.
  • the free-run signal F1 of the free-running frequency f 0 is generated in the output terminal 152, i.e. injection-locked multiplier output terminal 152 of 100X of the ring oscillator.
  • the free-run signal F1 of the ring oscillator that is, the free-run signal F1 of the injection locked multiplier 100X is attracted to and synchronized with the frequency of the third harmonic component I3 of the injection signal I1. That is, the injection-locked multiplier 100X, in order to output the output signal I3 of the frequency f 0 with respect to the injection signal I1 of a frequency f 0/3, operates as a 3 multiplier that tripled frequency.
  • the number of amplifier circuits constituting the ring oscillator in the injection locked multiplier 100X is set to (2n + 1) stages, and the frequency of the injection signal input to the input terminal 151 is set to 1 / (the free run frequency f 0 of the ring oscillator. m (2n + 1)) (m: an integer greater than or equal to 1) times may be used.
  • the injection-locking multiplier 100X can operate as an injection-locking multiplier that multiplies the frequency of the injection signal by m (2n + 1).
  • Injection-locked oscillator if the frequency than the free-running frequency f 0 synchronous with high injection signal operates as an injection-locked frequency divider, a frequency than the free-running frequency f 0 is the low injection signal When synchronized, it operates as an injection-locked multiplier.
  • the circuit configuration in which the injection signal (high-frequency signal) is input to the P-channel MOS transistor of each amplifier circuit has been described.
  • the P-channel MOS transistor and the N-channel MOS transistor are interchanged. The same effect can be obtained in the following embodiments.
  • FIG. 4 is a diagram illustrating a circuit configuration of the injection locking frequency divider 101 according to the second embodiment.
  • the same circuit configuration as that of the injection-locked frequency divider 100 shown in FIG. .
  • An injection locking type frequency divider 101 shown in FIG. 4 includes a ring oscillator in which a first amplifier circuit 141, a second amplifier circuit 142, and a third amplifier circuit 143 are cascade-connected on a loop in three stages, an input terminal 151, An output terminal 152, a control voltage terminal 153, switches 181 to 183, and a control circuit 191 are included.
  • the control circuit 191 may not be included as a configuration of the injection locking frequency divider 100.
  • the switch 181 receives an injection signal (high-frequency signal) input to the input terminal 151 or a DC input to the control voltage terminal 153 to the gate terminal of the P-channel MOS transistor 113 in accordance with the control signal output from the control circuit 191. Output by switching the gate bias voltage.
  • the switch 182 receives an injection signal (high frequency signal) input to the input terminal 151 or a DC input to the control voltage terminal 153 to the gate terminal of the P-channel MOS transistor 123 according to the control signal output from the control circuit 191. Output by switching the gate bias voltage.
  • the switch 183 is connected to the gate terminal of the P-channel MOS transistor 133 according to the control signal output from the control circuit 191, or to the injection signal (high frequency signal) input to the input terminal 151 or the DC input to the control voltage terminal 153. Output by switching the gate bias voltage.
  • the control circuit 191 applies an injection signal or a DC signal to the gate terminals of the P-channel MOS transistors 113, 123, and 133 of the amplifier circuits 141 to 143 according to the voltage amplitude of the injection signal (high frequency signal) input to the input terminal 151.
  • a control signal for inputting the gate bias voltage is generated and output to each of the switches 181 to 183.
  • the control circuit 191 applies a DC gate bias to the gate terminals of the P-channel MOS transistors 113, 123, 133 of the amplifier circuits 141-143.
  • a control signal for inputting voltage is generated and output to each of the switches 181 to 183.
  • V SW is a predetermined threshold value in the injection locked frequency divider 101.
  • the control circuit 191 inputs the injection signal to the gate terminals of the P-channel MOS transistors 113, 123, and 133 of the amplifier circuits 141 to 143. Control signals are generated and output to the switches 181 to 183.
  • injection signal I1 near the frequency 3f 0 to the input terminal 151 is input, injection signal I1 near free-running frequency f 0 is down-converted by the mixing injection signal I1 and the second harmonic component F2 An output signal I2 is generated, and the free-run signal F1 of the injection locking frequency divider 101 is attracted to and synchronized with the frequency of the output signal I2.
  • the injection-locked frequency divider 101 the injection signal I1 near the frequency 3f 0 is input to the input terminal 1051, since an output signal I2 around free-running frequency f 0 to the output terminal 152, 1 / It operates as a frequency divider that divides by three.
  • the injection-locked frequency division is performed.
  • the circuit configuration of the device 101 is the same as that of a conventional injection-locked frequency divider (for example, the injection-locked frequency divider 10 shown in FIG. 8).
  • the injection locking type frequency divider 101 is the same as that of the injection locking frequency divider 100 of the first embodiment.
  • the injection-locking frequency divider 101 is connected to a conventional injection-locking frequency divider (for example, the injection-locking frequency divider 10 shown in FIG. 8) according to the control signal generated by the control circuit 191.
  • the injection-locked frequency divider 100 of the first embodiment can be switched.
  • FIG. 5 shows the voltage amplitude and operation of the injection signal in the conventional injection-locked frequency divider, the injection-locked frequency divider 100 of the first embodiment, and the injection-locked frequency divider 101 of the second embodiment. It is a figure which shows the relationship with a frequency.
  • the injection-locked frequency divider 101 operates as a frequency divider within the range surrounded by the curve (thick solid line) shown in FIG. 5, and operates as a frequency divider outside the range surrounded by the curve (thick solid line) shown in FIG. Do not work.
  • the voltage amplitude of the injection signal is the smallest in the vicinity of a frequency that is three times the free-run frequency f 0 of the injection-locking frequency divider 101.
  • the injection locked frequency divider 100 can minimize the voltage amplitude of the injection signal and reduce power consumption.
  • the voltage amplitude of the injection signal requires V 0 or more.
  • the injection locking type frequency divider 101 of the present embodiment switches the switches 181 to 183 to switch the injection locking type frequency divider of the first embodiment.
  • a circuit configuration similar to that of the peripheral 100 is obtained.
  • the injection-locked frequency divider 101 is different from the conventional injection-locked frequency divider (for example, the injection-locked frequency divider 10 shown in FIG. 8) in the injection-locked frequency divider of the first embodiment.
  • the maximum value of the voltage amplitude of the injection signal is increased from V 1 to V 2, large voltage amplitude of the injected signal can operate as a frequency divider.
  • the injection locking frequency divider 101 of the present embodiment switches the switches 181 to 183 to switch the conventional injection locking frequency divider (for example, FIG. 8).
  • a circuit configuration similar to that of the injection locked frequency divider 10) shown in FIG. As a result, the injection-locked frequency divider 101 can suppress a decrease in the operating frequency band as the frequency divider when the voltage amplitude of the injection signal is VL smaller than the predetermined value VSW .
  • the injection locking frequency divider 101 of the present embodiment further includes the switches 181 to 183 and the control circuit 191 in the circuit configuration of the injection locking frequency divider 100 of the first embodiment.
  • the injection-locked frequency divider 101 switches the switches 181 to 183 according to the magnitude of the voltage amplitude of the injection signal input to the input terminal 151, and when the voltage amplitude of the injection signal is larger than the predetermined value V SW,
  • the circuit configuration is the same as that of the injection locking type frequency divider 100 of the first embodiment, and when the voltage amplitude of the injection signal is equal to or lower than the predetermined value V SW , a conventional injection locking type frequency divider (for example, injection locking type shown in FIG. 8).
  • a mold divider 10 is assumed.
  • the injection locked frequency divider 101 can increase the maximum value of the voltage amplitude of the injection signal from V 1 to V 2 when the voltage amplitude of the injection signal is larger than the predetermined value V SW , and the voltage amplitude of the injection signal. Even if is large, it can operate as a frequency divider. Further, the injection-locking frequency divider 101 can suppress a decrease in the operating frequency band as a frequency divider when the voltage amplitude of the injection signal is equal to or less than the predetermined value V SW . Therefore, the injection locking frequency divider 101 of this embodiment can broaden the operating frequency as a frequency divider as compared with the injection locking frequency divider 100 of the first embodiment.
  • the number of stages of the amplifier circuit constituting the ring oscillator has been described as three.
  • the number of stages of the amplifier circuit constituting the ring oscillator is not limited to three, but may be (2n + 1) stages, for example. good.
  • the injection-locked frequency divider 101 may set the frequency of the injection signal input to the input terminal 151 in the vicinity of m (2n + 1) times the free-run frequency f 0 of the ring oscillator.
  • the injection locked frequency divider 101 injects a signal having a frequency five or ten times the free-run frequency of the ring oscillator.
  • the injection locked frequency divider 101 can obtain the same effect as the above-described three-stage configuration.
  • the injection-locked frequency divider has been described. However, for example, the same effect can be obtained as an injection-locked multiplier that synchronizes with the harmonic component of the injection signal.
  • the injection-locked multiplier has a circuit configuration similar to that of the injection-locked frequency divider 101 shown in FIG. For example, the number of stages of amplifier circuits constituting the ring oscillator is (2n + 1), and the frequency of the injection signal input to the input terminal 151 is set to be near 1 / (m (2n + 1)) times the free-run frequency f 0 of the ring oscillator. Just do it. As a result, the injection locked multiplier 101X can operate as a multiplier for multiplying by m (2n + 1).
  • Injection-locked oscillator if the frequency than the free-running frequency f 0 synchronous with high injection signal operates as an injection-locked frequency divider, a frequency than the free-running frequency f 0 is the low injection signal When synchronized, it operates as an injection-locked multiplier.
  • FIG. 6 is a diagram illustrating a circuit configuration of the injection locking type frequency divider 104 according to the third embodiment.
  • the same circuit configuration as that of the injection-locked frequency divider 100 shown in FIG. .
  • An injection locking type frequency divider 104 shown in FIG. 6 includes a ring oscillator in which a first amplifier circuit 141B, a second amplifier circuit 142B, and a third amplifier circuit 143B are cascade-connected on a loop in three stages, an input terminal 151, An output terminal 152 and a control voltage terminal 153 are included.
  • the first amplifier circuit 141B includes an N-channel MOS transistor 111 that receives the feedback output of the third amplifier circuit 143B at its gate terminal, a P-channel MOS transistor 113 as a load, a P-channel MOS transistor 112 as an amplifier, and N Channel MOS transistor 114.
  • the second amplifier circuit 142B includes an N channel MOS transistor 121 that receives the output of the first amplifier circuit 141B at its gate terminal, a P channel MOS transistor 123 as a load, a P channel MOS transistor 122 as an amplifier, and an N channel. And a MOS transistor 124.
  • the third amplifier circuit 143B includes an N-channel MOS transistor 131 that receives the output of the second amplifier circuit 142B at its gate terminal, a P-channel MOS transistor 133 as a load, a P-channel MOS transistor 132 as an amplifier, and an N-channel And a MOS transistor 134.
  • each N-channel MOS transistor 114, 124, 134 are connected to the gate terminal and drain terminal of each P-channel MOS transistor 112, 122, 132, respectively.
  • the source terminals of the N-channel MOS transistors 114, 124, and 134 are grounded.
  • injection signal I1 near the frequency 3f 0 to the input terminal 151 is input, injection signal I1 near free-running frequency f 0 is down-converted by the mixing injection signal I1 and the second harmonic component F2 An output signal I2 is generated, and the free-run signal F1 of the injection locking frequency divider 104 is attracted to and synchronized with the frequency of the output signal I2.
  • the injection locking frequency divider 104 outputs the output signal I2 near the free-run frequency f 0 to the output terminal 152. It operates as a frequency divider that divides by three.
  • each N-channel MOS transistor 114, 124, 134 connected to the input terminal and each P-channel MOS transistor 112, 122, 132 operate as an inverter amplifier, so that the input signal is amplified. Injected.
  • the drain current flows stably, and each amplifier circuit The distortion components of the drain voltage amplitude and the drain current in 141B, 142B, and 143B can be reduced.
  • FIG. 7 shows the voltage amplitude and operation of the injection signal in the conventional injection-locked frequency divider, the injection-locked frequency divider 100 of the first embodiment, and the injection-locked frequency divider 104 of the third embodiment. It is a figure which shows the relationship with a frequency.
  • the injection-locked frequency divider 104 operates as a frequency divider within the range surrounded by the curve (thick solid line) shown in FIG. 7, and operates as a frequency divider outside the range surrounded by the curve (thick solid line) shown in FIG. Do not work.
  • the voltage amplitude of the injection signal is the smallest in the vicinity of a frequency that is three times the free-run frequency f 0 of the injection-locking frequency divider 104.
  • the injection-locked frequency dividers 100 and 104 can minimize the voltage amplitude of the injection signal and reduce power consumption.
  • the voltage amplitude of the injection signal requires V 0 or more.
  • the conventional injection-locked frequency divider (for example, the injection-locked frequency divider 10 shown in FIG. 11) has a voltage amplitude of the injection signal V 1 , and the injection-locked frequency divider 100 of the first embodiment When the voltage amplitude of the injection signal exceeds V 2 , it does not operate as a frequency divider, but the injection locked frequency divider 104 can operate as a frequency divider even when the voltage amplitude of the injection signal exceeds V 2 .
  • the injection locking frequency divider 104 does not operate as a frequency divider, but a conventional injection locking frequency divider (for example, the injection locking frequency dividing shown in FIG. 8). Therefore, even when the voltage amplitude of the injection signal is large, it can operate as a frequency divider as compared with the injection lock type frequency divider of the first embodiment).
  • the injection-locked frequency divider 104 of this embodiment further includes N-channel MOS transistors 114, 124, and 134 in the circuit configuration of the injection-locked frequency divider 100 of the first embodiment.
  • each N-channel MOS transistor 114, 124, 134 connected to the input terminal and each P-channel MOS transistor 112, 122, 132 operate as an inverter amplifier. Therefore, the input signal is amplified and injected.
  • the drain current flows stably, and the frequency divider The operating band can be widened, and even if the voltage amplitude of the injection signal is large, it can operate in a wide band as a frequency divider that divides the injection signal by 1/3.
  • the number of stages of the amplifier circuit constituting the ring oscillator has been described as three.
  • the number of stages of the amplifier circuit constituting the ring oscillator is not limited to three, but may be (2n + 1) stages, for example. good.
  • the injection-locked frequency divider 104 may set the frequency of the injection signal input to the input terminal 151 in the vicinity of m (2n + 1) times the free-run frequency f 0 of the ring oscillator.
  • the injection locked frequency divider 104 injects a signal having a frequency five or ten times the free-run frequency of the ring oscillator.
  • the injection locking type frequency divider 104 can obtain the same effect as the above-described three-stage configuration.
  • the injection-locked frequency divider has been described.
  • the injection locked multiplier 104X has a circuit configuration similar to that of the injection locked frequency divider 104 shown in FIG.
  • the number of stages of amplifier circuits constituting the ring oscillator is (2n + 1)
  • the frequency of the injection signal input to the input terminal 151 is set to be near 1 / (m (2n + 1)) times the free-run frequency f 0 of the ring oscillator.
  • the injection locking type multiplier 104X can operate as a multiplier for multiplying by m (2n + 1).
  • Injection-locked oscillator if the frequency than the free-running frequency f 0 synchronous with high injection signal operates as an injection-locked frequency divider, a frequency than the free-running frequency f 0 is the low injection signal When synchronized, it operates as an injection-locked multiplier.
  • FIG. 8 is a diagram illustrating a circuit configuration of the injection locking frequency divider 102 according to the fourth embodiment.
  • the injection locked frequency divider 102 shown in FIG. 8 includes a ring oscillator in which a first amplifier circuit 141A, a second amplifier circuit 142A, and a third amplifier circuit 143A are cascade-connected on a loop in three stages, an input terminal 151, It includes an output terminal 152, a control voltage terminal 153, a first N-channel MOS transistor 161, and a second N-channel MOS transistor 162.
  • the first amplifier circuit 141A includes an N-channel MOS transistor 111 that receives the feedback output of the third amplifier circuit 143A at its gate terminal, and a P-channel MOS transistor 112 as a load.
  • the second amplifier circuit 142A includes an N-channel MOS transistor 121 that receives the output of the first amplifier circuit 141A at its gate terminal, and a P-channel MOS transistor 122 as a load.
  • the third amplifier circuit 143A includes an N-channel MOS transistor 131 that receives the output of the second amplifier circuit 142 at its gate terminal, and a P-channel MOS transistor 132 as a load.
  • the source terminals of the N-channel MOS transistors 111, 121, and 131 are connected to the drain terminals of the first N-channel MOS transistor 161 and the second N-channel MOS transistor 162, respectively.
  • An input terminal 151 to which an injection signal (high frequency signal) is input is connected to the gate terminal of the first N-channel MOS transistor 161, and a DC gate bias voltage is applied to the gate terminal of the second N-channel MOS transistor 162. It is connected to the input control voltage terminal 153.
  • the source terminals of the P-channel MOS transistors 112, 122, 132 are connected to the high potential power supply Vdd, and the source terminals of the first N-channel MOS transistor 161 and the second N-channel MOS transistor 162 are grounded.
  • a high frequency signal (injection signal, for example, 10 [GHz]) input to the injection-locking frequency divider 102 is input to the input terminal 151.
  • An output signal of the injection-locking frequency divider 102 that is, a frequency-divided signal divided by the injection-locking frequency divider 102 or a free-run signal oscillated by the injection-locking frequency divider 102 is output to the output terminal 152. .
  • a DC gate bias voltage Vcont output from a gate bias generation circuit (not shown) other than the injection locking frequency divider 100 is input to the control voltage terminal 153.
  • injection signal I1 near the frequency 3f 0 to the input terminal 151 is input, injection signal I1 near free-running frequency f 0 is down-converted by the mixing injection signal I1 and the second harmonic component F2 An output signal I2 is generated, and the free-run signal F1 of the injection locked frequency divider 102 is attracted to and synchronized with the frequency of the output signal I2.
  • the injection-locked frequency divider 102 the injection signal I1 near the frequency 3f 0 is input to the input terminal 151, since the output signal I2 of around free-running frequency f 0 to the output terminal 152, 1 / It operates as a frequency divider that divides by three.
  • the injection signal input to the input terminal 151 is input to the gate terminal of the first N-channel MOS transistor 161.
  • the first N-channel MOS transistor 161 is turned off, so that the drain current does not flow.
  • a predetermined DC gate bias voltage Vcont is supplied to the gate terminal of the second N-channel MOS transistor 162 to which no injection signal is input.
  • a drain current flows. That is, in the injection locked frequency divider 102, the second N-channel MOS transistor 162 operates as a current source.
  • the injection locking frequency divider 102 reduces the distortion component generated in the drain voltage amplitude and the drain current in each of the amplifier circuits 141A, 142A, and 143A even when the voltage amplitude of the injection signal input to the input terminal 151 is large. it can.
  • the injection-locked frequency divider 102 of the present embodiment includes the first oscillator 141A, the second amplifier 142A, and the third amplifier 143A that are cascade-connected in three stages on the loop, the first oscillator In the N-channel MOS transistor 161 and the second N-channel MOS transistor 162, an injection signal (high-frequency signal) is input to the gate terminal of the first N-channel MOS transistor 161, and the second N-channel MOS transistor 161.
  • a DC gate bias voltage Vcont is supplied to the gate terminal of the channel MOS transistor 162.
  • drain terminal of the first N-channel MOS transistor 161 the drain terminal of the second N-channel MOS transistor 162, and the source terminals of the N-channel MOS transistors 111, 121, 131 of the amplifier circuits 141A to 143A. And are connected.
  • the injection-locked frequency divider 102 operates by using the second N-channel MOS transistor 162 to which the high-frequency signal is input and the high-frequency signal is not input to the first N-channel MOS transistor 161 as a current source. Even when the voltage amplitude of the injection signal is larger than the predetermined value, the drain current flows, and the operating frequency as the frequency divider can be widened.
  • the injection-locked frequency divider 102 shown in FIG. 8 can operate in a wide band as a frequency divider that divides the injection signal by 1/3 even when the voltage amplitude of the injection signal is larger than a predetermined value.
  • the injection-locked frequency divider 102 of this embodiment has a simple circuit configuration, the circuit scale is larger than that of the conventional injection-locked frequency divider (for example, the injection-locked frequency divider 10 shown in FIG. 8). Can be suppressed, and the number of parts can be reduced.
  • the number of stages of the amplifier circuit constituting the ring oscillator has been described as three.
  • the number of stages of the amplifier circuit constituting the ring oscillator is not limited to three, but may be (2n + 1) stages, for example. good.
  • the injection-locked frequency divider 100 may set the frequency of the injection signal input to the input terminal 151 in the vicinity of m (2n + 1) times the free-run frequency f 0 of the ring oscillator.
  • the injection locked frequency divider 102 injects a signal having a frequency five or ten times the free-run frequency of the ring oscillator.
  • the injection locking type frequency divider 102 can obtain the same effect as the above-described three-stage configuration.
  • the injection-locked frequency divider has been described. However, for example, the same effect can be obtained as an injection-locked multiplier that synchronizes with the harmonic component of the injection signal.
  • the injection locking type multiplier has a circuit configuration similar to that of the injection locking type frequency divider 102 shown in FIG. For example, the number of stages of amplifier circuits constituting the ring oscillator is (2n + 1), and the frequency of the injection signal input to the input terminal 151 is set to be near 1 / (m (2n + 1)) times the free-run frequency f 0 of the ring oscillator. Just do it. As a result, the injection locked multiplier 102X can operate as a multiplier for multiplying by m (2n + 1).
  • Injection-locked oscillator if the frequency than the free-running frequency f 0 synchronous with high injection signal operates as an injection-locked frequency divider, a frequency than the free-running frequency f 0 is the low injection signal When synchronized, it operates as an injection-locked multiplier.
  • FIG. 9 is a diagram illustrating a circuit configuration of the injection locking frequency divider 103 according to the fifth embodiment.
  • the same circuit configuration as that of the injection locked frequency divider 102 shown in FIG. .
  • the injection locked frequency divider 103 shown in FIG. 9 includes a ring oscillator in which a first amplifier circuit 141A, a second amplifier circuit 142A, and a third amplifier circuit 143A are cascade-connected on a loop in three stages, an input terminal 151, It includes an output terminal 152, a control voltage terminal 153, a first N-channel MOS transistor 161, a second N-channel MOS transistor 162, a switch 184, and a control circuit 192. Note that the control circuit 192 does not have to be included as a configuration of the injection locking frequency divider 103.
  • the switch 184 inputs an injection signal (high frequency signal) input to the input terminal 151 or a control voltage terminal 153 to the gate terminal of the second N-channel MOS transistor 162 according to the control signal output from the control circuit 192.
  • the switched DC gate bias voltage is switched and output.
  • the control circuit 192 inputs an injection signal or a DC gate bias voltage to the gate terminal of the second N-channel MOS transistor 162 according to the voltage amplitude of the injection signal (high frequency signal) input to the input terminal 151.
  • a control signal is generated and output to the switch 184.
  • control circuit 192 is a control signal for inputting a DC gate bias voltage to the gate terminal of the second N-channel MOS transistor 162 when the voltage amplitude of the injection signal is larger than the predetermined value V SW. Is output to the switch 184.
  • V SW is a predetermined threshold value in the injection locked frequency divider 103.
  • the control circuit 192 generates a control signal for inputting the injection signal to the gate terminal of the second N-channel MOS transistor 162 when the voltage amplitude of the injection signal is equal to or lower than the predetermined value V SW. Output to the switch 184.
  • the output terminal 152 of the ring oscillator i.e., the output terminal 152 of the injection-locked frequency divider 103, the free-running frequency f 0 free-run signal F1 and the frequency 2f 0 and the third-order harmonic component F3 of the second harmonic component F2 and the frequency 3f 0 occurs (see Figure 12).
  • injection signal I1 near the frequency 3f 0 to the input terminal 151 is input, injection signal I1 near free-running frequency f 0 is down-converted by the mixing injection signal I1 and the second harmonic component F2 An output signal I2 is generated, and the free run signal F1 of the injection locking frequency divider 103 is attracted to and synchronized with the frequency of the output signal I2.
  • the injection locking frequency divider 103 outputs the output signal I2 near the free-run frequency f 0 to the output terminal 152. It operates as a frequency divider that divides by three.
  • the switch 184 when the switch 184 inputs an injection signal to the gate terminal of the second N-channel MOS transistor 162 according to the control signal generated by the control circuit 192, the injection locked frequency divider 103 An injection signal is input to the first N-channel MOS transistor 161 and the second N-channel MOS transistor 162.
  • the injection-locked frequency divider 103 has a voltage amplitude of the injected signal of the predetermined value V SW when the voltage amplitude of the injected signal is smaller than the predetermined value V SW. With a smaller VL , a decrease in the operating frequency band as a frequency divider can be suppressed.
  • the circuit configuration of the injection locked frequency divider 103 Has the same circuit configuration as that of the injection-locking frequency divider 102 of the fourth embodiment.
  • the injection-locked frequency divider 103 further includes the switch 184 and the control circuit 192 in the circuit configuration of the injection-locked frequency divider 102 according to the fourth embodiment.
  • the injection-locked frequency divider 103 changes the fourth value when the voltage amplitude of the injection signal is larger than the predetermined value V SW by switching the switch 184 according to the voltage amplitude of the injection signal input to the input terminal 151.
  • the circuit configuration is the same as that of the injection-locked frequency divider 102 of the embodiment and the voltage amplitude of the injection signal is equal to or less than the predetermined value V SW
  • the injection signal is used as the first N-channel MOS transistor 161 and the second N The signal is input to each gate terminal of the channel MOS transistor 162.
  • the injection-locked frequency divider 103 can increase the maximum value of the voltage amplitude of the injection signal from V 1 to V 2 when the voltage amplitude of the injection signal is larger than the predetermined value V SW , and the voltage amplitude of the injection signal can be increased. Even if is large, it can operate as a frequency divider. Further, the injection-locking frequency divider 103 can suppress a decrease in the operating frequency band as a frequency divider when the voltage amplitude of the injection signal is equal to or less than the predetermined value V SW . Therefore, the injection locking frequency divider 103 of this embodiment can broaden the operating frequency as a frequency divider as compared with the injection locking frequency divider 102 of the fourth embodiment.
  • the number of stages of the amplifier circuit constituting the ring oscillator has been described as three.
  • the number of stages of the amplifier circuit constituting the ring oscillator is not limited to three, but may be (2n + 1) stages, for example. good.
  • the injection-locked frequency divider 101 may set the frequency of the injection signal input to the input terminal 151 in the vicinity of m (2n + 1) times the free-run frequency f 0 of the ring oscillator.
  • the injection locked frequency divider 103 injects a signal having a frequency five or ten times the free-run frequency of the ring oscillator.
  • the injection locked frequency divider 103 can obtain the same effect as the above-described three-stage configuration.
  • the injection-locked frequency divider has been described. However, for example, the same effect can be obtained as an injection-locked multiplier that synchronizes with the harmonic component of the injection signal.
  • the injection locking type multiplier has a circuit configuration similar to that of the injection locking type frequency divider 103 shown in FIG. For example, the number of stages of amplifier circuits constituting the ring oscillator is (2n + 1), and the frequency of the injection signal input to the input terminal 151 is set to be near 1 / (m (2n + 1)) times the free-run frequency f 0 of the ring oscillator. Just do it. Thereby, the injection locking type multiplier 103X can operate as a multiplier for multiplying by m (2n + 1).
  • Injection-locked oscillator if the frequency than the free-running frequency f 0 synchronous with high injection signal operates as an injection-locked frequency divider, a frequency than the free-running frequency f 0 is the low injection signal When synchronized, it operates as an injection-locked multiplier.
  • FIG. 10 is a diagram illustrating a circuit configuration of the injection locked frequency divider 105 according to the sixth embodiment.
  • the same circuit configuration as that of the injection-locked frequency divider 102 shown in FIG. .
  • An injection-locked frequency divider 105 shown in FIG. 10 includes a ring oscillator in which a first amplifier circuit 141A, a second amplifier circuit 142A, and a third amplifier circuit 143A are cascade-connected on a loop in three stages, an input terminal 151, It includes an output terminal 152, a control voltage terminal 153, a first N-channel MOS transistor 161, a second N-channel MOS transistor 162, and a P-channel MOS transistor 142Z.
  • the gate and drain of the P-channel MOS transistor 142Z are connected to the gate and drain of the first N-channel MOS transistor 161, respectively.
  • the source of the P-channel MOS transistor 142Z is connected to the power supply.
  • the output terminal 152 of the ring oscillator i.e., the output terminal 152 of the injection-locked frequency divider 105, the free-running frequency f 0 free-run signal F1 and the frequency 2f 0 and the third-order harmonic component F3 of the second harmonic component F2 and the frequency 3f 0 occurs (see Figure 12).
  • injection signal I1 near the frequency 3f 0 to the input terminal 151 is input, injection signal I1 near free-running frequency f 0 is down-converted by the mixing injection signal I1 and the second harmonic component F2 An output signal I2 is generated, and the free run signal F1 of the injection locking frequency divider 105 is attracted to and synchronized with the frequency of the output signal I2.
  • the injection locking frequency divider 105 outputs the output signal I2 near the free-run frequency f 0 to the output terminal 152. It operates as a frequency divider that divides by three.
  • the input signal is amplified and injected.
  • the drain current flows stably, and each amplifier circuit 141A, The distortion components of the drain voltage amplitude and the drain current in 142A and 143A can be reduced.
  • the injection-locked frequency divider 105 of this embodiment further includes the P-channel MOS transistor 142Z in the circuit configuration of the injection-locked frequency divider 102 of the fourth embodiment.
  • the N-channel MOS transistor 161 and the P-channel MOS transistor 142Z connected to the input terminal operate as an inverter amplifier, so that the input signal is amplified and injected.
  • the drain current flows stably. Even if the operating band can be widened and the voltage amplitude of the injection signal is large, it can operate as a frequency divider that divides the injection signal by 1/3.
  • the number of stages of the amplifier circuit constituting the ring oscillator has been described as three.
  • the number of stages of the amplifier circuit constituting the ring oscillator is not limited to three, but may be (2n + 1) stages, for example. good.
  • the injection-locked frequency divider 105 may set the frequency of the injection signal input to the input terminal 151 in the vicinity of m (2n + 1) times the free-run frequency f 0 of the ring oscillator.
  • the injection locked frequency divider 105 injects a signal having a frequency five or ten times the free-run frequency of the ring oscillator.
  • the injection locking type frequency divider 105 can obtain the same effect as the above-described three-stage configuration.
  • the injection-locked frequency divider has been described.
  • the injection locking type multiplier 105X has a circuit configuration similar to that of the injection locking type frequency divider 105 shown in FIG.
  • the number of stages of amplifier circuits constituting the ring oscillator is (2n + 1)
  • the frequency of the injection signal input to the input terminal 151 is set to be near 1 / (m (2n + 1)) times the free-run frequency f 0 of the ring oscillator. Just do it.
  • the injection locking type multiplier 105X can operate as a multiplier for multiplying by m (2n + 1).
  • Injection-locked oscillator if the frequency than the free-running frequency f 0 synchronous with high injection signal operates as an injection-locked frequency divider, a frequency than the free-running frequency f 0 is the low injection signal When synchronized, it operates as an injection-locked multiplier.
  • the present disclosure is used, for example, in a PLL circuit, and is useful as an injection-locked oscillator that operates stably as an oscillator even when the amplitude of an injection signal is larger than a predetermined value and widens the operating frequency.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

　注入同期型分周器１００は、ＮチャネルＭＯＳ型トランジスタ１１１とＰチャネルＭＯＳ型トランジスタ１１２，１１３を含む第１増幅回路１４１と、第１増幅回路１４１と同様な構成の第２増幅回路１４２と第３増幅回路１４３とを３段、縦続接続させたリング発振器と、入力端子１５１と、出力端子１５２と、制御電圧端子１５３とを含む。各ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲート端子には、高周波信号が入力される。各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子には、所定の直流制御電圧が供給される。

Description

注入同期型発振器
　本開示は、高周波信号を分周又は逓倍する注入同期型発振器に関する。
　近年普及している携帯可能な無線通信装置には、高速なスループットが求められ、無線通信における周波数シンセサイザとして高周波数帯域において動作するＰＬＬ（Phase Locked Loop）回路が要求される。
　ＰＬＬ回路は、高周波数帯域の信号を低周波数帯域の信号まで分周する分周器を含む。分周器には、例えば１０［ＧＨｚ］以上の高い周波数帯域において低消費電力によって高速動作が可能な注入同期型分周器（ＩＬＦＤ：Injection Locked Frequency Divider）が用いられる（例えば、非特許文献１参照）。非特許文献１に示す注入同期型分周器については、図１１を参照して後述する。
５８．８／３９．２ＧＨｚデュアルモードＣＭＯＳ周波数分周器、電子情報通信学会総合大会、２００７年
　しかし、非特許文献１に示す注入同期型分周器の構成では、注入信号の振幅（例えば電圧振幅）が所定値より大きい場合に、注入信号を所定倍に分周する分周器として動作せず、所定の発振周波数（以下、「フリーラン周波数」という）を出力するという課題がある。
　本開示は、上述した従来の課題を解決するために、注入信号の振幅が所定値より大きくても発振器として安定的に動作し、動作周波数を広帯域化する注入同期型発振器を提供することを目的とする。
　本開示は、ＮチャネルＭＯＳ型トランジスタと、第１のＰチャネルＭＯＳ型トランジスタと、第２のＰチャネルＭＯＳ型トランジスタと、を含む増幅回路を、（２ｎ＋１）（ｎ：１以上の整数）段、縦続接続したリング発振器を、備え、前記（２ｎ＋１）個の増幅回路の各前記第１のＰチャネルＭＯＳ型トランジスタのゲート端子には、高周波信号が入力され、前記（２ｎ＋１）個の増幅回路の各前記第２のＰチャネルＭＯＳ型トランジスタのゲート端子には、所定の直流制御電圧が供給される、注入同期型発振器である。
　また、本開示は、ＮチャネルＭＯＳ型トランジスタと、ＰチャネルＭＯＳ型トランジスタと、を含む増幅回路を、（２ｎ＋１）（ｎ：１以上の整数）段、縦続接続したリング発振器と、前記（２ｎ＋１）個の増幅回路の各前記ＮチャネルＭＯＳ型トランジスタと接続された第１のＮチャネルＭＯＳ型トランジスタと、前記（２ｎ＋１）個の増幅回路の各前記ＮチャネルＭＯＳ型トランジスタと接続された第２のＮチャネルＭＯＳ型トランジスタと、を備え、前記第１のＮチャネルＭＯＳ型トランジスタのゲート端子には、高周波信号が入力され、前記第２のＮチャネルＭＯＳ型トランジスタのゲート端子には、所定の直流制御電圧が供給される、注入同期型発振器である。
　本開示によれば、注入信号の振幅が所定値より大きくても発振器として安定的に動作し、動作周波数を広帯域化できる。
第１の実施形態の注入同期型分周器の回路構成を示す図 従来の注入同期型分周器と第１の実施形態の注入同期型分周器とにおける、注入信号の電圧振幅と動作周波数との関係を示す図 注入同期型逓倍器の出力信号の周波数と電力との関係を示す図 第２の実施形態の注入同期型分周器の回路構成を示す図 従来の注入同期型分周器と第１の実施形態の注入同期型分周器と第２の実施形態の注入同期型分周器とにおける、注入信号の電圧振幅と動作周波数との関係を示す図 第３の実施形態の注入同期型分周器の回路構成を示す図 従来の注入同期型分周器と第１の実施形態の注入同期型分周器と第３の実施形態の注入同期型分周器とにおける、注入信号の電圧振幅と動作周波数との関係を示す図 第４の実施形態の注入同期型分周器の回路構成を示す図 第５の実施形態の注入同期型分周器の回路構成を示す図 第６の実施形態の注入同期型分周器の回路構成を示す図 従来の注入同期型分周器の回路構成を示す図 従来の注入同期型分周器の注入信号と出力信号の周波数と電力との関係を示す図 従来の注入同期型分周器における、注入信号の電圧振幅と動作周波数との関係を示す図 注入信号の電圧振幅が小さい場合における各時間特性を示すグラフ、（Ａ）ＰチャネルＭＯＳ型トランジスタのゲート電圧振幅の時間特性、（Ｂ）ＰチャネルＭＯＳ型トランジスタのドレイン電圧振幅の時間特性、（Ｃ）ＰチャネルＭＯＳ型トランジスタのドレイン電流の時間特性 注入信号の電圧振幅が大きい場合における各時間特性を示すグラフ、（Ａ）ＰチャネルＭＯＳ型トランジスタのゲート電圧振幅の時間特性、（Ｂ）ＰチャネルＭＯＳ型トランジスタのドレイン電圧振幅の時間特性、（Ｃ）ＰチャネルＭＯＳ型トランジスタのドレイン電流の時間特性
（各実施形態の内容に至る経緯）
　先ず、本開示に係る注入同期型発振器の各実施形態を説明する前に、各実施形態の内容に至る経緯について図１１～図１５を参照して説明する。図１１は、従来の注入同期型分周器１０の回路構成を示す図である。
　図１１に示す注入同期型分周器１０は、第１増幅回路４１と、第２増幅回路４２と、第３増幅回路４３とがループ上に３段縦続接続されたリング発振器と、入力端子５１と、出力端子５２とを含む。
　第１増幅回路４１は、第３増幅回路４３の帰還出力をゲート端子に受けるＮチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタ１１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１２とを含む。
　第２増幅回路４２は、第１増幅回路４１の出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ２１と、負荷としてのＰチャネルＭＯＳ型トランジスタ２２とを含む。
　第３増幅回路４３は、第２増幅回路４２の出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ３１と、負荷としてのＰチャネルＭＯＳ型トランジスタ３２とを含む。
　各ＰチャネルＭＯＳ型トランジスタ１２，２２，３２のゲート端子は入力端子５１に接続され、各ＰチャネルＭＯＳ型トランジスタ１２，２２，３２のソース端子は高電位電源Ｖｄｄに接続され、各ＮチャネルＭＯＳ型トランジスタ１１，２１，３１のソース端子は接地される。
　図１１に示す注入同期型分周器１０の動作について、図１２を参照して説明する。図１２は、従来の注入同期型分周器１０の注入信号と出力信号の周波数と電力との関係を示す図である。
　図１２において、入力端子５１に入力される注入信号が無い場合、リング発振器の出力端子５２、即ち注入同期型分周器１０の出力端子５２には、フリーラン周波数ｆ０の発振信号（フリーラン信号）Ｆ１と周波数２ｆ０の２次高調波成分Ｆ２と周波数３ｆ０の３次高調波成分Ｆ３とが生じる。
　次に、入力端子５１に周波数３ｆ０付近の注入信号Ｉ１が入力された場合、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆ０付近に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が生じ、注入同期型分周器１０のフリーラン信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。即ち、注入同期型分周器１０は、周波数３ｆ０の注入信号Ｉ１に対して周波数ｆ０の出力信号Ｉ２を出力するので、３分周器として動作する。
　図１３は、従来の注入同期型分周器１０における、注入信号の電圧振幅と動作周波数との関係を示す図である。注入同期型分周器１０は、図１３に示す曲線（実線）により囲まれる範囲内では分周器として動作し、図１３に示す曲線（実線）により囲まれる範囲外では分周器として動作しない。
　図１３では、注入同期型分周器１０のフリーラン周波数ｆ０の３倍の周波数付近では、注入信号の電圧振幅が最も小さい。注入同期型分周器１０は、注入信号のフリーラン周波数ｆ０の３倍の周波数の注入信号が入力されると、注入信号の電圧振幅を最小化でき、消費電力を低減できる。また、図１３では、注入同期型分周器１０を分周器として動作させるためには、注入信号の電圧振幅としてＶ０以上が必要となる。
　しかし、図１１に示す従来の注入同期型分周器１０には、以下の課題があった。
　図１３では、注入同期型分周器１０のフリーラン周波数ｆ０の３倍の周波数付近では、注入信号の電圧振幅が大きくなり過ぎても同期しなくなるので、注入信号の電圧振幅がＶ１を超えると、注入同期型分周器１０は分周器として動作しなくなる。
　図１４は、注入信号の電圧振幅が小さい場合における各時間特性を示すグラフである。図１４（Ａ）は、ＰチャネルＭＯＳ型トランジスタのゲート電圧振幅の時間特性を示すグラフである。図１４（Ｂ）は、ＰチャネルＭＯＳ型トランジスタのドレイン電圧振幅の時間特性を示すグラフである。図１４（Ｃ）は、ＰチャネルＭＯＳ型トランジスタのドレイン電流の時間特性を示す。
　図１５は、注入信号の電圧振幅が大きい場合における各時間特性を示すグラフである。図１５（Ａ）は、ＰチャネルＭＯＳ型トランジスタのゲート電圧振幅の時間特性を示すグラフである。図１５（Ｂ）は、ＰチャネルＭＯＳ型トランジスタのドレイン電圧振幅の時間特性を示すグラフである。図１５（Ｃ）は、ＰチャネルＭＯＳ型トランジスタのドレイン電流の時間特性である。
　図１４（Ａ）～図１４（Ｃ）では、注入信号の電圧振幅が小さい場合、ドレイン電圧振幅波形と、ドレイン電流波形とは歪みの少ないサイン波形となる。図１４（Ｂ）に示すドレイン電圧振幅は図１１に示す注入同期型分周器１０が発振する出力信号の波形を表す。図１４（Ｂ）では、注入同期型分周器１０は、注入信号の電圧振幅の周波数の１／３の周波数において同期して発振する。即ち、注入同期型分周器１０は、注入信号を３分周する分周器として動作し、注入信号の周波数の１／３倍の周波数の出力信号を出力する。
　一方、図１５（Ａ）～図１５（Ｃ）では、注入信号の電圧振幅が大きい場合、ドレイン電圧振幅波形と、ドレイン電流波形とには、歪みが生じる（図１５（Ａ）～図１５（Ｃ）の点線参照）。これは、ＰチャネルＭＯＳ型トランジスタのゲート端子に入力される電圧振幅が大きいため、ＰチャネルＭＯＳ型トランジスタのソース端子間とゲート端子間との電圧差がＰチャネルＭＯＳ型トランジスタの閾値電圧よりも低くなり、ＰチャネルＭＯＳ型トランジスタがオフになるためである。
　従って、ＰチャネルＭＯＳ型トランジスタのソース端子間とゲート端子間との電圧差がＰチャネルＭＯＳ型トランジスタの閾値電圧よりも低くなると、ＰチャネルＭＯＳ型トランジスタに電流が流れず、図１５（Ｂ）に示すドレイン電圧振幅と図１５（Ｃ）に示すドレイン電流には注入信号の周波数の歪み成分が現れる。
　また、注入信号の電圧振幅が更に大きくなると、図１１に示す注入同期型分周器１０の出力信号波形の大きさよりも歪み成分の方が大きくなるため、注入信号が分周されずに出力される。即ち、注入信号の電圧振幅が所定値より大きくなると、図１１に示す注入同期型分周器１０は、注入信号の周波数の１／３の周波数における同期が困難となり、分周器として動作しなくなるという課題がある。
　そこで、以下の各実施形態では、注入信号の振幅が所定値より大きくても発振器として安定的に動作し、動作周波数を広帯域化する注入同期型発振器の例を説明する。
　以下、本開示に係る注入同期型発振器の各実施形態について、図面を参照して説明する。なお、各実施形態では、本開示に係る注入同期型発振器の一例として、注入同期型分周器を用いて説明するが、必要に応じて、注入同期型逓倍器を用いて説明する。
（第１の実施形態）
　図１は、第１の実施形態の注入同期型分周器１００の回路構成を示す図である。図１に示す注入同期型分周器１００は、第１増幅回路１４１と第２増幅回路１４２と第３増幅回路１４３とがループ上に３段縦続接続されたリング発振器と、入力端子１５１と、出力端子１５２と、制御電圧端子１５３とを含む。
　第１増幅回路１４１は、第３増幅回路１４３の帰還出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１１１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１１２，１１３とを含む。
　第２増幅回路１４２は、第１増幅回路１４１の出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１２１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１２２，１２３とを含む。
　第３増幅回路１４３は、第２増幅回路１４２の出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１３１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１３２，１３３とを含む。
　各ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲート端子は注入信号（高周波信号）が入力される入力端子１５１に接続され、各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲートはＤＣゲートバイアス電圧が入力される制御電圧端子１５３に接続される。また、各ＰチャネルＭＯＳ型トランジスタ１１２，１１３，１２２，１２３，１３２，１３３のソース端子は高電位電源Ｖｄｄに接続され、各ＮチャネルＭＯＳ型トランジスタ１１１，１２１，１３１のソース端子は接地される。
　入力端子１５１には、注入同期型分周器１００に入力される高周波信号（注入信号、例えば１０［ＧＨｚ］）が入力される。
　出力端子１５２には、注入同期型分周器１００の出力信号、即ち注入同期型分周器１００が分周した分周信号、又は注入同期型分周器１００が発振したフリーラン信号が出力される。
　制御電圧端子１５３には、注入同期型分周器１００以外のゲートバイアス生成回路（不図示）が出力したＤＣゲートバイアス電圧Ｖｃｏｎｔが入力される。
　次に、本実施形態の注入同期型分周器１００の動作について説明する。
　入力端子１５１に入力される注入信号が無い場合、リング発振器の出力端子１５２、即ち注入同期型分周器１００の出力端子１５２には、フリーラン周波数ｆ０のフリーラン信号Ｆ１と周波数２ｆ０の２次高調波成分Ｆ２と周波数３ｆ０の３次高調波成分Ｆ３とが生じる（図９参照）。
　次に、入力端子１５１に周波数３ｆ０付近の注入信号Ｉ１が入力された場合、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆ０付近に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が生じ、注入同期型分周器１００のフリーラン信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。
　従って、注入同期型分周器１００は、周波数３ｆ０付近の注入信号Ｉ１が入力端子１５１に入力されると、フリーラン周波数ｆ０付近の出力信号Ｉ２を出力端子１５２に出力するので、周波数を１／３倍（３分周）する分周器として動作する。
　本実施形態では、入力端子１５１に入力される注入信号は、負荷としての一部のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２の各ゲート端子に入力される。注入信号の電圧振幅が所定値より大きい場合には、ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２がオフになるので、ドレイン電流が流れなくなる。
　しかし、本実施形態では、注入信号が入力されない負荷としての一部のＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３の各ゲート端子には所定のＤＣゲートバイアス電圧Ｖｃｏｎｔが供給されるので、ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３にはドレイン電流が流れる。即ち、注入同期型分周器１００において、ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３は、電流源として動作する。
　これにより、注入同期型分周器１００は、入力端子１５１に入力される注入信号の電圧振幅が所定値より大きい場合でも、各増幅回路１４１，１４２，１４３におけるドレイン電圧振幅とドレイン電流に生じる歪み成分を低減できる。
　図２は、従来の注入同期型分周器と第１の実施形態の注入同期型分周器とにおける、注入信号の電圧振幅と動作周波数との関係を示す図である。注入同期型分周器１００は、図２に示す曲線（実線）により囲まれる範囲内では分周器として動作し、図２に示す曲線（実線）により囲まれる範囲外では分周器として動作しない。
　図２では、注入同期型分周器１００のフリーラン周波数ｆ０の３倍の周波数付近では、注入信号の電圧振幅が最も小さい。注入同期型分周器１００は、注入信号のフリーラン周波数ｆ０の３倍の周波数の注入信号が入力されると、注入信号の電圧振幅を最小化でき、消費電力を低減できる。また、図２では、注入同期型分周器１００を分周器として動作させるためには、注入信号の電圧振幅としてＶ０以上が必要となる。
　図２では、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）は、注入信号の電圧振幅がＶ１を超えると分周器として動作しないが、注入同期型分周器１００は、注入信号の電圧振幅がＶ１を超えても分周器として動作できる。
　これは、注入同期型分周器１００において、各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子にＤＣゲートバイアス電圧が供給されるので、各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３が電流源として動作し、各増幅回路１４１，１４２，１４３におけるドレイン電圧振幅とドレイン電流とが歪まないので、注入信号が注入同期型分周器１００において正しく分周されるためである。
　また、注入同期型分周器１００は、注入信号の電圧振幅がＶ２を超えると、分周器として動作しないが、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）に比べて、注入信号の電圧振幅が大きい場合でも分周器として動作できる。
　以上により、本実施形態の注入同期型分周器１００は、第１増幅回路１４１と第２増幅回路１４２と第３増幅回路１４３とがループ上に３段縦続接続されたリング発振器において、各増幅回路１４１～１４３のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲート端子に注入信号（高周波信号）が入力され、更に、各増幅回路１４１～１４３のＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子にＤＣゲートバイアス電圧Ｖｃｏｎｔが供給される。
　これにより、注入同期型分周器１００は、ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２に高周波信号が入力され、高周波信号が入力されないＰチャネルＭＯＳ型トランジスタ１１３、１２３、１３３を電流源として動作させることで、注入信号の電圧振幅が所定値より大きい場合でも、ドレイン電流が流れることになり、分周器としての動作周波数を広帯域化できる。例えば、図１に示す注入同期型分周器１００は、注入信号の電圧振幅が大きくても、注入信号を１／３分周する分周器として広帯域において動作できる。
　また、本実施形態の注入同期型分周器１００は、回路構成が簡易であるため、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０に比べて、回路規模の増加を抑制でき、部品点数を低減できる。
　なお、本実施形態では、リング発振器を構成する増幅回路の段数が３段であるとして説明したが、３段に限定されず、例えばリング発振器を構成する増幅回路の段数を（２ｎ＋１）（ｎ：１以上の整数）段としても良い。注入同期型分周器１００は、入力端子１５１に入力される注入信号の周波数を、リング発振器のフリーラン周波数ｆ０のｍ（２ｎ＋１）倍付近とすれば良い。
　例えば、リング発振器を構成する増幅回路の段数を５段とした場合、注入同期型分周器１００は、リング発振器のフリーラン周波数の５倍或いは１０倍の周波数の信号を注入する。これにより、注入同期型分周器１００は、上述した３段構成と同様の効果が得られる。
　また、本実施形態では、注入同期型分周器について説明したが、例えば注入信号の高調波成分に同期させる注入同期型逓倍器としても同様な効果が得られる。なお、注入同期型逓倍器は、図１に示す注入同期型分周器１００と同様の回路構成を有するので、以下の説明では同一の符号を用いて同一の内容の説明は省略又は簡略化し、異なる内容について説明する。
　図３は、注入同期型逓倍器１００Ｘの出力信号の周波数と電力との関係を示す図である。
　図３において、入力端子１５１に入力される注入信号が無い場合、リング発振器の出力端子１５２、即ち注入同期型逓倍器１００Ｘの出力端子１５２にはフリーラン周波数ｆ０のフリーラン信号Ｆ１が生じる。
　次に、入力端子１５１に周波数ｆ０／３付近の注入信号Ｉ１が入力された場合、周波数２ｆ０／３の２次高調波成分Ｉ２と周波数ｆ０の３次高調波成分Ｉ３とが生じる。これにより、リング発振器のフリーラン信号Ｆ１、即ち注入同期型逓倍器１００Ｘのフリーラン信号Ｆ１は注入信号Ｉ１の３次高調波成分Ｉ３の周波数に引き寄せられて同期する。即ち、注入同期型逓倍器１００Ｘは、周波数ｆ０／３の注入信号Ｉ１に対して周波数ｆ０の出力信号Ｉ３を出力するため、周波数を３倍する３逓倍器として動作する。
　また、注入同期型逓倍器１００Ｘにおけるリング発振器を構成する増幅回路の段数を（２ｎ＋１）段とし、入力端子１５１に入力される注入信号の周波数を、リング発振器のフリーラン周波数ｆ０の１／（ｍ（２ｎ＋１））（ｍ：１以上の整数）倍付近としても良い。これにより、注入同期型逓倍器１００Ｘは、注入信号の周波数をｍ（２ｎ＋１）倍する注入同期型逓倍器として動作できる。
　本開示に係る注入同期型発振器は、フリーラン周波数ｆ０よりも周波数が高い注入信号に同期した場合は注入同期型分周器として動作し、フリーラン周波数ｆ０よりも周波数が低い注入信号に同期した場合は注入同期型逓倍器として動作する。
　また、本実施形態では、各増幅回路のＰチャネルＭＯＳ型トランジスタに注入信号（高周波信号）が入力される回路構成について説明したが、例えばＰチャネルＭＯＳ型トランジスタとＮチャネルＭＯＳ型トランジスタとを入れ替えても同様な効果が得られ、以下の各実施形態においても同様である。
（第２の実施形態）
　図４は、第２の実施形態の注入同期型分周器１０１の回路構成を示す図である。図４に示す注入同期型分周器１０１では、図１に示す注入同期型分周器１００と同一の回路構成には同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
　図４に示す注入同期型分周器１０１は、第１増幅回路１４１と第２増幅回路１４２と第３増幅回路１４３とがループ上に３段縦続接続されたリング発振器と、入力端子１５１と、出力端子１５２と、制御電圧端子１５３と、スイッチ１８１～１８３と、制御回路１９１とを含む。なお、制御回路１９１は、注入同期型分周器１００の構成として含まれなくても良い。
　スイッチ１８１は、制御回路１９１が出力した制御信号に応じて、ＰチャネルＭＯＳ型トランジスタ１１３のゲート端子に、入力端子１５１に入力された注入信号（高周波信号）又は制御電圧端子１５３に入力されたＤＣゲートバイアス電圧を切り替えて出力する。
　スイッチ１８２は、制御回路１９１が出力した制御信号に応じて、ＰチャネルＭＯＳ型トランジスタ１２３のゲート端子に、入力端子１５１に入力された注入信号（高周波信号）又は制御電圧端子１５３に入力されたＤＣゲートバイアス電圧を切り替えて出力する。
　スイッチ１８３は、制御回路１９１が出力した制御信号に応じて、ＰチャネルＭＯＳ型トランジスタ１３３のゲート端子に、入力端子１５１に入力された注入信号（高周波信号）又は制御電圧端子１５３に入力されたＤＣゲートバイアス電圧を切り替えて出力する。
　制御回路１９１は、入力端子１５１に入力される注入信号（高周波信号）の電圧振幅に応じて、各増幅回路１４１～１４３のＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子に注入信号又はＤＣゲートバイアス電圧を入力させるための制御信号を生成して各スイッチ１８１～１８３に出力する。
　具体的には、制御回路１９１は、注入信号の電圧振幅が所定値ＶＳＷより大きい場合には、各増幅回路１４１～１４３のＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子にＤＣゲートバイアス電圧を入力させるための制御信号を生成して各スイッチ１８１～１８３に出力する。ＶＳＷは、注入同期型分周器１０１において既定の閾値である。
　また、制御回路１９１は、注入信号の電圧振幅が所定値ＶＳＷ以下である場合には、各増幅回路１４１～１４３のＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子に注入信号を入力させるための制御信号を生成して各スイッチ１８１～１８３に出力する。
　次に、本実施形態の注入同期型分周器１０１の動作について説明する。
　入力端子１５１に入力される注入信号が無い場合、リング発振器の出力端子１５２、即ち注入同期型分周器１０１の出力端子１５２には、フリーラン周波数ｆ０のフリーラン信号Ｆ１と周波数２ｆ０の２次高調波成分Ｆ２と周波数３ｆ０の３次高調波成分Ｆ３とが生じる（図９参照）。
　次に、入力端子１５１に周波数３ｆ０付近の注入信号Ｉ１が入力された場合、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆ０付近に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が生じ、注入同期型分周器１０１のフリーラン信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。
　従って、注入同期型分周器１０１は、周波数３ｆ０付近の注入信号Ｉ１が入力端子１０５１に入力されると、フリーラン周波数ｆ０付近の出力信号Ｉ２を出力端子１５２に出力するので、１／３分周する分周器として動作する。
　本実施形態では、制御回路１９１が生成した制御信号に応じて、スイッチ１８１～１８３が各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子に注入信号が入力される場合、注入同期型分周器１０１の回路構成は、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）と同じ回路構成となる。
　また、制御回路１９１が生成した制御信号に応じて、スイッチ１８１～１８３が各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲート端子にＤＣゲートバイアス電圧が供給される場合、注入同期型分周器１０１の回路構成は、第１の実施形態の注入同期型分周器１００と同じ回路構成となる。本実施形態では、注入同期型分周器１０１は、制御回路１９１が生成した制御信号に応じて、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）と第１の実施形態の注入同期型分周器１００とを切り替えできる。
　図５は、従来の注入同期型分周器と第１の実施形態の注入同期型分周器１００と第２の実施形態の注入同期型分周器１０１とにおける、注入信号の電圧振幅と動作周波数との関係を示す図である。注入同期型分周器１０１は、図５に示す曲線（太い実線）により囲まれる範囲内では分周器として動作し、図５に示す曲線（太い実線）により囲まれる範囲外では分周器として動作しない。
　図５では、注入同期型分周器１０１のフリーラン周波数ｆ０の３倍の周波数付近では、注入信号の電圧振幅が最も小さい。注入同期型分周器１００は、注入信号のフリーラン周波数ｆ０の３倍の周波数の注入信号が入力されると、注入信号の電圧振幅を最小化でき、消費電力を低減できる。また、図５では、注入同期型分周器１０１を分周器として動作させるためには、注入信号の電圧振幅としてＶ０以上が必要となる。
　図５において、本実施形態の注入同期型分周器１０１は、注入信号の電圧振幅が所定値ＶＳＷよりも大きい場合、スイッチ１８１～１８３の切り替えによって、第１の実施形態の注入同期型分周器１００と同様の回路構成を得る。これにより、注入同期型分周器１０１は、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）と比較して、第１の実施形態の注入同期型分周器１００と同様に、注入信号の電圧振幅の最大値がＶ１からＶ２に増加し、注入信号の電圧振幅が大きくても分周器として動作できる。
　一方、本実施形態の注入同期型分周器１０１は、注入信号の電圧振幅が所定値ＶＳＷよりも小さい場合、スイッチ１８１～１８３の切り替えによって、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）と同様の回路構成を得る。これにより、注入同期型分周器１０１は、注入信号の電圧振幅が所定値ＶＳＷより小さいＶＬでは、分周器としての動作周波数帯域の減少を抑制できる。
　以上により、本実施形態の注入同期型分周器１０１は、第１の実施形態の注入同期型分周器１００の回路構成に、スイッチ１８１～１８３と、制御回路１９１とを更に含む。注入同期型分周器１０１は、入力端子１５１に入力される注入信号の電圧振幅の大きさに応じたスイッチ１８１～１８３の切り替えによって、注入信号の電圧振幅が所定値ＶＳＷより大きい場合は第１の実施形態の注入同期型分周器１００と同様の回路構成とし、注入信号の電圧振幅が所定値ＶＳＷ以下である場合は従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）とする。
　これにより、注入同期型分周器１０１は、注入信号の電圧振幅が所定値ＶＳＷより大きい場合には注入信号の電圧振幅の最大値がＶ１からＶ２に増加でき、注入信号の電圧振幅が大きくても分周器として動作できる。また、注入同期型分周器１０１は、注入信号の電圧振幅が所定値ＶＳＷ以下である場合には分周器としての動作周波数帯域の減少を抑制できる。従って、本実施形態の注入同期型分周器１０１は、第１の実施形態の注入同期型分周器１００に比べて、分周器としての動作周波数を広帯域化できる。
　なお、本実施形態では、リング発振器を構成する増幅回路の段数が３段であるとして説明したが、３段に限定されず、例えばリング発振器を構成する増幅回路の段数を（２ｎ＋１）段としても良い。注入同期型分周器１０１は、入力端子１５１に入力される注入信号の周波数を、リング発振器のフリーラン周波数ｆ０のｍ（２ｎ＋１）倍付近とすれば良い。
　例えば、リング発振器を構成する増幅回路の段数を５段とした場合、注入同期型分周器１０１は、リング発振器のフリーラン周波数の５倍或いは１０倍の周波数の信号を注入する。これにより、注入同期型分周器１０１は、上述した３段構成と同様な効果が得られる。
　また、本実施形態では、注入同期型分周器について説明したが、例えば注入信号の高調波成分に同期させる注入同期型逓倍器としても同様な効果が得られる。なお、注入同期型逓倍器は、図４に示す注入同期型分周器１０１と同様の回路構成を有する。例えば、リング発振器を構成する増幅回路の段数を（２ｎ＋１）段とし、入力端子１５１に入力される注入信号の周波数をリング発振器のフリーラン周波数ｆ０の１／（ｍ（２ｎ＋１））倍付近とすれば良い。これにより、注入同期型逓倍器１０１Ｘは、ｍ（２ｎ＋１）倍する逓倍器として動作できる。
　本開示に係る注入同期型発振器は、フリーラン周波数ｆ０よりも周波数が高い注入信号に同期した場合は注入同期型分周器として動作し、フリーラン周波数ｆ０よりも周波数が低い注入信号に同期した場合は注入同期型逓倍器として動作する。
（第３の実施形態）
　図６は、第３の実施形態の注入同期型分周器１０４の回路構成を示す図である。図６に示す注入同期型分周器１０４では、図１に示す注入同期型分周器１００と同一の回路構成には同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
　図６に示す注入同期型分周器１０４は、第１増幅回路１４１Ｂと第２増幅回路１４２Ｂと第３増幅回路１４３Ｂとがループ上に３段縦続接続されたリング発振器と、入力端子１５１と、出力端子１５２と、制御電圧端子１５３とを含む。
　第１増幅回路１４１Ｂは、第３増幅回路１４３Ｂの帰還出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１１１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１１３と、アンプとしてのＰチャネルＭＯＳ型トランジスタ１１２とＮチャネルＭＯＳ型トランジスタ１１４とを含む。
　第２増幅回路１４２Ｂは、第１増幅回路１４１Ｂの出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１２１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１２３と、アンプとしてのＰチャネルＭＯＳ型トランジスタ１２２とＮチャネルＭＯＳ型トランジスタ１２４とを含む。
　第３増幅回路１４３Ｂは、第２増幅回路１４２Ｂの出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１３１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１３３と、アンプとしてのＰチャネルＭＯＳ型トランジスタ１３２とＮチャネルＭＯＳ型トランジスタ１３４とを含む。
　各ＮチャネルＭＯＳ型トランジスタ１１４，１２４，１３４のゲート端子とドレイン端子とは、各ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲート端子とドレイン端子とにそれぞれ接続されている。また、各ＮチャネルＭＯＳ型トランジスタの１１４，１２４，１３４のソース端子は接地される。
　次に、本実施形態の注入同期型分周器１０４の動作について説明する。
　入力端子１５１に入力される注入信号が無い場合、リング発振器の出力端子１５２、即ち注入同期型分周器１０４の出力端子１５２には、フリーラン周波数ｆ０のフリーラン信号Ｆ１と周波数２ｆ０の２次高調波成分Ｆ２と周波数３ｆ０の３次高調波成分Ｆ３とが生じる（図１２参照）。
　次に、入力端子１５１に周波数３ｆ０付近の注入信号Ｉ１が入力された場合、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆ０付近に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が生じ、注入同期型分周器１０４のフリーラン信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。
　従って、注入同期型分周器１０４は、周波数３ｆ０付近の注入信号Ｉ１が入力端子１５１に入力されると、フリーラン周波数ｆ０付近の出力信号Ｉ２を出力端子１５２に出力するので、１／３分周する分周器として動作する。
　本実施形態では、入力端子に接続されている各ＮチャネルＭＯＳ型トランジスタ１１４，１２４，１３４と、各ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２とがインバータアンプとして動作するため、入力信号は増幅されて注入される。また、注入同期型分周器１０４の電流源として動作する各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲートに注入信号を入力しないため、ドレイン電流は安定して流れることになり、各増幅回路１４１Ｂ、１４２Ｂ、１４３Ｂにおけるドレイン電圧振幅とドレイン電流の歪み成分を低減することができる。
　図７は、従来の注入同期型分周器と第１の実施形態の注入同期型分周器１００と第３の実施形態の注入同期型分周器１０４とにおける、注入信号の電圧振幅と動作周波数との関係を示す図である。注入同期型分周器１０４は、図７に示す曲線（太い実線）により囲まれる範囲内では分周器として動作し、図７に示す曲線（太い実線）により囲まれる範囲外では分周器として動作しない。
　図７では、注入同期型分周器１０４のフリーラン周波数ｆ０の３倍の周波数付近では、注入信号の電圧振幅が最も小さい。注入同期型分周器１００，１０４は、注入信号のフリーラン周波数ｆ０の３倍の周波数の注入信号が入力されると、注入信号の電圧振幅を最小化でき、消費電力を低減できる。また、図７では、注入同期型分周器１０４を分周器として動作させるためには、注入信号の電圧振幅としてＶ０以上が必要となる。
　図７では、従来の注入同期型分周器（例えば図１１に示す注入同期型分周器１０）は注入信号の電圧振幅がＶ１、第１の実施形態の注入同期型分周器１００は注入信号の電圧振幅がＶ2を超えると分周器として動作しないが、注入同期型分周器１０４は、注入信号の電圧振幅がＶ２を超えても分周器として動作できる。
　これは、注入同期型分周器１０４において、電流源として動作する各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲートに注入信号が入力されないため、ドレイン電流は安定して流れることになり、各増幅回路１４１Ｂ，１４２Ｂ，１４３Ｂにおけるドレイン電圧振幅とドレイン電流とが歪まないので、注入信号が注入同期型分周器１０４において正しく分周されるためである。
　また、注入同期型分周器１０４は、注入信号の電圧振幅がＶ３を超えると、分周器として動作しないが、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０）や第１の実施形態の注入同期型分周器に比べて、注入信号の電圧振幅が大きい場合でも分周器として動作できる。
　以上により、本実施形態の注入同期型分周器１０４は、第１の実施形態の注入同期型分周器１００の回路構成に、ＮチャネルＭＯＳ型トランジスタ１１４，１２４，１３４を更に含む。
　これにより、注入同期型分周器１０４は、入力端子に接続されている各ＮチャネルＭＯＳ型トランジスタ１１４，１２４，１３４と、各ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２とがインバータアンプとして動作するため、入力信号は増幅されて注入される。また、注入同期型分周器１０４の電流源として動作する各ＰチャネルＭＯＳ型トランジスタ１１３，１２３，１３３のゲートに注入信号が入力されないため、ドレイン電流は安定して流れることになり、分周器としての動作帯域を広帯域化でき、かつ注入信号の電圧振幅が大きくても、注入信号を１／３分周する分周器として広帯域において動作できる。
　なお、本実施形態では、リング発振器を構成する増幅回路の段数が３段であるとして説明したが、３段に限定されず、例えばリング発振器を構成する増幅回路の段数を（２ｎ＋１）段としても良い。注入同期型分周器１０４は、入力端子１５１に入力される注入信号の周波数を、リング発振器のフリーラン周波数ｆ０のｍ（２ｎ＋１）倍付近とすれば良い。
　例えば、リング発振器を構成する増幅回路の段数を５段とした場合、注入同期型分周器１０４は、リング発振器のフリーラン周波数の５倍或いは１０倍の周波数の信号を注入する。これにより、注入同期型分周器１０４は、上述した３段構成と同様な効果が得られる。
　また、本実施形態では、注入同期型分周器について説明したが、例えば注入信号の高調波成分に同期させる注入同期型逓倍器１０４Ｘとしても同様な効果が得られる。なお、注入同期型逓倍器１０４Ｘは、図６に示す注入同期型分周器１０４と同様の回路構成を有する。例えば、リング発振器を構成する増幅回路の段数を（２ｎ＋１）段とし、入力端子１５１に入力される注入信号の周波数をリング発振器のフリーラン周波数ｆ０の１／（ｍ（２ｎ＋１））倍付近とすれば良い。これにより、注入同期型逓倍器１０４Ｘは、ｍ（２ｎ＋１）倍する逓倍器として動作できる。
　本開示に係る注入同期型発振器は、フリーラン周波数ｆ０よりも周波数が高い注入信号に同期した場合は注入同期型分周器として動作し、フリーラン周波数ｆ０よりも周波数が低い注入信号に同期した場合は注入同期型逓倍器として動作する。
（第４の実施形態）
　図８は、第４の実施形態の注入同期型分周器１０２の回路構成を示す図である。図８に示す注入同期型分周器１０２は、第１増幅回路１４１Ａと第２増幅回路１４２Ａと第３増幅回路１４３Ａとがループ上に３段縦続接続されたリング発振器と、入力端子１５１と、出力端子１５２と、制御電圧端子１５３と、第１のＮチャネルＭＯＳ型トランジスタ１６１と、第２のＮチャネルＭＯＳ型トランジスタ１６２とを含む。
　第１増幅回路１４１Ａは、第３増幅回路１４３Ａの帰還出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１１１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１１２とを含む。
　第２増幅回路１４２Ａは、第１増幅回路１４１Ａの出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１２１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１２２とを含む。
　第３増幅回路１４３Ａは、第２増幅回路１４２の出力をゲート端子に受けるＮチャネルＭＯＳ型トランジスタ１３１と、負荷としてのＰチャネルＭＯＳ型トランジスタ１３２とを含む。
　各ＮチャネルＭＯＳ型トランジスタ１１１，１２１，１３１のソース端子は、第１のＮチャネルＭＯＳ型トランジスタ１６１及び第２のＮチャネルＭＯＳ型トランジスタ１６２の各ドレイン端子に接続される。
　第１のＮチャネルＭＯＳ型トランジスタ１６１のゲート端子には注入信号（高周波信号）が入力される入力端子１５１が接続され、第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子にはＤＣゲートバイアス電圧が入力される制御電圧端子１５３に接続される。
　また、各ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のソース端子は高電位電源Ｖｄｄに接続され、第１のＮチャネルＭＯＳ型トランジスタ１６１及び第２のＮチャネルＭＯＳ型トランジスタ１６２のソース端子は接地される。
　入力端子１５１には、注入同期型分周器１０２に入力される高周波信号（注入信号、例えば１０［ＧＨｚ］）が入力される。
　出力端子１５２には、注入同期型分周器１０２の出力信号、即ち注入同期型分周器１０２が分周した分周信号又は注入同期型分周器１０２が発振したフリーラン信号が出力される。
　制御電圧端子１５３には、注入同期型分周器１００以外のゲートバイアス生成回路（不図示）が出力したＤＣゲートバイアス電圧Ｖｃｏｎｔが入力される。
　次に、本実施形態の注入同期型分周器１０２の動作について説明する。
　入力端子１５１に入力される注入信号が無い場合、リング発振器の出力端子１５２、即ち注入同期型分周器１０２の出力端子１５２には、フリーラン周波数ｆ０のフリーラン信号Ｆ１と周波数２ｆ０の２次高調波成分Ｆ２と周波数３ｆ０の３次高調波成分Ｆ３とが生じる（図１２参照）。
　次に、入力端子１５１に周波数３ｆ０付近の注入信号Ｉ１が入力された場合、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆ０付近に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が生じ、注入同期型分周器１０２のフリーラン信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。
　従って、注入同期型分周器１０２は、周波数３ｆ０付近の注入信号Ｉ１が入力端子１５１に入力されると、フリーラン周波数ｆ０付近の出力信号Ｉ２を出力端子１５２に出力するので、１／３分周する分周器として動作する。
　本実施形態では、入力端子１５１に入力される注入信号は、第１のＮチャネルＭＯＳ型トランジスタ１６１のゲート端子に入力される。注入信号の電圧振幅が大きい場合には、第１のＮチャネルＭＯＳ型トランジスタ１６１がオフになるので、ドレイン電流が流れなくなる。
　しかし、本実施形態では、注入信号が入力されない第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子には所定のＤＣゲートバイアス電圧Ｖｃｏｎｔが供給されるので、第２のＮチャネルＭＯＳ型トランジスタ１６２にはドレイン電流が流れる。即ち、注入同期型分周器１０２において、第２のＮチャネルＭＯＳ型トランジスタ１６２は、電流源として動作する。
　これにより、注入同期型分周器１０２は、入力端子１５１に入力される注入信号の電圧振幅が大きい場合でも、各増幅回路１４１Ａ，１４２Ａ，１４３Ａにおけるドレイン電圧振幅とドレイン電流に生じる歪み成分を低減できる。
　以上により、本実施形態の注入同期型分周器１０２は、第１増幅回路１４１Ａと第２増幅回路１４２Ａと第３増幅回路１４３Ａとがループ上に３段縦続接続されたリング発振器と、第１のＮチャネルＭＯＳ型トランジスタ１６１と、第２のＮチャネルＭＯＳ型トランジスタ１６２とにおいて、第１のＮチャネルＭＯＳ型トランジスタ１６１のゲート端子に注入信号（高周波信号）が入力され、更に、第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子にＤＣゲートバイアス電圧Ｖｃｏｎｔが供給される。
　更に、第１のＮチャネルＭＯＳ型トランジスタ１６１のドレイン端子と、第２のＮチャネルＭＯＳ型トランジスタ１６２のドレイン端子と、各増幅回路１４１Ａ～１４３ＡのＮチャネルＭＯＳ型トランジスタ１１１，１２１，１３１のソース端子とが接続される。
　これにより、注入同期型分周器１０２は、第１のＮチャネルＭＯＳ型トランジスタ１６１に高周波信号が入力され、高周波信号が入力されない第２のＮチャネルＭＯＳ型トランジスタ１６２を電流源として動作させることで、注入信号の電圧振幅が所定値より大きい場合でも、ドレイン電流が流れることになり、分周器としての動作周波数を広帯域化できる。例えば、図８に示す注入同期型分周器１０２は、注入信号の電圧振幅が所定値より大きくても、注入信号を１／３分周する分周器として広帯域において動作できる。
　また、本実施形態の注入同期型分周器１０２は、回路構成が簡易であるため、従来の注入同期型分周器（例えば図８に示す注入同期型分周器１０に比べて、回路規模の増加を抑制でき、部品点数を低減できる。
　なお、本実施形態では、リング発振器を構成する増幅回路の段数が３段であるとして説明したが、３段に限定されず、例えばリング発振器を構成する増幅回路の段数を（２ｎ＋１）段としても良い。注入同期型分周器１００は、入力端子１５１に入力される注入信号の周波数を、リング発振器のフリーラン周波数ｆ０のｍ（２ｎ＋１）倍付近とすれば良い。
　例えば、リング発振器を構成する増幅回路の段数を５段とした場合、注入同期型分周器１０２は、リング発振器のフリーラン周波数の５倍或いは１０倍の周波数の信号を注入する。これにより、注入同期型分周器１０２は、上述した３段構成と同様の効果が得られる。
　また、本実施形態では、注入同期型分周器について説明したが、例えば注入信号の高調波成分に同期させる注入同期型逓倍器としても同様な効果が得られる。なお、注入同期型逓倍器は、図８に示す注入同期型分周器１０２と同様の回路構成を有する。例えば、リング発振器を構成する増幅回路の段数を（２ｎ＋１）段とし、入力端子１５１に入力される注入信号の周波数をリング発振器のフリーラン周波数ｆ０の１／（ｍ（２ｎ＋１））倍付近とすれば良い。これにより、注入同期型逓倍器１０２Ｘは、ｍ（２ｎ＋１）倍する逓倍器として動作できる。
　本開示に係る注入同期型発振器は、フリーラン周波数ｆ０よりも周波数が高い注入信号に同期した場合は注入同期型分周器として動作し、フリーラン周波数ｆ０よりも周波数が低い注入信号に同期した場合は注入同期型逓倍器として動作する。
（第５の実施形態）
　図９は、第５の実施形態の注入同期型分周器１０３の回路構成を示す図である。図９に示す注入同期型分周器１０３では、図８に示す注入同期型分周器１０２と同一の回路構成には同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
　図９に示す注入同期型分周器１０３は、第１増幅回路１４１Ａと第２増幅回路１４２Ａと第３増幅回路１４３Ａとがループ上に３段縦続接続されたリング発振器と、入力端子１５１と、出力端子１５２と、制御電圧端子１５３と、第１のＮチャネルＭＯＳ型トランジスタ１６１と、第２のＮチャネルＭＯＳ型トランジスタ１６２と、スイッチ１８４と、制御回路１９２とを含む。なお、制御回路１９２は、注入同期型分周器１０３の構成として含まれなくても良い。
　スイッチ１８４は、制御回路１９２が出力した制御信号に応じて、第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子に、入力端子１５１に入力された注入信号（高周波信号）又は制御電圧端子１５３に入力されたＤＣゲートバイアス電圧を切り替えて出力する。
　制御回路１９２は、入力端子１５１に入力される注入信号（高周波信号）の電圧振幅に応じて、第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子に注入信号又はＤＣゲートバイアス電圧を入力させるための制御信号を生成してスイッチ１８４に出力する。
　具体的には、制御回路１９２は、注入信号の電圧振幅が所定値ＶＳＷより大きい場合には、第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子にＤＣゲートバイアス電圧を入力させるための制御信号を生成してスイッチ１８４に出力する。ＶＳＷは、注入同期型分周器１０３において既定の閾値である。
　また、制御回路１９２は、注入信号の電圧振幅が所定値ＶＳＷ以下である場合には、第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子に注入信号を入力させるための制御信号を生成してスイッチ１８４に出力する。
　次に、本実施形態の注入同期型分周器１０３の動作について説明する。
　入力端子１５１に入力される注入信号が無い場合、リング発振器の出力端子１５２、即ち注入同期型分周器１０３の出力端子１５２には、フリーラン周波数ｆ０のフリーラン信号Ｆ１と周波数２ｆ０の２次高調波成分Ｆ２と周波数３ｆ０の３次高調波成分Ｆ３とが生じる（図１２参照）。
　次に、入力端子１５１に周波数３ｆ０付近の注入信号Ｉ１が入力された場合、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆ０付近に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が生じ、注入同期型分周器１０３のフリーラン信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。
　従って、注入同期型分周器１０３は、周波数３ｆ０付近の注入信号Ｉ１が入力端子１５１に入力されると、フリーラン周波数ｆ０付近の出力信号Ｉ２を出力端子１５２に出力するので、１／３分周する分周器として動作する。
　本実施形態では、制御回路１９２が生成した制御信号に応じて、スイッチ１８４が第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子に注入信号が入力される場合、注入同期型分周器１０３において、第１のＮチャネルＭＯＳ型トランジスタ１６１及び第２のＮチャネルＭＯＳ型トランジスタ１６２に注入信号が入力される。
　注入同期型分周器１０３は、図４に示す注入同期型分周器１０１と同様に、注入信号の電圧振幅が所定値ＶＳＷより小さい場合には、注入信号の電圧振幅が所定値ＶＳＷより小さいＶＬでは、分周器としての動作周波数帯域の減少を抑制できる。
　また、制御回路１９２が生成した制御信号に応じて、スイッチ１８４が第２のＮチャネルＭＯＳ型トランジスタ１６２のゲート端子にＤＣゲートバイアス電圧が供給される場合、注入同期型分周器１０３の回路構成は、第４の実施形態の注入同期型分周器１０２と同じ回路構成となる。
　以上により、本実施形態の注入同期型分周器１０３は、第４の実施形態の注入同期型分周器１０２の回路構成に、スイッチ１８４と、制御回路１９２とを更に含む。注入同期型分周器１０３は、入力端子１５１に入力される注入信号の電圧振幅の大きさに応じたスイッチ１８４の切り替えによって、注入信号の電圧振幅が所定値ＶＳＷより大きい場合は第４の実施形態の注入同期型分周器１０２と同様の回路構成とし、注入信号の電圧振幅が所定値ＶＳＷ以下である場合は、注入信号を第１のＮチャネルＭＯＳ型トランジスタ１６１及び第２のＮチャネルＭＯＳ型トランジスタ１６２の各ゲート端子に入力させる。
　これにより、注入同期型分周器１０３は、注入信号の電圧振幅が所定値ＶＳＷより大きい場合には注入信号の電圧振幅の最大値がＶ１からＶ２に増加でき、注入信号の電圧振幅が大きくても分周器として動作できる。また、注入同期型分周器１０３は、注入信号の電圧振幅が所定値ＶＳＷ以下である場合には分周器としての動作周波数帯域の減少を抑制できる。従って、本実施形態の注入同期型分周器１０３は、第４の実施形態の注入同期型分周器１０２に比べて、分周器としての動作周波数を広帯域化できる。
　なお、本実施形態では、リング発振器を構成する増幅回路の段数が３段であるとして説明したが、３段に限定されず、例えばリング発振器を構成する増幅回路の段数を（２ｎ＋１）段としても良い。注入同期型分周器１０１は、入力端子１５１に入力される注入信号の周波数を、リング発振器のフリーラン周波数ｆ０のｍ（２ｎ＋１）倍付近とすれば良い。
　例えば、リング発振器を構成する増幅回路の段数を５段とした場合、注入同期型分周器１０３は、リング発振器のフリーラン周波数の５倍或いは１０倍の周波数の信号を注入する。これにより、注入同期型分周器１０３は、上述した３段構成と同様な効果が得られる。
　また、本実施形態では、注入同期型分周器について説明したが、例えば注入信号の高調波成分に同期させる注入同期型逓倍器としても同様な効果が得られる。なお、注入同期型逓倍器は、図９に示す注入同期型分周器１０３と同様の回路構成を有する。例えば、リング発振器を構成する増幅回路の段数を（２ｎ＋１）段とし、入力端子１５１に入力される注入信号の周波数をリング発振器のフリーラン周波数ｆ０の１／（ｍ（２ｎ＋１））倍付近とすれば良い。これにより、注入同期型逓倍器１０３Ｘは、ｍ（２ｎ＋１）倍する逓倍器として動作できる。
　本開示に係る注入同期型発振器は、フリーラン周波数ｆ０よりも周波数が高い注入信号に同期した場合は注入同期型分周器として動作し、フリーラン周波数ｆ０よりも周波数が低い注入信号に同期した場合は注入同期型逓倍器として動作する。
（第６の実施形態）
　図１０は、第６の実施形態の注入同期型分周器１０５の回路構成を示す図である。図１０に示す注入同期型分周器１０５では、図８に示す注入同期型分周器１０２と同一の回路構成には同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
　図１０に示す注入同期型分周器１０５は、第１増幅回路１４１Ａと第２増幅回路１４２Ａと第３増幅回路１４３Ａとがループ上に３段縦続接続されたリング発振器と、入力端子１５１と、出力端子１５２と、制御電圧端子１５３と、第１のＮチャネルＭＯＳ型トランジスタ１６１と、第２のＮチャネルＭＯＳ型トランジスタ１６２と、ＰチャネルＭＯＳ型トランジスタ１４２Ｚとを含む。
　ＰチャネルＭＯＳ型トランジスタ１４２Ｚのゲートとドレインとは、それぞれ第１のＮチャネルＭＯＳ型トランジスタ１６１のゲートとドレインに接続される。また、ＰチャネルＭＯＳ型トランジスタ１４２Ｚのソースは電源に接続される。
　次に、本実施形態の注入同期型分周器１０５の動作について説明する。
　入力端子１５１に入力される注入信号が無い場合、リング発振器の出力端子１５２、即ち注入同期型分周器１０５の出力端子１５２には、フリーラン周波数ｆ０のフリーラン信号Ｆ１と周波数２ｆ０の２次高調波成分Ｆ２と周波数３ｆ０の３次高調波成分Ｆ３とが生じる（図１２参照）。
　次に、入力端子１５１に周波数３ｆ０付近の注入信号Ｉ１が入力された場合、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆ０付近に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が生じ、注入同期型分周器１０５のフリーラン信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。
　従って、注入同期型分周器１０５は、周波数３ｆ０付近の注入信号Ｉ１が入力端子１５１に入力されると、フリーラン周波数ｆ０付近の出力信号Ｉ２を出力端子１５２に出力するので、１／３分周する分周器として動作する。
　本実施形態では、入力端子に接続されている第１のＮチャネルＭＯＳ型トランジスタ１６１と、ＰチャネルＭＯＳ型トランジスタ１４２Ｚとがインバータアンプとして動作するため、入力信号は増幅されて注入される。また、注入同期型分周器１０５の電流源として動作する第２のＰチャネルＭＯＳ型トランジスタ１６２のゲートに注入信号が入力されないため、ドレイン電流は安定して流れることになり、各増幅回路１４１Ａ、１４２Ａ、１４３Ａにおけるドレイン電圧振幅とドレイン電流の歪み成分を低減することができる。
　以上により、本実施形態の注入同期型分周器１０５は、第４の実施形態の注入同期型分周器１０２の回路構成に、ＰチャネルＭＯＳ型トランジスタ１４２Ｚを更に含む。
　これにより、注入同期型分周器１０５は、入力端子に接続されているＮチャネルＭＯＳ型トランジスタ１６１と、ＰチャネルＭＯＳ型トランジスタ１４２Ｚとがインバータアンプとして動作するため、入力信号は増幅されて注入される。また、注入同期型分周器１０５の電流源として動作する第２のＮチャネルＭＯＳ型トランジスタ１６２のゲートに注入信号が入力されないため、ドレイン電流は安定して流れることになり、分周器としての動作帯域を広帯域化でき、かつ注入信号の電圧振幅が大きくても、注入信号を１／３分周する分周器として広帯域において動作できる。
　なお、本実施形態では、リング発振器を構成する増幅回路の段数が３段であるとして説明したが、３段に限定されず、例えばリング発振器を構成する増幅回路の段数を（２ｎ＋１）段としても良い。注入同期型分周器１０５は、入力端子１５１に入力される注入信号の周波数を、リング発振器のフリーラン周波数ｆ０のｍ（２ｎ＋１）倍付近とすれば良い。
　例えば、リング発振器を構成する増幅回路の段数を５段とした場合、注入同期型分周器１０５は、リング発振器のフリーラン周波数の５倍或いは１０倍の周波数の信号を注入する。これにより、注入同期型分周器１０５は、上述した３段構成と同様な効果が得られる。
　また、本実施形態では、注入同期型分周器について説明したが、例えば注入信号の高調波成分に同期させる注入同期型逓倍器１０５Ｘとしても同様な効果が得られる。なお、注入同期型逓倍器１０５Ｘは、図１０に示す注入同期型分周器１０５と同様の回路構成を有する。例えば、リング発振器を構成する増幅回路の段数を（２ｎ＋１）段とし、入力端子１５１に入力される注入信号の周波数をリング発振器のフリーラン周波数ｆ０の１／（ｍ（２ｎ＋１））倍付近とすれば良い。これにより、注入同期型逓倍器１０５Ｘは、ｍ（２ｎ＋１）倍する逓倍器として動作できる。
　本開示に係る注入同期型発振器は、フリーラン周波数ｆ０よりも周波数が高い注入信号に同期した場合は注入同期型分周器として動作し、フリーラン周波数ｆ０よりも周波数が低い注入信号に同期した場合は注入同期型逓倍器として動作する。
　以上、図面を参照して各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
　なお、本出願は、２０１３年３月５日出願の日本特許出願（特願２０１３－０４３４９７）に基づくものであり、その内容は本出願の中に参照として援用される。
　本開示は、例えばＰＬＬ回路に用いられ、注入信号の振幅が所定値より大きくても発振器として安定的に動作し、動作周波数を広帯域化する注入同期型発振器として有用である。
１００，１０１，１０２，１０３，１０４，１０５　注入同期型分周器
１００Ｘ，１０１Ｘ，１０２Ｘ，１０３Ｘ，１０４Ｘ，１０５Ｘ　注入同期型逓倍器
１１１，１２１，１３１，１６１，１６２　ＮチャネルＭＯＳ型トランジスタ
１１２，１１３，１２２，１２３，１３２，１３３，１４２Ｚ　ＰチャネルＭＯＳ型トランジスタ
４１，１４１，１４１Ａ　第１増幅回路
４２，１４２，１４２Ａ　第２増幅回路
４３，１４３，１４３Ａ　第３増幅回路
１８１，１８２，１８３，１８４　スイッチ
１９１，１９２　制御回路

Claims (6)

  1. 　ＮチャネルＭＯＳ型トランジスタと、第１のＰチャネルＭＯＳ型トランジスタと、第２のＰチャネルＭＯＳ型トランジスタと、を含む増幅回路を、（２ｎ＋１）（ｎ：１以上の整数）段、縦続接続したリング発振器を、備え、
    　前記（２ｎ＋１）個の増幅回路の各前記第１のＰチャネルＭＯＳ型トランジスタのゲート端子には、高周波信号が入力され、
    　前記（２ｎ＋１）個の増幅回路の各前記第２のＰチャネルＭＯＳ型トランジスタのゲート端子には、所定の直流制御電圧が供給される、
    　注入同期型発振器。
  2. 　請求項１に記載の注入同期型発振器であって、
    　前記各増幅回路の前記第２のＰチャネルＭＯＳ型トランジスタのゲート端子に入力する前記所定の直流制御電圧を、前記高周波信号の振幅に応じて、前記高周波信号に切り替えて出力するスイッチと、を前記増幅回路毎に更に備える、
    　注入同期型発振器。
  3. 　ＮチャネルＭＯＳ型トランジスタと、ＰチャネルＭＯＳ型トランジスタと、を含む増幅回路を、（２ｎ＋１）（ｎ：１以上の整数）段、縦続接続したリング発振器と、
    　前記（２ｎ＋１）個の増幅回路の各前記ＮチャネルＭＯＳ型トランジスタと接続された第１のＮチャネルＭＯＳ型トランジスタと、
    　前記（２ｎ＋１）個の増幅回路の各前記ＮチャネルＭＯＳ型トランジスタと接続された第２のＮチャネルＭＯＳ型トランジスタと、を備え、
    　前記第１のＮチャネルＭＯＳ型トランジスタのゲート端子には、高周波信号が入力され、
    　前記第２のＮチャネルＭＯＳ型トランジスタのゲート端子には、所定の直流制御電圧が供給される、
    　注入同期型発振器。
  4. 　請求項３に記載の注入同期型発振器であって、
    　前記第２のＮチャネルＭＯＳ型トランジスタのゲート端子に入力する前記所定の直流制御電圧を、前記高周波信号の振幅に応じて、前記高周波信号に切り替えて出力するスイッチと、を更に備える、
    　注入同期型発振器。
  5. 　請求項１又は２に記載の注入同期型発振器であって、
    　前記（２ｎ＋１）個の増幅回路における各前記第１のＰチャネルＭＯＳ型トランジスタのゲート端子には、前記リング発振器の発振周波数のｍ（２ｎ＋１）（ｍ：１以上の整数）倍又は（２ｎ＋１）／ｍ倍の周波数の注入信号が入力される、
    　注入同期型発振器。
  6. 　請求項３又は４に記載の注入同期型発振器であって、
    　前記第１のＮチャネルＭＯＳ型トランジスタのゲート端子には、前記リング発振器の発振周波数のｍ（２ｎ＋１）（ｍ：１以上の整数）倍又は（２ｎ＋１）／ｍ倍の周波数の注入信号が入力される、
    　注入同期型発振器。
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