KR100324901B1 - 자체귀환경로를 이용한 위상동기회로 - Google Patents

Abstract

본 발명은 비디오나 오디오 장비의 클록복원회로, 마이크로프로세서나 RF 주파수합성기에 적용되는 클록합성기, 위성통신이나 RF 통신회로에서의 캐리어 복원기 및 주파수 변복조회로와 같은 응용분야에서 사용되고 있는 위상동기회로(Phase locked loops, PLL)에 관한 것으로서,

나선형 인덕터가 없는 고속 CMOS 2단구성 고리 발진기를 구성할 수 있고, 기존의 고리 발진기에서 문제가 되고 있는 제어전압 대 발진주파수의 선형성을 28㎒∼1㎓까지 1차 직선의 특성으로 나타낼 수 있으며, 넓은 튜닝 영역에서 높은 동작주파수 영역을 갖으며 비교적 큰 VCO 이득을 갖게 될 뿐만 아니라, FM 주파수 변복조 회로와 같이 선형성이 부각되는 응용분야와 마이크로프로세서 내부의 클록발생기 등에 사용되어 빠른 클록 동기화를 만족시키면서 넓은 입력 록킹 범위, 고속 데이터 입출력 성능을 동시에 만족시킬 수 있기 때문에 기존 PLL 회로를 사용했을 경우와 비교하여 더 넓은 주파수 대역을 갖는 클록신호의 동기화와 고속데이터 입출력 용도를 충분히 만족시킬 수 있다.

Description

자체귀환경로를 이용한 위상동기회로{PHASE LOCKED LOOP CIRCUIT WITH A SELF FEEDBACK PATH}

본 발명은 비디오나 오디오 장비의 클록복원회로, 마이크로프로세서나 RF 주파수합성기에 적용되는 클록합성기, 위성통신이나 RF 통신회로에서의 캐리어 복원기 및 주파수 변복조회로와 같은 응용분야에서 사용되고 있는 위상동기회로(Phase locked loops, PLL)에 관한 것으로서, 넓은 동작주파수 영역과 짧은 획득시간, 적은 위상잡음을 가지면서 제한된 전력으로 고집적도를 이룰 수 있는 동시에 비용이 저렴해질 수 있는 자체귀환경로를 이용한 위상동기회로에 관한 것이다.

최근 이동통신시스템의 상용화로 고성능 RF IC 소자들의 개발을 값싼 CMOS 공정을 이용하여 구현하고 있다. 특히 국부발진신호를 만들어 주는 고성능 주파수 합성기의 설계가 필요하게 되는데, 최근에는 간접방식인 PLL(Phase Locked Loop)를 이용한 설계가 많이 이루어지고 있다.

이러한 PLL의 응용 예는 주파수 합성기뿐만 아니라 오디오나 비디오 장비의 클록 복원기(Clock Recovery)에서도 사용되고 있고, 마이크로 프로세서와 각종 프로세서 내에서의 내부 클럭 발생기(Internal Clock Generator), 위성통신이나 RF 통신회로에서의 캐리어 복원기(Carrier Recovery) 및 FM 주파수변복조회로(Demodulation)등 폭 넓은 분야에서 응용되고 있다.

PLL은 크게 아날로그단을 포함하는 혼성모드 PLL과 완전 디지털 PLL(ADPLL)로 분류할 수 있다. 상기 ADPLL은 출력 신호와 위상 에러(phase error)등이 모두 디지털 값으로 정해진다. 아날로그 PLL에 비해 ADPLL회로는 잡음(Noise)에 강한 응용에서 주로 사용되고 있고 준비시간(Preamble Period)이 짧은 장점이 있지만, 동작 속도가 CMOS 공정에서 수 100MHz 이하로서 아날로그 PLL의 동작 속도에 비하여 느리다는 단점을 가지고 있다.

PLL 회로의 설계사양은 적절한 동작 주파수 범위에서 위상잡음(Phase Noise)이나 주파수 천이 시간(Frequency Acquisition time)등 잡음에 민감하지 않아야 하며, 짧은 획득시간과 전압 대 주파수의 선형성, 낮은 전력소모, 높은 집적도와 같은 조건을 충족시켜 주어야 한다. 상기 PLL 분야는 유명 국외 전문 학술지나 국제 학술회의의 회로 설계 영역에서 따로 분리되어 발표되고 있고, 최근에는 전하 펌프 PLL에 대한 연구가 대부분을 차지한다. 이러한 PLL의 연구는 클록 복원회로와 데이터 복원회로 및 주파수 합성기에 대한 연구, PLL의 구조적인 변화를 통한 성능 개선, 마이크로프로세서용 PLL, 클록 발생기에 관한 연구 등이 활발히 이루어지고 있다. 또한 상기 PLL의 일부분인 전압제어발진기(VCO), Dual Modulus Prescaler, 위상 주파수 검출기, 잡음을 줄이기 위한 구조적인 변화 등 다양한 부분으로 활발히 연구가 진행되고 있다.

종래 기술에 의한 PLL은 전압 제어 발진기 회로의 좁은 대역폭(bandwidth) 때문에 입력 록킹 범위가 제한되고, VCO의 전압대 주파수의 선형성을 증가시키기위하여 공정에 민감한 상호선형회로(trans linear circuit)를 사용하였다. 또한 D-FF(D-Flip Flop)을 이용한 위상 주파수 검출기(Phase Frequency Detector) 회로의 경우 사구간(Dead-zone)이 존재하여 록킹 되었을 때 전하펌프(charge pump) 회로에 영향을 주어 VCO의 출력 지터를 발생시키는 문제점이 있다. 일반적으로 획득 시간을 빠르게 하기 위하여 루프 필터의 대역폭을 넓게 설계할 경우 외부로부터 유입되는 잡음으로 인해 지터(Jitter) 특성이 나빠지게 되고, 대역폭을 좁게 설계 할 경우에는 획득(Acquisition) 시간이 느리게 된다.

종래 경우에는 획득 시간을 빠르게 하면서 지터 특성을 좋게 하기 위해서 전하펌프단의 전류를 프로그래머블하게 설계하거나 전체루프의 대역폭을 획득모드에서 넓게 했다가 트랙킹(Tracking)모드에서 좁게 제어하기도 하는데, 이는 전체 회로의 전력 소모를 증가시키며 전체 PLL 회로가 불안정해 질 수 있다는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 위상동기회로내의 전압제어발진기를 DC-DC 전압 업/다운 컨버터를 이용한 CMOS 2단 구성을 갖는 고리발진기를 설계함으로써, 넓은 동작주파수 영역과 짧은 획득시간, 적은 위상잡음을 가지면서 제한된 전력으로 저렴한 가격을 유지하며 고집적도를 이룰 수 있는 자체귀환경로를 이용한 위상동기회로를 제공함에 있다.

도 1은 본 발명에 따른 위상동기회로의 전체 블록도,

도 2a는 2단 고리발진기의 전체 블록도,

도 2b는 자체 귀환형 지연셀(self-feedback delay cell)의 회로도,

도 2c는 지연단의 버퍼 회로도,

도 3a는 DC-DC 전압 업(up) 컨버터 회로도,

도 3b는 DC-DC 전압 다운(down) 컨버터 회로도,

도 3c는 DC-DC 전압 업/다운 컨버터의 입출력 전달 특성 곡선이 도시된 도면,

도 4a는 자체 귀환형 고리발진기의 전압 대 주파수 특성 곡선을 도시한 도면,

도 4b는 DC-DC 컨버터를 사용한 경우 자체 귀환형 고리발진기의 전압 대 주파수특성 곡선을 도시한 도면,

도 5는 데드존(Dead-zone)이 없는 위상주파수 검출기의 회로도,

도 6은 도 1의 일부 구성요소인 전하펌프 및 루프필터의 회로도,

도 7a는 마스터-슬레이브 기법을 이용한 2분주 회로의 구조를 도시한 도면,

도 7b는 마스터-슬레이브 회로도.

상기한 과제를 해결하기 위한 본 발명의 위상동기회로의 제1 특징에 따르면, 외부에서 기준클록을 입력받아 데드존(Dead-Zone)이 없이 풀 스윙 디지털 입출력신호를 사용하면서 지연 시간을 증가시키며 검출신호를 생성 출력시키는 위상주파수 검출기와; 상기 위상주파수 검출기에서 검출신호를 전달받아 업/다운되는 전류량이 일정하도록 하면서 바이어스 전류의 크기 조절을 수행하는 전하펌프부 및; 상기 전하펌프부와 연결되어 위상 마진을 고려하여 안정성이 보장되도록 시스템의 대역폭을 결정함으로써 상기 검출신호를 제어전압값으로 변환하는 루프필터부와; 상기 루프필터부에서 제어전압값을 전달받아 이를 2개의 제어전압값으로 변환하여 DC 전압이 유지되도록 제어전압을 조절하면서 발진주파수가 증가되도록 제어 동작을 수행하는 DC-DC 컨버터와; 상기 DC-DC 컨버터에서 전달되는 2개의 제어전압값에 의해 선형 영역에서 안정적으로 동작되면서 모든 발진주파수에서 출력 특성이 항상 일정한 DC 전압을 유지하는 2단 고리발진기와; 상기 2단 고리발진기에서 출력되는 신호를 전달받아 분주시켜 상기 위상주파수 검출기에 피드백 전달하는 분주기를 포함하여 구성된다.

본 발명의 제2 특징에 따르면, 상기 2단 고리발진기는 1이상의 이득을 얻기 위해 PMOS와 NMOS를 결합하는 동시에 발진시 필요한 만큼의 위상천이를 위해 다수의 증폭기로 이루어진 발진지원부와; 상기 발진지원부중 증폭기의 출력전압의 스윙 제한을 극복하기 위해 출력신호를 자체 귀환시켜 출력스윙 범위를 증가시키는 지연부를 포함하여 이루어진다.

이하 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명은 PLL 설계의 기본적인 사양을 만족하면서 넓은 입력 록킹 범위와 빠른 획득 시간을 갖기 위하여 VCO의 전압 대 주파수의 선형성을 향상시키도록 DC-DC 컨버터(14)를 이용한 자체귀환형 2단 고리발진기(16)를 설계하는 구조를 갖는다. 이렇게 설계된 PLL은 위상 주파수 검출기(10)와 전하펌프(Charge pump) 및 루프필터(Loop filter) 회로(12), DC-DC 전압 UP/DOWN 컨버터(14), 자체 귀환형 2단 고리발진기(Two-stage Self-feedback Ring Oscillator;16), 프로그래머블 64 분주기(18)로 이루어져 있다. 상기 위상 주파수 검출기(10)에서 출력되는 신호는 전하펌프 및 루프필터 회로(12)를 거치면서 제어전압 값으로 전환되고, DC-DC 컨버터(14)에서는 2단 고리 발진기(16)가 선형영역에서 안정적으로 동작할 수 있는 두 개의 제어전압 값으로 바꿔 준다. 상기 2단 고리 발진기(16)의 출력신호는 프로그래머블 64분주기(18)에 의하여 분주되어 위상 주파수 검출기(10)로 피드백 된다. 도 1에서 미설명된 참조부호 20과 22는 각각 2단 고리 발진기(16)와 프로그래머블 64분주기(18)에서 출력되는 데이터를 저장하는 출력버퍼이다.

한편 도 2a 내지 도 2c는 본 발명의 실시예에 따른 2단 고리발진기(16)의 전체 블록도를 도시한 것으로, 보다 상세하게는 도 2a는 CMOS 2단 차동 고리 발진기가 도시된 회로도이며, 도 2b는 자체 귀환형 지연셀(self-feedback delay cell) 회로도를, 도 2c는 지연단의 버퍼 회로도를 도시한 것이다. 이를 참고하면, 본 발명의 자체 귀환형 2단 고리발진기(16)는 기존 고리발진기의 단점을 극복하면서 집적화하기 쉽고 경제적인 CMOS 공정을 이용하기 위해서 도 2a에서와 같이 CMOS 2단 완전 차동 고리 발진기(16)가 필요하게 되는데, 이러한 구현을 만족시키는 것이 제안하는 자체귀환형 지연셀인 도 2b에 도시된 회로이다.

최근 폭넓게 사용되는 회로구조인 (1) NMOS source coupled PMOS Load나 (2) PMOS source Coupled NMOS Load에서는 2단 구성만으로 VCO의 기본 발진조건인 충분한 위상천이와 1보다 큰 이득을 동시에 얻을 수 없기 때문에, 이것을 극복하기 위하여 (1)구조와 (2)구조를 결합하여 이득을 2배로 높임으로써 필요한 이득을 충족시킬 수 있었고, 충분한 위상천이를 얻기 위해서는 공통 게이트 증폭기(M13,M14,M15,M16)를 이용하였다. 각 지연 셀의 입력단은 (1)구조의 NMOS 게이트 입력과 (2)구조의 PMOS 게이트 입력을 종속접속(cascade)으로 연결하여 공통 입력단으로 사용하며 앞에서 충분한 위상천이를 얻기 위해 사용한 증폭기는 출력단의 전압스윙을 제한하게 되는데, 이러한 단점을 극복하기 위해 출력신호를 자체귀환(self-feedback) - 출력단의 양의 출력을 양의 입력으로 귀환시키고, 음의 출력은 음의 입력으로 귀환시킴으로써 각 단에서의 출력스윙 범위를 향상시킬 수 있다.

이와 같은 방법으로 나선형 인덕터(Spiral Inductor)가 없는 고속 CMOS 2단구성 고리발진기를 구성할 수 있고, 기존의 고리발진기에서 많이 문제시되고 있는 제어전압 대 발진주파수의 선형성(Linearity)을 28MHz ~ 1GHz까지 매우 향상된 선형성을 나타낸다. 또한 넓은 튜닝영역(0.2V~2.7V)에서 넓은 동작주파수 영역(28MHz~1040MHz)을 가지며 비교적 큰 VCO 이득(28~960MHz : 427MHz/V,28~1040MHz : 404MHz/V)을 갖는다. 상기 자체귀환형 2단 고리발진기(16)에서는 모든 발진주파수에서 출력특성이 일정한 DC전압1.65V를 유지하고 있으며, 피크 대 피크 진폭이 1GHz일때도 2V이상의 풀스윙 출력신호를 가지므로 기존의 3단구성 고리발진기에서 많이 사용하는 레플리카 바이어스회로나 레벨 이동기(Level Shifter)의 사용이 필요 없다.

그러나 자체귀환형 지연셀의 PMOS 부하(M11~M14)와 NMOS 부하(M15~M18)는 일정 제어전압 범위 내에서만 비포화영역으로 동작하는데 PMOS의 제어전압은 1.5V~0V사이에 있어야 하고, NMOS의 제어전압은 1.8V~3.3V사이에 있어야 한다. 이와 동시에 출력신호의 DC 전압을 항상 1.65V로 고정시키기 위해서 DC-DC 컨버터(14)가 제안되고 있다. 상기 DC-DC 컨버터(14)는 상기에서 제시한 2단 고리발진기 회로(16)에서 출력단의 DC전압을 일정하게 유지하면서 발진주파수를 높이기 위하여 DC-DC 전압 업/다운 컨버터를 사용하고 있다. DC 전압을 일정하게 유지시키기 위해서는 출력단 쪽의 PMOS(M11~M14)와 NMOS (M15~M18)의 제어전압을 같은 비율로 증가 또는 감소시켜야 하고, 발진주파수를 높이기 위해서는 MOS 트랜지스터를 선형영역 내에서 제어해야만 한다. 이를 구현하기 위해서 도 3a와 도 3b에서와 같이 DC-DC 컨버터(14)가 제안되고 있는데 DC-DC 전압 다운 컨버터에서의 출력 제어전압은 1.5V에서 0V까지 제어할 수 있어야 하고, DC-DC 전압 업 컨버터에서의 출력 제어전압은 1.8V에서 3.3V까지 제어할 수 있어야 한다. 또한 넓은 튜닝 범위에서 높은 동작주파수를 유지하기 위해 도 3a,b와 같이 전압 펌프(Voltage pump)회로를 사용하여 구현하고 있다. 상기 컨버터(14)의 출력전압은 PMOS의 제어전압이 1.5V를시작으로 대략 0.06V씩 감소하게 되고 NMOS에서는 1.8V를 기준으로 대략 0.06V씩 증가하는 출력전압을 얻을 수 있도록 설계되어 있다.

표 1은 루프필터(12)에서 출력되는 DC전압을 0.2V에서 0.1V씩 증가될 때마다 얻어질 수 있는 NMOS와 PMOS의 제어전압 값들이 나타나 있고, 이때 각 제어전압에 해당하는 자체 귀환형 2단 고리발진기(16)의 발진주파수가 나타나 있다. 그리고, 표 2는 본 발명에서 제안하고 있는 자체 귀환형 2단구성 고리발진기(16)를 이용한 PLL 회로의 성능을 요약해 놓았으며, 표 3에서는 기존의 CMOS 3단 구성 발진기와 제안한 고리발진기의 성능을 비교 분석하고 있다.

Vcon(V)	Vcon_N	Vcon_P(V)	발진주파수(MHz)
0.2	1.786	1.557	28.35
0.3	1.853	1.501	73.46
0.4	1.921	1.446	117
0.5	1.989	1.388	159.7
0.6	2.056	1.329	202.7
0.7	2.123	1.268	246
0.8	2.191	1.206	290.1
0.9	2.258	1.143	334.6
1.0	2.325	1.082	379.3
1.1	2.392	1.021	423.9
1.2	2.458	0.955	468.2
1.3	2.525	0.891	511.3
1.4	2.590	0.825	552.8
1.5	2.655	0.760	594.7
1.6	2.719	0.698	636.9
1.7	2.783	0.631	677.9
1.8	2.845	0.565	718.3
1.9	2.905	0.495	758.4
2.0	2.963	0.428	798.9
2.1	3.019	0.360	840.3
2.2	3.071	0.290	884
2.3	3.122	0.220	928.8
2.4	3.171	0.149	967.5
2.5	3.220	0.081	998.4
2.6	3.270	0.024	1021
2.7	3.3	0	1040

Power Supply Voltage	3.3V
Input Locking Range	2MHz∼250MHz
Lock in Range	404MHz/V
Locking Time	2.6 ㎲@1GHz operating frequency with 125MHz input
Supply Voltage Sensitivity	5.5%/V
Power dissipation	112mW
Technology	0.6㎛ CMOS Technology

Parameter	Three-Stage VCO	The proposed VCO
Power Supply Voltage	3.3V/5V	3.3V
Operating Frequency	N/A	1GHz
Power dissipation	＞20㎽	13㎽(@1GHz)
Output Characteristic	60°/stage	90°/stage
VCO gain	N/A	404MHz/V

한편 도 4a는 DC-DC 컨버터(14)를 사용하지 않고 자체 귀환형 2단 고리발진기(16)를 외부 제어전압을 이용하여 모의 실험한 결과이다. 도 4a를 참조해 볼 때 기존 고리발진기의 단점인 선형성이 매우 향상되었음을 알 수 있고, 제어전압 대 발진주파수의 비인 VCO 이득이 너무 높다는 것을 알 수 있다.

따라서 본 발명에서는 DC-DC 컨버터(14)를 사용하여 단일 루프필터의 출력으로 자체 귀환형 2단 고리발진기(16)내 두개의 제어전압을 대칭으로 제어할 수 있도록 설계하였고, 이를 이용한 전달특성의 모의실험 결과를 도 4b에 도시하였다. 도 4b에 도시된 바와 같이 28MHz∼1GHz까지는 1차 직선의 선형성을 나타내고, 최고 1040MHz 까지의 발진주파수를 얻을 수 있다. 또한 데드존이 없는 위상 주파수 검출기(10)는 최근 전하펌프 PLL에서 많이 사용하는 순차논리회로를 이용한 데드존(Dead-zone)이 없는 PFD회로를 사용하고 있다. 상기 PFD 회로는 입력신호가 구형파인 경우만을 검출할 수 있다는 단점이 있지만, 본 발명에 의한 PLL회로에서는 풀 스윙(full swing) 디지털 입출력 신호를 사용하기 때문에 이러한 단점은 문제가 되지 않는다. 또한 고조파(Harmonic) 주파수에서 거짓 록킹(False locking)이 없으며 록킹범위가 넓다는 점과, 도 5에서와 같이 C점에서 인버터 체인을 이용하여 지연시간을 증가시킴으로써 데드존을 쉽게 없앨 수 있다는 장점을 가지고 있다. PLL의 정적위상오차를 없앨 수 있고, 출력지터를 줄이기 위해서 이와 같은 데드존이 없는 위상 주파수 검출기(10)를 사용한다.

전하펌프 및 루프필터 회로(12)는 도 6에서와 같이 기존 방식을 사용하고 있다. 전하펌프 회로에서의 업, 다운 전류의 크기는 같도록 설계하였으며, 바이어스 전류의 크기 조절은 전체 시스템의 안정도와 록킹시간을 고려하여 최적화하여 설계한다. 도 6에서의 전하펌프 회로는 노드 a와 b에서의 전압변화가 작고 두 노드의 기생 커패시터에 의한 전하공유현상(Charge sharing)을 줄일 수 있다. 여기서 전체회로의 대역폭을 결정하는 루프필터단은 일반적인 2차 루프 필터회로를 사용하고 있다. 상기 2차 루프 필터 회로에서의 캐패스터 값의 크기는 위상마진을 고려하여 안정성을 보장할 수 있도록 최적화하여 결정한다.

프로그래머블 분주기 회로(18)는 먼저 VCO의 높은 동작주파수를 입력으로 받아서 안정적으로 2분주할 수 있는 마스터-슬레이브 기법을 사용한 2분주회로를 사용하고 있으며, 외부에서 프로그램이 가능하도록 설계되어 있다. 도 7a는 마스터-슬레이브 기법을 사용한 2분주 셀이고, 도 7b는 도 7a의 D-FF의 구체적인 회로도이다. 이때 전체 프로그래머블 주파수 분주기 회로(18)는 2분주 회로를 복사하여 입력 비트수를 6비트로 외부에서 가변할 수 있도록 설계되어 있으며 64분주까지 가능하다.

상술한 바와 같이 본 발명은 최근의 설계 경향에 발맞추어 넓은 동작주파수 영역과 짧은 획득시간, 적은 위상잡음을 가지면서 제한된 전력으로 저렴한 가격을 유지하며 고 집적도를 이룰 수 있도록 설계되어 있다. 이러한 사양을 만족시키기 위한 방법으로 위상동기회로내의 주요 블록인 전압 제어 발진기를 DC-DC 컨버터를 이용한 CMOS 2단구성 고리발진기(Ring Oscillator)로 제안하고 있다. 여기서, 제안하는 자체 귀환형 지연셀(Self-feedback delay cell) 회로를 사용할 경우 나선형 인덕터(Spiral Inductor)가 없는 고속 CMOS 2단구성 고리발진기를 구성할 수 있고, 기존의 고리발진기에서 많이 문제시되고 있는 제어전압 대 발진주파수의 선형성(Linearity)을 28MHz ~ 1GHz까지 1차 직선의 특성으로 나타낼 수 있으며, 이러한 성능은 기존의 고리발진기에서는 찾아볼 수 없다.

또한 넓은 튜닝영역(0.2V~2.7V)에서도 높은 동작주파수 영역(28MHz~1040MHz)을 가지며 비교적 큰 VCO 이득(404MHz/V)을 갖는다. 이는 넓은 입력 록킹범위(2MHz~250MHz)와 넓은 록인(Lock-in) 범위(100MHz~1GHz)를 가능하게 하였고, 빠른 록킹시간을 유도하여 효율적인 통신을 이룰 수 있다.

또한 자체 귀환형 지연셀 회로를 이용한 고리발진기에서는 모든 발진주파수에서 출력특성이 일정한 DC전압(1.65V)을 유지하고 있으며, peak-to-peak 2V이상의 출력신호를 가지므로 기존의 3단구성으로 이루어진 고리발진기에서 많이 사용하는 레플리카 바이어스(Replica Bias)회로나 레벨 이동기(Level Shifter)및 증폭기의 사용이 필요 없다.

기존의 CMOS 고리발진기에서는 지연셀을 2단으로 구성할 경우 발진 조건을충족시킬 수 없으므로 발진기를 구성할 수 없었지만, 제안된 지연셀은 기존 3단구성에서 많이 사용되고 있는 NMOS source coupled Pair PMOS load와 PMOS source coupled Pair NMOS load를 결합하여 이득을 2배로 높임으로써 필요한 이득을 충족시킬 수 있고, 충분한 위상천이를 얻기 위해서는 공통 게이트 증폭기를 사용하고 있다. 그러나, 앞에서의 증폭기는 출력전압 스윙을 제한하게 되는데 이러한 단점을 극복하기 위해 출력신호를 자체귀환(Self-feedback) 시킴으로써 각 단에서의 출력 스윙 범위를 향상시킬 수 있다.

또한 전압제어발진기의 제어 전압에 대한 발진주파수 특성을 선형으로 이루면서 튜닝범위를 넓히기 위해서는 지연셀의 부하로 사용되는 여덟개의 MOS 트랜지스터(M11~M18)의 동작영역을 비포화 영역에서 동작하도록 하며 동시에 일정한 비율로 증가 또는 감소시켜야 한다. 이를 위해서 DC-DC 컨버터가 설계되어 있다.

본 발명에서 제안한 DC-DC 컨버터를 사용할 경우 레플리카 바이어스회로를 사용하지 않고도 버퍼를 통과한 출력신호가 항상 일정한 DC전압을 유지할 수 있고, 이것으로 인한 출력 스윙전압이 지터에 미치는 영향을 없앨 수 있으며, 8개의 MOS 트랜지스터의 선형구간을 동시에 제어하기 때문에 28MHz~1040MHz까지 광범위한 구간에서 매우 좋은 선형성을 얻을 수 있다.

본 발명에서 설계된 PLL회로는 3.3V 단일 공급 전원에서 0.6표준 CMOS 공정을 사용하여 Hspice로 모의실험을 수행하게 되면, 125MHz의 입력 주파수를 갖고 1GHz의 동작 주파수에서 Loop의 대역폭을 각각 입력주파수의 2%(2374kHz)와 2.6%(3080kHz)로 설정할 경우 4.0와 2.6의 락킹시간을 얻을 수 있다. 전원전압 민감도(Sensitivity)는 5.5%/V이며, 112mW의 전력소모가 있다. 패드를 포함한 포스트 레이아웃 모의실험(Post-layout simulation)에서는 전체회로가 900MHz까지 동작하고 있음을 확인할 수 있다.

따라서 본 발명은 FM 주파수 변복조 회로와 같은 선형성이 부각되는 응용분야와 마이크로프로세서 내부의 클럭발생기 등으로 사용될 수 있다.

상기에서, 본 발명의 위상동기회로는 나선형 인덕터가 없는 고속 CMOS 2단구성 고리 발진기를 구성할 수 있고, 기존의 고리 발진기에서 문제가 되고 있는 제어전압 대 발진주파수의 선형성을 28㎒∼1㎓까지 1차 직선의 특성으로 나타낼 수 있으며, 넓은 튜닝 영역에서 높은 동작주파수 영역을 갖으며 비교적 큰 VCO 이득을 갖게 될 뿐만 아니라, 빠른 클록 동기화를 만족시키면서 넓은 입력 록킹 범위, 고속 데이터 입출력 성능을 동시에 만족시킬 수 있기 때문에 기존 PLL 회로를 사용했을 경우와 비교하여 더 넓은 주파수 대역을 갖는 클록 신호의 동기화와 고속데이터 입출력 용도를 충분히 만족시킬 수 있는 효과가 있다.

Claims (2)

1. 외부에서 기준클록을 입력받아 데드존(Dead-Zone) 없이 풀 스윙 디지털 입출력신호를 사용하면서 지연 시간을 증가시키며 검출신호를 생성 출력시키는 위상주파수 검출기와; 상기 위상주파수 검출기에서 검출신호를 전달받아 업/다운되는 전류량이 일정하도록 하면서 바이어스 전류의 크기 조절을 수행하는 전하펌프부 및; 상기 전하펌프부와 연결되어 위상 마진을 고려하여 안정성이 보장되도록 시스템의 대역폭을 결정함으로써 상기 검출신호를 제어전압값으로 변환하는 루프필터부와; 상기 루프필터부에서 제어전압값을 전달받아 이를 2개의 제어전압값으로 변환하여 DC 전압이 유지되도록 제어 전압을 조절하면서 발진주파수가 증가되도록 제어 동작을 수행하는 DC-DC 컨버터와; 상기 DC-DC 컨버터에서 전달되는 2개의 제어전압값에 의해 선형 영역에서 안정적으로 동작되면서 모든 발진주파수에서 출력 특성이 항상 일정한 DC 전압을 유지하는 2단 고리발진기와; 상기 2단 고리발진기에서 출력되는 신호를 전달받아 분주시켜 상기 위상주파수 검출부에 피드백 전달하는 분주기를 포함하여 구성된 것을 특징으로 하는 자체귀환경로를 이용한 위상동기회로.
2. 제1항에 있어서, 상기 2단 고리발진기는 1이상의 이득을 얻기 위해 PMOS와 NMOS를 결합하는 동시에 발진시 필요한 만큼의 위상천이를 위해 다수의 증폭기로 이루어진 발진지원부와; 상기 발진지원부중 증폭기 출력전압의 스윙 제한을 극복하기 위해 출력신호를 자체 귀환시켜 출력스윙 범위를 증가시키는 지연부를 포함하여 이루어진 것을 특징으로 하는 자체귀환경로를 이용한 위상동기회로.