KR100316742B1 - 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기 - Google Patents

단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기 Download PDF

Info

Publication number
KR100316742B1
KR100316742B1 KR1019990001576A KR19990001576A KR100316742B1 KR 100316742 B1 KR100316742 B1 KR 100316742B1 KR 1019990001576 A KR1019990001576 A KR 1019990001576A KR 19990001576 A KR19990001576 A KR 19990001576A KR 100316742 B1 KR100316742 B1 KR 100316742B1
Authority
KR
South Korea
Prior art keywords
terminal
voltage
controlled oscillator
pair
signal
Prior art date
Application number
KR1019990001576A
Other languages
English (en)
Other versions
KR20000051246A (ko
Inventor
이준서
김범섭
Original Assignee
윤덕용
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤덕용, 한국과학기술원 filed Critical 윤덕용
Priority to KR1019990001576A priority Critical patent/KR100316742B1/ko
Publication of KR20000051246A publication Critical patent/KR20000051246A/ko
Application granted granted Critical
Publication of KR100316742B1 publication Critical patent/KR100316742B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

Landscapes

  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

본 발명은 주파수 합성기(frequency synthesizer)나 클럭 신호 복원(timing recovery)용 위상 잠금 장치(phase-locked loop)에 주로 사용되는 단순 구조의 저전압/고주파 CMOS 전압 조절 발진기(voltage-controlled oscillator)에 관한 것이다. 환형 구조의 전압 제어 발진기를 구성하는 기본셀에 있어서, 상호 교차 결합된 한쌍의 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 각 소스 단자에 드레인 단자가 각각 연결되고 신호 입력 단자인 게이트 단자로 입력 신호가 인가되어 신호 출력 단자인 드레인 단자로 출력 신호를 내보내는 인버터 딜레이 구조를 이루는 한쌍의 NMOS 트랜지스터, 동작 주파수를 조절하기 위하여 상기 출력 단자에 각각의 드레인 단자가 연결되고 각각의 게이트 단자가 바이어스되어 외부 제어 전압에 의해 전류량이 조절되는 한쌍의 PMOS 트랜지스터를 이용하여, 저전압/저전력을 실현하는 동시에 광대역/고주파 발진이 가능하게 된다.

Description

단순 구조의 저전압/고주파 ＣＭＯＳ 전압 조절 발진기{Simple CMOS voltage-controlled oscillator for low power/high speed applications}
본 발명은 전압 조절 발진기(voltage-controlled oscillator)에 관한 것으로서, 특히 주파수 합성기(frequency synthesizer)나 클럭 신호 복원(timingrecovery)용 위상 고정(phase-locked loop) 장치에 주로 사용되는 전압 조절 발진기를 저전압에서 성공적으로 동작해 저전력을 실현하는 동시에 광대역/고주파 발진이 CMOS소자를 이용하여 가능하도록 한 것이다.
일반적으로, 전압 조절 발진기는 외부에서 주어지는 제어 전압에 따라 발진 주파수가 조절되는 발진 소자를 말한다. 즉, 낮은 전위의 제어 전압을 가하면 주파수가 낮은 클럭 신호가 발생하고, 제어 전압이 높으면 주파수가 높은 신호가 발생한다.
이러한 전압 조절 발진기는 많은 적용 분야를 지닌다. 최근에 많은 연구가 이루어지는 이동 통신 단말기나 차세대 규격인 IMT20000 등의 부분에 RF 소자로 사용되는 주파수 합성기(frequency synthesizer), 모뎀, LAN 뿐만 아니라 고품위/고성능 DRAM 등의 부분에 꼭 필요한 소자가 된다. 주로 이동 통신용 소자와 같이 부피가 작은 첨단 제품을 그 적용 분야로 하기 때문에 저전력과 단순한 구조를 이루는 것이 중요하다.
한편, 전압 조절 발진기는 다양한 소자를 재료로 하여 만들어진다. 그 중 널리 쓰이는 CMOS로 만들어진 전압 조절 발진기는 기타 다른 소자로 만들어진 발진기에 비해서 최고 주파수가 떨어지는 단점이 있지만 높은 집적이 가능하다. 따라서 CMOS 로 고주파 발진을 실현하는 것이 중요한 관건이며 동시에 저전력을 이루어야 하는 것이 목표가 된다.
CMOS를 이용한 전압 조절 발진기는 인버터(inverter cell)를 체인 형태로 늘여 환형 구조(ring-type oscillator)로 만드는 방식과, CMOS 공정에서 가능한 메탈라인(metal line)을 환형(spiral)으로 만든 인덕터(inductor)를 칩 안에 구현(on-chip)해 만든 LC 공진 방식으로 나눌 수 있다. LC 공진 구조의 발진기는 깨끗한 신호를 얻을 수 있는 반면에 그 동작 주파수 영역이 좁고, 칩안에 인덕터를 구현하기 위한 넓은 영역을 필요로 하므로, 칩의 면적이 비용과 직결되는 많은 경우에 있어서 적합치 못하다.
따라서, 환형 구조의 발진기가 실제 설계에 있어서 유리하다. 그러나 일반적인 환형의 CMOS 발진기를 고려할 때, 단순한 인버터를 기본 지연 소자(delay cell)로 만든 발진기는 전원이나 기저바닥(substrate)에서의 잡음에 민감하여 그 출력으로 클럭 신호(clock signal)나 반송 신호(carrier signal)로 쓸 수 없게 된다. 따라서, 차동 구조를 기본셀로 하는 환형 발진기를 구현해 이러한 잡음으로부터 둔감하게 해야한다.
차동 구조의 발진기를 구성하는 것은 일반적으로 논의되는 기본 인버터를 이용한 발진기에 비해 매우 복잡한 양상을 가진다. 먼저, 차동의 효과를 내기 위해 꼬리 전류(tail current)가 각 기본셀에 붙게 되고, 이 모든 셀들이 올바른 동작 영역에 존재하도록 하기 위해 리플리카 바이어스( replica bias)기법으로 바이어스가 잡혀야 한다.
이러한 리플리카 바이어스 방식을 적용시킨 차동 구조의 기본셀은 도 1에 도시된 바와 같다.
동 도면에 있어서, 차동 구조의 기본셀은 부하로 작동하는 PMOS 트랜지스터로 만든 전압 조절 부하(voltage controlled register, PMOS's)와, 전압 조절부하(PMOS's)의 리플리카 바이어스를 위한 리플리카 바이어스 회로(P_bias), 전압 조절 부하(PMOS's)에 각각 드레인이 연결되어 인버터 기본 딜레이 효과를 내는 각각의 NMOS 트랜지스터와, NMOS 트랜지스터의 소스에 연결되어 인버터 차동 효과를 위한 꼬리 전류용 NMOS 트랜지스터(NMOS's)로 이루어진다.
한편, 이러한 종래의 리플리카 바이어스 방식을 적용시킨 차동 구조의 전압 조절 발진기는 리플리카 바이어스 회로(P_bias)로 적절한 바이어스를 가하기 위해서 그 내부에 꼭 필요한 연산 증폭기(operational amplifier)도 설계를 해야 하며 특히, 수직적으로 쌓아 올린 트랜지스터 구조로 인해 저전원을 이용해 동작시키는데 문제점이 생긴다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 환형 구조의 전압 제어 발진기(ring-type voltage-controlled oscillator)를 구성하는 기본셀에서 그 구조에 꼬리 전류원(tail current)없이 차동 효과(differential effect)를 갖도록 PMOS 트랜지스터를 엮어 만들어(cross-coupled PMOS) 역상 관계를 만들고, 동작 주파수를 조절하기 위한 전류 공급용 PMOS를 저전원에서 동작할 수 있도록 수직(cascode)으로 올리지 않고 출력 노드에서 평형(parallel)하게 PMOS를 위치시킴으로서, 저전원에서 동작이 가능하며, 넓은 주파수 대역에서 동작할 수 있도록 한 단순한 구조의 저전압/고주파 CMOS 전압 조절 발진기를 제공하는데 있다.
도 1은 일반적인 차동 구조의 전압 조절 발진기.
도 2는 본 발명에 따른 차동 구조의 전압 조절 발진기.
도 3은 발진기의 동작 주파수와 제어 전압간의 상관 그래프.
도 4는 발진기의 동작 주파수와 외부 전원간의 상관 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
MA,MB: NMOS 트랜지스터 M1,M2,M3,M4: PMOS 트랜지스터
본 발명에 따른 단순한 구조를 갖는 저전압/고주파 CMOS 전압 조절 발진기는, 각 기본셀이 환형 구조로 연결되는 전압 제어 발진기를 구성하는 기본셀에 있어서, 상호 교차 결합된 한쌍의 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 각 소스 단자에 드레인 단자가 각각 연결되고 신호 입력 단자인 게이트 단자로 입력 신호가 인가되어 신호 출력 단자인 드레인 단자로 출력 신호를 내보내는 인버터 딜레이 구조를 이루는 한쌍의 NMOS 트랜지스터와, 동작 주파수를 조절하기 위하여 상기 출력 단자에 각각의 드레인 단자가 연결되고 각각의 게이트 단자가 바이어스되어 외부 제어 전압에 의해 전류량이 조절되는 한쌍의 PMOS 트랜지스터를 포함하여 이루어짐을 특징으로 한다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
본 발명은 간단한 인버터 구조의 발진기의 장점을 이용해 저전원을 실현시키며 앞서 문제가 되었던 잡음을 해결하도록 하는 새로운 차동 개념을 도입한 구조의 발진기를 제시하기 위한 것으로서, 도 2는 본 발명에 사용되는 발진기의 기본셀을 보여준다.
동 도면에 있어서, 본 발명에 따른 환형 구조의 전압 조절 발진기의 기본셀은 상호 교차 결합된(cross-coupled) 한쌍의 PMOS 트랜지스터(M1,M2)와, PMOS 트랜지스터(M1,M2)의 각 소스 단자에 드레인 단자가 각각 연결되고 신호 입력 단자(A,B)인 게이트 단자로 입력 신호가 인가되어 신호 출력 단자(Abar, Bbar)인 드레인 단자로 출력 신호를 내보내는 인버터 딜레이 구조를 이루는 한쌍의 NMOS 트랜지스터(MA,MB)와, 동작 주파수를 조절하기 위하여 상기 출력 단자(Abar, Bbar)에 각각의 드레인 단자가 연결되고 각각의 게이트 단자가 바이어스되어 외부 제어 전압에 의해 전류량이 조절되는 한쌍의 PMOS 트랜지스터(M3,M4)를 포함하여 구성한다.
다음에, 상술한 구성을 갖는 본 발명에 따른 단순한 구조를 갖는 저전압/고주파 CMOS 전압 조절 발진기의 동작 과정을 상세히 설명한다.
먼저, 본 발명에 따른 전압 조절 발진기는 NMOS로 쌓아 올리던 꼬리 전류원이 제거된 것을 알 수 있다. 따라서 부가적으로 필요했던 리플리카 바이어스 회로가 사라진다. 동시에 연산증폭기의 설계 부담과 그에 따르는 전력소모, 구현을 위한 layout면적 소모에 관한 이점이 생긴다.
이렇게 되면 저전원에 동작하기에 유리한 반면에 꼬리 전류원으로 얻을 수 있었던 차동 효과가 사라지게 된다. 차동 효과는 전원 잡음에 영향을 덜 받는데 중요한 부분이므로 본 발명에 따른 전압 조절 발진기에서는 M1, M2트랜지스터를 엮어서(cross coupled) 정궤환 효과(positive feedback effect)를 만들어 A와 B의 신호가 늘 역상이 되도록 유지한다.
발진기의 동작 주파수를 제어 전압에 맞추어 변화시키도록 부가적인 M3, M4트랜지스터를 출력 노드에 수평적으로 붙여 기본셀을 충방전시키는 전류량을 조절한다. 이러한 방식의 전류조절은 MOS를 수직적으로 붙여 조절하던 기존에 방식에 비해 저전원에 유리하다. 이 발진기의 발진 주파수는 기본셀의 게이트에 존재하는 커패시턴스를 얼마나 빠른 속도로 충방전하는 가로 결정이 된다.
따라서, 외부 제어 전압에 비례해 전류량이 조절되는 M3, M4트랜지스터를 추가함으로써 전압 조절 발진기를 형성한다. 전체 발진기는 이러한 기본셀을 짝수 개로 연결하여 마지막 단을 엮어서 연결하거나, 홀수 개를 연결할 경우는 간단한 환형 구조로 만들어진다.
도 3은 본 발명에 따른 전압 조절 발진기의 조절 전압 대 발진 주파수 특성(f-vs.-V graph)을 보여주는 그래프로서, HSPICE 회로 시뮬레이터로 모의 실험한 결과이다. 각각의 선은 공정 변화(process variation)를 의미하며, LC 공진 방식의 발진기에서는 볼 수 없는 넓은 동작 주파수 범위를 나타낼 뿐만 아니라 기본 구조가 간단하므로 많은 적용분야와 설계시간의 단축이라는 부가적인 효과도 얻을 수 있다. 1~2GHz가 넘는 고주파 발진이 가능하므로 차세대 통신인 IMT2000이나 PCS등에 적합한 소자가 된다.
도 4는 전원 전압과 동작 가능 주파수 영역의 상관 관계를 보여주는 그래프로서, 고전원에서는 물론 동작이 가능하며, 기본적인 인버터 소자와 구조적으로 유사하기 때문에 외부 전원이 PMOS와 NMOS의 문턱 전압의 합(VTP+VTN)에 해당할 정도로 저전원을 가해도 가능해 진다.
따라서, 저전력을 필요로 하는 곳에 매우 적합할 뿐만 아니라 그 구조적 간단성에 의해서, 복잡한 바이어스를 잡아야 하는 설계가 생략되므로 설계 시간이 단축되며 이를 구현하기 위한 레이아웃 면적 소모는 매우 작아진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 않는 범위에서 다양한 변경 및 수정 실시가 가능함을 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 환형 구조의 전압 제어 발진기(ring-type voltage-controlled oscillator)를 구성하는 기본셀에서 그 구조에 꼬리 전류원(tail current)없이 차동 효과(differential effect)를 갖도록 PMOS 트랜지스터를 엮어 만들며(cross-coupled PMOS) 역상 관계를 만들고, 동작 주파수를 조절하기 위한 전류 공급용 PMOS를 저전원에서 동작할 수 있도록 수직(cascode)으로 올리지 않고 출력 노드에서 평형(parallel)하게 PMOS를 위치시켜 구성함으로써, 저전압에서 성공적으로 동작해 저전력을 이루며 넓은 동작 영역, 고대역 발진이 가능하며, 구조적 간단성에 의거하여 복잡한 바이어스 설계등의 시간이 필요없게 되어 설계 시간 또한 단축시킬 수 있는 효과가 있다.

Claims (2)

  1. 각 기본셀이 환형(ring) 구조로 연결되는 전압 제어 발진기를 구성하는 기본셀에 있어서,
    상호 교차 결합된 한쌍의 PMOS 트랜지스터(M1,M2)와;
    상기 PMOS 트랜지스터(M1,M2)의 각 소스 단자에 드레인 단자가 각각 연결되고 신호 입력 단자(A,B)인 게이트 단자로 입력 신호가 인가되어 신호 출력 단자(Abar, Bbar)인 드레인 단자로 출력 신호를 내보내는 인버터 딜레이 구조를 이루는 한쌍의 NMOS 트랜지스터(MA,MB)를 포함하는 것을 특징으로 하는 단순한 구조를 갖는 저전압/고주파 CMOS 전압 조절 발진기.
  2. 제 1 항에 있어서, 상기 기본셀은 동작 주파수를 조절하기 위하여 상기 출력 단자(Abar, Bbar)에 각각의 드레인 단자가 연결되고 각각의 게이트 단자가 바이어스되어 외부 제어 전압에 의해 전류량이 조절되는 한쌍의 PMOS 트랜지스터(M3,M4)를 더 포함하는 것을 특징으로 하는 단순한 구조를 갖는 저전압/고주파 CMOS 전압 조절 발진기.
KR1019990001576A 1999-01-20 1999-01-20 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기 KR100316742B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990001576A KR100316742B1 (ko) 1999-01-20 1999-01-20 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990001576A KR100316742B1 (ko) 1999-01-20 1999-01-20 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기

Publications (2)

Publication Number Publication Date
KR20000051246A KR20000051246A (ko) 2000-08-16
KR100316742B1 true KR100316742B1 (ko) 2001-12-12

Family

ID=19571819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990001576A KR100316742B1 (ko) 1999-01-20 1999-01-20 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기

Country Status (1)

Country Link
KR (1) KR100316742B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100715483B1 (ko) * 2006-01-06 2007-05-07 (주)에이디테크놀로지 전압 제어 발진기
KR100753666B1 (ko) * 2006-06-01 2007-08-31 삼성전기주식회사 초저전력 ｒｃ 발진기

Also Published As

Publication number Publication date
KR20000051246A (ko) 2000-08-16

Similar Documents

Publication Publication Date Title
US6316987B1 (en) Low-power low-jitter variable delay timing circuit
Jalil et al. CMOS differential ring oscillators: Review of the performance of CMOS ROs in communication systems
Cheng et al. A 0.5-V 0.4–2.24-GHz inductorless phase-locked loop in a system-on-chip
US5428317A (en) Phase locked loop with low power feedback path and method of operation
US20200177193A1 (en) Voltage controlled oscillator based on complementary current-injection field-effect transistor devices
US5576647A (en) Charge pump for phase lock loop
US7176737B2 (en) Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs
Yang et al. A low jitter 0.3-165 MHz CMOS PLL frequency synthesizer for 3 V/5 V operation
US20030076179A1 (en) Low Jitter ring oscillator architecture
CN103516333B (zh) 振荡器装置
KR19990083138A (ko) 주파수 가변발진회로와, 그것을 이용한 위상동기회로 및 클럭동기회로
US6690242B2 (en) Delay circuit with current steering output symmetry and supply voltage insensitivity
US6075419A (en) High speed wide tuning range multi-phase output ring oscillator
Lin et al. Design of a low-voltage, low-power, wide-tuning integrated oscillator
JP3550030B2 (ja) 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路
US6310523B1 (en) Wide-range and low-power consumption voltage-controlled oscillator
Kovacs et al. New dual-loop topology for ring VCOs based on latched delay cells
KR100316742B1 (ko) 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기
Iravani et al. VCOs with very low sensitivity to noise on the power supply
Jayaram et al. A 10-MHz CMOS-based Ring Oscillator with Low Power consumption For On-chip IC Applications
US6861911B2 (en) Self-regulating voltage controlled oscillator
US7348860B2 (en) Triple-input relaxation oscillator with differential controllability
US20030038683A1 (en) Voltage controlled oscillator
Dehghani et al. A low power wideband 2.6 GHz CMOS injection-locked ring oscillator prescaler
Sun et al. A 1.25 GHz 0.35/spl mu/m monolithic CMOS PLL clock generator for data communications

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081031

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee