WO2014128990A1 - Phase change channel transistor and method for driving same - Google Patents

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正勝 伊藤
ポール フォンス
太田　裕之
行則 森田
真司 右田
富永　淳二
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Definitions

  • An object of the present invention is to provide a phase change channel transistor capable of achieving both high channel mobility and high on / off ratio, and a driving method thereof.
  • phase change channel transistor and the manufacturing method thereof according to the first embodiment will be described with reference to FIGS.
  • FIG. 1 is a schematic cross-sectional view illustrating the structure of the phase change channel transistor according to the present embodiment.
  • FIG. 2 is a graph showing the relationship between the Z 2 invariant and the external electric field in Sb 2 Te 3 .
  • FIG. 3 is a schematic diagram showing the structure of Sb 2 Te 3 .
  • 4 and 5 are energy band diagrams illustrating the operation of the phase change channel transistor according to the present embodiment.
  • 6 and 7 are process cross-sectional views illustrating the method of manufacturing the phase change channel transistor according to the present embodiment.
  • the superlattice structure becomes a topological insulator when the antimony-tellurium alloy layer has one block or more, and becomes a normal insulator when it is thicker than 6 blocks.
  • the inventors of the present application formed the superlattice type phase change film with the thickness of the antimony-tellurium alloy layer changed on the silicon wafer, applied an external magnetic field in the direction perpendicular to the plane, and time-reversal symmetry The spin electron density was changed by breaking and the circularly polarized light was incident on this state, and the change in reflectance was measured.
  • the source electrode 24 and the drain electrode 26 are formed in contact with the side surface portion on which the phase change material layer 20 is patterned, the alloy crystal layer having high conductivity is directly applied from the source side. Since carriers can be injected, a larger current can be expected.
  • a phase change material layer 20 is formed on the silicon oxide layer 12.
  • a gate electrode 22 is formed on the phase change material layer 20 of the thin film portion 16B. In the region from the thin film portion 16B to the thick film portion 16A on the phase change material layer 20, a source electrode 24 and a drain electrode 26 are formed.
  • E F is the Fermi level
  • E C is the band edge of the conduction band
  • E V is the band edge of the valence band
  • U is represents the electrostatic potential.
  • a 400 nm-thick silicon oxide layer 12 is formed on a silicon substrate 10 having a (100) plane orientation by, for example, thermal oxidation for 400 minutes in an oxygen atmosphere at a temperature of 900 ° C., for example.
  • a normally-off type transistor has been described.
  • a normally-on type transistor can be formed in the same manner.
  • the phase change material layer 20 that changes from a normal insulator to a topological insulator by applying an external electric field instead of using the phase change material layer 20 that changes from a normal insulator to a topological insulator by applying an external electric field, the phase change material layer that changes from a topological insulator to a normal insulator by applying an external electric field.
  • an on-state transistor can be realized before a large positive top gate voltage is applied.
  • an Sb 2 Te 3 layer of 1QLs or more and 5QLs or less may be used.
  • phase change channel transistor described in the above embodiment
  • constituent materials, manufacturing conditions, and the like of the respective components of the phase change channel transistor described in the above embodiment are merely examples, and can be appropriately modified or changed according to technical common sense of those skilled in the art. is there.

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Abstract

This phase change channel transistor comprises: a channel layer which contains a phase change material that undergoes a topological phase transition by the application of an electric field; a source electrode and a drain electrode, which are connected to the channel layer; an insulating film which is formed on a first surface of the channel layer; a first gate electrode which is formed on the insulating film; and a second gate electrode which is formed on a second surface of the channel layer between the source electrode and the drain electrode.

Description

相変化チャネルトランジスタ及びその駆動方法Phase change channel transistor and driving method thereof
　本発明は、相変化チャネルトランジスタ及びその駆動方法に関する。 The present invention relates to a phase change channel transistor and a driving method thereof.
　現在のコンピュータの消費電力は、情報を操作し蓄積するために必要なエネルギーのほかに、デバイスや配線で散逸されるジュール熱によって大きくなっている。このエネルギー散逸は、電子の流れが格子欠陥やフォノンによって散乱される過程で生じる。よって、昨今の省電力化の要請に応えるためには、デバイス中における電子散乱を如何にして抑制するかが重要である。 <Current computer power consumption is increased due to Joule heat dissipated by devices and wiring, in addition to the energy required to manipulate and store information. This energy dissipation occurs in the process in which the electron flow is scattered by lattice defects and phonons. Therefore, in order to meet the recent demand for power saving, it is important how to suppress electron scattering in the device.
　電子散乱を抑制するための一つの解決策として、近年、ディラック電子系と呼ばれる結晶系の伝導特性を活用することが提案されている。この新規材料において電子散乱が抑制されるのは、キャリアの有効方程式が質量ゼロのディラック方程式と同形となり、バンド構造の特異点まわりでトポロジカルな量子力学的位相がちょうどπとなるからである。このことは、量子力学的干渉によって電子の後方散乱が大幅に抑制され、デバイスチャネルの移動度が高くなり、電力消費が減ることを意味している。 In recent years, as one solution for suppressing electron scattering, it has been proposed to use the conduction characteristics of a crystal system called a Dirac electron system. Electron scattering is suppressed in this new material because the effective carrier equation is the same as the Dirac equation with zero mass, and the topological quantum mechanical phase around the singular point of the band structure is exactly π. This means that the backscattering of electrons is greatly suppressed by quantum mechanical interference, the mobility of the device channel is increased, and the power consumption is reduced.
　ディラック電子系の中で特に注目を集めているのが、２００４年に作製されたグラフェンと、２００７年に理論的に提案されたトポロジカル絶縁体である。 Among the Dirac electronic systems, the graphene produced in 2004 and the topological insulator theoretically proposed in 2007 are attracting particular attention.
特開２００９－０５９９０２号公報JP 2009-059902 A 特開２０１０－１０９１７７号公報JP 2010-109177 A
　上述のように、ディラック電子系の量子効果を活用することにより電子散乱を抑制できることが理論的に予想されている。そして、グラフェンやトポロジカル絶縁体がディラック電子系としてのバンド構造を有していることは、第一原理計算と実験の両方から確認もされている。 As described above, it is theoretically expected that electron scattering can be suppressed by utilizing the quantum effect of the Dirac electron system. It has also been confirmed from both first-principles calculations and experiments that graphene and topological insulators have a band structure as a Dirac electron system.
　しかしながら、ディラック電子系の量子効果は、そのデバイス化においては、十分に活用できていなかった。まず、トポロジカル絶縁体は、その存在が予言されたのが２００７年と比較的最近であり、現在でも非常に基礎的な研究段階にある。また、グラフェンは、デバイス化の研究においてはトポロジカル絶縁体に先行してはいるが、作製されたデバイス中では量子効果を活用して電子散乱を抑制できる段階には至っていなかった。それどころか、トランジスタとして使用するために必要とされる最低限の３つの機能、スイッチング（高いオン／オフ比）、ドレイン電流の飽和、素早い応答性、を同時に達成することすら実現できてはいなかった。 However, the quantum effect of Dirac electron system has not been fully utilized in the device development. First, the existence of topological insulators was predicted in 2007 relatively recently, and is still in a very basic research stage. Graphene precedes topological insulators in device research, but has not yet reached the stage where electron scattering can be suppressed using the quantum effect in the fabricated devices. On the contrary, it has not been possible to simultaneously achieve the minimum three functions required for use as a transistor, switching (high on / off ratio), drain current saturation, and quick response.
　また、グラフェントランジスタは現在のところ、オン／オフ比を高めようとするとチャネル移動度が犠牲になる、チャネル移動度が最大化されるようなトランジスタチャネルにおいてはドレイン電流が飽和しない、というジレンマを抱えており、実際的応用に必要な条件を満たすことができていなかった。 In addition, graphene transistors currently have the dilemma that channel mobility is sacrificed when the on / off ratio is increased, and that the drain current does not saturate in transistor channels where channel mobility is maximized. And did not meet the requirements for practical application.
　本発明の目的は、高いチャネル移動度と高いオン／オフ比とを両立しうる相変化チャネルトランジスタ及びその駆動方法を提供することにある。 An object of the present invention is to provide a phase change channel transistor capable of achieving both high channel mobility and high on / off ratio, and a driving method thereof.
　実施形態の一観点によれば、電界の印加によりトポロジカル相転移が生じる相変化材料を含むチャネル層と、前記チャネル層に接続されたソース電極及びドレイン電極と、前記チャネル層の第１の面上に形成された絶縁膜と、前記絶縁膜上に形成された第１のゲート電極とを有する相変化チャネルトランジスタが提供される。 According to one aspect of the embodiment, a channel layer including a phase change material that causes a topological phase transition by application of an electric field, a source electrode and a drain electrode connected to the channel layer, and a first surface of the channel layer There is provided a phase change channel transistor having an insulating film formed on the first insulating film and a first gate electrode formed on the insulating film.
　また、実施形態の他の観点によれば、電界の印加によりトポロジカル相転移が生じる相変化材料を含むチャネル層と、前記チャネル層に接続されたソース電極及びドレイン電極と、前記チャネル層の第１の面上に形成された絶縁膜と、前記絶縁膜上に形成された第１のゲート電極と、前記ソース電極と前記ドレイン電極との間の前記チャネル層の第２の面上に形成された第２のゲート電極とを有する相変化チャネルトランジスタの駆動方法であって、前記第１のゲート電極と前記第２のゲート電極との間に印加する電界により、前記チャネル層の前記相変化材料を、通常の絶縁体とトポロジカル絶縁体との間で変化させることにより、前記ソース電極と前記ドレイン電極との間に流れる電流のスイッチングを行う相変化チャネルトランジスタの駆動方法が提供される。 According to another aspect of the embodiment, a channel layer including a phase change material in which a topological phase transition is caused by application of an electric field, a source electrode and a drain electrode connected to the channel layer, and a first of the channel layer An insulating film formed on the first surface, a first gate electrode formed on the insulating film, and a second surface of the channel layer between the source electrode and the drain electrode. A method of driving a phase change channel transistor having a second gate electrode, wherein the phase change material of the channel layer is applied by an electric field applied between the first gate electrode and the second gate electrode. A phase change channel transistor that switches between a current flowing between the source electrode and the drain electrode by changing between a normal insulator and a topological insulator. Driving method is provided.
　開示の相変化チャネルトランジスタ及びその駆動方法によれば、高いチャネル移動度と高いオン／オフ比とを両立することができる。 According to the disclosed phase change channel transistor and its driving method, both high channel mobility and high on / off ratio can be achieved.
図１は、第１実施形態による相変化チャネルトランジスタの構造を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing the structure of the phase change channel transistor according to the first embodiment. 図２は、Ｓｂ２Ｔｅ３におけるＺ２不変量と外部電界との関係を示すグラフである。FIG. 2 is a graph showing the relationship between the Z 2 invariant and the external electric field in Sb 2 Te 3 . 図３は、Ｓｂ２Ｔｅ３の構造を示す概略図である。FIG. 3 is a schematic diagram showing the structure of Sb 2 Te 3 . 図４は、第１実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図（その１）である。FIG. 4 is an energy band diagram (part 1) for explaining the operation of the phase change channel transistor according to the first embodiment. 図５は、第１実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図（その２）である。FIG. 5 is an energy band diagram (part 2) for explaining the operation of the phase change channel transistor according to the first embodiment. 図６は、第１実施形態による相変化チャネルトランジスタの製造方法を示す工程断面図（その１）である。FIG. 6 is a process cross-sectional view (part 1) illustrating the method of manufacturing the phase change channel transistor according to the first embodiment. 図７は、第１実施形態による相変化チャネルトランジスタの製造方法を示す工程断面図（その２）である。FIG. 7 is a process cross-sectional view (part 2) illustrating the method of manufacturing the phase change channel transistor according to the first embodiment. 図８は、第２実施形態による相変化チャネルトランジスタの構造を示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing the structure of the phase change channel transistor according to the second embodiment. 図９は、第２実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図（その１）である。FIG. 9 is an energy band diagram (part 1) for explaining the operation of the phase change channel transistor according to the second embodiment. 図１０は、第２実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図（その２）である。FIG. 10 is an energy band diagram (part 2) for explaining the operation of the phase change channel transistor according to the second embodiment. 図１１は、第２実施形態による相変化チャネルトランジスタの製造方法を示す工程断面図（その１）である。FIG. 11 is a process cross-sectional view (part 1) illustrating the method of manufacturing the phase change channel transistor according to the second embodiment. 図１２は、第２実施形態による相変化チャネルトランジスタの製造方法を示す工程断面図（その２）である。FIG. 12 is a process cross-sectional view (part 2) illustrating the method of manufacturing the phase change channel transistor according to the second embodiment. 図１３は、第３実施形態による相変化チャネルトランジスタの構造を示す概略断面図である。FIG. 13 is a schematic cross-sectional view showing the structure of the phase change channel transistor according to the third embodiment. 図１４は、第３実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図（その１）である。FIG. 14 is an energy band diagram (part 1) for explaining the operation of the phase change channel transistor according to the third embodiment. 図１５は、第３実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図（その２）である。FIG. 15 is an energy band diagram (part 2) for explaining the operation of the phase change channel transistor according to the third embodiment.
　［第１実施形態］
　第１実施形態による相変化チャネルトランジスタ及びその製造方法について図１乃至図７を用いて説明する。 [First Embodiment]
The phase change channel transistor and the manufacturing method thereof according to the first embodiment will be described with reference to FIGS.
　図１は、本実施形態による相変化チャネルトランジスタの構造を示す概略断面図である。図２は、Ｓｂ２Ｔｅ３におけるＺ２不変量と外部電界との関係を示すグラフである。図３は、Ｓｂ２Ｔｅ３の構造を示す概略図である。図４及び図５は、本実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図である。図６及び図７は、本実施形態による相変化チャネルトランジスタの製造方法を示す工程断面図である。 FIG. 1 is a schematic cross-sectional view illustrating the structure of the phase change channel transistor according to the present embodiment. FIG. 2 is a graph showing the relationship between the Z 2 invariant and the external electric field in Sb 2 Te 3 . FIG. 3 is a schematic diagram showing the structure of Sb 2 Te 3 . 4 and 5 are energy band diagrams illustrating the operation of the phase change channel transistor according to the present embodiment. 6 and 7 are process cross-sectional views illustrating the method of manufacturing the phase change channel transistor according to the present embodiment.
　はじめに、本実施形態による相変化チャネルトランジスタの構造について図１乃至図３を用いて説明する。 First, the structure of the phase change channel transistor according to the present embodiment will be explained with reference to FIGS.
　シリコン基板１０上には、酸化シリコン層１２が形成されている。酸化シリコン層１２は、厚膜部１６Ａと、厚膜部１６Ａを挟むように配置された薄膜部１６Ｂと、厚膜部１６Ａと薄膜部１６Ｂとの境界部に配置された傾斜部１６Ｃとを有する酸化シリコン層１２が形成されている。 A silicon oxide layer 12 is formed on the silicon substrate 10. The silicon oxide layer 12 includes a thick film portion 16A, a thin film portion 16B disposed so as to sandwich the thick film portion 16A, and an inclined portion 16C disposed at a boundary portion between the thick film portion 16A and the thin film portion 16B. A silicon oxide layer 12 is formed.
　酸化シリコン層１２上には、相変化材料層２０が形成されている。厚膜部１６Ａの相変化材料層２０上には、ゲート電極２２が形成されている。ゲート電極２２を挟むように配置された薄膜部１６Ｂの相変化材料層２０上には、ソース電極２４及びドレイン電極２６が形成されている。 A phase change material layer 20 is formed on the silicon oxide layer 12. A gate electrode 22 is formed on the phase change material layer 20 of the thick film portion 16A. A source electrode 24 and a drain electrode 26 are formed on the phase change material layer 20 of the thin film portion 16B disposed so as to sandwich the gate electrode 22 therebetween.
　なお、シリコン基板１０は、バックゲート電極としても用いられるものである。シリコン基板１０の代わりに、シリコン基板１０上に絶縁層を介して形成された導電層を形成してもよい。本願明細書では、バックゲート電極として用いる導電層を、「ゲート電極」と呼ぶこともある。 The silicon substrate 10 is also used as a back gate electrode. Instead of the silicon substrate 10, a conductive layer formed on the silicon substrate 10 via an insulating layer may be formed. In the present specification, a conductive layer used as a back gate electrode may be referred to as a “gate electrode”.
　本実施形態による相変化チャネルトランジスタは、相変化材料層２０をチャネル層とし、ソース電極２４とドレイン電極２６との間に流れる電流を、シリコン基板１０とゲート電極２２との間に印加する電界によって制御するものである。 In the phase change channel transistor according to the present embodiment, the phase change material layer 20 is used as a channel layer, and a current flowing between the source electrode 24 and the drain electrode 26 is applied by an electric field applied between the silicon substrate 10 and the gate electrode 22. It is something to control.
　これまでのグラフェントランジスタの開発においては、非ディラック電子系について最適化されてきた従来型のトランジスタ動作モデルを用いたアプローチが取られていた。 In the development of graphene transistors so far, an approach using a conventional transistor operation model that has been optimized for non-Dirac electronic systems has been taken.
　しかしながら、そもそもディラック電子系と非ディラック電子系とでは、キャリアの有効方程式からしてまったく異なっている。実際、グラフェンでは、キャリアの有効方程式はトポロジカル絶縁体の表面状態と同様に質量ゼロのディラック方程式と同形の１階の微分方程式となるのに対して、非ディラック電子系である通常の半導体では、有効方程式はシュレーディンガー方程式と同形の２階の微分方程式である。そして、この２階の微分方程式の形を、無理に、質量ゼロのディラック電子系のバンド構造に当てはめれば、その有効質量は無限大となってしまう。 However, in the first place, Dirac electronic systems and non-Dirac electronic systems are completely different from the effective equation of carriers. In fact, in graphene, the effective carrier equation is a first-order differential equation of the same shape as the mass-free Dirac equation, similar to the surface state of the topological insulator, whereas in a normal semiconductor that is a non-Dirac electron system, The effective equation is a second-order differential equation that is identical to the Schroedinger equation. If the form of this second-order differential equation is forcibly applied to the band structure of a Dirac electron system with zero mass, the effective mass becomes infinite.
　このように、非ディラック電子系のためのモデルを、ディラック電子系に適用するという従来のアプローチは、グラフェントランジスタの性能を劣化させているだけでなく、理論的に破綻している。 Thus, the conventional approach of applying a model for a non-Dirac electronic system to the Dirac electronic system not only deteriorates the performance of the graphene transistor but also theoretically fails.
　このようなことに鑑み、本願発明者等は、ディラック電子系の伝導特性の源であるトポロジカル位相に着目した。トポロジカル位相とは、ハミルトニアンの外部パラメーターが変化する際の波動関数の位相変化であり、ベリー位相とも呼ばれている。この位相から計算されるＺ２不変量は、トポロジカル絶縁体と通常の絶縁体という２つのトポロジカル量子相を特徴づけており、量子相ごとに別々の値をとる。 In view of the above, the inventors of the present application focused on the topological phase, which is the source of the conduction characteristics of the Dirac electronic system. The topological phase is a phase change of the wave function when the external parameter of the Hamiltonian changes, and is also called a Berry phase. The Z 2 invariant calculated from this phase characterizes two topological quantum phases, a topological insulator and a normal insulator, and takes different values for each quantum phase.
　トポロジカル絶縁体では、質量ゼロのディラック電子系の特殊なバンド構造は、内核電子の相対論的効果から生じる。これは、トポロジカル絶縁体に含まれる重元素では、内核電子が相対論的効果が無視できないほどの速い速度（～光速の１０％）で運動しているからである。この相対論的効果のうちで、非相対論的なシュレーディンガー方程式に対する補正として最も大きいのは、電子の軌道運動量とスピンの相互作用である。そのため、トポロジカル絶縁体では、スピン軌道相互作用がなければ縮退していたはずのエネルギー準位が分裂して、バンド構造が変化する。その結果、物質内部に対応するバンドには絶縁体のようにギャップがあるのに、表面準位に対応する２つのバンドは伝導体のように交差するという、特殊なバンド構造がもたらされる(非特許文献１～３)。 In a topological insulator, the special band structure of the zero-mass Dirac electron system arises from the relativistic effect of the inner core electrons. This is because, in the heavy elements contained in the topological insulator, the inner core electrons move at such a high speed that the relativistic effect cannot be ignored (˜10% of the speed of light). Of these relativistic effects, the largest correction to the non-relativistic Schroedinger equation is the interaction between the orbital momentum of electrons and spin. Therefore, in the topological insulator, the energy level that would have been degenerated if there was no spin-orbit interaction was split, and the band structure changed. As a result, there is a special band structure in which the band corresponding to the inside of the material has a gap like an insulator, but the two bands corresponding to the surface level intersect like a conductor (non-conducting). Patent Documents 1 to 3).
　トポロジカル絶縁体という名称は、位相幾何学、トポロジーに由来している。これは、位相幾何学における不変量が、図形の連続的変形によっては変化しないのと同様に、バンド構造を特徴づける指標が、電子ハミルトニアンの連続的変形によっては変化しないからである。 The name topological insulator is derived from topology and topology. This is because the index characterizing the band structure does not change with the continuous deformation of the electronic Hamiltonian, just as the invariant in topology does not change with the continuous deformation of the figure.
　現在では、トポロジカル絶縁体は、理論的に可能というだけでなく、現実に存在することが確認されている。ただ、熔融合金の冷却法等によって作製された単結晶は、トポロジカル絶縁体となっても、伝導状態が真空との界面に限られるため、電子デバイスに直ちに応用できるものではなかった。 At present, it has been confirmed that topological insulators are not only theoretically possible but actually exist. However, even if a single crystal produced by a method of cooling molten metal or the like is a topological insulator, it cannot be immediately applied to an electronic device because its conduction state is limited to the interface with vacuum.
　本願発明者等は、真空との界面だけでなく、総ての合金層の境界がトポロジカル伝導状態となりうる超格子構造を探し当て、その超格子構造を用いたデバイスを提案している（特許文献１及び特許文献２）。このような超格子構造を用いることにより、デバイス内においてトポロジカル伝導状態を実現することが可能となり、低消費電力化を実現することができる。 The inventors of the present application have found a superlattice structure in which not only the interface with the vacuum but also the boundaries of all the alloy layers can be in a topological conduction state, and have proposed a device using the superlattice structure (Patent Document 1). And Patent Document 2). By using such a superlattice structure, it is possible to realize a topological conduction state in the device and to realize low power consumption.
　また、本願発明者等は、外部電場によるトポロジカル量子相の転移を用いることで、グラフェントランジスタ性能のジレンマを解消できることを新たに見出した。 In addition, the inventors of the present application have newly found that the dilemma of the graphene transistor performance can be eliminated by using the topological quantum phase transition by the external electric field.
　通常、トポロジカル量子相の転移とは、ビスマス・テルル合金、アンチモン・テルル合金で実験的に示されているように、それらの合金組成によって、通常の絶縁体がトポロジカル絶縁体に変化することとして知られている。ところが、最近の理論計算により、外部電場の変化もまた、超格子構造をもつ固体に量子相転移を引き起こしうることが示唆されている（非特許文献４）。 Usually, the transition of the topological quantum phase is known as a change from a normal insulator to a topological insulator depending on the alloy composition, as experimentally shown for bismuth-tellurium and antimony-tellurium alloys. It has been. However, recent theoretical calculations suggest that changes in the external electric field can also cause a quantum phase transition in a solid having a superlattice structure (Non-Patent Document 4).
　図２は、Ｓｂ２Ｔｅ３に外部電場を印加したときのＺ２不変量の変化を示すグラフである(非特許文献４から引用)。図において、Ｚ２不変量が０のときは通常の絶縁体を表し、Ｚ２不変量が１のときはトポロジカル絶縁体を表す。図中、●印のプロットが３ＱＬｓの場合であり、■印のプロットが４ＱＬｓの場合である。ＱＬとは、図３に示すように、５原子層で形成されるＳｂ２Ｔｅ３の単位構造層（図中、「ONE QUINTUPLE LAYER」と表す）であり、「３ＱＬｓ」はこの単位構造層が３層積層されたものであり、「４ＱＬｓ」はこの単位構造層が４層積層されたものである。外部電場は、図３に示すように、単位構造層に対して垂直方向に印加している。 FIG. 2 is a graph showing changes in the Z 2 invariant when an external electric field is applied to Sb 2 Te 3 (cited from Non-Patent Document 4). In the figure, when the Z 2 invariant is 0, it represents a normal insulator, and when the Z 2 invariant is 1, it represents a topological insulator. In the figure, the ● mark plot is 3QLs, and the ▪ mark plot is 4QLs. As shown in FIG. 3, QL is a unit structure layer of Sb 2 Te 3 formed of five atomic layers (in the figure, expressed as “ONE QUINTUPLE LAYER”), and “3QLs” Three layers are stacked, and “4QLs” is a stack of four unit structure layers. As shown in FIG. 3, the external electric field is applied in a direction perpendicular to the unit structure layer.
　図２に示すように、３ＱＬｓのＳｂ２Ｔｅ３では、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化する。逆に、４ＱＬｓのＳｂ２Ｔｅ３では、外部電場の印加によってトポロジカル絶縁体から通常の絶縁体へと変化する。Ｓｂ２Ｔｅ３では、単位構造層が３層以下の場合には外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化し、単位構造層が４層以上の場合には外部電場の印加によってトポロジカル絶縁体から通常の絶縁体へと変化することが確認されている。 As shown in FIG. 2, in Sb 2 Te 3 of 3QLs, it changes from a normal insulator to a topological insulator by application of an external electric field. On the other hand, in Sb 2 Te 3 of 4QLs, it changes from a topological insulator to a normal insulator by application of an external electric field. In Sb 2 Te 3 , when the number of unit structure layers is three or less, the application of an external electric field changes from a normal insulator to a topological insulator, and when the number of unit structure layers is four or more, an external electric field is applied. Is confirmed to change from a topological insulator to a normal insulator.
　本願発明者等は、上述の超格子構造がトポロジカル絶縁体となることを、第一原理計算からのバンド構造と、円偏光の反射率の変化の両方で確認した（非特許文献５）。検証を行った超格子構造は、ゲルマニウムとテルルからなる結晶合金層とアンチモンとテルルからなる結晶合金層とを、それぞれのもつ＜１１１＞面軸とｃ軸とを整合させて積層構造として形成したものである。第一原理計算によれば、アンチモン－テルル合金層が１ブロック数以上のときに超格子構造はトポロジカル絶縁体となり、６ブロックより厚いときには通常の絶縁体となることを見いだした。そして、本願発明者等は、シリコンウェーハ上にアンチモン－テルル合金層の厚さを変えた前記超格子型相変化膜を形成し、外部磁場を面に対して垂直方向に加え、時間反転対称性を壊すことでスピン電子密度を変化させ、この状態に円偏光の光を入射させて反射率の変化を測定した。すると、サンプルの縁に存在するはずのスピン流の変化が確認され、本願発明者等の超格子構造がトポロジカル絶縁体となることが結論づけられた。また、空間反転対称性が電場によって崩れると大きなラシュバ効果を伴って通常の絶縁体に相転移することを見い出した。 The inventors of the present application have confirmed that the above-described superlattice structure is a topological insulator by both the band structure from the first principle calculation and the change in reflectance of circularly polarized light (Non-patent Document 5). The superlattice structure that has been verified was formed as a laminated structure in which a crystalline alloy layer composed of germanium and tellurium and a crystalline alloy layer composed of antimony and tellurium are aligned with the <111> plane axis and the c-axis of each. Is. According to the first-principles calculation, it was found that the superlattice structure becomes a topological insulator when the antimony-tellurium alloy layer has one block or more, and becomes a normal insulator when it is thicker than 6 blocks. Then, the inventors of the present application formed the superlattice type phase change film with the thickness of the antimony-tellurium alloy layer changed on the silicon wafer, applied an external magnetic field in the direction perpendicular to the plane, and time-reversal symmetry The spin electron density was changed by breaking and the circularly polarized light was incident on this state, and the change in reflectance was measured. Then, the change of the spin current that should exist at the edge of the sample was confirmed, and it was concluded that the superlattice structure of the present inventors becomes a topological insulator. We also found that when the space reversal symmetry is broken by an electric field, it undergoes a phase transition to a normal insulator with a large Rashba effect.
　したがって、外部電場の印加によってトポロジカル量子相の転移が生じるこのような材料の層を含む相変化材料層２０をチャネル層に用いることで、トポロジカル伝導状態で動作するトランジスタを実現することができる。 Therefore, a transistor that operates in a topological conduction state can be realized by using, as a channel layer, the phase change material layer 20 including a layer of such a material in which a topological quantum phase transition is caused by application of an external electric field.
　本実施形態による相変化チャネルトランジスタの相変化材料層２０に適用可能な、外部電場によりトポロジカル量子相の転移が生じる材料としては、特に限定されるものではないが、例えば、Ｇｅ（ゲルマニウム）、Ｔｅ（テルル）又はＢｉ（ビスマス）を主成分とする材料層が挙げられる。或いは、相変化材料層２０は、Ｇｅ、Ｓｂ及びＴｅを主成分としていてもよく、Ｇｅ、Ｂｉ及びＴｅを主成分としていてもよく、Ａｌ、Ｓｂ及びＴｅを主成分としていてもよく、Ａｌ、Ｂｉ及びＴｅを主成分としていてもよい。なお、「主成分」とは、最も多く含有している成分を意味する。 A material that can be applied to the phase change material layer 20 of the phase change channel transistor 20 according to the present embodiment and causes the transition of the topological quantum phase by an external electric field is not particularly limited, but, for example, Ge (germanium), Te (Tellurium) or Bi (bismuth) as a main component layer. Alternatively, the phase change material layer 20 may have Ge, Sb and Te as main components, Ge, Bi and Te as main components, Al, Sb and Te as main components, Al, Bi and Te may be the main components. The “main component” means the component that is contained most.
　相変化材料層２０の主成分を構成する元素の組み合わせとしては、ＧｅとＳｂとＴｅとの組み合わせや、ＧｅとＢｉとＴｅの組み合わせや、ＡｌとＳｂとＴｅとの組み合わせや、ＡｌとＢｉとＴｅとの組み合わせ等が挙げられ、これらの中ではＧｅとＳｂとＴｅとの組み合わせが好ましい。 As a combination of elements constituting the main component of the phase change material layer 20, a combination of Ge, Sb and Te, a combination of Ge, Bi and Te, a combination of Al, Sb and Te, Al and Bi and The combination with Te etc. is mentioned, Among these, the combination of Ge, Sb, and Te is preferable.
　相変化材料層２０の構成成分としては、相変化材料層２０がＧｅ、Ｓｂ及びＴｅを主成分とする場合には、ＧｅＴｅ、Ｓｂ２Ｔｅ３等が挙げられる。また、相変化材料層２０がＧｅ、Ｂｉ及びＴｅを主成分とする場合には、ＧｅＴｅ、Ｂｉ２Ｔｅ３、Ｂｉ等が挙げられる。また、相変化材料層２０がＡｌ、Ｓｂ及びＴｅを主成分とする場合には、ＡｌＴｅ、Ｓｂ２Ｔｅ３等が挙げられる。また、相変化材料層２０がＡｌ、Ｂｉ及びＴｅを主成分とする場合には、ＡｌＴｅ、Ｂｉ２Ｔｅ３、Ｂｉ等が挙げられる。 Examples of components of the phase change material layer 20 include GeTe and Sb 2 Te 3 when the phase change material layer 20 is mainly composed of Ge, Sb, and Te. Further, when the phase change material layer 20 is mainly composed of Ge, Bi, and Te, GeTe, Bi 2 Te 3 , Bi, and the like can be given. Further, when the phase change material layer 20 is mainly composed of Al, Sb, and Te, AlTe, Sb 2 Te 3 and the like can be cited. In the case where the phase change material layer 20 is mainly composed of Al, Bi, and Te, AlTe, Bi 2 Te 3 , Bi, and the like can be given.
　Ｇｅ、Ｓｂ及びＴｅを主成分とする相変化材料層２０では、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを隣接して積層することが望ましい。これにより、ＧｅＴｅ層とＳｂ２Ｔｅ３層とにより構成される超格子構造を形成することができる。 In the phase change material layer 20 mainly composed of Ge, Sb, and Te, it is desirable that the GeTe layer and the Sb 2 Te 3 layer are laminated adjacent to each other. Thereby, a superlattice structure composed of the GeTe layer and the Sb 2 Te 3 layer can be formed.
　次に、本実施形態による相変化チャネルトランジスタの動作について、図１、図４及び図５を用いて説明する。 Next, the operation of the phase change channel transistor according to the present embodiment will be described with reference to FIGS.
　ここでは、相変化材料層２０は、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化するものであるものとする。例えば、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを積層した超格子構造の相変化材料層２０では、６ＱＬ以上のＳｂ２Ｔｅ３層を用いる。 Here, the phase change material layer 20 is assumed to change from a normal insulator to a topological insulator by application of an external electric field. For example, in the phase change material layer 20 having a superlattice structure in which a GeTe layer and an Sb 2 Te 3 layer are stacked, an Sb 2 Te 3 layer of 6QL or more is used.
　まず、トランジスタをオフ状態にする電圧印加条件について説明する。 First, voltage application conditions for turning off the transistor will be described.
　トランジスタをオフ状態とするときには、トップゲート電極であるゲート電極２２には、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも小さい負の電圧ＶＴＧ，Ｓを印加する。また、バックゲート電極としてのシリコン基板１０には、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも小さい正の電圧ＶＢＧ，Ｓを印加する。また、ソース電極２４は接地するものとし、ドレイン電極２６には所定のソース－ドレイン間電圧が印加されるように正の電圧を印加する。 When the transistor is turned off, a negative voltage V TG, S smaller than a threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the gate electrode 22 that is the top gate electrode. A positive voltage V BG, S smaller than the threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the silicon substrate 10 as the back gate electrode. The source electrode 24 is grounded, and a positive voltage is applied to the drain electrode 26 so that a predetermined source-drain voltage is applied.
　トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図４に示すようになる。図４中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。 When such a voltage is applied to each terminal of the transistor, an energy band structure in a region from the source region to the drain region through the channel region is as illustrated in FIG. In FIG. 4, E F is the Fermi level, E C is the band edge of the conduction band, E V is the band edge of the valence band, U is represents the electrostatic potential.
　まず、相変化材料層２０は、トポロジカル相転移を起こさない程度の電界が印加された状態となり、エネルギーバンドギャップが開いた状態（通常の絶縁体の状態）となる。 First, the phase change material layer 20 is in a state where an electric field of a level that does not cause a topological phase transition is applied, and an energy band gap is opened (a state of a normal insulator).
　ソース領域及びドレイン領域では、酸化シリコン層１２が薄く、相変化材料層２０がバックゲート電極に近接していることから、バックゲートによる静電支配が強くなっており、静電ポテンシャルＵはフェルミ準位よりも大きく引き下げられる。なお、このように静電的に静電ポテンシャルとフェルミ準位のエネルギー差を変化させることで、キャリア濃度を制御する手法を電界効果ドーピングという。 In the source region and the drain region, since the silicon oxide layer 12 is thin and the phase change material layer 20 is close to the back gate electrode, electrostatic control by the back gate is strong, and the electrostatic potential U is Fermi quasi. It is lowered more than the rank. Note that a technique for controlling the carrier concentration by electrostatically changing the energy difference between the electrostatic potential and the Fermi level in this way is called field effect doping.
　これに対して、チャネル領域では、酸化シリコン層１２が厚く、バックゲートによる静電支配が弱いことに加えて、トップゲートの電圧ＶＴＧ，Ｓの影響をも受けて、静電ポテンシャルＵはフェルミ準位ＥＦにより近い値となる。 In contrast, in the channel region, the silicon oxide layer 12 is thick and the electrostatic control by the back gate is weak. In addition, the electrostatic potential U is affected by the top gate voltages V TG and S , and the electrostatic potential U is Fermi. It becomes a value closer to the level E F.
　この結果、チャネル領域の静電ポテンシャルＵがソース領域及びドレイン領域の静電ポテンシャルＵよりも高くなり、エネルギーバンドもそれにつれて曲がることになる。すると、チャネル領域では伝導帯の底のエネルギーＥＣがソース領域のフェルミ準位ＥＦよりも高くなり、ドレイン電流が流れなくなり、トランジスタはオフ状態となる。 As a result, the electrostatic potential U in the channel region becomes higher than the electrostatic potential U in the source region and the drain region, and the energy band bends accordingly. Then, the channel region is higher than the Fermi level E F of the bottom energy E C is the source region of the conduction band, the drain current does not flow, the transistor is turned off.
　次に、トランジスタをオン状態にする電圧印加条件について説明する。 Next, voltage application conditions for turning on the transistor will be described.
　トランジスタをオン状態とするときには、トップゲート電極であるゲート電極２２には、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも大きい正の電圧ＶＴＧ，Ｓを印加する。また、バックゲート電極であるシリコン基板１０には、オフ状態と同様の、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも小さい正の電圧ＶＢＧ，Ｓを印加する。また、ソース電極２４は接地するものとし、ドレイン電極２６には所定のソース－ドレイン間電圧が印加されるように正の電圧を印加する。 When the transistor is turned on, a positive voltage V TG, S larger than the threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the gate electrode 22 that is the top gate electrode. Further, a positive voltage V BG, S smaller than the threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the silicon substrate 10 as the back gate electrode, as in the off state. The source electrode 24 is grounded, and a positive voltage is applied to the drain electrode 26 so that a predetermined source-drain voltage is applied.
　トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図５に示すようになる。図５中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。 When such a voltage is applied to each terminal of the transistor, an energy band structure in a region from the source region to the drain region through the channel region is as illustrated in FIG. In Figure 5, E F is the Fermi level, E C is the band edge of the conduction band, E V is the band edge of the valence band, U is represents the electrostatic potential.
　まず、チャネル領域の相変化材料層２０には、トポロジカル相転移を起こすために十分な電界が印加された状態となり、エネルギーバンドギャップが閉じた状態（トポロジカル絶縁体の状態）となる。 First, the phase change material layer 20 in the channel region is in a state where a sufficient electric field is applied to cause the topological phase transition, and the energy band gap is closed (topological insulator state).
　ソース領域及びドレイン領域では、酸化シリコン層１２が薄く、相変化材料層２０がバックゲート電極に近接していることから、バックゲートによる静電支配が強くなっており、静電ポテンシャルＵはフェルミ準位ＥＦよりも大きく引き下げられたままである。 In the source region and the drain region, since the silicon oxide layer 12 is thin and the phase change material layer 20 is close to the back gate electrode, electrostatic control by the back gate is strong, and the electrostatic potential U is Fermi quasi. much remains were lowered greater than E F.
　この結果、ソース領域とドレイン領域との間を隔てていたエネルギー障壁は低くなる。そして、静電ポテンシャルＵに合わせて伝導帯の底のエネルギーＥＣも曲がることとなり、フェルミ準位ＥＦの電子はドレイン領域からソース領域へとバリスティック（或いは量子コヒーレンスを保ったまま）に透過できることとなり、ドレイン電流が流れ、トランジスタはオン状態となる。 As a result, the energy barrier separating the source region and the drain region is lowered. Then, it is also bend energy E C at the bottom of the conduction band in accordance with the electrostatic potential U, transmitting the burr and the Fermi level of the electrons of E F from the drain region to the source region stick (or keeping the quantum coherence) As a result, drain current flows and the transistor is turned on.
　ドレイン電圧Ｖｄを正に大きくしていくと、ドレイン領域のフェルミ準位ＥＦは、ソース領域のフェルミ準位ＥＦよりも下に押し下げられる。これにより、ソース領域側の伝導帯の電子は、ドレイン領域側の開いているエネルギー準位へと抜けられるようになる。 As it just increases the drain voltage Vd, the Fermi level E F of the drain region is depressed below the Fermi level E F of the source region. As a result, electrons in the conduction band on the source region side can escape to the open energy level on the drain region side.
　このトランジスタのチャネル領域は縮退極限のため、ドレイン電流は、ソース領域のフェルミ準位ＥＦとドレイン領域のフェルミ準位ＥＦに差に比例する。つまり、ドレイン電流は、ドレイン電圧比に比例して大きくなる。しかし、ドレイン領域のフェルミ準位ＥＦがチャネル領域から離れたソース領域の伝導帯の底のエネルギーＥＣよりも小さくなると、やがて、ドレイン電流はそれ以上、増えなくなる（非特許文献６）。すなわち、ドレイン電流は、飽和する。 The channel region of the transistor due to the degeneracy extreme, the drain current is proportional to the difference in the Fermi level E F the Fermi level E F and the drain region of the source region. That is, the drain current increases in proportion to the drain voltage ratio. However, the Fermi level E F of the drain region is smaller than the energy E C at the bottom of the conduction band of the source region remote from the channel region, eventually, the drain current is more, not increasing (Non-Patent Document 6). That is, the drain current is saturated.
　このように、本実施形態による相変化チャネルトランジスタによれば、従来のグラフェントランジスタのようなジレンマに阻まれることなく、チャネル領域におけるキャリア移動度を最大化しつつ、ドレイン電流を飽和させることができる。 Thus, according to the phase change channel transistor according to the present embodiment, the drain current can be saturated while maximizing the carrier mobility in the channel region without being obstructed by the dilemma of the conventional graphene transistor.
　次に、本実施形態による相変化チャネルトランジスタの製造方法について図６及び図７を用いて説明する。 Next, the manufacturing method of the phase change channel transistor according to the present embodiment will be explained with reference to FIGS.
　まず、面方位が（１００）面であるシリコン基板１０上に、例えば熱酸化法により、例えば温度９００℃の酸素雰囲気中で４００分間加熱することで膜厚４００ｎｍの酸化シリコン層１２を形成する。 First, a 400 nm-thick silicon oxide layer 12 is formed on a silicon substrate 10 having a (100) plane orientation by, for example, thermal oxidation for 400 minutes in an oxygen atmosphere at a temperature of 900 ° C., for example.
　次いで、フォトリソグラフィにより、酸化シリコン層１２上に、ゲート電極２２の形成予定領域（厚膜部１６Ａ）を覆うフォトレジスト膜１４を形成する（図６（ａ））。 Next, a photoresist film 14 is formed on the silicon oxide layer 12 by photolithography so as to cover a region where the gate electrode 22 is to be formed (thick film portion 16A) (FIG. 6A).
　次いで、フォトレジスト１４をマスクとして、例えば弗酸系水溶液を用いたウェットエッチングにより酸化シリコン層１２をエッチングし、フォトレジスト膜１４で覆われていない領域（薄膜部１６Ｂ）の酸化シリコン層１２の膜厚を例えば１０ｎｍ程度まで薄膜化する。たとえば、弗酸、弗化アンモニウム水溶液、および水を組成１：１：４で混合した水溶液で１０分間程度エッチングすることで、約３９０ｎｍ程度の熱酸化膜をエッチングできる。また、１０ｎｍ程度の酸化膜を残存させる以外にも、一端熱酸化膜をすべて除去した後、改めて熱酸化により１０ｎｍ程度の熱酸化膜を形成してもよい。（図６（ｂ））。 Next, using the photoresist 14 as a mask, the silicon oxide layer 12 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, and the silicon oxide layer 12 film in a region (thin film portion 16B) not covered with the photoresist film 14 is etched. The thickness is reduced to about 10 nm, for example. For example, a thermal oxide film of about 390 nm can be etched by etching for about 10 minutes with an aqueous solution in which hydrofluoric acid, ammonium fluoride aqueous solution, and water are mixed at a composition of 1: 1: 4. In addition to leaving the oxide film having a thickness of about 10 nm, the thermal oxide film having a thickness of about 10 nm may be formed again by thermal oxidation after removing the whole thermal oxide film. (FIG. 6B).
　酸化シリコン層１２の厚膜部１６Ａ及び薄膜部１６Ｂの膜厚は、ゲート電極２２及びバックゲートとしてのシリコン基板１０からの静電的な影響を考慮して、適宜選択することが望ましい。すなわち、厚膜部１６Ａの膜厚は、厚くするほどに、より小さなゲート電圧でオフ状態を実現できるようになる。また、薄膜部１６Ｂの膜厚は、薄くするほどに、ソース領域及びドレイン領域におけるバックゲートからの静電支配が強くなる。 The film thickness of the thick film portion 16A and the thin film portion 16B of the silicon oxide layer 12 is desirably selected as appropriate in consideration of electrostatic influences from the gate electrode 22 and the silicon substrate 10 as the back gate. That is, as the film thickness of the thick film portion 16A is increased, the off state can be realized with a smaller gate voltage. Further, as the film thickness of the thin film portion 16B is reduced, electrostatic control from the back gate in the source region and the drain region becomes stronger.
　酸化シリコン層１２をウェットエッチングにより除去しているのは、厚膜部１６Ａと薄膜部１６Ｂとの間に傾斜部１６Ｃを形成することで、後工程で形成する相変化材料層２０の形成面の段差をなだらかにするためである。たとえば、弗酸、弗化アンモニウム水溶液、および水を組成１：１：４で混合した水溶液で１０分間程度エッチングすることで、約３０度程度の角度を持つ傾斜部を作製できる。 The reason why the silicon oxide layer 12 is removed by wet etching is that the inclined portion 16C is formed between the thick film portion 16A and the thin film portion 16B, so that the formation surface of the phase change material layer 20 formed in a later process is removed. This is to smooth the steps. For example, an inclined portion having an angle of about 30 degrees can be produced by etching for about 10 minutes with an aqueous solution in which hydrofluoric acid, an aqueous ammonium fluoride solution, and water are mixed at a composition of 1: 1: 4.
　次いで、例えばアッシングにより、フォトレジスト１４を除去する（図６（ｃ））。 Next, the photoresist 14 is removed by, for example, ashing (FIG. 6C).
　次いで、厚膜部１２Ａ、薄膜部１２Ｂ及び傾斜部１２Ｃが設けられた酸化シリコン層１２上に、例えばスパッタ法により、チャネルとなる相変化材料層２０を形成する（図７（ａ））。相変化材料層２０としては、例えば、ゲルマニウムとテルルからなる結晶合金層（ＧｅＴｅ層）と、アンチモンとテルルからなる結晶合金層（Ｓｂ２Ｔｅ３層）とを、それぞれのもつ＜１１１＞面軸とｃ軸とが整合するように積層した超格子構造を適用することができる。 Next, a phase change material layer 20 to be a channel is formed on the silicon oxide layer 12 provided with the thick film portion 12A, the thin film portion 12B, and the inclined portion 12C, for example, by sputtering (FIG. 7A). As the phase change material layer 20, for example, a <111> face axis of a crystal alloy layer (GeTe layer) made of germanium and tellurium and a crystal alloy layer (Sb 2 Te 3 layer) made of antimony and tellurium, respectively. It is possible to apply a superlattice structure laminated so that the c-axis and the c-axis are aligned.
　例えば、Ｇｅ、Ｓｂ、Ｔｅそれぞれの純金属からなるターゲットを配置したＲＦスパッタリング装置を用い、圧力０．５Ｐａ下で、スパッタガスにＡｒを用い、Ｔｅターゲットには１２．５Ｗのパワーを、Ｓｂターゲットには１２．８Ｗのパワーを、Ｇｅターゲットには４５Ｗのパワーを適宜印加し、所望の結晶合金層を順次積層していく。基板温度は、成膜する結晶合金層の結晶化相転移温度に応じて適宜選択することが望ましい。例えば、Ｓｂ２Ｔｅ３の結晶化相転移温度は約１００℃、ＧｅＴｅの結晶化相転移温度は最大でも２３０℃であるため、超格子構造を作製するための基板温度は、最低でも２３０℃より高い温度とすることが望ましい。 For example, an RF sputtering apparatus in which targets made of pure metals of Ge, Sb, and Te are arranged, Ar is used as a sputtering gas under a pressure of 0.5 Pa, a power of 12.5 W is used as a Te target, and an Sb target is used. A 12.8 W power is appropriately applied to the Ge target, and a 45 W power is appropriately applied to the Ge target, and desired crystal alloy layers are sequentially stacked. It is desirable that the substrate temperature is appropriately selected according to the crystallization phase transition temperature of the crystal alloy layer to be formed. For example, since the crystallization phase transition temperature of Sb 2 Te 3 is about 100 ° C. and the crystallization phase transition temperature of GeTe is 230 ° C. at the maximum, the substrate temperature for fabricating the superlattice structure is at least 230 ° C. A high temperature is desirable.
　例えば、ＧｅＴｅの１：１組成からなる１ｎｍの膜と、Ｓｂ２Ｔｅ３組成からなる６ｎｍの膜（Ｓｂ２Ｔｅ３の１ｎｍは１ＱＬに相当）とを繰り返し積層する。これにより、［（Ｇｅ２Ｔｅ２）／（Ｓｂ２Ｔｅ３）６］の繰り返しからなる超格子構造の相変化材料層２０を形成する。 For example, a 1 nm film having a 1: 1 composition of GeTe and a 6 nm film having a Sb 2 Te 3 composition (1 nm of Sb 2 Te 3 corresponds to 1QL) are repeatedly stacked. Thereby, the phase change material layer 20 having a superlattice structure composed of repetition of [(Ge 2 Te 2 ) / (Sb 2 Te 3 ) 6 ] is formed.
　次いで、フォトリソグラフィ及びエッチングにより、相変化材料層２０を所定の形状にパターニングする（図７（ｂ））。このパターニング工程は、例えば複数のトランジスタを形成する際に隣接素子間を分離する場合など、必要に応じて適宜行えばよい。 Next, the phase change material layer 20 is patterned into a predetermined shape by photolithography and etching (FIG. 7B). This patterning step may be appropriately performed as necessary, for example, when adjacent elements are separated when forming a plurality of transistors.
　次いで、相変化材料層２０上に、例えばスパッタ法により、例えば膜厚３０ｎｍ程度の、電極となる導電材料、例えばＴｉＮ層を形成する。例えば、純金属Ｔｉターゲットを装備したＲＦスパッタ装置を用いて、例えばＡｒと窒素を１：１で混合した０．１Ｐａのガス中で１ｋＷのパワーでスパッタを行うことにより、ＴｉＮ層を形成する。 Next, a conductive material to be an electrode, for example, a TiN layer having a thickness of, for example, about 30 nm is formed on the phase change material layer 20 by, for example, sputtering. For example, the TiN layer is formed by performing sputtering at a power of 1 kW in a gas of 0.1 Pa in which Ar and nitrogen are mixed at 1: 1, for example, using an RF sputtering apparatus equipped with a pure metal Ti target.
　次いで、フォトリソグラフィ及びエッチングによりこのＴｉＮ層をパターニングし、厚膜部１６Ａの相変化材料層２０上に配置されたゲート電極２２と、ゲート電極２２を挟むように薄膜部１６Ｂの相変化材料層２０上に配置されたソース電極２４及びドレイン電極２６とを形成する（図７（ｃ））。電極層のエッチングには、ドライエッチング法及びウェットエッチング法を適時選択して使用できる。例えばドライエッチング法では、ＨＢｒとＡｒの混合ガス中で１５００ＷのＲＦプラズマパワーにおいて３０秒程度処理を行うことにより、３０ｎｍのＴｉＮをエッチングできる。この組成に限らず、ＡｒのみやＣｌ２等のガスも使用できる。また、ウェットエッチング法では、ＨＦとＨ２Ｏ２との混合溶液等が使用できる。弗酸、過酸化水素及び水を約１：１：１０程度の組成で混合した溶液で約１５分エッチングを行うことにより、３０ｎｍのＴｉＮをエッチングできる。ゲート電極２２のゲート長は、例えば１００ｎｍとし、ソース電極２４とドレイン電極２６との間隔は、例えば５００ｎｍとする。 Next, this TiN layer is patterned by photolithography and etching, and the phase change material layer 20 of the thin film portion 16B is sandwiched between the gate electrode 22 disposed on the phase change material layer 20 of the thick film portion 16A and the gate electrode 22. The source electrode 24 and the drain electrode 26 disposed on the upper side are formed (FIG. 7C). For etching the electrode layer, a dry etching method and a wet etching method can be selected and used as appropriate. For example, in dry etching, 30 nm of TiN can be etched by performing a treatment for about 30 seconds at 1500 W of RF plasma power in a mixed gas of HBr and Ar. Not only this composition but also gas such as Ar or Cl 2 can be used. In the wet etching method, a mixed solution of HF and H 2 O 2 or the like can be used. By performing etching for about 15 minutes with a solution in which hydrofluoric acid, hydrogen peroxide, and water are mixed at a composition of about 1: 1: 10, 30 nm of TiN can be etched. The gate length of the gate electrode 22 is, for example, 100 nm, and the distance between the source electrode 24 and the drain electrode 26 is, for example, 500 nm.
　なお、例えば図７（ｃ）に示すように、相変化材料層２０をパターニングした側面部に接してソース電極２４及びドレイン電極２６を形成すれば、導電率の高い合金結晶層に直接ソース側からキャリアを注入できるため、より大きい電流を得ることが期待できる。 For example, as shown in FIG. 7C, if the source electrode 24 and the drain electrode 26 are formed in contact with the side surface portion on which the phase change material layer 20 is patterned, the alloy crystal layer having high conductivity is directly applied from the source side. Since carriers can be injected, a larger current can be expected.
　このように、本実施形態によれば、通常の絶縁体とトポロジカル絶縁体との間で相転移が生じる相変化材料によりチャネル層を形成し、通常の絶縁体とトポロジカル絶縁体との間の相転移を利用してスイッチングを行うので、高いチャネル移動度と高いオン／オフ比とを両立することができる。また、ドレイン電流を飽和させることもできる。 As described above, according to the present embodiment, the channel layer is formed of the phase change material in which the phase transition occurs between the normal insulator and the topological insulator, and the phase between the normal insulator and the topological insulator is formed. Since switching is performed using transition, both high channel mobility and high on / off ratio can be achieved. In addition, the drain current can be saturated.
　［第２実施形態］
　第２実施形態による相変化チャネルトランジスタ及びその製造方法について図８乃至図１２を用いて説明する。図１乃至図７に示す第１実施形態による相変化チャネルトランジスタ及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Second Embodiment]
A phase change channel transistor and a method of manufacturing the same according to the second embodiment will be described with reference to FIGS. Components similar to those of the phase change channel transistor and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 7 are denoted by the same reference numerals, and description thereof is omitted or simplified.
　図８は、本実施形態による相変化チャネルトランジスタの構造を示す概略断面図である。図９及び図１０は、本実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図である。図１１及び図１２は、本実施形態による相変化チャネルトランジスタの製造方法を示す工程断面図である。 FIG. 8 is a schematic cross-sectional view showing the structure of the phase change channel transistor according to the present embodiment. 9 and 10 are energy band diagrams illustrating the operation of the phase change channel transistor according to the present embodiment. 11 and 12 are process cross-sectional views illustrating the method of manufacturing the phase change channel transistor according to the present embodiment.
　はじめに、本実施形態による相変化チャネルトランジスタの構造について図８を用いて説明する。 First, the structure of the phase change channel transistor according to the present embodiment will be explained with reference to FIG.
　シリコン基板１０上には、酸化シリコン層１２が形成されている。酸化シリコン層１２は、薄膜部１６Ｂと、薄膜部１６Ｂを挟むように配置された厚膜部１６Ａと、厚膜部１６Ａと薄膜部１６Ｂとの境界部に配置された傾斜部１６Ｃとを有する酸化シリコン層１２が形成されている。 A silicon oxide layer 12 is formed on the silicon substrate 10. The silicon oxide layer 12 includes a thin film portion 16B, a thick film portion 16A disposed so as to sandwich the thin film portion 16B, and an inclined portion 16C disposed at a boundary portion between the thick film portion 16A and the thin film portion 16B. A silicon layer 12 is formed.
　酸化シリコン層１２上には、相変化材料層２０が形成されている。薄膜部１６Ｂの相変化材料層２０上には、ゲート電極２２が形成されている。相変化材料層２０上の、薄膜部１６Ｂから厚膜部１６Ａに至る領域には、ソース電極２４及びドレイン電極２６が形成されている。 A phase change material layer 20 is formed on the silicon oxide layer 12. A gate electrode 22 is formed on the phase change material layer 20 of the thin film portion 16B. In the region from the thin film portion 16B to the thick film portion 16A on the phase change material layer 20, a source electrode 24 and a drain electrode 26 are formed.
　なお、シリコン基板１０は、バックゲート電極としても用いられるものである。シリコン基板１０の代わりに、シリコン基板１０上に絶縁層を介して形成された導電層を形成してもよい。厚膜部１６Ａを設けることにはバックゲートによる静電支配が弱める効果があるため、トランジスタ間の素子分離を行う場合などには有効である。 The silicon substrate 10 is also used as a back gate electrode. Instead of the silicon substrate 10, a conductive layer formed on the silicon substrate 10 via an insulating layer may be formed. Providing the thick film portion 16A has an effect of weakening the electrostatic control by the back gate, and is therefore effective when performing element isolation between transistors.
　次に、本実施形態による相変化チャネルトランジスタの動作について、図８乃至図１０を用いて説明する。 Next, the operation of the phase change channel transistor according to the present embodiment will be described with reference to FIGS.
　ここでは、相変化材料層２０は、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化するものであるものとする。例えば、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを積層した超格子構造の相変化材料層２０では、６ＱＬ以上のＳｂ２Ｔｅ３層を用いる。 Here, the phase change material layer 20 is assumed to change from a normal insulator to a topological insulator by application of an external electric field. For example, in the phase change material layer 20 having a superlattice structure in which a GeTe layer and an Sb 2 Te 3 layer are stacked, an Sb 2 Te 3 layer of 6QL or more is used.
　まず、トランジスタをオフ状態にする電圧印加条件について説明する。 First, voltage application conditions for turning off the transistor will be described.
　トランジスタをオフ状態とするときには、トップゲート電極であるゲート電極２２には、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも小さい負の電圧ＶＴＧ，Ｓを印加する。また、バックゲート電極であるシリコン基板１０には、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも小さい正の電圧ＶＢＧ，Ｓを印加する。また、ソース電極２４は接地するものとし、ドレイン電極２６には所定のソース－ドレイン間電圧が印加されるように正の電圧を印加する。 When the transistor is turned off, a negative voltage V TG, S smaller than a threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the gate electrode 22 that is the top gate electrode. Further, a positive voltage V BG, S smaller than a threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the silicon substrate 10 that is the back gate electrode. The source electrode 24 is grounded, and a positive voltage is applied to the drain electrode 26 so that a predetermined source-drain voltage is applied.
　トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図９に示すようになる。図９中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。 When such a voltage is applied to each terminal of the transistor, an energy band structure in a region from the source region to the drain region through the channel region is as illustrated in FIG. In Figure 9, E F is the Fermi level, E C is the band edge of the conduction band, E V is the band edge of the valence band, U is represents the electrostatic potential.
　まず、相変化材料層２０は、トポロジカル相転移を起こさない程度の電界が印加された状態となり、エネルギーバンドギャップが開いた状態（通常の絶縁体の状態）となる。 First, the phase change material layer 20 is in a state where an electric field of a level that does not cause a topological phase transition is applied, and an energy band gap is opened (a state of a normal insulator).
　ソース電極２４及びドレイン電極２６の電位差により、エネルギーバンドは、酸化シリコン層１０の厚さの変化により違いによる勾配の変化は生じるものの、全体的にソースからドレイン領域へと傾斜することになる。 Due to the potential difference between the source electrode 24 and the drain electrode 26, the energy band is inclined from the source to the drain region as a whole, although the change in the gradient due to the difference occurs due to the change in the thickness of the silicon oxide layer 10.
　バックゲート１０への電圧印加によりバンド端ＥＣとＥＶはバンドギャップ内のフェルミ準位ＥＦを挟み込む位置に引き下げられる。このエネルギーバンドの形状によりドレイン電流が流れなくなり、トランジスタはオフ状態となる。 Band edge E C and E V by applying a voltage to the back gate 10 is lowered to a position sandwiching the Fermi level E F in the band gap. The drain current does not flow due to the shape of this energy band, and the transistor is turned off.
　次に、トランジスタをオン状態にする電圧印加条件について説明する。 Next, voltage application conditions for turning on the transistor will be described.
　トランジスタをオン状態とするときには、トップゲート電極であるゲート電極２２には、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも大きい正の電圧ＶＴＧ，Ｓを印加する。また、バックゲート電極であるシリコン基板１０には、オフ状態と同様の、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも小さい正の電圧ＶＢＧ，Ｓを印加する。また、ソース電極２４は接地するものとし、ドレイン電極２６には所定のソース－ドレイン間電圧が印加されるように正の電圧を印加する。 When the transistor is turned on, a positive voltage V TG, S larger than the threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the gate electrode 22 that is the top gate electrode. Further, a positive voltage V BG, S smaller than the threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the silicon substrate 10 as the back gate electrode, as in the off state. The source electrode 24 is grounded, and a positive voltage is applied to the drain electrode 26 so that a predetermined source-drain voltage is applied.
　トランジスタの各端子にこのような電圧を印加すると、ソース領域からチャネル領域を介してドレイン領域に至る領域のエネルギーバンド構造は、図１０に示すようになる。図１０中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。 When such a voltage is applied to each terminal of the transistor, an energy band structure in a region from the source region to the drain region through the channel region is as illustrated in FIG. In Figure 10, E F is the Fermi level, E C is the band edge of the conduction band, E V is the band edge of the valence band, U is represents the electrostatic potential.
　まず、チャネル領域の相変化材料層２０には、トップゲートとバックゲートからトポロジカル相転移を起こすのに十分な電界が印加された状態となり、エネルギーバンドギャップが閉じた状態（トポロジカル絶縁体の状態）となる。また、酸化シリコン１０の厚膜部と薄膜部の境界の上に位置する相変化材料層２０にも、ソース電極２４及びドレイン電極２６とバックゲートの間の電位差から生じる強い電界がかかるために、トポロジカル相転移が起こって、バンドギャップが閉じた状態となる。 First, the phase change material layer 20 in the channel region is in a state where an electric field sufficient to cause a topological phase transition is applied from the top gate and the back gate, and the energy band gap is closed (topological insulator state). It becomes. Further, since the phase change material layer 20 located on the boundary between the thick film portion and the thin film portion of the silicon oxide 10 is also subjected to a strong electric field resulting from a potential difference between the source electrode 24 and the drain electrode 26 and the back gate, A topological phase transition occurs and the band gap is closed.
　この結果、伝導帯の底のエネルギーＥＣと価電子帯のエネルギーＥＶとが一致する。また、ソース領域、チャンネル領域、ドレイン領域でフェルミ準位ＥＦが伝導帯の底ＥＣの上に位置するので、キャリア電子エネルギーバンドの傾斜をソースからドレインへと下って行くことになる。つまりは、ドレイン電流が流れ、トランジスタはオン状態となる。 As a result, the energy E V energy E C and the valence band at the bottom of the conduction band match. The source region, the channel region, the Fermi level E F in the drain region is located on the bottom E C of the conduction band, so that the inclination of the carrier electron energy band going down from source to drain. That is, a drain current flows and the transistor is turned on.
　このエネルギーバンドの傾斜はオフ状態のときと同様に、ドレイン電圧Ｖｄを正に大きくすることで、ドレイン領域のフェルミ準位ＥＦが、ソース領域のフェルミ準位ＥＦよりも下に押し下げられることで生じたものである。これにより、ソース領域側の伝導帯の電子は、ドレイン領域側では占有されていないエネルギー準位へと抜けられるようになる。 As in the case of slope off state of the energy band, by just increasing the drain voltage Vd, the Fermi level E F of the drain region is pushed down below the Fermi level E F of the source region This is what happened. As a result, electrons in the conduction band on the source region side can escape to energy levels not occupied on the drain region side.
　このトランジスタのチャネル領域は縮退極限のため、ドレイン電流は、ソース領域のフェルミ準位とドレイン領域のフェルミ準位に差に比例する。つまり、ドレイン電流は、ドレイン電圧比に比例して大きくなる。 Since the channel region of this transistor is a degenerate limit, the drain current is proportional to the difference between the Fermi level of the source region and the Fermi level of the drain region. That is, the drain current increases in proportion to the drain voltage ratio.
　このように、本実施形態による相変化チャネルトランジスタによれば、従来のグラフェントランジスタのようなジレンマに阻まれることなく、チャネル領域におけるキャリア移動度を最大化させることができる。 Thus, according to the phase change channel transistor according to the present embodiment, the carrier mobility in the channel region can be maximized without being obstructed by the dilemma like the conventional graphene transistor.
　次に、本実施形態による相変化チャネルトランジスタの製造方法について図１１及び図１２を用いて説明する。 Next, the manufacturing method of the phase change channel transistor according to the present embodiment will be explained with reference to FIGS.
　まず、面方位が（１００）面であるシリコン基板１０上に、例えば熱酸化法により、例えば温度９００℃の酸素雰囲気中で４００分間加熱することで膜厚４００ｎｍの酸化シリコン層１２を形成する。 First, a 400 nm-thick silicon oxide layer 12 is formed on a silicon substrate 10 having a (100) plane orientation by, for example, thermal oxidation for 400 minutes in an oxygen atmosphere at a temperature of 900 ° C., for example.
　次いで、フォトリソグラフィにより、酸化シリコン層１２上に、ソース電極２４及びドレイン電極２６の形成予定領域（厚膜部１６Ａ）を覆うフォトレジスト膜１４を形成する（図１１（ａ））。 Next, a photoresist film 14 is formed on the silicon oxide layer 12 by photolithography to cover a region (thick film portion 16A) where the source electrode 24 and the drain electrode 26 are to be formed (FIG. 11A).
　次いで、フォトレジスト１４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより酸化シリコン層１２をエッチングし、フォトレジスト膜１４で覆われていない領域（薄膜部１６Ｂ）の酸化シリコン層１２の膜厚を例えば１０ｎｍ程度まで薄膜化する（図１１（ｂ））。たとえば、弗酸、弗化アンモニウム水溶液及び水を組成１：１：４で混合した水溶液で１０分間程度エッチングすることで、約３９０ｎｍ程度の熱酸化膜をエッチングできる。また、１０ｎｍ程度の酸化膜を残存させる以外にも、一端熱酸化膜をすべて除去した後、改めて熱酸化により１０ｎｍ程度の熱酸化膜を形成してもよい。 Next, using the photoresist 14 as a mask, the silicon oxide layer 12 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, and the film thickness of the silicon oxide layer 12 in a region not covered with the photoresist film 14 (thin film portion 16B). Is thinned to about 10 nm, for example (FIG. 11B). For example, a thermal oxide film of about 390 nm can be etched by etching for about 10 minutes with an aqueous solution in which hydrofluoric acid, ammonium fluoride aqueous solution and water are mixed at a composition of 1: 1: 4. In addition to leaving the oxide film having a thickness of about 10 nm, the thermal oxide film having a thickness of about 10 nm may be formed again by thermal oxidation after removing the whole thermal oxide film.
　次いで、例えばアッシングにより、フォトレジスト１４を除去する（図１１（ｃ））。 Next, the photoresist 14 is removed by, for example, ashing (FIG. 11C).
　次いで、厚膜部１２Ａ、薄膜部１２Ｂ及び傾斜部１２Ｃが設けられた酸化シリコン層１２上に、例えばスパッタ法により、チャネルとなる相変化材料層２０を形成する（図１２（ａ））。 Next, a phase change material layer 20 serving as a channel is formed on the silicon oxide layer 12 provided with the thick film portion 12A, the thin film portion 12B, and the inclined portion 12C, for example, by sputtering (FIG. 12A).
　次いで、フォトリソグラフィ及びエッチングにより、相変化材料層２０を所定の形状にパターニングする（図１２（ｂ））。このパターニング工程は、例えば複数のトランジスタを形成する際に隣接素子間を分離する場合など、必要に応じて適宜行えばよい。 Next, the phase change material layer 20 is patterned into a predetermined shape by photolithography and etching (FIG. 12B). This patterning step may be appropriately performed as necessary, for example, when adjacent elements are separated when forming a plurality of transistors.
　次いで、相変化材料層２０上に、例えばスパッタ法により、例えば膜厚３０ｎｍ程度の、電極となる導電材料、例えばＴｉＮ層を形成する。例えば、純金属Ｔｉターゲットを装備したＲＦスパッタ装置を用いて、例えばＡｒと窒素を１：１で混合した０．１Ｐａのガス中で１ｋＷのパワーでスパッタを行うことにより、ＴｉＮ層を形成する。 Next, a conductive material to be an electrode, for example, a TiN layer having a thickness of, for example, about 30 nm is formed on the phase change material layer 20 by, for example, sputtering. For example, the TiN layer is formed by performing sputtering at a power of 1 kW in a gas of 0.1 Pa in which Ar and nitrogen are mixed at 1: 1, for example, using an RF sputtering apparatus equipped with a pure metal Ti target.
　次いで、フォトリソグラフィ及びエッチングによりこのＴｉＮ層をパターニングし、薄膜部１６Ｂの相変化材料層２０上に配置されたゲート電極２２と、薄膜部１６Ｂから厚膜部１６Ａに至る領域の相変化材料層２０上に配置されたソース電極２４及びドレイン電極２６とを形成する（図１２（ｃ））。電極層のエッチングにはドライエッチング法及びウェットエッチング法を適時選択して使用できる。例えばドライエッチング法では、ＨＢｒとＡｒの混合ガス中で１５００ＷのＲＦプラズマパワーにおいて３０秒程度処理を行うことにより、３０ｎｍのＴｉＮをエッチングできる。この組成に限らず、ＡｒのみやＣｌ２等のガスも使用できる。また、ウェットエッチング法では、ＨＦとＨ２Ｏ２との混合溶液等が使用できる。弗酸、過酸化水素及び水を約１：１：１０程度の組成で混合した溶液で約１５分エッチングを行うことにより、３０ｎｍのＴｉＮをエッチングできる。ゲート電極２２のゲート長は、例えば１００ｎｍとし、ソース電極２４とドレイン電極２６との間隔は、例えば５００ｎｍとする。 Next, this TiN layer is patterned by photolithography and etching, and the gate electrode 22 disposed on the phase change material layer 20 of the thin film portion 16B and the phase change material layer 20 in the region extending from the thin film portion 16B to the thick film portion 16A. The source electrode 24 and the drain electrode 26 arranged on the upper side are formed (FIG. 12C). For etching the electrode layer, a dry etching method and a wet etching method can be selected and used as appropriate. For example, in dry etching, 30 nm of TiN can be etched by performing a treatment for about 30 seconds at 1500 W of RF plasma power in a mixed gas of HBr and Ar. Not only this composition but also gas such as Ar or Cl 2 can be used. In the wet etching method, a mixed solution of HF and H 2 O 2 or the like can be used. By performing etching for about 15 minutes with a solution in which hydrofluoric acid, hydrogen peroxide, and water are mixed at a composition of about 1: 1: 10, 30 nm of TiN can be etched. The gate length of the gate electrode 22 is, for example, 100 nm, and the distance between the source electrode 24 and the drain electrode 26 is, for example, 500 nm.
　このように、本実施形態によれば、ドレイン電流を飽和させることはできないが、通常の絶縁体とトポロジカル絶縁体との間で相転移が生じる相変化材料によりチャネル層を形成し、通常の絶縁体とトポロジカル絶縁体との間の相転移を利用してスイッチングを行うので、高いチャネル移動度と高いオン／オフ比とを両立することができる。 As described above, according to this embodiment, the drain current cannot be saturated, but the channel layer is formed of the phase change material in which the phase transition occurs between the normal insulator and the topological insulator, and the normal insulation is performed. Since switching is performed using the phase transition between the body and the topological insulator, both high channel mobility and high on / off ratio can be achieved.
　［第３実施形態］
　第３実施形態による相変化チャネルトランジスタ及びその製造方法について図１３乃至図１５を用いて説明する。図１乃至図１２に示す第１及び第２実施形態による相変化チャネルトランジスタ及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Third Embodiment]
A phase change channel transistor and a method of manufacturing the same according to the third embodiment will be described with reference to FIGS. Components similar to those of the phase change channel transistor and the manufacturing method thereof according to the first and second embodiments illustrated in FIGS. 1 to 12 are denoted by the same reference numerals, and description thereof is omitted or simplified.
　図１３は、本実施形態による相変化チャネルトランジスタの構造を示す概略断面図である。図１４及び図１５は、本実施形態による相変化チャネルトランジスタの動作を説明するエネルギーバンド図である。 FIG. 13 is a schematic cross-sectional view showing the structure of the phase change channel transistor according to the present embodiment. 14 and 15 are energy band diagrams illustrating the operation of the phase change channel transistor according to the present embodiment.
　はじめに、本実施形態による相変化チャネルトランジスタの構造について図１３を用いて説明する。 First, the structure of the phase change channel transistor according to the present embodiment will be explained with reference to FIG.
　シリコン基板１０上には、酸化シリコン層１２が形成されている。酸化シリコン層１２は、薄膜部１６Ｂと、薄膜部１６Ｂを挟むように配置された厚膜部１６Ａと、厚膜部１６Ａと薄膜部１６Ｂとの境界部に配置された傾斜部１６Ｃとを有する酸化シリコン層１２が形成されている。 A silicon oxide layer 12 is formed on the silicon substrate 10. The silicon oxide layer 12 includes a thin film portion 16B, a thick film portion 16A disposed so as to sandwich the thin film portion 16B, and an inclined portion 16C disposed at a boundary portion between the thick film portion 16A and the thin film portion 16B. A silicon layer 12 is formed.
　酸化シリコン層１２上には、相変化材料層２０が形成されている。相変化材料層２０上の、薄膜部１６Ｂから厚膜部１６Ａに至る領域には、ソース電極２４及びドレイン電極２６が形成されている。 A phase change material layer 20 is formed on the silicon oxide layer 12. In the region from the thin film portion 16B to the thick film portion 16A on the phase change material layer 20, a source electrode 24 and a drain electrode 26 are formed.
　このように、本実施形態による相変化チャネルトランジスタは、図１３に示すように、ソース電極２４とドレイン電極２６との間にゲート電極２２が設けられていないほかは、図８に示す第２実施形態による相変化チャネルトランジスタと同様である。 As described above, the phase change channel transistor according to the present embodiment is the second embodiment shown in FIG. 8 except that the gate electrode 22 is not provided between the source electrode 24 and the drain electrode 26 as shown in FIG. This is the same as the phase change channel transistor according to the form.
　なお、図１３に示す相変化チャネルトランジスタでは、酸化シリコン層１２に厚膜部１６Ａと薄膜部１６Ｂとを設けているが、酸化シリコン層１２の膜厚は、薄膜部１６Ｂの厚さで一定としてもよい。 In the phase change channel transistor shown in FIG. 13, the thick film portion 16A and the thin film portion 16B are provided in the silicon oxide layer 12. However, the thickness of the silicon oxide layer 12 is constant with the thickness of the thin film portion 16B. Also good.
　次に、本実施形態による相変化チャネルトランジスタの動作について、図１３乃至図１５を用いて説明する。 Next, the operation of the phase change channel transistor according to the present embodiment will be described with reference to FIGS.
　ここでは、相変化材料層２０は、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化するものであるものとする。例えば、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを積層した超格子構造の相変化材料層２０では、６ＱＬｓ以上のＳｂ２Ｔｅ３層を用いる。 Here, the phase change material layer 20 is assumed to change from a normal insulator to a topological insulator by application of an external electric field. For example, in the phase change material layer 20 having a superlattice structure in which a GeTe layer and an Sb 2 Te 3 layer are stacked, an Sb 2 Te 3 layer of 6QLs or more is used.
　まず、トランジスタをオフ状態にする電圧印加条件について説明する。 First, voltage application conditions for turning off the transistor will be described.
　トランジスタをオフ状態とするときには、バックゲート電極であるシリコン基板１０には、相変化材料層２０がトポロジカル相変化を起こす閾値電圧ＶＴＧ Ｃよりも小さい正の電圧を印加する。また、ソース電極２４は接地するものとし、ドレイン電極２６には所定のソース－ドレイン間電圧が印加されるように正の電圧を印加する。 When the transistor is turned off, a positive voltage smaller than the threshold voltage V TG C at which the phase change material layer 20 causes a topological phase change is applied to the silicon substrate 10 that is the back gate electrode. The source electrode 24 is grounded, and a positive voltage is applied to the drain electrode 26 so that a predetermined source-drain voltage is applied.
　トランジスタの各端子にこのような電圧を印加すると、ソース領域からドレイン領域に至る領域のエネルギーバンド構造は、図１４に示すようになる。図１４中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。 When such a voltage is applied to each terminal of the transistor, an energy band structure in a region from the source region to the drain region is as illustrated in FIG. In Figure 14, E F is the Fermi level, E C is the band edge of the conduction band, E V is the band edge of the valence band, U is represents the electrostatic potential.
　まず、相変化材料層２０は、トポロジカル相転移を起こさない程度の電界が印加された状態となり、エネルギーバンドギャップが開いた状態（通常の絶縁体の状態）となる。また、ソース電極２４及びドレイン電極２６の電位差により、エネルギーバンドは、酸化シリコン層１０の厚さの変化により違いによる勾配の変化は生じるものの、全体的にソースからドレイン領域へと傾斜することになる。　 First, the phase change material layer 20 is in a state where an electric field of a level that does not cause a topological phase transition is applied, and an energy band gap is opened (a state of a normal insulator). Further, due to the potential difference between the source electrode 24 and the drain electrode 26, the energy band is inclined from the source to the drain region as a whole, although the change in the gradient due to the difference occurs due to the change in the thickness of the silicon oxide layer 10. . *
　バックゲート１０への電圧印加によりバンド端ＥＣ、ＥＶはバンドギャップ内のフェルミ準位ＥＦを挟み込む位置に引き下げられる。このエネルギーバンドの形状により、ソース－ドレイン間に電流は流れず、トランジスタはオフ状態となる。 Band edge E C by applying a voltage to the back gate 10, E V is lowered to a position sandwiching the Fermi level E F in the band gap. Due to the shape of this energy band, no current flows between the source and the drain, and the transistor is turned off.
　次に、トランジスタをオン状態にする電圧印加条件について説明する。 Next, voltage application conditions for turning on the transistor will be described.
　トランジスタをオン状態とするときには、バックゲート電極１０には、相変化材料層２０がトポロジカル相転移を起こす閾値電圧ＶＴＧ Ｃよりも大きい正の電圧を印加する。また、ソース電極２４は接地するものとし、ドレイン電極２６には所定のソース－ドレイン間電圧が印加されるように正の電圧を印加する。 When the transistor is turned on, a positive voltage larger than the threshold voltage V TG C at which the phase change material layer 20 causes a topological phase transition is applied to the back gate electrode 10. The source electrode 24 is grounded, and a positive voltage is applied to the drain electrode 26 so that a predetermined source-drain voltage is applied.
　トランジスタの各端子にこのような電圧を印加すると、ソース領域からドレイン領域に至る領域のエネルギーバンド構造は、図１５に示すようになる。図１５中、ＥＦはフェルミ準位、ＥＣは伝導帯のバンド端、ＥＶは価電子帯のバンド端、Ｕは静電ポテンシャルを表している。 When such a voltage is applied to each terminal of the transistor, an energy band structure in a region from the source region to the drain region is as shown in FIG. In Figure 15, E F is the Fermi level, E C is the band edge of the conduction band, E V is the band edge of the valence band, U is represents the electrostatic potential.
　まず、チャネル領域の相変化材料層２０には、ソース電極２４及びドレイン電極２６とバックゲートの間の電位差から生じる強い電界がかかるために、トポロジカル相転移が起こって、エネルギーバンドギャップが閉じた状態（トポロジカル絶縁体の状態）となる。 First, since a strong electric field resulting from a potential difference between the source electrode 24 and the drain electrode 26 and the back gate is applied to the phase change material layer 20 in the channel region, a topological phase transition occurs and the energy band gap is closed. (State of topological insulator).
　この結果、伝導帯の底のエネルギーＥＣと価電子帯のエネルギーＥＶとが一致する。また、ソース領域、チャンネル領域、ドレイン領域で、フェルミ準位ＥＦが伝導帯の底のエネルギーＥＣよりも高くなる。すると、キャリア電子エネルギーバンドの傾斜をソースからドレインへと下って行くことができる。つまりは、ドレイン電流が流れ、トランジスタはオン状態となる。 As a result, the energy E V energy E C and the valence band at the bottom of the conduction band match. The source region, the channel region, the drain region, the Fermi level E F is higher than the energy E C at the bottom of the conduction band. The slope of the carrier electron energy band can then be lowered from the source to the drain. That is, a drain current flows and the transistor is turned on.
　このエネルギーバンドの傾斜はオフ状態のときと同様に、ドレイン電圧Ｖｄを正に大きくすることで、ドレイン領域のフェルミ準位ＥＦが、ソース領域のフェルミ準位ＥＦよりも下に押し下げられることで生じたものである。これにより、ソース領域側の伝導帯の電子は、ドレイン領域側では占有されていないエネルギー準位へと抜けられるようになる。 As in the case of slope off state of the energy band, by just increasing the drain voltage Vd, the Fermi level E F of the drain region is pushed down below the Fermi level E F of the source region This is what happened. As a result, electrons in the conduction band on the source region side can escape to energy levels not occupied on the drain region side.
　このトランジスタのチャネル領域は縮退極限のため、ドレイン電流は、ソース領域のフェルミ準位とドレイン領域のフェルミ準位に差に比例する。つまり、ドレイン電流は、ドレイン電圧比に比例して大きくなる。 Since the channel region of this transistor is a degenerate limit, the drain current is proportional to the difference between the Fermi level of the source region and the Fermi level of the drain region. That is, the drain current increases in proportion to the drain voltage ratio.
　本実施形態による相変化チャネルトランジスタでは、ドレイン電流を飽和させることはできないが、相変化材料層２０を通常の絶縁体とトポロジカル絶縁体との間で遷移させることにより、スイッチング素子として動作させることができる。 In the phase change channel transistor according to the present embodiment, the drain current cannot be saturated, but the phase change material layer 20 can be operated as a switching element by transitioning between a normal insulator and a topological insulator. it can.
　本実施形態による相変化チャネルトランジスタの製造方法は、ゲート電極２２を形成しないほかは第２実施形態による相変化チャネルトランジスタの製造方法と同様である。 The manufacturing method of the phase change channel transistor according to the present embodiment is the same as the manufacturing method of the phase change channel transistor according to the second embodiment except that the gate electrode 22 is not formed.
　このように、本実施形態によれば、通常の絶縁体とトポロジカル絶縁体との間で相転移が生じる相変化材料によりチャネル層を形成し、通常の絶縁体とトポロジカル絶縁体との間の相転移を利用してスイッチングを行うので、高いチャネル移動度と高いオン／オフ比とを両立することができる。 As described above, according to the present embodiment, the channel layer is formed of the phase change material in which the phase transition occurs between the normal insulator and the topological insulator, and the phase between the normal insulator and the topological insulator is formed. Since switching is performed using transition, both high channel mobility and high on / off ratio can be achieved.
　［変形実施形態］
　上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.
　例えば、上記実施形態では、電界の印加によりトポロジカル相の転移が生じる相変化材料として、Ｇｅ、Ｔｅ又はＢｉを主成分とする相変化材料を例示したが、上記実施形態に適用可能な相変化材料は、これに限定されるものではない。トポロジカル絶縁体に関する研究は始まって間もないものであり、今後様々な材料が見出される可能性がある。電界の印加によって通常の絶縁体とトポロジカル絶縁体との間で相転移するものであれば、Ｇｅ、Ｔｅ又はＢｉを主成分とする相変化材料に代えて適用することが可能である。 For example, in the above embodiment, the phase change material mainly including Ge, Te, or Bi is exemplified as the phase change material in which the transition of the topological phase is caused by the application of the electric field. However, the phase change material applicable to the above embodiment is exemplified. However, the present invention is not limited to this. Research on topological insulators has just begun, and various materials may be found in the future. Any material that undergoes a phase transition between a normal insulator and a topological insulator by application of an electric field can be used instead of a phase change material mainly composed of Ge, Te, or Bi.
　また、第１及び第２実施形態では、酸化シリコン層１２の膜厚を変えているが、酸化シリコン層１２の膜厚は一定として、ゲート電極２２、ソース電極２４、ドレイン電極２６及びバックゲートに印加する電圧によって同様の効果が得られるようにしてもよい。 In the first and second embodiments, the thickness of the silicon oxide layer 12 is changed. However, the thickness of the silicon oxide layer 12 is constant, and the gate electrode 22, the source electrode 24, the drain electrode 26, and the back gate are used. A similar effect may be obtained depending on the applied voltage.
　また、上記実施形態では、ノーマリーオフ型のトランジスタについて説明したが、ノーマリーオン型のトランジスタについても同様に形成することができる。例えば、外部電場の印加によって通常の絶縁体からトポロジカル絶縁体へと変化する相変化材料層２０を用いる代わりに、外部電場の印加によってトポロジカル絶縁体から通常の絶縁体へと変化する相変化材料層２０を用いれば、大きな正のトップゲート電圧を印加する前の状態でオン状態のトランジスタを実現することができる。例えば、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを積層した超格子構造の相変化材料層２０では、１ＱＬｓ以上、５ＱＬｓ以下のＳｂ２Ｔｅ３層を用いればよい。 In the above embodiment, a normally-off type transistor has been described. However, a normally-on type transistor can be formed in the same manner. For example, instead of using the phase change material layer 20 that changes from a normal insulator to a topological insulator by applying an external electric field, the phase change material layer that changes from a topological insulator to a normal insulator by applying an external electric field. When 20 is used, an on-state transistor can be realized before a large positive top gate voltage is applied. For example, in the phase change material layer 20 having a superlattice structure in which a GeTe layer and an Sb 2 Te 3 layer are stacked, an Sb 2 Te 3 layer of 1QLs or more and 5QLs or less may be used.
　また、上記実施形態に記載した相変化チャネルトランジスタの各構成部分の構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。 In addition, the constituent materials, manufacturing conditions, and the like of the respective components of the phase change channel transistor described in the above embodiment are merely examples, and can be appropriately modified or changed according to technical common sense of those skilled in the art. is there.
１０…シリコン基板
１２…酸化シリコン層
１４…フォトレジスト膜
１６Ａ…厚膜部
１６Ｂ…薄膜部
１６Ｃ…傾斜部
２０…相変化材料層
２２，２２Ａ，２２Ｂ，２２Ｃ…ゲート電極
２４…ソース電極
２６…ドレイン電極 DESCRIPTION OF SYMBOLS 10 ... Silicon substrate 12 ... Silicon oxide layer 14 ... Photoresist film 16A ... Thick film part 16B ... Thin film part 16C ... Inclined part 20 ... Phase change material layer 22, 22A, 22B, 22C ... Gate electrode 24 ... Source electrode 26 ... Drain electrode

Claims (9)

  1. 　電界の印加によりトポロジカル相転移が生じる相変化材料を含むチャネル層と、
    　前記チャネル層に接続されたソース電極及びドレイン電極と、
    　前記チャネル層の第１の面上に形成された絶縁膜と、
    　前記絶縁膜上に形成された第１のゲート電極と
    　を有することを特徴とする相変化チャネルトランジスタ。     A channel layer including a phase change material in which a topological phase transition occurs by applying an electric field;
    A source electrode and a drain electrode connected to the channel layer;
    An insulating film formed on the first surface of the channel layer;
    A phase change channel transistor, comprising: a first gate electrode formed on the insulating film.
  2. 　請求項１記載の相変化チャネルトランジスタにおいて、
    　前記ソース電極と前記ドレイン電極との間の前記チャネル層の第２の面上に形成された第２のゲート電極を更に有する
    　ことを特徴とする相変化チャネルトランジスタ。     The phase change channel transistor of claim 1.
    A phase change channel transistor, further comprising a second gate electrode formed on a second surface of the channel layer between the source electrode and the drain electrode.
  3. 　請求項２記載の相変化チャネルトランジスタにおいて、
    　前記第１のゲート電極と前記第２のゲート電極との間の前記絶縁膜の膜厚は、前記第１のゲート電極と前記ソース電極との間の前記絶縁膜の膜厚及び前記第１のゲート電極と前記ドレイン電極との間の前記絶縁膜の膜厚よりも厚くなっている
    　ことを特徴とする相変化チャネルトランジスタ。     The phase change channel transistor of claim 2,
    The film thickness of the insulating film between the first gate electrode and the second gate electrode is equal to the film thickness of the insulating film between the first gate electrode and the source electrode and the first gate electrode. A phase change channel transistor, wherein the phase change channel transistor is thicker than a thickness of the insulating film between a gate electrode and the drain electrode.
  4. 　請求項２記載の相変化チャネルトランジスタにおいて、
    　前記第１のゲート電極と前記第２のゲート電極との間の前記絶縁膜の膜厚は、前記第１のゲート電極と前記ソース電極との間の前記絶縁膜の膜厚及び前記第１のゲート電極と前記ドレイン電極との間の前記絶縁膜の膜厚よりも薄くなっている
    　ことを特徴とする相変化チャネルトランジスタ。     The phase change channel transistor of claim 2,
    The film thickness of the insulating film between the first gate electrode and the second gate electrode is equal to the film thickness of the insulating film between the first gate electrode and the source electrode and the first gate electrode. A phase change channel transistor characterized by being thinner than the thickness of the insulating film between the gate electrode and the drain electrode.
  5. 　請求項１乃至４のいずれか１項に記載の相変化チャネルトランジスタにおいて、
    　前記相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に転移する
    　ことを特徴とする相変化チャネルトランジスタ。     The phase change channel transistor according to any one of claims 1 to 4,
    The phase change material is characterized in that the phase change material transitions from a normal insulator to a topological insulator by applying an electric field.
  6. 　請求項１乃至４のいずれか１項に記載の相変化チャネルトランジスタにおいて、
    　前記相変化材料は、電界の印加によりトポロジカル絶縁体から通常の絶縁体に転移する
    　ことを特徴とする相変化チャネルトランジスタ。     The phase change channel transistor according to any one of claims 1 to 4,
    The phase change material is characterized in that the phase change material transitions from a topological insulator to a normal insulator by applying an electric field.
  7. 　請求項１乃至６のいずれか１項に記載の相変化チャネルトランジスタにおいて、
    　前記チャネル層は、Ｔｅ又はＢｉを主成分とする第１の結晶層と、Ｔｅ又はＢｉを主成分とし前記第１の結晶層とは組成の異なる第２の結晶層との積層構造を有する
    　ことを特徴とする相変化チャネルトランジスタ。     The phase change channel transistor according to any one of claims 1 to 6,
    The channel layer has a stacked structure of a first crystal layer mainly composed of Te or Bi and a second crystal layer composed mainly of Te or Bi and having a composition different from that of the first crystal layer. Phase change channel transistor characterized by.
  8. 　電界の印加によりトポロジカル相転移が生じる相変化材料を含むチャネル層と、前記チャネル層に接続されたソース電極及びドレイン電極と、前記チャネル層の第１の面上に形成された絶縁膜と、前記絶縁膜上に形成された第１のゲート電極と、前記ソース電極と前記ドレイン電極との間の前記チャネル層の第２の面上に形成された第２のゲート電極とを有する相変化チャネルトランジスタの駆動方法であって、
    　前記第１のゲート電極と前記第２のゲート電極との間に印加する電界により、前記チャネル層の前記相変化材料を、通常の絶縁体とトポロジカル絶縁体との間で変化させることにより、前記ソース電極と前記ドレイン電極との間に流れる電流のスイッチングを行う
    　ことを特徴とする相変化チャネルトランジスタの駆動方法。     A channel layer including a phase change material in which topological phase transition is caused by application of an electric field; a source electrode and a drain electrode connected to the channel layer; an insulating film formed on a first surface of the channel layer; A phase change channel transistor having a first gate electrode formed on an insulating film and a second gate electrode formed on a second surface of the channel layer between the source electrode and the drain electrode Driving method,
    By changing the phase change material of the channel layer between a normal insulator and a topological insulator by an electric field applied between the first gate electrode and the second gate electrode, A method for driving a phase change channel transistor, comprising switching a current flowing between a source electrode and the drain electrode.
  9. 　請求項８記載の相変化チャネルトランジスタの駆動方法において、
    　前記ソース電極及び前記ドレイン電極と前記第１のゲート電極との間に印加する電界により、前記チャネル層への電界効果ドーピングを行う
    　ことを特徴とする相変化チャネルトランジスタの駆動方法。
          The method of driving a phase change channel transistor according to claim 8,
    A method of driving a phase-change channel transistor, wherein field effect doping is performed on the channel layer by an electric field applied between the source and drain electrodes and the first gate electrode.
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