WO2014103495A1 - 高周波増幅回路 - Google Patents

高周波増幅回路 Download PDF

Info

Publication number
WO2014103495A1
WO2014103495A1 PCT/JP2013/079072 JP2013079072W WO2014103495A1 WO 2014103495 A1 WO2014103495 A1 WO 2014103495A1 JP 2013079072 W JP2013079072 W JP 2013079072W WO 2014103495 A1 WO2014103495 A1 WO 2014103495A1
Authority
WO
WIPO (PCT)
Prior art keywords
bias
frequency amplifier
voltage
circuit
control element
Prior art date
Application number
PCT/JP2013/079072
Other languages
English (en)
French (fr)
Inventor
廣岡博之
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to CN201380068007.0A priority Critical patent/CN104904117B/zh
Priority to JP2014554205A priority patent/JP5773092B2/ja
Publication of WO2014103495A1 publication Critical patent/WO2014103495A1/ja
Priority to US14/746,896 priority patent/US9525389B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/191—Tuned amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/135—Indexing scheme relating to amplifiers there being a feedback over one or more internal stages in the global amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/18—Indexing scheme relating to amplifiers the bias of the gate of a FET being controlled by a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/555—A voltage generating circuit being realised for biasing different circuit elements

Definitions

  • the present invention relates to a high-frequency amplifier circuit that amplifies and outputs an input high-frequency signal.
  • FIG. 17 is a circuit diagram of a general high-frequency amplifier circuit described in Patent Document 1.
  • a conventional high-frequency amplifier circuit 10P includes an amplifier 101 composed of an npn transistor and a bias determining unit 20P.
  • the emitter of the amplifier 101 is grounded.
  • the base of the amplifier 101 is connected via an input matching circuit 901 to an RF input terminal Pin to which a high frequency signal is input.
  • the collector of the amplifier 101 is connected via an output matching circuit 902 to an RF output terminal Pout from which an amplified high frequency signal is output.
  • the collector of the amplifier 101 through the coil 301 is connected to a drive voltage application terminal P VCC, the drive voltage V CC of the DC from the drive voltage application terminal P VCC is applied to the collector of the amplifier 101.
  • a connection point between the drive voltage application terminal P VCC and the coil 301 is grounded by a capacitor 401.
  • the bias determination unit 20P includes a bias control element 102 made of an npn transistor.
  • the emitter of the bias control element 102 is connected to the base of the amplifier 101 for high frequency amplification via a resistor 201.
  • the collector of the bias control element 102 applied, and bias driving voltage applying terminal P VC0 is connected to the collector of the bias driving voltage applying terminal P VC0 DC bias driving voltage V C0 bias control element 102 from Is done.
  • control voltage V CTL DC from the control voltage input terminal P VCTL is applied to the base of bias control elements 102.
  • a control voltage VCTL corresponding to the operation mode is applied to the base of the bias control element 102.
  • the control voltage V CTL is lowered.
  • the base current IBB supplied from the bias control element 102 to the amplifier 101 for high frequency amplification becomes low, the level of the high frequency signal to be output can be lowered, and power consumption can be suppressed.
  • the control voltage V CTL is increased.
  • the base current IBB supplied from the bias control element 102 to the amplifier 101 for high frequency amplification increases, and the level of the output high frequency signal can be increased.
  • the base current IBB when the base current IBB is lowered in the low linearity mode as described above, the level of the high-frequency signal becomes larger than that of the base current IBB, and the high-frequency signal is applied to the bias control element 102. The influence of the signal will be added. Therefore, the base current IBB supplied to the amplifier 101 for high frequency amplification is also affected by the high frequency signal. As a result, the AM-AM characteristic and the EVM characteristic as a high-frequency amplifier circuit are deteriorated.
  • FIG. 18 is a diagram showing collector current characteristics with respect to output power of a conventional high-frequency amplifier circuit.
  • FIG. 19 is a diagram showing AM-AM characteristics with respect to output power of a conventional high-frequency amplifier circuit.
  • FIG. 20 is a diagram illustrating EVM characteristics with respect to output power of a conventional high-frequency amplifier circuit.
  • the AM-AM characteristic is an index indicating a phase change between input power and output power.
  • EVM characteristics are abbreviations for Error Vector Magnitude characteristics, and are indicators of the performance of the demodulator in a faulty situation.
  • the collector current I CC can be suppressed lower than that in the high linearity mode.
  • a multi-level modulation method is often used as the data transfer amount increases.
  • the AM-AM characteristic and the EVM characteristic are poor in the low linearity mode, and sufficient demodulation performance cannot be obtained.
  • An object of the present invention is to provide a high-frequency amplifier circuit that suppresses deterioration of AM-AM characteristics and EVM characteristics in the low linearity mode.
  • the present invention relates to a high frequency amplifier circuit including a high frequency amplifier that amplifies a high frequency signal, a bias circuit that applies a bias current to the high frequency amplifier, and a control voltage input terminal that determines the bias current.
  • the bias circuit of the high-frequency amplifier circuit includes a first bias control element that supplies a first bias current to the high-frequency amplifier according to a control voltage, and a second bias control element that supplies a second bias current to the high-frequency amplifier according to the control voltage.
  • a bias adjustment circuit for adjusting a potential difference between the first bias current output terminal of the first bias control element and the second bias current output terminal of the second bias control element.
  • the amount of the first bias current and the second bias current supplied to the high frequency amplifier is adjusted by the bias adjustment circuit.
  • a bias current corresponding to the operation mode can be supplied to the high-frequency amplifier.
  • the bias current is increased to some extent in the low linearity mode, an unnecessary increase in the bias current can be suppressed.
  • an unnecessary increase in the collector current I CC of the high frequency amplifier can be suppressed, and deterioration of the AM-AM characteristic and the EVM characteristic can be suppressed.
  • the bias adjustment circuit of the high frequency amplifier circuit of the present invention preferably has the following configuration.
  • the bias adjustment circuit includes an impedance element, a switch circuit, and a bias current adjustment voltage application terminal.
  • the impedance element is connected between the first bias current output terminal of the first bias control element and the second bias current output terminal of the second bias control element.
  • the switch circuit sets the second bias current output terminal to a different first potential or second potential.
  • the bias current adjusting voltage application terminal applies a bias current adjusting voltage to the switch circuit.
  • the switch circuit adjusts the potential of the second bias current output terminal to the first potential or the second potential according to the bias current adjustment voltage.
  • the potential difference between the first bias current output terminal and the second bias current output terminal changes, and the bias current supplied to the high-frequency amplifier circuit is adjusted.
  • the bias current can be adjusted reliably and easily.
  • the switch circuit of the high-frequency amplifier circuit according to the present invention preferably includes a switch element that is on / off controlled in accordance with a bias current adjustment voltage from a bias current adjustment voltage application terminal.
  • the first potential and the second potential are selectively set by turning on and off the switch element.
  • the bias current can be adjusted with a simpler circuit configuration.
  • the high-frequency amplifier circuit of the present invention preferably includes a control voltage synchronization adjustment circuit.
  • the control voltage synchronization adjustment circuit adjusts the voltage applied by the control voltage to the first bias control element and the second bias control element by the bias current adjustment voltage.
  • the bias of the first bias control element and the second bias control element is also adjusted.
  • the first bias current and the second bias current are also adjusted, and an increase in unnecessary bias current can be more reliably suppressed.
  • the high-frequency amplifier, the first bias control element, the second bias control element, and the switch element are preferably npn transistors.
  • each active element unit is realized by the same semiconductor element.
  • the high frequency amplifier circuit can be realized with a simple structure while obtaining the above-described effects.
  • the high frequency amplifier, the first bias control element, and the second bias control element may be npn transistors, and the switch element may be a field effect transistor.
  • the high-frequency amplifier circuit can be realized with a relatively simplified structure while obtaining the above-described effects.
  • the impedance element is preferably a resistor.
  • the high frequency amplifier circuit can be realized with a simple configuration.
  • the high-frequency amplifier circuit of the present invention may be a parallel circuit in which the impedance element is a resistor and a capacitor.
  • the amount of bias current flowing through the high-frequency amplifier can be further reduced, and deterioration of the AM-AM characteristic and the EVM characteristic can be further suppressed.
  • the high-frequency amplifier circuit of the present invention preferably includes a voltage compensation circuit that compensates an applied voltage based on a control voltage for the first bias control element and the second bias control element.
  • This configuration can compensate for variations in control voltage, temperature characteristics of the first and second bias control elements, and temperature characteristics of the high-frequency amplifier. Thereby, the high frequency amplification characteristic is improved.
  • the voltage compensation circuit of the high frequency amplifier circuit comprises a plurality of compensation control elements connected in cascade between the application point of the control voltage of the first bias control element and the second bias control element and the ground. It is preferable.
  • a parallel circuit of a capacitor and a resistor may be connected to the side where the high-frequency signal is input from the connection point between the high-frequency amplifier and the bias circuit.
  • a plurality of high frequency amplifiers may be connected, and a bias circuit may be formed for each of the plurality of high frequency amplifiers.
  • the present invention it is possible to suppress the deterioration of the AM-AM characteristic and the EVM characteristic in the low linearity mode without affecting the characteristic of the high linearity mode.
  • FIG. 1 is a circuit diagram of a high frequency amplifier circuit according to a first embodiment of the present invention.
  • characteristics of the emitter voltage Ve2, Ve3 and emitter potential ⁇ (Ve3-Ve2) for the output power Pout of the high linearity mode, the bias current I BB and partial current Ia + Ib for the output power Pout is a graph showing the characteristics of Ic. Shows the characteristics of the emitter voltage Ve2, Ve3 and emitter potential ⁇ (Ve3-Ve2), the bias current I BB and partial current Ib-Id for the output power Pout, Ib, the characteristics of Id for the output power Pout of the low linearity mode FIG.
  • Is a diagram showing characteristics of the bias current I BB for the output power Pout of the conventional configuration of the first embodiment configuration. It is a figure which shows the characteristic of the collector current ICC of the high frequency amplifier with respect to the output electric power Pout of the structure of a conventional structure and 1st Embodiment. It is a figure which shows the AM-AM characteristic with respect to the output electric power Pout of the structure of a conventional structure and 1st Embodiment. It is a figure which shows the EVM characteristic with respect to the output electric power Pout of the structure of a conventional structure and 1st Embodiment. It is a circuit diagram of the composite module of RFIC and a high frequency amplifier circuit.
  • the AM-AM characteristic with respect to the output power Pout in the low linearity mode of the high frequency amplifier circuit of the fourth embodiment is the AM-AM characteristic with respect to the output power Pout in the low linearity mode of the high frequency amplifier circuit of the first embodiment. It is the figure compared with. It is a circuit diagram of the high frequency amplifier circuit which concerns on the 5th Embodiment of this invention. It is a circuit diagram of the high frequency amplifier circuit which concerns on the 6th Embodiment of this invention. It is a circuit diagram of the high frequency amplifier circuit which concerns on the 7th Embodiment of this invention. It is a circuit diagram of the conventional general high frequency amplifier circuit. It is a figure which shows the collector current characteristic with respect to the output power of the conventional high frequency amplifier circuit. It is a figure which shows the AM-AM characteristic with respect to the output power of the conventional high frequency amplifier circuit. It is a figure which shows the EVM characteristic with respect to the output power of the conventional high frequency amplifier circuit.
  • FIG. 1 is a circuit diagram of a high-frequency amplifier circuit according to the first embodiment of the present invention.
  • the high frequency amplifier circuit 10 includes an amplifier 101 (corresponding to the high frequency amplifier of the present invention) and a bias circuit 20.
  • the amplifier 101 is composed of an npn transistor and is grounded on the emitter.
  • the base of the amplifier 101 is connected to the RF input terminal Pin via the input matching circuit 901.
  • the collector of the amplifier 101 is connected to the RF output terminal Pout via the output matching circuit 902.
  • the connection point between the collector of the amplifier 101 and the output matching circuit 902 is connected to the drive voltage application terminal P VCC via the coil 301.
  • a connection point between the drive voltage application terminal P VCC and the coil 301 is grounded via a capacitor 401.
  • Drive voltage V CC of the DC from the drive voltage application terminal P VCC is applied to the collector of the amplifier 101.
  • the bias determination unit 20 includes bias control elements 102 and 103 and a switch element 104.
  • the bias control elements 102 and 103 and the switch element 104 are npn transistors.
  • the bias control element 102 corresponds to a “first bias control element” of the present invention
  • the bias control element 103 corresponds to a “second bias control element” of the present invention.
  • the emitter of the bias control element 102 is connected to the base of the amplifier 101 via the resistor 201.
  • the emitter of the bias control element 102 corresponds to the “first bias current output terminal” of the present invention.
  • the collector of the bias control element 102 is connected to the bias drive voltage application terminal PVC0 .
  • a DC bias drive voltage V C0 is applied to the collector of the bias control element 102 from the bias drive voltage application terminal PVC0 .
  • bias driving voltage applying terminal P VC0 is also connected to the collector of the bias control element 103, biasing the drive voltage V C0 DC from the bias driving voltage applying terminal P VC0 is, the bias control element 103 It is also applied to the collectors of
  • the bases of the bias control elements 102 and 103 are connected to the control voltage input terminal PVCTL via the resistor 202.
  • a DC control voltage V CTL is applied to the bases of the bias control elements 102 and 103 from the control voltage input terminal P VCTL .
  • the emitter of the bias control element 103 is connected to the collector of the switch element 104 via the resistor 203. Further, the emitter of the bias control element 103 is connected to the emitter of the bias control element 102 via the resistor 204. The emitter of the bias control element 103 corresponds to the “second bias current output terminal” of the present invention.
  • the switch element 104 is grounded at the emitter.
  • the base of the switch element 104 is connected to a bias current adjustment voltage application terminal P VLIN via a resistor 205.
  • a DC bias current adjustment voltage V LIN from the bias current adjustment voltage application terminal P VLIN is applied to the base of the switch element 104.
  • a circuit including the switch element 104 and the resistors 203 and 205 corresponds to the “switch circuit” of the present invention.
  • a circuit including the switch element 104 and the resistors 203, 204, and 205 corresponds to the “bias adjustment circuit” of the present invention.
  • a high frequency signal input from the RF input terminal Pin is amplified by the amplifier 101 and output from the RF output terminal Pout.
  • the amplifier 101 obtains an output corresponding to the bias current IBB supplied from the bias circuit 20. Therefore, the amplification process of the amplifier 101, that is, the operation mode can be switched by adjusting the bias current IBB .
  • FIG. 2 shows characteristics of the emitter voltage Ve2 of the bias control element 102, the emitter voltage Ve3 and the emitter potential difference ⁇ (Ve3-Ve2) of the bias control element 102 with respect to the output power Pout in the high linearity mode, and the bias current with respect to the output power Pout.
  • I BB and partial current Ia + Ib, is a graph showing the characteristics of Ic.
  • the bias current adjustment voltage V LIN is set to a voltage lower than the operation threshold value of the switch element 104.
  • the switch element 104 is turned off, and the end of the resistor 203 on the switch element 104 side is not connected to the ground.
  • the control voltage V CTL is applied from the control voltage input terminal P VCTL to the bases of the bias control elements 102 and 103, and the bias drive voltage V C0 is applied from the bias drive voltage application terminal P VC0 to the bias control element 102.
  • 103 are applied to the collectors.
  • an emitter current Ib corresponding to the control voltage V CTL flows through the emitter of the bias control element 102
  • an emitter current Ia corresponding to the control voltage V CTL flows through the emitter of the bias control element 103.
  • the emitter voltage Ve3 of the bias control element 103 is It is maintained higher than the emitter voltage Ve2.
  • the emitter voltage Ve2 has a voltage value corresponding to these voltage drops. Therefore, as shown in FIG. 2, in the high linearity mode, the emitter voltage difference ⁇ (Ve3 ⁇ Ve2) between the bias control element 103 and the bias control element 102 is a positive value regardless of the output power Pout.
  • the emitter current Ia does not flow through the resistor 203 but flows through the resistor 204. That is, as shown in FIG. 2, the partial current Ic flowing through the resistor 203 is substantially zero.
  • the emitter current Ia flows from the bias control element 103 side to the bias control element 102 side via the resistor 204.
  • Id current in the direction from the emitter of the bias control element 102 to the emitter of the bias control element 103.
  • the bias current I BB flowing through the resistor 201 connected between the base of the emitter and amplifier 101 of the bias control element 102, the Ib- (Id) Ib + Ia ( see FIG. 2 lower part).
  • the emitter current Ib from the bias control element 102 and the emitter current Ia from the bias control element 103 are added to the base of the amplifier 101 and supplied as a bias current IBB .
  • the bias current IBB is supplied to the amplifier 101 without being suppressed.
  • (Ii) Low Linearity Mode (low linearity mode) 3 the characteristics of the emitter voltage Ve2 to the output power Pout of the low linearity mode, Ve3 and emitter potential difference delta (Ve3-Ve2), the bias current I BB and partial current Ib-Id for the output power Pout, Ib, Id It is a figure which shows the characteristic.
  • the bias current adjustment voltage V LIN is set to a voltage equal to or higher than the operation threshold value of the switch element 104.
  • the switch element 104 is turned on, and the end of the resistor 203 on the switch element 104 side is connected to the ground.
  • the control voltage V CTL is applied from the control voltage input terminal P VCTL to the bases of the bias control elements 102 and 103
  • the bias drive voltage V C0 is applied from the bias drive voltage application terminal P VC0 to the bias control element 102.
  • 103 are applied to the collectors.
  • an emitter current Ib corresponding to the control voltage V CTL flows through the emitter of the bias control element 102
  • an emitter current Ia corresponding to the control voltage V CTL flows through the emitter of the bias control element 103.
  • the emitter voltage Ve3 of the bias control element 103 decreases so as to approach the ground potential.
  • the emitter of the bias control element 102 is grounded via the resistor 201 and the amplifier 101, the emitter voltage Ve2 has a voltage value corresponding to these voltage drops. For this reason, the emitter voltage Ve3 is lower than the emitter voltage Ve2. Therefore, as shown in FIG. 3, in the low linearity mode, the emitter voltage difference ⁇ (Ve3 ⁇ Ve2) between the bias control element 103 and the bias control element 102 is a negative value regardless of the output power Pout.
  • the bias current I BB flowing through the resistor 201 connected between the base of the emitter and amplifier 101 of the bias control element 102 Ib-Idb .
  • the base of the amplifier 101 the current obtained by subtracting the current Idb shunting the resistor 204 from the emitter current Ib from a bias control device 102 is supplied as the bias current I BB.
  • the emitter voltage difference ⁇ (Ve3 ⁇ Ve2) between the bias control element 103 and the bias control element 102 is a negative value, and the emitter voltage Ve2 is higher than the emitter voltage Ve3.
  • the high-frequency signal flows to the ground via the resistor 204, the resistor 203, and the switch element 104.
  • the high-frequency signal flowing into the bias control elements 102 and 103 can be suppressed, and the adverse effect on the bias current IBB due to the high-frequency signal can be suppressed. Therefore, the AM-AM characteristic and the EVM characteristic of the high frequency amplifier circuit 10 are improved.
  • the bias current I BB is suppressed from the conventional configuration and supplied to the amplifier 101.
  • Figure 4 is a graph showing the characteristics of the bias current I BB for the output power Pout of the conventional configuration of the first embodiment configuration.
  • the same bias current IBB as that of the conventional configuration can be supplied to the amplifier 101 as shown in FIG.
  • the bias current IBB can be reduced as compared with the conventional configuration, as shown in FIG.
  • FIG. 5 is a diagram illustrating the characteristics of the collector current I CC of the high-frequency amplifier with respect to the output power Pout in the conventional configuration and the configuration of the first embodiment.
  • the same bias current I BB as that in the conventional configuration is supplied. Therefore, as shown in FIG. 5, the same collector current I CC as in the conventional configuration can be obtained.
  • the bias current I BB suppressed from the conventional configuration is supplied by using the configuration of the present embodiment. Therefore, as shown in FIG. 5, the collector current I CC is higher than that of the conventional configuration. Can be reduced.
  • FIG. 6 is a diagram showing AM-AM characteristics with respect to output power Pout in the conventional configuration and the configuration of the first embodiment.
  • the high linearity mode by using the configuration of the present embodiment, the same collector current I CC as in the conventional configuration can be obtained. Therefore, as shown in FIG. 6, excellent AM-AM characteristics can be obtained as in the conventional configuration. be able to.
  • the collector current I CC in the low linearity mode, by using the configuration of the present embodiment, the collector current I CC can be suppressed more than the conventional configuration, and in particular, the collector current I CC in the output region of 5 dBm or more can be suppressed, and the bias circuit 20 is entered.
  • the AM-AM characteristics can be improved as compared with the conventional configuration as shown in FIG.
  • AM-AM characteristics in the medium output region can be improved.
  • FIG. 7 is a diagram showing EVM characteristics with respect to output power Pout in the conventional configuration and the configuration of the first embodiment.
  • the collector current I CC can be suppressed as compared with the conventional configuration, in particular, the collector current I CC of 5 dBm or more can be suppressed, and the high-frequency signal entering the bias circuit 20 can be suppressed.
  • the deterioration of the AM-AM characteristic and the EVM characteristic in the low linearity mode is suppressed without affecting the characteristics of the high linearity mode. Can be improved.
  • FIG. 8 is a circuit diagram of a composite module of an RFIC and a high frequency amplifier circuit.
  • the RF input terminal Pin, the control voltage input terminal P VCTL , and the bias current adjustment voltage application terminal P VLIN of the high frequency amplifier circuit 10 are output terminals of the RFIC 100.
  • the RFIC 100 generates a control voltage V CTL , a bias current adjustment voltage V LIN , and a high frequency signal RF.
  • the RFIC 100 applies the control voltage V CTL to the bias control elements 102 and 103 via the resistor 202.
  • the RFIC 100 applies the bias current adjustment voltage V LIN to the switch element 104 via the resistor 205.
  • the RFIC 100 sets and applies the bias current adjustment voltage V LIN according to the operation mode.
  • the RFIC 100 inputs the high frequency signal RF to the amplifier 101 via the input matching circuit 901.
  • FIG. 9 is a circuit diagram of a high-frequency amplifier circuit according to the second embodiment of the present invention.
  • the high-frequency amplifier circuit 10A according to the present embodiment is different from the high-frequency amplifier circuit 10 according to the first embodiment in that the switch element of the bias circuit 20A is different, and the other configuration is the high-frequency amplifier according to the first embodiment.
  • the circuit 10 is the same. In the following embodiments, including the present embodiment, only portions different from the target embodiment will be described.
  • the switch element 14A of the bias circuit 20A of the present embodiment is composed of an FET (field effect transistor).
  • the bias current adjustment voltage application terminal P VLIN is set based on the threshold voltage of the FET. Therefore, even if the high-frequency amplifier circuit 10A of the present embodiment is used, the same effects as those of the high-frequency amplifier circuit 10 of the first embodiment can be obtained.
  • FIG. 10 is a circuit diagram of a high-frequency amplifier circuit according to the third embodiment of the present invention.
  • the high frequency amplifier circuit 10A of the present embodiment is different from the high frequency amplifier circuit 10 according to the first embodiment in the connection configuration of the input matching circuit 901 and the amplifier 101 and the connection configuration of the bias circuit 20, Other configurations are the same as those of the high-frequency amplifier circuit 10 according to the first embodiment.
  • a parallel circuit of a capacitor 411 and a resistor 211 is connected between the input matching circuit 901 of the high-frequency amplifier circuit 10B and the amplifier 101.
  • the amplifier 101 side of the parallel circuit is connected to a resistor 201 connected to the bias circuit 20.
  • the input matching circuit 901 side of the parallel circuit is connected to the emitter of the bias control element 102 of the bias circuit 20 via the resistor 206.
  • the stability factor of the high-frequency amplifier circuit 10B can be adjusted by the added circuit, so that the high-frequency amplifier circuit 10B oscillates. It can be prevented more reliably. Thereby, the stability of the high-frequency amplifier circuit 10B can be improved.
  • FIG. 11 is a circuit diagram of a high-frequency amplifier circuit according to the fourth embodiment of the present invention.
  • the high-frequency amplifier circuit 10C of the present embodiment is different from the high-frequency amplifier circuit 10 according to the first embodiment in the configuration of the bias circuit 20C, and other configurations are the high-frequency amplifier circuit according to the first embodiment. 10 is the same.
  • the bias circuit 20C is obtained by adding a capacitor 421 to the bias circuit 20 according to the first embodiment.
  • the capacitor 421 is connected to the resistor 204 in parallel. That is, the emitter of the bias control element 103 and the emitter of the bias control element 102 are connected by a parallel circuit of the resistor 204 and the capacitor 421.
  • FIG. 12 shows the emitter voltage Ve2 with respect to the output power Pout in the low linearity mode of the high frequency amplifier circuit of the fourth embodiment, and the emitter with respect to the output power Pout in the low linearity mode of the high frequency amplifier circuit of the first embodiment. It is the figure compared with the voltage Ve2.
  • FIG. 12 and FIG. 13 described later the case of 10 pF is shown when the capacitance is large, and the case of 0.5 pF is shown as the case where the capacitance is small.
  • the emitter voltage Ve2 of the bias control element 102 in the low linearity mode can be reduced.
  • the reduction amount of the emitter voltage Ve2 can be adjusted by adjusting the capacitance of the capacitor 421. Specifically, as shown in FIG. 12, the emitter voltage Ve2 can be further reduced by increasing the capacitance of the capacitor 421.
  • FIG. 13 shows the AM-AM characteristics with respect to the output power Pout in the low linearity mode of the high frequency amplifier circuit of the fourth embodiment with respect to the output power Pout in the low linearity mode of the high frequency amplifier circuit of the first embodiment. It is the figure compared with the AM-AM characteristic.
  • the AM-AM characteristic of the bias control element 102 in the low linearity mode can be adjusted. Specifically, as shown in FIG. 13, by increasing the capacitance of the capacitor 421, the AM-AM characteristic in the medium output region can be shifted to the negative value side. Therefore, the capacitance of the capacitor 421 is adjusted.
  • the AM-AM characteristic can be adjusted as appropriate.
  • the AM-AM characteristic can be appropriately adjusted to obtain a more optimal AM-AM characteristic.
  • the EVM characteristics can be further improved.
  • FIG. 14 is a circuit diagram of a high-frequency amplifier circuit according to the fifth embodiment of the present invention.
  • the high-frequency amplifier circuit 10D according to the present embodiment is different from the high-frequency amplifier circuit 10 according to the first embodiment in the configuration of the bias circuit 20D, and other configurations are the high-frequency amplifier circuit according to the first embodiment. 10 is the same.
  • the bias circuit 20D of the high-frequency amplifier circuit 10D is obtained by adding a voltage compensation circuit 21 to the bias circuit 20.
  • the voltage compensation circuit 21 has a configuration in which compensation control elements 501 and 502 are connected in cascade. Compensation control elements 501 and 502 are the same npn type transistors as amplifier 101 and bias control elements 102 and 103.
  • the collector of the compensation control element 501 is connected to the bases of the bias control elements 102 and 103.
  • the collector of the compensation control element 501 is connected to the base of itself (compensation control element 501).
  • the emitter of the compensation control element 501 is connected to the collector of the compensation control element 502.
  • the collector of the compensation control element 502 is connected to the base of itself (compensation control element 502).
  • the compensation control element 502 is grounded on the emitter.
  • the voltage compensation circuit 21 having such a configuration, when the voltage value of the control voltage V CTL from the control voltage input terminal PVCTL becomes high and the base voltages of the bias control elements 102 and 103 are going to rise, the voltage compensation circuit 21 is simultaneously increased. The current flowing into the increases. As a result, the voltage drop at the resistor 202 becomes large, so that the rise in the base voltage is compensated and kept constant. On the other hand, when the voltage value of the control voltage V CTL from the control voltage input terminal P VCTL becomes low and the base voltage of the bias control elements 102 and 103 tends to decrease, the current flowing into the voltage compensation circuit 21 decreases at the same time.
  • FIG. 15 is a circuit diagram of a high-frequency amplifier circuit according to the sixth embodiment of the present invention.
  • the high-frequency amplifier circuit 10E according to the present embodiment is different from the high-frequency amplifier circuit 10D according to the fifth embodiment in the configuration of the bias circuit 20E, and other configurations are the high-frequency amplifier circuit according to the fifth embodiment. Same as 10D.
  • the control bias adjustment circuit 20E of the high frequency amplifier circuit 10E is obtained by adding a control voltage synchronization adjustment circuit 22 to the bias circuit 20D of the high frequency amplifier circuit 10D.
  • the control voltage synchronization adjustment circuit 22 includes tuning control elements 511 and 512 and resistors 211 and 212.
  • the tuning control elements 511 and 512 are composed of npn transistors.
  • the tuning control element 511 is grounded at the emitter, and the base is connected to the bias current adjustment voltage V LIN via the resistor 211.
  • the collector of the tuning control element 511 is connected to the emitter of the tuning control element 512 via the resistor 212.
  • the base of the tuning control element 512 is connected to the bases of the bias control elements 102 and 103 and is also connected to the collector of itself (tuning control element 512).
  • the tuning control element 511 has characteristics equivalent to those of the switch element 104 and is disposed close to the tuning control element 511. With such a configuration, the following operation occurs in each operation mode.
  • the bias current adjustment voltage V LIN is set to be lower than the threshold voltage of the switch element 104. Therefore, the bias current adjustment voltage V LIN is less than the threshold voltage of the tuning control element 511, and the tuning control element 511 is turned off. Thereby, the emitter voltage of the tuning control element 512 is high, and the base voltages of the bias control elements 102 and 103 are also kept high. Therefore, the control current corresponding to the voltage V CTL is supplied to the bias control elements 102 and 103 can be made higher retained bias current I BB for amplifier 101.
  • the bias current adjustment voltage V LIN In the low linearity mode, the bias current adjustment voltage V LIN is set to be equal to or higher than the threshold voltage of the switch element 104. Therefore, the bias current adjustment voltage V LIN becomes equal to or higher than the threshold voltage of the tuning control element 511, and the tuning control element 511 is turned on. As a result, the emitter of the tuning control element 512 is connected to the ground via the resistor 212, and the emitter voltage is lowered. By emitter voltage of the tuning control element 512 decreases, portion of the current corresponding to the control voltage V CTL flows to the control voltage synchronous regulating circuit 22, the base current of the bias control elements 102 and 103 is reduced. Therefore, the bias current I BB for amplifier 101 supplied from the bias control elements 102 and 103 is suppressed. As a result, the power consumption can be further reduced, and two required control terminals can be combined into one as compared with the configuration of the first embodiment.
  • FIG. 16 is a circuit diagram of a high-frequency amplifier circuit according to the seventh embodiment of the present invention.
  • the high-frequency amplifier circuit 10F of the present embodiment is configured by two stages of amplifiers for high-frequency amplification, and the basic configuration of the bias circuit for the amplifier at each stage is the same as that shown in the above-described embodiment.
  • the high frequency amplification circuit 10F includes amplifiers 1011 and 1012 for high frequency amplification.
  • the amplifiers 1011 and 1012 are composed of npn transistors.
  • the amplifiers 1011 and 1012 are grounded on the emitter.
  • the base of the amplifier 1011 is connected to the RF input terminal Pin via the input matching circuit 901.
  • the collector of the amplifier 1011 is connected to the base of the amplifier 1012 via the interstage matching circuit 903.
  • the collector of the bias control element 102 is connected to the RF output terminal Pout via the output matching circuit 902.
  • a bias current I BB1 is supplied to the amplifier 1011 from the bias circuit 20F1.
  • the amplifier 1012, a bias current I BB2 is supplied from the bias circuit 20F2.
  • the bias circuits 20F1 and 20F2 are basically the same as the bias circuit 20E according to the above-described sixth embodiment, but include a bias drive voltage application terminal P VC0 , a control voltage input terminal P VCTL , and a bias current adjustment voltage application.
  • the terminal P VLIN , the resistor 205, and the control voltage synchronization adjustment circuit 22 are shared.
  • the amplification factor as the high frequency amplifier circuit can be improved by connecting the amplifiers for high frequency amplification in two stages.
  • the amplification factor in the high linearity mode can be improved.
  • the power consumption of each stage can be suppressed, the power consumption as a high frequency amplifier circuit can be reduced more effectively.
  • the configurations of the above-described embodiments may be combined.
  • the configuration of the second embodiment and the configuration of the third embodiment may be combined, or the configuration of the third embodiment and the configuration of the fourth embodiment may be combined.

Abstract

高周波増幅回路（１０）は、高周波用の増幅器（１０１）、バイアス回路（２０）を備える。バイアス回路（２０）は、バイアス制御素子（１０２，１０３）を備える。バイアス制御素子（１０２）のエミッタは、抵抗（２０１）を介して増幅器（１０１）のベースに接続する。バイアス制御素子（１０３）のエミッタは、抵抗（２０３）を介してスイッチ素子（１０４）のコレクタに接続する。スイッチ素子（１０４）はエミッタ接地されている。バイアス制御素子（１０２）のエミッタとバイアス制御素子（１０３）のエミッタとの間には、抵抗（２０４）が接続されている。バイアス制御素子（１０２，１０３）のベースには、制御電圧（ＶＣＴＬ）が印加される。スイッチ素子（１０４）のベースには、動作モードに応じたバイアス電流調整用電圧（ＶＬＩＮ）が印加される。

Description

高周波増幅回路
　本発明は、入力された高周波信号を増幅して出力する高周波増幅回路に関する。
　無線通信端末には、各種の高周波増幅回路が用いられている。このような高周波増幅回路では、複数の動作モードを変更可能な構成のものがある。例えば、特許文献１に示すような高周波増幅回路が用いられている。図１７は、特許文献１にも記載されている一般的な高周波増幅回路の回路図である。
　従来の高周波増幅回路１０Ｐは、ｎｐｎ型トランジスタからなる増幅器１０１とバイアス決定部２０Ｐを備える。増幅器１０１のエミッタは接地されている。増幅器１０１のベースは、入力整合回路９０１を介して、高周波信号が入力されるＲＦ入力端子Ｐｉｎに接続されている。増幅器１０１のコレクタは、出力整合回路９０２を介して、増幅された高周波信号が出力されるＲＦ出力端子Ｐｏｕｔに接続されている。
　増幅器１０１のコレクタは、コイル３０１を介して、駆動電圧印加端子ＰＶＣＣに接続されており、当該駆動電圧印加端子ＰＶＣＣから直流の駆動電圧ＶＣＣが増幅器１０１のコレクタに印加される。駆動電圧印加端子ＰＶＣＣとコイル３０１の接続点は、コンデンサ４０１によって接地されている。
　バイアス決定部２０Ｐは、ｎｐｎ型トランジスタからなるバイアス制御素子１０２を備える。バイアス制御素子１０２のエミッタは、抵抗２０１を介して、高周波増幅用の増幅器１０１のベースに接続されている。バイアス制御素子１０２のコレクタには、バイアス用駆動電圧印加端子ＰＶＣ０が接続されており、当該バイアス用駆動電圧印加端子ＰＶＣ０から直流のバイアス用駆動電圧ＶＣ０がバイアス制御素子１０２のコレクタに印加される。
　バイアス制御素子１０２のベースには、抵抗２０２を介して制御電圧入力端子ＰＶＣＴＬに接続されており、当該制御電圧入力端子ＰＶＣＴＬから直流の制御電圧ＶＣＴＬがバイアス制御素子１０２のベースに印加される。
　このような従来の高周波増幅回路１０Ｐでは、動作モードに応じた制御電圧ＶＣＴＬをバイアス制御素子１０２のベースに印加する。Ｌｏｗ　Ｌｉｎｅａｒｉｔｙ　Ｍｏｄｅ（低線形性モード）では、制御電圧ＶＣＴＬを低くする。これにより、バイアス制御素子１０２から高周波増幅用の増幅器１０１に供給するベース電流ＩＢＢは低くなり、出力される高周波信号のレベルを低くでき、消費電力を抑制することができる。Ｈｉ　Ｌｉｎｅａｒｉｔｙ　Ｍｏｄｅ（高線形性モード）では、制御電圧ＶＣＴＬを高くする。これにより、バイアス制御素子１０２から高周波増幅用の増幅器１０１に供給するベース電流ＩＢＢは高くなり、出力される高周波信号のレベルを高くすることができる。
特開平１１－３３０８６６号公報
　しかしながら、従来の高周波増幅回路１０Ｐでは、上述のように低線形性モードでベース電流ＩＢＢを低下させると、ベース電流ＩＢＢと比較して高周波信号のレベルが大きくなり、バイアス制御素子１０２に高周波信号の影響が加わってしまう。したがって、高周波増幅用の増幅器１０１に供給するベース電流ＩＢＢも高周波信号の影響を受ける。これにより、高周波増幅回路としてのＡＭ－ＡＭ特性およびＥＶＭ特性が悪化する。
　図１８は、従来の高周波増幅回路の出力電力に対するコレクタ電流特性を示す図である。図１９は、従来の高周波増幅回路の出力電力に対するＡＭ－ＡＭ特性を示す図である。図２０は、従来の高周波増幅回路の出力電力に対するＥＶＭ特性を示す図である。なお、ＡＭ－ＡＭ特性とは、入力電力と出力電力の位相変化を示す指標である。とＥＶＭ特性とは、Ｅｒｒｏｒ　Ｖｅｃｔｏｒ　Ｍａｇｎｉｔｕｄｅ特性の略語であり、障害のある状況での復調器の性能を示す指標である。
　図１８に示すように、低線形性モードの場合、高線形性モードと比較して、コレクタ電流ＩＣＣが低く抑えられる。
　しかしながら、図１９に示すように（太矢印部分参照）、５ｄＢｍを超える中出力範囲では、ＡＭ－ＡＭ特性が０から乖離し、ＡＭ－ＡＭ特性が劣化する。これに応じて、図２０に示すように（太矢印部分参照）、ＥＶＭ特性も、高線形性モードよりも高くなって、劣化する。
　現在、無線通信では、データ転送量の増加に伴い、多値変調方式が多く採用されている。しかしながら、上述のように、従来の高周波増幅回路１０Ｐの構成の場合、低線形性モードではＡＭ－ＡＭ特性およびＥＶＭ特性が悪く、十分な復調性能を得られない。
　本発明の目的は、低線形性モードでのＡＭ－ＡＭ特性やＥＶＭ特性の劣化を抑制する高周波増幅回路を提供することにある。
　この発明は、高周波信号を増幅する高周波増幅器と、高周波増幅器にバイアス電流を与えるバイアス回路と、バイアス電流を決定する制御電圧入力端子と、を備えた高周波増幅回路に関する。この高周波増幅回路のバイアス回路は、制御電圧にしたがって高周波増幅器に第１バイアス電流を供給する第１バイアス制御素子と、制御電圧にしたがって高周波増幅器に第２バイアス電流を供給する第２バイアス制御素子と、第１バイアス制御素子の第１バイアス電流出力端子と第２バイアス制御素子の第２バイアス電流出力端子との間の電位差を調整するバイアス調整回路と、を備える。
　この構成では、バイアス調整回路によって、第１バイアス電流と第２バイアス電流とが高周波増幅器へ供給される量が調整される。これにより、動作モードに応じたバイアス電流を高周波増幅器へ供給することができる。例えば、低線形性モードにおいて、バイアス電流をある程度増加させる場合に、不要にバイアス電流が増加してしまうことを抑制できる。これにより、高周波増幅器のコレクタ電流ＩＣＣの不要な増加を抑制でき、ＡＭ－ＡＭ特性およびＥＶＭ特性の劣化を抑制できる。
　また、この発明の高周波増幅回路のバイアス調整回路は、次の構成であることが好ましい。バイアス調整回路は、インピーダンス素子、スイッチ回路、およびバイアス電流調整用電圧印加端子を備える。インピーダンス素子は、第１バイアス制御素子の第１バイアス電流出力端子と、第２バイアス制御素子の第２バイアス電流出力端子と、の間に接続されている。スイッチ回路は、第２バイアス電流出力端子を異なる第１電位または第２電位のいずれかに設定する。バイアス電流調整用電圧印加端子は、該スイッチ回路にバイアス電流調整用電圧を印加する。
　この構成では、バイアス電流調整用電圧に応じてスイッチ回路が、第２バイアス電流出力端子の電位を、第１電位もしくは第２電位に調整する。第２バイアス電流の出力端子の電位が調整されることで、第１バイアス電流出力端子と第２バイアス電流出力端子との電位差が変化し、高周波増幅回路に供給されるバイアス電流が調整される。これにより、確実且つ容易にバイアス電流を調整できる。
　また、この発明の高周波増幅回路のスイッチ回路は、バイアス電流調整用電圧印加端子からのバイアス電流調整用電圧に応じてオンオフ制御されるスイッチ素子を備えることが好ましい。
　この構成では、スイッチ素子のオンオフにより、第１電位と第２電位とが選択的に設定される。より簡素な回路構成で、バイアス電流を調整できる。
　また、この発明の高周波増幅回路は、制御電圧同期調整回路を備えることが好ましい。制御電圧同期調整回路は、バイアス電流調整用電圧によって、第１バイアス制御素子と第２バイアス制御素子に対する制御電圧による印加電圧を調整する。
　この構成では、第１バイアス制御素子と第２バイアス制御素子のバイアスも調整される。これにより、第１バイアス電流および第２バイアス電流も調整され、不要なバイアス電流の増加を、より確実に抑制できる。
　また、この発明の高周波増幅回路では、高周波増幅器、第１バイアス制御素子、第２バイアス制御素子、およびスイッチ素子は、ｎｐｎ型トランジスタであるとよい。
　この構成では、各能動素子部が同じ半導体素子で実現される。これにより、上述の作用効果を得ながら、高周波増幅回路を単純な構造で実現することができる。
　また、この発明の高周波増幅回路では、高周波増幅器、第１バイアス制御素子、および第２バイアス制御素子は、ｎｐｎ型トランジスタであり、スイッチ素子は電界効果型トランジスタであってもよい。
　この構成であっても、上述の作用効果を得ながら、高周波増幅回路を比較的単純化された構造で実現することができる。
　また、この発明の高周波増幅回路は、インピーダンス素子が抵抗であることが好ましい。
　この構成では、高周波増幅回路を簡素な構成で実現できる。
　また、この発明の高周波増幅回路は、インピーダンス素子が抵抗とコンデンサの並列回路であってもよい。
　この構成では、高周波増幅器に流れるバイアス電流量をさらに低くすることができ、ＡＭ－ＡＭ特性およびＥＶＭ特性の劣化をさらに抑制することができる。
　また、この発明の高周波増幅回路は、第１バイアス制御素子と第２バイアス制御素子に対する制御電圧に基づく印加電圧を補償する電圧補償回路を備えることが好ましい。
　この構成では、制御電圧のバラツキや、第１、第２バイアス制御素子の温度特性、高周波増幅器の温度特性を補償することができる。これにより、高周波増幅特性が向上する。
　また、この発明の高周波増幅回路の電圧補償回路は、第１バイアス制御素子と第２バイアス制御素子の制御電圧の印加点と、グランドとの間に縦続接続された複数の補償用制御素子からなることが好ましい。
　この構成では、電圧補償を高精度且つ簡素な回路構成で実現できる。
　また、この発明の高周波増幅回路では、高周波増幅器とバイアス回路との接続点よりも高周波信号の入力される側にコンデンサと抵抗の並列回路を接続してもよい。
　この構成では、高周波増幅回路の安定性を向上させることができる。
　また、この発明の高周波増幅回路では、高周波増幅器を複数段接続し、複数段の高周波増幅器毎にバイアス回路が形成されていてもよい。
　この構成では、各段に上述の作用効果が得られるので、ＥＶＭ特性等の高周波特性を劣化させることなく、消費電力の低減効果を、さらに効果的に発揮することができる。
　この発明によれば、高線形性モードの特性に影響を与えることなく、低線形性モードでのＡＭ－ＡＭ特性やＥＶＭ特性の劣化を抑制することができる。
本発明の第１の実施形態に係る高周波増幅回路の回路図である。 高線形性モード時の出力電力Ｐｏｕｔに対するエミッタ電圧Ｖｅ２，Ｖｅ３およびエミッタ電位差Δ（Ｖｅ３－Ｖｅ２）の特性と、出力電力Ｐｏｕｔに対するバイアス電流ＩＢＢおよび部分電流Ｉａ＋Ｉｂ，Ｉｃの特性を示す図である。 低線形性モード時の出力電力Ｐｏｕｔに対するエミッタ電圧Ｖｅ２，Ｖｅ３およびエミッタ電位差Δ（Ｖｅ３－Ｖｅ２）の特性と、出力電力Ｐｏｕｔに対するバイアス電流ＩＢＢおよび部分電流Ｉｂ－Ｉｄ，Ｉｂ，Ｉｄの特性を示す図である。 従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対するバイアス電流ＩＢＢの特性を示す図である。 従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対する高周波増幅器のコレクタ電流ＩＣＣの特性を示す図である。 従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対するＡＭ－ＡＭ特性を示す図である。 従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対するＥＶＭ特性を示す図である。 ＲＦＩＣと高周波増幅回路との複合モジュールの回路図である。 本発明の第２の実施形態に係る高周波増幅回路の回路図である。 本発明の第３の実施形態に係る高周波増幅回路の回路図である。 本発明の第４の実施形態に係る高周波増幅回路の回路図である。 第４の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するエミッタ電圧Ｖｅ２を、第１の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するエミッタ電圧Ｖｅ２と比較した図である。 第４の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するＡＭ－ＡＭ特性を、第１の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するＡＭ－ＡＭ特性と比較した図である。 本発明の第５の実施形態に係る高周波増幅回路の回路図である。 本発明の第６の実施形態に係る高周波増幅回路の回路図である。 本発明の第７の実施形態に係る高周波増幅回路の回路図である。 従来の一般的な高周波増幅回路の回路図である。 従来の高周波増幅回路の出力電力に対するコレクタ電流特性を示す図である。 従来の高周波増幅回路の出力電力に対するＡＭ－ＡＭ特性を示す図である。 従来の高周波増幅回路の出力電力に対するＥＶＭ特性を示す図である。
　本発明の第１の実施形態に係る高周波増幅回路について、図を参照して説明する。図１は本発明の第１の実施形態に係る高周波増幅回路の回路図である。
　高周波増幅回路１０は、増幅器１０１（本発明の高周波増幅器に相当する。）、バイアス回路２０を備える。増幅器１０１は、ｎｐｎ型トランジスタからなり、エミッタ接地されている。増幅器１０１のベースは、入力整合回路９０１を介して、ＲＦ入力端子Ｐｉｎに接続されている。増幅器１０１のコレクタは、出力整合回路９０２を介して、ＲＦ出力端子Ｐｏｕｔが接続されている。増幅器１０１のコレクタと出力整合回路９０２の接続点は、コイル３０１を介して駆動電圧印加端子ＰＶＣＣが接続されている。駆動電圧印加端子ＰＶＣＣとコイル３０１の接続点は、コンデンサ４０１を介して接地されている。この駆動電圧印加端子ＰＶＣＣから直流の駆動電圧ＶＣＣが、増幅器１０１のコレクタに印加される。
　バイアス決定部２０は、バイアス制御素子１０２，１０３、スイッチ素子１０４を備える。バイアス制御素子１０２，１０３、スイッチ素子１０４は、ｎｐｎ型トランジスタからなる。バイアス制御素子１０２が本発明の「第１バイアス制御素子」に相当し、バイアス制御素子１０３が本発明の「第２バイアス制御素子」に相当する。
　バイアス制御素子１０２のエミッタは、抵抗２０１を介して、増幅器１０１のベースに接続されている。このバイアス制御素子１０２のエミッタが、本発明の「第１バイアス電流出力端子」に相当する。
　バイアス制御素子１０２のコレクタは、バイアス用駆動電圧印加端子ＰＶＣ０に接続されている。このバイアス用駆動電圧印加端子ＰＶＣ０から直流のバイアス用駆動電圧ＶＣ０が、バイアス制御素子１０２のコレクタに印加される。
　また、このバイアス用駆動電圧印加端子ＰＶＣ０は、バイアス制御素子１０３のコレクタにも接続されており、このバイアス用駆動電圧印加端子ＰＶＣ０から直流のバイアス用駆動電圧ＶＣ０が、バイアス制御素子１０３のコレクタにも印加される。
　バイアス制御素子１０２，１０３のベースは、抵抗２０２を介して、制御電圧入力端子ＰＶＣＴＬに接続されている。この制御電圧入力端子ＰＶＣＴＬから直流の制御電圧ＶＣＴＬがバイアス制御素子１０２，１０３のベースに印加される。
　バイアス制御素子１０３のエミッタは、抵抗２０３を介してスイッチ素子１０４のコレクタに接続されている。また、バイアス制御素子１０３のエミッタは、抵抗２０４を介して、バイアス制御素子１０２のエミッタに接続されている。このバイアス制御素子１０３のエミッタが、本発明の「第２バイアス電流出力端子」に相当する。
　スイッチ素子１０４はエミッタ接地されている。スイッチ素子１０４のベースは、抵抗２０５を介して、バイアス電流調整用電圧印加端子ＰＶＬＩＮに接続されている。このバイアス電流調整用電圧印加端子ＰＶＬＩＮからの直流のバイアス電流調整用電圧ＶＬＩＮがスイッチ素子１０４のベースに印加される。スイッチ素子１０４、抵抗２０３，２０５からなる回路が本発明の「スイッチ回路」に相当する。スイッチ素子１０４、抵抗２０３，２０４，２０５からなる回路が本発明の「バイアス調整回路」に相当する。
　このような構成の高周波用増幅器では、ＲＦ入力端子Ｐｉｎから入力された高周波信号が、増幅器１０１で増幅されて、ＲＦ出力端子Ｐｏｕｔから出力される。この際、増幅器１０１は、バイアス回路２０から供給されるバイアス電流ＩＢＢに応じた出力を得る。したがって、バイアス電流ＩＢＢを調整することで、増幅器１０１の増幅処理、すなわち動作モードを切り替えることができる。
　（ｉ）Ｈｉ　Ｌｉｎｅａｒｉｔｙ　Ｍｏｄｅ（高線形性モード）
　図２は、高線形性モード時の出力電力Ｐｏｕｔに対するバイアス制御素子１０２のエミッタ電圧Ｖｅ２、バイアス制御素子１０３のエミッタ電圧Ｖｅ３およびエミッタ電位差Δ（Ｖｅ３－Ｖｅ２）の特性と、出力電力Ｐｏｕｔに対するバイアス電流ＩＢＢおよび部分電流Ｉａ＋Ｉｂ，Ｉｃの特性を示す図である。
　高線形性モードの場合、バイアス電流調整用電圧ＶＬＩＮは、スイッチ素子１０４の動作閾値未満の電圧に設定される。この場合、スイッチ素子１０４はオフ状態となり、抵抗２０３のスイッチ素子１０４側の端部は、グランドに接続していない状態となる。このような状態において、制御電圧入力端子ＰＶＣＴＬから制御電圧ＶＣＴＬがバイアス制御素子１０２，１０３のベースに印加され、バイアス用駆動電圧印加端子ＰＶＣ０からバイアス用駆動電圧ＶＣ０がバイアス制御素子１０２，１０３のコレクタに印加される。これにより、バイアス制御素子１０２のエミッタには制御電圧ＶＣＴＬに応じたエミッタ電流Ｉｂが流れ、バイアス制御素子１０３のエミッタには制御電圧ＶＣＴＬに応じたエミッタ電流Ｉａが流れる。
　ここで、上述のように、抵抗２０３のスイッチ素子１０４側の端部はグランドから開放されているので、部分電流Ｉｃは略０となり、バイアス制御素子１０３のエミッタ電圧Ｖｅ３は、バイアス制御素子１０２のエミッタ電圧Ｖｅ２より高く維持される。一方、エミッタ電圧Ｖｅ２は、バイアス制御素子１０２のエミッタが抵抗２０１、増幅器１０１を介して接地されているので、これらの電圧降下に応じた電圧値となる。したがって、図２に示すように、高線形性モード時には、出力電力Ｐｏｕｔに関係なく、バイアス制御素子１０３とバイアス制御素子１０２のエミッタ電圧差Δ（Ｖｅ３－Ｖｅ２）は正値となる。
　バイアス制御素子１０３のエミッタが開放されているため、そのエミッタ電流Ｉａは、抵抗２０３に流れず、抵抗２０４に流れる。すなわち、図２に示すように、抵抗２０３に流れる部分電流Ｉｃは略０になる。
　これにより、エミッタ電流Ｉａは、抵抗２０４を介して、バイアス制御素子１０３側からバイアス制御素子１０２側に向かって流れる。例えば、図１に示すように、バイアス制御素子１０２のエミッタからバイアス制御素子１０３のエミッタに向かう方向の電流をＩｄと設定すると、Ｉａ＝－Ｉｄとなる。
　したがって、バイアス制御素子１０２のエミッタと増幅器１０１のベース間に接続された抵抗２０１に流れるバイアス電流ＩＢＢは、Ｉｂ－（Ｉｄ）＝Ｉｂ＋Ｉａとなる（図２下段参照）。このため、増幅器１０１のベースには、バイアス制御素子１０２からのエミッタ電流Ｉｂとバイアス制御素子１０３からのエミッタ電流Ｉａとが加算されて、バイアス電流ＩＢＢとして供給される。
　これにより、高線形性モード時には、バイアス電流ＩＢＢが抑制されることなく、増幅器１０１に供給される。
　（ｉｉ）Ｌｏｗ　Ｌｉｎｅａｒｉｔｙ　Ｍｏｄｅ（低線形性モード）
　図３は、低線形性モード時の出力電力Ｐｏｕｔに対するエミッタ電圧Ｖｅ２，Ｖｅ３およびエミッタ電位差Δ（Ｖｅ３－Ｖｅ２）の特性と、出力電力Ｐｏｕｔに対するバイアス電流ＩＢＢおよび部分電流Ｉｂ－Ｉｄ，Ｉｂ，Ｉｄの特性を示す図である。
　低線形性モードの場合、バイアス電流調整用電圧ＶＬＩＮは、スイッチ素子１０４の動作閾値以上の電圧に設定される。この場合、スイッチ素子１０４はオン状態となり、抵抗２０３のスイッチ素子１０４側の端部は、グランドに接続される。このような状態において、制御電圧入力端子ＰＶＣＴＬから制御電圧ＶＣＴＬがバイアス制御素子１０２，１０３のベースに印加され、バイアス用駆動電圧印加端子ＰＶＣ０からバイアス用駆動電圧ＶＣ０がバイアス制御素子１０２，１０３のコレクタに印加される。これにより、バイアス制御素子１０２のエミッタには制御電圧ＶＣＴＬに応じたエミッタ電流Ｉｂが流れ、バイアス制御素子１０３のエミッタには制御電圧ＶＣＴＬに応じたエミッタ電流Ｉａが流れる。
　ここで、上述のように、抵抗２０３に接続されたスイッチ素子１０４側の端部はグランドに短絡されているので、バイアス制御素子１０３のエミッタ電圧Ｖｅ３は、グランド電位に近づくように低下する。一方、エミッタ電圧Ｖｅ２は、バイアス制御素子１０２のエミッタが抵抗２０１、増幅器１０１を介して接地されているので、これらの電圧降下に応じた電圧値となる。このため、エミッタ電圧Ｖｅ３はエミッタ電圧Ｖｅ２よりも低くなる。したがって、図３に示すように、低線形性モード時には、出力電力Ｐｏｕｔに関係なく、バイアス制御素子１０３とバイアス制御素子１０２のエミッタ電圧差Δ（Ｖｅ３－Ｖｅ２）は負値となる。
　したがって、エミッタ電流Ｉａは、抵抗２０３に流れ、抵抗２０４に流れない。さらに、エミッタ電流Ｉｂの一部も、抵抗２０４を、バイアス制御素子１０２側からバイアス制御素子１０３側に向かって流れる。すなわち、エミッタ電流Ｉｂは、抵抗２０１と抵抗２０４に分流する。この分流分をＩｄｂとすると、Ｉｄ＝Ｉｄｂとなる。
　したがって、バイアス制御素子１０２のエミッタと増幅器１０１のベース間に接続された抵抗２０１に流れるバイアス電流ＩＢＢは、Ｉｂ－（Ｉｄ）＝Ｉｂ－Ｉｄｂとなる。これにより、増幅器１０１のベースには、バイアス制御素子１０２からのエミッタ電流Ｉｂからの抵抗２０４に分流する電流Ｉｄｂを差分した電流がバイアス電流ＩＢＢとして供給される。
　この時、ＲＦ入力端子Ｐｉｎから入力された高周波信号（ＲＦ信号）の一部が抵抗２０１を介してバイアス回路２０に入力される。ここで、バイアス制御素子１０３とバイアス制御素子１０２のエミッタ電圧差Δ（Ｖｅ３－Ｖｅ２）は負値であり、エミッタ電圧Ｖｅ２がエミッタ電圧Ｖｅ３よりも高い。
　このため、高周波信号は、抵抗２０４、抵抗２０３、スイッチ素子１０４を介してグランドに流れる。これにより、バイアス制御素子１０２，１０３に流れ込む高周波信号を抑圧でき、高周波信号によるバイアス電流ＩＢＢへの悪影響を抑圧できる。したがって、高周波増幅回路１０のＡＭ－ＡＭ特性およびＥＶＭ特性が向上する。
　また、上述の構成により、低線形性モード時には、バイアス電流ＩＢＢが、従来構成よりも抑制されて、増幅器１０１に供給される。
　（従来構成と本実施形態の構成とでの特性比較）
　図４は、従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対するバイアス電流ＩＢＢの特性を示す図である。高線形性モードでは、本実施形態の構成を用いることで、図４に示すように、従来構成と同じバイアス電流ＩＢＢを増幅器１０１に供給することができる。また、低線形性モードでは、本実施形態の構成を用いることで、図４に示すように、従来構成よりもバイアス電流ＩＢＢを低減させることができる。
　図５は、従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対する高周波増幅器のコレクタ電流ＩＣＣの特性を示す図である。高線形性モードでは、本実施形態の構成を用いることで、従来構成と同じバイアス電流ＩＢＢが供給されるので、図５に示すように、従来構成と同じコレクタ電流ＩＣＣを得ることができる。また、低線形性モードでは、本実施形態の構成を用いることで、従来構成よりも抑圧されたバイアス電流ＩＢＢが供給されるので、図５に示すように、従来構成よりもコレクタ電流ＩＣＣを低減させることができる。
　図６は、従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対するＡＭ－ＡＭ特性を示す図である。高線形性モードでは、本実施形態の構成を用いることで、従来構成と同じコレクタ電流ＩＣＣが得られるので、図６に示すように、従来構成と同様に、優れたＡＭ－ＡＭ特性を得ることができる。また、低線形性モードでは、本実施形態の構成を用いることで、従来構成よりもコレクタ電流ＩＣＣを抑制でき、特に５ｄＢｍ以上の出力領域のコレクタ電流ＩＣＣを抑制でき、バイアス回路２０に入り込んだ高周波信号が抵抗２０３側に流れ込んで、高周波信号がバイアス回路２０に与える影響を抑圧することができるので、図６に示すように、従来構成よりもＡＭ－ＡＭ特性を改善することができる。特に、中出力領域のＡＭ－ＡＭ特性を改善することができる。
　図７は、従来構成と第１の実施形態の構成との出力電力Ｐｏｕｔに対するＥＶＭ特性を示す図である。高線形性モードでは、本実施形態の構成を用いることで、従来構成と同じコレクタ電流ＩＣＣが得られるので、図７に示すように、従来構成と同様に、優れたＥＶＭ特性を得ることができる。また、低線形性モードでは、本実施形態の構成を用いることで、従来構成よりもコレクタ電流ＩＣＣを抑制でき、特に５ｄＢｍ以上のコレクタ電流ＩＣＣを抑制でき、バイアス回路２０に入り込んだ高周波信号が抵抗２０３側に流れ込んで、高周波信号がバイアス回路２０に与える影響を抑圧することができるので、図７に示すように、従来構成よりもＥＶＭ特性を改善することができる。特に、中出力領域のＥＶＭ特性を改善することができる。
　以上のように、本実施形態の高周波増幅回路を用いることで、高線形性モードの特性に影響を与えることなく、低線形性モードでのＡＭ－ＡＭ特性やＥＶＭ特性の劣化を抑制して、改善することができる。
　なお、上述の図１では、ＲＦ入力端子Ｐｉｎ、制御電圧入力端子ＰＶＣＴＬ、および、バイアス電流調整用電圧印加端子ＰＶＬＩＮを備える例を示したが、図８に示すような構成であってもよい。図８は、ＲＦＩＣと高周波増幅回路との複合モジュールの回路図である。
　高周波増幅回路１０のＲＦ入力端子Ｐｉｎ、制御電圧入力端子ＰＶＣＴＬ、および、バイアス電流調整用電圧印加端子ＰＶＬＩＮは、ＲＦＩＣ１００の出力端子となっている。
　ＲＦＩＣ１００は、制御電圧ＶＣＴＬ、バイアス電流調整用電圧ＶＬＩＮ、高周波信号ＲＦを生成する。ＲＦＩＣ１００は、抵抗２０２を介して制御電圧ＶＣＴＬをバイアス制御素子１０２，１０３に印加する。ＲＦＩＣ１００は、抵抗２０５を介してバイアス電流調整用電圧ＶＬＩＮをスイッチ素子１０４に印加する。この際、ＲＦＩＣ１００は、動作モードに応じてバイアス電流調整用電圧ＶＬＩＮを設定して印加する。ＲＦＩＣ１００は、入力整合回路９０１を介して高周波信号ＲＦを増幅器１０１に入力する。
　次に、第２の実施形態に係る高周波増幅回路について、図を参照して説明する。図９は、本発明の第２の実施形態に係る高周波増幅回路の回路図である。本実施形態の高周波増幅回路１０Ａは、第１の実施形態に係る高周波増幅回路１０に対して、バイアス回路２０Ａのスイッチ素子が異なるものであり、他の構成は第１の実施形態に係る高周波増幅回路１０と同じである。本実施形態を含め、以降の各実施形態では、対象となる実施形態と異なる箇所のみを説明する。
　本実施形態のバイアス回路２０Ａのスイッチ素子１４ＡはＦＥＴ（電界効果トランジスタ）からなる。バイアス電流調整用電圧印加端子ＰＶＬＩＮは、ＦＥＴの閾値電圧に基づいて設定されている。したがって、本実施形態の高周波増幅回路１０Ａを用いても、第１の実施形態の高周波増幅回路１０と同様の作用効果を得ることができる。
　次に、第３の実施形態に係る高周波増幅回路について、図を参照して説明する。図１０は、本発明の第３の実施形態に係る高周波増幅回路の回路図である。本実施形態の高周波増幅回路１０Ａは、第１の実施形態に係る高周波増幅回路１０に対して、入力整合回路９０１と増幅器１０１との接続構成、およびバイアス回路２０に対する接続構成が異なるものであり、他の構成は第１の実施形態に係る高周波増幅回路１０と同じである。
　高周波増幅回路１０Ｂの入力整合回路９０１と増幅器１０１との間には、コンデンサ４１１と抵抗２１１との並列回路が接続されている。当該並列回路の増幅器１０１側は、バイアス回路２０に接続する抵抗２０１に接続されている。また、並列回路の入力整合回路９０１側は、抵抗２０６を介して、バイアス回路２０のバイアス制御素子１０２のエミッタに接続されている。
　このような構成とすることで、上述の実施形態と同様の作用効果が得られ、さらに、追加した回路により、高周波増幅回路１０Ｂの安定係数を調整できるので、高周波増幅回路１０Ｂが発振することをより確実に防止できる。これにより、高周波増幅回路１０Ｂの安定性を向上させることができる。
　次に、第４の実施形態に係る高周波増幅回路について、図を参照して説明する。図１１は、本発明の第４の実施形態に係る高周波増幅回路の回路図である。本実施形態の高周波増幅回路１０Ｃは、第１の実施形態に係る高周波増幅回路１０に対して、バイアス回路２０Ｃの構成が異なるものであり、他の構成は第１の実施形態に係る高周波増幅回路１０と同じである。
　バイアス回路２０Ｃは、第１の実施形態に係るバイアス回路２０に対して、コンデンサ４２１を追加したものである。コンデンサ４２１は、抵抗２０４に並列接続されている。すなわち、バイアス制御素子１０３のエミッタとバイアス制御素子１０２のエミッタは、抵抗２０４とコンデンサ４２１との並列回路によって接続されている。
　図１２は、第４の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するエミッタ電圧Ｖｅ２を、第１の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するエミッタ電圧Ｖｅ２と比較した図である。なお、図１２および後述の図１３では、キャパシタンスが大の場合として１０ｐＦの場合を示し、キャパシタンスが小の場合として０．５ｐＦの場合を示している。
　本実施形態のようにコンデンサ４２１を備えることで、低線形性モード時のバイアス制御素子１０２のエミッタ電圧Ｖｅ２を低減させることができる。この際、コンデンサ４２１のキャパシタンスを調整することで、エミッタ電圧Ｖｅ２の低減量を調整することができる。具体的には、図１２に示すように、コンデンサ４２１のキャパシタンスを大きくすることで、エミッタ電圧Ｖｅ２をより低下させることができる。
　図１３は、第４の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するＡＭ－ＡＭ特性を、第１の実施形態の高周波増幅回路の低線形性モード時の出力電力Ｐｏｕｔに対するＡＭ－ＡＭ特性と比較した図である。
　本実施形態のようにコンデンサ４２１を備えることで、低線形性モード時のバイアス制御素子１０２のＡＭ－ＡＭ特性を調整することができる。具体的には、図１３に示すように、コンデンサ４２１のキャパシタンスを大きくすることで、中出力領域のＡＭ－ＡＭ特性を負値側にシフトさせることができるため、コンデンサ４２１のキャパシタンスを調整してＡＭ－ＡＭ特性を適宜調整することができる。
　このように、本実施形態の構成を用いることで、ＡＭ－ＡＭ特性を適宜調整して、より最適なＡＭ－ＡＭ特性を得ることができる。これにより、ＥＶＭ特性をさらに改善することができる。
　次に、第５の実施形態に係る高周波増幅回路について、図を参照して説明する。図１４は、本発明の第５の実施形態に係る高周波増幅回路の回路図である。本実施形態の高周波増幅回路１０Ｄは、第１の実施形態に係る高周波増幅回路１０に対して、バイアス回路２０Ｄの構成が異なるものであり、他の構成は第１の実施形態に係る高周波増幅回路１０と同じである。
　高周波増幅回路１０Ｄのバイアス回路２０Ｄは、バイアス回路２０に対して、電圧補償回路２１を追加したものである。電圧補償回路２１は、補償用制御素子５０１，５０２が縦続接続された構成からなる。補償用制御素子５０１，５０２は、増幅器１０１、バイアス制御素子１０２，１０３と同じｎｐｎ型トランジスタからなる。より具体的な制御電圧調整回路２１の構成としては、補償用制御素子５０１のコレクタは、バイアス制御素子１０２，１０３のベースに接続されている。補償用制御素子５０１のコレクタは、自身（補償用制御素子５０１）のベースに接続されている。補償用制御素子５０１のエミッタは、補償用制御素子５０２のコレクタに接続されている。補償用制御素子５０２のコレクタは、自身（補償用制御素子５０２）のベースに接続されている。補償用制御素子５０２はエミッタ接地されている。
　このような構成の電圧補償回路２１は、制御電圧入力端子ＰＶＣＴＬからの制御電圧ＶＣＴＬの電圧値が高くなり、バイアス制御素子１０２、１０３のベース電圧が上昇しようとすると、同時に電圧補償回路２１に流れ込む電流が増加する。これにより、抵抗２０２での電圧降下が大きくなるので、ベース電圧の上昇を補償して一定に保つ。一方、制御電圧入力端子ＰＶＣＴＬからの制御電圧ＶＣＴＬの電圧値が低くなり、バイアス制御素子１０２、１０３のベース電圧が低下しようとすると、同時に電圧補償回路２１に流れ込む電流が減少する。これにより、抵抗２０２での電圧降下が小さくなるので、ベース電圧の低下を補償して一定に保つ。また、増幅器１０１とバイアス制御素子１０２，１０３との温度特性の影響を受け、制御電圧ＶＣＴＬが一定であっても、増幅特性が変化してしまうことが考えられる。しかしながら、電圧補償回路２１を備えることで温度補償が行える。
　次に、第６の実施形態に係る高周波増幅回路について、図を参照して説明する。図１５は、本発明の第６の実施形態に係る高周波増幅回路の回路図である。本実施形態の高周波増幅回路１０Ｅは、第５の実施形態に係る高周波増幅回路１０Ｄに対して、バイアス回路２０Ｅの構成が異なるものであり、他の構成は第５の実施形態に係る高周波増幅回路１０Ｄと同じである。
　高周波増幅回路１０Ｅの制御バイアス調整回路２０Ｅは、高周波増幅回路１０Ｄのバイアス回路２０Ｄに対して、制御電圧同期調整回路２２を追加したものである。制御電圧同期調整回路２２は、同調用制御素子５１１，５１２、抵抗２１１，２１２を備える。同調用制御素子５１１，５１２は、ｎｐｎ型トランジスタからなる。
　同調用制御素子５１１は、エミッタ接地されており、ベースは、抵抗２１１を介してバイアス電流調整用電圧ＶＬＩＮに接続されている。同調用制御素子５１１のコレクタは、抵抗２１２を介して同調用制御素子５１２のエミッタに接続されている。同調用制御素子５１２のベースは、バイアス制御素子１０２，１０３のベースに接続されるとともに、自身（同調用制御素子５１２）のコレクタに接続されている。同調用制御素子５１１は、スイッチ素子１０４と同等な特性であり、近接して配置される。このような構成とすることで、各動作モード時に次に示すような動作が生じる。
　（高線形性モード時）
　高線形性モード時には、バイアス電流調整用電圧ＶＬＩＮは、スイッチ素子１０４の閾値電圧未満に設定されている。したがって、バイアス電流調整用電圧ＶＬＩＮは、同調用制御素子５１１の閾値電圧未満となり、同調用制御素子５１１はオフ状態になる。これにより、同調用制御素子５１２のエミッタ電圧は高く、バイアス制御素子１０２，１０３のベース電圧も高く保持される。したがって、制御電圧ＶＣＴＬに応じた電流がバイアス制御素子１０２，１０３に供給され、増幅器１０１に対するバイアス電流ＩＢＢも高く保持できる。
　（低線形性モード時）
　低線形性モード時には、バイアス電流調整用電圧ＶＬＩＮは、スイッチ素子１０４の閾値電圧以上に設定されている。したがって、バイアス電流調整用電圧ＶＬＩＮは、同調用制御素子５１１の閾値電圧以上となり、同調用制御素子５１１はオン状態になる。これにより、同調用制御素子５１２のエミッタが抵抗２１２を介してグランドに接続され、エミッタ電圧は低くなる。同調用制御素子５１２のエミッタ電圧が低下することにより、制御電圧ＶＣＴＬに応じた電流の一部が制御電圧同期調整回路２２に流れ、バイアス制御素子１０２，１０３のベース電流が低下する。したがって、バイアス制御素子１０２，１０３から供給される増幅器１０１に対するバイアス電流ＩＢＢが抑圧される。これにより、消費電力をさらに低減させ、第１の実施形態の構成と比較して、２つ必要であった制御端子を１つにまとめることができる。
　次に、第７の実施形態に係る高周波増幅回路について、図を参照して説明する。図１６は、本発明の第７の実施形態に係る高周波増幅回路の回路図である。本実施形態の高周波増幅回路１０Ｆは、高周波増幅用の増幅器を二段に構成したものであり、各段の増幅器に対するバイアス回路の基本構成は、上述の実施形態に示したものと同じである。
　高周波増幅回路１０Ｆは、高周波増幅用の増幅器１０１１，１０１２を備える。増幅器１０１１，１０１２はｎｐｎ型トランジスタからなる。増幅器１０１１，１０１２はエミッタ接地されている。増幅器１０１１のベースは、入力整合回路９０１を介してＲＦ入力端子Ｐｉｎに接続されている。増幅器１０１１のコレクタは、段間整合回路９０３を介して、増幅器１０１２のベースに接続されている。バイアス制御素子１０２のコレクタは、出力整合回路９０２を介して、ＲＦ出力端子Ｐｏｕｔに接続されている。
　増幅器１０１１には、バイアス回路２０Ｆ１からバイアス電流ＩＢＢ１が供給される。増幅器１０１２には、バイアス回路２０Ｆ２からバイアス電流ＩＢＢ２が供給される。バイアス回路２０Ｆ１，２０Ｆ２は、基本構成として、上述の第６実施形態に係るバイアス回路２０Ｅと同じであるが、バイアス用駆動電圧印加端子ＰＶＣ０、制御電圧入力端子ＰＶＣＴＬ、バイアス電流調整用電圧印加端子ＰＶＬＩＮ、抵抗２０５、および制御電圧同期調整回路２２が共通化されている。
　このような構成であっても、上述の各実施形態と同様の作用効果を得ることができる。また、高周波増幅用の増幅器を二段接続することで、高周波増幅回路としての増幅率を向上することができる。特に、高線形性モード時の増幅率を向上させることができる。一方で、各段の消費電力を抑制できるので、高周波増幅回路としての消費電力を、より効果的に低減することができる。
　なお、本実施形態では二段の例を示したが、さらに多段化してもよい。
　また、上述の各実施形態の構成を組み合わせてもよい。例えば、第２実施形態の構成と第３実施形態の構成を組み合わせたり、第３実施形態の構成と第４実施形態の構成を組み合わせてもよい。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｐ：高周波増幅回路、
２０，２０Ａ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ１，２０Ｆ２，２０Ｐ：バイアス回路、
２１：電圧補償回路、
２２：制御電圧同期調整回路、
１００：ＲＦＩＣ、
１０１，１０１１，１０１２：高周波増幅器、
１０２：バイアス制御素子（第１バイアス制御素子）、
１０３：バイアス制御素子（第２バイアス制御素子）、
１０４，１０４Ａ：スイッチ素子、
５０１，５０２：補償用制御素子、
５１１，５１２：同調用制御素子、
２０１，２０２，２０３，２０４，２０５，２０６，２１１，２１２：抵抗、
３０１：コイル、
４０１，４１１，４２１：コンデンサ、
９０１：入力整合回路、
９０２：出力整合回路、
９０３：段間整合回路、
Ｐｉｎ：ＲＦ入力端子、
Ｐｏｕｔ：ＲＦ出力端子、
ＰＶＣＣ：駆動電圧印加端子、
ＰＶＣ０：バイアス用駆動電圧印加端子、
ＰＶＣＴＬ：制御電圧入力端子、
ＰＶＬＩＮ：バイアス電流調整用電圧印加端子、
ＶＣＣ：駆動電圧、
ＶＣ０：バイアス用駆動電圧、
ＶＣＴＬ：制御電圧、
ＶＬＩＮ：バイアス電流調整用電圧

Claims (12)

  1. 　高周波信号を増幅する高周波増幅器と、
    　高周波増幅器にバイアス電流を与えるバイアス回路と、
    　前記バイアス電流を決定する制御電圧入力端子と、を備えた高周波増幅回路であって、
    　前記バイアス回路は、
    　前記制御電圧にしたがって前記高周波増幅器に第１バイアス電流を供給する第１バイアス制御素子と、
    　前記制御電圧にしたがって前記高周波増幅器に第２バイアス電流を供給する第２バイアス制御素子と、
    　前記第１バイアス制御素子の前記第１バイアス電流出力端子と前記第２バイアス制御素子の第２バイアス電流出力端子との間の電位差を調整するバイアス調整回路と、
    　を備えた、高周波増幅回路。
  2. 　前記バイアス調整回路は、
    　前記第１バイアス制御素子の前記第１バイアス電流出力端子と、前記第２バイアス制御素子の前記第２バイアス電流出力端子と、の間に接続されたインピーダンス素子と、
    　前記第２バイアス電流出力端子を異なる第１電位または第２電位のいずれかに設定するスイッチ回路と、
    　該スイッチ回路にバイアス電流調整用電圧を印加するバイアス電流調整用電圧印加端子と、
    　を備える、請求項１に記載の高周波増幅回路。
  3. 　前記スイッチ回路は、
    　前記バイアス電流調整用電圧印加端子からのバイアス電流調整用電圧に応じてオンオフ制御されるスイッチ素子を備える、請求項２に記載の高周波増幅回路。
  4. 　前記バイアス電流調整用電圧によって、前記第１バイアス制御素子と前記第２バイアス制御素子に対する前記制御電圧による印加電圧を調整する制御電圧同期調整回路を、備える請求項３に記載の高周波増幅回路。
  5. 　前記高周波増幅器、前記第１バイアス制御素子、前記第２バイアス制御素子、および前記スイッチ素子は、ｎｐｎ型トランジスタである、請求項３または請求項４に記載の高周波増幅回路。
  6. 　前記高周波増幅器、前記第１バイアス制御素子および前記第２バイアス制御素子は、ｎｐｎ型トランジスタであり、前記スイッチ素子は電界効果型トランジスタである、請求項３または請求項４に記載の高周波増幅回路。
  7. 　前記インピーダンス素子は抵抗である、請求項２乃至請求項６のいずれかに記載の高周波増幅回路。
  8. 　前記インピーダンス素子は抵抗とコンデンサの並列回路からなる、請求項２乃至請求項６のいずれかに記載の高周波増幅回路。
  9. 　前記第１バイアス制御素子と前記第２バイアス制御素子に対する前記制御電圧に基づく印加電圧を補償する電圧補償回路を備える、請求項１乃至請求項８のいずれかに記載の高周波増幅回路。
  10. 　前記電圧補償回路は、前記第１バイアス制御素子と前記第２バイアス制御素子の前記制御電圧の印加点とグランドとの間に縦続接続された複数の補償用制御素子からなる、請求項１乃至請求項８のいずれかに記載の高周波増幅回路。
  11. 　前記高周波増幅器と前記バイアス回路との接続点よりも高周波信号の入力される側にコンデンサと抵抗の並列回路を接続する、請求項１乃至請求項１０のいずれかに記載の高周波増幅回路。
  12. 　前記高周波増幅器を複数段接続し、
    　前記複数段の高周波増幅器毎に前記バイアス回路が形成されている、
    　請求項１乃至請求項１１のいずれかに記載の高周波増幅回路。
PCT/JP2013/079072 2012-12-26 2013-10-28 高周波増幅回路 WO2014103495A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201380068007.0A CN104904117B (zh) 2012-12-26 2013-10-28 高频放大电路
JP2014554205A JP5773092B2 (ja) 2012-12-26 2013-10-28 高周波増幅回路
US14/746,896 US9525389B2 (en) 2012-12-26 2015-06-23 High-frequency amplifier circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-282010 2012-12-26
JP2012282010 2012-12-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/746,896 Continuation US9525389B2 (en) 2012-12-26 2015-06-23 High-frequency amplifier circuit

Publications (1)

Publication Number Publication Date
WO2014103495A1 true WO2014103495A1 (ja) 2014-07-03

Family

ID=51020594

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/079072 WO2014103495A1 (ja) 2012-12-26 2013-10-28 高周波増幅回路

Country Status (4)

Country Link
US (1) US9525389B2 (ja)
JP (1) JP5773092B2 (ja)
CN (1) CN104904117B (ja)
WO (1) WO2014103495A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017098892A (ja) 2015-11-27 2017-06-01 株式会社村田製作所 電力増幅モジュール
EP3264596A1 (en) * 2016-06-30 2018-01-03 Nxp B.V. Biased transistor module
JP2018195954A (ja) * 2017-05-16 2018-12-06 株式会社村田製作所 電力増幅回路
JP2019091966A (ja) * 2017-11-10 2019-06-13 株式会社村田製作所 電力増幅回路
JP2019129402A (ja) * 2018-01-24 2019-08-01 株式会社村田製作所 歪補償回路
KR20210144317A (ko) * 2020-05-22 2021-11-30 삼성전기주식회사 스타트업 기능을 갖는 증폭회로 및 증폭 장치
US11281245B1 (en) * 2021-01-27 2022-03-22 Wolfspeed, Inc. Bias circuits and improved linearity bias schemes for RF power devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076791A (ja) * 2000-08-31 2002-03-15 Hitachi Ltd 電力増幅器モジュール
JP2004537212A (ja) * 2001-07-16 2004-12-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 改善された線形電力増幅器
JP2007258949A (ja) * 2006-03-22 2007-10-04 Matsushita Electric Ind Co Ltd 高周波電力増幅器
JP2009118254A (ja) * 2007-11-07 2009-05-28 Panasonic Corp 高周波信号出力回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666076A (en) * 1995-09-29 1997-09-09 Cherry Semiconductor Corporation Negative input voltage comparator
FI105611B (fi) 1998-03-13 2000-09-15 Nokia Mobile Phones Ltd Radiotajuusvahvistimet
WO2002042783A2 (en) * 2000-11-22 2002-05-30 Ecole De Technologie Superieure Vddq INTEGRATED CIRCUIT TESTING SYSTEM AND METHOD
US6922107B1 (en) * 2002-12-23 2005-07-26 Dynalinear Technologies, Inc. Dual (constant voltage/constant current) bias supply for linear power amplifiers
JP2005101734A (ja) * 2003-09-22 2005-04-14 Toshiba Corp 高出力増幅回路
US9166533B2 (en) * 2009-07-30 2015-10-20 Qualcomm Incorporated Bias current monitor and control mechanism for amplifiers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076791A (ja) * 2000-08-31 2002-03-15 Hitachi Ltd 電力増幅器モジュール
JP2004537212A (ja) * 2001-07-16 2004-12-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 改善された線形電力増幅器
JP2007258949A (ja) * 2006-03-22 2007-10-04 Matsushita Electric Ind Co Ltd 高周波電力増幅器
JP2009118254A (ja) * 2007-11-07 2009-05-28 Panasonic Corp 高周波信号出力回路

Also Published As

Publication number Publication date
CN104904117B (zh) 2018-02-23
CN104904117A (zh) 2015-09-09
JPWO2014103495A1 (ja) 2017-01-12
JP5773092B2 (ja) 2015-09-02
US20150295549A1 (en) 2015-10-15
US9525389B2 (en) 2016-12-20

Similar Documents

Publication Publication Date Title
JP5773092B2 (ja) 高周波増幅回路
US9614481B2 (en) Apparatus and methods for chopping ripple reduction in amplifiers
US8035443B2 (en) Amplifier with gain expansion stage
US8552803B2 (en) Amplifier with dynamic bias
JP4287190B2 (ja) 高周波増幅回路
JP4330549B2 (ja) 高周波電力増幅装置
US7639080B2 (en) Radio frequency amplifier circuit and mobile communication terminal using the same
JP2007036973A (ja) 電力増幅器および通信装置
US10498291B2 (en) Bias circuit and power amplifier circuit
KR20160113349A (ko) 전력 증폭기
US7265627B2 (en) Self adaptable bias circuit for enabling dynamic control of quiescent current in a linear power amplifier
US8633768B2 (en) Amplifying device
JP5708190B2 (ja) 高周波増幅回路、無線装置
US20230105756A1 (en) Power amplifier
JP5757362B2 (ja) 高周波増幅回路、無線装置
JP4667939B2 (ja) 高出力増幅器および多段高出力増幅器
US6967533B2 (en) Arrangement for saving energy in transmitter
JP2005123860A (ja) 高周波電力増幅回路および高周波電力増幅用電子部品
US7554395B1 (en) Automatic low battery compensation scaling across multiple power amplifier stages
US20070222521A1 (en) Power amplifier
JP2015035646A (ja) 温度制御素子の制御回路
US20050062538A1 (en) RF power amplifier having an operating current measuring device
CN110324007B (zh) 功率放大电路
WO2023063316A1 (ja) ドハティ増幅回路
CN111628732B (zh) D类功率放大器电路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13868675

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014554205

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13868675

Country of ref document: EP

Kind code of ref document: A1