WO2014092192A1 - 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置、イメージセンサ及びｘ線センサ - Google Patents

酸化物半導体素子、酸化物半導体素子の製造方法、表示装置、イメージセンサ及びｘ線センサ Download PDF

Info

Publication number
WO2014092192A1
WO2014092192A1 PCT/JP2013/083529 JP2013083529W WO2014092192A1 WO 2014092192 A1 WO2014092192 A1 WO 2014092192A1 JP 2013083529 W JP2013083529 W JP 2013083529W WO 2014092192 A1 WO2014092192 A1 WO 2014092192A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
oxide semiconductor
insulating protective
tft
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/083529
Other languages
English (en)
French (fr)
Inventor
文彦 望月
田中　淳
鈴木　真之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Priority to KR1020157014233A priority Critical patent/KR20150074189A/ko
Publication of WO2014092192A1 publication Critical patent/WO2014092192A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/026—Wafer-level processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/189—X-ray, gamma-ray or corpuscular radiation imagers
    • H10F39/1898—Indirect radiation image sensors, e.g. using luminescent members
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the present invention relates to an oxide semiconductor element, a method for manufacturing an oxide semiconductor element, a display device, an image sensor, and an X-ray sensor.
  • An oxide semiconductor thin film can be formed at a low temperature, exhibits higher mobility than amorphous silicon, and is transparent to visible light. Therefore, a flexible TFT should be formed on a substrate such as a plastic plate or film. Is possible.
  • the In—Ga—Zn—O-based oxide since the In—Ga—Zn—O-based oxide has low resistance to moisture, oxygen, contamination, etc., the In-Ga—Zn—O-based oxide is mainly used. If the oxide semiconductor layer is exposed to the atmosphere, the oxide is deteriorated over time.
  • Japanese Unexamined Patent Application Publication No. 2009-14102 discloses a SiO x layer, a SiN p layer, a SiO m N n layer on the exposed surface of an oxide semiconductor layer mainly composed of an In—Ga—Zn—O-based oxide. It is disclosed that a protective layer having a three-layer structure is formed to protect the oxide semiconductor layer from moisture and the like.
  • the above x, m, and n are oxygen nonstoichiometric amounts, and P is a nitrogen nonstoichiometric amount.
  • International Publication No. 2009/075281 discloses a large absorption or reflection in a wavelength region of 500 nm or less on a protective layer that protects an oxide semiconductor layer mainly composed of an In—Ga—Zn—O-based oxide.
  • a TFT provided with a light-shielding film made of a resin material or a metal material is disclosed.
  • the protective layer has a simple three-layer structure, and the operational instability during light irradiation is not improved.
  • the present invention has been made in view of the above circumstances, and an oxide semiconductor element and an oxide semiconductor element having an insulating protective layer that secures operation stability during light irradiation and suppresses generation of heat due to light irradiation. It aims at providing the manufacturing method of.
  • An oxide semiconductor layer including at least one selected from the group consisting of In, Zn, Ga, and Sn, a pair of electrodes that can conduct through the oxide semiconductor layer, and the oxide semiconductor layer
  • the first layer adjacent to the oxide semiconductor layer has a lower refractive index than the oxide semiconductor layer, and the second layer is the first layer in the stacking order from the oxide semiconductor layer side.
  • the absolute refractive index of the second and subsequent layers is alternately different from each other in the absolute refractive index, and the thicknesses of the first and subsequent layers are defined as d (k) ( nm (k: order of stacking from the oxide semiconductor layer side), and the absolute refractive index of each layer is n (k) , 400 (nm) / 4n (k) ⁇ d (k) (nm) ⁇ And an insulating protective layer satisfying 450 (nm) / 4n (k) .
  • ⁇ 2> The oxide semiconductor device according to ⁇ 1>, wherein the number of layers in the stacked structure of the insulating protective layer is an even number of 4 or more.
  • ⁇ 3> The oxide semiconductor element according to ⁇ 1> or ⁇ 2>, wherein the number of layers in the stacked structure of the insulating protective layer is 8 or less.
  • ⁇ 4> The odd-numbered layers in the laminated structure of the insulating protective layer are made of the same material, and the even-numbered layers of the laminated structure of the insulating protective layer are also made of the same material, ⁇ 1> to ⁇ 3> The oxide semiconductor device according to any one of 3>.
  • the insulating protective layer includes any one oxide layer selected from the group consisting of Hf, Ti, Nb, Zr, and Y, and a SiO x layer (x is an oxygen non-stoichiometric amount). 1> to ⁇ 5> The oxide semiconductor device according to any one of ⁇ 5>.
  • the insulating protective layer is a stack in which SiO x layers (x is an oxygen non-stoichiometric amount) and Nb 2 O y layers (y is an oxygen non-stoichiometric amount) are alternately stacked in order from the oxide semiconductor layer side.
  • ⁇ 8> A method for manufacturing an oxide semiconductor device according to any one of ⁇ 1> to ⁇ 7>, comprising a step of performing a heat treatment at 300 ° C. or lower during or after the formation of the insulating protective layer. Method for manufacturing a semiconductor device.
  • ⁇ 10> Any one of ⁇ 1> to ⁇ 7>, which is a thin film transistor having a gate electrode disposed through a gate insulating layer on the side opposite to the side on which the insulating protective layer is disposed.
  • An X-ray sensor comprising the oxide semiconductor element according to ⁇ 10>.
  • the insulating protective layer ensures operational stability during light irradiation and suppresses generation of heat due to light irradiation.
  • FIG. 4 is a schematic diagram showing an example of a top contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram showing an example of a bottom contact type TFT with a bottom gate structure according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view of a part of a liquid crystal display device according to an embodiment of an electro-optical device of the invention.
  • the schematic block diagram of the electrical wiring of the liquid crystal display device shown in FIG. 3 is shown.
  • 1 is a schematic cross-sectional view of a part of an active matrix organic EL display device according to an embodiment of an electro-optical device of the invention.
  • FIG. 5 It is a simulation result of the light reflectivity of an insulation protective layer (three layer structure) about TFT of Example 1.
  • FIG. It is a simulation result of the light reflectivity of an insulation protective layer (4 layer structure) about TFT of Example 2.
  • FIG. It is a simulation result of the light reflectivity of an insulation protective layer (6 layer structure) about TFT of Example 3.
  • FIG. It is a simulation result of the light reflectivity of an insulation protective layer (8 layer structure) about TFT of Example 4.
  • FIG. It is a simulation result of the light reflectivity of an insulation protective layer (4 layer structure: wavelength 400nm and thickness design) about TFT of Example 5.
  • FIG. It is a simulation result of the light reflectivity of an insulation protective layer (4 layer structure: wavelength 450nm thickness design) about TFT of Example 6.
  • FIG. It is a simulation result of the light reflectivity of an insulation protective layer (4 layer structure: wavelength 450nm thickness design
  • FIG. 7 It is a simulation result of the light reflectivity of an insulation protective layer (4 layer structure: thickness design by the combination of wavelength 450nm and wavelength 400nm) about TFT of Example 7.
  • an insulating protective layer a simulation result of reflectance of light (4-layer Nb 2 O y layer changes to SiN p layer).
  • FIG. It is a simulation result of the light reflectivity of an insulation protective layer (2 layer structure: thickness setting existence) about TFT of the comparative example 2.
  • FIG. 5 is a graph plotting the calculation results of ⁇ Vth for each wavelength in Examples 1 to 3 and Comparative Examples 1 and 2, with the wavelength as the horizontal axis and ⁇ Vth as the vertical axis. It is a simulation result of the light reflectivity of an insulation protective layer (10 layer structure) about TFT of Example 9. FIG. It is a simulation result of the light reflectivity of an insulating protective layer (11 layer structure) about TFT of Example 10. FIG.
  • Oxide Semiconductor Element Schematic Configuration of Thin Film Transistor
  • An oxide semiconductor element according to an embodiment of the present invention is a thin film transistor: TFT, photodiode, or the like.
  • TFT thin film transistor
  • photodiode photodiode
  • a TFT will be described as an example of the oxide semiconductor element.
  • the TFT includes at least a gate electrode, a gate insulating layer, an oxide semiconductor layer, a source electrode, and a drain electrode, and controls a current flowing through the oxide semiconductor layer by applying a voltage to the gate electrode, and the source electrode and the drain. It is an active element having a function of switching a current between electrodes.
  • the TFT element structure includes a so-called reverse stagger structure (also referred to as a bottom gate type) and a stagger structure (also referred to as a top gate type) based on the position of the gate electrode.
  • the reverse stagger structure is used. It is done.
  • either a so-called top contact type or bottom contact type may be employed. Note that in the top gate type, when the substrate on which the TFT is formed is the lowermost layer, the gate electrode is disposed above the gate insulating layer, and the oxide semiconductor layer is formed below the gate insulating layer.
  • the bottom gate type is a mode in which a gate electrode is disposed below a gate insulating layer and an oxide semiconductor layer is formed above the gate insulating layer.
  • the source / drain electrodes are formed before the oxide semiconductor layer, and the lower surface of the oxide semiconductor layer is the source / drain electrode.
  • the top contact type is a form in which the oxide semiconductor layer is formed before the source / drain electrodes and the upper surface of the oxide semiconductor layer is in contact with the source / drain electrodes.
  • FIG. 1 is a schematic diagram showing an example of a top contact type TFT having a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • a gate electrode 14 formed on one main surface of a substrate 12, a gate insulating layer 16 covering the gate electrode 14, and a gate electrode 14 of the gate insulating layer 16 are disposed. And an oxide semiconductor layer 18 disposed on a side opposite to the side. Further, the TFT 10 includes a source electrode 20 and a drain electrode 22 that are spaced apart from each other on the side opposite to the side where the gate insulating layer 16 of the oxide semiconductor layer 18 is disposed, and the source / drain electrodes 20 and 22. And an insulating protective layer 24 stacked on the surface of the oxide semiconductor layer 18 exposed from between. And in this example, the insulating protective layer 24 is the 1st layer 24 (1) , 2nd layer 24 (2) , ... k layer 24 (k) (k: 3 or more ) from the oxide semiconductor layer 18 side. That is, a laminated structure of three or more layers.
  • FIG. 2 is a schematic diagram showing an example of a bottom contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • the gate electrode 14 and the gate insulating layer 16 are sequentially stacked on one main surface of the substrate 12.
  • a source electrode 20 and a drain electrode 22 are provided so as to be separated from each other, and an oxide semiconductor layer 18 is stacked thereon.
  • the TFT 30 includes an insulating protective layer 24 that is stacked on the exposed surface of the oxide semiconductor layer 18 and has a stacked structure of three or more layers.
  • the TFT according to this embodiment can have various configurations.
  • an insulating layer is provided on the substrate 12, the oxide semiconductor layer 18 is formed in a plurality of layers, an oxide A configuration in which a contact layer is provided between the semiconductor layer 18 and the source / drain electrodes 20 and 22 may be employed.
  • the shape, structure, size, and the like of the substrate 12 are not particularly limited on the assumption that there is a main surface on which a film can be formed, and can be appropriately selected according to the purpose.
  • the structure of the substrate 12 may be a single layer structure or a laminated structure.
  • the material of the substrate 12 is not particularly limited, and for example, an inorganic substrate such as glass or YSZ (yttrium stabilized zirconium), a resin substrate, a composite material thereof, or the like can be used. Among these, a resin substrate and a composite material thereof are preferable in terms of light weight and flexibility.
  • the resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
  • the resin substrate preferably includes a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion to the lower electrode, and the like.
  • the undercoat layer is formed on one side of the resin substrate, the resin substrate warps due to internal residual stress. Therefore, either coat on both sides or compress with a film quality controlled to low stress or lamination. / It is preferable to control by tensile stress.
  • the undercoat layer is preferably made of a material used for the gate insulating layer 16 described later in order to improve the barrier property.
  • the gate electrode 14 is formed on one main surface of the substrate 12.
  • the conductive film constituting the gate electrode 14 is preferably one having high conductivity, such as a metal film such as Al, Mo, Cr, Ta, Ti, Au, Au, Al—Nd, Ag alloy, oxidation, etc.
  • Metal oxide conductive films such as tin, zinc oxide, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO) can be used.
  • the gate insulating layer 16 is laminated on the surface of the gate electrode 14 opposite to the substrate 12 and on the exposed surface of the substrate 12 so as to cover the gate electrode 14.
  • the insulating film constituting the gate insulating layer 16 is preferably a highly insulating film such as SiO x , SiN p , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2 or the like. Alternatively, an insulating film containing at least two of these compounds may be used.
  • the oxide semiconductor layer 18 is stacked on the surface of the gate insulating layer 16 on the side opposite to the gate electrode 14.
  • the oxide semiconductor layer 18 only needs to be mainly composed of an oxide semiconductor containing at least one selected from In, Zn, Ga, and Sn, and may further contain impurities or the like.
  • the “main body” represents a component that is contained in the largest amount among the components constituting the oxide semiconductor layer 18.
  • the oxide semiconductor may be either amorphous or crystalline, but an amorphous oxide semiconductor is preferably used.
  • the semiconductor film is formed using an oxide semiconductor, the charge mobility is much higher than that of an amorphous silicon semiconductor film, and the semiconductor film can be driven at a low voltage.
  • an oxide semiconductor is used, a semiconductor film with higher light transmittance than silicon can be formed.
  • An oxide semiconductor, particularly an amorphous oxide semiconductor can be uniformly formed at a low temperature (for example, room temperature), and thus is particularly advantageous when a flexible resin substrate such as a plastic is used. .
  • the constituent material of the oxide semiconductor is not particularly limited as long as it includes at least one selected from In, Zn, Ga, and Sn, but includes at least one of In, Ga, and Zn.
  • An oxide for example, In—O system
  • an oxide containing at least two of In, Ga, and Zn eg, In—Zn—O, In—Ga—O, and Ga—Zn—O
  • the oxide containing is more preferable.
  • In—Ga—Zn—O-based oxide semiconductor an oxide semiconductor whose composition in a crystalline state is represented by InGaO 3 (ZnO) m (m is a natural number less than 6) is preferable, and InGaZnO 4 is particularly preferable.
  • the electron mobility tends to increase as the electrical conductivity increases.
  • the layer structure of the oxide semiconductor layer 18 may be composed of two or more layers.
  • the oxide semiconductor layer 18 is formed of a low resistance layer and a high resistance layer, and the low resistance layer is in contact with the gate insulating layer 16 and has a high structure. It is preferable that the resistance layer is in electrical contact with at least one of the source electrode 20 and the drain electrode 22.
  • the thickness of the oxide semiconductor layer 18 is not particularly limited, but is more preferably 30 nm or more and 60 nm or less from the viewpoints of ensuring carrier movement and cost reduction.
  • the source / drain electrodes 20 and 22 are formed on the surface of the oxide semiconductor layer 18 on the opposite side of the gate insulating layer 16 and spaced from each other.
  • the source / drain electrodes 20 and 22 are separated from the oxide semiconductor layer 18 by the voltage applied to the gate electrode 14. Conduction is possible.
  • the conductive film constituting the source / drain electrodes 20 and 22 is made of a material having high conductivity, such as a metal film such as Al, Mo, Cr, Ta, Ti, Au, Au, Al—Nd, Ag alloy, oxidation, etc.
  • a metal oxide conductive film such as tin, zinc oxide, indium oxide, indium tin oxide (ITO), or indium zinc oxide (IZO) can be used.
  • these conductive films can be used as a single layer structure or a laminated structure of two or more layers.
  • the insulating protective layer 24 of the TFT 10 and the TFT 30 is laminated on the oxide semiconductor layer 18 exposed from between the source / drain electrodes 20 and 22 to insulate and protect the oxide semiconductor layer 18 from water, oxygen, and the like.
  • the first layer 24 (1) adjacent to the oxide semiconductor layer 18 has an absolute refractive index lower than that of the oxide semiconductor layer 18.
  • each of the layers 24 (2) ,..., 24 (k) after the second layer 24 (2) has an absolute refractive index relationship with the previous layer. Alternately different. Specifically, when the absolute refractive index of the oxide semiconductor layer 18 (in the case of InGaZnO 4 , the absolute refractive index of about 2.11 to 2.10 in the wavelength range of 400 nm to 450) is set to “high”, the first layer 24 ( In order from 1) , “low”, “high”, “low”, “high”,...
  • the absolute refractive index in each of the first layer 24 (1) to the k-th layer 24 (k) of the insulating protective layer is the 2Sth (S is a natural number) layer in the stacking order from the oxide semiconductor layer 18 side.
  • n (2S) is the absolute refractive index of the adjacent layer
  • n (2S-1) and n (2S + 1) are the absolute refractive indexes of the adjacent layers.
  • each layer 24 (1) , 24 (2) ,... 24 (k) is d (k) (k: stack from the oxide semiconductor layer 18 side ).
  • ⁇ is an arbitrary wavelength between 400 nm and 450 nm
  • n (k) is an absolute refractive index of each layer
  • the thickness d (k) of each layer is a thickness represented by 430 (nm) / 4n (k).
  • d (k) 430 (nm) / 4n (k)
  • d (k) ⁇ / 4n (k) (400 nm ⁇ ⁇ ⁇ 450 nm)
  • 400 (nm ) / 4n (k) ⁇ d (k) (nm) ⁇ 450 (nm) / 4n (k) may be satisfied.
  • TFT10,30 which concerns on this embodiment, even if the light of wavelength 400nm or more and 450nm or less injects toward the oxide semiconductor layer 18 side from the outer side (opposite side of the board
  • the operational stability of the TFTs 10 and 30 during light irradiation can be ensured.
  • the insulating protective layer 24 reflects light, generation of heat due to light irradiation can be suppressed as compared with the case of absorbing light.
  • the thickness d (k) of 24 (1) , 24 (2) ,... 24 (k) of each of the above layers may be set based on the same wavelength among wavelengths of 400 nm or more and 450 nm or less. Is preferably set based on different wavelengths. This is because light having a plurality of wavelengths is reflected, and the amount of light hitting the oxide semiconductor layer 18 is further suppressed.
  • the thickness d (k) is represented using different wavelengths from each other, each layer 24 (1), 24 (2), the thickness of the at least two layers of ⁇ ⁇ ⁇ 24 (k) d (k) is The wavelength may be expressed using different wavelengths among wavelengths of 400 nm to 450 nm. For example, the thickness of each odd-numbered layer may be represented by a wavelength of 400 nm, and the thickness of each even-numbered layer may be represented by a wavelength of 450 nm.
  • the number of layers in the laminated structure is preferably an even number of 4 or more.
  • the TFTs 10 and 30 are used in a liquid crystal display device or the like described later, a material used for an interlayer insulating layer laminated on the insulating protective layer 24 (SiO x is often used)
  • the insulating protective layer 24 (k) of the insulating protective layer 24 is 1 or more (in the combination of materials, for example, SiO x And N 2 O y ), and the number of layers in the laminated structure is preferably 8 or less. This is because if it is 8 or less, the light reflectance can be increased to nearly 100% (saturation if it is 8 or more), and the manufacturing cost can be reduced.
  • the odd-numbered layers may be made of the same material or different materials, but the manufacturing cost is suppressed. From the viewpoint, it is preferable that they are made of the same material.
  • the even-numbered layers of the layers 24 (1) , 24 (2) ,..., 24 (k) may be made of the same material or different materials. From the viewpoint of suppression, it is preferable that they are made of the same material.
  • an insulating material such as oxide or nitride can be used as a material of the insulating protective layer 24 as a material of the insulating protective layer 24, an insulating material such as oxide or nitride can be used.
  • the oxide include any one oxide selected from Hf, Ti, Nb, Zr, Si, and Y. Specifically, Y 2 O 3 , Ta 2 O 5 , HfO 2 or the like.
  • the nitride include SiN p and SiON.
  • the material used for the layer having a low absolute refractive index is, for example, about 1.47 when the absolute refractive index is in the range of 400 nm to 450 nm.
  • SiOx of ⁇ 1.46 (where x is an oxygen non-stoichiometric amount and around 2) or the like can be used.
  • main body means that the amount of SiO x in the layer exceeds 90 mass%.
  • the material used for the layer having a high absolute refractive index is, for example, one oxidation selected from Hf, Ti, Nb, Zr, and Y. Material materials can be used. Specifically, Nb 2 O y (y is an oxygen non-stoichiometric amount of about 5) having an absolute refractive index of about 2.50 to 2.40 in a wavelength range of 400 nm to 450 nm can be used.
  • HfO e having an absolute refractive index of about 2.16 to 2.11 in the wavelength range of 400 nm to 450 nm (e is an oxygen non-stoichiometric amount of about 2), and absolute refraction in the wavelength range of 400 nm to 450 nm.
  • TiO f having a rate of about 2.26 to 2.23 (f is an oxygen non-stoichiometric amount of about 2) can also be used.
  • a layer composed mainly of subsequent Nb 2 O y abbreviated as Nb 2 O y layer.
  • the main body means that the amount of Nb 2 O y in the layer exceeds 90% by mass.
  • the insulating protective layer 24 is composed of a layer 24 (1) , 24 (2) ,... 24 (k) in which the odd number is composed of the same material, and the even number is composed of the same material. From the viewpoint that the height is clear (the difference in height is large), a stacked structure in which SiO x layers and Nb 2 O y layers are alternately stacked in order from the oxide semiconductor layer 18 side is preferable.
  • a gate electrode formation process is performed.
  • a substrate 12 is prepared.
  • a conductive film is formed on the prepared substrate 12.
  • This film-forming method includes a wet method such as a printing method and a coating method, a physical method such as a vacuum deposition method, a sputtering method and an ion plating method, a chemical method such as a CVD (Chemical Vapor Deposition) and a plasma CVD method, etc. A method that considers the suitability of the material to be used is used.
  • the gate electrode 14 is formed from the conductive film by patterning the conductive film into a predetermined shape by photolithography, an etching method, a lift-off method, or the like. At this time, it is preferable to pattern the gate electrode 14 and the gate wiring simultaneously.
  • a gate insulating layer forming step, an oxide semiconductor layer forming step, and an insulating protective layer forming step are performed. These forming steps may be performed in the order of the gate insulating layer forming step, the oxide semiconductor layer forming step, and the insulating protective layer forming step, but may be performed at the same time. The patterning may be reversed.
  • an insulating film, an oxide semiconductor film, and an insulating film having a stacked structure are sequentially formed over the gate electrode 14 and the substrate 12.
  • These film-forming methods are used from wet methods such as printing methods and coating methods, physical methods such as vacuum deposition methods, sputtering methods and ion plating methods, and chemical methods such as CVD and plasma CVD methods.
  • a method considering the suitability with the material to be used is used.
  • it is preferable to use a vapor deposition method such as a vacuum deposition method, a sputtering method, an ion plating method, a CVD method or a plasma CVD method from the viewpoint of easy control of the film thickness.
  • the film can be formed by controlling the degree of vacuum and the oxygen flow rate by an RF magnetron sputtering film forming method.
  • the insulating film, the oxide semiconductor film, and the insulating film having a stacked structure are preferably formed in the same manner in that they can be continuously formed.
  • the insulating film having a laminated structure is patterned into a predetermined shape by photolithography, an etching method, a lift-off method, or the like. Thereby, the insulating protective layer 24 is formed from the insulating film having a laminated structure.
  • the oxide semiconductor film is patterned into a predetermined shape by photolithography, an etching method, a lift-off method, or the like.
  • the oxide semiconductor layer 18 is formed from the oxide semiconductor film.
  • the insulating film is patterned into a predetermined shape by photolithography, an etching method, a lift-off method, or the like. Thereby, the gate insulating layer 16 is formed from the insulating film.
  • the conductive film is patterned into a predetermined shape by photolithography, an etching method, a lift-off method, or the like, and source / drain electrodes 20 and 22 are formed from the conductive film.
  • the TFT 10 shown in FIG. 1 can be manufactured.
  • a heat treatment step may be performed in any step after the formation of the oxide semiconductor film.
  • the insulating protective layer 24 reflects light, for example, at the time of or after the formation of the insulating protective layer 24 without considering oxygen control of the oxide semiconductor film (or the oxide semiconductor layer 18).
  • the heat treatment can be performed at a low temperature of 300 ° C. or lower. Thereby, the selection range of the flexible board
  • the thickness d (k) of each of the layers 24 (1) , 24 (2) ,... 24 (k) is ⁇ at an arbitrary wavelength of 400 nm to 450 nm.
  • d (k) ⁇ / 4n (k) where the absolute refractive index of each layer is n (k) .
  • other layers that reflect at wavelengths other than 400 to 450 nm can be added to the insulating protective layer 24.
  • TFTs 10 and 30 are no particular limitations on the use of the TFTs 10 and 30 according to the present embodiment described above.
  • display devices such as electro-optical devices (for example, liquid crystal display devices, organic EL (Electro Luminescence) display devices, inorganic EL display devices) , Etc.), and is particularly suitable for use in large area devices.
  • the TFTs 10 and 30 of the present embodiment are particularly suitable for devices that can be manufactured by a low-temperature process using a resin substrate (for example, a flexible display), various sensors such as an X-ray sensor, MEMS (Micro Electro Mechanical System), and the like.
  • the present invention is suitably used as a drive element (drive circuit) in various electronic devices.
  • Electro-optical device and sensor includes the TFT 10 according to the present embodiment.
  • electro-optical devices include display devices (eg, liquid crystal display devices, organic EL display devices, inorganic EL display devices, etc.).
  • an image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor), an X-ray sensor, or the like is suitable.
  • a liquid crystal display device, an organic EL display device, and an X-ray sensor will be described as representative examples of the electro-optical device or sensor including the TFT 10 according to the present embodiment.
  • FIG. 3 is a schematic cross-sectional view of a part of a liquid crystal display device according to an embodiment of the electro-optical device of the present invention.
  • the liquid crystal display device 100 of the present embodiment includes a pixel on the oxide semiconductor layer 18 protected by the top contact type TFT 10 and the passivation layer 102 of the TFT 10 in the bottom gate structure shown in FIG. 1.
  • a liquid crystal layer 108 sandwiched between the lower electrode 104 and the counter upper electrode 106 and an RGB color filter 110 for developing different colors corresponding to each pixel are provided.
  • the substrate 10 side of the TFT 10 and the RGB color filter 110 are provided.
  • the liquid crystal display device 100 of this embodiment includes a plurality of gate wirings 112 that are parallel to each other, and data wirings 114 that are parallel to each other and intersect the gate wirings 112.
  • the gate wiring 112 and the data wiring 114 are electrically insulated.
  • the TFT 10 is provided in the vicinity of the intersection between the gate wiring 112 and the data wiring 114.
  • the gate electrode 14 of the TFT 10 is connected to the gate wiring 112, and the source electrode 20 of the TFT 10 is connected to the data wiring 114.
  • the drain electrode 22 of the TFT 10 is connected to the pixel lower electrode 104 through a contact hole 116 provided in the gate insulating layer 16 (a conductor is embedded in the contact hole 116).
  • the pixel lower electrode 104 forms a capacitor 118 together with the grounded counter upper electrode 106.
  • a backlight including light having a wavelength of 400 nm or more and 450 nm or less is irradiated from the outside of the protective layer 24 of the TFT 10 (on the side opposite to the substrate 12) toward the oxide semiconductor layer 18.
  • the backlight toward the oxide semiconductor layer 18 side is reflected by the insulating protective layer 24, so that the amount of light hitting the oxide semiconductor layer 18 is suppressed. Therefore, even if the oxide semiconductor layer 18 includes at least one selected from In, Zn, Ga, and Sn and is weak to light with a wavelength of 400 nm to 450 nm, the amount of light that strikes the oxide semiconductor layer 18 is suppressed. Operation stability at the time of light irradiation of the TFT 10 can be ensured. For this reason, the reliability of the liquid crystal display device 100 is increased.
  • FIG. 5 is a schematic sectional view of a part of an active matrix organic EL display device according to an embodiment of the electro-optical device of the present invention
  • FIG. 6 is a schematic configuration diagram of electric wiring.
  • the simple matrix method has an advantage that it can be manufactured at low cost.
  • the number of scanning lines and the light emission time per scanning line are inversely proportional. Therefore, it is difficult to increase the definition and increase the screen size.
  • the active matrix method has a high manufacturing cost because a transistor and a capacitor are formed for each pixel.
  • it is suitable for high definition and large screen.
  • the substrate 12 is, for example, a flexible support, and is a plastic film such as PEN.
  • the substrate 12 has a substrate insulating layer 202 on the surface in order to be insulating.
  • a patterned color filter layer 204 is disposed thereon.
  • the driving TFT portion has a gate electrode 14, and a gate insulating layer 16 is provided on the gate electrode 14.
  • a connection hole is opened in part of the gate insulating layer 16 for electrical connection.
  • An oxide semiconductor layer 18 is provided in the driving TFT portion, and a source electrode 20 and a drain electrode 22 are provided thereon.
  • the drain electrode 22 and the pixel electrode (anode) 206 of the organic EL element are continuous and integrated, and are formed by the same material and the same process.
  • the drain electrode 22 of the switching TFT and the driving TFT are electrically connected through a connection hole by a connection electrode 208. Further, the whole is covered with the insulating film 210 except for the portion where the organic EL element of the pixel electrode portion is formed.
  • an organic layer 212 including a light emitting layer and a cathode 214 are provided to form an organic EL element portion.
  • the organic EL display device 200 of the present embodiment includes a plurality of gate wirings 220 that are parallel to each other, and a data wiring 222 and a driving wiring 224 that are parallel to each other and intersect the gate wiring 220.
  • the gate wiring 220, the data wiring 222, and the drive wiring 224 are electrically insulated.
  • the gate electrode 14 of the switching TFT 10 b is connected to the gate wiring 220, and the source electrode 20 of the switching TFT 10 b is connected to the data wiring 222.
  • the drain electrode 22 of the switching TFT 10b is connected to the gate electrode 14 of the driving TFT 10a, and the driving TFT 10a is kept on by using the capacitor 226.
  • the source electrode 20 of the driving TFT 10 a is connected to the driving wiring 224, and the drain electrode 22 is connected to the organic layer 212.
  • Such an organic EL display device 200 is a bottom emission type in which light from the light emitting layer is emitted from the substrate 12 side, and light including light having a wavelength of 400 nm to 450 nm is outside the insulating protective layer 24 of the TFT 10. Irradiation is performed from the light emitting layer (on the side opposite to the substrate 12) toward the oxide semiconductor layer 18 side. In the TFT 10 of this embodiment, the light traveling toward the oxide semiconductor layer 18 is reflected by the insulating protective layer 24, so that the amount of light hitting the oxide semiconductor layer 18 is suppressed.
  • the oxide semiconductor layer 18 includes at least one selected from In, Zn, Ga, and Sn and is weak to light with a wavelength of 400 nm to 450 nm, the amount of light that strikes the oxide semiconductor layer 18 is suppressed. Operation stability at the time of light irradiation of the TFT 10 can be ensured. For this reason, the reliability of the organic EL display device 200 is increased.
  • the X-ray sensor of the present embodiment (not shown) is an indirect conversion type X-ray sensor that converts X-rays into light after being converted into light by the phosphor layer, and the light generated from the phosphor layer receives light. It contains light with a wavelength of 400 nm to 450 nm.
  • the X-ray sensor is provided with the TFT 10 of this embodiment so that this light does not strike the oxide semiconductor layer 18. In the TFT 10 of this embodiment, the light traveling toward the oxide semiconductor layer 18 is reflected by the insulating protective layer 24, so that the amount of light hitting the oxide semiconductor layer 18 is suppressed.
  • the oxide semiconductor layer 18 includes at least one selected from In, Zn, Ga, and Sn and is weak to light with a wavelength of 400 nm to 450 nm, the amount of light that strikes the oxide semiconductor layer 18 is suppressed. Operation stability at the time of light irradiation of the TFT 10 can be ensured. This increases the reliability of the X-ray sensor.
  • Example 1 In Example 1, a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • a glass (non-alkali glass) substrate for LCD was prepared, and this was cleaned (ultrasonic cleaning: alkaline cleaning liquid, rinsing, drying ⁇ ozone treatment).
  • ultrasonic cleaning alkaline cleaning liquid, rinsing, drying ⁇ ozone treatment.
  • about 50 nm of Mo was deposited as a conductive film for the gate electrode by DC sputtering using a deposition temperature of room temperature (20 ° C.) and a deposition atmosphere of argon gas. After film formation, the conductive film was patterned to form a gate electrode.
  • a positive photoresist is applied by spin coating, pre-baking (90 ° C .: hot plate / 1 min), exposure (about 100 mJ / cm 2 ), development, post-baking (120 ° C .: hot plate / 2 min), etching (commercially available) Etching solution: phosphoric acid + nitric acid + acetic acid), cleaning, and drying.
  • SiO x as an insulating film for a gate insulating layer, amorphous InGaZnO 4 as an oxide semiconductor film for an oxide semiconductor layer, and SiO x , Nb 2 O y , SiO x as an insulating film for an insulating protective layer Were sequentially formed.
  • the insulating film for the gate insulating layer was formed by RF sputtering in which the film forming temperature was room temperature and the film forming atmosphere was a mixed gas of Ar and O 2 , and the film thickness was about 100 nm.
  • the oxide semiconductor film for the oxide semiconductor layer was formed by DC sputtering using a film formation temperature of room temperature and a film formation atmosphere of a mixed gas of Ar and O 2 , and the film thickness was about 50 nm.
  • the insulating film for the insulating protective layer was formed by RF sputtering in which the film forming temperature was room temperature and the film forming atmosphere was a mixed gas of Ar and O 2 .
  • membrane at the time of setting these thickness was set to 1.46, 2.44, and 1.46, respectively.
  • the wavelength ⁇ when setting these thicknesses was 430 nm.
  • X is near 2 and y is near 5.
  • insulating protective layer SiO x layer (thickness: 73.40 nm), Nb 2 O y layer (thickness: 44.10 nm), SiO x layer (thickness: 73.40 nm) having a three-layer structure is formed from the insulating film. Formed.
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High” and “Low”. Note that the first layer is compared with the absolute refractive index of the oxide semiconductor layer.
  • oxide semiconductor film for the oxide semiconductor layer was patterned by wet etching using ITO etchant (Kanto Chemical Co., Ltd. ITO etchant (type: ITO-07N)). Then, the resist was removed with O 2 plasma. Thus, an oxide semiconductor layer was formed from the oxide semiconductor film.
  • ITO etchant Kanto Chemical Co., Ltd. ITO etchant (type: ITO-07N)
  • resist patterning was performed by photolithography, and the insulating film for the gate insulating layer was patterned by dry etching in a CHF 3 gas atmosphere. Then, the resist was removed with O 2 plasma. Thus, a gate insulating layer was formed from the insulating film.
  • SiN p layer absolute refractive index: 2.11
  • the SiN p layer was formed by RF sputtering using a film formation temperature of room temperature and a film formation atmosphere of a mixed gas of Ar and N 2 .
  • Example 2 In Example 2, a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 2 includes, in order from the oxide semiconductor layer side, a SiO x layer (thickness: 73.40 nm), a Nb 2 O y layer (thickness: 44.10 nm), a SiO x layer (thickness: 73.40 nm), Example 1 except that after forming an insulating protective layer having a four-layer structure of an Nb 2 O y layer (thickness: 44.10 nm), a SiO x layer (thickness: 200 nm) having a thickness of 200 nm is formed as a passivation layer. It was produced by the same method.
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”, “Low”, and “High”.
  • Example 3 a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 3 has an SiO x layer (thickness: 73.40 nm), an Nb 2 O y layer (thickness: 44.10 nm), an SiO x layer (thickness: 73.40 nm), in this order from the oxide semiconductor layer side. Except for forming an insulating protective layer having a six-layer structure of Nb 2 O y layer (thickness: 44.10 nm), SiO x layer (thickness: 73.40 nm), and Nb 2 O y layer (thickness: 44.10 nm), It was produced by the same method as in Example 2.
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”, “Low”, “High”, “Low”, and “High”.
  • Example 4 In Example 4, a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 4 has an SiO x layer (thickness: 73.40 nm), an Nb 2 O y layer (thickness: 44.10 nm), an SiO x layer (thickness: 73.40 nm), in this order from the oxide semiconductor layer side.
  • Nb 2 O y layer (thickness: 44.10 nm), SiO x layer (thickness: 73.40 nm), Nb 2 O y layer (thickness: 44.10 nm), SiO x layer (thickness: 73.40 nm), Nb 2 It was produced in the same manner as in Example 2 except that an 8-layer structure insulating protective layer having an O y layer (thickness: 44.10 nm) was formed.
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”, “Low”, “High”, “Low”, “High”.
  • Example 5 a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 5 was fabricated in the same manner as the TFT of Example 2 having a four-layer insulating protective layer, but the wavelength ⁇ when setting the thickness of each protective layer was 400 nm.
  • the thickness of the protective layer each layer, SiO x layer (thickness: 68.17nm), Nb 2 O y layer (thickness: 39.98nm), SiO x layer (thickness: 68.17nm), Nb 2 O y layer (Thickness: 39.98 nm).
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”, “Low”, and “High”.
  • Example 6 a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 6 was fabricated in the same manner as the TFT of Example 2 having a four-layered insulating protective layer, but the wavelength ⁇ when setting the thickness of each protective layer was 450 nm.
  • the thickness of the protective layer each layer, SiO x layer (thickness: 76.90nm), Nb 2 O y layer (thickness: 46.97nm), SiO x layer (thickness: 76.90nm), Nb 2 O y layer (Thickness: 46.97 nm).
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”
  • the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”, “Low”, and “High”.
  • Example 7 a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 7 was fabricated in the same manner as the TFT of Example 2 having a four-layer insulating protective layer, but the wavelength ⁇ when setting the thickness of the first and second layers of the protective layers was set. It was 400 nm. In addition, the wavelength ⁇ when setting the thickness of the third and fourth layers of the protective layers was set to 450 nm.
  • the thickness of the protective layer each layer, SiO x layer (thickness: 68.17nm), Nb 2 O y layer (thickness: 39.98nm), SiO x layer (thickness: 76.90nm), Nb 2 O y layer (Thickness: 46.97 nm).
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”, “Low”, and “High”.
  • Example 8 In Example 8, a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 8 has an SiO x layer (thickness: 73.40 nm), an SiN p layer (thickness: 50.77 nm), an SiO x layer (thickness: 73.40 nm), and an SiN p in order from the oxide semiconductor layer side. It was produced by the same method as in Example 2 except that an insulating protective layer having a four-layer structure (thickness: 50.77 nm) was formed.
  • the SiN p layer was formed by RF sputtering using a film formation temperature of room temperature and a film formation atmosphere of a mixed gas of Ar and N 2 .
  • the absolute refractive index when setting the thickness of the SiN p layer was 2.11.
  • the absolute refractive index (2.10) of the oxide semiconductor layer is set to “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”, “Low”, and “High”.
  • Comparative Example 1 In Comparative Example 1, a TFT of the same type as the TFT 10 shown in FIG.
  • the TFT of Comparative Example 1 has an insulating protective layer having a three-layer structure of an SiO x layer (thickness: 50 nm), a SiN p1 layer (thickness: 50 nm), and a SiN p2 layer (thickness: 300 nm) in order from the oxide semiconductor layer side. It was produced by the same method as in Example 2 except that it was formed.
  • P1 and P2 are nitrogen non-stoichiometric amounts, and P1 ⁇ P2 and are near 1 each other.
  • the SiN p1 layer was formed by RF sputtering using a film formation temperature of room temperature and a film formation atmosphere of a mixed gas of Ar and N 2 . Further, the SiN p2 layer was formed by plasma CVD using a film formation temperature of 250 ° C. and source gases of SiH 4 and NH 3 .
  • Comparative Example 2 In Comparative Example 2, a TFT of the same type as the TFT 10 shown in FIG.
  • the TFT of Comparative Example 2 is formed by forming an insulating protective layer having a two-layer structure of an SiO x layer (thickness: 73.40 nm) and an Nb 2 O y layer (thickness: 44.10 nm) in this order from the oxide semiconductor layer side.
  • an insulating protective layer having a two-layer structure of an SiO x layer (thickness: 73.40 nm) and an Nb 2 O y layer (thickness: 44.10 nm) in this order from the oxide semiconductor layer side.
  • the absolute refractive index (2.10) of the oxide semiconductor layer is “high”
  • the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High”.
  • FIG. 7 is a simulation result of the light reflectance of the insulating protective layer (three-layer structure) for the TFT of Example 1.
  • FIG. 8 is a simulation result of the light reflectance of the insulating protective layer (four-layer structure) for the TFT of Example 2.
  • FIG. 9 is a simulation result of the light reflectance of the insulating protective layer (6-layer structure) for the TFT of Example 3.
  • FIG. 10 is a simulation result of the light reflectance of the insulating protective layer (8-layer structure) for the TFT of Example 4.
  • FIG. 11 is a simulation result of light reflectance of the insulating protective layer (four-layer structure: thickness set at a wavelength of 400 nm) for the TFT of Example 5.
  • FIG. 12 is a simulation result of the light reflectance of the insulating protective layer (four-layer structure: thickness set at a wavelength of 450 nm) for the TFT of Example 6.
  • FIG. 13 is a simulation result of the light reflectance of the insulating protective layer (four-layer structure: thickness setting by a combination of a wavelength of 450 nm and a wavelength of 400 nm) for the TFT of Example 7.
  • FIG. 14 is a simulation result of the light reflectance of the insulating protective layer (four-layer structure: Nb 2 O y layer changed to SiN p layer) for the TFT of Example 8.
  • FIG. 15 is a simulation result of the light reflectance of the insulating protective layer (three-layer structure: no thickness setting) for the TFT of Comparative Example 1.
  • FIG. 16 is a simulation result of the light reflectivity of the insulating protective layer (two-layer structure: with thickness setting) for the TFT of Comparative Example 2.
  • the light reflectance of the insulating protective layer was less than 50% with respect to light having a wavelength of 400 nm or more and 450 nm or less.
  • the light reflectance of the insulating protective layer was 50% or more for light having a wavelength of 400 nm to 450 nm. Further, as shown in FIG. 7 to FIG. 10, it was found that the light reflectance at wavelengths of 400 nm or more and 450 nm or less increases as the number of three, four, six, eight, and insulating protective layers increases. . In particular, in the case of 8 layers, the light reflectivity is nearly 100%, and it was found that the light reflectivity cannot be increased even if the number of layers is increased further (saturation of light reflectivity). Therefore, it was found that the number of layers is preferably 8 or less from the viewpoint of saturation of the light reflectance and the viewpoint of reducing the manufacturing cost.
  • the rate was 50% or more for light having a wavelength of 400 nm to 450 nm.
  • the TFT of Example 7 has a slightly higher light reflectivity at a wavelength of 400 nm to 450 nm than the TFT of Example 2. This means that the light reflectance is higher when the thickness of the insulating protective layer is set at a plurality of wavelengths such as a wavelength of 400 nm and a wavelength of 450 nm than when the thickness of the insulating protective layer is set only at the wavelength of 430 nm.
  • the operational stability ( ⁇ Vth) at the time of light irradiation of the TFTs according to Examples 1 to 3 and Comparative Examples 1 and 2 was evaluated.
  • the element size of the TFT is a channel length of 180 ⁇ m and a channel width of 1 mm, respectively.
  • Each TFT was left in the atmosphere for 1 hour in a dark environment to eliminate the influence of room light in the TFT storage environment.
  • Each TFT was irradiated with light from the protective layer side with no voltage applied between the gate electrode and the source / drain electrodes (a xenon lamp was spectroscopically 10 ⁇ W / cm 2 ).
  • the irradiation time was 10 minutes later, a voltage was applied between the gate electrode and the source / drain electrodes, and the Vg-Id characteristics were measured (at this time, the light irradiation was continued and the measurement wavelength was between 400 nm and 500 nm every 20 nm. ).
  • ⁇ Vth for each wavelength was calculated from Vth calculated from the Vg-Id characteristics when no light was irradiated in advance.
  • a semiconductor parameter analyzer manufactured by Agilent Technologies was used for measurement of the Vg-Id characteristics.
  • Example 9 In Example 9, a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 9 has an insulating protection with a 10-layer structure in which SiO x layers (thickness: 73.40 nm) and Nb 2 O y layers (thickness: 44.10 nm) are alternately stacked in order from the oxide semiconductor layer side. It was produced by the same method as in Example 2 except that the layer was formed. Note that the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High” is alternated.
  • Example 10 a TFT of the same type as the TFT 10 shown in FIG. 1 was produced.
  • the TFT of Example 10 has an 11-layer insulating protection in which SiO x layers (thickness: 73.40 nm) and Nb 2 O y layers (thickness: 44.10 nm) are alternately stacked in order from the oxide semiconductor layer side. It was produced by the same method as in Example 1 except that the layer was formed. Note that the absolute refractive index (2.10) of the oxide semiconductor layer is “high”, and the relationship between the absolute refractive index and the previous layer of each of the insulating protective layers is “low” in order from the first layer. “High” is alternated.
  • FIGS. 18 and 19 are simulation results of the light reflectance of the insulating protective layer for the TFTs of Examples 9 and 10, respectively. From the simulation results shown in FIG. 18 and FIG. 19, it was found that the TFTs of Examples 9 and 10 have a high light reflectance with respect to light having a wavelength of 400 nm or more and 450 nm or less.

Landscapes

  • Physics & Mathematics (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)

Abstract

　Ｉｎ，Ｚｎ，Ｇａ及びＳｎからなる群から選ばれる少なくとも１種を含む酸化物半導体層と、酸化物半導体層を介して導通可能な一対の電極と、酸化物半導体層に積層された３層以上の積層構造を有し、酸化物半導体層と隣接する１層目２４（１）は酸化物半導体層よりも絶対屈折率が低く、２層目２４（２）は１層目２４（１）よりも絶対屈折率が高く、且つ、２層目以降の各層はその前の層との絶対屈折率の高低関係が交互に異なり、１層目２４（１）を含む各層の厚みをｄ（ｋ）（ｎｍ）とし（ｋ：酸化物半導体層側からの積層の順番）、各層の絶対屈折率をｎ（ｋ）としたとき、４００（ｎｍ）／４ｎ（ｋ）≦ｄ（ｋ）（ｎｍ）≦４５０（ｎｍ）／４ｎ（ｋ）を満たす絶縁保護層と、を有する酸化物半導体素子、酸化物半導体素子の製造方法及びその応用。

Description

酸化物半導体素子、酸化物半導体素子の製造方法、表示装置、イメージセンサ及びＸ線センサ
　本発明は、酸化物半導体素子、酸化物半導体素子の製造方法、表示装置、イメージセンサ及びＸ線センサに関する。
　近年、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体薄膜を酸化物半導体層（チャネル層）に用いた酸化物半導体素子、特に薄膜トランジスタ（Thin Film Transistor : TFT)の研究開発が盛んである。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることから、プラスチック板やフィルム等の基板上にフレキシブルなＴＦＴを形成することが可能である。
　しかしながら、実用化に向けてＬＣＤ（Liquid Crystal Display)や有機ＥＬディスプレイ等の駆動回路に上記ＴＦＴを使用する場合には、ＴＦＴ駆動時の動作不安定性（ΔVth：閾値シフト）や光照射時の動作不安定性が問題となる。
　ＴＦＴ駆動時の動作不安定性については、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物が水分や酸素、汚染等に対して耐性が低いため、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物を主体とした酸化物半導体層が大気中に露出していると当該酸化物が経年劣化してしまうことに起因する。
　また、光照射時の動作不安定性については、以下の事に起因する。すなわち、ＬＣＤのバックライトや有機ＥＬの青色発光層はλ＝４５０ｎｍ程度の発光ピークを持ち、発光スペクトルの裾が４２０ｎｍまで続いている。そして、これらの光が照射されるＩｎ－Ｇａ－Ｚｎ－Ｏ系等、Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体層が、一般的に、可視光短波長領域の光（波長４００ｎｍ以上４５０ｎｍ以下の光）に対して弱いことに起因する。
　そこで、特開２００９－１４１００２号公報には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物を主体とした酸化物半導体層の露出面上に、ＳｉＯｘ層、ＳｉＮｐ層、ＳｉＯｍＮｎ層からなる三層構造の保護層を形成して、酸化物半導体層を水分等から保護することが開示されている。なお、上記ｘ、ｍ、ｎは、酸素不定比量であり、Ｐは窒素不定比量である。
　また、国際公開第２００９／０７５２８１号には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物を主体とした酸化物半導体層を保護する保護層上に、波長５００ｎｍ以下の領域に大きな吸収又は反射を持つ樹脂材料や金属材料で構成された遮光膜を設けたＴＦＴが開示されている。
　しかしながら、特開２００９－１４１００２号公報のＴＦＴでは、保護層を単に三層構造としているだけで、光照射時の動作不安定性については改善されていない。
　また、国際公開第２００９／０７５２８１号のＴＦＴでは、遮光膜として光を吸収する樹脂材料を用いると、遮光膜に熱が発生してＴＦＴの動作に影響を与えてしまう。また、遮光膜として光を反射する金属材料を用いると、ソース・ドレイン電極等の電極と導通しないこと等を考慮しなければならない。
　本発明は上記事情に鑑みてなされたものであり、光照射時の動作安定性を確保すると共に、光照射による熱の発生を抑制する絶縁保護層を有した酸化物半導体素子及び酸化物半導体素子の製造方法を提供することを目的とする。
　本発明の上記課題は下記の手段によって解決された。
＜１＞Ｉｎ，Ｚｎ，Ｇａ及びＳｎからなる群から選ばれる少なくとも１種を含む酸化物半導体層と、酸化物半導体層を介して導通可能な一対の電極と、酸化物半導体層に積層された３層以上の積層構造を有し、酸化物半導体層と隣接する１層目は酸化物半導体層よりも絶対屈折率が低く、酸化物半導体層側からの積層順で２層目は１層目よりも絶対屈折率が高く、且つ、２層目以降のそれぞれの層はその前の層との絶対屈折率の高低関係が交互に異なり、１層目以降の各層の厚みをｄ（ｋ）（ｎｍ）とし（ｋ：酸化物半導体層側からの積層の順番）、各層の絶対屈折率をｎ（ｋ）としたとき、４００（ｎｍ）／４ｎ（ｋ）≦ｄ（ｋ）（ｎｍ）≦４５０（ｎｍ）／４ｎ（ｋ）を満たす絶縁保護層と、を有する酸化物半導体素子。
＜２＞絶縁保護層の積層構造の層数は、４以上の偶数である、＜１＞に記載の酸化物半導体素子。
＜３＞絶縁保護層の積層構造の層数は、８以下である、＜１＞又は＜２＞に記載の酸化物半導体素子。
＜４＞絶縁保護層の積層構造の奇数番目の各層は、互いに同じ材料で構成され、絶縁保護層の積層構造の偶数番目の各層も、互いに同じ材料で構成されている、＜１＞～＜３＞の何れか１つに記載の酸化物半導体素子。
＜５＞絶縁保護層の各層のうち少なくとも２層の厚みｄ（ｋ）は、波長４００ｎｍ以上４５０ｎｍ以下の波長λのうち互いに異なる波長に基づいてｄ（ｋ）＝λ／４ｎ（ｋ）で表される厚みに設定されている、＜１＞～＜４＞の何れか１つに記載の酸化物半導体素子。
＜６＞絶縁保護層は、Ｈｆ，Ｔｉ，Ｎｂ，Ｚｒ，及びＹからなる群から選ばれる何れか１つの酸化物層と、ＳｉＯｘ層（ｘは酸素不定比量）と、を有する、＜１＞～＜５＞の何れか１つに記載の酸化物半導体素子。
＜７＞絶縁保護層は、酸化物半導体層側から順に、ＳｉＯｘ層（ｘは酸素不定比量）と、Ｎｂ２Ｏｙ層（ｙは酸素不定比量）とが交互に積層された積層構造を有する、＜１＞～＜６＞の何れか１つに記載の酸化物半導体素子。
＜８＞＜１＞～＜７＞の何れか１つに記載の酸化物半導体素子の製造方法であって、絶縁保護層の形成時又は形成後に、３００℃以下で熱処理する工程を含む、酸化物半導体素子の製造方法。
＜９＞絶縁保護層の各層は、スパッタリング法で形成する、＜８＞に記載の酸化物半導体素子の製造方法。
＜１０＞酸化物半導体層の絶縁保護層が配置されている側とは反対側にゲート絶縁層を介して配置されたゲート電極を有する薄膜トランジスタである、＜１＞～＜７＞の何れか１つに記載の酸化物半導体素子。
＜１１＞＜１０＞に記載の酸化物半導体素子を備えた表示装置。
＜１２＞＜１０＞に記載の酸化物半導体素子を備えたイメージセンサ。
＜１３＞＜１０＞に記載の酸化物半導体素子を備えたＸ線センサ。
　本発明によれば、絶縁保護層により、光照射時の動作安定性が確保されると共に、光照射による熱の発生が抑制される。
本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。 本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。 本発明の電気光学装置の一実施形態の液晶表示装置における、その一部分の概略断面図である。 図３に示す液晶表示装置の電気配線の概略構成図を示す。 本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置における、その一部分の概略断面図である。 図５に示す有機ＥＬ表示装置の電気配線の概略構成図を示す。 実施例１のＴＦＴについて、絶縁保護層（３層構造）の光反射率のシミュレーション結果である。 実施例２のＴＦＴについて、絶縁保護層（４層構造）の光反射率のシミュレーション結果である。 実施例３のＴＦＴについて、絶縁保護層（６層構造）の光反射率のシミュレーション結果である。 実施例４のＴＦＴについて、絶縁保護層（８層構造）の光反射率のシミュレーション結果である。 実施例５のＴＦＴについて、絶縁保護層（４層構造：波長４００ｎｍで厚み設計）の光反射率のシミュレーション結果である。 実施例６のＴＦＴについて、絶縁保護層（４層構造：波長４５０ｎｍで厚み設計）の光反射率のシミュレーション結果である。 実施例７のＴＦＴについて、絶縁保護層（４層構造：波長４５０ｎｍと波長４００ｎｍの組み合わせで厚み設計）の光反射率のシミュレーション結果である。 実施例８のＴＦＴについて、絶縁保護層（４層構造：Ｎｂ２Ｏｙ層をＳｉＮｐ層に変更）の光反射率のシミュレーション結果である。 比較例１のＴＦＴについて、絶縁保護層（３層構造：厚み設計無）の光反射率のシミュレーション結果である。 比較例２のＴＦＴについて、絶縁保護層（２層構造：厚み設定有）の光反射率のシミュレーション結果である。 波長を横軸、ΔＶｔｈを縦軸として、実施例１～３及び比較例１、２の波長毎のΔＶｔｈの算出結果をプロットしたグラフ図である。 実施例９のＴＦＴについて、絶縁保護層（１０層構造）の光反射率のシミュレーション結果である。 実施例１０のＴＦＴについて、絶縁保護層（１１層構造）の光反射率のシミュレーション結果である。
　以下、添付の図面を参照しながら、本発明の実施形態に係る酸化物半導体素子及び酸化物半導体素子の製造方法について具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。また、以下で説明する場合に用いる「上」及び「下」という用語は、便宜的に用いるものであって、方向に拘束されるべきでない。
１．酸化物半導体素子：薄膜トランジスタの概略構成
　本発明の実施形態に係る酸化物半導体素子は、薄膜トランジスタ：ＴＦＴやフォトダイオード等である。以下では、酸化物半導体素子としてＴＦＴを一例に挙げて説明する。
　ＴＦＴは、少なくとも、ゲート電極、ゲート絶縁層、酸化物半導体層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、酸化物半導体層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。
　ＴＦＴの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）があるが、本実施形態では、逆スタガ構造が用いられる。
　また、酸化物半導体層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
　なお、トップゲート型とは、ＴＦＴが形成されている基板を最下層としたときに、ゲート絶縁層の上側にゲート電極が配置され、ゲート絶縁層の下側に酸化物半導体層が形成された形態であり、ボトムゲート型とは、ゲート絶縁層の下側にゲート電極が配置され、ゲート絶縁層の上側に酸化物半導体層が形成された形態である。また、ボトムコンタクト型とは、ＴＦＴが形成されている基板を最下層としたときに、ソース・ドレイン電極が酸化物半導体層よりも先に形成されて酸化物半導体層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、酸化物半導体層がソース・ドレイン電極よりも先に形成されて酸化物半導体層の上面がソース・ドレイン電極に接触する形態である。
　図１は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。
　図１に示すＴＦＴ１０は、基板１２の一方の主面上に形成されたゲート電極１４と、このゲート電極１４を覆うゲート絶縁層１６と、このゲート絶縁層１６のゲート電極１４が配置されている側とは反対側に配置された酸化物半導体層１８と、を有している。さらに、ＴＦＴ１０は、酸化物半導体層１８のゲート絶縁層１６が配置されている側と反対側に互いに離間して配置されたソース電極２０及びドレイン電極２２と、これらソース・ドレイン電極２０，２２との間から露出する酸化物半導体層１８の表面上に積層された絶縁保護層２４とを有している。
　そして、本例では絶縁保護層２４が、酸化物半導体層１８側から、１層目２４（１）、２層目２４（２）、・・・ｋ層目２４（ｋ）（ｋ：３以上の整数）まで有する、すなわち、３層以上の積層構造とされている。
　図２は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。
　図２に示すＴＦＴ３０は、基板１２の一方の主面上にゲート電極１４と、ゲート絶縁層１６と、が順に積層されている。このゲート絶縁層１６の表面上には、ソース電極２０及びドレイン電極２２が互いに離間して設置され、これらの上には酸化物半導体層１８が積層されている。さらに、ＴＦＴ３０は、酸化物半導体層１８の露出面上に積層され、３層以上の積層構造とされた絶縁保護層２４を有している。
　なお、本実施形態に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、例えば基板１２上に絶縁層を設けたり、酸化物半導体層１８を複数層にしたり、酸化物半導体層１８とソース・ドレイン電極２０，２２との間にコンタクト層を設けたりする構成であってもよい。
　以下、ＴＦＴ１０及びＴＦＴ３０の各構成要素について詳述する。
＜ＴＦＴの詳細構成＞
－基板－
　基板１２の形状、構造、大きさ等については、膜を成膜可能な主面があることを前提として特に制限はなく、目的に応じて適宜選択することが出来る。基板１２の構造は単層構造であってもよいし、積層構造であってもよい。
　基板１２の材質としては特に限定はなく、例えばガラス、ＹＳＺ（イットリウム安定化ジルコニウム）等の無機基板、樹脂基板や、その複合材料等を用いることが出来る。中でも軽量である点、可撓性を有する点から樹脂基板やその複合材料が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素粒子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも１回の接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることが出来る。また、樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えることが好ましい。ここで、アンダーコート層を樹脂基板の片面に形成した場合には、内部残留応力にて樹脂基板に反りが生じるため、両面にコートするかもしくは、低応力に制御した膜質、または積層にて圧縮/引張応力にて制御した方が好ましい。また、アンダーコート層は、バリア性を高めるため、後述するゲート絶縁層１６などに用いられる材料が好ましい。
－ゲート電極－
　ゲート電極１４は、基板１２の一方の主面上に形成されている。
　ゲート電極１４を構成する導電膜は、高い導電性を有するものを用いることが好ましく、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属膜や、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いることができる。
－ゲート絶縁層－
　ゲート絶縁層１６は、ゲート電極１４を覆うように、基板１２とは反対側のゲート電極１４の表面上と、基板１２の露出面上に積層されている。
　ゲート絶縁層１６を構成する絶縁膜は、高い絶縁性を有するものが好ましく、例えばＳｉＯｘ,ＳｉＮｐ,ＳｉＯＮ,Ａｌ２Ｏ３,Ｙ２Ｏ３,Ｔａ２Ｏ５,ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
－酸化物半導体層－
　酸化物半導体層１８は、ゲート電極１４とは反対側のゲート絶縁層１６の表面上に積層されている。
　酸化物半導体層１８は、Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体を主体としていればよく、その他に不純物等を含有していても良い。ここで、「主体」とは、酸化物半導体層１８を構成する構成成分のうち、最も多く含有されている成分を表す。
　酸化物半導体は、非晶質又は結晶質のいずれであってもよいが、好ましくは、非晶質酸化物半導体が用いられる。半導体膜を酸化物半導体により構成すれば、非晶質シリコンの半導体膜に比べて電荷の移動度がはるかに高く、低電圧で駆動させることができる。また、酸化物半導体を用いれば、通常、シリコンよりも光透過性が高い半導体膜を形成することができる。また、酸化物半導体、特に非晶質酸化物半導体は、低温（例えば室温）で均一に成膜が可能であるため、プラスチックのような可撓性のある樹脂基板を用いるときに特に有利となる。
　酸化物半導体の構成材料としては、Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいれば、特に限定されることはないが、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも１種を含む酸化物（例えばＩｎ－Ｏ系）が好ましい。特に、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも２種を含む酸化物（例えばＩｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｇａ－Ｏ系、Ｇａ－Ｚｎ－Ｏ系）が好ましく、Ｉｎ、Ｇａ及びＺｎを全て含む酸化物がより好ましい。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体としては、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表される酸化物半導体が好ましく、特に、ＩｎＧａＺｎＯ４がより好ましい。この組成の酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。ただし、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の組成比は、厳密にＩｎ：Ｇａ：Ｚｎ＝１：１：１となる必要はない。
　酸化物半導体層１８の層構造は、２層以上から構成されていても良く、酸化物半導体層１８が低抵抗層と高抵抗層より形成され、低抵抗層がゲート絶縁層１６と接し、高抵抗層がソース電極２０及びドレイン電極２２の少なくとも一方と電気的に接していることが好ましい。
　酸化物半導体層１８の厚みは、特に限定されないが、キャリア移動の確保及びコストの抑制という両者の観点から、３０ｎｍ以上６０ｎｍ以下であることがより好ましい。
－ソース・ドレイン電極－
　ソース・ドレイン電極２０，２２は、ゲート絶縁層１６とは反対側の酸化物半導体層１８の表面上に互いに間隔をあけて形成されており、ゲート電極１４の印加電圧によって酸化物半導体層１８と導通可能になっている。
　ソース・ドレイン電極２０,２２を構成する導電膜は、高い導電性を有するものを用い、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属膜、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ソース・ドレイン電極２０,２２としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることができる。
－絶縁保護層－
　ＴＦＴ１０及びＴＦＴ３０の絶縁保護層２４は、ソース・ドレイン電極２０，２２との間から露出する酸化物半導体層１８上に積層され、酸化物半導体層１８を水や酸素等から絶縁保護している。
　絶縁保護層２４において、酸化物半導体層１８と隣接する１層目２４（１）は、酸化物半導体層１８よりも絶対屈折率が低い。また、酸化物半導体層１８側からの積層順で、２層目２４（２）以降の各層２４（２）、・・・２４（ｋ）はその前の層との絶対屈折率の高低関係が交互に異なっている。具体的に、酸化物半導体層１８の絶対屈折率（ＩｎＧａＺｎＯ４の場合、波長４００ｎｍ以上４５０以下の範囲で約２．１１～２．１０の絶対屈折率）を「高」として、一層目２４（１）から順に、「低」、「高」、「低」、「高」・・・・となっている。絶対屈折率の高低関係の順が逆であると、絶縁保護層２４の外側（基板１２とは反対側）から酸化物半導体層１８側に入射する光の反射率が著しく低くなるからである。
　尚、絶縁保護層の１層目２４（１）からｋ層目２４（ｋ）の各層における絶対屈折率は、酸化物半導体層１８側からの積層順で、２S（Sは自然数）番目の層の絶対屈折率をｎ（２S)とし、これに隣接する層の絶対屈折率をそれぞれｎ（２S-1）、ｎ（２S+1)とすると、次の関係式で表される。
　ｎ（２Ｓ-1)＜ｎ（２Ｓ）＞ｎ（２Ｓ+1）
　また、絶縁保護層２４において、各層２４（１）、２４（２）、・・・２４（ｋ）の厚みは、その厚みをｄ（ｋ）とし（ｋ：酸化物半導体層１８側からの積層の順番）、波長４００ｎｍ以上４５０ｎｍ以下の任意の波長をλとし、各層の絶対屈折率をｎ（ｋ）としたとき、ｄ（ｋ）＝λ／４ｎ（ｋ）で表される厚みとなるように設定され、４００（ｎｍ）／４ｎ（ｋ）≦ｄ（ｋ）（ｎｍ）≦４５０（ｎｍ）／４ｎ（ｋ）を満たしている。
　例えば、絶縁保護層２４における各層の厚みを設定する際の波長光λを４３０ｎｍとした場合、各層の厚みｄ（ｋ）は４３０（ｎｍ）／４ｎ（ｋ）で表される厚みとなることを目標とするが、必ずしもｄ（ｋ）＝４３０（ｎｍ）／４ｎ（ｋ）を満たす必要はなく、ｄ（ｋ）＝λ／４ｎ（ｋ）（４００ｎｍ≦λ≦４５０ｎｍ）、すなわち、４００（ｎｍ）／４ｎ（ｋ）≦ｄ（ｋ）（ｎｍ）≦４５０（ｎｍ）／４ｎ（ｋ）を満たす厚さであればよい。
　これにより、本実施形態に係るＴＦＴ１０，３０では、保護層２４の外側（基板１２とは反対側）から酸化物半導体層１８側に向かって波長４００ｎｍ以上４５０ｎｍ以下の光が入射しても、絶縁保護層２４の各層２４（１）、２４（２）、・・・２４（ｋ）の界面で反射されるので、酸化物半導体層１８に当たる光量が抑制される。したがって、酸化物半導体層１８がＩｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいて波長４００ｎｍ以上４５０ｎｍ以下の光に弱くても（ＴＦＴの動作不安定を起こすものであっても）、酸化物半導体層１８に当たる光量が抑制されるため、ＴＦＴ１０，３０の光照射時の動作安定性を確保することができる。
　また、絶縁保護層２４は、光を反射するので、光を吸収する場合に比べて、光照射による熱の発生を抑制することができる。
　上記各層の２４（１）、２４（２）、・・・２４（ｋ）の厚みｄ（ｋ）は、それぞれ、波長４００ｎｍ以上４５０ｎｍ以下の波長のうち互いに同じ波長に基づいて設定されてもよいが、異なる波長に基づいて設定されていることが好ましい。複数の波長を有した光を反射するようになり、酸化物半導体層１８に当たる光量がより抑制されるからである。
　なお、厚みｄ（ｋ）が互いに異なる波長を用いて表される場合は、各層２４（１）、２４（２）、・・・２４（ｋ）のうち少なくとも２層の厚みｄ（ｋ）が、波長４００ｎｍ以上４５０ｎｍ以下の波長のうち互いに異なる波長を用いて表されていればよい。例えば、奇数番目の各層の厚みが波長４００ｎｍで表され、偶数番目の各層の厚みが波長４５０ｎｍで表されていればよい。
　なお、積層構造の層数は、３以上とされている。３未満だと、例え各層２４（１）、２４（２）、・・・２４（ｋ）の厚みがｄ（ｋ）＝λ／４ｎ（ｋ）で表されても光反射率が５０％を下回り、光照射時の動作安定性を確保することが難しいからである。
　また、積層構造の層数は、４以上の偶数であることが好ましい。４以上の偶数だと、ＴＦＴ１０，３０が後述する液晶表示装置等に用いられたときに、絶縁保護層２４の上に積層される層間絶縁層に用いられる材料（ＳｉＯｘがよく用いられる）と、後述する絶縁保護層２４の最終層目２４（ｋ）（ｋ＝絶縁保護層２４の層数）に用いられる材料とが相違し易く、最終層目２４（ｋ）の界面における反射を確保することができる。
　さらに、例えば絶縁保護層２４の各層２４（１）、２４（２）、・・・２４（ｋ）の互いに隣接する層間の絶対屈折率の差が１以上の場合（材料の組み合わせでは例えばＳｉＯｘとＮ２Ｏｙの組み合わせ）、積層構造の層数は、８以下であることが好ましい。８以下だと光反射率が１００％近くまで高くでき（８以上だと飽和）、且つ、製造コストを抑えることができるからである。
　各層２４（１）、２４（２）、・・・２４（ｋ）のうち奇数番目の各層は、互いに同じ材料で構成されても異なる材料で構成されてもよいが、製造コストを抑制するという観点から、互いに同じ材料で構成されていることが好ましい。同様に、各層２４（１）、２４（２）、・・・２４（ｋ）のうち偶数番目の各層は、互いに同じ材料で構成されても異なる材料で構成されてもよいが、製造コストを抑制するという観点から、互いに同じ材料で構成されていることが好ましい。
　絶縁保護層２４の材料としては、酸化物や窒化物等の絶縁材料を用いることができる。酸化物としては、Ｈｆ，Ｔｉ，Ｎｂ，Ｚｒ，Ｓｉ，及びＹから選ばれる何れか１つの酸化物が挙げられる。具体的には、Ｙ２Ｏ３,Ｔａ２Ｏ５,ＨｆＯ２等である。窒化物としては、ＳｉＮｐ,ＳｉＯＮ等が挙げられる。
　各層２４（１）、２４（２）、・・・２４（ｋ）のうち絶対屈折率が低い層に用いる材料としては、例えば、絶対屈折率が波長４００ｎｍ以上４５０ｎｍ以下の範囲で約１．４７～１．４６のＳｉＯｘ（ｘは酸素不定比量で２付近）等を用いることができる。なお、以降ＳｉＯｘを主体とした層をＳｉＯｘ層と略す。ここで、「主体」とは、層中のＳｉＯｘの量が９０質量％を超えていることを意味する。
　各層２４（１）、２４（２）、・・・２４（ｋ）のうち絶対屈折率が高い層に用いる材料としては、例えば、Ｈｆ，Ｔｉ，Ｎｂ，Ｚｒ，及びＹから選ばれる１つの酸化物材料を用いることができる。具体的に、波長４００ｎｍ以上４５０ｎｍ以下の範囲で絶対屈折率が約２．５０～２．４０のＮｂ２Ｏｙ（ｙは酸素不定比量で５付近）を用いることができる。他にも、波長４００ｎｍ以上４５０ｎｍ以下の範囲で絶対屈折率が約２．１６～２．１１のＨｆＯｅ（ｅは酸素不定比量で２付近）や、波長４００ｎｍ以上４５０ｎｍ以下の範囲で絶対屈折率が約２．２６～２．２３のＴｉＯｆ（ｆは酸素不定比量で２付近）を用いることもできる。なお、以降Ｎｂ２Ｏｙを主体とした層をＮｂ２Ｏｙ層と略す。ここで、主体とは、層中のＮｂ２Ｏｙの量が９０質量％を超えていることを意味する。
　絶縁保護層２４は、各層２４（１）、２４（２）、・・・２４（ｋ）のうち奇数番目が同じ材料で構成され、また偶数番目が同じ材料で構成する観点と、屈折率の高低が明確（高低の差が大きい）となるという観点から、酸化物半導体層１８側から順に、ＳｉＯｘ層と、Ｎｂ２Ｏｙ層とが交互に積層された積層構造であることが好ましい。
２．酸化物半導体素子の製造方法：ＴＦＴの製造方法
　次に、本実施形態に係る酸化物半導体素子の製造方法としてＴＦＴ１０の製造方法を一例に挙げて説明する。
－ゲート電極形成工程－
　まず、ゲート電極形成工程を行う。このゲート電極形成工程では、基板１２を用意する。そして、用意した基板１２上に導電膜を成膜する。この成膜方法としては、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ（Chemical Vapor Deposition）、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮した方法が用いられる。
　成膜後は、導電膜を、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングすることにより、導電膜からゲート電極１４を形成する。この際、ゲート電極１４及びゲート配線を同時にパターンニングすることが好ましい。
－ゲート絶縁層形成工程、酸化物半導体層形成工程及び絶縁保護層形成工程－
　次に、ゲート絶縁層形成工程、酸化物半導体層形成工程及び絶縁保護層形成工程を行う。これらの形成工程は、ゲート絶縁層形成工程、酸化物半導体層形成工程及び絶縁保護層形成工程と順番に行ってもよいが、同時に行ってもよく、また以下のように成膜だけ順番通りにし、パターニングは逆の順番にしてもよい。
　これらの形成工程では、まず、ゲート電極１４上及び基板１２上に、絶縁膜、酸化物半導体膜、及び積層構造の絶縁膜を順次成膜する。
　これらの成膜方法としては、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮した方法が用いられる。これらの中でも、膜厚の制御がし易いという観点から、真空蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤ又はプラズマＣＶＤ法等の気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）がより好ましい。さらに、量産性の観点から、スパッタリング法がさらに好ましい。例えば、ＲＦマグネトロンスパッタリング成膜法により、真空度及び酸素流量を制御して成膜することができる。
　なお、絶縁膜、酸化物半導体膜、及び積層構造の絶縁膜の成膜方法は、これらを連続的に成膜できる点で、同じであることが好ましい。
　次に、積層構造の絶縁膜を、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、積層構造の絶縁膜から、絶縁保護層２４を形成する。
　次に、酸化物半導体膜を、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、酸化物半導体膜から酸化物半導体層１８を形成する。
　次に、絶縁膜を、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、絶縁膜からゲート絶縁層１６を形成する。
－ソース・ドレイン電極形成工程－
　次に、導電膜を、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングして、導電膜からソース・ドレイン電極２０，２２を形成する。
　以上の工程を経ることにより、図１に示すＴＦＴ１０を作製することができる。
　なお、上記酸化物半導体膜の成膜後の何れかの工程では、熱処理工程を行ってもよい。本実施形態では、絶縁保護層２４が光を反射することから、酸化物半導体膜（又は酸化物半導体層１８）の酸素制御を考慮せずに、例えば、絶縁保護層２４の形成時又は形成後、３００℃以下の低温で熱処理することができる。これにより、フレキシブルな基板１２の選択幅が広がる。
３．変形例
　なお、本発明を特定の実施形態について詳細に説明したが、本発明はかかる実施形態に限定されるものではなく、本発明の範囲内にて他の種々の実施形態が可能であることは当業者にとって明らかである。
　例えば、実施形態では、絶縁保護層２４において、各層２４（１）、２４（２）、・・・２４（ｋ）の厚みｄ（ｋ）は、波長４００ｎｍ以上４５０ｎｍ以下の任意の波長をλとし、各層の絶対屈折率をｎ（ｋ）としたとき、ｄ（ｋ）＝λ／４ｎ（ｋ）で表される場合を説明した。しかしながら、絶縁保護層２４には、上記各層の他に、波長４００～４５０ｎｍ以外の他の波長で反射する他の層を追加することもできる。
４．応用
　以上で説明した本実施形態に係るＴＦＴ１０，３０の用途には特に限定はないが、例えば電気光学装置(例えば液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、無機ＥＬ表示装置等の表示装置、等)における駆動素子、特に大面積デバイスに用いる場合に好適である。
　さらに本実施形態のＴＦＴ１０，３０は、樹脂基板を用いた低温プロセスで作製可能なデバイスに特に好適であり(例えばフレキシブルディスプレイ等)、Ｘ線センサなどの各種センサ、ＭＥＭＳ(Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）等、種々の電子デバイスにおける駆動素子(駆動回路)として、好適に用いられるものである。
５．電気光学装置及びセンサ
　本実施形態の電気光学装置又はセンサは、本実施形態に係るＴＦＴ１０を備えて構成される。
　電気光学装置の例としては、表示装置（例えば液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、等）がある。
　センサの例としては、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のイメージセンサや、Ｘ線センサ等が好適である。
　以下、本実施形態に係るＴＦＴ１０を備えた電気光学装置又はセンサの代表例として、液晶表示装置、有機ＥＬ表示装置、Ｘ線センサについて説明する。
６．液晶表示装置
　図３に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図４にその電気配線の概略構成図を示す。
　図３に示すように、本実施形態の液晶表示装置１００は、図１に示したボトムゲート構造でトップコンタクト型のＴＦＴ１０と、ＴＦＴ１０のパッシベーション層１０２で保護された酸化物半導体層１８上に画素下部電極１０４およびその対向上部電極１０６で挟まれた液晶層１０８と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ１１０とを備え、ＴＦＴ１０の基板１２側およびＲＧＢカラーフィルタ１１０上にそれぞれ偏光板１１２ａ、１１２ｂを備えた構成である。
　また、図４に示すように、本実施形態の液晶表示装置１００は、互いに平行な複数のゲート配線１１２と、該ゲート配線１１２と交差する、互いに平行なデータ配線１１４とを備えている。ここでゲート配線１１２とデータ配線１１４は電気的に絶縁されている。ゲート配線１１２とデータ配線１１４との交差部付近に、ＴＦＴ１０が備えられている。
　ＴＦＴ１０のゲート電極１４は、ゲート配線１１２に接続されており、ＴＦＴ１０のソース電極２０はデータ配線１１４に接続されている。また、ＴＦＴ１０のドレイン電極２２はゲート絶縁層１６に設けられたコンタクトホール１１６を介して（コンタクトホール１１６に導電体が埋め込まれて）画素下部電極１０４に接続されている。この画素下部電極１０４は、接地された対向上部電極１０６とともにキャパシタ１１８を構成している。
　このような液晶表示装置１００は、波長４００ｎｍ以上４５０ｎｍ以下の光を含むバックライトがＴＦＴ１０の保護層２４の外側（基板１２とは反対側）から酸化物半導体層１８側に向かって照射される。
　本実施形態のＴＦＴ１０では、酸化物半導体層１８側に向かうバックライトが絶縁保護層２４で反射されるので、酸化物半導体層１８に当たる光量が抑制される。したがって、酸化物半導体層１８がＩｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいて波長４００ｎｍ以上４５０ｎｍ以下の光に弱くても、酸化物半導体層１８に当たる光量が抑制されるため、ＴＦＴ１０の光照射時の動作安定性を確保することができる。このため、液晶表示装置１００の信頼性が増す。
７．有機ＥＬ表示装置
　図５に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図を示し、図６に電気配線の概略構成図を示す。
　有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
　本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置２００は、図１に示したボトムゲート構造のＴＦＴ１０が、基板１２上に設けられている。この基板１２は例えば可撓性支持体であって、ＰＥＮなどのプラスチックフィルムであり、絶縁性とするために表面に基板絶縁層２０２を有する。その上にパターニングされたカラーフィルタ層２０４が設置される。駆動ＴＦＴ部にゲート電極１４を有し、さらにゲート絶縁層１６がゲート電極１４上に設けられる。ゲート絶縁層１６の一部には電気的接続のためにコネクションホールが開けられる。駆動ＴＦＴ部に酸化物半導体層１８が設けられ、その上にソース電極２０及びドレイン電極２２が設けられる。ドレイン電極２２と有機ＥＬ素子の画素電極（陽極）２０６とは、連続した一体であって、同一材料・同一工程で形成される。スイッチングＴＦＴのドレイン電極２２と駆動ＴＦＴは、コネクション電極２０８によってコネクションホールで電気的に接続される。さらに、画素電極部の有機ＥＬ素子が形成される部分を除いて、全体が絶縁膜２１０で覆われる。画素電極部の上に、発光層を含む有機層２１２および陰極２１４が設けられ有機ＥＬ素子部が形成される。
　また、図６に示すように、本実施形態の有機ＥＬ表示装置２００は、互いに平行な複数のゲート配線２２０と、該ゲート配線２２０と交差する、互いに平行なデータ配線２２２および駆動配線２２４とを備えている。ここで、ゲート配線２２０とデータ配線２２２、駆動配線２２４とは電気的に絶縁されている。スイッチング用ＴＦＴ１０ｂのゲート電極１４は、ゲート配線２２０に接続されており、スイッチング用ＴＦＴ１０ｂのソース電極２０はデータ配線２２２に接続されている。また、スイッチング用ＴＦＴ１０ｂのドレイン電極２２は駆動用ＴＦＴ１０ａのゲート電極１４に接続されるとともに、キャパシタ２２６を用いることで駆動用ＴＦＴ１０ａをオン状態に保つ。駆動用ＴＦＴ１０ａのソース電極２０は駆動配線２２４に接続され、ドレイン電極２２は有機層２１２に接続される。
　このような有機ＥＬ表示装置２００は、発光層からの光が基板１２側から放出されるボトムエミッション型とされており、４００ｎｍ以上４５０ｎｍ以下の波長光を含む光がＴＦＴ１０の絶縁保護層２４の外側（基板１２とは反対側）の発光層から酸化物半導体層１８側に向かって照射される。
　本実施形態のＴＦＴ１０では、酸化物半導体層１８側に向かう光が絶縁保護層２４で反射されるので、酸化物半導体層１８に当たる光量が抑制される。したがって、酸化物半導体層１８がＩｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいて波長４００ｎｍ以上４５０ｎｍ以下の光に弱くても、酸化物半導体層１８に当たる光量が抑制されるため、ＴＦＴ１０の光照射時の動作安定性を確保することができる。このため、有機ＥＬ表示装置２００の信頼性が増す。
８．Ｘ線センサ
　図示しない本実施形態のＸ線センサは、Ｘ線を蛍光体層で光に変換した後に電荷に変換する間接変換型のＸ線センサであり、この蛍光体層から発生される光が波長４００ｎｍ以上４５０ｎｍ以下の波長光を含んでいる。そして、Ｘ線センサには、この光が酸化物半導体層１８に当たらないように、本実施形態のＴＦＴ１０が備えられている。
　本実施形態のＴＦＴ１０では、酸化物半導体層１８側に向かう光が絶縁保護層２４で反射されるので、酸化物半導体層１８に当たる光量が抑制される。したがって、酸化物半導体層１８がＩｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいて波長４００ｎｍ以上４５０ｎｍ以下の光に弱くても、酸化物半導体層１８に当たる光量が抑制されるため、ＴＦＴ１０の光照射時の動作安定性を確保することができる。このため、Ｘ線センサの信頼性が増す。
　以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
（実施例１）
　実施例１では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　具体的に、実施例１のＴＦＴの作製では、まずＬＣＤ用ガラス（無アルカリガラス）基板を用意し、これを洗浄（超音波洗浄：アルカリ洗浄液、リンス、乾燥→オゾン処理）した。次に成膜温度を室温（２０℃）とし成膜雰囲気をアルゴンガスとしたＤＣスパッタにて、ゲート電極用の導電膜としてＭｏを約５０ｎｍ成膜した。成膜後は、導電膜をパターニングしてゲート電極を形成した。このパターニングは、ポジフォトレジストをスピンコートで塗布、プリベーク（９０℃：ホットプレート/１min）、露光（約100ｍＪ/ｃｍ２）、現像、ポストベーク（１２０℃：ホットプレート/２min）、エッチング（市販エッチング液：燐酸+硝酸+酢酸）、洗浄、乾燥の順で行った。
　次に、ゲート絶縁層用の絶縁膜としてＳｉＯｘ、酸化物半導体層用の酸化物半導体膜として非晶質のＩｎＧａＺｎＯ４、絶縁保護層用の絶縁膜としてＳｉＯｘ、Ｎｂ２Ｏｙ、ＳｉＯｘを順次成膜した。
　ゲート絶縁層用の絶縁膜の成膜は、成膜温度を室温とし成膜雰囲気をＡｒとＯ２の混合ガスとしたＲＦスパッタにより行い、膜の厚みを約１００ｎｍとした。
　酸化物半導体層用の酸化物半導体膜の成膜は、成膜温度を室温とし成膜雰囲気をＡｒとＯ２の混合ガスとしたＤＣスパッタにより行い、膜の厚みを約５０ｎｍとした。
　絶縁保護層用の絶縁膜の成膜は、成膜温度を室温とし成膜雰囲気をＡｒとＯ２の混合ガスとしたＲＦスパッタにより行った。なお、ＳｉＯｘ、Ｎｂ２Ｏｙ、ＳｉＯｘ各膜の厚みは、上述したｄ（ｋ）＝λ／４ｎ（ｋ）に従って、それぞれ、７３．４０ｎｍ、４４．１０ｎｍ、７３．４０ｎｍとした。なお、これらの厚みを設定する際の各膜の屈折率は、それぞれ、１．４６、２．４４、１．４６とした。また、これらの厚みを設定する際の波長λは、４３０ｎｍとした。また、ｘは２付近、ｙは５付近である。
　次に、フォトリソグラフィーでレジストパターニングを行い、そして絶縁保護層用の絶縁膜をＣＨＦ３とＡｒの混合ガス雰囲気のドライエッチングにてパターニングした。そして、Ｏ２プラズマにてレジストを除去した。これにより、絶縁膜から３層構造の絶縁保護層（ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ））を形成した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」となっている。なお、一層目は、酸化物半導体層の絶対屈折率と比較している。
　次に、フォトリソグラフィーでレジストパターニングを行い、そして酸化物半導体層用の酸化物半導体膜をＩＴＯエッチャント（関東化学（株）ITOエッチャント（型式：ITO-07N））使用のウエットエッチングにてパターニングした。そして、Ｏ２プラズマにてレジストを除去した。これにより、酸化物半導体膜から酸化物半導体層を形成した。
　次に、フォトリソグラフィーでレジストパターニングを行い、そしてゲート絶縁層用の絶縁膜をＣＨＦ３ガス雰囲気のドライエッチングにてパターニングした。そして、Ｏ２プラズマにてレジストを除去した。これにより、絶縁膜からゲート絶縁層を形成した。
　次に、ＤＣスパッタにて、ソース・ドレイン電極用の導電膜として、Ｍｏを約１００ｎｍ成膜した。成膜後は、この導電膜をパターニングしてソース・ドレイン電極を形成した。
　次いで、パッシベーション層として厚み２００ｎｍのＳｉＮｐ層（絶対屈折率：２．１１）を成膜した。なお、ＳｉＮｐ層の成膜は、成膜温度を室温とし成膜雰囲気をＡｒとＮ２の混合ガスとしたＲＦスパッタにより行った。
　最後に、２５０℃の大気雰囲気で全体をクリーンオーブンにて６０分熱処理した。
　以上の工程を経て、実施例１に係るＴＦＴを作製した。
（実施例２）
　実施例２では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例２のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）の４層構造の絶縁保護層を形成した後、パッシベーション層として厚み２００ｎｍのＳｉＯｘ層（厚み：２００ｎｍ）を成膜する以外は、実施例１と同一の方法で作製した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」、「高」となっている。
（実施例３）
　実施例３では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例３のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）の６層構造の絶縁保護層を形成する以外は、実施例２と同一の方法で作製した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」、「高」、「低」、「高」となっている。
（実施例４）
　実施例４では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例４のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）の８層構造の絶縁保護層を形成する以外は、実施例２と同一の方法で作製した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」、「高」、「低」、「高」、「低」、「高」となっている。
（実施例５）
　実施例５では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例５のＴＦＴは、４層構造の絶縁保護層とした実施例２のＴＦＴと同様に作製したが、保護層各層の厚みを設定する際の波長λを４００ｎｍとした。これにより、保護層各層の厚みは、ＳｉＯｘ層（厚み：６８．１７ｎｍ）、Ｎｂ２Ｏｙ層（厚み：３９．９８ｎｍ）、ＳｉＯｘ層（厚み：６８．１７ｎｍ）、Ｎｂ２Ｏｙ層（厚み：３９．９８ｎｍ）に変更した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」、「高」となっている。
（実施例６）
　実施例６では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例６のＴＦＴは、４層構造の絶縁保護層とした実施例２のＴＦＴと同様に作製したが、保護層各層の厚みを設定する際の波長λを４５０ｎｍとした。これにより、保護層各層の厚みは、ＳｉＯｘ層（厚み：７６．９０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４６．９７ｎｍ）、ＳｉＯｘ層（厚み：７６．９０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４６．９７ｎｍ）に変更した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」、「高」となっている。
（実施例７）
　実施例７では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例７のＴＦＴは、４層構造の絶縁保護層とした実施例２のＴＦＴと同様に作製したが、保護層各層のうち最初の１，２層目の厚みを設定する際の波長λを４００ｎｍとした。また、保護層各層のうち３，４層目の厚みを設定する際の波長λを４５０ｎｍとした。これにより、保護層各層の厚みは、ＳｉＯｘ層（厚み：６８．１７ｎｍ）、Ｎｂ２Ｏｙ層（厚み：３９．９８ｎｍ）、ＳｉＯｘ層（厚み：７６．９０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４６．９７ｎｍ）に変更した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」、「高」となっている。
（実施例８）
　実施例８では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例８のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、ＳｉＮｐ層（厚み：５０．７７ｎｍ）、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、ＳｉＮｐ層（厚み：５０．７７ｎｍ）の４層構造の絶縁保護層を形成する以外は、実施例２と同一の方法で作製した。なお、ＳｉＮｐ層の成膜は、成膜温度を室温とし成膜雰囲気をＡｒとＮ２の混合ガスとしたＲＦスパッタにより行った。また、ＳｉＮｐ層の厚みを設定する際の絶対屈折率は、２．１１とした。また、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」、「低」、「高」となっている。
（比較例１）
　比較例１では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　比較例１のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：５０ｎｍ）、ＳｉＮｐ1層（厚み：５０ｎｍ）、ＳｉＮｐ２層（厚み：３００ｎｍ）の３層構造の絶縁保護層を形成する以外は、実施例２と同一の方法で作製した。ここで、Ｐ１、Ｐ２は窒素不定比量であり、Ｐ１≠Ｐ２で、互いに１付近である。さらに、ＳｉＮｐ１層の成膜は、成膜温度を室温とし成膜雰囲気をＡｒとＮ２の混合ガスとしたＲＦスパッタにより行った。さらに、ＳｉＮｐ２層の成膜は、成膜温度を２５０℃とし原料ガスをＳｉＨ４とＮＨ３としたプラズマＣＶＤにより行った。
（比較例２）
　比較例２では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　比較例２のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：７３．４０ｎｍ）、Ｎｂ２Ｏｙ層（厚み：４４．１０ｎｍ）の２層構造の絶縁保護層を形成する以外は、実施例２と同一の方法で作製した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」となっている。
（評価）
　作製した実施例１～８及び比較例１～２のＴＦＴについて、絶縁保護層の光反射率を求めた。この光反射率を求める方法は、光学薄膜シミュレーションソフト（TF calc）を採用した。
　図７は、実施例１のＴＦＴについて、絶縁保護層（３層構造）の光反射率のシミュレーション結果である。図８は、実施例２のＴＦＴについて、絶縁保護層（４層構造）の光反射率のシミュレーション結果である。図９は、実施例３のＴＦＴについて、絶縁保護層（６層構造）の光反射率のシミュレーション結果である。図１０は、実施例４のＴＦＴについて、絶縁保護層（８層構造）の光反射率のシミュレーション結果である。図１１は、実施例５のＴＦＴについて、絶縁保護層（４層構造：波長４００ｎｍで厚み設定）の光反射率のシミュレーション結果である。図１２は、実施例６のＴＦＴについて、絶縁保護層（４層構造：波長４５０ｎｍで厚み設定）の光反射率のシミュレーション結果である。図１３は、実施例７のＴＦＴについて、絶縁保護層（４層構造：波長４５０ｎｍと波長４００ｎｍの組み合わせで厚み設定）の光反射率のシミュレーション結果である。図１４は、実施例８のＴＦＴについて、絶縁保護層（４層構造：Ｎｂ２Ｏｙ層をＳｉＮｐ層に変更）の光反射率のシミュレーション結果である。
　図１５は、比較例１のＴＦＴについて、絶縁保護層（３層構造：厚み設定無）の光反射率のシミュレーション結果である。図１６は、比較例２のＴＦＴについて、絶縁保護層（２層構造：厚み設定有）の光反射率のシミュレーション結果である。
　図７～図１６に示すシミュレーション結果から、比較例１～２のＴＦＴは、絶縁保護層の光反射率が、波長４００ｎｍ以上４５０ｎｍ以下の光に対して、５０％未満であることが分かった。
　これに対し、実施例１～実施例８のＴＦＴは、絶縁保護層の光反射率が波長４００ｎｍ以上４５０ｎｍ以下の光に対して、５０％以上であることが分かった。
　また、図７～図１０に示すように、３層、４層、６層、８層と絶縁保護層の層数が増えるにつれて、波長４００ｎｍ以上４５０ｎｍ以下の光反射率が高くなることが分かった。特に、８層では、ほぼ光反射率が１００％に近くなっているので、それ以上層数を多くしても、光反射率を上げられないことが分かった（光反射率の飽和）。したがって、光反射率の飽和という観点と、製造コストを安くする観点から、８層以下であることが好ましいことが分かった。
　また、絶縁保護層のＳｉＯｘ層の代わりにＳｉＮＰ層を用いたり、絶縁保護層の厚みを設定する際に用いる波長を４００～４５０ｎｍの間で変えたりしても、絶縁保護層の光反射率が波長４００ｎｍ以上４５０ｎｍ以下の光に対して、５０％以上であることが分かった。
　さらに、図８と図１３から、実施例７のＴＦＴの方が、実施例２のＴＦＴより、若干だが、波長４００ｎｍ以上４５０ｎｍ以下の光反射率が高くなることが分かった。これは、単に波長４３０ｎｍだけで絶縁保護層の厚みを設定するより、波長４００ｎｍと波長４５０ｎｍ等複数の波長で絶縁保護層の厚みを設定する方が、光反射率が高くなることを意味する。
　次に、実施例１～３及び比較例１、２に係るＴＦＴの光照射時の動作安定性（ΔＶｔｈ）について評価を行った。なお、ＴＦＴの素子サイズは、それぞれチャネル長１８０μｍ、チャネル幅１ｍｍである。
　各ＴＦＴはダーク環境下に１時間大気中に放置して、ＴＦＴ保管環境下での室内光の影響を排除した。そして、各ＴＦＴに対して、ゲート電極、ソース・ドレイン電極間には電圧印加しない状態で保護層側から光照射（キセノンランプを分光にて１０μＷ／ｃｍ２）した。照射時間は１０分後のタイミングでゲート電極、ソース・ドレイン電極間に電圧を印加し、Ｖｇ－Ｉｄ特性を測定した（この時、光照射は継続、測定波長は４００ｎｍ～５００ｎｍの間で２０ｎｍ毎）。これにより、予め光照射していない時のＶｇ-Ｉｄ特性からＶｔｈを算出したものから、波長毎のΔＶｔｈを算出した。
　なお、測定毎に光照射時の影響を排除するために、１計測（例：５００ｎｍ）終了する毎に、光照射していない時のＶｇ-Ｉｄ特性を再現するまで、ダーク環境下で放置した。また、Ｖｇ－Ｉｄ特性の測定には、半導体パラメータ・アナライザ（アジレントテクノロジー社製）を用いた。
　波長毎のΔＶｔｈの算出結果を表１及び図１７に示す。
Figure JPOXMLDOC01-appb-T000001
　表１及び図１７に示す結果から、比較例１及び２のＴＦＴでは、波長４００ｎｍ～４５０ｎｍの光照射に対して、｜ΔＶｔｈ｜が１Ｖを上回り、ＴＦＴが動作不安定であることが分かる。特に、波長４００ｎｍ～４２０ｎｍの光照射に対しては、｜ΔＶｔｈ｜が飛躍的に大きくなり（悪くなり）、ＴＦＴが一層動作不安定であることが分かる。
　これに対し、実施例１～３のＴＦＴでは、波長４００ｎｍ～４５０ｎｍのどの波長の光照射であっても、｜ΔＶｔｈ｜が１Ｖを下回り、ＴＦＴの動作安定性が確保されていることが分かる。特に、波長４００ｎｍ～４２０ｎｍの光照射に対しても、｜ΔＶｔｈ｜が飛躍的に大きくなることもなく、ＴＦＴの動作安定性がより確保されていることが分かる。
（実施例９）
　実施例９では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例９のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：７３．４０ｎｍ）とＮｂ２Ｏｙ層（厚み：４４．１０ｎｍ）が交互に積層された１０層構造の絶縁保護層を形成する以外は、実施例２と同一の方法で作製した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」が交互になっている。
（実施例１０）
　実施例１０では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
　実施例１０のＴＦＴは、酸化物半導体層側から順に、ＳｉＯｘ層（厚み：７３．４０ｎｍ）とＮｂ２Ｏｙ層（厚み：４４．１０ｎｍ）が交互に積層された１１層構造の絶縁保護層を形成する以外は、実施例１と同一の方法で作製した。なお、酸化物半導体層の絶対屈折率（２．１０）を「高」として、絶縁保護層の各層のその前の層との絶対屈折率の高低関係は、一層目から順に、「低」、「高」が交互になっている。
　図１８、図１９は、それぞれ実施例９、１０のＴＦＴについて、絶縁保護層の光反射率のシミュレーション結果である。図１８、図１９に示すシミュレーション結果から、実施例９、１０のＴＦＴは、絶縁保護層が、波長４００ｎｍ以上４５０ｎｍ以下の光に対して高い光反射率を示すことが分かった。

Claims (13)

  1. 　Ｉｎ，Ｚｎ，Ｇａ及びＳｎからなる群から選ばれる少なくとも１種を含む酸化物半導体層と、
    　前記酸化物半導体層を介して導通可能な一対の電極と、
    　前記酸化物半導体層に積層された３層以上の積層構造を有し、前記酸化物半導体層と隣接する１層目は前記酸化物半導体層よりも絶対屈折率が低く、前記酸化物半導体層側からの積層順で２層目は１層目よりも絶対屈折率が高く、且つ、２層目以降のそれぞれの層はその前の層との絶対屈折率の高低関係が交互に異なり、１層目以降の各層の厚みをｄ（ｋ）（ｎｍ）とし（ｋ：前記酸化物半導体層側からの積層の順番）、各層の絶対屈折率をｎ（ｋ）としたとき、４００（ｎｍ）／４ｎ（ｋ）≦ｄ（ｋ）（ｎｍ）≦４５０（ｎｍ）／４ｎ（ｋ）を満たす絶縁保護層と、
    　を有する酸化物半導体素子。
  2. 　前記絶縁保護層の積層構造の層数は、４以上の偶数である、請求項１に記載の酸化物半導体素子。
  3. 　前記絶縁保護層の積層構造の層数は、８以下である、請求項１又は請求項２に記載の酸化物半導体素子。
  4. 　前記絶縁保護層の積層構造の奇数番目の各層は、互いに同じ材料で構成され、前記絶縁保護層の積層構造の偶数番目の各層も、互いに同じ材料で構成されている、請求項１～請求項３の何れか１項に記載の酸化物半導体素子。
  5. 　前記絶縁保護層の各層のうち少なくとも２層の厚みｄ（ｋ）は、波長４００ｎｍ以上４５０ｎｍ以下の波長λのうち互いに異なる波長に基づいて、ｄ（ｋ）＝λ／４ｎ（ｋ）で表される厚みに設定されている、請求項１～請求項４の何れか１項に記載の酸化物半導体素子。
  6. 　前記絶縁保護層は、Ｈｆ，Ｔｉ，Ｎｂ，Ｚｒ，及びＹからなる群から選ばれる何れか１つの酸化物層と、ＳｉＯｘ層（ｘは酸素不定比量）と、を有する、請求項１～請求項５の何れか１項に記載の酸化物半導体素子。
  7. 　前記絶縁保護層は、前記酸化物半導体層側から順に、ＳｉＯｘ層（ｘは酸素不定比量）と、Ｎｂ２Ｏｙ層（ｙは酸素不定比量）とが交互に積層された積層構造を有する、請求項１～請求項６の何れか１項に記載の酸化物半導体素子。
  8. 　請求項１～請求項７の何れか１項に記載の酸化物半導体素子の製造方法であって、
    　前記絶縁保護層の形成時又は形成後に、３００℃以下で熱処理する工程を含む、酸化物半導体素子の製造方法。
  9. 　前記絶縁保護層の各層は、スパッタリング法で形成する、請求項８に記載の酸化物半導体素子の製造方法。
  10. 　前記酸化物半導体層の前記絶縁保護層が配置されている側とは反対側にゲート絶縁層を介して配置されたゲート電極を有する薄膜トランジスタである、請求項１～請求項７の何れか１項に記載の酸化物半導体素子。
  11. 　請求項１０に記載の酸化物半導体素子を備えた表示装置。
  12. 　請求項１０に記載の酸化物半導体素子を備えたイメージセンサ。
  13. 　請求項１０に記載の酸化物半導体素子を備えたＸ線センサ。
PCT/JP2013/083529 2012-12-14 2013-12-13 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置、イメージセンサ及びｘ線センサ Ceased WO2014092192A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020157014233A KR20150074189A (ko) 2012-12-14 2013-12-13 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 표시 장치, 이미지 센서 및 x 선 센서

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-273995 2012-12-14
JP2012273995 2012-12-14

Publications (1)

Publication Number Publication Date
WO2014092192A1 true WO2014092192A1 (ja) 2014-06-19

Family

ID=50934471

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/083529 Ceased WO2014092192A1 (ja) 2012-12-14 2013-12-13 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置、イメージセンサ及びｘ線センサ

Country Status (3)

Country Link
JP (1) JP6041796B2 (ja)
KR (1) KR20150074189A (ja)
WO (1) WO2014092192A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11337974A (ja) * 1998-05-29 1999-12-10 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
WO2009153876A1 (ja) * 2008-06-19 2009-12-23 浜松ホトニクス株式会社 反射型光変調装置
WO2012063436A1 (ja) * 2010-11-10 2012-05-18 シャープ株式会社 表示装置用基板及びその製造方法、表示装置
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11337974A (ja) * 1998-05-29 1999-12-10 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
WO2009153876A1 (ja) * 2008-06-19 2009-12-23 浜松ホトニクス株式会社 反射型光変調装置
WO2012063436A1 (ja) * 2010-11-10 2012-05-18 シャープ株式会社 表示装置用基板及びその製造方法、表示装置
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ

Also Published As

Publication number Publication date
JP2014135484A (ja) 2014-07-24
JP6041796B2 (ja) 2016-12-14
KR20150074189A (ko) 2015-07-01

Similar Documents

Publication Publication Date Title
KR101992916B1 (ko) 터치 센서를 가지는 유기 발광 표시 장치 및 그 제조 방법
KR101992915B1 (ko) 터치 센서를 가지는 유기 발광 표시 장치 및 그 제조 방법
US11329104B2 (en) Display panel and display device
JP5497417B2 (ja) 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8648361B2 (en) Organic light emitting diode display
US9231221B2 (en) Organic light emitting diode display including bent flexible substrate and method of forming the same
JP6121149B2 (ja) 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサ
KR20180025022A (ko) 터치 센서를 가지는 유기 발광 표시 장치 및 그 제조 방법
KR20180070218A (ko) 표시 장치 및 그 제조 방법
TW201306136A (zh) 場效電晶體的製造方法及場效電晶體、顯示裝置、影像感測器及ｘ射線感測器
CN111834415B (zh) 显示装置
WO2012086513A1 (ja) 半導体装置および表示装置
JP5647860B2 (ja) 薄膜トランジスタおよびその製造方法
CN104934437B (zh) 薄膜晶体管元件基板及其制造方法、和有机el显示装置
KR20150017991A (ko) 봉지막을 구비하는 표시장치 및 봉지막 검사 방법
US9589997B2 (en) Thin film transistor and image displaying apparatus
KR102534082B1 (ko) 표시 기판, 표시장치 및 터치패널
WO2016027547A1 (ja) 表示装置および電子機器
JP5869110B2 (ja) 薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
KR20190070909A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20190071645A (ko) 표시 장치 및 그 제조 방법
JP5676326B2 (ja) 電界効果型トランジスタ
JP6041796B2 (ja) 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置、イメージセンサ及びｘ線センサ
KR102673970B1 (ko) 유기발광 표시장치 그 제조방법
KR20180100510A (ko) 터치 센서를 가지는 유기 발광 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13862211

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20157014233

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13862211

Country of ref document: EP

Kind code of ref document: A1