WO2014089783A1 - 金属硅化物薄膜和超浅结的制作方法及半导体器件 - Google Patents

金属硅化物薄膜和超浅结的制作方法及半导体器件 Download PDF

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Definitions

  • the present invention relates to the field of semiconductor technology, and in particular to a method for fabricating a metal silicide film and an ultra-shallow junction and a semiconductor device.
  • ultra-shallow junctions can better improve the short-channel effect of the device.
  • ultra-shallow junctions become shallower, one of the main challenges of ultra-shallow junction technology is how to resolve the contradiction between reducing series parasitic resistance and reducing the junction depth of ultra-shallow junctions.
  • ion implantation techniques are commonly employed to form ultra-shallow junctions, such as the formation of highly doped source and drain regions of metal oxide semiconductor MOS transistors. That is to say, using the gate structure as a mask, an N-type or P-type dopant impurity is implanted into the semiconductor substrate, and then annealed to form a shallow PN junction, and then a metal thin film is deposited and heat-annealed to form The metal silicide is subjected to wet etching to remove the remaining metal to form a metal silicide. As the transistor size shrinks, the length of its gate also becomes shorter. As the gate length continues to decrease, the source/drain and source/drain extension regions are required to be correspondingly shallower.
  • Ultra-low energy ion implantation and millisecond laser annealing activation techniques are commonly used to form ultra-shallow junctions.
  • the ultra-shallow junction depth of semiconductor field effect transistors of future technology nodes will be less than 10 nanometers. Due to the enormous challenges of ultra-low energy ion implantation technology and the activation of annealing, it generally leads to the diffusion of certain impurities.
  • Conventional ultra-low energy ion implantation and annealing activation techniques are used to form field effect transistors suitable for future technology nodes. Faced with a huge 4 mega war.
  • An object of the present invention is to provide a metal silicide film and an ultra-shallow junction manufacturing method and a semiconductor device, which can simultaneously form a self-limiting ultra-thin uniform metal silicide film and an ultra-shallow junction in the fabrication process of the semiconductor field effect transistor. Can be applied in 14 nanometer, 11 nanometer and below technology node field effect transistors.
  • embodiments of the present invention provide a method for fabricating a metal silicide film and an ultra-shallow junction, comprising the following steps:
  • Embodiments of the present invention also provide a semiconductor device comprising: a metal silicide film and an ultra-shallow junction; the metal silicide film and the ultra-shallow junction are made of a mixture of metal and semiconductor doping impurities, using a physical gas phase
  • the deposition PVD method deposits a film of the mixture on the semiconductor substrate, wetly removes the film of the mixture, and forms an annealing.
  • Embodiments of the present invention relate to a prior art, by using a mixture of metal and semiconductor doping impurities as a target, a physical vapor deposition PVD method for depositing a mixture film on a semiconductor substrate, wet removing the mixture film, and performing Annealing forms a metal silicide film and an ultra-shallow junction. Since the mixture of metal and semiconductor doping impurities is used as a target deposition film, and the mixture film is wet-processed before heating annealing, the semiconductor field effect transistor can be synchronized during fabrication. The self-limiting ultra-thin uniform metal silicide film and ultra-shallow junction can be applied in 14 nm, 11 nm and below technology node field effect transistors.
  • the step B and the step C are performed at least twice; that is, the deposition and wet removal of the mixture film are performed multiple times before annealing, which can be performed repeatedly.
  • the number of times limits the thickness of the metal silicide film and the ultra-shallow junction, and the resulting metal silicide film and ultra-shallow junction can be made more uniform.
  • a mixture of different metal and semiconductor doping impurities is used as a target.
  • the metal can be selected according to actual needs to prepare the metal silicide, and the selection range of the metal which can be used in forming the metal silicide can be expanded, and the resistance of the metal silicide can be made as small as possible, and the application is more flexible.
  • the target is ionized into an ionic state to generate metal ions and semiconductor doped impurity ions, and a substrate bias is applied to the semiconductor substrate. The ionizing the target into an ionic state is accomplished by applying a first bias to the target.
  • annealing may be performed by using ⁇ ! wave heating.
  • the cavity of the microwave heating apparatus used for the microwave heating annealing contains multi-mode and multi-frequency electromagnetic waves when heated.
  • FIG. 1 is a flow chart showing a method of fabricating a metal silicide film and an ultra-shallow junction according to a first embodiment of the present invention
  • FIGS. 2A to 2E are schematic cross-sectional views showing respective steps of a method for fabricating a metal silicide film and an ultra-shallow junction according to a first embodiment of the present invention
  • Fig. 3 is a structural schematic view showing a method of depositing a mixture of metal and semiconductor doping impurities on a semiconductor substrate in a method of fabricating an ultra-shallow junction semiconductor field effect transistor according to a first embodiment of the present invention.
  • a first embodiment of the present invention relates to a method for fabricating a metal silicide film and an ultra-shallow junction.
  • the specific process is as shown in FIG. 1 and includes the following steps:
  • Step 101 providing a semiconductor substrate 201, as shown in FIG. 2A; the semiconductor substrate may be silicon (Si), germanium (Ge), silicon germanium (SiGe), germanium-V semiconductor.
  • a gate structure 202 is formed on the semiconductor substrate, and includes a protective layer of a gate dielectric layer, a gate electrode, and sidewalls thereof. The method of forming the gate structure is consistent with the prior art and will not be described herein.
  • Step 102 using a mixture of metal and semiconductor doping impurities as a target, depositing a mixture film on the semiconductor substrate by a physical vapor deposition PVD method, as shown in Fig. 2B, 203 is a mixture film.
  • PVD Wheeling vapor deposition
  • the desired coating material is deposited as a jet target onto the substrate as shown in Figure 3, which is a schematic representation of the PVD cavity.
  • the target 301 and the semiconductor substrate 201 on which the gate structure 202 is formed are placed in a vacuum chamber 300 which is evacuated and maintained at a very low pressure (e.g., at 10 mTorr).
  • the vacuum chamber 300 is filled with an inert gas 303, such as argon, and maintained by the pumping system (not shown) to maintain the desired gas pressure within the chamber.
  • a glow discharge plasma is generated in a low pressure gas using at least a portion of the gas ionization using conventional methods.
  • the target is applied with an appropriate bias, positive ions in the plasma can be accelerated toward the target, causing the target 305 to be ejected from the target electrode.
  • a portion of the sprayed target is deposited onto the semiconductor substrate 201 to form a mixed field film 203.
  • the target is a metal-rich mixture in the form of a polycrystalline solid material.
  • the mixing wheel can be mixed with a metal powder and a semiconductor doped impurity powder and obtained by heat treatment or other treatment.
  • the semiconductor doping impurities in the target are uniformly distributed in the metal. Wherein the content of the semiconductor doping impurities in the mixture of metal and semiconductor doping impurities is between 0.1% and 5%.
  • the metal may be an alloy formed of any one of nickel (Ni), platinum (Pt), platinum (Pt), titanium (Ti), cobalt (Co), molybdenum (Mo), or any combination thereof. For most applications, nickel is preferred. Nickel is typically Pt, W or other combinations of the above metals to facilitate stability and adjustment of the Schottky barrier height.
  • the semiconductor doping impurity may be any one of P-type doped boron (B), boron fluoride (BF 2 ), indium (Indium) or a mixture of any combination; or N-type doped phosphorus (P), arsenic Any one of (As) or a mixture of any combination.
  • B P-type doped boron
  • BF 2 boron fluoride
  • P N-type doped phosphorus
  • Arsenic Any one of (As) or a mixture of any combination a mixture of any combination.
  • the target is a mixture of metal and semiconductor doping impurities, the process flow of the PVD method is consistent with the prior art and will not be described herein. After deposition of the mixture film, metal ions and semiconductor doped impurity ions penetrate into the semiconductor substrate, forming an ultra-shallow ion diffusion region in the semiconductor substrate, as shown at 204 in Figure 2C.
  • the metal in the mixture film 203 reacts with the semiconductor substrate to form a metal silicide, and at the same time, the semiconductor doping impurity in the mixture film 203 is transferred to the interface between the metal silicide, the metal silicide and the semiconductor substrate, and ion diffusion. Area and semiconductor substrate The interface between the electrodes and the diffusion in the semiconductor substrate forms an ion diffusion region 204.
  • Step 103 wet removing the mixture film, as shown in Figure 2D. In this step, you can use
  • Step 104 annealing the semiconductor substrate subjected to film deposition and removal of the mixture to form a metal silicide film and an ultra-shallow junction.
  • 205 and 207 are source or drain metal silicide contact regions.
  • 206 and 208 are impurity diffusion regions of the source or the drain. Normally, a PN junction is formed between the impurity diffusion regions of 206 and 208 and the semiconductor substrate, and an ohmic contact is formed between the metal silicide 205/207 and the impurity diffusion region 206/208.
  • the impurity diffusion regions of 206 and 208 are formed sufficiently small (e.g., less than 1.5 nm)
  • a metal semiconductor contact is formed between the metal silicide and the semiconductor substrate.
  • annealing can be performed by conventional rapid thermal annealing (RTP) or by microwave heating.
  • RTP rapid thermal annealing
  • the process is similar to the conventional annealing process, forming metal silicide and ultra-shallow at relatively low temperature.
  • the junction makes the metal silicide stable.
  • the substrate temperature at which the film of the mixture is deposited on the semiconductor substrate may be between 0 and 300 °C.
  • the annealing temperature may be between 300 and 800 ° C depending on the formation temperature of the different metal silicides and the highest temperature that is stable.
  • metal and semiconductor doping impurities diffuse into the semiconductor substrate to form a metal silicide; and the semiconductor doping impurities contained in the metal silicide continue to diffuse toward the semiconductor substrate during annealing to form an ultra-shallow junction.
  • the formation temperature of the metal silicide and the stable existence temperature are low, for example, the stable existence temperatures of nickel silicide (NiSi), cobalt silicide (CoSi 2 ), and titanium silicide (TiSi 2 ) are less than 600, 700, and 1000 ° C, respectively.
  • a metal silicide and an ultra-shallow junction are formed at a relatively low temperature, semiconductor doping impurities may not be sufficiently activated in the semiconductor substrate, but if fully activated, a PN junction may be formed; When fully activated, a metal-semiconductor junction can also be formed; that is, in the process of forming an ultra-shallow junction and an ultra-thin metal silicide, the ultra-shallow junction formed can be a PN junction, or a metal-semiconductor junction.
  • the ultra-shallow junction and metal silicide film formed by the above steps can be applied to the ultra-shallow junction half
  • the thickness of the metal silicide is about 3 to 12 nm
  • the junction depth is between about 1 and 15 nm
  • the peak doping concentration in the source/drain regions of the ultra-shallow junction is about every cubic.
  • the gate structure has a length of about 7 to 25 nm.
  • metal silicide and ultra-shallow junction can be formed at a relatively low temperature, so that the metal silicide can be stably present.
  • microwave heating is closely related to defects in the substrate. Damage of the semiconductor lattice caused by impurities or other factors can be regarded as defects and defects. The more the microwave heating effect is, the better the defect can enhance the microwave absorption. For this feature, annealing by microwave heating can improve the heating efficiency.
  • the microwave heating device cavity needs to contain multi-mode and multi-frequency electromagnetic waves when heating, microwave The center frequency is between 1.5 GHz and 15 GHz, allowing the material to be heated to be fully heated.
  • the electromagnetic wave used in the microwave heating device has a Gaussian distribution around 5.8 GHz, and can be heated at multiple intervals of 30 Hz to 50 Hz, and these are different in the cavity.
  • the microwave of the frequency has the characteristics of multi-mode at the same time, which can ensure the uniformity and consistency of the distribution of microwave energy inside the cavity, and further leads to the uniformity and consistency of the heating of the substrate.
  • the present embodiment uses a mixture of metal and semiconductor doping impurities as a target, a physical vapor deposition PVD method deposits a mixture film on a semiconductor substrate, wetly removes the mixture film, and performs annealing to form Extremely ultra-thin hook metal silicide film and ultra-shallow junction.
  • the film of the mixture is deposited by using a mixture of metal and semiconductor doping impurities as a target, and the mixture film is wet-processed before the heating annealing, so that the self-limiting limit ultra-thin uniform metal can be synchronously formed in the process of manufacturing the semiconductor field effect transistor.
  • Silicide films and ultra-shallow junctions can be used in 14 nm, 11 nm and below technology node field effect transistors.
  • a second embodiment of the present invention relates to a method of fabricating a metal silicide film and an ultra-shallow junction.
  • the second embodiment is further improved on the basis of the first embodiment, and the main improvement is: in the second embodiment of the present invention, at least two deposition and wet removal of the mixture film are performed before annealing; That is to say, before the annealing, the deposition and wet removal of the mixture film are performed a plurality of times, and the thickness of the metal silicide film and the ultra-shallow junction can be limited by the number of times of repeated execution, and the finally formed metal silicide film and Ultra-shallow knots are more uniform.
  • a mixture of different metal and semiconductor doping impurities may be used as a target for each deposition of the mixture film.
  • the metal to prepare the metal silicide can expand the range of metals that can be used in the formation of the metal silicide, so that the resistance of the metal silicide is as small as possible, and the application is more flexible.
  • a third embodiment of the present invention relates to a method of fabricating a metal silicide film and an ultra-shallow junction.
  • the third embodiment is further improved on the basis of the first embodiment or the second embodiment, and the main improvement is:
  • an improved high power pulsed magnetron sputtering technique HiPIMS
  • the surface of the semiconductor substrate controls the diffusion depth of the ions; on the other hand, it improves the uniformity and stability of the film deposition on the three-dimensional structure.
  • the target is ionized into an ion state to generate a metal ion.
  • the semiconductor and the semiconductor are doped with impurity ions, and a substrate bias is applied to the semiconductor substrate.
  • ionizing the target into an ionic state is achieved by applying a first bias to the target.
  • the first bias voltage may be any one of a DC bias voltage, an AC bias voltage, or a pulse bias voltage.
  • the magnitude of the first bias voltage depends on the PVD system used, that is, the PVD system is different, and the magnitude of the first bias voltage also changes accordingly; in general, the magnitude of the first bias voltage is 200V ⁇ 1000V, where In terms of AC bias and pulse bias, the above size refers to its effective value.
  • the substrate bias is any one of a DC bias, an AC bias, or a pulse bias.
  • the magnitude of the substrate bias is adjustable. By adjusting the magnitude of the substrate bias, the amount of metal ions diffused to the surface of the semiconductor substrate can be adjusted, so that the thickness of the finally formed metal semiconductor compound film can be adjusted.
  • the substrate bias is 200V to 1000V, and for AC bias and pulse bias, the above-mentioned size refers to its effective value.
  • a fourth embodiment of the present invention relates to a semiconductor device, as shown in FIG. 2E, comprising: a metal silicide film and an ultra-shallow junction, the metal silicide film and the ultra-shallow junction being a target of a mixture of metal and semiconductor doping impurities
  • a film of the mixture is deposited on the semiconductor substrate by a physical vapor deposition PVD method, and the film of the mixture is wet-processed and annealed; wherein the ultra-shallow junction is a PN junction or a metal-semiconductor junction.
  • the film of the mixture is deposited by using a mixture of metal and semiconductor doping impurities as a target, and the mixture film is wet-processed before the heating annealing, so that the self-limiting limit ultra-thin uniform metal can be synchronously formed in the process of manufacturing the semiconductor field effect transistor.
  • Silicide films and ultra-shallow junctions can be used in 14 nm, 11 nm and below technology node field effect transistors.
  • the metal silicide has a thickness of about 3 to 12 nanometers and a junction depth of about 1 to 15 nanometers.
  • the peak doping concentration in the source/drain regions of the ultra-shallow junction is about 2 x 10 19 per cubic centimeter. Up to 2xl0 2Q ions, the gate structure has a length of about 7 to 25 nanometers.
  • the metal may be an alloy formed of any one of nickel (Ni), platinum (Pt), platinum (Pt), titanium (Ti), cobalt (Co), and molybdenum (Mo), or any combination thereof.
  • nickel is selected.
  • Nickel is usually Pt, W or other combination of metals to facilitate the adjustment of the stability and the height of the Schottky barrier.
  • the semiconductor doping impurity may be any one of P-type doped boron (B), boron fluoride (BF 2 ), indium (Indium) or a mixture of any combination; or N-type doped phosphorus (P), arsenic Any one of (As) or a mixture of any combination. It is not difficult to find that the present embodiment is a system embodiment corresponding to the first embodiment, and the present embodiment can be implemented in cooperation with the first embodiment. The related technical details mentioned in the first embodiment are still effective in the present embodiment, and are not described herein again in order to reduce repetition. Accordingly, the related technical details mentioned in the present embodiment can also be applied to the first embodiment.

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Abstract

提供了一种金属硅化物薄膜和超浅结的制作方法及半导体器件。通过采用金属和半导体掺杂杂质的混合物做靶材，物理气相沉积PVD法在半导体衬底上淀积混合物薄膜，湿法去除该混合物薄膜，并进行退火形成金属硅化物薄膜和超浅结。由于采用金属和半导体掺杂杂质的混合物做靶材淀积混合物薄膜，并在进行加热退火之前，湿法去除混合物薄膜，使得在半导体场效应晶体管制作过程中能同步形成自限制极限超薄均匀金属硅化物薄膜及超浅结，可以应用在14纳米、11纳米及以下技术节点场效应晶体管中。

Description

金属硅化物薄膜和超浅结的制作方法及半导体器件 技术领域
本发明涉及半导体技术领域， 特别涉及金属硅化物薄膜和超浅结的制作 方法及半导体器件。
背景技术
随着半导体工业的进步， 半导体器件的特征尺寸随着工艺技术的革新而越 来越小。 器件的横向尺寸不断缩小的同时， 器件的纵向尺寸也在相应地缩小。 特别是进入到 65纳米及以下节点， 要求源 /漏区以及源 /漏极延伸区相应地变浅， 结深低于 100 纳米的掺杂结通常被称为超浅结 （Ultra Shallow Junction, 简称 "US J" ), 超浅结可以更好地改善器件的短沟道效应。 随着超浅结越来越浅， 超 浅结技术面临的主要挑战之一是如何解决降低串联寄生电阻和降低超浅结的结 深之间的矛盾。
现有技术中， 通常采用离子注入技术来形成超浅结， 比如形成金属氧化物 半导体 MOS晶体管的高掺杂源区与漏区。 也就是说， 以栅极结构为掩膜， 用 N 型或者 P型掺杂杂质注入到半导体衬底中、然后进行退火激活、形成浅的 PN结， 然后淀积金属薄膜， 进行加热退火， 形成金属硅化物， 并进行湿法刻蚀除去剩 余的金属， 以形成金属硅化物。 当晶体管尺寸缩小时， 其栅极的长度也会随之 变短。 随着栅极长度的不断缩短， 要求源 /漏极以及源 /漏极延伸区相应地变浅。 目前通常利用超低能离子注入和毫秒级激光退火激活技术来形成超浅结。 未来 技术节点的半导体场效应晶体管的超浅结结深将小于 10纳米。 由于超低能离子 注入技术本身的巨大挑战和退火激活时一般都会导致一定的杂质扩散， 用常规 的超低能离子注入和退火激活技术来形成适用于未来技术节点的场效应晶体管 面临着巨大的 4兆战。
发明内容
本发明的目的在于提供一种金属硅化物薄膜和超浅结的制作方法及半 导体器件， 使得在半导体场效应晶体管制作过程中能同步形成自限制极限超 薄均匀金属硅化物薄膜及超浅结， 可以应用在 14纳米、 11纳米及以下技术 节点场效应晶体管中。 为解决上述技术问题， 本发明的实施方式提供了一种金属硅化物薄膜和 超浅结的制作方法， 包含以下步驟：
A. 提供半导体衬底；
B. 以金属和半导体掺杂杂质的混合物做靶材， 采用物理气相沉积 PVD 法在所述半导体衬底上淀积混合物薄膜；
C. 湿法去除所述混合物薄膜；
D. 对所述进行了混合物薄膜淀积和去除的半导体衬底进行退火， 形成 金属硅化物薄膜和超浅结； 所述超浅结为 PN结或者金属半导体结。 本发明的实施方式还提供了一种半导体器件， 包含： 金属硅化物薄膜和 超浅结； 所述金属硅化物薄膜和超浅结以金属和半导体掺杂杂质的混合物做 靶材， 采用物理气相沉积 PVD法在半导体衬底上淀积混合物薄膜， 湿法去除 所述混合物薄膜， 并进行退火形成。 本发明实施方式相对于现有技术而言， 通过采用金属和半导体掺杂杂质 的混合物做靶材，物理气相沉积 PVD法在半导体衬底上淀积混合物薄膜， 湿 法去除该混合物薄膜， 并进行退火形成金属硅化物薄膜和超浅结。 由于采用 金属和半导体掺杂杂质的混合物做靶材淀积混合物薄膜， 并在进行加热退火 之前， 湿法去除混合物薄膜， 使得在半导体场效应晶体管制作过程中能同步 形成自限制极限超薄均匀金属硅化物薄膜及超浅结，可以应用在 14纳米、 11 纳米及以下技术节点场效应晶体管中。 另外， 在所述步驟 D之前， 至少执行两次所述步驟 B和所述步驟 C; 也 就是说， 在进行退火之前， 多次进行混合物薄膜的淀积和湿法去除， 可以通 过反复执行的次数限制金属硅化物薄膜及超浅结的厚度， 也可以使最终形成 的金属硅化物薄膜及超浅结更均匀。 另外， 在至少执行两次所述步驟 B和所述步驟 C的步驟中， 每次执行所 述步驟 B时，采用不同的金属和半导体掺杂杂质的混合物做靶材。也就是说， 可以根据实际需要选择金属来制备金属硅化物， 可以扩大形成金属硅化物时 可使用的金属的选择范围， 使金属硅化物的电阻尽量小， 应用更加灵活。 另外， 在所述步驟 B中， 将靶材离化成离子状态， 使其产生金属离子和 半导体掺杂杂质离子， 并在所述半导体衬底上加衬底偏压。 所述将靶材离化 成离子状态是通过在所述靶材上加第一偏压实现的。 通过将靶材离子化， 并通过在半导体衬底上加衬底偏压进行混合物薄膜 的淀积， 一方面可以使金属离子和半导体掺杂杂质离子以一定的加速度淀积 在半导体衬底表面， 可以控制离子的扩散深度； 另一方面能提高在三维结构 上薄膜淀积的均匀性和稳定性。 另外， 在所述步驟 D中， 可以采用^!波加热进行退火。 在采用 波加热 进行退火的步驟中， 所述进行微波加热退火所采用的微波加热设备的腔体在 加热时含有多模态和多频率的电磁波。 通过采用微波加热退火技术， 可以在相对较低的温度下形成金属硅化物 和超浅结， 使金属硅化物能稳定存在。 附图说明
图 1是根据本发明第一实施方式的金属硅化物薄膜和超浅结的制作方法 的流程图；
图 2A至图 2E是本发明第一实施方式的金属硅化物薄膜和超浅结的制作 方法的各步驟对应的结构剖面示意图；
图 3是本发明第一实施方式的超浅结半导体场效应晶体管的制备方法中 将金属和半导体掺杂杂质的混合物淀积在半导体衬底上的结构示意图。
具体实施方式 为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本发 明的各实施方式进行详细的阐述。 然而， 本领域的普通技术人员可以理解， 在本发明各实施方式中， 为了使读者更好地理解本申请而提出了许多技术细 节。但是， 即使没有这些技术细节和基于以下各实施方式的种种变化和修改， 也可以实现本申请各权利要求所要求保护的技术方案。
本发明的第一实施方式涉及一种金属硅化物薄膜和超浅结的制作方法， 具体流程如图 1所示， 包含以下步驟：
步驟 101 , 提供半导体衬底 201 , 如图 2A所示； 该半导体衬底可以为硅 ( Si ) 、 锗（Ge ) 、 锗化硅（SiGe ) 、 ΙΠ-V半导体。 在半导体衬底上形成有 栅极结构 202, 包含栅极介质层、 栅电极及其侧壁的保护层。 形成栅极结构 的方法与现有技术一致， 在此不再赘述。
步驟 102, 以金属和半导体掺杂杂质的混合物做靶材， 采用物理气相沉 积 PVD法在半导体衬底上淀积混合物薄膜， 如图 2B所示， 203为混合物薄 膜。
輪理气相沉轵（PVD )是集成电路制造中使用的公知技术。 在进行 PVD 时， 所需的涂层材料作为喷射靶材， 被沉积到衬底上 如图 3所示、 是 PVD 腔体的示意图。 将靶材 301和形成了栅极结构 202的半导体衬底 201放置在 真空腔体 300 中， 该腔体被抽真空并保持在非常低的压力 （例如 Ψ于 10 毫托） 。 在真空腔体 300中充满惰性气体 303 , 如氩气 并通过泵送系统 （图中 未示出）保持腔体内所需的气体压力。 使用常规方法， 在低压气体中产生辉 光放电等离子体， 至少部分气体离子化。 如果靶材被施加适当的偏压， 等离 子体中的正离子可以朝向目标加速， 导致靶材 305从靶电极喷出。 部分被喷 射的靶材沉积到半导体衬底 201上， 以形成混合场膜 203。
在本实施方式中， 靶材是富含金属的混合物， 以多晶固体材料的形式存 在。 该混合輪可以由金属粉末和半导体掺杂杂质的粉末混合， 并通过热处理 或其他处理得到。 靶材中的半导体掺杂杂质均勾地分布在金属中。 其中， 金 属和半导体掺杂杂质的混合物中半导体掺杂杂质的含量在 0.1 %至 5%之间。 金属可以为为镍（ Ni ) 、 铂（ Pt ) 、 铂（ Pt ) , 钛（ Ti ) , 钴（ Co ) , 钼（ Mo ) 中的任一种或者它们任意组合形成的合金。 对于大多数应用， 优选镍。 镍通 常 Pt, W或其他上述金属组合以有利于稳定性和肖特基势垒高度的调整。 半 导体掺杂杂质可以为 P型掺杂硼 （B ) 、 氟化亚硼 （BF2 ) 、 铟 （Indium ) 中 的任一种或者任意组合的混合物； 或者 N型掺杂磷 （P ) 、 砷 （As ) 中的任 一种或者任意组合的混合物。 尽管靶材是金属和半导体掺杂杂质的混合物， 但 PVD 法的工艺流程与 现有技术一致， 在此不再赘述。 在淀积混合物薄膜之后， 金属离子和半导体 掺杂杂质离子会渗透到半导体衬底中， 在半导体衬底中形成超浅的离子扩散 区， 如图 2C中的 204所示。 具体地说， 混合物薄膜 203中的金属会和半导 体衬底反应形成金属硅化物， 同时混合物薄膜 203中的半导体掺杂杂质向金 属硅化物、 金属硅化物与半导体衬底之间的界面、 离子扩散区与半导体衬底 之间的界面以及半导体衬底中扩散， 形成离子扩散区 204。 步驟 103 , 湿法去除混合物薄膜， 如图 2D所示。 在本步驟中， 可以采用
步驟 104, 对进行了混合物薄膜淀积和去除的半导体衬底进行退火， 形 成金属硅化物薄膜和超浅结， 如图 2E所示， 205和 207为源极或漏极的金属 硅化物接触区， 206 和 208 为源极或漏极的杂质扩散区。 通常情况下， 206 和 208 的杂质扩散区和半导体衬底之间形成 PN结， 而金属硅化物 205/207 和杂质扩散区 206/208之间形成欧姆接触。 但是， 当形成的 206和 208的杂 质扩散区足够小时 （比如说小于 1.5纳米） ， 金属硅化物和半导体衬底之间 形成金属半导体接触。
在本步驟中， 可以采用常规的快速热退火 （RTP ) 进行退火， 也可以采 用微波加热进行退火， 其工艺流程与常规的退火流程类似， 在相对较低的温 度下形成金属硅化物和超浅结， 使金属硅化物能稳定存在。 此外， 在半导体 衬底上淀积混合物薄膜时的衬底温度可以在 0至 300°C之间。 根据不同金属 硅化物的形成温度和稳定存在的最高温度的不同， 退火的温度可以在 300至 800°C之间。 在步驟 102中， 金属和半导体掺杂杂质向半导体衬底扩散， 形成 金属硅化物； 而金属硅化物中含有的半导体掺杂杂质， 在退火时， 会继续向 半导体衬底扩散， 形成超浅结。 由于金属硅化物的形成温度和稳定存在的温 度较低， 比如硅化镍（NiSi ) 、 硅化钴（CoSi2 ) 、 硅化钛（TiSi2 ) 的稳定存 在温度分别是小于 600、 700、 1000°C , 因此， 在相对较低的温度下形成金属 硅化物和超浅结时，可能导致半导体掺杂杂质在半导体衬底中不能充分激活， 但是， 如果能充分激活， 则会形成 PN结； 而如果不能充分激活， 则也可以 形成金属半导体结； 也就是说， 在形成超浅结和超薄金属硅化物的过程中， 形成的超浅结可以为 PN结， 或者金属半导体结。
采用上述步驟的形成的超浅结和金属硅化物薄膜可以应用于超浅结半 导体场效应晶体管中， 金属硅化物的厚度约为 3至 12纳米， 结深度约为 1 至 15纳米之间， 在超浅结的源极 /漏极区中的峰值掺杂浓度约为每立方厘米 2xl019至 2xl02Q个离子， 栅极结构的长度约为 7至 25纳米。 此外， 值得一提的是， 通过采用微波加热退火技术， 可以在相对较低的 温度下形成金属硅化物和超浅结， 使金属硅化物能稳定存在。 此外， 衬底上 不同物质材料吸收微波能量能力有不同， 而且， 微波加热和衬底内的缺陷 ( defect )紧密有关， 杂质或其它因素导致的半导体晶格的损伤都可以看作是 缺陷， 缺陷越多， 微波加热效果越大， 也就是缺陷能增强微波吸收的能力， 针对这一特点， 采用微波加热进行退火可以提高加热效率。 此外， 值得注意的是， 由于混合物薄膜中含有金属和半导体掺杂杂质， 所以， 在进行微波加热退火时， 微波加热设备的腔体在加热时需要含有多模 态和多频率的电磁波， 微波的中心频率介于 1.5GHz至 15GHz之间， 使欲进 行加热的材料得到充分加热。 此外， 值得说明的是， 在进行微波加热时， 微 波加热设备采用的^!波电磁波在 5.8GHz附近呈高斯分布，可以以 30HZ-50 Hz 的间隔进行多频率加热， 同时在腔体里面这些不同频率的微波同时具有多模 态 （multi-mode ) 的特征， 这样可以保证微波能量在腔体内部分布的均匀性 和一致性， 进一步导致对衬底加热时的均勾性和一致性。 与现有技术相比， 本实施方式通过采用金属和半导体掺杂杂质的混合物 做靶材， 物理气相沉积 PVD法在半导体衬底上淀积混合物薄膜， 湿法去除该 混合物薄膜， 并进行退火形成极限超薄均勾金属硅化物薄膜和超浅结。 由于 采用金属和半导体掺杂杂质的混合物做靶材淀积混合物薄膜， 并在进行加热 退火之前， 湿法去除混合物薄膜， 使得在半导体场效应晶体管制作过程中能 同步形成自限制极限超薄均匀金属硅化物薄膜及超浅结， 可以应用在 14 纳 米、 11纳米及以下技术节点场效应晶体管中。 本发明的第二实施方式涉及一种金属硅化物薄膜和超浅结的制作方法。 第二实施方式在第一实施方式基础上做了进一步改进， 主要改进之处在于： 在本发明第二实施方式中， 在进行退火之前， 至少执行两次淀积和湿法去除 混合物薄膜； 也就是说， 在进行退火之前， 多次进行混合物薄膜的淀积和湿 法去除， 可以通过反复执行的次数限制金属硅化物薄膜及超浅结的厚度， 也 可以使最终形成的金属硅化物薄膜及超浅结更均匀。
此外， 在在重复进行混合物薄膜的淀积和湿法去除的过程中， 可以再每 次进行混合物薄膜的淀积时， 采用不同的金属和半导体掺杂杂质的混合物做 靶材。 比如说， 在进行混合物薄膜的淀积时， 第一次采用为铂和硼的混合物， 第二次采用镍和硼的混合物， 或者采用镍和铟的混合物； 也就是说， 可以根 据实际需要选择金属来制备金属硅化物， 可以扩大形成金属硅化物时可使用 的金属的选择范围， 使金属硅化物的电阻尽量小， 应用更加灵活。 本发明的第三实施方式涉及一种金属硅化物薄膜和超浅结的制作方法。 第三实施方式在第一实施方式或者第二实施方式基础上做了进一步改进， 主 要改进之处在于： 在本发明第三实施方式中， 采用改进的高功率脉沖磁控溅 射技术 （HiPIMS ) 进行 PVD淀积， 通过将靶材离子化， 并通过在半导体衬 底上加衬底偏压进行混合物薄膜的淀积， 一方面可以使金属离子和半导体掺 杂杂质离子以一定的加速度淀积在半导体衬底表面， 控制离子的扩散深度； 另一方面能提高在三维结构上薄膜淀积的均匀性和稳定性。 具体地说， 在以金属和半导体掺杂杂质的混合物做靶材， 采用物理气相 沉积 PVD法在半导体衬底上淀积混合物薄膜的过程中，将靶材离化成离子状 态， 使其产生金属离子和半导体掺杂杂质离子， 并在半导体衬底上加衬底偏 压。 其中， 将靶材离化成离子状态是通过在靶材上加第一偏压实现的。
此外， 第一偏压可以为直流偏压、 交流偏压或脉沖偏压中的任一种。 第 一偏压的大小取决于使用的 PVD系统， 即 PVD系统不同， 该第一偏压的大 小也相应地有所变化； 一般来说， 第一偏压的大小为 200V~1000V, 其中对 于交流偏压和脉沖偏压来说， 上述大小指的是其有效值。 另外， 衬底偏压为 直流偏压、 交流偏压或脉沖偏压中的任一种。 衬底偏压的大小是可调的， 通 过调整衬底偏压的大小，可以调整扩散至半导体衬底表面的金属离子的数量， 从而使得最终形成的金属半导体化合物薄膜的厚度可调。 一般来说， 衬底偏 压的大小为 200V~1000V, 其中对于交流偏压和脉沖偏压来说， 上述大小指 的是其有效值。
本发明第四实施方式涉及一种半导体器件， 如图 2E所示， 包含： 金属 硅化物薄膜和超浅结， 该金属硅化物薄膜和超浅结以金属和半导体掺杂杂质 的混合物做靶材， 采用物理气相沉积 PVD 法在半导体衬底上淀积混合物薄 膜， 湿法去除混合物薄膜， 并进行退火形成； 其中， 超浅结为 PN结或者金 属半导体结。
由于采用金属和半导体掺杂杂质的混合物做靶材淀积混合物薄膜， 并在 进行加热退火之前， 湿法去除混合物薄膜， 使得在半导体场效应晶体管制作 过程中能同步形成自限制极限超薄均匀金属硅化物薄膜及超浅结， 可以应用 在 14纳米、 11纳米及以下技术节点场效应晶体管中。 比如说， 金属硅化物 的厚度约为 3至 12纳米， 结深度约为 1至 15纳米之间， 在超浅结的源极 / 漏极区中的峰值掺杂浓度约为每立方厘米 2xl019至 2xl02Q个离子，栅极结构 的长度约为 7至 25纳米。
需要说明的是， 金属和半导体掺杂杂质的混合物中半导体掺杂杂质的含 量在 0.1%至 5%之间。 金属可以为为镍（ Ni )、 铂（ Pt )、 铂（ Pt )、 钛（ Ti ) 、 钴 （Co ) 、 钼 （Mo ) 中的任一种或者它们任意组合形成的合金。 对于大多 数应用， 铌选镍。 镍通常 Pt, W或其他上迷金属组合以有利于稳定社和肖特 基势垒高度的调整。半导体掺杂杂质可以为 P型掺杂硼（ B )、氟化亚硼（ BF2 )、 铟 （Indium ) 中的任一种或者任意组合的混合物； 或者 N型掺杂磷（P ) 、 砷 （As ) 中的任一种或者任意组合的混合物。 不难发现， 本实施方式为与第一实施方式相对应的系统实施例， 本实施 方式可与第一实施方式互相配合实施。 第一实施方式中提到的相关技术细节 在本实施方式中依然有效， 为了减少重复， 这里不再赘述。 相应地， 本实施 方式中提到的相关技术细节也可应用在第一实施方式中。
本领域的普通技术人员可以理解， 上述各实施方式是实现本发明的具体 实施例， 而在实际应用中， 可以在形式上和细节上对其作各种改变， 而不偏 离本发明的精神和范围。

Claims

权 利 要 求 书
1. 一种金属硅化物薄膜和超浅结的制作方法， 其特征在于， 包含以下 步驟：
A. 提供半导体衬底；
B. 以金属和半导体掺杂杂质的混合物做靶材， 采用物理气相沉积 PVD 法在所述半导体衬底上淀积混合物薄膜；
C. 湿法去除所述混合物薄膜；
D. 对所述进行了混合物薄膜淀积和去除的半导体衬底进行退火， 形成 金属硅化物薄膜和超浅结； 所述超浅结为 PN结或者金属半导体结。
2. 根据权利要求 1 所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 在所述步驟 D之前， 至少执行两次所述步驟 B和所述步驟 C。
3. 根据权利要求 2所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 在至少执行两次所述步驟 B和所述步驟 C的步驟中， 每次执行所 述步驟 B时， 采用不同的金属和半导体掺杂杂质的混合物做靶材。
4. 根据权利要求 1所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 在所述步驟 B中， 将靶材离化成离子状态， 使其产生金属离子和半 导体掺杂杂质离子， 并在所述半导体衬底上加衬底偏压。
5. 根据权利要求 4所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 所述将靶材离化成离子状态是通过在所述靶材上加第一偏压实现 的。
6. 根据权利要求 5 所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 所述第一偏压为直流偏压、 交流偏压或脉沖偏压中的任一种。
7. 根据权利要求 4所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 所述衬底偏压为直流偏压、 交流偏压或脉沖偏压中的任一种。
8. 根据权利要求 1所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 在所述步驟 D中， 采用快速热退火 RTP进行退火； 或者采用微波加热进行退火。
9. 根据权利要求 8所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 在采用微波加热进行退火的步驟中， 所述进行微波加热退火所采用 的微波加热设备的腔体在加热时采用多模态和多频率的电磁波。
10. 根据权利要求 9所述的金属硅化物薄膜和超浅结的制作方法， 其特 征在于， 在采用微波加热进行退火的步驟中， 所述微波的频率在 1.5GHZ至 15GHZ之间； 加热时长为 1至 30分钟。
11. 根据权利要求 1至 10任一项所述的金属硅化物薄膜和超浅结的制 作方法， 其特征在于， 所述金属为镍 Ni、 铂 Pt、 铂 Pt, 钛 Ti, 钴 Co, 钼 Mo中的任一种或者它们任意组合形成的合金。
12. 根据权利要求 1至 10任一项所述的金属硅化物薄膜和超浅结的制 作方法，其特征在于，所述半导体掺杂杂质为硼 B、 氟化亚硼 BF2、铟 Indium 中的任一种或者任意组合的混合物； 或者磷 P、 砷 As中的任一种或者任意组合的混合物。
13. 根据权利要求 1至 10任一项所述的金属硅化物薄膜和超浅结的制 作方法， 其特征在于， 所述金属和半导体掺杂杂质的混合物中半导体掺杂杂 质的含量在 0.1%至 5%之间。
14. 根据权利要求 1至 10任一项所述的金属硅化物薄膜和超浅结的制 作方法， 其特征在于， 所述半导体衬底为硅 Si、 锗 Ge、 锗化硅 SiGe、 III-V 半导体。
15. 根据权利要求 1至 10任一项所述的金属硅化物薄膜和超浅结的制 作方法， 其特征在于， 在所述步驟 B中， 在所述半导体衬底上淀积混合物薄 膜时的衬底温度为 0至 300°C。
16. 根据权利要求 1至 10任一项所述的金属硅化物薄膜和超浅结的制 作方法， 其特征在于， 在所述步驟 D中， 所述退火的温度为 300至 800°C。
17. 一种半导体器件， 其特征在于， 包含： 金属硅化物薄膜和超浅结； 所述金属硅化物薄膜和超浅结以金属和半导体掺杂杂质的混合物做靶材，采 用物理气相沉积 PVD法在半导体衬底上淀积混合物薄膜， 湿法去除所述混 合物薄膜， 并进行退火形成； 其中， 所述超浅结为 PN结或者金属半导体结。
18. 根据权利要求 17 所述的半导体器件， 其特征在于， 所述金属为镍 Ni、 铂 Pt、 铂 Pt, 钛 Ti, 钴 Co, 钼 Mo中的任一种或者它们任意组合形成 的合金。
19. 根据权利要求 17 所述的半导体器件， 其特征在于， 所述半导体掺 杂杂质为硼 B、氟化亚硼 BF2、铟 Indium中的任一种或者任意组合的混合物； 或者磷 P、 砷 As中的任一种或者任意组合的混合物。
20. 根据权利要求 17 所述的半导体器件， 其特征在于， 所述金属和半 导体掺杂杂质的混合物中半导体掺杂杂质的含量在 0.1%至 5%之间。
21. 根据权利要求 17 所述的半导体器件， 其特征在于， 所述半导体衬 底为硅 Si、 锗 Ge、 锗化硅 SiGe、 ΠΙ-V半导体。
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