WO2014073485A1 - アクティブマトリクス基板、及び表示装置 - Google Patents

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Definitions

  • the present invention relates to an active matrix substrate having a gate bus line and a data bus line, and a display device using the active matrix substrate.
  • liquid crystal display devices have been widely used in liquid crystal televisions, monitors, mobile phones and the like as flat panel displays having features such as thinness and light weight compared to conventional cathode ray tubes.
  • a plurality of data bus lines (source wirings) and a plurality of gate bus lines (scanning wirings) are wired in a matrix, and a thin film transistor is provided near the intersection of the data bus lines and the gate bus lines.
  • a liquid crystal panel as a display panel includes an active matrix substrate in which pixels having a switching element (first switching element) such as TFT (Thin Film Transistor) and pixel electrodes connected to the switching element are arranged in a matrix. The one used is known.
  • the conventional active matrix substrate as described above corresponds to the vicinity of the driver chip (IC chip) mounting portion of the data driver (source driver) and / or gate driver as the liquid crystal display device is narrowed.
  • a configuration is known in which an inspection thin film transistor (second switching element) for inspecting a data bus line or a gate bus line is arranged.
  • a cover pattern that covers the inspection thin film transistor is formed to reduce damage to the inspection portion including the inspection thin film transistor. Has been proposed.
  • the cover pattern since the cover pattern (light-shielding film) is formed in the uppermost layer, the cover pattern may be easily damaged.
  • the cover pattern since the cover pattern (light-shielding film) is formed in the uppermost layer, the cover pattern may be easily damaged.
  • this portion of the counter substrate is removed in a cutting step performed before the inspection step.
  • the cover pattern of the portion where the counter substrate to be removed is disposed is easily damaged.
  • this conventional active matrix substrate has a problem that the inspection thin film transistor (second switching element) cannot be properly protected.
  • the cover pattern is a light shielding film for suppressing leakage current of the inspection thin film transistor, another problem that inspection accuracy is lowered may occur.
  • a driver chip defect is found after the driver chip is mounted, another problem that the cover pattern is easily damaged may occur when the driver chip is removed (reworked).
  • the present invention provides a low-cost active matrix substrate that can easily protect the second switching element without increasing the number of manufacturing steps, and a display device using the active matrix substrate. Objective.
  • an active matrix substrate comprises a base material, A gate bus line provided on the substrate; A data bus line provided in a different layer through the gate bus line and an insulating film; A first switching element connected to the gate bus line and the data bus line; At least one interlayer insulating film provided to cover the first switching element; A pixel electrode connected to the first switching element; A common electrode made of a transparent electrode material and provided above or below the pixel electrode; A mounting terminal for supplying a signal from a driver to the gate bus line or the data bus line; A lead line connecting the mounting terminal and the gate bus line or the data bus line; A plurality of second switching elements respectively connected to the plurality of lead lines; A first common wiring connected in common to the plurality of second switching elements; A metal electrode is provided above or below the pixel electrode, At least a part of each of the plurality of second switching elements is covered with a light shielding film formed of the metal electrode, The light shielding film is covered with at least one of the interlayer insulating film
  • the metal electrode is provided above or below the pixel electrode. At least a part of each of the plurality of second switching elements is covered with a light shielding film formed of a metal electrode, and the light shielding film is covered with at least one of an interlayer insulating film and a common electrode.
  • an inexpensive active matrix substrate that can easily protect the second switching element can be configured without increasing the number of manufacturing steps.
  • each of the plurality of second switching elements includes a plurality of the gate bus lines and a plurality of the data bus lines arranged in a matrix and a plurality of the pixel electrodes in a matrix. It is preferable that it is provided outside the effective display area provided in.
  • the metal electrode is preferably provided so as to be in direct contact with an upper layer or a lower layer of the common electrode.
  • the signal delay to the common electrode can be suppressed by providing the metal electrode in direct contact with the common electrode. For this reason, display defects such as flicker and shadowing can be suppressed.
  • a third switching element connected to an end of the gate bus line or the data bus line to which the mounting terminal is not connected; A second common wiring connected in common to the plurality of third switching elements may be provided.
  • the third switching element and the second common wiring are provided on the side where the mounting terminal is not provided, the configuration on the mounting terminal side such as the configuration of the first common wiring is simplified. Even when the mounting area of the driver is small (when the driver IC chip is small), the second switching element can be arranged more easily.
  • a plurality of the second common wires are provided, It is preferable that a predetermined number of the third switching elements are connected to the plurality of second common wirings.
  • an operation process such as an inspection process or a voltage application process can be performed for each of the gate bus line or the data bus line by using a second common wiring.
  • a plurality of the first common wires are provided, It is preferable that a predetermined number of the second switching elements are connected to the plurality of first common wires.
  • an operation process such as an inspection process or a voltage application process can be performed every predetermined number on the gate bus line or the data bus line by using the first common wiring.
  • one of the two adjacent lead lines is formed of the same conductive layer as the gate bus line, It is preferable that the other two lead lines adjacent to each other are formed of the same conductive layer as the data bus line.
  • a plurality of the first common wires are provided, Two second switching elements connected to two adjacent lead lines in the lead line formed of the same conductive layer as the gate bus line are connected to different first common lines.
  • Two second switching elements connected to two adjacent lead lines in the lead line formed of the same conductive layer as the data bus line are connected to the first common lines different from each other. It is preferable that
  • the lead-out line includes a fan-out portion disposed at an angle with respect to a direction in which the gate bus line or the data bus line is disposed, At least a part of the first common wiring and at least a part of the second switching element may be disposed between the fan-out portion and the mounting terminal, respectively.
  • the mounting terminal includes a terminal upper layer electrode and a terminal lower layer electrode formed on at least one of the same conductive layer as the gate bus line and the same conductive layer as the data bus line. Connected via a terminal contact hole formed in at least one layer of the insulating film, Each of the plurality of second switching elements is disposed between the first common wiring and the terminal contact hole.
  • the terminal upper layer electrode may be provided so as to cover at least a part of each of the plurality of second switching elements.
  • the second switching element can be easily arranged.
  • the mounting terminal includes a first terminal lower layer electrode constituted by an end portion of a lead line formed of the same conductive layer as the gate bus line, A second terminal lower layer electrode formed by the same conductive layer as the data bus line, and being configured integrally with the electrode of the second switching element; In the terminal contact hole, the first and second terminal lower layer electrodes are preferably connected to each other.
  • connection between the lead line formed of the same conductive layer as the gate bus line and the electrode of the second switching element formed of the same conductive layer as the data bus line can be performed in the terminal contact hole.
  • the mounting terminal includes a third terminal lower layer electrode formed of the same conductive layer as the gate bus line, And a fourth terminal lower layer electrode configured integrally with the electrode of the second switching element, including an end portion of the lead line formed of the same conductive layer as the data bus line, In the terminal contact hole, it is preferable that the third and fourth terminal lower layer electrodes are connected to each other.
  • the configuration of the mounting terminals can be the same regardless of the configuration of the lead wires, and the mounting state of the driver on the mounting terminals can be easily inspected.
  • the terminal upper layer electrode is preferably formed of the same conductive layer as the pixel electrode.
  • an active matrix substrate having a simple structure and a simplified manufacturing process can be easily configured.
  • an oxide semiconductor is used for each of the first and second switching elements.
  • a high-performance and compact switching element can be easily configured, and an inspection operation using the second switching element can be performed with high accuracy.
  • the display device of the present invention is characterized by using any of the active matrix substrates described above.
  • a low-cost active matrix substrate that can easily protect the second switching element without increasing the number of manufacturing steps is used.
  • a high-performance display device with a simplified manufacturing process can be easily configured.
  • the present invention it is possible to provide an inexpensive active matrix substrate that can easily protect the second switching element without increasing the number of manufacturing steps, and a display device using the active matrix substrate.
  • FIG. 1 is a diagram for explaining a liquid crystal display device using an active matrix substrate according to the first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a plan view for explaining the main part of the active matrix substrate.
  • FIG. 4 is an enlarged plan view for explaining a mounting portion and its peripheral portion of the data driver shown in FIG.
  • FIG. 5 is an enlarged plan view illustrating a pixel structure of the liquid crystal panel.
  • 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a diagram for explaining a main configuration of the active matrix substrate shown in FIG.
  • FIG. 8 is an enlarged plan view for explaining the second thin film transistor and the first common wiring shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. 10 is a cross-sectional view taken along line XX of FIG.
  • FIG. 11 is a cross-sectional view illustrating a second thin film transistor and a metal electrode on an active matrix substrate according to the second embodiment of the present invention.
  • FIG. 12 is a plan view for explaining a main part of an active matrix substrate according to the third embodiment of the present invention.
  • FIG. 13 is a diagram for explaining a main configuration of the active matrix substrate shown in FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • FIG. 15 is a diagram for explaining a main part configuration on the side opposite to the data driver mounting part of the active matrix substrate shown in FIG. FIG.
  • FIG. 16 is a plan view for explaining a main part of an active matrix substrate according to the fourth embodiment of the present invention.
  • FIG. 17 is an enlarged plan view for explaining a mounting portion and its peripheral portion of the data driver shown in FIG.
  • FIG. 18 is a diagram for explaining a main configuration of the active matrix substrate shown in FIG.
  • FIG. 19 is an enlarged plan view for explaining the mounting terminal, the second thin film transistor, and the metal electrode shown in FIG. 20 is a cross-sectional view taken along line XX-XX in FIG. 21 is a cross-sectional view taken along line XXI-XXI in FIG.
  • FIG. 1 is a diagram for explaining a liquid crystal display device using an active matrix substrate according to the first embodiment of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side of FIG. 1 is installed as a viewing side (display surface side), and a non-display surface side of the liquid crystal panel 2 (lower side of FIG. 1). And a backlight device 3 that generates illumination light for illuminating the liquid crystal panel 2.
  • the liquid crystal panel 2 includes a counter substrate 4 constituting the pair of substrates and the active matrix substrate 5 of the present invention, and polarizing plates 6 and 7 provided on the outer surfaces of the counter substrate 4 and the active matrix substrate 5, respectively. Yes. A liquid crystal layer described later is sandwiched between the counter substrate 4 and the active matrix substrate 5.
  • the counter substrate 4 and the active matrix substrate 5 are made of a flat transparent glass material or a transparent synthetic resin such as an acrylic resin. Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the counter substrate 4 or the active matrix substrate 5. In some cases, a ⁇ / 4 retardation plate (quarter wavelength plate) is disposed between the polarizing plates 6 and 7 and the liquid crystal layer.
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • pixel electrodes and thin film transistors thin film transistors (in accordance with a plurality of pixels included in the display surface of the liquid crystal panel 2) are provided.
  • a TFT (Thin Film Transistor) or the like is formed between the liquid crystal layer (details will be described later).
  • the counter substrate 4 constitutes the other substrate (counter substrate) of the pair of substrates, and a color filter, a counter electrode, and the like are formed between the liquid crystal layer and the counter substrate 4 ( Not shown).
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the drive of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels.
  • FPC Flexible Printed Circuit
  • the display surface is driven in units of pixels and a desired image is displayed on the display surface.
  • the liquid crystal mode and pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, any liquid crystal panel that can display information can be used. Therefore, the detailed structure of the liquid crystal panel 2 is not shown in FIG.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9.
  • the light emitting diode 9 and the light guide plate 10 are sandwiched by the bezel 14 having an L-shaped cross section in a state where the liquid crystal panel 2 is installed above the light guide plate 10.
  • a case 11 is placed on the counter substrate 4.
  • the backlight device 3 is assembled to the liquid crystal panel 2 and is integrated as a transmissive liquid crystal display device 1 in which illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • liquid crystal panel 2 of the present embodiment will be specifically described with reference to FIG.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • the liquid crystal display device 1 includes a panel control unit 15 that performs drive control of the liquid crystal panel 2 (FIG. 1) as the display unit that displays information such as characters and images, and the panel control.
  • a data driver (source driver) 16 and a gate driver 17 that operate based on an instruction signal from the unit 15 are provided.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the data driver 16 and the gate driver 17, and the input video signal. A frame buffer 15b capable of storing display data for one frame included. Then, the panel control unit 15 performs drive control of the data driver 16 and the gate driver 17 according to the input video signal, so that information corresponding to the video signal is displayed on the liquid crystal panel 2.
  • the data driver 16 and the gate driver 17 are installed on the active matrix substrate 5. Specifically, the data driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 as a display panel. . Further, the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A. As described in detail later, the gate driver 17 may be divided into two gate drivers provided so as to sandwich the effective display area A, or the gate driver 17 may be the liquid crystal. You may arrange
  • the data driver 16 and the gate driver 17 are driving circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel, and the data driver 16 and the gate driver 17 include a plurality of data bus lines ( Source wirings) D1 to DM (M is an integer of 2 or more, hereinafter collectively referred to as “D”) and a plurality of gate bus lines (gate wirings) G1 to GN (N is an integer of 2 or more; Are generally connected by "G").
  • the data bus lines D and the gate bus lines G are arranged in a matrix so as to intersect each other on a transparent glass material or a transparent synthetic resin substrate described later included in the active matrix substrate 5. Yes.
  • the data bus lines D are provided on the substrate so as to be parallel to the matrix column direction (vertical direction of the liquid crystal panel 2), and the gate bus lines G are arranged in the matrix row direction (the liquid crystal panel 2). In the horizontal direction) on the base material.
  • a first thin film transistor 18 as a first switching element and a pixel electrode 19 connected to the first thin film transistor 18 are provided.
  • the pixel P is provided.
  • the counter electrode 20 is configured to face the pixel electrode 19 with the liquid crystal layer provided on the liquid crystal panel 2 interposed therebetween. That is, in the active matrix substrate 5, the first thin film transistor 18 and the pixel electrode 19 are provided for each pixel.
  • regions of a plurality of pixels P are formed in regions partitioned by the data bus lines D and the gate bus lines G in a matrix.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels.
  • the RGB pixels are sequentially arranged in this order, for example, in parallel with the gate bus lines G1 to GN. Further, these RGB pixels can display corresponding colors by the color filter layer provided on the counter substrate 4 side.
  • the gate driver 17 turns on the gate electrode of the corresponding first thin film transistor 18 for the gate bus lines G1 to GN based on the instruction signal from the image processing unit 15a. Scan signals (gate signals) are sequentially output.
  • the data driver 16 applies data signals (voltage signals (gradation voltages)) corresponding to the luminance (gradation) of the display image based on the instruction signal from the image processing unit 15a to the corresponding data bus lines D1 to DM. Output to.
  • FIG. 3 is a plan view for explaining the main part of the active matrix substrate.
  • FIG. 4 is an enlarged plan view for explaining a mounting portion and its peripheral portion of the data driver shown in FIG.
  • FIG. 5 is an enlarged plan view illustrating a pixel structure of the liquid crystal panel.
  • 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a diagram for explaining a main configuration of the active matrix substrate shown in FIG.
  • a plurality of data bus lines D and a plurality of gate bus lines G are arranged in a matrix in a portion covered with the counter substrate 4. Further, as shown by a one-dot chain line in FIG. 3, the effective display area A is provided.
  • a plurality of gate bus lines G are formed in the gate layer, and a gate insulating film described later is provided so as to cover the gate bus lines G.
  • a plurality of data buses are provided on the gate insulating film, that is, in the source layer.
  • Line D is formed.
  • the data bus line D and the gate bus line G are wirings provided in the effective display area A, respectively. Note that the points where the bus lines formed in the source layer and the bus lines formed in the gate layer are connected are indicated by black circles in FIG. 3 (also in FIGS. 12 and 16 described later).
  • the bus line indicated by G (the bus line in the horizontal direction on the paper) is a data bus line
  • the bus line indicated by D (the bus line in the vertical direction on the paper) is a gate bus line. Good.
  • the gate drivers 17a and 17b are monolithically formed on the base material of the active matrix substrate 5 so as to sandwich the effective display area A.
  • a plurality of gate bus lines G are alternately connected to these gate drivers 17a and 17b.
  • the gate drivers 17a and 17b are connected to the gate driver driving signal terminal 21b via the gate driver driving signal wiring 21a.
  • the gate driver driving signal terminal 21b is connected to the FPC connection terminal of the FPC 8.
  • Each of the gate drivers 17a and 17b receives an FPC 8 as an instruction signal from the image processing unit 15a. It is supposed to be input after that.
  • the gate drivers 17a and 17b may be connected to the same gate bus line G, or the gate driver may be provided only on one side with respect to the effective display area A.
  • the structure which mounts the gate drivers 17a and 17b which consist of IC chips on the said base material may be sufficient.
  • An auxiliary capacitance electrode CS for generating a predetermined auxiliary capacitance is provided for each pixel P on the base material of the active matrix substrate 5, and this auxiliary capacitance electrode CS is an auxiliary capacitance electrode drive signal.
  • the storage capacitor electrode drive signal terminal CS2 is connected via the wiring CS1.
  • the auxiliary capacitor electrode driving signal terminal CS2 is connected to the FPC connection terminal of the FPC 8 so that a voltage is supplied to the auxiliary capacitor electrode CS.
  • the auxiliary capacitance electrode CS constitutes a common electrode, is made of a transparent electrode material, and is provided below the pixel electrode 19 (details will be described later).
  • the data driver 16 is composed of, for example, an IC chip (driver chip), and is a portion of the base material 5a of the rectangular active matrix substrate 5 indicated by a dotted line DA in FIGS. 3 and 4 outside the effective display area A. In contrast, it has been implemented.
  • the bumps are connected to mounting terminals DT1 and DT2 provided in, for example, a two-stage staggered arrangement, and input mounting terminals 28a provided on the FPC 8 side. It has become so.
  • a second thin film transistor 23 as a second switching element provided for each data bus line D is connected to each of the mounting terminals DT1 and DT2.
  • each of the plurality of second thin film transistors 23 a plurality of gate bus lines G and a plurality of data bus lines D are wired in a matrix, and a plurality of pixel electrodes 19 are arranged in a matrix. Is provided outside the effective display area A. Further, each second thin film transistor 23 is connected to a lead line 22 that connects the mounting terminal DT1 or DT2 and the data bus line D.
  • a lead-out line 22 is also provided for each data bus line D. As shown in FIG. 3, the lead-out line 22 forms a fan-out portion (oblique portion) FA wired obliquely with respect to the data bus line D. Yes.
  • the lead-out line 22 includes a fan-out portion FA arranged at an angle with respect to the direction in which the data bus line D is arranged (the vertical direction of the liquid crystal panel 2).
  • the plurality of lead lines 22 of the fan-out portion FA may be arranged in parallel with each other, or may be arranged so that the interval between the lead-out lines 22 increases toward the data bus line D side.
  • the shape of the lead line 22 in the fan-out portion FA is not limited to a linear shape, and may be, for example, a curved shape or a polygonal line shape.
  • the two adjacent lead lines 22 are formed of different conductive layers.
  • the input mounting terminal 28a is connected to the data driver driving signal terminal 28c via the data driver driving signal wiring 28b.
  • the data driver driving signal terminal 28c is connected to the FPC connection terminal of the FPC 8.
  • the data driver 16 receives an instruction signal from the image processing unit 15a via the FPC 8. It has become.
  • the fan-out portion FA and the mounting terminals DT1 and DT2 it is common to at least a part of the second thin film transistor 23 and the plurality of second thin film transistors 23. At least a part of the first common wiring 24 to be connected is arranged. Specifically, between the fan-out portion FA and the mounting terminals DT1 and DT2, a plurality of the second thin film transistors 23, three first common wires 24, and a plurality of second thin film transistors 23 and 3 are provided. A connection wiring described later for connecting any one of the first common wirings 24 and a control line 26 for controlling the on / off operation of each of the plurality of second thin film transistors 23 are provided.
  • Each of the second thin film transistors 23, the first common wiring 24, the connection wiring, and the control line 26 is used for inspection processing and electrostatic countermeasures for each of the plurality of data bus lines D, or for alignment processing of liquid crystal molecules in the liquid crystal layer. It is installed to perform predetermined operation processing such as voltage application processing performed at the time.
  • each of the plurality of data bus lines D is, for example, for each RGB color, any one of the first common lines via the lead-out line 22, the second thin film transistor 23, and the connection wiring. It is connected to the wiring 24.
  • Each first common wiring 24 is connected to a terminal 25a, and this terminal 25a is connected to an input terminal 25c via a wiring 25b.
  • the FPC connection terminal of the FPC 8 is connected to the input terminal 25c.
  • the inspection signal in the inspection process and the voltage in the voltage application process are input from the terminal 25a or the input terminal 25c. Further, in the final product of the liquid crystal display device 1, the input terminal 25c is grounded via the FPC 8.
  • the lead-out line 22, the connection wiring, and the first common wiring 24 are provided for each RGB color, as will be described in detail later.
  • the second thin film transistor 23 is provided for each color of RGB, and is divided into second thin film transistors 23r, 23g, and 23b (details will be described later).
  • a terminal 27a is connected to the control line 26, and this terminal 27a is connected to an input terminal 27c via a wiring 27b.
  • the FPC connection terminal of the FPC 8 is connected to the input terminal 27c.
  • a gate bus line G (gate layer) on the base material 5 a and a first integrated with the gate bus line G are provided.
  • a gate electrode 18g of the thin film transistor 18 is provided.
  • the gate bus line G and the gate electrode 18g include a plurality of stacked metal films, for example, a copper film and a titanium film, a copper film and a molybdenum film, or a two-layer metal film such as a copper film and a molybdenum alloy film, Alternatively, a metal film having a three-layer structure such as an aluminum film, a titanium film, and an aluminum film, or a molybdenum film, an aluminum film, or a molybdenum film is used. In some cases, a molybdenum film, an aluminum film, a chromium film, or an alloy film thereof is used as a single layer.
  • a gate insulating film 29 is provided so as to cover the base material 5a, the gate bus line G, and the gate electrode 18g.
  • the gate insulating film 29 constitutes an insulating film.
  • silicon nitride (SiNx), or a laminated film of silicon nitride (SiNx) and silicon oxide (SiO 2 ) is used. ing.
  • the semiconductor layer 18 h of the first thin film transistor 18 is formed on the gate insulating film 29.
  • an oxide semiconductor is used for the semiconductor layer 18h.
  • an In—Ga—Zn—O-based amorphous oxide semiconductor containing In, Ga, and Zn at a ratio of 1: 1: 1 is preferably used.
  • the ratio of In, G, and Zn is not limited to the above, and may be appropriately selected.
  • another oxide semiconductor film can be used instead of the In—Ga—Zn—O-based oxide semiconductor film.
  • the semiconductor layer 18h may be formed of an InGaO3 (ZnO) film, magnesium zinc oxide (MgxZn1-xO), cadmium zinc oxide (CdxZn1-xO), cadmium oxide (CdO), or the like.
  • ZnO InGaO3
  • MgxZn1-xO magnesium zinc oxide
  • CdxZn1-xO cadmium zinc oxide
  • CdO cadmium oxide
  • ZnO may be formed using ZnO to which one or a plurality of impurity elements are added among a group 1 element, a group 13 element, a group 14 element, a group 15 element or a group 17 element.
  • An impurity element may not be added to ZnO.
  • ZnO may be in an amorphous state, a polycrystalline state, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • An amorphous In—Ga—Zn—O-based oxide semiconductor can be manufactured at a low temperature and has an advantage that high mobility can be realized.
  • an In—Ga—Zn—O-based oxide semiconductor having crystallinity may be used instead of the amorphous In—Ga—Zn—O-based oxide semiconductor.
  • As the crystalline In—Ga—Zn—O-based oxide semiconductor layer a crystalline In—Ga—Zn—O-based oxide semiconductor layer in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a thin film transistor having such an In—Ga—Zn—O-based oxide semiconductor layer is described in, for example, Japanese Patent Application Laid-Open No. 2012-123475.
  • the semiconductor layer 18h may be configured using, for example, amorphous silicon, polysilicon, or microcrystalline silicon.
  • the channel protective layer 30 is provided on the gate insulating film 29 and the semiconductor layer 18h.
  • silicon oxide (SiO 2 ) is used for the channel protective layer 30.
  • the channel protective layer 30 is not an essential component and can be omitted.
  • the data bus line D (source layer), the source electrode 18 s of the first thin film transistor 18 integrally formed with the data bus line D, and the drain of the first thin film transistor 18 are provided.
  • An electrode 18d is provided.
  • the data bus line D, the source electrode 18s, and the drain electrode 18d include a metal film having a two-layer structure such as a copper film and a titanium film, a copper film and a molybdenum film, or a copper film and a molybdenum alloy film, or an aluminum film.
  • a metal film having a three-layer structure such as a titanium film and an aluminum film or a molybdenum film, an aluminum film, and a molybdenum film is used. In some cases, a molybdenum film, a chromium film, or an alloy film thereof is used as a single layer.
  • Interlayer insulating films 31 and 32 are sequentially provided so as to cover the data bus line D, the source electrode 18s, and the drain electrode 18d.
  • silicon nitride (SiNx) is used for the interlayer insulating film 31.
  • a photosensitive organic film is used for the interlayer insulating film 32.
  • auxiliary capacitance electrode CS is formed on the interlayer insulating film 32.
  • a transparent electrode material such as ITO or IZO is used.
  • the metal electrode 44 is provided so as to be in direct contact with the upper layer of the auxiliary capacitance electrode (common electrode) CS, so that the resistance of the auxiliary capacitance electrode CS is reduced. Further, the metal electrode 44 is configured to be used as a light-shielding film that covers at least a part of the second thin film transistor 23, as will be described in detail later.
  • the metal electrode 44 is made of, for example, molybdenum, titanium, aluminum, or an alloy or laminated film thereof.
  • a strip-shaped metal electrode 44 is provided so as to cover the first thin film transistor 18. That is, the metal electrode 44 has sides 44 a and 44 b facing each other, and includes an opening 44 c provided so as to surround a contact hole H ⁇ b> 1 described later, and is provided in parallel with the gate bus line G. As shown in FIG. 6, the metal electrode 44 is provided below the pixel electrode 19 and in an upper layer of the auxiliary capacitance electrode CS so as to be in direct contact with the auxiliary capacitance electrode CS. Further, as shown in FIG. 6, the metal electrode 44 is configured to cover at least a part of the first thin film transistor 18 (that is, a part excluding the drain electrode 18d around the contact hole H1). It is supposed to function as well.
  • An interlayer insulating film 33 is provided so as to cover the interlayer insulating film 32, the auxiliary capacitance electrode CS, and the metal electrode 44.
  • silicon nitride (SiNx) is used for the interlayer insulating film 33.
  • an auxiliary capacitance is formed for each pixel P by overlapping the auxiliary capacitance electrode CS with a pixel electrode 19 described later via the interlayer insulating film 33.
  • the pixel electrode 19 is formed on the interlayer insulating film 33.
  • the pixel electrode 19 is made of a transparent electrode material such as ITO or IZO.
  • the interlayer insulating films 32 and 33 are provided with openings, and the contact hole H1 for connecting the drain electrode 18d and the pixel electrode 19 to each other is formed.
  • the liquid crystal panel 2 of the present embodiment is a so-called vertical electric field liquid crystal panel, and uses, for example, a pixel P of a CPA (Continuous Axis Alignment) mode which is a kind of vertical alignment mode.
  • a vertical alignment film is provided on each inner surface of the active matrix substrate 5 and the counter substrate 4, and a liquid crystal having a negative dielectric anisotropy is formed between these vertical alignment films.
  • the liquid crystal layer is provided.
  • the counter substrate 4 is provided with the counter electrode 20 and an alignment control structure, for example, an alignment control protrusion CT (FIG. 5) between the counter electrode 20 for each pixel P and the vertical alignment film. Is provided.
  • a notch may be provided for each pixel P in the counter electrode 20 as a structure for alignment control instead of the alignment control protrusion CT.
  • the alignment direction of the liquid crystal is continuously varied within one pixel around the alignment control projection CT at the substantially central portion of the pixel P. That is, since the alignment control protrusion CT is provided in the substantially central portion of the pixel P, the liquid crystal molecules of the liquid crystal layer are radially emitted around the alignment control protrusion CT, that is, around the pixel central portion when a voltage is applied. Orient. In this way, by using the alignment control protrusion CT, liquid crystal molecules in the pixel P can be radially aligned when a voltage is applied, so that viewing angle characteristics can be improved.
  • a PSA (Polymer Sustained Alignment) technique is applied to the pixel P of the present embodiment.
  • This PSA technique is a technique of forming an alignment maintaining layer (Alignment Sustaining Layer) that gives a pretilt to the liquid crystal when no voltage is applied in order to regulate the alignment direction of liquid crystal molecules when no voltage is applied.
  • This alignment maintaining layer is a polymer obtained by forming a liquid crystal cell and then photopolymerizing a photopolymerizable monomer (or oligomer) premixed in a liquid crystal material, typically with a voltage applied to the liquid crystal layer. Formed as a layer.
  • the alignment maintaining layer maintains the liquid crystal when no voltage is applied to the pretilt angle in a direction slightly inclined (for example, 2 ° to 3 °) from the direction perpendicular to the substrate surface of the active matrix substrate 5 and the alignment direction (memory). Can be made. Thereby, the response speed of the liquid crystal alignment at the time of voltage application can be improved. Moreover, the return of the orientation when the surface of the liquid crystal panel 2 is pressed with a finger can be accelerated. That is, by implementing the PSA technique in combination with the pixel P in the CPA mode, it is possible to obtain the effect of improving the response speed and the speed of returning when the finger is pressed.
  • voltage application for implementing this PSA technique is performed using the terminal 25a or the input terminal 25c described above. That is, the voltage is supplied to all the data bus lines D via the (input terminal 25c, wiring 25b) terminal 25a, the first common wiring 24, the connection wiring, the second thin film transistor 23, and the lead line 22. Is done. Further, by inputting a predetermined signal to the gate driver driving signal terminal 21b, the gate drivers 17a and 17b are driven, and a voltage for turning on the first thin film transistor 18 is supplied to the gate bus line G. As a result, the voltage supplied to the data bus line D is supplied to the liquid crystal layer via the first thin film transistor 18 to form the alignment maintaining layer.
  • the counter substrate 4 is provided with a black matrix film BM so as to cover the data bus line D, the first thin film transistor 18, and the contact hole H ⁇ b> 1.
  • a black matrix film BM is used as a countermeasure against color mixture when a bonding misalignment occurs between the active matrix substrate 5 and the counter substrate 4, or as a light shield for the channel portion of the first thin film transistor 18, or in the contact hole H1. It is provided as a countermeasure against deterioration in display quality due to disorder in the alignment of the liquid crystal.
  • lead lines 22r, 22g, and 22b respectively corresponding to, for example, RGB colors are sequentially arranged along the horizontal direction of the drawing. .
  • the lead wires 22r, 22g, and 22b are connected to the mounting terminals DT1 or DT2. Further, as shown in FIG. 7, the mounting terminals DT1 and DT2 are arranged in a two-stage staggered manner (that is, the two adjacent mounting terminals DT1 and DT2 are arranged at different positions in the linear direction). Are arranged sequentially shifted). Thereby, the plurality of mounting terminals DT1 and DT2 can be efficiently arranged, and the probability of occurrence of a short circuit in the vicinity of the two adjacent mounting terminals DT1 and DT2 can be reduced.
  • bumps (electrodes) of the data driver 16 are connected to the mounting terminals DT1 and DT2. Note that bumps (electrodes) are connected to the mounting terminals DT1 and DT2, a terminal upper layer electrode formed of the same conductive layer as the pixel electrode 19, and a terminal connected to the terminal upper layer electrode, and a data bus line D The terminal lower layer electrode formed by the same conductive layer is provided (not shown).
  • one of the plurality of lead lines 22r, 22g and 22b, one of the two lead lines 22 adjacent to each other is formed of the same conductive layer (gate layer) as the gate bus line G.
  • Two other adjacent data bus line lead lines 22 are formed of the same conductive layer (source layer) as the data bus line D.
  • two adjacent lead lines 22 are formed on the gate layer (first conductive layer) on the substrate 5a (FIG. 6), and the other two adjacent lead lines 22 are It is formed in the source layer (second conductive layer) above the gate insulating film 29 covering the gate layer.
  • the gate layer is formed on the base material 5a (FIG. 6) by the same metal material (single layer or a plurality of kinds of laminated metal materials) and the same manufacturing process as the gate electrode 18g shown in FIG. is there.
  • the source layer is formed above the base material 5a by the same metal material (single layer or a plurality of kinds of stacked metal materials) and the same manufacturing process as the source electrode 18s and the drain electrode 18d shown in FIG. It is a thing.
  • the lead lines 22r, 22g, and 22b formed in the gate layer are connected from the gate layer to the source layer (the same as the data bus line D) in the switching unit 70. To the conductive layer).
  • a gate layer lead line 22g (1) is formed on the base material 5a, and a gate insulating film is further formed on the base material 5a so as to cover the lead line 22g (1). 29 and a channel protective layer 30 are formed.
  • a lead line 22 g (2) is formed on the gate insulating film 29 and the channel protective layer 30. Where the lead line 22g (1) and the lead line 22g (2) overlap each other, the lead line 22g (1) and the lead line 22g (2) are directly connected without the gate insulating film 29 and the channel protective layer 30 interposed therebetween. It comes to contact.
  • an interlayer insulating film 31 is further formed so as to cover them.
  • An interlayer insulating film 33 is further formed on the interlayer insulating film 31.
  • An interlayer insulating film (photosensitive organic film) 32 may be formed between the interlayer insulating film 31 and the interlayer insulating film 33.
  • the lead line 22g (1) and the lead line 22g (2) are formed so as to overlap with each other in the layer thickness direction in the connecting portion 70.
  • the gate insulating film 29 and the channel protective layer 30 are removed in a part of the overlapping region, and the lead line 22g (1) is in contact with the lead line 22g (2).
  • the wiring formed by the lead line 22g (1) in the gate layer is connected to the lead line 22g (2) in the source layer.
  • lead lines 22r and 22b formed in the gate layer are also switched from the gate layer to the source layer via the switching unit 70, similarly to the lead line 22g described in FIG.
  • the lead-out line 22 has a line width larger than that of the other part in the connecting part 70.
  • the area of the connecting portion 70 is 19 ⁇ m ⁇ 19 ⁇ m, for example.
  • two adjacent left and right lead lines 22 correspond to the part where the line width is thick in the connection part 70 of the lead line 22.
  • the interval between the wirings 22b) is wide. In this way, by increasing the interval between adjacent wirings according to the line width of the wiring of the connection switching unit 70, the wiring can be efficiently arranged even in a region where a plurality of wirings are concentrated.
  • reconnecting section 70 is arranged in a staggered manner with a position shifted with respect to another reconnecting section 70 adjacent via the lead wire 22.
  • the some connection part 70 can be arrange
  • the fan By connecting the lead line 22 formed in the gate layer from the gate layer to the source layer below the fan-out portion FA, that is, in the vicinity of the second thin film transistor (second switching element) 23, the fan It is possible to secure a long lead line 22 in a state separated into the gate layer and the source layer in the out part FA. For this reason, it is possible to reduce the probability that adjacent lead wires 22 are short-circuited.
  • the lead lines 22r, 22g, and 22b are branch wirings of the control line 26 formed in the gate layer (first conductive layer). It is provided so as to be orthogonal to 26a or 26b. These branch wirings 26a or 26b are configured integrally with the gate electrodes 23rg, 23gg, and 23bg of the second thin film transistors 23r, 23g, and 23b, as will be described in detail later.
  • each lead line 22 is connected to a first common wiring 24 formed in a gate layer (first conductive layer) through a second thin film transistor 23, respectively.
  • the lead lines 22r, 22g, and 22b are connected to the second thin film transistors 23r, 23g, and 23b, the connection wiring 35r formed in the source layer (second conductive layer),
  • the first common lines 24r, 24g, and 24b are connected to the first common lines 24r, 24g, and 24b through the terminal contact holes H2r, H2g, and H2b, respectively.
  • a predetermined number of data bus lines D are connected to the first common lines 24r, 24g, and 24b via a predetermined number of second thin film transistors 23r, 23g, or 23b.
  • each of the lead lines 22 formed of the same conductive layer as the gate bus lines G and the lead lines 22 formed of the same conductive layer as the data bus lines D are adjacent to each other.
  • the two lead lines 22 are respectively connected to two first and second common wirings 24 provided differently from each other.
  • the second lead line 22g from the right side of FIG. 7 and the fourth lead line 22r from the right side of FIG. 7 are both formed of the same conductive layer as the gate bus line G.
  • the lead lines 22g and 22r are connected to different first common lines 24g and 24r.
  • the first lead line 22r from the right side of FIG. 7 and the third lead line 22b from the right side of FIG. 7 are both formed of the same conductive layer as the data bus line D, but these lead lines 22r. And 22b are connected to different first common lines 24r and 24b.
  • the branch wiring 26a of the control line 26 and the branch wiring 26a of the control line 26 are covered on the base material 5a of the active matrix substrate 5.
  • a formed gate insulating film 29 is provided.
  • the gate electrode 23 bg of the second thin film transistor 23 b is configured integrally with the branch wiring 26 a of the control line 26.
  • the semiconductor layer 23bh and the channel protective layer 30 of the second thin film transistor 23b are sequentially stacked above the gate insulating film 29.
  • the semiconductor layer 23bh is made of, for example, an oxide semiconductor, like the semiconductor layer 18h of the first thin film transistor 18.
  • An interlayer insulating film 31 and an interlayer insulating film 33 are sequentially stacked on the drain electrode 23bd, the source electrode 23bs, and the channel protective layer 30.
  • An interlayer insulating film (photosensitive organic film) 32 may be formed between the interlayer insulating film 31 and the interlayer insulating film 33.
  • the configuration example of the second thin film transistor 23g is basically the same as that of the second thin film transistor 23b. Specifically, in the second thin film transistor 23g, the gate electrode 23gg is formed by the branch line 26b of the control line 26, the drain electrode 23gd is formed by the lead line 22g, and the source electrode 23gs is formed by the connection line 35g.
  • the configuration example of the second thin film transistor 23r is a configuration in which the positions of the drain electrode 23bd and the source electrode 23bs in the second thin film transistor 23b are switched.
  • the gate electrode 23rg is formed by the branch line 26b of the control line 26
  • the drain electrode 23rd is formed by the lead line 22r
  • the source electrode 23rs is formed by the connection line 35r.
  • the four sides of the rectangular metal electrode 44 have the respective semiconductor layers 23rh, 23gh, and 23bh of the second thin film transistor 23r, 23g, and 23b. It is provided to surround.
  • the electrode film CSa formed of the same conductive layer as the metal electrode 44 and the auxiliary capacitance electrode CS is formed of the interlayer insulating film 31 and the interlayer insulating film 33. It is provided between.
  • the metal electrode 44 is provided above the gate electrode 23bg, the semiconductor layer 23bh, the drain electrode 23bd, and the source electrode 23bs of the second thin film transistor 23b, and functions as a light shielding film for them.
  • the metal electrode (light-shielding film) 44 is covered with an interlayer insulating film 33.
  • the metal electrode 44 completely covers the channel portions of the second thin film transistors 23r, 23g, and 23b when viewed from a direction perpendicular to the substrate surface of the active matrix substrate 5 from the viewpoint of suppressing leakage current described later. It is preferable to form.
  • the lead line 22r includes a first common wiring 24b, a branch wiring 26a of the control line 26, a first common wiring 24g, a branch wiring 26b of the control line 26, and a first wiring.
  • Width details 22ra, 22rb, 22rc, 22rd, and 22re each having a narrow width dimension are provided at a portion that intersects one common wiring 24r.
  • the lead line 22r, the first common line 24b, the branch line 26a of the control line 26, the first common line 24g, and the control line The crossing areas of the 26 branch wirings 26b and the first common wiring 24r can be suppressed.
  • signal delay on the data bus line D can be suppressed, and deterioration of display quality after chip mounting of the data driver 16 (that is, the final product of the liquid crystal display device 1) is prevented. be able to.
  • the delay of the inspection control signal with respect to the control line 26 can be suppressed at the time of inspection, display unevenness can be easily reduced when inspection display is performed, and erroneous detection of defects can be suppressed. Can do.
  • each width dimension of the first common wiring 24b, the branch wiring 26a of the control line 26, the first common wiring 24g, the branch wiring 26b of the control line 26, or the first common wiring 24r may be reduced by reducing the size of the lead wire 22r.
  • a signal for turning off the second thin film transistor (second switching element) 23 may be input to the control line 26 via the FPC connection terminal 27c.
  • the second thin film transistor 23 can be reliably turned off, and the display quality (eg, shadowing) of the final product can be prevented from being deteriorated.
  • the metal electrode 44 is provided below the pixel electrode 19. Further, at least a part of each of the plurality of second thin film transistors (second switching elements) 23 is covered with a light shielding film formed of the metal electrode 44, and the metal electrode (light shielding film) 44 is formed of an interlayer insulating film. 33.
  • the active matrix substrate 5 unlike the conventional example, it is possible to configure the active matrix substrate 5 at a low cost that can easily protect the second thin film transistor 23 without increasing the number of manufacturing steps.
  • the metal electrode 44 of each pixel P in the display unit is used as the light shielding film of the second thin film transistor 23, and the interlayer insulating film 33 of each pixel P is used for the light shielding. Since it is used as a protective film for the film, the second thin film transistor 23 can be easily protected by reliably forming the light shielding film of the second thin film transistor 23 without increasing the number of manufacturing steps.
  • the second thin film transistor 23 is covered with the light shielding film formed by the metal electrode 44, an inspection operation using the second thin film transistor 23 can be performed with high accuracy.
  • the light shielding film can reduce the influence of the inspection environment on the display at the time of inspection, and suppress erroneous determination at the time of inspection. Specifically, it is possible to prevent external light from entering the second thin film transistor 23 and causing leakage current. Furthermore, since it functions as a light shielding film, it is not necessary to cover the second thin film transistor 23 with a highly light-shielding resin or tape, or with a bezel.
  • each of the plurality of second thin film transistors 23 is provided outside the effective display area A provided so that the gate bus line G and the data bus line D intersect. Accordingly, in the present embodiment, the second thin film transistor 23 can be used to appropriately perform operation processing such as inspection processing and voltage application processing on the data bus line D.
  • the metal electrode 44 is provided on the upper layer of the auxiliary capacitance electrode (common electrode) CS, display defects can be suppressed. That is, the auxiliary capacitance electrode CS is formed of a transparent electrode material such as ITO or IZO, but such ITO or IZO generally has a high resistance, and particularly when the display area is large, a signal to the auxiliary capacitance electrode CS. Display defects such as flicker and shadowing may occur due to the delay of (voltage signal). For this reason, in this embodiment, by stacking the metal electrode 44 on the auxiliary capacitance electrode CS, the resistance can be reduced and the occurrence of the display defect can be suppressed.
  • the auxiliary capacitance electrode CS is formed of a transparent electrode material such as ITO or IZO, but such ITO or IZO generally has a high resistance, and particularly when the display area is large, a signal to the auxiliary capacitance electrode CS. Display defects such as flicker and shadowing may occur due to the delay of (voltage signal).
  • the lead-out line 22 includes a fan-out portion FA that is arranged at an angle with respect to the direction in which the data bus line D is arranged.
  • at least a part of the first common wiring 24 and at least a part of the second thin film transistor 23 are respectively disposed between the fan-out portion FA and the mounting terminals DT1 and DT2.
  • first common wires 24r, 24g, and 24b are provided, and each of the first common wires 24r, 24g, and 24b includes a predetermined number of second thin film transistors 23r, A predetermined number of data bus lines D are connected via 23g or 23b. Accordingly, in the present embodiment, operation processing such as inspection processing and voltage application processing is performed on the data bus line D every predetermined number using the first common wirings 24r, 24g, and 24b. it can.
  • one of the two adjacent lead lines 22 is formed of the same conductive layer as the gate bus line G, and the two other lead lines 22 adjacent to each other are It is formed of the same conductive layer as the data bus line D.
  • the lead line 22 formed of the same conductive layer as the gate bus line G and the lead line 22 formed of the same conductive layer as the data bus line D two adjacent lead lines 22 are formed. Are respectively connected to two first and second common wirings 24 provided differently from each other. Accordingly, in the present embodiment, the first common wiring 24 is connected to each of the lead line 22 formed of the same conductive layer as the gate bus line G and the lead line 22 formed of the same conductive layer as the data bus line D. By using it, it is possible to easily perform an inspection operation as to whether or not a short circuit has occurred.
  • an oxide semiconductor is used for the semiconductor layers 18h, 23ah, and 23bh.
  • the high-performance and compact first and second thin film transistors 18, 23a, and 23b can be easily configured, and the first and second thin film transistors 18, 23a, and 23b can be formed.
  • the used inspection operation can be performed with high accuracy.
  • the active matrix substrate 5 which is inexpensive and can easily protect the second thin film transistor (second switching element) 23 without increasing the number of manufacturing steps is used, the cost is reduced.
  • a high-performance liquid crystal display device (display device) 1 that is inexpensive and has a simplified manufacturing process can be easily configured.
  • FIG. 11 is a cross-sectional view illustrating a second thin film transistor and a metal electrode on an active matrix substrate according to the second embodiment of the present invention.
  • the main difference between the present embodiment and the first embodiment is that a metal electrode is provided below the storage capacitor electrode (common electrode).
  • a metal electrode is provided below the storage capacitor electrode (common electrode).
  • symbol is attached
  • the metal electrode 44 and the electrode film CSa of the auxiliary capacitance electrode (common electrode) CS are formed on the interlayer insulating film 31 in this order. Yes.
  • the metal electrode 44 is configured to cover at least a part of the second thin film transistor 23b (the channel portion of the second thin film transistor 23), as in the first embodiment. Also, it functions as a light shielding film.
  • the electrode film CSa laminated on the upper side of the metal electrode 44 is configured to function also as a protective layer of the metal electrode 44, and the first example illustrated in FIG. Unlike the first embodiment, the installation of the interlayer insulating film 33 is omitted.
  • the metal electrode 44 and the auxiliary capacitance electrode CS are provided below the pixel electrode 19 in the pixel portion where the pixel P is provided, as in the first embodiment.
  • the metal electrode 44 and the auxiliary capacitance electrode CS may be provided above the pixel electrode 19 (not shown).
  • the configuration in which the metal electrode 44 is provided above the pixel electrode 19 is such that, for example, in a liquid crystal panel in a horizontal alignment mode, the counter electrode as a common electrode (Not shown). At this time, slits parallel to each other are formed in the counter electrode as the common electrode, and a lateral electric field is generated between the counter electrode.
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • FIG. 12 is a plan view for explaining a main part of an active matrix substrate according to the third embodiment of the present invention.
  • FIG. 13 is a diagram for explaining a main configuration of the active matrix substrate shown in FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • FIG. 15 is a diagram for explaining a main part configuration on the side opposite to the data driver mounting part of the active matrix substrate shown in FIG.
  • the main difference between the present embodiment and the first embodiment is that a third thin film transistor is provided at the end of the data bus line on the side to which no mounting terminal is connected, and a plurality of third thin film transistors are provided.
  • the second common wiring connected in common to the thin film transistors is provided.
  • symbol is attached
  • the mounting terminal DT3 or DT4 is first connected to the lead line 22 in the mounting portion (shown by “DA” in the figure) where the data driver 16 is mounted. ing.
  • the second thin film transistor (second switching element) 45 is connected to the mounting terminal DT 3 or DT 4, and all the second thin film transistors 45 are connected to one first common wiring 47.
  • the mounting portion is provided with a control line 46 for controlling the on / off operation of each of the plurality of second thin film transistors 45.
  • the active matrix substrate 5 of the present embodiment with respect to the data bus line D, on the data driver 16 (driver chip) side, the lead line 22, the mounting terminal DT3 or DT4, the second thin film transistor 45, A connection wiring described later and one first common wiring 47 are sequentially connected. Further, a terminal 49a is connected to the first common wiring 47, and this terminal 49a is connected to the input terminal 49c via the wiring 49b. Further, the FPC connection terminal of the FPC 8 is connected to the input terminal 49c. The inspection signal for the data bus line D in the inspection process and the voltage in the voltage application process are input from the terminal 49a or the input terminal 49c. In the final product of the liquid crystal display device 1, the input terminal 49 c is grounded via the FPC 8.
  • lead lines 22r, 22g, and 22b are provided for each color of RGB, for example, as in the first embodiment.
  • the lead lines 22r, 22g, and 22b are connected to the RGB data bus line D, respectively.
  • the mounting terminals DT3 or DT4 and the second thin film transistors 45a or 45b are sequentially connected to the lead lines 22r, 22g, and 22b.
  • any of the connection wirings 50r, 50g, and 50b provided for each of RGB is connected to the second thin film transistor 45a or 45b.
  • the first common wiring 47 is connected to the connection wirings 50r, 50g, and 50b through the terminal contact hole H3.
  • the connection wirings 50r, 50g, and 50b are formed of the same conductive layer (source layer) as the data bus line D, and the first common wiring 47 is formed of the same conductive layer (gate layer) as the gate bus line G. Has been.
  • the bumps (electrodes) of the data driver 16 are connected to the mounting terminals DT3 and DT4 as in the first embodiment.
  • bumps (electrodes) are connected to the mounting terminals DT3 and DT4, and a terminal upper layer electrode formed of the same conductive layer as the pixel electrode 19 and the terminal upper layer electrode
  • two terminal lower layer electrodes respectively formed by the same conductive layer as the data bus line D and the same conductive layer as the gate bus line G are provided (not shown).
  • the mounting terminal DT3 is provided with the function of the switching unit 70, and the first terminal lower layer electrode (leading line 22) formed of the same conductive layer as the gate bus line G is connected to the data bus line D.
  • the second terminal lower layer electrode (the drain electrode of the second thin film transistor) formed of the same conductive layer is connected to be connected to the second thin film transistor 45. That is, the mounting terminals DT3 and DT4 have the same configuration of the terminal upper layer electrode and the terminal lower layer electrode as the mounting terminals DT5 and DT6 in the fourth embodiment described later (see FIGS. 20 and 21). ).
  • the second thin film transistors 45a and 45b are configured in the same manner as the second thin film transistor 23b shown in FIG. That is, as illustrated in FIG. 14, in the vicinity of the second thin film transistor 45 b, the control line 46 and the gate insulating film 29 formed so as to cover the control line 46 are formed on the base material 5 a of the active matrix substrate 5. Is provided. Further, the gate electrode 45 bg of the second thin film transistor 45 b is configured integrally with the control line 46.
  • the semiconductor layer 45bh and the channel protective layer 30 of the second thin film transistor 45b are sequentially stacked above the gate insulating film 29.
  • the semiconductor layer 45bh is made of, for example, an oxide semiconductor, like the semiconductor layer 18h of the first thin film transistor 18.
  • An interlayer insulating film 31 and an interlayer insulating film 33 are sequentially stacked on the drain electrode 45bd, the source electrode 45bs, and the channel protective layer 30.
  • the second thin film transistor 45 four sides of the rectangular metal electrode 44 are provided so as to surround the semiconductor layers 45ah and 45bh of the second thin film transistors 45a and 45b.
  • the electrode film CSa formed of the same conductive layer as the metal electrode 44 and the auxiliary capacitance electrode CS is formed of the interlayer insulating film 31, the interlayer insulating film 33, and the like. It is provided between.
  • the metal electrode 44 is provided above the gate electrode 45bg, the semiconductor layer 45bh, the drain electrode 45bd, and the source electrode 45bs of the second thin film transistor 45b, and functions as a light shielding film for them.
  • the metal electrode (light-shielding film) 44 is covered with an interlayer insulating film 33.
  • the metal electrode 44 is formed so as to completely cover the channel portions of the second thin film transistors 45a and 45b when viewed from a direction perpendicular to the substrate surface of the active matrix substrate 5 from the viewpoint of suppressing leakage current described later. It is preferable.
  • the ON / OFF operation of each of the plurality of second thin film transistors 45 is controlled by a control line 46.
  • the control line 46 has a terminal 48a.
  • the terminal 48a is connected to the input terminal 48c via the wiring 48b.
  • the FPC connection terminal of the FPC 8 is connected to the input terminal 48c.
  • a control signal for performing the on / off operation of each second thin film transistor 45 is input from the terminal 48a or the input terminal 48c.
  • a signal for turning off each second thin film transistor 45 is input to the input terminal 48c via the FPC 8.
  • the end on the side to which the mounting terminal DT3 or DT4 is not connected is led out of the effective display area A by a plurality of lead lines 51.
  • a third thin film transistor 52 as a third switching element and a connection wiring 53 are sequentially connected to each of the plurality of lead lines 51.
  • the plurality of connection wirings 53 are connected to any one of the three second common wirings 54.
  • the ON / OFF operation of the third thin film transistor 52 is controlled by the control line 56. That is, in the third thin film transistor 52, the gate electrode (not shown) is integrally formed with the control line 56. Further, a terminal 57 is connected to the control line 56, and this terminal 57 is connected to an input terminal 58 through a wiring. The input terminal 58 is connected to the FPC connection terminal of the FPC 8.
  • a control signal for performing the on / off operation of the third thin film transistor 52 is input from the terminal 57 or the input terminal 58.
  • a signal for turning off each third thin film transistor 52 is input to the input terminal 58 via the FPC 8.
  • each second common wiring 54 is connected to a terminal 55 through a wiring, and an inspection signal, a voltage, and the like in the inspection processing for the data bus line D are supplied to the terminal 55. It has become.
  • lead lines 51r, 51g, and 51b are provided for each of RGB colors.
  • the lead lines 51r, 51g, and 51b are connected to the non-input side ends of the RGB data bus lines D, respectively.
  • a drain electrode (not shown) of the third thin film transistor 52 is connected to each of the lead lines 51r, 51g, and 51b.
  • any of the second common wirings 54r, 54g, and 54b provided for each of the RGB colors is connected to the source electrode (not shown) of the third thin film transistor 52 through the connection wiring 53 (FIG. 22).
  • the corresponding lead lines 51r, 51g, and 51b are connected via the third thin film transistor 52 for each of the RGB colors.
  • the inspection operation of the data bus line D can be performed for each color of RGB.
  • the active matrix substrate 5 of this embodiment only one first common wiring 47 is provided on the input side of the data bus line D (that is, the driver chip mounting portion side). For this reason, in the inspection operation using the first common wiring 47, it is possible to detect the disconnection of each of the data bus line D and the lead-out line 22, the defect of the first thin film transistor 18, and the like.
  • RGB single color display cannot be performed, and a short circuit between adjacent data bus lines D or adjacent lead lines 22 cannot be detected.
  • the first common wires 54r, 54g, and 54b provided for each of RGB are provided on the non-input side of the data bus line D, thereby providing the first Similar to the embodiment, it is configured such that RGB single color display can be performed, and a short circuit between adjacent data bus lines D or adjacent lead lines 22 can be detected. Note that the disconnection of the lead wire 22 cannot be detected by the inspection using the second common wirings 54r, 54g, and 54b. Therefore, it is preferable to carry out in combination with the inspection using the first common wiring 47.
  • the second common wirings 54r and 54g are used in the liquid crystal layer alignment process (voltage application process for implementing the PSA technique).
  • And 54b can also be applied, and by applying voltage simultaneously from the first common wiring 47, the time required for the alignment process can be reduced. .
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the third thin film transistor (third switching element) 52 connected to the end of the data bus line D to which the mounting terminal DT3 or DT4 is not connected, and a plurality of third thin films A second common wiring 54 connected in common to the thin film transistor 52 is provided. Accordingly, in the present embodiment, the configuration on the mounting terminal DT3 or DT4 side such as the configuration of the first common wiring 47 can be simplified, and even if the mounting area of the driver is small, the second thin film transistor (first 2 switching elements) 45 can be arranged more easily. Furthermore, in this embodiment, the driver mounting area can be narrowed.
  • the outer dimensions of the active matrix substrate 5 and thus the liquid crystal display device 1 can be further reduced.
  • the auxiliary capacitance electrode driving signal wiring CS1 of the auxiliary capacitance electrode (common electrode) CS is enlarged, that is, the auxiliary capacitance electrode driving signal wiring CS1 is made thicker, and the auxiliary capacitance electrode driving signal wiring is increased.
  • the resistance of CS1 can be reduced. As a result, it is possible to suppress the occurrence of display defects such as flicker and shadowing due to the delay of the signal (voltage signal) to the auxiliary capacitance electrode CS.
  • FIG. 16 is a plan view for explaining a main part of an active matrix substrate according to the fourth embodiment of the present invention.
  • FIG. 17 is an enlarged plan view for explaining a mounting portion and its peripheral portion of the data driver shown in FIG.
  • FIG. 18 is a diagram for explaining a main configuration of the active matrix substrate shown in FIG.
  • FIG. 19 is an enlarged plan view for explaining the mounting terminal, the second thin film transistor, and the metal electrode shown in FIG. 20 is a cross-sectional view taken along line XX-XX in FIG. 21 is a cross-sectional view taken along line XXI-XXI in FIG.
  • the main difference between the present embodiment and the first embodiment is that a second thin film transistor is disposed between the first common wiring and a terminal contact hole provided in the mounting terminal, and the mounting is performed.
  • the terminal upper layer electrode of the terminal is provided so as to cover at least a part of the second thin film transistor.
  • symbol is attached
  • the active matrix substrate 5 of the present embodiment is provided with a mounting portion (indicated by “DA” in the drawing) on which the data driver 16 is mounted.
  • a mounting terminal DT5 or DT6 provided continuously with the second thin film transistor 61 as the second switching element is provided.
  • the mounting portion includes a plurality of second thin film transistors 61, three first common wires 24, a plurality of second thin film transistors 61, and any one of the three first common wires 24.
  • a connection wiring 35 to be connected and a control line 26 for controlling the on / off operation of each of the plurality of second thin film transistors 61 are provided.
  • Each of the second thin film transistors 61, the first common wiring 24, the connection wiring 35, and the control line 26 are used for inspection processing and electrostatic countermeasures for each of the plurality of data bus lines D, or alignment processing of liquid crystal molecules in the liquid crystal layer. It is installed to perform a predetermined operation process such as a voltage application process performed at the time.
  • the active matrix substrate 5 of the present embodiment is provided with lead lines 22r, 22g, and 22b for each color of RGB, for example, as in the first embodiment. It has been.
  • the lead lines 22r, 22g, and 22b are connected to the RGB data bus line D, respectively.
  • the lead terminals 22r, 22g, and 22b are connected to the mounting terminals DT5 or DT6 through terminal contact holes H4a or H4b, respectively.
  • the second thin film transistors 61a or 61b are connected to the mounting terminals DT5 or DT6, respectively.
  • one of the connection wirings 35r, 35g, and 35b provided for each of RGB is connected to the second thin film transistor 61a or 61b.
  • the first common wirings 24r, 24g, and 24b provided for each RGB are connected to the connection wirings 35r, 35g, and 35b through the terminal contact holes H5r, H5g, and H5b, respectively.
  • the RGB data bus line D is connected to the first common wirings 24r, 24g, and 24b for each RGB color, and different inspections are performed for each RGB data bus line D. Signals can be input so that independent inspection operations can be performed.
  • a predetermined number of RGB data bus lines D are predetermined on the first common wirings 24r, 24g, and 24b, as in the first embodiment.
  • a plurality of second thin film transistors 61a or 61b are connected to each other and configured to be able to perform independent inspection operations for each of the RGB data bus lines D, so that a defect is visually detected.
  • RGB single color display can be performed, and the leakage of the data bus line D can be easily detected.
  • the second thin film transistor 61a continuously formed with the mounting terminal DT5 and the second thin film transistor 61b continuously formed with the mounting terminal DT6 are two-stage staggered.
  • the two mounting terminals DT5 and DT6 that are adjacent to each other are sequentially shifted so as to be arranged at different positions in the linear direction.
  • one of the two adjacent lead lines 22 is formed of the same conductive layer as the gate bus line G, and the other two lead lines 22 adjacent to each other are connected to the data bus. It is formed of the same conductive layer as the line D (see FIGS. 20 and 21).
  • the lead line 22r is formed of the same conductive layer as the gate bus line G on the base material 5a.
  • the gate electrode 61ag is formed on the substrate 5a.
  • the gate electrode 61ag is integrally formed with the branch wiring 26a (FIG. 18) of the control line 26 formed of the same conductive layer as the gate bus line G.
  • the end portion of the lead wire 22r is used as the first terminal lower layer electrode 36a of the mounting terminal DT5.
  • the mounting terminal DT5 is provided with a second terminal lower layer electrode 36b formed of the same conductive layer as the data bus line D and a terminal upper layer electrode 34 formed of the same conductive layer as the pixel electrode 19. .
  • the first terminal lower layer electrode 36a and the second terminal electrode H2a are formed through the terminal contact hole H4a formed in the gate insulating film 29, the channel protective layer 30, and the interlayer insulating films 31 and 33.
  • the terminal lower layer electrode 36b is connected to each other, and the second terminal lower layer electrode 36b and the terminal upper layer electrode 34 are connected to each other.
  • the second terminal lower layer electrode 36b is formed integrally with the drain electrode 61ad of the second thin film transistor 61a.
  • the source electrode 61as is formed of the same conductive layer as the data bus line D, like the drain electrode 61ad. Further, as illustrated in FIG. , Constituting the end of the connection wiring 35r.
  • the semiconductor layer 61ah is made of, for example, an oxide semiconductor, like the semiconductor layer 18h of the first thin film transistor 18.
  • the terminal upper layer electrode 34 of the mounting terminal DT5 is formed so as to cover at least a part of the second thin film transistor 61a, and the bump (electrode) of the data driver 16 is connected to the terminal upper layer electrode 34. It is like that.
  • a third terminal lower layer electrode 37a formed of the same conductive layer as the gate bus line G is provided on the base material 5a.
  • the gate electrode 61bg is formed on the base material 5a.
  • the gate electrode 61bg is integrally formed with the branch wiring 26b (FIG. 18) of the control line 26 formed of the same conductive layer as the gate bus line G.
  • a part (end) of the lead line 22r formed of the same conductive layer as the data bus line D is used as the fourth terminal lower layer electrode 37b of the mounting terminal DT6.
  • the mounting terminal DT6 is provided with a terminal upper layer electrode 34 formed of the same conductive layer as the pixel electrode 19.
  • the third terminal lower layer electrode 37a and the fourth terminal electrode Ha are formed through the terminal contact hole H4b formed in the gate insulating film 29, the channel protective layer 30, and the interlayer insulating films 31 and 33.
  • the terminal lower layer electrode 37b is connected to each other, and the fourth terminal lower layer electrode 37b and the terminal upper layer electrode 34 are connected to each other.
  • the second terminal lower layer electrode 37b is formed integrally with the drain electrode 61bd of the second thin film transistor 61b. Further, in the second thin film transistor 61b, the source electrode 61bs is formed of the same conductive layer as the data bus line D, like the drain electrode 61bd. Furthermore, as illustrated in FIG. , Constituting the end of the connection wiring 35r.
  • the semiconductor layer 61bh is made of, for example, an oxide semiconductor, similarly to the semiconductor layer 18h of the first thin film transistor 18.
  • the terminal upper layer electrode 34 of the mounting terminal DT6 is formed so as to cover at least a part of the second thin film transistor 61b, and the bump (electrode) of the data driver 16 is connected to the terminal upper layer electrode 34. It is like that.
  • width details 22ra, 22ga, and 22ba that are formed with narrow widths are formed at the intersections of the control line 26 and the branch wiring 26a, respectively. Is provided.
  • connection wirings 35r, 35g, and 35b width details 35ra, 35ga, and 35ba each having a narrow width dimension are provided at the intersections of the control line 26 and the branch wiring 26b.
  • the crossing areas of the branch wiring 26a and the lead lines 22r, 22g, and 22b, and the branch wiring 26b are provided. And the crossing areas of the connection wirings 35r, 35g, and 35b can be suppressed.
  • signal delay on the data bus line D can be suppressed, and deterioration of display quality after chip mounting of the data driver 16 (that is, the final product of the liquid crystal display device 1) is prevented. be able to.
  • the delay of the inspection control signal with respect to the control line 26 can be suppressed at the time of inspection, display unevenness can be easily reduced when inspection display is performed, and erroneous detection of defects can be suppressed. Can do.
  • each branch wiring 26a and 26b of the control line 26 may be reduced to reduce the intersection area between the corresponding lead line 22 and the connection wiring 35.
  • at the intersection at least one of the lead line 22, the connection wiring 35, and the branch wirings 26a and 26b may be thinned.
  • the second thin film transistors 61a and 61b are in an off state. Thereby, in the final product of the liquid crystal display device 1, it is possible to prevent the display quality from being deteriorated (shadowing).
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the terminal upper layer electrode 34 and the first and second terminal lower layer electrodes 36a and 36b are connected via the terminal contact hole H4a.
  • the terminal upper layer electrode 34 and the third and fourth terminal lower layer electrodes 37a and 37b are connected via the terminal contact hole H4b.
  • a second thin film transistor (second switching element) 61a is disposed between the first common wiring 24 and the terminal contact hole H4a, and a second thin film transistor (second switching element) 61b is disposed in the first common line. Arranged between the wiring 24 and the terminal contact hole H4b.
  • the terminal upper layer electrode 34 is provided so as to cover at least a part of the second thin film transistor 61a or 61b.
  • the connection area of the terminal upper layer electrode 34 and the driver chip (the bump) of the data driver 16 is not reduced, it is possible to suppress the occurrence of connection failure. Therefore, in the active matrix substrate 5 of the present embodiment, the second thin film transistors 61a and 61b can be easily arranged even when the mounting area of the data driver 16 is small.
  • the arrangement region of the second thin film transistors 61a and 61b can be reduced in this way, the outer dimensions of the active matrix substrate 5, and thus the liquid crystal display device 1, can be easily reduced.
  • the first terminal lower layer electrode 36a constituted by the end portion of the lead line formed of the same conductive layer as the gate bus line G, and the drain electrode of the second thin film transistor 61a
  • a second terminal lower layer electrode 36b formed of the same conductive layer as the data bus line D is included.
  • the first and second terminal lower layer electrodes 36a and 36b are connected to each other.
  • the lead line 22 formed of the same conductive layer as the gate bus line G and the connection between the drain electrode 61ad of the second thin film transistor 61a formed of the same conductive layer as the data bus line D are switched.
  • Can be performed in the terminal contact hole H4a and it is possible to omit installation of the region for reconnection (reconnection portion 70), and to easily reduce the outer dimensions of the active matrix substrate 5. Can do.
  • the mounting terminal DT6 in the mounting terminal DT6, the third terminal lower layer electrode 37a formed of the same conductive layer as the gate bus line G and the end of the lead line 22 formed of the same conductive layer as the data bus line D are provided. And a fourth terminal lower layer electrode 37b integrally formed with the drain electrode 61bd of the second thin film transistor 61b. Further, in the terminal contact hole H4b, the third and fourth terminal lower layer electrodes 37a and 37b are connected to each other.
  • the mounting terminals DT5 and DT6 can all have the same configuration regardless of the configuration of the lead wire 22, and the mounting state of the data driver (driver) 16 on the mounting terminals DT5 and DT6. Can be easily inspected.
  • the driver chip of the data driver 16 and the mounting terminals DT5 or DT6 are connected through an anisotropic conductive film (ACF).
  • ACF anisotropic conductive film
  • indentation inspection of conductive particles contained in the conductive layer is performed. This indentation inspection is performed by observing the uneven shape formed on the mounting terminal DT5 or DT6 by the conductive particles from the back surface of the active matrix substrate 5, and conducting particles between the driver chip (the bumps) and the mounting terminals DT5 or DT6
  • the film configurations of the mounting terminals DT5 and DT6 are the same. It is possible to prevent such a problem from occurring.
  • two terminal contact holes may be provided in the mounting terminal DT5 or DT6.
  • poor contact between the mounting terminal DT5 or DT6 and the data driver 16 can be easily reduced.
  • the mounting terminal DT5 or DT6 portion of the terminal upper layer electrode 34 and the second thin film transistor 61a or 61b of the terminal upper layer electrode 34 can be provided compared to the fourth embodiment.
  • the level difference from the covered portion can be reduced.
  • the contact failure at the time of mounting the bump (electrode) of the driver chip of the data driver 16 can be reduced.
  • the mounting terminals DT5 and DT6 in the fourth embodiment since the areas of the terminal contact holes H4a and H4b are large, it is possible to reduce the formation defects of the terminal contact holes H4a and H4b.
  • the active matrix substrate of the present invention is not limited to this, and an effective display area having a plurality of pixels and
  • the active matrix substrate of the present invention can be applied to any display device having a wiring for transmitting a signal for driving a pixel.
  • the present invention can be applied to an organic EL display, a microcapsule-type electrophoresis display device, and other display devices.
  • a microcapsule-type electrophoresis display device can be configured to display an image, for example, by applying a voltage to each microcapsule layer formed in an effective display region for each pixel.
  • the display device includes, for example, a substrate including a wiring of an effective display region connected to a pixel electrode provided for each pixel via a switching element, and a lead line connected to the wiring of the effective display region.
  • this substrate can be configured like the active matrix substrate in the above embodiment.
  • the active matrix substrate of the present invention can be applied to various sensor substrates such as a sensor substrate for an X-ray detection device.
  • the active matrix substrate of the present invention has the gate bus line G and the data
  • the bus line D may be provided in a different layer via an insulating film
  • the gate bus line G may be provided on the data bus line D via an insulating film.
  • the configuration in which the mounting terminals DT are arranged in a two-stage staggered arrangement has been described.
  • the active matrix substrate of the present invention is not limited to this.
  • the mounting terminals DT are arranged in a three-stage staggered arrangement. (In other words, three adjacent mounting terminals DT may be sequentially shifted so as to be arranged at different positions in the linear direction.)
  • the present invention is applied to a CPA mode liquid crystal panel (so-called vertical electric field liquid crystal panel) which is a kind of vertical alignment mode has been described.
  • the active matrix substrate of the present invention is limited to this.
  • the present invention can also be applied to other vertical alignment mode liquid crystal panels using fishbone type pixel electrodes and horizontal alignment mode liquid crystal panels (so-called horizontal electric field liquid crystal panels).
  • the fishbone type pixel electrode can be represented by an azimuth angle that takes a positive angle counterclockwise with the right direction in the horizontal direction (direction in which the gate bus line extends) being 0 °, for example, 45 °, 135 °.
  • a plurality of elongated electrode portions branches) extending at 225 °, 315 °, and 315 °, respectively. Between the elongated electrode portions, elongated notches (slits) extending in the corresponding directions are provided.
  • the fishbone pixel electrode has a spine (trunk) that extends along the vertical direction (the direction in which the data bus line extends) in the center of the pixel. Each of the elongated electrode portions is connected to the spine.
  • the extending direction of the elongated electrode portion (or slit) is different from each other in each of four regions obtained by dividing the pixel P into 4 ⁇ 2 ⁇ 2.
  • four liquid crystal alignment regions (4-domain liquid crystal alignment) corresponding to the four regions are formed in one pixel P.
  • the alignment states of the liquid crystal molecules are substantially the same, and in different domains, the alignment states of the liquid crystal molecules are different from each other.
  • the liquid crystal molecules are parallel to the slit extending direction and the upper end of the liquid crystal molecules. Is oriented so as to fall toward the inside of the pixel P.
  • the structure such as the alignment control projection CT for controlling the alignment of the counter substrate 4 is not essential.
  • the vertical alignment mode using the fishbone type pixel electrode it is preferable to implement in combination with the polymer alignment support technology (PSA technology) as in the CPA mode.
  • PSA technology polymer alignment support technology
  • a horizontal alignment film is provided on each inner surface of the active matrix substrate 5 and the counter substrate 4, and liquid crystal having positive dielectric anisotropy is used for the liquid crystal layer. ing. Furthermore, an auxiliary capacitance electrode as a common electrode is used as a counter electrode.
  • a plurality of slits for example, 2 to 4 ⁇ m width
  • a horizontal electric field is generated between the counter electrode (common electrode), The orientation of the liquid crystal is controlled. In this horizontal alignment mode, it is not necessary to form the counter electrode 20 on the counter substrate 4.
  • the counter electrode as the common electrode is made of a transparent electrode material and is provided below the pixel electrode, like the auxiliary capacitance electrode.
  • the counter electrode as the common electrode may be provided above the pixel electrode, unlike the auxiliary capacitance electrode.
  • the slit is not formed in the pixel electrode, and a plurality of slits (for example, 2 to 4 ⁇ m width) parallel to each other are formed in the counter electrode.
  • the terminal upper layer electrode 34, 43, or 60 of the mounting terminal DT is formed of the same conductive layer as the pixel electrode 19 is described.
  • the active matrix substrate of the present invention is not limited to this.
  • the terminal upper layer electrode and the pixel electrode may be formed of different conductive layers.
  • the terminal upper layer electrode may be formed in the same layer as the counter electrode. It is also possible to form a terminal upper layer electrode by newly adding a conductive layer different from the pixel electrode and the counter electrode.
  • the terminal upper layer electrode and the pixel electrode are formed of the same conductive layer, an active matrix substrate having a simple structure and a simplified manufacturing process can be easily configured. It is preferable in that it can be performed.
  • the active matrix substrate of the present invention is not limited to this.
  • a driver chip in which a gate driver and a data driver are integrated may be mounted on the active matrix substrate.
  • the second thin film transistor (second switching element) is provided between the data bus line and the data driver, and the second switching element is shielded by the light shielding film formed of the metal electrode.
  • the active matrix substrate of the present invention is not limited to this, and the second switching element is provided between the gate bus line and the gate driver, and the light shielding film formed of the metal electrode is used to The two switching elements may be shielded from light.
  • the configuration in which the data bus line is provided in the pixel for each color of red (R), green (G), and blue (B) is described.
  • the active matrix substrate of the present invention is not limited to this.
  • the configuration may be such that RGB pixels are sequentially provided for one data bus line.
  • the switching element of the present invention is not limited to this.
  • other field effect transistors may be used. It can also be used.
  • the present invention is useful for a low-cost active matrix substrate that can easily protect the second switching element without increasing the number of manufacturing steps, and a display device using the same.

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Abstract

　アクティブマトリクス基板（５）において、金属電極（４４）が画素電極（１９）の下方に設けられている。また、複数の各第２の薄膜トランジスタ（第２のスイッチング素子）（２３ｂ）の少なくとも一部は、金属電極（４４）にて形成した遮光膜によって覆われている。さらに、金属電極（遮光膜）（４４）は、層間絶縁膜（３３）及び補助容量電極（共通電極）（ＣＳ）の電極膜（ＣＳａ）に覆われている。

Description

アクティブマトリクス基板、及び表示装置
　本発明は、ゲートバスラインとデータバスラインを有するアクティブマトリクス基板、及びこれを用いた表示装置に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のデータバスライン（ソース配線）及び複数のゲートバスライン（走査配線）をマトリクス状に配線するとともに、データバスラインとゲートバスラインとの交差部の近傍に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等のスイッチング素子（第１のスイッチング素子）と、このスイッチング素子に接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
　また、上記のような従来のアクティブマトリクス基板では、液晶表示装置の狭額縁化に伴って、データドライバ（ソースドライバ）及び／またはゲートドライバのドライバチップ（ＩＣチップ）実装部の近傍に、対応するデータバスラインまたはゲートバスラインを検査するための検査用薄膜トランジスタ（第２のスイッチング素子）を配置する構成が知られている。
　さらに、従来のアクティブマトリクス基板では、例えば下記特許文献１に記載されているように、上記検査用薄膜トランジスタを覆うカバーパターンを形成することにより、当該検査用薄膜トランジスタを含む検査部の損傷を軽減することが提案されている。
特開２００８－１５３６８号公報
　しかしながら、上記のような従来のアクティブマトリクス基板では、カバーパターン（遮光膜）を最上層に形成していたので、当該カバーパターンに傷が生じ易いおそれがあった。例えば、液晶パネルにおいて、アクティブマトリクス基板が対向基板に覆われていない部分がある。この部分の対向基板は、一般に、検査工程の前に行われる分断工程において取り除かれるが、この工程において、取り除かれる対向基板が配置されていた部分のカバーパターンが傷つき易い。この結果、この従来のアクティブマトリクス基板では、検査用薄膜トランジスタ（第２のスイッチング素子）の保護を適切に行うことができないという問題点を発生した。特に、カバーパターンが、検査用薄膜トランジスタのリーク電流抑制のための遮光膜である場合に、検査精度が低くなるという別の問題点を生じることがあった。さらに、ドライバチップ実装後に、ドライバチップの不良が分かった場合、ドライバチップを取り外す（リワークする）際にも、カバーパターンが傷つき易いという別の問題点が発生することもあった。
　また、この従来のアクティブマトリクス基板において、カバーパターンに対して、追加の保護膜を形成することも考えられるが、アクティブマトリクス基板の製造工程が複雑化し、かつ、増加するので、大幅なコストアップを招くという別の問題点が生じた。
　上記の課題を鑑み、本発明は、製造工程を増加させることなく、第２のスイッチング素子を容易に保護することができるコスト安価なアクティブマトリクス基板、及びこれを用いた表示装置を提供することを目的とする。
　上記の目的を達成するために、本発明にかかるアクティブマトリクス基板は、基材と、
　前記基材上に設けられたゲートバスラインと、
　前記ゲートバスラインと絶縁膜を介して異なる層に設けられたデータバスラインと、
　前記ゲートバスラインと前記データバスラインに接続された第１のスイッチング素子と、
　前記第１のスイッチング素子を覆うように設けられた、少なくとも１層の層間絶縁膜と、
　前記第１のスイッチング素子に接続された画素電極と、
　透明電極材料によって構成されるとともに、前記画素電極の上方または下方に設けられた共通電極と、
　前記ゲートバスラインまたは前記データバスラインにドライバからの信号を供給するための実装端子と、
　前記実装端子と、前記ゲートバスラインまたは前記データバスラインとを接続する引き出し線と、
　複数の前記引き出し線に、それぞれ接続された複数の第２のスイッチング素子と、
　前記複数の第２のスイッチング素子に共通して接続される第１の共通配線を備え、
　前記画素電極の上方または下方に金属電極が設けられ、
　前記複数の各第２のスイッチング素子の少なくとも一部は、前記金属電極にて形成した遮光膜によって覆われるとともに、
　前記遮光膜は、前記層間絶縁膜及び前記共通電極の少なくとも一方に覆われていることを特徴とするものである。
　上記のように構成されたアクティブマトリクス基板では、金属電極が画素電極の上方または下方に設けられている。また、複数の各第２のスイッチング素子の少なくとも一部は、金属電極にて形成した遮光膜によって覆われるとともに、当該遮光膜は、層間絶縁膜及び共通電極の少なくとも一方に覆われている。これにより、上記従来例と異なり、製造工程を増加させることなく、第２のスイッチング素子を容易に保護することができるコスト安価なアクティブマトリクス基板を構成することができる。
　また、上記アクティブマトリクス基板において、前記複数の各第２のスイッチング素子は、複数の前記ゲートバスラインと複数の前記データバスラインとがマトリクス状に配線されるとともに、複数の前記画素電極がマトリクス状に設けられた有効表示領域の外側に設けられていることが好ましい。
　この場合、第２のスイッチング素子を用いて、ゲートバスラインまたはデータバスラインに対し、その検査処理や電圧印加処理などの動作処理を適切に実施することができる。
　また、上記アクティブマトリクス基板において、前記金属電極は、前記共通電極の上層または下層に直接的に接するように設けられていることが好ましい。
　この場合、共通電極に対して、金属電極を直接的に接するように設けることにより、共通電極への信号遅延を抑制できる。このため、フリッカやシャドーイング等の表示不良を抑制することができる。
　また、上記アクティブマトリクス基板において、前記ゲートバスラインまたは前記データバスラインにおける、前記実装端子が接続されていない側の端部に接続された第３のスイッチング素子と、
　複数の前記第３のスイッチング素子に共通して接続される第２の共通配線を備えてもよい。
　この場合、第３のスイッチング素子及び第２の共通配線が、上記実装端子が設けられていない側に設けられているので、上記第１の共通配線の構成等の実装端子側の構成を簡略化することができ、ドライバの実装領域が小さい場合（ドライバＩＣチップが小さい場合）でも、第２のスイッチング素子をより容易に配置することができる。
　また、上記アクティブマトリクス基板において、複数の前記第２の共通配線が設けられるとともに、
　前記複数の各第２の共通配線には、所定数の前記第３のスイッチング素子が接続されていることが好ましい。
　この場合、上記ゲートバスラインまたはデータバスラインに対して、第２の共通配線を用いて、所定数毎に検査処理や電圧印加処理などの動作処理を実施することができる。
　また、上記アクティブマトリクス基板において、複数の前記第１の共通配線が設けられるとともに、
　前記複数の各第１の共通配線には、所定数の前記第２のスイッチング素子が接続されていることが好ましい。
　この場合、上記ゲートバスラインまたはデータバスラインに対して、第１の共通配線を用いて、所定数毎に検査処理や電圧印加処理などの動作処理を実施することができる。
　また、上記アクティブマトリクス基板において、複数の前記引き出し線において、隣接する２本の一方の引き出し線が、前記ゲートバスラインと同じ導電層により形成され、
　隣接する２本の他方の引き出し線が、前記データバスラインと同じ導電層により形成されていることが好ましい。
　この場合、引き出し線の短絡や断線の発生を抑制することができる。
　また、上記アクティブマトリクス基板において、前記第１の共通配線が、複数設けられ、
　前記ゲートバスラインと同じ導電層により形成された前記引き出し線における、隣接する２本の引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されており、
　前記データバスラインと同じ導電層により形成された前記引き出し線における、隣接する２本の引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されていることが好ましい。
　この場合、ゲートバスラインと同じ導電層により形成された引き出し線及びデータバスラインと同じ導電層により形成された引き出し線の各々において、第１の共通配線を用いることにより、短絡が発生しているか否かについての検査動作を容易に行うことができる。
　また、上記アクティブマトリクス基板において、前記引き出し線は、前記ゲートバスラインまたは前記データバスラインが配置される方向に対して角度をもって配置されるファンアウト部を含み、
　前記第１の共通配線の少なくとも一部と、前記第２のスイッチング素子の少なくとも一部は、それぞれ前記ファンアウト部と前記実装端子との間に配置されてもよい。
　この場合、ファンアウト部に形成された引き出し線の短絡や断線を検査することができるとともに、額縁領域が縮小された場合や高精細化された場合であっても、検査精度を高く維持することができる。
　また、上記アクティブマトリクス基板において、前記実装端子では、端子上層電極と、前記ゲートバスラインと同じ導電層及び前記データバスラインと同じ導電層の少なくとも一方で形成された端子下層電極とが、前記層間絶縁膜のうちの少なくとも１層に形成された、端子コンタクトホールを介して接続され、
　前記複数の各第２のスイッチング素子は、前記第１の共通配線と前記端子コンタクトホールとの間に配置され、
　前記端子上層電極が、前記複数の各第２のスイッチング素子の少なくとも一部を覆うように設けられてもよい。
　この場合、上記ドライバの実装領域が小さい場合でも、第２のスイッチング素子を容易に配置することができる。
　また、上記アクティブマトリクス基板において、前記実装端子には、前記ゲートバスラインと同じ導電層により形成された引き出し線の端部によって構成された第１の端子下層電極と、
　前記第２のスイッチング素子の電極と一体的に構成されるとともに、前記データバスラインと同じ導電層により形成された第２の端子下層電極とが含まれるとともに、
　前記端子コンタクトホールでは、前記第１及び第２の端子下層電極が互いに接続されていることが好ましい。
　この場合、ゲートバスラインと同じ導電層により形成された引き出し線と、データバスラインと同じ導電層により形成された第２のスイッチング素子の電極との繋ぎ替えを、端子コンタクトホールで行うことができ、当該繋ぎ替えのための領域の設置を省略することが可能となって、アクティブマトリクス基板の外形寸法を容易に低減することができる。
　また、上記アクティブマトリクス基板において、前記実装端子には、前記ゲートバスラインと同じ導電層により形成された第３の端子下層電極と、
　前記データバスラインと同じ導電層により形成された引き出し線の端部によって構成されるとともに、前記第２のスイッチング素子の電極と一体的に構成された第４の端子下層電極とが含まれるとともに、
　前記端子コンタクトホールでは、前記第３及び第４の端子下層電極が互いに接続されていることが好ましい。
　この場合、上記引き出し線の構成に関わらず、実装端子の構成を全て同じ構成とすることができ、実装端子へのドライバの実装状態を容易に検査することができる。
　また、上記アクティブマトリクス基板において、前記端子上層電極が、前記画素電極と同じ導電層によって形成されていることが好ましい。
　この場合、構造簡単で、かつ、製造工程を簡略化したアクティブマトリクス基板を容易に構成することができる。
　また、上記アクティブマトリクス基板において、前記第１及び第２の各スイッチング素子では、酸化物半導体が用いられていることが好ましい。
　この場合、高性能でコンパクトなスイッチング素子を容易に構成することができるとともに、第２のスイッチング素子を用いた検査動作を高精度に行うことができる。
　また、本発明の表示装置は、上記いずれかのアクティブマトリクス基板を用いたことを特徴とするものである。
　上記のように構成された表示装置では、製造工程を増加させることなく、第２のスイッチング素子を容易に保護することができるコスト安価なアクティブマトリクス基板が用いられているので、コスト安価で、かつ、製造工程が簡略化された高性能な表示装置を容易に構成することができる。
　本発明によれば、製造工程を増加させることなく、第２のスイッチング素子を容易に保護することができるコスト安価なアクティブマトリクス基板、及びこれを用いた表示装置を提供することが可能となる。
図１は、本発明の第１の実施形態にかかるアクティブマトリクス基板を用いた液晶表示装置を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、上記アクティブマトリクス基板の主要部を説明する平面図である。 図４は、図３に示したデータドライバの実装部及びその周辺部を説明する拡大平面図である。 図５は、上記液晶パネルの画素構造を説明する拡大平面図である。 図６は、図５のＶＩ－ＶＩ線断面図である。 図７は、図３に示したアクティブマトリクス基板の要部構成を説明する図である。 図８は、図７に示した第２の薄膜トランジスタと第１の共通配線を説明する拡大平面図である。 図９は、図８のＩＸ－ＩＸ線断面図である。 図１０は、図８のＸ－Ｘ線断面図である。 図１１は、本発明の第２の実施形態にかかるアクティブマトリクス基板での第２の薄膜トランジスタと金属電極とを説明する断面図である。 図１２は、本発明の第３の実施形態にかかるアクティブマトリクス基板の主要部を説明する平面図である。 図１３は、図１２に示したアクティブマトリクス基板の要部構成を説明する図である。 図１４は、図１３のＸＩＶ－ＸＩＶ線断面図である。 図１５は、図１３に示したアクティブマトリクス基板のデータドライバの実装部とは反対側の要部構成を説明する図である。 図１６は、本発明の第４の実施形態にかかるアクティブマトリクス基板の主要部を説明する平面図である。 図１７は、図１６に示したデータドライバの実装部及びその周辺部を説明する拡大平面図である。 図１８は、図１６に示したアクティブマトリクス基板の要部構成を説明する図である。 図１９は、図１８に示した実装端子と第２の薄膜トランジスタと金属電極を説明する拡大平面図である。 図２０は、図１８のＸＸ－ＸＸ線断面図である。 図２１は、図１８のＸＸＩ－ＸＸＩ線断面図である。
　以下、本発明のアクティブマトリクス基板及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　図１は、本発明の第１の実施形態にかかるアクティブマトリクス基板を用いた液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
　液晶パネル２は、一対の基板を構成する対向基板４及び本発明のアクティブマトリクス基板５と、対向基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。対向基板４とアクティブマトリクス基板５との間には、後述の液晶層が挟持されている。また、対向基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応する対向基板４またはアクティブマトリクス基板５に貼り合わせられている。なお、偏光板６、７と液晶層との間にλ／４位相差板（４分の１波長板）を配置する場合もある。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、対向基板４は、一対の基板の他方の基板（対向基板）を構成するものであり、対向基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が挟持されている。また、対向基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　次に、図２も参照して、本実施形態の液晶パネル２について具体的に説明する。
　図２は、図１に示した液晶パネルの構成を説明する図である。
　図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するデータドライバ（ソースドライバ）１６及びゲートドライバ１７が設けられている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってデータドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、データドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　データドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、データドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。なお、ゲートドライバ１７として、後に詳述するように、有効表示領域Ａを挟むように設けられた、２つのゲートドライバに分けられたものが用いられてもよいし、ゲートドライバ１７を、当該液晶パネル２の横方向に沿うように配置してもよい。
　また、データドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、データドライバ１６及びゲートドライバ１７には、複数のデータバスライン（ソース配線）Ｄ１～ＤＭ（Ｍは、２以上の整数、以下、"Ｄ"にて総称する。）及び複数のゲートバスライン（ゲート配線）Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、"Ｇ"にて総称する。）がそれぞれ接続されている。これらのデータバスラインＤ及びゲートバスラインＧは、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の後述の基材上で互いに交差するように、マトリクス状に配列されている。すなわち、データバスラインＤは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲートバスラインＧは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、これらのデータバスラインＤと、ゲートバスラインＧとの交差部の近傍には、第１のスイッチング素子としての第１の薄膜トランジスタ１８と、第１の薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、対向電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、第１の薄膜トランジスタ１８及び画素電極１９が画素単位に設けられている。
　また、アクティブマトリクス基板５では、データバスラインＤと、ゲートバスラインＧとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲートバスラインＧ１～ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、対向基板４側に設けられた上記カラーフィルタ層により、対応する色の表示を行えるようになっている。
　また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲートバスラインＧ１～ＧＮに対して、対応する第１の薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、データドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するデータバスラインＤ１～ＤＭに出力する。
　次に、図３～図１０も参照して、本実施形態のアクティブマトリクス基板５の主要部について具体的に説明する。
　図３は、上記アクティブマトリクス基板の主要部を説明する平面図である。図４は、図３に示したデータドライバの実装部及びその周辺部を説明する拡大平面図である。図５は、上記液晶パネルの画素構造を説明する拡大平面図である。図６は、図５のＶＩ－ＶＩ線断面図である。図７は、図３に示したアクティブマトリクス基板の要部構成を説明する図である。図８は、図７に示した第２の薄膜トランジスタと第１の共通配線を説明する拡大平面図である。図９は、図８のＩＸ－ＩＸ線断面図である。図１０は、図８のＸ－Ｘ線断面図である。
　図３に示すように、アクティブマトリクス基板５では、対向基板４によって覆われる部分において、複数のデータバスラインＤ及び複数のゲートバスラインＧがマトリクス状に配列されている。また、図３に一点鎖線にて示すように、上記有効表示領域Ａが設けられている。
　有効表示領域Ａにおいては、ゲート層に複数のゲートバスラインＧが形成され、ゲートバスラインＧを覆うように後述のゲート絶縁膜が設けられ、ゲート絶縁膜上、すなわちソース層に複数のデータバスラインＤが形成される。本実施形態では、データバスラインＤ及びゲートバスラインＧは、それぞれ有効表示領域Ａ内に設けられている配線をいう。なお、ソース層に形成されているバスラインと、ゲート層に形成されているバスラインとが接続されるポイントは、図３において黒丸で表している（後掲の図１２及び図１６においても、同様。）。また、上記の説明以外に、例えば、Ｇで示すバスライン（紙面横方向のバスライン）がデータバスラインで、Ｄで示すバスライン（紙面縦方向のバスライン）がゲートバスラインであってもよい。
　ゲートドライバ１７ａ、１７ｂは、アクティブマトリクス基板５の上記基材上で、有効表示領域Ａを挟むように、モノリシックに形成されている。これらのゲートドライバ１７ａ、１７ｂには、複数のゲートバスラインＧが交互となるように接続されている。また、これらのゲートドライバ１７ａ、１７ｂは、ゲートドライバ駆動用信号配線２１ａを介してゲートドライバ駆動用信号端子２１ｂに接続されている。そして、このゲートドライバ駆動用信号端子２１ｂには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっており、これらの各ゲートドライバ１７ａ、１７ｂは、画像処理部１５ａからの指示信号がＦＰＣ８を経て入力されるようになっている。尚、この説明以外に、ゲートドライバ１７ａ、１７ｂが同一のゲートバスラインＧに接続されていてもよいし、ゲートドライバが有効表示領域Ａに対して一方側にのみ設けられてもよい。また、ＩＣチップからなるゲートドライバ１７ａ、１７ｂを上記基材上に実装する構成でもよい。
　また、アクティブマトリクス基板５の上記基材上には、画素Ｐ毎に所定の補助容量を発生するための補助容量電極ＣＳが設けられており、この補助容量電極ＣＳは、補助容量電極駆動用信号配線ＣＳ１を介して補助容量電極駆動用信号端子ＣＳ２に接続されている。そして、この補助容量電極駆動用信号端子ＣＳ２には、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっており、補助容量電極ＣＳに対して、電圧が供給されるように構成されている。また、補助容量電極ＣＳは、共通電極を構成するものであり、透明電極材料によって構成されるとともに、画素電極１９の下方に設けられている（詳細は後述。）。
　データドライバ１６は、例えばＩＣチップ（ドライバチップ）により構成されており、有効表示領域Ａの外側で、図３及び図４に点線ＤＡにて示す矩形状のアクティブマトリクス基板５の基材５ａの部分に対し、実装されるようになっている。
　具体的にいえば、データドライバ１６では、そのバンプ（電極）が、例えば２段千鳥配置に設けられた実装端子ＤＴ１及びＤＴ２と、ＦＰＣ８側に設けられた入力用の実装端子２８ａとに接続されるようになっている。また、各実装端子ＤＴ１及びＤＴ２には、データバスラインＤ毎に設けられた第２のスイッチング素子としての第２の薄膜トランジスタ２３が接続されている。
　つまり、図３に示すように、複数の各第２の薄膜トランジスタ２３は、複数のゲートバスラインＧと複数のデータバスラインＤとがマトリクス状に配線されるとともに、複数の画素電極１９がマトリクス状に設けられた上記有効表示領域Ａの外側に設けられている。また、各第２の薄膜トランジスタ２３には、上記実装端子ＤＴ１またはＤＴ２とデータバスラインＤとを接続する引き出し線２２が接続されている。
　引き出し線２２もまた、データバスラインＤ毎に設けられており、図３に示すように、データバスラインＤに対して、斜め方向に配線されたファンアウト部（斜め部）ＦＡを構成している。
　すなわち、引き出し線２２は、データバスラインＤが配置される方向（液晶パネル２の縦方向）に対して角度をもって配置されるファンアウト部ＦＡを含んでいる。なお、ファンアウト部ＦＡの複数の引き出し線２２は、それぞれが平行に配置されてもよいし、データバスラインＤ側に向けてそれぞれの間隔が大きくなるように配置されてもよい。また、ファンアウト部ＦＡにおける引き出し線２２の形状は、直線形状に限定されず、例えば曲線形状又は折れ線形状であってもよい。
　さらに、引き出し線２２では、後に詳述するように、隣接する２本の引き出し線２２は、互いに異なる導電層により形成されている。
　入力用の実装端子２８ａは、データドライバ駆動用信号配線２８ｂを介してデータドライバ駆動用信号端子２８ｃに接続されている。そして、このデータドライバ駆動用信号端子２８ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっており、データドライバ１６は、画像処理部１５ａからの指示信号がＦＰＣ８を経て入力されるようになっている。
　また、図３及び図４に示すように、ファンアウト部ＦＡと実装端子ＤＴ１及びＤＴ２との間には、第２の薄膜トランジスタ２３の少なくとも一部と、複数の第２の薄膜トランジスタ２３に共通して接続される第１の共通配線２４の少なくとも一部とが配置されている。具体的には、ファンアウト部ＦＡと実装端子ＤＴ１及びＤＴ２との間には、複数の上記第２の薄膜トランジスタ２３、３本の第１の共通配線２４、複数の各第２の薄膜トランジスタ２３と３本のいずれかの第１の共通配線２４とを接続する後述の接続配線、及び複数の各第２の薄膜トランジスタ２３のオン／オフ動作を制御する制御線２６が設けられている。これら各第２の薄膜トランジスタ２３、第１の共通配線２４、接続配線、及び制御線２６は、複数の各データバスラインＤに対する検査処理や静電対策、または上記液晶層の液晶分子の配向処理の際に行われる電圧印加処理などの所定の動作処理を行うために設置されている。
　つまり、複数の各データバスラインＤは、後に詳述するように、例えばＲＧＢの色毎に、引き出し線２２、第２の薄膜トランジスタ２３、及び上記接続配線を介して、いずれかの第１の共通配線２４に接続されている。また、各第１の共通配線２４は、端子２５aに接続されており、この端子２５ａは、配線２５ｂを介して入力端子２５ｃに接続されている。さらに、この入力端子２５ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。上記検査処理での検査信号や上記電圧印加処理での電圧は、端子２５ａまたは入力端子２５ｃから入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子２５ｃは、上記ＦＰＣ８を介してグランド接続される。
　また、引き出し線２２、上記接続配線、及び第１の共通配線２４は、後に詳述するように、ＲＧＢの色毎に設けられている。同様に、第２の薄膜トランジスタ２３は、ＲＧＢの色毎に設けられており、第２の薄膜トランジスタ２３ｒ、２３ｇ、２３ｂに分けて構成されている（詳細は後述。）。
　また、制御線２６には、端子２７aが接続されており、この端子２７ａは、配線２７ｂを介して入力端子２７ｃに接続されている。この入力端子２７ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。検査処理や電圧印加処理を行う際には、複数の各第２の薄膜トランジスタ２３のオン／オフ動作を行うための制御信号が、端子２７ａまたは入力端子２７ｃから入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子２７ｃには、上記ＦＰＣ８を介して、各第２の薄膜トランジスタ２３をオフさせるような信号が入力される。
　次に、図５及び図６を参照して、本実施形態のアクティブマトリクス基板５に設けられた画素Ｐの具体的な構造について説明する。
　図５及び図６に示すように、本実施形態のアクティブマトリクス基板５では、上記基材５ａ上にゲートバスラインＧ（ゲート層）と、このゲートバスラインＧと一体的に構成された第１の薄膜トランジスタ１８のゲート電極１８ｇが設けられている。これらゲートバスラインＧ及びゲート電極１８ｇは、互いに積層された複数構造の金属膜、例えば銅膜及びチタン膜、銅膜及びモリブデン膜、あるいは銅膜及びモリブデン合金膜等の２層構造の金属膜、またはアルミニウム膜、チタン膜、及びアルミニウム膜、あるいはモリブデン膜、アルミニウム膜、及びモリブデン膜等の３層構造の金属膜が用いられている。また、モリブデン膜、アルミニウム膜やクロム膜または、これらの合金膜を単層で用いる場合もある。
　また、ゲート絶縁膜２９が、基材５ａ、ゲートバスラインＧ、及びゲート電極１８ｇを覆うように、設けられている。このゲート絶縁膜２９は、絶縁膜を構成するものであり、ゲート絶縁膜２９には、例えば窒化シリコン（ＳｉＮｘ）、または窒化シリコン（ＳｉＮｘ）と酸化シリコン（ＳｉＯ2）との積層膜が用いられている。
　また、第１の薄膜トランジスタ１８の半導体層１８ｈが、ゲート絶縁膜２９上に形成されている。この半導体層１８ｈには、例えば酸化物半導体が用いられている。さらに、この酸化物半導体としては、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体が好適に用いられる。ただし、Ｉｎ、ＧおよびＺｎの割合は上記に限定されず適宜選択されてよい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜の代わりに、他の酸化物半導体膜を用いることもできる。
　例えば、半導体層１８ｈは、ＩｎＧａＯ３（ＺｎＯ）膜、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、又は、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）、酸化カドミウム（ＣｄＯ）などから形成されていてよい。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯを用いて形成されていてもよい。ＺｎＯには不純物元素が添加されていなくてもよい。また、ＺｎＯは、非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態であってもよい。
　アモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体は、低温で製造でき、また、高い移動度を実現できるという利点を有する。ただし、アモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体に代えて、結晶性を有するＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いても良い。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層を有する薄膜トランジスタは、例えば、特開２０１２－１２３４７５号公報に記載されている。
　尚、上記の説明以外に、例えばアモルファスシリコン、ポリシリコン、または微結晶シリコンを用いて、半導体層１８ｈを構成してもよい。
　また、チャネル保護層３０が、ゲート絶縁膜２９及び半導体層１８ｈ上に設けられている。このチャネル保護層３０には、例えば酸化シリコン（ＳｉＯ2）が用いられている。尚、このチャネル保護層３０は、必須の構成ではなく、その設置を省略することもできる。
　また、チャネル保護層３０上には、データバスラインＤ（ソース層）と、このデータバスラインＤと一体的に構成された第１の薄膜トランジスタ１８のソース電極１８ｓと、第１の薄膜トランジスタ１８のドレイン電極１８ｄとが設けられている。これらのデータバスラインＤ、ソース電極１８ｓ、及びドレイン電極１８ｄには、例えば銅膜及びチタン膜、銅膜及びモリブデン膜、あるいは銅膜及びモリブデン合金膜等の２層構造の金属膜、またはアルミニウム膜、チタン膜、及びアルミニウム膜、あるいはモリブデン膜、アルミニウム膜、及びモリブデン膜等の３層構造の金属膜が用いられている。また、モリブデン膜やクロム膜または、これらの合金膜を単層で用いる場合もある。
　また、層間絶縁膜３１及び３２が、データバスラインＤ、ソース電極１８ｓ、及びドレイン電極１８ｄを覆うように、順次設けられている。この層間絶縁膜３１には、例えば窒化シリコン（ＳｉＮｘ）が用いられている。また、層間絶縁膜３２には、例えば感光性有機膜が用いられている。
　また、補助容量電極ＣＳが、層間絶縁膜３２上に形成されている。この補助容量電極ＣＳには、例えばＩＴＯやＩＺＯなどの透明電極材料が用いられている。
　また、金属電極４４が、補助容量電極（共通電極）ＣＳの上層に直接的に接するように設けられており、当該補助容量電極ＣＳの低抵抗化を図るようになっている。また、この金属電極４４は、後に詳述するように、第２の薄膜トランジスタ２３の少なくとも一部を覆う遮光膜として用いられるように構成されている。また、この金属電極４４には、例えばモリブデン、チタン、あるいはアルミニウム、またはこれらの合金や積層膜が用いられている。
　具体的にいえば、図５及び図６に示すように、画素Ｐでは、帯状の金属電極４４が第１の薄膜トランジスタ１８を覆うように設けられている。つまり、金属電極４４は、互いに対向する辺４４ａ及び４４ｂを有するとともに、後述のコンタクトホールＨ１を囲むように設けられた開口部４４ｃを備えており、ゲートバスラインＧと平行に設けられている。また、図６に示すように、金属電極４４は、画素電極１９の下方で、かつ、補助容量電極ＣＳの上層で当該補助容量電極ＣＳと直接的に接するように設けられている。さらに、金属電極４４は、図６に示すように、第１の薄膜トランジスタ１８の少なくとも一部（つまり、コンタクトホールＨ１周辺のドレイン電極１８ｄを除く部分）を覆うように、構成されており、遮光膜としても機能するようになっている。
　また、層間絶縁膜３３が、層間絶縁膜３２、補助容量電極ＣＳ、及び金属電極４４を覆うように設けられている。この層間絶縁膜３３には、例えば窒化シリコン（ＳｉＮｘ）が用いられている。また、補助容量電極ＣＳが、この層間絶縁膜３３を介して、後述の画素電極１９と重ねられることにより、画素Ｐ毎に補助容量が形成される。
　また、画素電極１９が、層間絶縁膜３３上に形成されている。この画素電極１９には、例えばＩＴＯやＩＺＯなどの透明電極材料が用いられている。
　さらに、図６に示すように、層間絶縁膜３２及び３３には、開口部が設けられており、ドレイン電極１８ｄと画素電極１９を互いに接続する上記コンタクトホールＨ１が形成されている。
　また、本実施形態の液晶パネル２では、いわゆる、縦電界の液晶パネルであり、例えば垂直配向モードの一種であるＣＰＡ（連続軸対称配向；Continuous Pinwheel Alignment）モードの画素Ｐが用いられている。具体的には、アクティブマトリクス基板５と対向基板４の各内側表面には、垂直配向膜が設けられており、これらの垂直配向膜の間には、誘電率異方性が負の液晶からなる上記液晶層が設けられている。また、対向基板４には、上記対向電極２０が設けられるとともに、配向制御用の構造物、例えば配向制御突起ＣＴ（図５）が画素Ｐ毎の上記対向電極２０と垂直配向膜上の間に設けられている。尚、上記の説明以外に、配向制御突起ＣＴに代えて、配向制御用の構造物として、対向電極２０に切欠きを画素Ｐ毎に設けてもよい。
　ここで、上記ＣＰＡモードの画素Ｐについて、具体的に説明する。
　ＣＰＡモードの画素Ｐでは、当該画素Ｐの略中央部分に、上記配向制御突起ＣＴを中心として、液晶の配向方向を１画素内で連続的に異ならせるようになっている。つまり、配向制御突起ＣＴは、画素Ｐの略中央部分に設けられているので、電圧印加時において、液晶層の液晶分子が配向制御突起ＣＴの周りに、すなわち、画素中央部分の周りに放射状に配向する。このようにして、配向制御突起ＣＴを用いることによって、電圧印加時に画素Ｐ内の液晶分子を放射状に配向させることができるので、視野角特性を向上させることができる。
　また、本実施形態の画素Ｐには、ＰＳＡ（Polymer Sustained Alignment）技術が適用されている。このＰＳＡ技術は、電圧無印加時の液晶分子の配向方向を規制するために、電圧無印加時の液晶にプレチルトを与える配向維持層（Alignment Sustaining Layer）を形成する技術である。この配向維持層は、液晶セルを形成した後、液晶材料に予め混合しておいた光重合性モノマー（またはオリゴマー）を典型的には液晶層に電圧を印加した状態で光重合することによってポリマー層として形成される。配向維持層によって、電圧無印加時の液晶に、アクティブマトリクス基板５の基板面に垂直な方向から若干（例えば２°～３°）傾いた方向のプレチルト角と、配向方位とを維持（記憶）させることができる。これにより、電圧印加時における液晶配向の応答速度を向上させることができる。また、液晶パネル２の表面を指押しした際の配向の戻りを速くすることができる。すなわち、ＣＰＡモードの画素Ｐに対して、ＰＳＡ技術を組み合わせて実施することにより、応答速度向上や、指押し時の戻りの早さ向上の効果を得ることができる。
　また、このＰＳＡ技術を実施するための電圧印加は、上述の端子２５ａまたは入力端子２５ｃを用いて行われる。すなわち、電圧が、（入力端子２５ｃ、配線２５ｂ、）端子２５ａ、第１の共通配線２４、上記接続配線、第２の薄膜トランジスタ２３、及び引き出し線２２を介して、全てのデータバスラインＤに供給される。さらに、ゲートドライバ駆動用信号端子２１ｂに所定の信号入力することで、ゲートドライバ１７ａ、１７ｂを駆動し、ゲートバスラインＧに第１の薄膜トランジスタ１８をオンする電圧を供給する。これにより、第１の薄膜トランジスタ１８を介して、上記データバスラインＤに供給された電圧が、液晶層に供給されて、配向維持層が形成される。
　また、図５に点線にて示すように、対向基板４には、ブラックマトリクス膜ＢＭが、データバスラインＤ、第１の薄膜トランジスタ１８、及びコンタクトホールＨ１を覆うように、設けられており、各画素Ｐにおいて、開口部が画素電極１９上に形成されるようになっている。これらのブラックマトリクス膜ＢＭは、アクティブマトリクス基板５と対向基板４に貼り合わせズレが生じた際の混色対策として、または、第１の薄膜トランジスタ１８のチャネル部の遮光として、または、コンタクトホールＨ１での液晶の配向乱れによる表示品位低下対策として、設けられている。
　続いて、図７～図１０も参照して、引き出し線２２と実装端子ＤＴ１及びＤＴ２との間の構成について具体的に説明する。
　図７及び図８に示すように、本実施形態のアクティブマトリクス基板５では、図の左右方向に沿って、例えばＲＧＢの色にそれぞれ対応した引き出し線２２ｒ、２２ｇ、及び２２ｂが順次配列されている。
　また、引き出し線２２ｒ、２２ｇ、及び２２ｂは、上記実装端子ＤＴ１またはＤＴ２に接続されている。また、図７に示すように、これらの実装端子ＤＴ１と実装端子ＤＴ２とは、２段千鳥配置（すなわち、隣接する２つの実装端子ＤＴ１及びＤＴ２を、直線方向で互いに異なる位置に配置されるように順次ずらして配置）に設けられている。これにより、複数の実装端子ＤＴ１及びＤＴ２を効率よく配置することができ、近接する２つの実装端子ＤＴ１及びＤＴ２の付近において短絡が発生する確率を低減することができる。
　また、実装端子ＤＴ１及びＤＴ２には、データドライバ１６のバンプ（電極）が接続されるようになっている。尚、実装端子ＤＴ１及びＤＴ２には、バンプ（電極）が接続されるとともに、画素電極１９と同じ導電層により形成された端子上層電極と、この端子上層電極に接続されるとともに、データバスラインＤと同じ導電層により形成された端子下層電極が設けられている（図示せず。）。
　また、図７及び図８においては、複数の引き出し線２２ｒ、２２ｇ及び２２ｂのうち、隣接する２本の一方の引き出し線２２が、ゲートバスラインＧと同じ導電層（ゲート層）により形成され、隣接する２本の他方のデータバスライン引き出し線２２が、データバスラインＤと同じ導電層（ソース層）で形成されている。具体的には、隣接する２本の一方の引き出し線２２が、基材５ａ（図６）上のゲート層（第１導電層）に形成され、隣接する２本の他方の引き出し線２２が、このゲート層を覆うゲート絶縁膜２９の上方のソース層（第２導電層）に形成されている。
　上記ゲート層は、図６に示したゲート電極１８ｇと同一の金属材料（単層または積層された複数種類の金属材料）及び同じ製造工程によって基材５ａ（図６）上に形成されたものである。一方、上記ソース層は、図６に示したソース電極１８ｓ及びドレイン電極１８ｄと同一の金属材料（単層または積層された複数種類の金属材料）及び同じ製造工程によって基材５ａの上方に形成されたものである。
　また、アクティブマトリクス基板５において、ゲート層（ゲートバスラインＧと同じ導電層）に形成された引き出し線２２ｒ、２２ｇ及び２２ｂは、繋ぎ替え部７０においてゲート層からソース層（データバスラインＤと同じ導電層）に繋ぎ替えられる。
　具体的にいえば、図９に示すように、基材５ａ上にゲート層の引き出し線２２ｇ（１）が形成され、引き出し線２２ｇ（１）を覆うように基材５ａ上にさらにゲート絶縁膜２９とチャネル保護層３０が形成される。ゲート絶縁膜２９とチャネル保護層３０上に引き出し線２２ｇ（２）が形成される。引き出し線２２ｇ（１）と引き出し線２２ｇ（２）とが重なる箇所では、ゲート絶縁膜２９とチャネル保護層３０を介さずに引き出し線２２ｇ（１）と引き出し線２２ｇ（２）とが直接的に接触するようになっている。ゲート絶縁膜２９、チャネル保護層３０、及び引き出し線２２ｇ（２）の上には、これらを覆うように、さらに層間絶縁膜３１が形成される。層間絶縁膜３１の上にさらに層間絶縁膜３３が形成される。なお、層間絶縁膜３１と層間絶縁膜３３の間に、層間絶縁膜（感光性有機膜）３２が形成される場合もある。
　また、引き出し線２２ｇ（１）と引き出し線２２ｇ（２）は、繋ぎ替え部７０において層の厚み方向に重なるよう形成される。これらが重なる領域の一部でゲート絶縁膜２９とチャネル保護層３０が除かれて、引き出し線２２ｇ（１）が引き出し線２２ｇ（２）に接している。引き出し線２２ｇ（１）と引き出し線２２ｇ（２）との接触部において、ゲート層の引き出し線２２ｇ（１）で形成された配線は、ソース層の引き出し線２２ｇ（２）に繋ぎ替えられる。
　なお、図９において説明した上記引き出し線２２ｇと同様に、ゲート層に形成された引き出し線２２ｒ及び２２ｂについても、繋ぎ替え部７０を介して、ゲート層からソース層に繋ぎ替えられる。
　また、図８に示すように、引き出し線２２は、繋ぎ替え部７０において線幅が他の部分より太くなっている。引き出し線２２ｒ、２２ｇ、及び２２ｂの各幅寸法を例えば３μｍとする場合、繋ぎ替え部７０の面積は例えば１９μｍ×１９μｍとしている。これにより、繋ぎ替え部７０における接触不良等の不具合発生率を抑えることができる。
　さらに、引き出し線２２の繋ぎ替え部７０において線幅が太くなっている部分に対応して、左右の隣接する２つの引き出し線２２（例えば、繋ぎ替え部７０における引き出し線２２ｇの左右の引き出し線２２ｒ及び２２ｂ）の配線の間隔が広くなっている。このように、繋ぎ替え部７０の配線の線幅に応じて、隣接する両側の配線の間隔を広げることで、複数の配線が集中する領域でも、効率よく配線を配置することができる。
　さらに、繋ぎ替え部７０は、引き出し線２２を介して隣接する他の繋ぎ替え部７０に対して位置をずらして千鳥状に配置されている。これにより、複数の繋ぎ替え部７０を効率よく配置することができ、近接する２つの繋ぎ替え部７０の付近において短絡が発生する確率を低減することができる。
　このように、ファンアウト部ＦＡの下側つまり第２の薄膜トランジスタ（第２のスイッチング素子）２３の近傍において、ゲート層に形成された引き出し線２２をゲート層からソース層へ繋ぎ替えることにより、ファンアウト部ＦＡにおいてゲート層とソース層に分離した状態の引き出し線２２を長く確保することができる。このため、隣接する引き出し線２２同士が短絡する確率を低減することができる。
　また、図７及び図８に示すように、本実施形態のアクティブマトリクス基板５では、引き出し線２２ｒ、２２ｇ、及び２２ｂは、ゲート層（第１導電層）に形成された制御線２６の分岐配線２６ａまたは２６ｂと直交するように設けられている。これらの分岐配線２６ａまたは２６ｂは、後に詳述するように、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂのゲート電極２３ｒｇ、２３ｇｇ、及び２３ｂｇと一体的に構成されている。
　また、各引き出し線２２は、第２の薄膜トランジスタ２３をそれぞれ介して、ゲート層（第１導電層）に形成された第１の共通配線２４にそれぞれ接続されている。具体的には、図８に示すように、引き出し線２２ｒ、２２ｇ、及び２２ｂは、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂと、ソース層（第２導電層）に形成された接続配線３５ｒ、３５ｇ、及び３５ｂと、端子コンタクトホールＨ２ｒ、Ｈ２ｇ、及びＨ２ｂとをそれぞれ介して、第１の共通配線２４ｒ、２４ｇ、及び２４ｂにそれぞれ接続されている。言い換えれば、各第１の共通配線２４ｒ、２４ｇ、及び２４ｂには、所定数の第２の薄膜トランジスタ２３ｒ、２３ｇ、または２３ｂを介して、所定数のデータバスラインＤが接続されている。
　また、本実施形態のアクティブマトリクス基板５では、ゲートバスラインＧと同じ導電層により形成された引き出し線２２及びデータバスラインＤと同じ導電層により形成された引き出し線２２の各々において、隣接する２本の引き出し線２２は、互いに異なるように設けられた、２本の一方及び他方の第１の共通配線２４にそれぞれ接続されている。
　具体的にいえば、図７の右側から２番目の引き出し線２２ｇと、図７の右側から４番目の引き出し線２２ｒとは、ともにゲートバスラインＧと同じ導電層により形成されているが、これらの引き出し線２２ｇ及び２２ｒは、互いに異なる第１の共通配線２４ｇ及び２４ｒに接続されている。
　また、図７の右側から１番目の引き出し線２２ｒと、図７の右側から３番目の引き出し線２２ｂとは、ともにデータバスラインＤと同じ導電層により形成されているが、これらの引き出し線２２ｒ及び２２ｂは、互いに異なる第１の共通配線２４ｒ及び２４ｂに接続されている。
　また、図１０に示すように、例えば第２の薄膜トランジスタ２３ｂの近傍では、アクティブマトリクス基板５の基材５ａ上に、制御線２６の分岐配線２６ａと、制御線２６の分岐配線２６ａを覆うように形成されたゲート絶縁膜２９とが設けられている。また、第２の薄膜トランジスタ２３ｂのゲート電極２３ｂｇが、制御線２６の分岐配線２６ａと一体的に構成されている。
　さらに、ゲート絶縁膜２９の上方には、第２の薄膜トランジスタ２３ｂの半導体層２３ｂｈ及びチャネル保護層３０が順次積層されている。この半導体層２３ｂｈは、第１の薄膜トランジスタ１８の半導体層１８ｈと同様に、例えば酸化物半導体によって構成されている。
　また、半導体層２３ｂｈ上には、引き出し線２２ｂと一体的に構成された第２の薄膜トランジスタ２３ｂのドレイン電極２３ｂｄと、接続配線３５ｂと一体的に構成された第２の薄膜トランジスタ２３ｂのソース電極２３ｂｓとが設けられている。また、これらのドレイン電極２３ｂｄ、ソース電極２３ｂｓ、及びチャネル保護層３０上には、層間絶縁膜３１及び層間絶縁膜３３が順次積層されている。なお、層間絶縁膜３１と層間絶縁膜３３の間に、層間絶縁膜（感光性有機膜）３２が形成されていてもよい。
　なお、第２の薄膜トランジスタ２３ｇの構成例は、上述の第２の薄膜トランジスタ２３ｂと基本的に同様である。具体的には、第２の薄膜トランジスタ２３ｇでは、制御線２６の分岐配線２６ｂによりゲート電極２３ｇｇが形成され、引き出し線２２ｇによりドレイン電極２３ｇｄが形成され、接続配線３５ｇによりソース電極２３ｇｓが形成される。
　また、第２の薄膜トランジスタ２３ｒの構成例は、上述の第２の薄膜トランジスタ２３ｂにおけるドレイン電極２３ｂｄとソース電極２３ｂｓの位置を入れ替えた構成となる。具体的には、第２の薄膜トランジスタ２３ｒでは、制御線２６の分岐配線２６ｂによりゲート電極２３ｒｇが形成され、引き出し線２２ｒによりドレイン電極２３ｒｄが形成され、接続配線３５ｒによりソース電極２３ｒｓが形成される。
　さらに、図７及び図８に示すように、第２の薄膜トランジスタ２３では、矩形状の金属電極４４の４辺が第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂの各半導体層２３ｒｈ、２３ｇｈ、及び２３ｂｈを囲むように設けられている。
　具体的には、図１０に示すように、例えば第２の薄膜トランジスタ２３ｂでは、金属電極４４と補助容量電極ＣＳと同じ導電層により形成された電極膜ＣＳａが層間絶縁膜３１と層間絶縁膜３３との間に設けられている。そして、金属電極４４は、第２の薄膜トランジスタ２３ｂのゲート電極２３ｂｇ、半導体層２３ｂｈ、ドレイン電極２３ｂｄ、及びソース電極２３ｂｓの上方に設けられて、それらの遮光膜として機能するようになっている。さらに、図１０に示すように、金属電極（遮光膜）４４は、層間絶縁膜３３に覆われている。
　なお、後述するリーク電流抑制の点からは、金属電極４４は、アクティブマトリクス基板５の基板面に垂直な方向から見て、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂのチャネル部分を完全に覆うように形成することが好ましい。
　また、図７及び図８に示すように、例えば引き出し線２２ｒは、第１の共通配線２４ｂ、制御線２６の分岐配線２６ａ、第１の共通配線２４ｇ、制御線２６の分岐配線２６ｂ、及び第１の共通配線２４ｒと交差する部分には、幅寸法が細く形成された幅細部２２ｒａ、２２ｒｂ、２２ｒｃ、２２ｒｄ、及び２２ｒｅがそれぞれ設けられている。
　このように、幅細部２２ｒａ、２２ｒｂ、２２ｒｃ、２２ｒｄ、及び２２ｒｅを設けることにより、引き出し線２２ｒと、第１の共通配線２４ｂ、制御線２６の分岐配線２６ａ、第１の共通配線２４ｇ、制御線２６の分岐配線２６ｂ、及び第１の共通配線２４ｒとの各交差面積を抑制することができる。この結果、本実施形態のアクティブマトリクス基板５では、データバスラインＤでの信号遅延を抑制でき、データドライバ１６のチップ実装後（すなわち、液晶表示装置１の最終製品）の表示品位の低下を防ぐことができる。また、検査時において、制御線２６に対する検査用制御信号の遅延を抑制することができるため、検査表示を行ったときに、表示ムラを容易に少なくすることができ、不良の誤検出を抑えることができる。
　また、上記の説明以外に、例えば第１の共通配線２４ｂ、制御線２６の分岐配線２６ａ、第１の共通配線２４ｇ、制御線２６の分岐配線２６ｂ、又は第１の共通配線２４ｒの各幅寸法を小さくして、対応する引き出し線２２ｒとの交差面積を小さくする構成でもよい。
　また、特に最終製品の段階においては、例えば第２の薄膜トランジスタ（第２のスイッチング素子）２３をオフ状態にするような信号を、ＦＰＣ接続端子２７ｃを介して制御線２６に入力しておくことが好ましい。これにより、第２の薄膜トランジスタ２３を確実にオフ状態にすることができ、最終製品の表示品位の低下（例えばシャドーイング）を防止することができる。
　以上のように構成された本実施形態のアクティブマトリクス基板５では、金属電極４４が画素電極１９の下方に設けられている。また、複数の各第２の薄膜トランジスタ（第２のスイッチング素子）２３の少なくとも一部は、金属電極４４にて形成した遮光膜によって覆われるとともに、当該金属電極（遮光膜）４４は、層間絶縁膜３３に覆われている。これにより、本実施形態では、上記従来例と異なり、製造工程を増加させることなく、第２の薄膜トランジスタ２３を容易に保護することができるコスト安価なアクティブマトリクス基板５を構成することができる。
　すなわち、本実施形態のアクティブマトリクス基板５では、表示部における各画素Ｐの金属電極４４を、第２の薄膜トランジスタ２３の遮光膜として利用し、かつ、各画素Ｐの層間絶縁膜３３を、当該遮光膜の保護膜として利用しているので、製造工程の増加を生じることなく、確実に、第２の薄膜トランジスタ２３の遮光膜を形成して、第２の薄膜トランジスタ２３を容易に保護することができる。
　また、このように、第２の薄膜トランジスタ２３は、金属電極４４にて形成した遮光膜によって覆われているので、当該２の薄膜トランジスタ２３を用いた検査動作などを精度よく行うことができる。この結果、本実施形態のアクティブマトリクス基板５では、上記遮光膜により、検査環境が、検査時の表示に与える影響を軽減することができ、検査時の誤判断を抑制することができる。具体的には、第２の薄膜トランジスタ２３に対して、外光が入射して、リーク電流が生じるのを防ぐことができる。さらには、遮光膜として機能しているので、第２の薄膜トランジスタ２３を、遮光性の高い樹脂やテープで被覆したり、ベゼルで覆ったりする必要がない。
　また、本実施形態では、複数の各第２の薄膜トランジスタ２３は、ゲートバスラインＧとデータバスラインＤとが交差するように設けられた有効表示領域Ａの外側に設けられている。これにより、本実施形態では、第２の薄膜トランジスタ２３を用いて、データバスラインＤに対し、その検査処理や電圧印加処理などの動作処理を適切に実施することができる。
　また、本実施形態では、金属電極４４は補助容量電極（共通電極）ＣＳの上層に設けられているので、表示不良を抑制することができる。すなわち、補助容量電極ＣＳは、ＩＴＯやＩＺＯなどの透明電極材料により形成されているが、このようなＩＴＯやＩＺＯは、一般に抵抗が高く、特に表示領域の大きい場合、補助容量電極ＣＳへの信号（電圧信号）の遅延に起因して、フリッカやシャドーイング等の表示不良が生じる場合がある。このため、本実施形態では、補助容量電極ＣＳに対して、金属電極４４を積層することによって、低抵抗化を図り、上記表示不良の発生を抑制することができる。
　また、本実施形態では、引き出し線２２は、データバスラインＤが配置される方向に対して角度をもって配置されるファンアウト部ＦＡを含んでいる。また、第１の共通配線２４の少なくとも一部と、第２の薄膜トランジスタ２３の少なくとも一部は、それぞれファンアウト部ＦＡと実装端子ＤＴ１及びＤＴ２との間に配置されている。これにより、本実施形態では、ファンアウト部ＦＡに形成された引き出し線２２の短絡や断線を検査することができるとともに、額縁領域が縮小された場合や高精細化された場合であっても、検査精度を高く維持することができる。
　また、本実施形態では、３本の第１の共通配線２４ｒ、２４ｇ、及び２４ｂが設けられるとともに、各第１の共通配線２４ｒ、２４ｇ、及び２４ｂには、所定数の第２の薄膜トランジスタ２３ｒ、２３ｇ、または２３ｂを介して、所定数のデータバスラインＤが接続されている。これにより、本実施形態では、データバスラインＤに対して、第１の共通配線２４ｒ、２４ｇ、及び２４ｂを用いて、所定数毎に検査処理や電圧印加処理などの動作処理を実施することができる。
　また、本実施形態では、複数の引き出し線２２において、隣接する２本の一方の引き出し線２２が、ゲートバスラインＧと同じ導電層により形成され、隣接する２本の他方の引き出し線２２が、データバスラインＤと同じ導電層により形成されている。これにより、本実施形態では、引き出し線２２の短絡や断線の発生を抑制することができる。
　また、本実施形態では、ゲートバスラインＧと同じ導電層により形成された引き出し線２２及びデータバスラインＤと同じ導電層により形成された引き出し線２２の各々において、隣接する２本の引き出し線２２は、互いに異なるように設けられた、２本の一方及び他方の第１の共通配線２４にそれぞれ接続されている。これにより、本実施形態では、ゲートバスラインＧと同じ導電層により形成された引き出し線２２及びデータバスラインＤと同じ導電層により形成された引き出し線２２の各々において、第１の共通配線２４を用いることにより、短絡が発生しているか否かについての検査動作を容易に行うことができる。
　また、本実施形態では、第１及び第２の薄膜トランジスタ１８、２３ａ、及び２３ｂでは、酸化物半導体が半導体層１８ｈ、２３ａｈ、及び２３ｂｈに用いられている。これにより、本実施形態では、高性能でコンパクトな第１及び第２の薄膜トランジスタ１８、２３ａ、及び２３ｂを容易に構成することができるとともに、第１及び第２の薄膜トランジスタ１８、２３ａ、及び２３ｂを用いた検査動作を高精度に行うことができる。
　また、本実施形態では、製造工程を増加させることなく、第２の薄膜トランジスタ（第２のスイッチング素子）２３を容易に保護することができるコスト安価なアクティブマトリクス基板５が用いられているので、コスト安価で、かつ、製造工程が簡略化された高性能な液晶表示装置（表示装置）１を容易に構成することができる。
　［第２の実施形態］
　図１１は、本発明の第２の実施形態にかかるアクティブマトリクス基板での第２の薄膜トランジスタと金属電極とを説明する断面図である。
　図において、本実施形態と上記第１の実施形態との主な相違点は、補助容量電極（共通電極）の下層に金属電極を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１１に例示するように、本実施形態のアクティブマトリクス基板５では、金属電極４４及び補助容量電極（共通電極）ＣＳの電極膜ＣＳａが、この順番で層間絶縁膜３１上に形成されている。また、金属電極４４は、図１１に示すように、第２の薄膜トランジスタ２３ｂの少なくとも一部（第２の薄膜トランジスタ２３のチャネル部分）を覆おうよう構成されており、第１の実施形態と同様に、その遮光膜としても機能するようになっている。
　また、本実施形態のアクティブマトリクス基板５では、金属電極４４の上側に積層された電極膜ＣＳａが、当該金属電極４４の保護層としても機能するように構成されており、図１０に例示した第１の実施形態のものと異なり、層間絶縁膜３３の設置が省略されている。
　尚、本実施形態のアクティブマトリクス基板５では、画素Ｐが設けられた画素部では、第1の実施形態と同様に金属電極４４及び補助容量電極ＣＳが、画素電極１９の下方に設けられている場合と、金属電極４４及び補助容量電極ＣＳが、画素電極１９の上方に設けられている場合がある（図示せず。）。また、このように、画素電極１９の上方に金属電極４４を設ける構成としては、例えば水平配向モードの液晶パネルにおいて、共通電極としての対向電極が、画素電極１９の上方で、金属電極４４の上層に設けられる（図示せず。）。このとき、共通電極としての対向電極には、互いに平行なスリットが形成され、画素電極との間で横電界を生じさせる。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。
　［第３の実施形態］
　図１２は、本発明の第３の実施形態にかかるアクティブマトリクス基板の主要部を説明する平面図である。図１３は、図１２に示したアクティブマトリクス基板の要部構成を説明する図である。図１４は、図１３のＸＩＶ－ＸＩＶ線断面図である。図１５は、図１３に示したアクティブマトリクス基板のデータドライバの実装部とは反対側の要部構成を説明する図である。
　図において、本実施形態と上記第１の実施形態との主な相違点は、データバスラインにおける、実装端子が接続されていない側の端部に第３の薄膜トランジスタを設けるとともに、複数の第３の薄膜トランジスタに共通して接続される第２の共通配線を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　つまり、図１２において、本実施形態のアクティブマトリクス基板５では、データドライバ１６が実装される実装部（図に“ＤＡ”にて図示）において、まず実装端子ＤＴ３またはＤＴ４が引き出し線２２に接続されている。そして、第２の薄膜トランジスタ（第２のスイッチング素子）４５が、実装端子ＤＴ３またはＤＴ４に接続され、全ての第２の薄膜トランジスタ４５は、１本の第１の共通配線４７に接続されている。また、この実装部には、複数の各第２の薄膜トランジスタ４５のオン／オフ動作を制御する制御線４６が設けられている。
　言い換えれば、本実施形態のアクティブマトリクス基板５では、データバスラインＤに対し、そのデータドライバ１６（ドライバチップ）側において、引き出し線２２と、実装端子ＤＴ３またはＤＴ４と、第２の薄膜トランジスタ４５と、後述の接続配線と、１本の第１の共通配線４７とが順次接続されている。また、第１の共通配線４７には、端子４９ａが接続されており、この端子４９ａは、配線４９ｂを介して入力端子４９ｃに接続されている。さらに、この入力端子４９ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。そして、データバスラインＤに対する上記検査処理での検査信号や上記電圧印加処理での電圧は、端子４９ａまたは入力端子４９ｃから入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子４９ｃは、上記ＦＰＣ８を介してグランド接続される。
　また、図１３に示すように、第１の実施形態のものと同様に、例えばＲＧＢの色毎に、引き出し線２２ｒ、２２ｇ、及び２２ｂが設けられている。これらの引き出し線２２ｒ、２２ｇ、及び２２ｂは、それぞれＲＧＢのデータバスラインＤに接続されている。また、これらの各引き出し線２２ｒ、２２ｇ、及び２２ｂには、上記実装端子ＤＴ３またはＤＴ４と、第２の薄膜トランジスタ４５ａまたは４５ｂとが順次接続されている。また、第２の薄膜トランジスタ４５ａまたは４５ｂには、ＲＧＢ毎に設けられたいずれかの上記接続配線５０ｒ、５０ｇ、及び５０ｂが接続されている。また、接続配線５０ｒ、５０ｇ、及び５０ｂには、端子コンタクトホールＨ３を介して、第１の共通配線４７が接続されている。さらに、接続配線５０ｒ、５０ｇ、及び５０ｂは、データバスラインＤと同じ導電層（ソース層）により形成され、第１の共通配線４７は、ゲートバスラインＧと同じ導電層（ゲート層）により形成されている。
　また、実装端子ＤＴ３及びＤＴ４には、第１の実施形態のものと同様に、データドライバ１６のバンプ（電極）が接続されるようになっている。但し、実装端子ＤＴ３及びＤＴ４には、第１の実施形態のものと異なり、バンプ（電極）が接続されるとともに、画素電極１９と同じ導電層により形成された端子上層電極と、この端子上層電極に順次接続されるとともに、データバスラインＤと同じ導電層及びゲートバスラインＧと同じ導電層によりそれぞれ形成された２つの端子下層電極が設けられている（図示せず。）。また、実装端子ＤＴ３は、上記繋ぎ替え部７０の機能が付与されており、ゲートバスラインＧと同じ導電層により形成された第１の端子下層電極（引き出し線２２）を、データバスラインＤと同じ導電層により形成された第２の端子下層電極（第２の薄膜トランジスタのドレイン電極）に繋ぎ替えて、第２の薄膜トランジスタ４５に接続されるようになっている。つまり、実装端子ＤＴ３及びＤＴ４は、それぞれ後掲の第４の実施形態での実装端子ＤＴ５及びＤＴ６と同じ端子上層電極及び端子下層電極の構成を有している（図２０及び図２１を参照。）。
　また、第２の薄膜トランジスタ４５ａ及び４５ｂは、図１０に示した第２の薄膜トランジスタ２３ｂと同様に、構成されている。すなわち、図１４に例示するように、第２の薄膜トランジスタ４５ｂの近傍では、アクティブマトリクス基板５の基材５ａ上に、制御線４６と、制御線４６を覆うように形成されたゲート絶縁膜２９とが設けられている。また、第２の薄膜トランジスタ４５ｂのゲート電極４５ｂｇが、制御線４６と一体的に構成されている。
　さらに、ゲート絶縁膜２９の上方には、第２の薄膜トランジスタ４５ｂの半導体層４５ｂｈ及びチャネル保護層３０が順次積層されている。この半導体層４５ｂｈは、第１の薄膜トランジスタ１８の半導体層１８ｈと同様に、例えば酸化物半導体によって構成されている。
　また、半導体層４５ｂｈ上には、引き出し線２２ｇと一体的に構成された第２の薄膜トランジスタ４５ｂのドレイン電極４５ｂｄと、接続配線５０ｇと一体的に構成された第２の薄膜トランジスタ４５ｂのソース電極４５ｂｓとが設けられている。また、これらのドレイン電極４５ｂｄ、ソース電極４５ｂｓ、及びチャネル保護層３０上には、層間絶縁膜３１及び層間絶縁膜３３が順次積層されている。
　さらに、図１３に示すように、第２の薄膜トランジスタ４５では、矩形状の金属電極４４の４辺が第２の薄膜トランジスタ４５ａ及び４５ｂの各半導体層４５ａｈ及び４５ｂｈを囲むように設けられている。
　具体的には、図１４に示すように、例えば第２の薄膜トランジスタ４５ｂでは、金属電極４４と補助容量電極ＣＳと同じ導電層により形成された電極膜ＣＳａが層間絶縁膜３１と層間絶縁膜３３との間に設けられている。そして、金属電極４４は、第２の薄膜トランジスタ４５ｂのゲート電極４５ｂｇ、半導体層４５ｂｈ、ドレイン電極４５ｂｄ、及びソース電極４５ｂｓの上方に設けられて、それらの遮光膜として機能するようになっている。さらに、図１４に示すように、金属電極（遮光膜）４４は、層間絶縁膜３３に覆われている。
　なお、後述するリーク電流抑制の点からは、金属電極４４は、アクティブマトリクス基板５の基板面に垂直な方向から見て、第２の薄膜トランジスタ４５ａ及び４５ｂのチャネル部分を完全に覆うように形成することが好ましい。
　また、図１２に示すように、複数の各第２の薄膜トランジスタ４５は、制御線４６により、そのオン／オフ動作が制御されるようになっている、また、この制御線４６には、端子４８aが接続されており、この端子４８ａは、配線４８ｂを介して入力端子４８ｃに接続されている。この入力端子４８ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。検査処理や電圧印加処理を行う際には、各第２の薄膜トランジスタ４５のオン／オフ動作を行うための制御信号が、端子４８ａまたは入力端子４８ｃから入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子４８ｃには、上記ＦＰＣ８を介して、各第２の薄膜トランジスタ４５をオフさせるような信号が入力される。
　また、データバスラインＤでは、図１２に示すように、実装端子ＤＴ３またはＤＴ４が接続されていない側の端部は、複数の各引き出し線５１により、有効表示領域Ａの外部に引き出されている。また、複数の各引き出し線５１には、第３のスイッチング素子としての第３の薄膜トランジスタ５２と、接続配線５３とが順次接続されている。また、複数の接続配線５３は、３本のいずれかの第２の共通配線５４に接続されている。
　また、第３の薄膜トランジスタ５２は、制御線５６により、そのオン／オフ動作が制御されるようになっている。つまり、第３の薄膜トランジスタ５２では、そのゲート電極（図示せず）が制御線５６と一体的に構成されている。また、この制御線５６には、端子５７が接続されており、この端子５７は、配線を介して入力端子５８に接続されている。この入力端子５８には、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。検査処理や電圧印加処理を行う際には、第３の薄膜トランジスタ５２のオン／オフ動作を行うための制御信号が、端子５７または入力端子５８から入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子５８には、上記ＦＰＣ８を介して、各第３の薄膜トランジスタ５２をオフさせるような信号が入力される。
　また、各第２の共通配線５４には、配線を介して端子５５に接続されており、この端子５５には、データバスラインＤに対する検査処理での検査信号や電圧などが供給されるようになっている。
　具体的にいえば、図１５に示すように、本実施形態のアクティブマトリクス基板５では、例えばＲＧＢの色毎に、引き出し線５１ｒ、５１ｇ、及び５１ｂが設けられている。これらの引き出し線５１ｒ、５１ｇ、及び５１ｂは、それぞれＲＧＢのデータバスラインＤの非入力側の端部に接続されている。また、各引き出し線５１ｒ、５１ｇ、及び５１ｂには、第３の薄膜トランジスタ５２の図示しないドレイン電極が接続されている。また、第３の薄膜トランジスタ５２のソース電極（図示せず）には、接続配線５３（図２２）を介して、ＲＧＢの色毎に設けられた第２の共通配線５４ｒ、５４ｇ、及び５４ｂのいずれかに接続されている。言い換えれば、これらの第２の共通配線５４ｒ、５４ｇ、及び５４ｂでは、ＲＧＢの色毎に、第３の薄膜トランジスタ５２を介して、対応する引き出し線５１ｒ、５１ｇ、及び５１ｂが接続されており、さらには所定数のＲＧＢ毎のデータバスラインＤが接続されている。これにより、本実施形態のアクティブマトリクス基板５では、ＲＧＢの色毎に、データバスラインＤの検査動作を行うことができるようになっている。
　つまり、本実施形態のアクティブマトリクス基板５では、データバスラインＤの入力側（つまり、上記ドライバチップの実装部側）に、１本の第１の共通配線４７しか設けられていない。このため、この第１の共通配線４７を用いた検査動作では、データバスラインＤ及び引き出し線２２の各々の断線や、第１の薄膜トランジスタ１８の欠陥等を検出することは可能である。しかしながら、第１の実施形態のように、ＲＧＢの単色表示を行うことができず、また隣接するデータバスラインＤ間、または隣接する引き出し線２２間の短絡も検出することができない。そこで、本実施形態のアクティブマトリクス基板５では、データバスラインＤの非入力側に、ＲＧＢ毎に設けられた３本の第２の共通配線５４ｒ、５４ｇ、及び５４ｂを設けることにより、第１の実施形態と同様に、ＲＧＢの単色表示を行ったり、隣接するデータバスラインＤ間、または隣接する引き出し線２２間の短絡も検出したりすることができるように構成している。なお、第２の共通配線５４ｒ、５４ｇ、及び５４ｂを用いた検査では、引き出し線２２の断線を検出することができない。そのため、第１の共通配線４７を用いた検査と組み合わせて実施することが好ましい。
　また、本実施形態のアクティブマトリクス基板５では、第１の実施形態と同様に、液晶層の配向処理（ＰＳＡ技術を実施するための電圧印加処理）の際に、第２の共通配線５４ｒ、５４ｇ、及び５４ｂから電圧を印加する事も可能に構成されており、第１の共通配線４７から同時に電圧を印加することにより、当該配向処理に要する時間を短縮することができるように構成されている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、データバスラインＤにおける、実装端子ＤＴ３またはＤＴ４が接続されていない側の端部に接続された第３の薄膜トランジスタ（第３のスイッチング素子）５２と、複数の第３の薄膜トランジスタ５２に共通して接続される第２の共通配線５４が設けられている。これにより、本実施形態では、上記第１の共通配線４７の構成等の実装端子ＤＴ３またはＤＴ４側の構成を簡略化することができ、ドライバの実装領域が小さい場合でも、第２の薄膜トランジスタ（第２のスイッチング素子）４５をより容易に配置することができる。さらには、本実施形態では、ドライバの実装領域を狭くすることが可能となり、このため、さらなるアクティブマトリクス基板５、ひいては液晶表示装置１の外形縮小を行うことができる。また、補助容量電極（共通電極）ＣＳの補助容量電極駆動用信号配線ＣＳ１を配線する領域を大きくすること、つまり補助容量電極駆動用信号配線ＣＳ１を太くして、当該補助容量電極駆動用信号配線ＣＳ１の低抵抗化を図ることができる。この結果、補助容量電極ＣＳへの信号（電圧信号）の遅延に起因する、フリッカやシャドーイング等の表示不良の発生を抑制することができる。
　［第４の実施形態］
　図１６は、本発明の第４の実施形態にかかるアクティブマトリクス基板の主要部を説明する平面図である。図１７は、図１６に示したデータドライバの実装部及びその周辺部を説明する拡大平面図である。図１８は、図１６に示したアクティブマトリクス基板の要部構成を説明する図である。図１９は、図１８に示した実装端子と第２の薄膜トランジスタと金属電極を説明する拡大平面図である。図２０は、図１８のＸＸ－ＸＸ線断面図である。図２１は、図１８のＸＸＩ－ＸＸＩ線断面図である。
　図において、本実施形態と上記第１の実施形態との主な相違点は、第１の共通配線と実装端子に設けられた端子コンタクトホールとの間に第２の薄膜トランジスタを配置するとともに、実装端子の端子上層電極が第２の薄膜トランジスタの少なくとも一部を覆うように設けられている点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　つまり、図１６及び図１７において、本実施形態のアクティブマトリクス基板５では、データドライバ１６が実装される実装部（図に“ＤＡ”にて図示）が設けられており、この実装部には、後に詳述するように、第２のスイッチング素子としての第２の薄膜トランジスタ６１と連続的に設けられた実装端子ＤＴ５またはＤＴ６が設置されている。
　また、上記実装部には、複数の上記第２の薄膜トランジスタ６１、３本の第１の共通配線２４、複数の各第２の薄膜トランジスタ６１と３本のいずれかの第１の共通配線２４とを接続する接続配線３５、及び複数の各第２の薄膜トランジスタ６１のオン／オフ動作を制御する制御線２６が設けられている。これら各第２の薄膜トランジスタ６１、第１の共通配線２４、接続配線３５、及び制御線２６は、複数の各データバスラインＤに対する検査処理や静電対策、または上記液晶層の液晶分子の配向処理の際に行われる電圧印加処理などの所定の動作処理を行うために設置されている。
　また、図１８及び図１９に示すように、本実施形態のアクティブマトリクス基板５では、第１の実施形態のものと同様に、例えばＲＧＢの色毎に、引き出し線２２ｒ、２２ｇ、及び２２ｂが設けられている。これらの引き出し線２２ｒ、２２ｇ、及び２２ｂは、それぞれＲＧＢのデータバスラインＤに接続されている。また、これらの各引き出し線２２ｒ、２２ｇ、及び２２ｂには、上記実装端子ＤＴ５またはＤＴ６が端子コンタクトホールＨ４ａまたはＨ４ｂをそれぞれ介して接続されている。また、実装端子ＤＴ５またはＤＴ６には、第２の薄膜トランジスタ６１ａまたは６１ｂがそれぞれ接続されている。また、第２の薄膜トランジスタ６１ａまたは６１ｂには、ＲＧＢ毎に設けられた、いずれかの接続配線３５ｒ、３５ｇ、及び３５ｂが接続されている。また、接続配線３５ｒ、３５ｇ、及び３５ｂには、端子コンタクトホールＨ５ｒ、Ｈ５ｇ、及びＨ５ｂを介してＲＧＢ毎に設けられた第１の共通配線２４ｒ、２４ｇ、及び２４ｂがそれぞれ接続されている。これにより、ＲＧＢのデータバスラインＤは、ＲＧＢの色毎に、それぞれ第１の共通配線２４ｒ、２４ｇ、及び２４ｂに接続されるようになっており、ＲＧＢのデータバスラインＤ毎に、異なる検査信号を入力可能として、互いに独立した検査動作を行うことができるよう構成されている。
　以上のように、本実施形態のアクティブマトリクス基板５では、第１の実施形態のものと同様に、第１の共通配線２４ｒ、２４ｇ、及び２４ｂに、所定数のＲＧＢのデータバスラインＤが所定数の第２の薄膜トランジスタ６１ａまたは６１ｂを介して、それぞれ接続されて、ＲＧＢのデータバスラインＤ毎に、互いに独立した検査動作を行うことができるよう構成されているので、目視で不良を検出する検査を行うときに、ＲＧＢ単色表示が可能となり、データバスラインＤのリークを検出し易くできる。
　また、図１８及び図１９に示すように、実装端子ＤＴ５と連続的に構成された第２の薄膜トランジスタ６１ａと、実装端子ＤＴ６と連続的に構成された第２の薄膜トランジスタ６１ｂとは、２段千鳥配置（すなわち、隣接する２つの実装端子ＤＴ５及びＤＴ６を、直線方向で互いに異なる位置に配置されるように順次ずらして配置）に設けられている。
　また、引き出し線２２ｒ、２２ｇ、及び２２ｂでは、隣接する２本の一方の引き出し線２２が、ゲートバスラインＧと同じ導電層により形成され、隣接する２本の他方の引き出し線２２が、データバスラインＤと同じ導電層により形成されている（図２０及び図２１参照。）。
　具体的には、図２０に例示するように、引き出し線２２ｒは、基材５ａ上でゲートバスラインＧと同じ導電層により形成されている。また、第２の薄膜トランジスタ６１ａでは、そのゲート電極６１ａｇが基材５ａ上に構成されている。このゲート電極６１ａｇは、ゲートバスラインＧと同じ導電層により形成された上記制御線２６の分岐配線２６ａ（図１８）と一体的に構成されている。
　また、図２０に示すように、引き出し線２２ｒの端部は、実装端子ＤＴ５の第１の端子下層電極３６ａとして用いられている。また、この実装端子ＤＴ５では、データバスラインＤと同じ導電層により形成された第２の端子下層電極３６ｂと、画素電極１９と同じ導電層により形成された端子上層電極３４とが設けられている。そして、この実装端子ＤＴ５では、ゲート絶縁膜２９と、チャネル保護層３０と、層間絶縁膜３１及び３３とに形成された上記端子コンタクトホールＨ４ａを介して、第１の端子下層電極３６ａと第２の端子下層電極３６ｂとが互いに接続され、さらに第２の端子下層電極３６ｂと端子上層電極３４とが互いに接続されている。
　また、第２の端子下層電極３６ｂは、第２の薄膜トランジスタ６１ａのドレイン電極６１ａｄと一体的に構成されている。また、第２の薄膜トランジスタ６１ａでは、そのソース電極６１ａｓはドレイン電極６１ａｄと同様に、データバスラインＤと同じ導電層により形成されており、さらには、図２０に例示するように、ソース電極６１ａｓは、上記接続配線３５ｒの端部を構成している。
　また、第２の薄膜トランジスタ６１ａでは、その半導体層６１ａｈは第１の薄膜トランジスタ１８の半導体層１８ｈと同様に、例えば酸化物半導体によって構成されている。
　また、実装端子ＤＴ５の端子上層電極３４は、第２の薄膜トランジスタ６１ａの少なくとも一部を覆うように形成されており、この端子上層電極３４には、データドライバ１６のバンプ（電極）が接続されるようになっている。
　また、図２１に例示するように、基材５ａ上には、ゲートバスラインＧと同じ導電層により形成された第３の端子下層電極３７ａが設けられている。また、第２の薄膜トランジスタ６１ｂでは、そのゲート電極６１ｂｇが基材５ａ上に構成されている。このゲート電極６１ｂｇは、ゲートバスラインＧと同じ導電層により形成された上記制御線２６の分岐配線２６ｂ（図１８）と一体的に構成されている。
　また、図２１に示すように、データバスラインＤと同じ導電層により形成された引き出し線２２ｒの一部分（端部）が、実装端子ＤＴ６の第４の端子下層電極３７ｂとして用いられている。また、この実装端子ＤＴ６では、画素電極１９と同じ導電層により形成された端子上層電極３４が設けられている。そして、この実装端子ＤＴ６では、ゲート絶縁膜２９と、チャネル保護層３０と、層間絶縁膜３１及び３３とに形成された上記端子コンタクトホールＨ４ｂを介して、第３の端子下層電極３７ａと第４の端子下層電極３７ｂとが互いに接続され、さらに第４の端子下層電極３７ｂと端子上層電極３４とが互いに接続されている。
　また、第２の端子下層電極３７ｂは、第２の薄膜トランジスタ６１ｂのドレイン電極６１ｂｄと一体的に構成されている。また、第２の薄膜トランジスタ６１ｂでは、そのソース電極６１ｂｓはドレイン電極６１ｂｄと同様に、データバスラインＤと同じ導電層により形成されており、さらには、図２１に例示するように、ソース電極６１ｂｓは、上記接続配線３５ｒの端部を構成している。
　また、第２の薄膜トランジスタ６１ｂでは、その半導体層６１ｂｈは第１の薄膜トランジスタ１８の半導体層１８ｈと同様に、例えば酸化物半導体によって構成されている。
　また、実装端子ＤＴ６の端子上層電極３４は、第２の薄膜トランジスタ６１ｂの少なくとも一部を覆うように形成されており、この端子上層電極３４には、データドライバ１６のバンプ（電極）が接続されるようになっている。
　また、図１８に示すように、引き出し線２２ｒ、２２ｇ、及び２２ｂにおいて、制御線２６の分岐配線２６ａとの交差部には、幅寸法が細く形成された幅細部２２ｒａ、２２ｇａ、及び２２ｂａがそれぞれ設けられている。
　同様に、接続配線３５ｒ、３５ｇ、及び３５ｂにおいて、制御線２６の分岐配線２６ｂとの交差部には、幅寸法が細く形成された幅細部３５ｒａ、３５ｇａ、及び３５ｂａがそれぞれ設けられている。
　このように、幅細部２２ｒａ、２２ｇａ、及び２２ｂａと、幅細部３５ｒａ、３５ｇａ、及び３５ｂａとを設けることにより、分岐配線２６ａと引き出し線２２ｒ、２２ｇ、及び２２ｂとの各交差面積、及び分岐配線２６ｂと接続配線３５ｒ、３５ｇ、及び３５ｂとの各交差面積を抑制することができる。この結果、本実施形態のアクティブマトリクス基板５では、データバスラインＤでの信号遅延を抑制でき、データドライバ１６のチップ実装後（すなわち、液晶表示装置１の最終製品）の表示品位の低下を防ぐことができる。また、検査時において、制御線２６に対する検査用制御信号の遅延を抑制することができるため、検査表示を行ったときに、表示ムラを容易に少なくすることができ、不良の誤検出を抑えることができる。
　また、上記の説明以外に、例えば制御線２６の各分岐配線２６ａ及び２６ｂの幅寸法を小さくして、対応する引き出し線２２及び接続配線３５との交差面積を小さくする構成でもよい。すなわち、上記交差部において、引き出し線２２及び接続配線３５と分岐配線２６ａ及び２６ｂの少なくとも一方の配線を細くする構成でもよい。
　さらに、図１８において、液晶表示装置１の最終製品では、第２の薄膜トランジスタ６１ａ及び６１ｂは、オフ状態にされている。これにより、液晶表示装置１の最終製品では、その表示品位の低下（シャドーイング）を防ぐことができる。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、実装端子ＤＴ５において、端子上層電極３４と第１及び第２の端子下層電極３６ａ及び３６ｂとが端子コンタクトホールＨ４ａを介して接続されている。また、実装端子ＤＴ６において、端子上層電極３４と第３及び第４の端子下層電極３７ａ及び３７ｂとが端子コンタクトホールＨ４ｂを介して接続されている。第２の薄膜トランジスタ（第２のスイッチング素子）６１ａが、第１の共通配線２４と端子コンタクトホールＨ４ａとの間に配置され、第２の薄膜トランジスタ（第２のスイッチング素子）６１ｂが、第１の共通配線２４と端子コンタクトホールＨ４ｂとの間に配置されている。端子上層電極３４が、第２の薄膜トランジスタ６１ａまたは６１ｂの少なくとも一部を覆うように設けられている。これにより、端子上層電極３４とデータドライバ１６のドライバチップ（のバンプ）との接続面積が小さくならないため、接続不良が発生することを抑制できる。そのため、本実施形態のアクティブマトリクス基板５では、データドライバ１６の実装領域が小さい場合でも、第２の薄膜トランジスタ６１ａ及び６１ｂを容易に配置することができる。また、このように、第２の薄膜トランジスタ６１ａ及び６１ｂの配置領域を小さくすることができることから、アクティブマトリクス基板５、ひいては液晶表示装置１の外形寸法を容易に低減することができる。
　また、本実施形態では、実装端子ＤＴ５において、ゲートバスラインＧと同じ導電層により形成された引き出し線の端部によって構成された第１の端子下層電極３６ａと、第２の薄膜トランジスタ６１ａのドレイン電極６１ａｄと一体的に構成されるとともに、データバスラインＤと同じ導電層により形成された第２の端子下層電極３６ｂとが含まれている。さらに、端子コンタクトホールＨ４ａでは、第１及び第２の端子下層電極３６ａ及び３６ｂが互いに接続されている。これにより、本実施形態では、ゲートバスラインＧと同じ導電層により形成された引き出し線２２と、データバスラインＤと同じ導電層により形成された第２の薄膜トランジスタ６１ａのドレイン電極６１ａｄとの繋ぎ替えを、端子コンタクトホールＨ４ａで行うことができ、当該繋ぎ替えのための領域（繋ぎ替え部７０）の設置を省略することが可能となって、アクティブマトリクス基板５の外形寸法を容易に低減することができる。
　また、本実施形態では、実装端子ＤＴ６において、ゲートバスラインＧと同じ導電層により形成された第３の端子下層電極３７ａと、データバスラインＤと同じ導電層により形成された引き出し線２２の端部によって構成されるとともに、第２の薄膜トランジスタ６１ｂのドレイン電極６１ｂｄと一体的に構成された第４の端子下層電極３７ｂとが含まれている。さらに、端子コンタクトホールＨ４ｂでは、第３及び第４の端子下層電極３７ａ及び３７ｂが互いに接続されている。これにより、本実施形態では、引き出し線２２の構成に関わらず、実装端子ＤＴ５及びＤＴ６の構成を全て同じ構成とすることができ、実装端子ＤＴ５及びＤＴ６へのデータドライバ（ドライバ）１６の実装状態を容易に検査することができる。
　具体的には、データドライバ１６のドライバチップと実装端子ＤＴ５またはＤＴ６との接続は、異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）を介して行うが、ドライバチップ実装後の接触検査として、ＡＣＦの導電層に含まれる導電粒子の圧痕検査を行う場合がある。この圧痕検査は、導電性粒子によって実装端子ＤＴ５またはＤＴ６に形成される凹凸形状を、アクティブマトリクス基板５の裏面から観察して、ドライバチップ（のバンプ）と実装端子ＤＴ５またはＤＴ６間の導電性粒子の数を計測する検査である。実装端子ＤＴ５及びＤＴ６において、その膜構成が異なると、その判定基準が煩雑になるという問題を生じることがあるが、本実施形態では、実装端子ＤＴ５及びＤＴ６の各膜構成を同じにしているので、このような問題が生じるのを防ぐことができる。
　尚、上記の説明以外に、複数の端子コンタクトホールを実装端子ＤＴ５またはＤＴ６に設ける構成でもよい。
　具体的にいえば、実装端子ＤＴ５またはＤＴ６において、例えば２つの端子コンタクトホールを設けてもよい。この場合、実装端子ＤＴ５またはＤＴ６とデータドライバ１６との接触不良を容易に低減することができる。また、２つの端子コンタクトホールを設けることにより、第４の実施形態のものに比べて、端子上層電極３４の実装端子ＤＴ５またはＤＴ６の部分と、端子上層電極３４の第２の薄膜トランジスタ６１ａまたは６１ｂを覆う部分との段差を小さくすることができる。これにより、データドライバ１６のドライバチップのバンプ（電極）を実装する際の接触不良を低減することができる。尚、第４の実施形態での実装端子ＤＴ５及びＤＴ６では、その端子コンタクトホールＨ４ａ及びＨ４ｂの各面積が大きいため、当該端子コンタクトホールＨ４ａ及びＨ４ｂの形成不良を低減することができる。
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、上記の説明では、本発明を透過型の液晶表示装置に適用した場合について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、複数の画素を有する有効表示領域と、画素を駆動するための信号を伝達する配線を有するあらゆる表示装置に対して本発明のアクティブマトリクス基板を適用することができる。例えば、有機ＥＬディスプレイ、又は、マイクロカプセル型電気泳動方式の表示装置その他表示装置に本発明を適応することができる。マイクロカプセル型電気泳動方式の表示装置は、例えば、有効表示領域に形成されたマイクロカプセル層に画素ごとに電圧を印加することで、画像を表示する構成とすることができる。表示装置は、例えば、画素ごとに設けられた画素電極にスイッチング素子を介して接続された有効表示領域の配線と、有効表示領域の配線に接続された引き出し線を備える基板を備える構成とすることができ、この基板を例えば、上記実施形態におけるアクティブマトリクス基板のように構成することができる。また、このような表示装置以外に、本発明のアクティブマトリクス基板は、例えばＸ線検出装置用のセンサ基板等の各種センサ基板に適用することができる。
　また、上記の説明では、ゲートバスラインＧ上にゲート絶縁膜（絶縁膜）２９を介してデータバスラインＤを設けた場合について説明したが、本発明のアクティブマトリクス基板はゲートバスラインＧとデータバスラインＤとが絶縁膜を介して互いに異なる層に設けられたものであればよく、データバスラインＤ上に絶縁膜を介してゲートバスラインＧを設けてもよい。
　また、上記の説明では、実装端子ＤＴを２段千鳥配置にした構成について説明したが、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えば実装端子ＤＴを３段千鳥配置に構成してもよい（すなわち、隣接する３つの実装端子ＤＴを、直線方向で互いに異なる位置に配置されるように順次ずらして配置してもよい。）。
　また、上記の説明では、垂直配向モードの一種であるＣＰＡモードの液晶パネル（いわゆる、縦電界の液晶パネル）に適用した場合について説明したが、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えばフィッシュボーン型の画素電極を用いた他の垂直配向モードの液晶パネルや、水平配向モードの液晶パネル（いわゆる、横電界の液晶パネル）にも適用することができる。
　具体的には、フィッシュボーン型の画素電極は、水平方向（ゲートバスラインの延びる方向）の右向きを０°として反時計回りに正の角度をとる方位角で表わすと、例えば、４５°、１３５°、２２５°、および３１５°のそれぞれに延びる複数の細長電極部分（枝部）を有している。細長電極部分の間には、対応する方向に延びる細長い切り欠き（スリット）が設けられている。また、フィッシュボーン型の画素電極は、画素の中央部を垂直方向（データバスラインの延びる方向）に沿って延びる背骨部（幹部）を有している。細長電極部分のそれぞれは背骨部に接続されている。
　細長電極部分（またはスリット）の延びる方向は、画素Ｐを縦横２×２に４等分することによって得られる４領域のそれぞれで互いに異なっている。これによって、電圧印加時には、１つの画素Ｐ内において、４領域に対応する４つの液晶配向領域（４ドメイン液晶配向）が形成される。液晶ドメイン内では液晶分子の配向状態がほぼ同等であるとともに、異なるドメインでは液晶分子の配向状態が互いに異なる。
　より具体的には、フィッシュボーン型の画素電極と対向電極２０との間に電圧が印加されたとき、それぞれのドメインにおいて、液晶分子は、スリットの延びる方向に平行、且つ、液晶分子の上端部が画素Ｐの内側に向って倒れるように配向する。
　また、フィッシュボーン型の画素電極を用いた垂直配向モードでは、対向基板４の配向制御用の配向制御突起ＣＴ等の構造物は必須の構成ではない。
　さらに、フィッシュボーン型の画素電極を用いた垂直配向モードでは、ＣＰＡモードと同様に、上記ポリマー配向支持技術（ＰＳＡ技術）と併せて実施することが好ましい。
　また、水平配向モードの液晶パネルでは、水平配向膜がアクティブマトリクス基板５と対向基板４の各内側表面上に設けられており、さらに液晶層に、誘電率異方性が正の液晶が使用されている。さらに、共通電極としての補助容量電極を対向電極として利用している。そして、水平配向モードの液晶パネルでは、画素電極に互いに平行なスリット（例えば、２～４μｍ幅）を複数本形成し、上記対向電極（共通電極）との間で横電界を生じさせることで、液晶の配向を制御するようになっている。また、この水平配向モードでは、対向基板４に対向電極２０を形成する必要はない。さらに、この水平配向モードでは、共通電極としての対向電極が、補助容量電極と同様に、透明電極材料により構成されるとともに、画素電極の下方に設けられている。また、水平配向モードでは、共通電極としての対向電極が、補助容量電極と異なり、画素電極の上方に設けられる場合もある。この場合、画素電極には、前記のスリットが形成されず、対向電極に互いに平行なスリット（例えば、２～４μｍ幅）が複数本形成される。
　また、上記の説明では、実装端子ＤＴの端子上層電極３４、４３、または６０が画素電極１９と同じ導電層によって形成されている場合について説明したが、本発明のアクティブマトリクス基板は、これに限定されるものではなく、端子上層電極と画素電極とを互いに異なる導電層によって形成してもよい。例えば、水平配向モードの液晶パネルにおいて、共通電極としての対向電極が、画素電極の上方に設けられる場合に、端子上層電極を対向電極と同じ層に形成してもよい。また、画素電極や対向電極と異なる導電層を新たに追加して、端子上層電極を形成することも可能である。
　但し、上記の各実施形態のように、端子上層電極と画素電極とを同じ導電層によって形成する場合の方が、構造簡単で、かつ、製造工程を簡略化したアクティブマトリクス基板を容易に構成することができる点で好ましい。
　また、上記第１～第４の実施形態の説明では、アクティブマトリクス基板上にゲートドライバをモノリシックに形成した構成について説明した。しかしながら、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えばゲートドライバとデータドライバとを一体的に構成したドライバチップ（ドライバＩＣ）をアクティブマトリクス基板上に実装する構成でもよい。
　また、上記の説明では、データバスラインとデータドライバとの間に第２の薄膜トランジスタ（第２のスイッチング素子）を設け、金属電極にて形成した遮光膜により、第２のスイッチング素子を遮光する構成について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、ゲートバスラインとゲートドライバとの間に第２のスイッチング素子を設け、金属電極にて形成した遮光膜により、第２のスイッチング素子を遮光してもよい。
　また、上記の説明では、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の色毎の画素にデータバスラインを設けた構成について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、例えば１本のデータバスラインに対して、ＲＧＢの画素を順次設ける構成でもよい。
　また、上記の説明では、３色毎の画素にデータバスラインを設けた構成について説明したが、４色以上（例えばＲＧＢ＋Ｙｅｌｌｏｗや、ＲＧＢ＋Ｗｈｉｔｅ）であってもよい。
　また、上記の説明では、第１～第３の各スイッチング素子として、薄膜トランジスタを用いた場合について説明したが、本発明のスイッチング素子はこれに限定されるものではなく、例えば他の電界効果トランジスタを使用することもできる。
　また、上記の説明以外に、上記第１～第４の各実施形態を適宜組み合わせたものでもよい。
　本発明は、製造工程を増加させることなく、第２のスイッチング素子を容易に保護することができるコスト安価なアクティブマトリクス基板、及びこれを用いた表示装置に対して有用である。
　１　液晶表示装置（表示装置）
　５　アクティブマトリクス基板
　５ａ　基材
　１６　データドライバ
　１７、１７ａ、１７ｂ　ゲートドライバ
　１８　第１の薄膜トランジスタ（第１のスイッチング素子）
　１８ｄ　ドレイン電極
　１８ｓ　ソース電極
　１８ｇ　ゲート電極
　１８ｈ　半導体層
　１９　画素電極
　２２、２２ｒ、２２ｇ、２２ｂ　引き出し線
　２３、２３ｒ、２３ｇ、２３ｂ、４５、４５ａ、４５ｂ、６１、６１ａ、６１ｂ　第２の薄膜トランジスタ（第２のスイッチング素子）
　２３ａｄ、２３ｂｄ、４５ａｄ、４５ｂｄ、６１ａｄ、６１ｂｄ　ドレイン電極
　２３ａｓ、２３ｂｓ、４５ａｓ、４５ｂｓ、６１ａｓ、６１ｂｓ　ソース電極
　２３ａｇ、２３ｂｇ、４５ａｇ、４５ｂｇ、６１ａｇ、６１ｂｇ　ゲート電極
　２３ａｈ、２３ｂｈ、４５ａｈ、４５ｂｈ、６１ａｈ、６１ｂｈ　半導体層
　２４、２４ｒ、２４ｇ、２４ｂ、４７　第１の共通配線
　２９　ゲート絶縁膜（絶縁膜）
　３１、３２、３３　層間絶縁膜
　３４　端子上層電極
　３６ａ　端子下層電極（第１の端子下層電極）
　３６ｂ　端子下層電極（第２の端子下層電極）
　３７ａ　端子下層電極（第３の端子下層電極）
　３７ｂ　端子下層電極（第４の端子下層電極）
　４４　金属電極（遮光膜）
　５２　第３の薄膜トランジスタ（第３のスイッチング素子）
　５４、５４ｒ、５４ｇ、５４ｂ　第２の共通配線
　Ｇ、Ｇ１～ＧＮ　ゲートバスライン
　Ｄ、Ｄ１～ＤＭ　データバスライン
　Ａ　有効表示領域
　ＦＡ　ファンアウト部
　ＤＴ１～ＤＴ６　実装端子
　Ｈ４ａ、Ｈ４ｂ　端子コンタクトホール
　ＣＳ　補助容量電極（共通電極）
　ＣＳａ　電極膜

Claims (15)

  1. 　基材と、
    　前記基材上に設けられたゲートバスラインと、
    　前記ゲートバスラインと絶縁膜を介して異なる層に設けられたデータバスラインと、
    　前記ゲートバスラインと前記データバスラインに接続された第１のスイッチング素子と、
    　前記第１のスイッチング素子を覆うように設けられた、少なくとも１層の層間絶縁膜と、
    　前記第１のスイッチング素子に接続された画素電極と、
    　透明電極材料によって構成されるとともに、前記画素電極の上方または下方に設けられた共通電極と、
    　前記ゲートバスラインまたは前記データバスラインにドライバからの信号を供給するための実装端子と、
    　前記実装端子と、前記ゲートバスラインまたは前記データバスラインとを接続する引き出し線と、
    　複数の前記引き出し線に、それぞれ接続された複数の第２のスイッチング素子と、
    　前記複数の第２のスイッチング素子に共通して接続される第１の共通配線を備え、
    　前記画素電極の上方または下方に金属電極が設けられ、
    　前記複数の各第２のスイッチング素子の少なくとも一部は、前記金属電極にて形成した遮光膜によって覆われるとともに、
    　前記遮光膜は、前記層間絶縁膜及び前記共通電極の少なくとも一方に覆われている、
    　ことを特徴とするアクティブマトリクス基板。
  2. 　前記複数の各第２のスイッチング素子は、複数の前記ゲートバスラインと複数の前記データバスラインとがマトリクス状に配線されるとともに、複数の前記画素電極がマトリクス状に設けられた有効表示領域の外側に設けられている請求項１に記載のアクティブマトリクス基板。
  3. 　前記金属電極は、前記共通電極の上層または下層に直接的に接するように設けられている請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記ゲートバスラインまたは前記データバスラインにおける、前記実装端子が接続されていない側の端部に接続された第３のスイッチング素子と、
    　複数の前記第３のスイッチング素子に共通して接続される第２の共通配線を備えている請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  5. 　複数の前記第２の共通配線が設けられるとともに、
    　前記複数の各第２の共通配線には、所定数の前記第３のスイッチング素子が接続されている請求項４に記載のアクティブマトリクス基板。
  6. 　複数の前記第１の共通配線が設けられるとともに、
    　前記複数の各第１の共通配線には、所定数の前記第２のスイッチング素子が接続されている請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
  7. 　複数の前記引き出し線において、隣接する２本の一方の引き出し線が、前記ゲートバスラインと同じ導電層により形成され、
    　隣接する２本の他方の引き出し線が、前記データバスラインと同じ導電層により形成されている請求項１～６のいずれか１項に記載のアクティブマトリクス基板。
  8. 　前記第１の共通配線が、複数設けられ、
    　前記ゲートバスラインと同じ導電層により形成された前記引き出し線における、隣接する２本の引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されており、
    　前記データバスラインと同じ導電層により形成された前記引き出し線における、隣接する２本の引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されている請求項７に記載のアクティブマトリクス基板。
  9. 　前記引き出し線は、前記ゲートバスラインまたは前記データバスラインが配置される方向に対して角度をもって配置されるファンアウト部を含み、
    　前記第１の共通配線の少なくとも一部と、前記第２のスイッチング素子の少なくとも一部は、それぞれ前記ファンアウト部と前記実装端子との間に配置されている請求項１～８のいずれか１項に記載のアクティブマトリクス基板。
  10. 　前記実装端子では、端子上層電極と、前記ゲートバスラインと同じ導電層及び前記データバスラインと同じ導電層の少なくとも一方で形成された端子下層電極とが、前記層間絶縁膜のうちの少なくとも１層に形成された、端子コンタクトホールを介して接続され、
    　前記複数の各第２のスイッチング素子は、前記第１の共通配線と前記端子コンタクトホールとの間に配置され、
    　前記端子上層電極が、前記複数の各第２のスイッチング素子の少なくとも一部を覆うように設けられている請求項１～８のいずれか１項に記載のアクティブマトリクス基板。
  11. 　前記実装端子には、前記ゲートバスラインと同じ導電層により形成された引き出し線の端部によって構成された第１の端子下層電極と、
    　前記第２のスイッチング素子の電極と一体的に構成されるとともに、前記データバスラインと同じ導電層により形成された第２の端子下層電極とが含まれるとともに、
    　前記端子コンタクトホールでは、前記第１及び第２の端子下層電極が互いに接続されている請求項１０に記載のアクティブマトリクス基板。
  12. 　前記実装端子には、前記ゲートバスラインと同じ導電層により形成された第３の端子下層電極と、
    　前記データバスラインと同じ導電層により形成された引き出し線の端部によって構成されるとともに、前記第２のスイッチング素子の電極と一体的に構成された第４の端子下層電極とが含まれるとともに、
    　前記端子コンタクトホールでは、前記第３及び第４の端子下層電極が互いに接続されている請求項１０に記載のアクティブマトリクス基板。
  13. 　前記端子上層電極が、前記画素電極と同じ導電層によって形成されている請求項１０に記載のアクティブマトリクス基板。
  14. 　前記第１及び第２の各スイッチング素子では、酸化物半導体が用いられている請求項１～１３のいずれか１項に記載のアクティブマトリクス基板。
  15. 　請求項１～１４のいずれか１項に記載のアクティブマトリクス基板を用いたことを特徴とする表示装置。
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