WO2014068789A1 - メモリ制御装置 - Google Patents

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WO2014068789A1
WO2014068789A1 PCT/JP2012/078628 JP2012078628W WO2014068789A1 WO 2014068789 A1 WO2014068789 A1 WO 2014068789A1 JP 2012078628 W JP2012078628 W JP 2012078628W WO 2014068789 A1 WO2014068789 A1 WO 2014068789A1
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memory
read
address
command
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PCT/JP2012/078628
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Inventor
浩士 跡部
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三菱電機株式会社
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a technique for processing a read request for requesting reading of payload data from a memory.
  • ECC Error Correcting Code
  • a parity bit may be added to the payload data.
  • memory elements are added in the width direction exclusively for the added ECC and parity bits (horizontal ECC, horizontal parity).
  • horizontal ECC horizontal parity
  • a special x9-bit memory instead of a x8-bit memory.
  • the addition of a memory element and the use of a special memory are often disadvantageous in cost and difficult to obtain parts.
  • One solution is to use vertical ECC and vertical parity, which do not require increasing the memory in the width direction by storing the ECC in the depth direction instead of the width direction (hereinafter referred to as vertical ECC). To describe).
  • the second data (second data) read from the memory is also used in subsequent reads that include the ECC.
  • the request request source manages the payload data in the data arrangement of FIG. 1
  • the memory manages the payload data and the ECC in the data arrangement of FIG. 2, the data at address 0000h in FIG.
  • the following data read is performed.
  • the data is read from the memory in the order of data at address 0000h (D0 to D3) and data at address 0004h (ECC0 to D6) in FIG. 2, and error correction is performed on the read D0 to D3 using ECC0.
  • D0 to D3 after error correction are output to the request source.
  • D4 to D7 when there is a read request for data (D4 to D7) at address 0004h in FIG. 1, the following data read is performed.
  • the data is read from the memory in the order of data at addresses 0004h (ECC0 to D6) and data at addresses 0008h (D7 to D9) in FIG. 2, and error correction is performed on the read D4 to D7 using ECC1.
  • D4 to D7 after error correction are output to the request source.
  • bus control is performed so that the next read request is not received before the parity check result is output, and the read request is sent until the data transfer after the parity check.
  • There is a technique for waiting for example, Patent Document 1).
  • Patent Document 1 can guarantee that one transaction from a read request to a read data return is completed, but has a problem that it cannot cope with data transfer to a pipeline type memory.
  • the present invention has been made in view of the above circumstances, and even in a pipeline type memory, reading of duplicate data is avoided, a limited memory bandwidth is efficiently used, and memory access is performed.
  • the main purpose is to reduce power consumption in
  • the memory control device includes: Each has a plurality of addresses where data for a predetermined data width is stored, error correction data is set for the payload data for the data width, and the payload data for the data width corresponding to the data width has an error
  • a memory control device that processes a read request that requests reading of payload data from a memory in which correction data is stored over two adjacent addresses and data is read out in address units, A cache area for caching data read from the memory;
  • a read request input unit for inputting a read request for requesting reading of payload data of an integral multiple of the data width;
  • Stored is request payload data which is payload data requested by a read request input by the read request input unit, and corresponding error correction data which is error correction data used for error correction of the request payload data 2
  • a cache determination unit that determines whether data of any one of the read candidate addresses that are two or more addresses is cached or scheduled to be cached in the cache area; When the cache determination unit determines that the data of any one of the two or more read candidate addresses
  • a partial read command instructing reading of data from an address other than the cache address among the read candidate addresses is stored after a predetermined delay time has elapsed from the timing at which the partial read command can be output to the memory. Output to.
  • FIG. 6 is a diagram showing an example of data arrangement not including ECC according to the first embodiment.
  • FIG. 6 is a diagram showing an example of arrangement of data to which a vertical ECC according to the first embodiment is added.
  • FIG. 3 is a diagram illustrating a memory control device, a request request source, and a memory according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example of the memory control device according to the first embodiment.
  • FIG. 3 is a diagram illustrating an operation example of the memory control device according to the first embodiment.
  • FIG. 3 is a diagram illustrating an operation example of the memory control device according to the first embodiment.
  • FIG. 4 is a diagram illustrating a memory control device, a request request source, and a memory according to the second embodiment.
  • FIG. 9 is a flowchart showing an operation example of the memory control device according to the second embodiment.
  • FIG. 9 is a flowchart showing an operation example of the memory control device according to the second embodiment.
  • FIG. 10 is a diagram illustrating a memory control device, a request request source, and a memory according to the third embodiment.
  • FIG. 9 is a flowchart showing an operation example of the memory control device according to the third embodiment.
  • FIG. 9 is a timing chart illustrating an operation example of the memory control device according to the second embodiment.
  • FIG. 9 is a timing chart illustrating an operation example of the memory control device according to the second embodiment.
  • FIG. 10 is a timing chart illustrating an operation example of the memory control device according to the third embodiment.
  • a memory control device corresponding to a non-pipeline type memory will be described, and in the second and third embodiments, a memory control device corresponding to a pipeline type memory will be described.
  • the previous value holding unit and the internal buffer are used in order to avoid redundant reading of the second data.
  • the memory control devices according to the second and third embodiments corresponding to the pipeline type memory also use the previous value holding unit and the internal buffer in order to avoid the redundant reading of the second data. Since the method of using the previous value holding unit and the internal buffer in the memory control device is common to the first to third embodiments, the non-pipeline type memory is used in the first embodiment in consideration of ease of understanding.
  • the operation of the control device will be described. Then, on the premise of the operation in the first embodiment, in the second and third embodiments, operations unique to the pipeline method will be described.
  • FIG. 1 shows a vertical ECC memory layout in which 1 byte is added to every 4 bytes.
  • the ECC is arranged in the order in which the ECC is arranged after the data.
  • the ECC arrangement method may be as long as the data and the ECC are arranged in two adjacent lines. For example, “EEC0” may be arranged before payload data “D0”.
  • the data assigned to the same address can be expanded.
  • FIG. 3 shows the memory control device 100, the request request source 101, and the memory 105 according to the first embodiment.
  • the request request source 101 issues a read / write request to the memory 105.
  • the request request source 101 is, for example, a CPU (Central Processing Unit).
  • the request request source 101 recognizes the arrangement of payload data, for example, in the format shown in FIG.
  • the memory 105 for example, payload data and ECC as error correction data are arranged in the format shown in FIG. Data is read from the memory 105 in units of addresses.
  • the memory 105 is a memory to be controlled by the memory control device 100.
  • the memory control device 100 includes a memory address conversion unit 106, an internal buffer A 109, an internal buffer management unit 107, an internal buffer information storage unit 112, a hit determination unit 113, a previous value holding unit 104, a data selection unit 108, a data alignment unit 103, and The ECC correction unit 102 is configured.
  • Each component of the memory control device 100 is hardware such as an element, a device, or a circuit.
  • Each component of the memory control device 100 is, for example, a semiconductor circuit group in a chip set.
  • the memory address conversion unit 106, the internal buffer management unit 107, the internal buffer information storage unit 112, the data selection unit 108, the data alignment unit 103, and the ECC correction unit 102 may be realized using a program.
  • the memory address conversion unit 106 inputs a read request from the request request source 101.
  • the memory address conversion unit 106 converts the address of the input read request into an address on the memory 105 in which the vertical ECC is arranged. For example, if there is a read request for the data (D0 to D3) at address 0000h in FIG. 1 from the request request source 101, the memory address conversion unit 106 reads the data at address 0000h (D0 to D3) and address 0004h in FIG. Address conversion to data (ECC0 to D6).
  • the addresses after the address conversion by the memory address conversion unit 106 are referred to as read candidate addresses (in the above example, addresses 0000h and 0004h in FIG. 2 are read candidate addresses).
  • payload data requested by a read request from the request request source 101 is referred to as request payload data (in the above example, D0 to D3 are request payload data).
  • the ECC used for error correction of request payload data is referred to as corresponding error correction data or corresponding ECC (in the above example, ECC0 is the corresponding error correction data).
  • the memory address conversion unit 106 outputs a read command for instructing data read to the memory 105 based on the address conversion result and the determination result of the hit determination unit 113.
  • information input from the request request source 101 by the memory address conversion unit 106 is referred to as a read request
  • information output from the memory address conversion unit 106 to the memory 105 is referred to as a read command.
  • the memory address conversion unit 106 If the hit determination unit 113 determines a hit, the memory address conversion unit 106 outputs a partial read command to the memory 105.
  • the partial read command is a command for instructing to read data from addresses other than the addresses that are cached in the internal buffer A 109 (referred to as cache addresses) among the read candidate addresses.
  • the memory address conversion unit 106 If there is a miss determination in the hit determination unit 113, the memory address conversion unit 106 outputs a whole area read command to the memory 105.
  • the whole area read command is a command for instructing reading of data from the whole area of the read candidate address.
  • the memory address conversion unit 106 corresponds to an example of a read request input unit and a command output unit.
  • the internal buffer A109 is an example of a cache area. In FIG. 1, only one internal buffer is shown, but a plurality of internal buffers can be arranged.
  • the internal buffer management unit 107 manages the internal buffer A109. More specifically, the internal buffer management unit 107 selects data to be stored in the internal buffer A 109 from the data read from the memory 105, and stores the selected data in the internal buffer A 109. Of the data read from the memory 105 in response to the read command output from the memory address conversion unit 106, the last data (referred to as the last data) includes data that is neither the request payload data nor the corresponding ECC. In such a case, the internal buffer management unit 107 stores the tail data in the internal buffer A 109. For example, when there is a read request for the data (D0 to D3) at address 0000h in FIG.
  • the last data (address 0004h) read from the memory 105 in response to this whole area read command includes ECC0 to D6.
  • ECC0 corresponds to the corresponding ECC, but D4 to D6 are not request payload data. Therefore, the internal buffer management unit 107 stores the data (ECC0 to D6) at address 0004h in the internal buffer A109.
  • the memory address conversion unit 106 uses the data at the address 0020h (D1a to D1c) in FIG. Address conversion to address data (D1d to ECC7) is performed. If the data at address 0020h (D1a to D1c) is not stored in the internal buffer A109, a miss determination is made, and an entire area read command for instructing reading of the data at address 0020h and the data at address 0024h is output. The last data (address 0024h) read from the memory 105 in response to this whole area read command includes D1d to ECC7.
  • D1d to D1f correspond to request payload data
  • ECC7 corresponds to a corresponding ECC. Therefore, the internal buffer management unit 107 does not store the data at address 0024h (D1d to ECC7) in the internal buffer A109.
  • the internal buffer management unit 107 corresponds to an example of a cache management unit.
  • the hit determination unit 113 determines whether or not the data of some of the read candidate addresses acquired by the memory address conversion unit 106 has been cached in the internal buffer A109. If the data at some of the read candidate addresses has been cached in the internal buffer A 109, the hit determination is made, and if it has not been cached, the miss determination is made. The hit determination unit 113 calculates a continuous address from the “address of the internal buffer A” and the “distance information” in the internal buffer information storage unit 112 and determines whether or not the data has been cached in the internal buffer A 109. If it is a hit determination, the hit determination unit 113 outputs a hit signal to the memory address conversion unit 106. Note that the hit determination unit 113 corresponds to an example of a cache determination unit.
  • the address (address in FIG. 1) indicated by the read request from the request request source 101 is stored.
  • the “distance information A” in the internal buffer information storage unit 112 stores the address length of the address requested by the read request.
  • “address 0000h” is stored in “address of internal buffer A”
  • “4 bytes” is stored in “distance information A”.
  • the address and distance information are stored for each internal buffer. In FIG.
  • internal buffer A address and “distance information A” are managed separately, but only “internal buffer A address” may be used.
  • a value obtained by adding the address length to the address indicated in the read request is stored in “address of internal buffer A”. That is, when there is a read request at address 0000h in FIG. 1 from the request request source 101, “address 0004h” obtained by adding 4 bytes to address 0000h is stored in “address of internal buffer A”.
  • the previous value holding unit 104 is a register that holds the previous read data received from the memory 105 or the data of the internal buffer A 109.
  • the data selection unit 108 selects either the read data received from the memory 105 or the data in the internal buffer A 109 and outputs the selected data to the data alignment unit 103.
  • the data alignment unit 103 acquires the request payload data and the corresponding ECC from the data selected by the data selection unit 108 and the data of the previous value holding unit 104, and performs ECC correction on the acquired request payload data and the corresponding ECC. Align as you can.
  • a combination of the data alignment unit 103, the previous value holding unit 104, and the data selection unit 108 is referred to as a data acquisition unit 111.
  • the ECC correction unit 102 inputs the request payload data after alignment and the corresponding ECC from the data alignment unit 103, performs ECC correction of the request payload data using the corresponding ECC, and requests the request payload data after the ECC correction to the request request source 101. Is output.
  • the memory address conversion unit 106 receives a read request for reading 4 bytes from the address 0000h from the request request source 101 (S201).
  • the hit determination unit 113 determines whether the accepted read request hits the data stored in the internal buffer A 109 (S301). Specifically, the hit determination unit 113 calculates and determines a cache address from “the address of the internal buffer A” and “distance information A” of the internal buffer information storage unit 112. At this time, no data is stored in the internal buffer A109, so the determination result in S301 is No.
  • the memory address conversion unit 106 calculates an area (read candidate address) including 4-byte data (D0 to D3) and the corresponding ECC (ECC0), and a read command for instructing reading from the calculated area And the generated read command is output to the memory 105 (S202).
  • the memory address conversion unit 106 since the data is arranged across the addresses 0000h and 0004h, the memory address conversion unit 106 generates a read command (wide area read command) instructing the 8-byte read from the address 0000h. To do.
  • the memory address conversion unit 106 outputs the generated read command to the memory 105, and outputs the read command and the read request from the request request source 101 to the internal buffer management unit 107 and the data selection unit 108.
  • the memory 105 returns the data (D0 to D3) at the address 0000h, and the data selection unit 108 inputs the data at the address 0000h in the memory control device 100 (S203).
  • the data selection unit 108 notifies the data alignment unit 103 and the internal buffer management unit 107 of input of read data.
  • the internal buffer management unit 107 determines whether the input read data is the last data (S400). Since the data at address 0000h is not the last data, the determination result in S401 is No. The internal buffer management unit 107 receives the read command and the read request from the memory address conversion unit 106 and recognizes the data arrangement of FIG. 1 and the data arrangement of FIG. It can be determined that (the data at address 0000h) is not the last data. Since the input data at address 0000h is not the last data, the input read data is not held in the internal buffer A109.
  • the data alignment unit 103 determines whether the data can be aligned (S305). That is, the data alignment unit 103 determines whether the request payload data requested by the request request source 101 and the corresponding ECC can be obtained from the data from the memory 105 or the data in the internal buffer A 109 and the data in the previous value holding unit 104. to decide. At this time, data at address 0000h is input from the memory 105, but no data is stored in the previous value holding unit 104. Since the requested payload data and the corresponding ECC cannot be obtained only with the data at address 0000h, the data alignment unit 103 waits for the input of data at address 0004h (NO in S305).
  • the read data (address 0000h) is stored from the data selection unit 108 to the previous value holding unit 104 as the previous value.
  • the data alignment unit 103 receives the read command and the read request from the memory address conversion unit 106, and recognizes the data arrangement of FIG. 1 and the data arrangement of FIG. It can be determined whether or not.
  • the memory 105 returns the data (ECC0 to D6) at address 0004h, and in the memory control device 100, the data selection unit 108 inputs the data at address 0004h (S203).
  • the data selection unit 108 notifies the data alignment unit 103 and the internal buffer management unit 107 of input of read data.
  • the internal buffer management unit 107 determines whether the input read data is the last data (S400).
  • the data at address 0004h is the last data input from the memory 105 in response to the read command, and corresponds to the last data (YES in S400).
  • the internal buffer management unit 107 determines whether or not the input data at address 0004h includes subsequent payload data other than the request payload data and the corresponding ECC (S401).
  • Request payload data requested from the request request source 101 is D0 to D3, and the corresponding ECC is EEC0.
  • the data at address 0004h includes subsequent payload data D4 to D6. For this reason, the determination result of S401 is YES.
  • the internal buffer management unit 107 receives the read request from the memory address conversion unit 106 and recognizes the data arrangement of FIG. 1 and the data arrangement of FIG. It can be determined that .about.D6 is subsequent payload data that is neither request payload data nor corresponding ECC.
  • the internal buffer management unit 107 describes “0000h” in “address of internal buffer A” and “4” of 4-byte read in “distance information A” of the internal buffer information storage unit 112, and internal buffer A 109.
  • the data (ECC0 to D6) at the address 0004h are stored in (S402).
  • the data alignment unit 103 determines whether the data can be aligned (S305). That is, the data alignment unit 103 determines whether the request payload data requested by the request request source 101 and the corresponding ECC can be obtained from the data from the memory 105 or the data in the internal buffer A 109 and the data in the previous value holding unit 104. to decide. At this time, data at address 0004h is input from the memory 105, and data at address 0000h is stored in the previous value holding unit 104 as the previous value. Since the request payload data and the corresponding ECC are obtained from the data input from the memory 105 and the data of the previous value holding unit 104, the determination result in S305 is Yes.
  • the data alignment unit 103 receives the data (D0 to D3) at the address 0000h from the previous value holding unit 104, acquires the data (ECC0 to D6) at the address 0004h from the data selection unit 108, and requests payload data (D0). To D3) and the corresponding ECC (ECC0) are extracted, and the extracted data is aligned (S205).
  • the ECC correction unit 102 acquires the aligned data (D0 to D3 and ECC0) from the data alignment unit 103 and performs ECC correction of the request payload data D0 to D3 using ECC0
  • the request request source Request payload data D0 to D3 are returned to 101 (S206). Since all of the requested payload data has been returned, the processing is completed (S207).
  • request request source 101 receives a 4-byte read request from address 0004h.
  • the hit determination unit 113 determines whether the payload data requested by the read request hits the data stored in the internal buffer A109 (S301). That is, whether the hit determination unit 113 requests the read request received in S201 to read data at an address continuous to the address described in the “address of the internal buffer A” of the internal buffer information storage unit 112. to decide.
  • the hit determination unit 113 requests the read request received in S201 to read data at an address continuous to the address described in the “address of the internal buffer A” of the internal buffer information storage unit 112. to decide.
  • 4 bytes are added to “0000h address”. 0004h ”, which matches the read request request, so that the hit determination is made, and the determination result in S301 is Yes.
  • the memory address conversion unit 106 calculates an area (read candidate address) including 4-byte data (D4 to D7) and the corresponding ECC (ECC1). Referring to FIG. 2, since the data is arranged across the addresses 0004h and 0008h, the memory address conversion unit 106 normally generates a read command for instructing 8-byte read from the address 0004h. . However, since the data at address 0004h uses data in the internal buffer A109, the memory address conversion unit 106 generates a read command (partial read command) instructing reading of 4 bytes from 0008h, and stores the generated read command in the memory. It outputs to 105 (S302). The memory address conversion unit 106 outputs the generated read command to the memory 105, and outputs the read command and the read request from the request request source 101 to the internal buffer management unit 107 and the data selection unit 108.
  • an area read candidate address
  • ECC ECC
  • the internal buffer management unit 107 sends the data in the internal buffer A109 to the data alignment unit 103 via the data selection unit 108 (S303).
  • the data alignment unit 103 determines whether the data can be aligned (S305). That is, the data alignment unit 103 determines whether the request payload data requested by the request request source 101 and the corresponding ECC can be obtained from the data from the memory 105 or the data in the internal buffer A 109 and the data in the previous value holding unit 104. to decide. At this time, the internal buffer A 109 has data at address 0004h, and the previous value holding unit 104 also has data at address 0004h. Since the requested payload data and the corresponding ECC cannot be obtained only with the data at address 0004h, the data alignment unit 103 waits for the input of data at address 0008h (NO in S305). At this time, the data (address 0004h) in the internal buffer A 109 is stored as the previous value from the data selection unit 108 to the previous value holding unit 104.
  • the memory 105 returns the data at address 0008h (D7 to D9), and in the memory control device 100, the data selection unit 108 inputs the data at address 0008h (S203).
  • the data selection unit 108 notifies the data alignment unit 103 and the internal buffer management unit 107 of input of read data.
  • the internal buffer management unit 107 determines whether the input read data is the last data (S400).
  • the data at address 0008h is the last data input from the memory 105 in response to the read command, and corresponds to the last data (YES in S400).
  • the internal buffer management unit 107 determines whether the input data at address 0008h includes subsequent payload data other than the request payload data and the corresponding ECC (S401).
  • Request payload data requested from the request request source 101 is D4 to D7, and the corresponding ECC is EEC1.
  • the data at address 0008h includes subsequent payload data D8 to D9. For this reason, the determination result of S401 is YES.
  • the internal buffer management unit 107 describes “0004h” in “address of internal buffer A” and “4” of 4-byte read in “distance information A” of the internal buffer information storage unit 112, and internal buffer A 109.
  • the data at address 0008h (D7 to D9) are stored (S402).
  • the data alignment unit 103 determines whether the data can be aligned (S305). That is, the data alignment unit 103 determines whether the request payload data requested by the request request source 101 and the corresponding ECC can be obtained from the data from the memory 105 or the data in the internal buffer A 109 and the data in the previous value holding unit 104. to decide. At this time, data at address 0008h is input from the memory 105, and data at address 0004h is stored in the previous value holding unit 104 as the previous value. Since the request payload data and the corresponding ECC are obtained from the data input from the memory 105 and the data of the previous value holding unit 104, the determination result in S305 is Yes.
  • the data alignment unit 103 receives data at addresses 0004h (ECC0 to D6) from the previous value holding unit 104, acquires data at addresses 0008h (D7 to D9) from the data selection unit 108, and requests payload data (D4). To D7) and the corresponding ECC (ECC1) are extracted, and the extracted data is aligned (S205).
  • the ECC correction unit 102 acquires the aligned data (D4 to D7 and ECC1) from the data alignment unit 103 and performs ECC correction of the request payload data D4 to D7 using ECC1
  • the request request source Request payload data D4 to D7 are returned to 101 (S206). Since all of the requested payload data has been returned, the processing is completed (S207).
  • FIG. 5 specifically explains the operation of the memory control device 100 described above.
  • the first data A (D0 to D3) is read from the address 0000h in FIG. Since the first data A (D0 to D3) is not the last data, it is not held in the internal buffer A109, but is held in the previous value holding unit 104 as the first data B (D0 to D3).
  • the second data A (ECC0 to D6) is read from the memory 105 from address 0004h in FIG. Since the second data A (ECC0 to D6) is the last data, it is held in the internal buffer A109 as the second data E (ECC0 to D6).
  • the data aligning unit 103 performs data alignment from the second data A (ECC 0 to D 6) from the memory 105 and the first data B (D 0 to D 3) of the previous value holding unit 104, so that the first data C (D 0 to D 0 ECC0) is generated. Then, the ECC correction unit 102 performs ECC correction of the first data C (D0 to ECC0), and outputs the first data D (D0 to D3) after the ECC correction to the request request source 101.
  • the second data A (ECC0 to D6) is held in the previous value holding unit 104 as the second data B (ECC0 to D6).
  • the second data E (ECC0 to D6) exists in the internal buffer A109.
  • the second data B (ECC0 to D6) is held in the previous value holding unit 104 as the previous value. Since the second data E (ECC0 to D6) in the internal buffer A109 and the second data B (ECC0 to D6) in the previous value holding unit 104 cannot be aligned, the second data E (ECC0 to D6) is used as the previous value. While being held in the previous value holding unit 104, the fourth data A (D7 to D9) is read from the memory 105 from the address 0008h in FIG.
  • the fourth data A (D7 to D9) is the tail data, it is held in the internal buffer A109 as the fourth data E (D7 to D9).
  • the data aligning unit 103 performs data alignment from the fourth data A (D7 to D9) from the memory 105 and the second data E (ECC0 to D6) of the previous value holding unit 104 to obtain the second data C (D4 to D4).
  • ECC1 is generated.
  • the ECC correction unit 102 performs ECC correction of the second data C (D4 to ECC1), and outputs the second data D (D4 to D7) after the ECC correction to the request request source 101.
  • the fourth data A (D7 to D9) is held in the previous value holding unit 104 as the fourth data B (D7 to D9).
  • ECC0 to D6 data is duplicated as in the third data A (ECC0 to D6).
  • the data is read from the memory 105.
  • ECC0 to D6 data in the internal buffer A109 can be used, duplicate reading from the memory 105 is unnecessary.
  • the operation example of the memory control device 100 including only the internal buffer A 109 has been described above.
  • an operation example of the memory control device 100 including the internal buffer A109 and the internal buffer B1090 will be described.
  • FIG. 6 shows an operation example of the memory control device 100 including the internal buffer A 109 and the internal buffer B 1090.
  • FIG. 6 there is a 4-byte read read request (D0 to D3) from address 0000h (FIG. 1) from the request request source 101, and then a 4-byte read read request (D14 to D17) from address 0014h (FIG. 1). Further, an example of the operation of the request request source 101 when there is a read request (D4 to D7) for reading 4 bytes from address 0004h is shown.
  • the ECC4 to D16 data (address 0018h in FIG. 2) read for the read request preceding the first read request is the first. It is assumed that 3 data E is held in the internal buffer B1090. On the other hand, it is assumed that data is not held in the internal buffer A 109 at the time of the first read request.
  • the first data A (D0 to D3) is read from the address 0000h in FIG. Since the first data A (D0 to D3) is not the last data, it is not held in the internal buffer A109, but is held in the previous value holding unit 104 as the first data B (D0 to D3).
  • the second data A (ECC 0 to D 6) is read from the memory 105. Since the second data A (ECC0 to D6) is the last data, it is held in the internal buffer A109 as the second data E (ECC0 to D6).
  • the data aligning unit 103 performs data alignment from the second data A (ECC 0 to D 6) from the memory 105 and the first data B (D 0 to D 3) of the previous value holding unit 104, so that the first data C (D 0 to D 0 ECC0) is generated. Then, the ECC correction unit 102 performs ECC correction of the first data C (D0 to ECC0), and outputs the first data D (D0 to D3) after the ECC correction to the request request source 101.
  • the second data A (ECC0 to D6) is held in the previous value holding unit 104 as the second data B (ECC0 to D6).
  • the third data E (ECC4 to D16) exists in the internal buffer B1090.
  • the second data B (ECC0 to D6) is held in the previous value holding unit 104 as the previous value. Since the third data E (ECC4 to D16) in the internal buffer B1090 and the second data B (ECC0 to D6) in the previous value holding unit 104 cannot be aligned, the third data E (ECC4 to D16) is the third data.
  • the data aligning unit 103 performs data alignment from the fourth data A (D17 to D19) from the memory 105 and the third data B (ECC4 to D16) of the previous value holding unit 104 to obtain the second data C (D14 to D14). ECC5) is generated.
  • the ECC correction unit 102 performs ECC correction of the second data C (D14 to ECC5), and outputs the second data D (D14 to D17) after the ECC correction to the request request source 101.
  • the fourth data A (D17 to D19) is held in the previous value holding unit 104 as the fourth data B (D17 to D19).
  • the second data E (ECC0 to D6) exists in the internal buffer A109.
  • the fourth data B (D17 to D19) is held in the previous value holding unit 104 as the previous value. Since the second data E (ECC0 to D6) in the internal buffer A109 and the fourth data B (D17 to D19) in the previous value holding unit 104 cannot be aligned, the second data E (ECC0 to D6) is the fifth data.
  • the data aligning unit 103 performs data alignment from the sixth data A (D7 to D9) from the memory 105 and the fifth data B (ECC0 to D6) of the previous value holding unit 104 to obtain the third data C (D4 to D4). ECC1) is generated.
  • the ECC correction unit 102 performs ECC correction of the third data C (D4 to ECC1), and outputs the third data D (D4 to D7) after the ECC correction to the request request source 101.
  • the sixth data A (D7 to D9) is held in the previous value holding unit 104 as the sixth data B (D7 to D9).
  • the sixth data B (D7 to D9) is not shown.
  • the memory control device 100 can cope with a read request that is an integer multiple of 4 bytes. For example, it is possible to handle read requests of 8 bytes each, such as 8 bytes from address 0000h and 8 bytes from address 0008h.
  • a memory control device having the following means has been described.
  • A Means for converting a request from a request request source into a memory request and bridging data
  • E Means for holding the previous data received from the memory
  • f Means for holding the last received read data including the payload data of the next address
  • Means for holding distance information i) means for determining whether to reuse payload data held by a read command to be issued to the memory from now on (j) data in the internal buffer and read data received from the memory Means to choose between.
  • FIG. 1 for example, a read request for reading 4 bytes from the address 0004h (FIG. 1) from the request request source 101 is completed after reading 4 bytes from the preceding address 0000h (FIG. 1) (S207 in FIG. 4). Therefore, a non-pipeline type operation is performed.
  • pipeline type operation read data of another transaction is returned from the memory at the timing when the data held in the internal buffer is used, and there is a possibility of contention between the data in the internal buffer and the data from the memory. If there is a data conflict, any data will be lost.
  • the memory control device 100 of the present embodiment corresponds to a pipeline type memory.
  • the memory control apparatus 100 according to the present embodiment can make use of the characteristics of the pipeline type memory, and can contribute to an improvement in memory access throughput.
  • FIG. 7 shows a configuration example of the memory control device 100 according to the present embodiment.
  • a command issue interval control unit 114 and a FIFO buffer 110 are added.
  • the command issuance interval control unit 114 When using the data in the internal buffer A 109, the command issuance interval control unit 114 performs control to delay the output of the read command to the memory 105 for a time required to use the data in the internal buffer A 109. Since the read data is returned from the memory 105 after a certain time interval (read latency) after the read command is output, the command issue interval control unit 114 controls the interval at which the read command is issued. It is possible to make time for using the data in the internal buffer A. Note that the delay time for the command issue interval control unit 114 to delay the output of the read command is, for example, the time for one slot in the pipeline. In the present embodiment, the command issue interval control unit 114 also corresponds to an example of a command output unit.
  • the memory address conversion unit 106 stores a read command for the memory 105 in the FIFO buffer 110. Further, the memory address conversion unit 106 receives an internal buffer data input command (corresponding to a cache data input command) for instructing the data alignment unit 103 to input data held in the internal buffer A 109, and data from the memory 105. A memory data input command instructing the data alignment unit 103 to input is stored in the FIFO buffer 110.
  • the FIFO buffer 110 stores a read command, an internal buffer data input command, and a memory data input command.
  • the memory control apparatus 100 controls a pipeline type memory. That is, the memory control device 100 according to the present embodiment sends the next read request to the request request source 101 before returning all read data corresponding to the read request received from the request request source 101 to the request request source 101. And issues a read command to the memory 105. For this purpose, the issued read command is stored in the FIFO buffer 110.
  • the internal buffer management unit 107 sets the “internal buffer A address” value and the “distance information A” value in the internal buffer information storage unit 112 before inputting read data from the memory 105. To update. Therefore, the hit determination unit 113 not only determines whether or not the data of the read target address has been cached in the internal buffer A 109, but also the value of “address of internal buffer A” and the value of “distance information A” From this, it is also determined whether or not the data of the read target address is to be cached in the internal buffer A109.
  • S201, S301, and S202 are the same as those described in the first embodiment, and a description thereof will be omitted.
  • the memory address conversion unit 106 in S302, the memory address conversion unit 106 generates a read command (partial read command) instructing to read data not held in the internal buffer A 109, and in S506, the command issue interval control unit 114.
  • the read command (partial read command) is output to the memory 105 with a time interval for using the data in the internal buffer A 109 (time for avoiding data collision).
  • the command issue interval control unit 114 outputs the read command to the memory 105 after a predetermined delay time has elapsed from the normal timing at which the memory address conversion unit 106 generates the read command and outputs the read command.
  • the internal buffer management unit 107 determines whether or not subsequent payload data is included in the tail data (S505). That is, the internal buffer management unit 107 determines whether or not the subsequent payload data is included in the last data of the data read from the memory 105 in response to the read command generated in S202 or S302. This process is the same as S401 in FIG. As in the first embodiment, the internal buffer management unit 107 receives a read request from the request request source 101 and a read command to the memory 105 from the memory address conversion unit 106, and the data arrangement shown in FIG. Since the data arrangement in FIG. 2 is recognized, it can be determined whether or not the subsequent payload data is included in the tail data as in S505.
  • the internal buffer management unit 107 determines the value of “address of internal buffer A” and the value of “distance information A” in the internal buffer information storage unit 112. Is updated (S507). However, at this time, the data in the internal buffer A 109 is not updated.
  • the values of “address of internal buffer A” and “distance information A” of the internal buffer information storage unit 112 are read from the memory 105. Update before typing.
  • the memory address conversion unit 106 stores the command in the FIFO buffer 110 (S501). Specifically, when the whole area read command is generated in S202, the memory address conversion unit 106 generates a memory data input command for instructing the data alignment unit 103 to input data from the memory 105. Then, the memory address conversion unit 106 stores the entire area read command, the read request, and the memory data input command in the FIFO buffer 110. When the memory address conversion unit 106 generates a partial read command in S302, the memory address conversion unit 106 instructs the data alignment unit 103 to input the data held in the internal buffer A 109, and the memory data Generate input commands.
  • the memory address conversion unit 106 stores the partial read command, the read request, the internal buffer data input command, and the memory data input command in the FIFO buffer 110. If a read request is received from the request request source 101 before the return of the request payload data subjected to ECC correction is completed, commands are continuously stored in the FIFO buffer 110.
  • the data alignment unit 103 periodically checks whether or not the command is accumulated in the FIFO buffer 110 (S502). If there is a command in the FIFO buffer 110 (YES in S502), A command is taken out from the FIFO buffer 110 (S503). If the extracted command is an internal buffer data input command, YES is obtained in S504, and the process proceeds to S303. If the extracted command is a memory data input command, NO is returned in S504, and the process proceeds to S203. For reasons of drawing, FIG.
  • the data selection unit 108 inputs read data from the memory 105, and notifies the internal buffer management unit 107 of the input of read data.
  • the internal buffer management unit 107 determines whether or not the input read data is the last data (S400). If the read data is the last data, the subsequent payload data is included in the last data. It is determined whether or not it is (S401). If the trailing data is included in the tail data, the internal buffer management unit 107 updates the data in the internal buffer A 109 (S402).
  • the internal buffer management unit 107 sends the data in the internal buffer A 109 to the data alignment unit 103 via the data selection unit 108.
  • the data alignment unit 103 determines whether the data can be aligned (S305). If the data can be aligned, the data alignment unit 103 extracts the request payload data and the corresponding ECC, and aligns the extracted data. (S205). Further, the ECC correction unit 102 acquires the aligned data from the data alignment unit 103, performs ECC correction of the request payload data using the ECC data, and then returns the request payload data to the request request source 101 ( S206). When all the request payload data is returned, the processing is completed (S207).
  • FIGS. 1 Before receiving a 4-byte read read request from address 0000h (FIG. 1) as a first read request from the request request source 101 and returning request payload data to the first read request.
  • the operation of the memory control apparatus 100 will be described on the assumption that a 4-byte read read request from address 0004h (FIG. 1) is accepted as the second read request.
  • T1 to T11 in FIG. 12 indicate slots in the pipeline processing.
  • Memory CLK indicates an operation clock of the request request source 101, the memory control device 100, and the memory 105.
  • Command (C1) in FIG. 12 corresponds to C1 in FIG. 7
  • Command (C2) corresponds to C2 in FIG. 7
  • Command (C3) corresponds to C3 in FIG.
  • Read Data (Out) in FIG. 12 indicates output of request payload data from the ECC correction unit 102 to the request request source 101.
  • Read Data (In) in FIG. 12 indicates input of read data from the memory 105.
  • sRead-0000 indicates a read request from the request request source 101, and indicates a read request of 4-byte read from the address 0000h (FIG. 1).
  • sRead-0004 indicates a read request from the request request source 101, and indicates a read request for reading 4 bytes from the address 0004h (FIG. 1).
  • dRead-0000 indicates a read command to the memory 105, and indicates a read command for reading 4 bytes from the address 0000h (FIG. 2).
  • dRead-0004 indicates a read command to the memory 105, and indicates a read command for reading 4 bytes from the address 0004h (FIG. 2).
  • dRead-0008 indicates a read command to the memory 105, and indicates a read command for reading 4 bytes from the address 0008h (FIG. 2).
  • Data-0000 in the column other than Read Data (out) indicates data at address 0000h (FIG.
  • Data-0004 in the column other than Read Data (out) indicates data at address 0004h (FIG. 2) read from the memory 105.
  • Data-0008 in a column other than Read Data (out) indicates data at address 0008h (FIG. 2) read from the memory 105.
  • Data-0000 in the column Read Data (out) indicates request payload data at address 0000h (FIG. 1) output to the request request source 101.
  • Data-0004 in the column of Read Data (out) indicates request payload data at address 0004h (FIG. 1) output to the request request request source 101.
  • the memory address conversion unit 106 receives a read request (sRead-0000 in FIG. 12) for reading 4 bytes from the address 0000h (FIG. 1) from the request request source 101 (S201).
  • the hit determination unit 113 determines whether the accepted read request hits the data stored in the internal buffer A 109 (S301). At this time, no data is stored in the internal buffer A109, so the determination result in S301 is No.
  • the memory address conversion unit 106 generates read commands (dRead-0000 and dRead-0004 in FIG. 12) for instructing reading from addresses 0000h (FIG. 2) and 0004h (FIG. 2).
  • the command is output to the memory 105 (S202).
  • the internal buffer management unit 107 checks whether or not the subsequent payload data is included in the tail data (S505). In this case, the subsequent payload data is added to the read data from address 0004h (FIG. 2). Therefore, the internal buffer management unit 107 updates the values of “internal buffer A address” and “distance information A” in the internal buffer information storage unit 112 (S507). As a result, “0000h address” is described in “Internal buffer A address” and “4” is described in “Distance information A” as shown in the column “Internal buffer A address” in FIG. . Further, the memory address conversion unit 106 stores a read command (dRead-0000 and dRead-0004 in FIG. 12), a read request (sRead-0004 in FIG. 12), and a memory data input command in the FIFO buffer 110 (S501).
  • the memory address conversion unit 106 receives a read request (sRead-0004 in FIG. 12) for reading 4 bytes from the address 0004h (FIG. 1) from the request request source 101 (S201).
  • sRead-0004 in FIG. 12
  • “0000h address” is described in the “internal buffer A address” of the internal buffer information storage unit 112 in the process of S507
  • “4” is described in “distance information A”. Since the data of FIG. 2 is scheduled to be cached in the internal buffer A 109, the determination in S301 is YES. For this reason, the memory address conversion unit 106 generates a read command (dRead-0008 in FIG. 12) for instructing reading from the address 0008h (FIG. 2) (S302).
  • the command issuance interval control unit 114 sends a read command (dRead-0008 in FIG. 12) to the memory 105 with an interval by a time for using the data in the internal buffer A 109 (a time for avoiding data collision). Output to. From the input timing of the read request from the request request source 101 (sRead-0004 in FIG. 12), the read command (dRead-0008 in FIG. 12) can be output to the memory 105 at the timing indicated by reference numeral 1201 in FIG. . However, in this embodiment, the command issue interval control unit 114 delays the read command output timing by one slot from the timing at which the read command can be output, and the read command (dRead-0008 in FIG. ) Is output to the memory 105.
  • the internal buffer management unit 107 checks whether or not the subsequent payload data is included in the tail data (S505). In this case, since the subsequent payload data is included in the read data from the address 0008h (FIG. 2), the internal buffer management unit 107 performs “internal buffer A address” and “distance information A” in the internal buffer information storage unit 112. "Is updated (S507). As a result, “0004h address” is described in “address of internal buffer A” and “4” is described in “distance information A” as shown in the column of “address of internal buffer A” in FIG. . Further, the memory address conversion unit 106 stores the read command (dRead-0008 in FIG. 12), the read request (sRead-0004 in FIG. 12), the memory data input command, and the internal buffer data input command in the FIFO buffer 110 (S501). ).
  • the data alignment unit 103 takes out the first read command (dRead-0000 and dRead-0004 in FIG. 12) and the memory data input command from the FIFO buffer 110 (S502, S503).
  • S504 is NO
  • the data selection unit 108 receives the data at address 0000h (FIG. 2) (data-0000 in FIG. 12) from the memory 105 as shown in FIG. Input (S203).
  • the input data (data-0000 in FIG. 12) is not the last data (NO in S400) and is not stored in the internal buffer A109.
  • the data at address 0000h (FIG. 2) (data-0000 in FIG. 12) is held in the previous value holding unit 104.
  • the data selection unit 108 inputs the data at address 0004h (FIG. 2) (data-0004 in FIG. 12) from the memory 105 (S203).
  • the input data (data-0004 in FIG. 12) is the last data (YES in S400) and includes subsequent payload data (YES in S401), so the input data is stored in the internal buffer A109. Is done.
  • the data alignment unit 103 since the data can be aligned with the input data (data-0004 in FIG. 12) and the data in the previous value holding unit 104 (data-0000 in FIG. 12) (YES in S305), the data alignment unit 103 stores the data.
  • the ECC correction unit 102 performs ECC correction, and outputs the request payload data after ECC correction (data-0000 in FIG. 12) to the request request source 101 (S205, S206). Also, the data (data-0004 in FIG. 12) at address 0004h (FIG. 2) is held in the previous value holding unit 104.
  • the data alignment unit 103 takes out the next read command (dRead-0008 in FIG. 12), the internal buffer data input command, and the memory data input command from the FIFO buffer 110 (S502, S503).
  • S504 is YES
  • the data in the internal buffer A109 (data-0004 in FIG. 12) is output to the data alignment unit 103 (S303). Since data cannot be aligned between the data from the internal buffer A 109 (data-0004 in FIG. 12) and the data in the previous value holding unit 104 (data-0004 in FIG. 12) (NO in S305), the next data from the memory 105 Wait for input. At this time, the data (data-0004 in FIG. 12) from the internal buffer A 109 is held in the previous value holding unit 104.
  • the data selection unit 108 inputs data (data-0008 in FIG. 12) at address 0008h (FIG. 2) from the memory 105 (S203). If dRead-0008 is output from the command issue interval control unit 114 to the memory 105 at the timing of reference numeral 1201, data-0008 is input from the memory 105 at the timing of reference numeral 1203. In addition, since dRead-0008 is output at timing 1202, data-0008 is input from the memory 105 at timing 1204.
  • the input data (data-0008 in FIG. 12) is the last data (YES in S400) and includes subsequent payload data (YES in S401), so the input data is stored in the internal buffer A109. Is done. Further, since the data can be aligned with the input data (data-0008 in FIG. 12) and the data in the previous value holding unit 104 (data-0004 in FIG. 12) (YES in S305), the data alignment unit 103 stores the data.
  • the ECC correction unit 102 performs ECC correction and outputs the request payload data after ECC correction (data-0004 in FIG. 12) to the request request source 101 (S205, S206). Further, the data at address 0008h (FIG. 2) (data-0004 in FIG. 12) is held in the previous value holding unit 104.
  • FIGS. 1 An operation example of the memory control device 100 in which the internal buffer B 1090 exists in addition to the internal buffer A 109 will be described with reference to FIGS.
  • the operation of the memory control device 100 will be described on the assumption that a read request for 4-byte read from address 0014h (FIG. 1) is accepted as the second read request.
  • the internal buffer B 1090 has the address 0018h (FIG. 2) in response to a read request for the previous address 0010h (FIG. 1). It is assumed that data (data-0018 in FIG. 13) is stored.
  • data-0018 is represented by a double line to indicate that data-0018 is continuously held in the internal buffer B 1090.
  • the memory address conversion unit 106 accepts a read request (sRead-0000 in FIG. 13) for reading 4 bytes from the address 0000h (FIG. 1) from the request request source 101 (S201).
  • the hit determination unit 113 determines whether the accepted read request hits the data stored in the internal buffer A 109 or the internal buffer B 1090 (S301). At this time, no data is stored in the internal buffer A 109, and the data in the internal buffer B 1090 does not match the address requested in the read request, so the determination result in S301 is No.
  • the memory address conversion unit 106 generates read commands (dRead-0000 and dRead-0004 in FIG. 13) for instructing reading from addresses 0000h (FIG. 2) and 0004h (FIG. 2), and the generated read command Is output to the memory 105 (S202).
  • the internal buffer management unit 107 checks whether or not the subsequent payload data is included in the tail data (S505). In this case, the subsequent payload data is added to the read data from address 0004h (FIG. 2). Therefore, the internal buffer management unit 107 updates the values of “internal buffer A address” and “distance information A” in the internal buffer information storage unit 112 (S507). As a result, “0000h address” is described in “Internal buffer A address” and “4” is described in “Distance information A” as shown in the column “Internal buffer A address” in FIG. . Further, the memory address conversion unit 106 stores the read data (dRead-0000 and dRead-0004 in FIG. 13) and the memory data input command in the FIFO buffer 110 (S501).
  • the memory address conversion unit 106 receives a read request (sRead-0014 in FIG. 13) for reading 4 bytes from the address 0014h (FIG. 1) from the request request source 101 (S201).
  • a read request (sRead-0014 in FIG. 13) for reading 4 bytes from the address 0014h (FIG. 1) from the request request source 101 (S201).
  • Data-0018) is cached, the determination in S301 is YES. Therefore, the memory address conversion unit 106 generates a read command (dRead-001C in FIG. 13) for instructing reading from the 001Ch address (FIG.
  • the command issuance interval control unit 114 sends the read command (dRead-001C in FIG. 13) to the memory 105 with an interval for the time for using the data in the internal buffer B 1090 (time for avoiding data collision). Output to. From the input timing of the read request from the request request source 101 (sRead-0014 in FIG. 13), the read command (dRead-001C in FIG. 13) is output to the memory 105 at the timing of reference numeral 1301 in FIG. However, in this embodiment, the command issue interval control unit 114 delays the read command output timing by one slot from the timing at which the read command can be output, and reads the read command (dRead ⁇ in FIG. 001C) is output to the memory 105.
  • the internal buffer management unit 107 checks whether or not the subsequent payload data is included in the tail data (S505). In this case, the subsequent payload data is added to the read data from the address 001Ch (FIG. 2). Therefore, the internal buffer management unit 107 updates the values of “internal buffer B address” and “distance information B” in the internal buffer information storage unit 112 (S507). As a result, “0014h address” is described in “Internal buffer B address” and “4” is described in “Distance information B” as shown in the “Internal buffer B address” column of FIG. . Further, the memory address conversion unit 106 stores the read data (dRead-001C in FIG. 13) and the read request (sRead-0014 in FIG.
  • the memory data input command, and the internal buffer data input command in the FIFO buffer 110 S501).
  • the internal buffer data input command is instructed to input data in the internal buffer B 1090.
  • the internal buffer data input command is instructed to input the data in the internal buffer A 109.
  • the data alignment unit 103 takes out the first read command (dRead-0000 and dRead-0004 in FIG. 13) and the memory data input command from the FIFO buffer 110 (S502, S503).
  • S504 is NO
  • the data selection unit 108 receives the data at address 0000h (FIG. 2) (data-0000 in FIG. 13) from the memory 105 as shown in FIG. Input (S203).
  • the input data (data-0000 in FIG. 13) is not the last data (NO in S400) and is not stored in the internal buffer A109.
  • the data at address 0000h (FIG. 2) (data-0000 in FIG. 13) is held in the previous value holding unit 104.
  • the data selection unit 108 inputs the data at address 0004h (FIG. 2) (data-0004 in FIG. 13) from the memory 105 (S203).
  • the input data (data-0004 in FIG. 13) is the last data (YES in S400) and includes subsequent payload data (YES in S401), so the input data is stored in the internal buffer A109. Is done.
  • the data alignment unit 103 since the data can be aligned with the input data (data-0004 in FIG. 13) and the data in the previous value holding unit 104 (data-0000 in FIG. 13) (YES in S305), the data alignment unit 103 stores the data.
  • the ECC correction unit 102 performs ECC correction, and outputs the request payload data after ECC correction (data-0000 in FIG. 13) to the request request source 101 (S205, S206). Further, data (data-0004 in FIG. 13) at address 0004h (FIG. 2) is held in the previous value holding unit 104.
  • the data alignment unit 103 extracts the next read data (dRead-001C in FIG. 13), the internal buffer data input command, and the memory data input command from the FIFO buffer 110 (S502, S503).
  • S504 is YES
  • the data in the internal buffer B 1090 (data-0018 in FIG. 13) is output to the data alignment unit 103 (S303).
  • the data from the internal buffer B 1090 (data-0018 in FIG. 13) and the data in the previous value holding unit 104 (data-0004 in FIG. 13) cannot be aligned (NO in S305), so the next data from the memory 105 Wait for input.
  • data (data-0018 in FIG. 13) from the internal buffer A 109 is held in the previous value holding unit 104.
  • the data selection unit 108 inputs the data (data-001C in FIG. 13) at the address 001Ch (FIG. 2) from the memory 105 (S203). If dRead-001C is output from the command issuing interval control unit 114 to the memory 105 at the timing of reference numeral 1301, data-001C is input from the memory 105 at the timing of reference numeral 1303. In addition, since dRead-001C is output at the timing of reference numeral 1302, data-001C is input from the memory 105 at the timing of reference numeral 1304.
  • the input data (data-001C in FIG. 13) is the last data (YES in S400) and includes subsequent payload data (YES in S401), so the input data is stored in the internal buffer B1090. Is done. Further, since the data can be aligned with the input data (data-001C in FIG. 13) and the data (data-0018 in FIG. 13) of the previous value holding unit 104 (YES in S305), the data alignment unit 103 stores the data.
  • the ECC correction unit 102 performs ECC correction, and outputs the request payload data after ECC correction (data-0014 in FIG. 13) to the request request source 101 (S205, S206). Further, the data (data-001C in FIG. 13) at the address 001Ch (FIG. 2) is held in the previous value holding unit 104.
  • data for one address (4-byte data) is stored in the internal buffer A 109 and the internal buffer B 1090.
  • data for two addresses or more is stored in the internal buffer A 109 and the internal buffer B 1090. It may be.
  • the memory address conversion unit 106 stores data of addresses other than the two addresses, that is, A read command (partial read command) for instructing reading of data after the third address is generated.
  • the command issue interval control unit 114 delays the output timing of the partial read command generated by the memory address conversion unit 106 by one slot and outputs it to the memory 105.
  • the memory address conversion unit 106 generates a partial read command with a delay of one slot from the normal generation timing, so that the read data from the memory 105 and the data from the internal buffer A 109 can be transmitted. You may make it avoid a collision.
  • the memory control device 100 can cope with a read request of an integer multiple of 4 bytes as in the first embodiment. Even when three or more internal buffers are used, processing can be performed according to the procedure described in this embodiment.
  • a memory control device for supporting pipelined memory, (A) Means for storing request issued to memory (b) A memory control apparatus having means for controlling the command issue interval and delaying the issue of the next command issued to the memory has been described.
  • Embodiment 3 In the second embodiment, when data in the internal buffer A 109 is used, the read command issuance interval to the memory 105 is unconditionally left, but when the read request from the request request source 101 is received, the internal buffer When the time longer than the use of A109 is available, that is, when data conflict does not occur, it is not necessary to leave a read command issue interval.
  • a method of issuing a read command without waste by detecting that time for using the internal buffer A 109 is not available and controlling so as to leave a command issuing interval only in that case will be described. .
  • FIG. 10 shows a configuration example of the memory control device 100 according to the present embodiment.
  • an issue interval determination unit 115 is added in FIG. 10.
  • the issuance interval determination unit 115 has a constant issuance interval between the partial read command to be issued to the memory 105 and the read command issued immediately before the partial read command (either the whole area read command or the partial read command). It is determined whether or not it is free. Specifically, the issue interval determination unit 115 determines the elapsed time (delay time) described in the second embodiment from the last output of the read command (either the whole area read command or the partial read command). ) Is exceeded.
  • the command issue interval control unit 114 does not leave the interval, A read command is output to the memory 105.
  • the issue interval determination unit 115 holds the time when the last read command was output as the issue time of the previous read, and the difference between the issue time of the previous read and the current time will be described in the second embodiment. It is determined whether the issued interval (delay time) has been exceeded.
  • the issue interval determination unit 115 also corresponds to an example of a command output unit.
  • the request request source 101 accepts a 4-byte read read request from address 0000h (FIG. 1) as a first read request, and returns request payload data to the first read request.
  • the operation of the memory control device 100 will be described on the assumption that an example of receiving a 4-byte read read request from the address 0004h (FIG. 1) is received as the second read request.
  • the memory address conversion unit 106 inputs a read request for reading 4 bytes (sRead-0000 in FIG. 14) from the address 0000h (FIG. 1), and from the address 0000h (FIG. 2) to 8 as in the second embodiment.
  • a global read command for instructing byte reading is generated, and the command issue interval control unit 114 outputs the global read command to the memory 105 (S201, S301, S202).
  • the command issue interval control unit 114 notifies the issue interval determination unit 115 of the output of the read command, and the issue interval determination unit 115 notifies the output of the read command from the command issue interval control unit 114.
  • the issuance time of the immediately preceding read is updated with the set time (S602). Thereafter, the same processing as in the second embodiment is performed.
  • the memory address conversion unit 106 inputs a read request for reading 4 bytes (sRead-0004 in FIG. 14) from address 0004h (FIG. 1) (S201).
  • sRead-0004 in FIG. 14 4 bytes
  • S301 is YES
  • the memory address conversion unit 106 issues a partial read command (dRead-0008 in FIG. 14) as in the second embodiment.
  • Generate S302
  • the issue interval determination unit 115 determines whether or not the elapsed time from the output of the last read command (dRead-0004 in FIG. 14) exceeds the delay time (the time for one slot in the example of FIG. 14). Is determined (S601). In the example of FIG.
  • a read command (dRead-0008 in FIG. 14) is output to the memory 105 without waiting.
  • the read command (dRead-0008) is output to the memory 105 at the timing indicated by reference numeral 1402 in FIG. 14, but in this embodiment, the read command (dRead-0008) is output at the timing indicated by reference numeral 1401.
  • the data is output to the memory 105.
  • read data (data-0008) is input from the memory 105 at the timing of reference numeral 1403.
  • read data (data-0008) is input at the timing of reference numeral 1404.
  • the command issuance interval control unit 114 sends the read command to the memory 105 as in the second embodiment.
  • a read command (dRead-0008 in FIG. 14) is output to the memory 105 after a delay time has elapsed from the output possible timing (S506). Since the subsequent processing is the same as that of the second embodiment, description thereof is omitted.
  • the command issue interval control unit 114 determines that the read command has passed after the delay time has elapsed from the timing at which the read command can be output. Is output to the memory 105.
  • the command issuance interval control unit 114 determines the difference between the elapsed time from the output of the last read command and the delay time. The time may be calculated, and the read command may be output to the memory 105 after the difference time has elapsed from the timing at which the read command can be output.

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Abstract

　内部バッファＡ１０９は、メモリ１０５からのデータをキャッシュする。メモリアドレス変換部１０６は、リクエスト要求元１０１からリードリクエストを入力する。ヒット判定部１１３は、リードリクエストで要求されているペイロードデータと、対応するＥＣＣとが格納されている２つ以上のアドレスである読み出し候補アドレスのいずれかのアドレスのデータが、内部バッファＡ１０９にキャッシュ済み又はキャッシュ予定であるかを判定する。コマンド発行間隔制御部１１４は、いずれかのアドレスのデータが内部バッファＡ１０９にキャッシュ済み又はキャッシュ予定である場合に、読み出し候補アドレスのうち内部バッファＡ１０９にデータがキャッシュ済み又はキャッシュ予定のアドレス以外のアドレスからのデータリードを指示する部分リードコマンドを、所定の遅延時間が経過した後にメモリ１０５に出力する。

Description

メモリ制御装置
　本発明は、メモリからのペイロードデータの読み出しを要求するリードリクエストを処理する技術に関する。
　メモリの信頼性を向上するためにペイロードデータにＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅ）やパリティビットを付加することがある。
　通常は、付加したＥＣＣ、パリティビット専用に幅方向にメモリ素子を追加する（水平ＥＣＣ、水平パリティ）。
　例えば×８ビット構成のメモリではなく、特殊な×９ビット構成のメモリを使用することが考えられる。
　しかし、メモリ素子の追加や特殊メモリの採用は、コスト的に不利であったり、部品の入手性に難がある場合が多い。
　その解決策の一つとして、ＥＣＣを幅方向ではなく深さ方向へＥＣＣを保存することで幅方向にメモリを増やす必要のない、垂直ＥＣＣ、垂直パリティを採用することがある（以下垂直ＥＣＣと記載する）。
　例えば、図１に示すようなメモリ構成に垂直ＥＣＣ方式により、ＥＣＣを付加する場合を考える。
　図１では、１つのアドレスに、各々のデータ幅が１バイトのペイロードデータが４つ格納されている。
　図１のメモリ構成において、垂直ＥＣＣにより、４バイトのペイロードデータにつき１バイトのＥＣＣを付加すると、図２に示すようなデータの配置となる。
　垂直ＥＣＣを採用したメモリへアドレスが連続したリードを行うと、メモリからリードする２番目のデータ（第２データ）は、ＥＣＣを含めると後続するアドレスが連続したリードにおいても利用する。
　リードリクエストの要求元で図１のデータ配置にてペイロードデータを管理しており、メモリでは図２のデータ配置にてペイロードデータとＥＣＣを管理している場合に、図１の００００ｈ番地のデータ（Ｄ０～Ｄ３）のリードリクエストがあると、以下のデータリードが行われる。
　メモリからは図２の００００ｈ番地のデータ（Ｄ０～Ｄ３）、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）の順序で読み出しが行われ、読み出されたＤ０～Ｄ３に対してＥＣＣ０を用いて誤り訂正が行われ、誤り訂正後のＤ０～Ｄ３が要求元に出力される。
　更に、図１の０００４ｈ番地のデータ（Ｄ４～Ｄ７）のリードリクエストがあった場合は、以下のデータリードが行われる。
　メモリからは図２の０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）、０００８ｈ番地のデータ（Ｄ７～Ｄ９）の順序で読み出しが行われ、読み出されたＤ４～Ｄ７に対してＥＣＣ１を用いて誤り訂正が行われ、誤り訂正後のＤ４～Ｄ７が要求元に出力される。
　このように、リード対象のアドレスが連続した場合、第２データ（上記の例では、図２の０００４ｈ番地のデータ）を２回メモリからリードする必要がある。
　しかし、メモリアクセスにはオーバーヘッドがある場合が多く（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）では同一バンクをＡＣＴするとアクセスできない期間が発生する）、第２データを２回リードすると、性能ロスが生じ、非効率的である。
　また、メモリアクセスごとに電力が消費されるため、第２データを２回リードすると、電力消費が多くなる。
　パリティチェック結果を伴うデータ転送技術に関し、連続したアクセスに対し、パリティチェック結果が出力されるよりも前に次のリードリクエストを受け取らないようバスコントロールを行い、パリティチェック後のデータ転送までリードリクエストを待たせる技術がある（例えば、特許文献１）。
特開平５－２３３４７１号公報
　特許文献１の方式では、リードリクエストからリードデータ返送までの１つのトランザクションが必ず完了することを保障はできるが、パイプライン型のメモリへのデータ転送には対応できないという課題がある。
　本発明は、上記のような事情に鑑みたものであり、パイプライン型のメモリであっても、重複したデータの読み出しを回避し、有限なメモリ帯域を効率的に利用し、また、メモリアクセスにおける電力消費を抑制することを主な目的とする。
　本発明に係るメモリ制御装置は、
　各々に所定のデータ幅分のデータが格納される複数のアドレスを有し、前記データ幅分のペイロードデータに対して誤り訂正データが設定され、対応関係にある前記データ幅分のペイロードデータと誤り訂正データとが隣接する２つのアドレスにわたって格納され、アドレス単位でデータの読み出しが行われるメモリ、からのペイロードデータの読み出しを要求するリードリクエストをパイプライン方式にて処理するメモリ制御装置であって、
　前記メモリから読み出されたデータをキャッシュするキャッシュ領域と、
　前記データ幅の整数倍分のペイロードデータの読み出しを要求するリードリクエストを入力するリードリクエスト入力部と、
　前記リードリクエスト入力部により入力されたリードリクエストで要求されているペイロードデータである要求ペイロードデータと前記要求ペイロードデータの誤り訂正に用いられる誤り訂正データである対応誤り訂正データとが格納されている２つ以上のアドレスである読み出し候補アドレスのうちのいずれかのアドレスのデータが、前記キャッシュ領域にキャッシュ済み又はキャッシュされる予定であるかを判定するキャッシュ判定部と、
　２つ以上の読み出し候補アドレスのうちのいずれかのアドレスのデータが前記キャッシュ領域にキャッシュ済み又はキャッシュされる予定であると前記キャッシュ判定部により判定された場合に、２つ以上の読み出し候補アドレスのうち前記キャッシュ領域にデータがキャッシュ済み又はキャッシュされる予定のアドレスであるキャッシュアドレス以外のアドレスからのデータの読み出しを指示する部分リードコマンドを、前記メモリへの前記部分リードコマンドの出力が可能なタイミングから所定の遅延時間が経過した後に、前記メモリに出力するコマンド出力部とを有することを特徴とする。
　本発明では、読み出し候補アドレスのうちキャッシュアドレス以外のアドレスからのデータの読み出しを指示する部分リードコマンドを、メモリへの部分リードコマンドの出力が可能なタイミングから所定の遅延時間が経過した後に、メモリに出力する。
　キャッシュアドレスのデータはキャッシュ領域のデータを用いることで重複したデータの読み出しを回避し、有限なメモリ帯域を効率的に利用し、また、メモリアクセスにおける電力消費を抑制することができる。
　また、遅延時間が経過した後に部分リードコマンドをメモリに出力することで、パイプライン型のメモリであっても、キャッシュ領域からのキャッシュアドレスのデータの入力とメモリからのキャッシュアドレス以外のアドレスのデータの入力との間の衝突を回避することができる。
実施の形態１に係るＥＣＣが含まれないデータの配置例を示す図。 実施の形態１に係る垂直ＥＣＣを付加されたデータの配置例を示す図。 実施の形態１に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。 実施の形態１に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態１に係るメモリ制御装置の動作例を示す図。 実施の形態１に係るメモリ制御装置の動作例を示す図。 実施の形態２に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。 実施の形態２に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態２に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態３に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。 実施の形態３に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態２に係るメモリ制御装置の動作例を示すタイミングチャート図。 実施の形態２に係るメモリ制御装置の動作例を示すタイミングチャート図。 実施の形態３に係るメモリ制御装置の動作例を示すタイミングチャート図。
　実施の形態１では、パイプライン型ではないメモリに対応したメモリ制御装置を説明し、実施の形態２及び３で、パイプライン型のメモリに対応したメモリ制御装置を説明する。
　実施の形態１のメモリ制御装置では、第２データの重複したリードを回避するために前回値保持部と内部バッファを用いている。
　パイプライン型のメモリに対応した実施の形態２及び３のメモリ制御装置でも、第２データの重複したリードを回避するために、同じく前回値保持部と内部バッファを用いている。
　メモリ制御装置における前回値保持部と内部バッファの使用法は、実施の形態１～３で共通であるため、理解のしやすさを考慮して、実施の形態１において、非パイプライン方式のメモリ制御装置の動作を説明する。
　そして、実施の形態１での動作を前提にして、実施の形態２及び３では、パイプライン方式に特有の動作を説明する。
　また、実施の形態１～３で共通する、リクエスト要求元及びメモリ上のアドレスとデータの関係を説明する。
　例えば、図１に示すような、アドレスとデータ幅が４バイトのデータ（Ｄ０～Ｄ３ｆ）がある。
　ＥＣＣを４バイトにつき１バイト付加した垂直ＥＣＣのメモリ配置を図２に示す。
　データに続けてＥＣＣを配置する順になっているが、これは一例であり、ＥＣＣの配置方法は、隣り合う前後２ラインの中にデータとＥＣＣが配置されていればよい。
　例えば、「ＥＥＣ０」がペイロードデータ「Ｄ０」の前に配置されていてもよい。
　また、同じアドレスに割り当たったデータは拡張可能であり、例えば００００ｈ番地にＤ０～Ｄ３、ＥＣＣ０、Ｄ４～Ｄ６、次の０００８ｈ番地にＤ７、ＥＣＣ１、Ｄ８～Ｄｂ、ＥＣＣ２、Ｄｃと、データ幅を拡張しても良い。
　その場合においても、一部のペイロードデータとＥＣＣは隣接する２つのアドレスにわたって対応関係にあり続けるためである。
　実施の形態１．
　図３は、実施の形態１に係るメモリ制御装置１００とリクエスト要求元１０１とメモリ１０５とを示す。
　図３において、リクエスト要求元１０１は、メモリ１０５へのリード・ライトリクエストを発行する。
　以下では、リクエスト要求元１０１は、メモリ１０５からのペイロードデータの読み出しを要求するリードリクエストを発行する場合に限って説明を進める。
　リクエスト要求元１０１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）である。
　なお、リクエスト要求元１０１では、例えば図１に示す形式で、ペイロードデータの配置を認識している。
　また、メモリ１０５では、例えば図２に示す形式で、ペイロードデータと、誤り訂正データであるＥＣＣが配置されている。
　メモリ１０５からは、アドレス単位でデータの読み出しが行われる。
　なお、メモリ１０５は、メモリ制御装置１００の制御対象のメモリである。
　メモリ制御装置１００は、メモリアドレス変換部１０６、内部バッファＡ１０９、内部バッファ管理部１０７、内部バッファ情報記憶部１１２、ヒット判定部１１３、前回値保持部１０４、データ選択部１０８、データ整列部１０３及びＥＣＣ訂正部１０２で構成される。
　メモリ制御装置１００の各構成要素は、例えば素子、デバイス、回路といったハードウェアである。
　メモリ制御装置１００の各構成要素は、例えば、チップセット内の半導体回路群である。
　また、例えば、メモリアドレス変換部１０６、内部バッファ管理部１０７、内部バッファ情報記憶部１１２、データ選択部１０８、データ整列部１０３及びＥＣＣ訂正部１０２は、プログラムを用いて実現されていてもよい。
　メモリアドレス変換部１０６は、リクエスト要求元１０１からのリードリクエストを入力する。
　また、メモリアドレス変換部１０６は、入力したリードリクエストのアドレスを垂直ＥＣＣを配置したメモリ１０５上のアドレスへ変換する。
　例えば、リクエスト要求元１０１から図１の００００ｈ番地のデータ（Ｄ０～Ｄ３）のリードリクエストがあった場合は、メモリアドレス変換部１０６は、図２の００００ｈ番地のデータ（Ｄ０～Ｄ３）と０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）へのアドレス変換を行う。
　なお、メモリアドレス変換部１０６によるアドレス変換後のアドレスを読み出し候補アドレスという（上記の例では、図２の００００ｈ番地と０００４ｈ番地が読み出し候補アドレス）。
　また、リクエスト要求元１０１からのリードリクエストで要求されているペイロードデータを要求ペイロードデータという（上記の例では、Ｄ０～Ｄ３が要求ペイロードデータ）。
　また、要求ペイロードデータの誤り訂正に用いられるＥＣＣを対応誤り訂正データ又は対応ＥＣＣという（上記の例では、ＥＣＣ０が対応誤り訂正データ）。
　更に、メモリアドレス変換部１０６は、アドレス変換結果及びヒット判定部１１３の判定結果に基づき、メモリ１０５にデータリードを指示するリードコマンドを出力する。
　なお、本明細書では、メモリアドレス変換部１０６がリクエスト要求元１０１から入力する情報をリードリクエストといい、メモリアドレス変換部１０６がメモリ１０５に出力する情報をリードコマンドという。
　ヒット判定部１１３においてヒット判定があった場合は、メモリアドレス変換部１０６は、部分リードコマンドをメモリ１０５に出力する。
　部分リードコマンドは、読み出し候補アドレスのうち内部バッファＡ１０９にキャッシュ済みのアドレス（キャッシュアドレスという）以外のアドレスからのデータの読み出しを指示するコマンドである。
　また、ヒット判定部１１３においてミス判定があった場合は、メモリアドレス変換部１０６は、全域リードコマンドをメモリ１０５に出力する。
　全域リードコマンドは、読み出し候補アドレスの全域からのデータの読み出しを指示するコマンドである。
　なお、メモリアドレス変換部１０６は、リードリクエスト入力部及びコマンド出力部の例に相当する。
　内部バッファＡ１０９には、以前のリードコマンドによってメモリ１０５からリードされたデータが格納される。
　内部バッファＡ１０９は、キャッシュ領域の例である。
　なお、図１では、内部バッファは１つだけ図示されているが、複数の内部バッファを配置することが可能である。
　内部バッファ管理部１０７は、内部バッファＡ１０９の管理を行う。
　より具体的には、内部バッファ管理部１０７は、メモリ１０５からリードされたデータのうち、内部バッファＡ１０９に記憶させるデータを選択し、選択したデータを内部バッファＡ１０９に格納する。
　メモリアドレス変換部１０６により出力されたリードコマンドに応じてメモリ１０５から読み出されたデータのうちの最後尾のデータ（最後尾データという）に、要求ペイロードデータ及び対応ＥＣＣのいずれでもないデータが含まれている場合に、内部バッファ管理部１０７は、当該最後尾データを内部バッファＡ１０９に格納する。
　例えば、リクエスト要求元１０１から図１の００００ｈ番地のデータ（Ｄ０～Ｄ３）のリードリクエストがあった場合は、メモリアドレス変換部１０６により、図２の００００ｈ番地のデータ（Ｄ０～Ｄ３）と０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）へのアドレス変換が行われる。
　００００ｈ番地のデータ（Ｄ０～Ｄ３）が内部バッファＡ１０９に格納されていない場合は、ミス判定となり、００００ｈ番地のデータと０００４ｈ番地のデータのリードを指示する全域リードコマンドが出力される。
　この全域リードコマンドに対してメモリ１０５からリードされた最後尾データ（０００４ｈ番地）には、ＥＣＣ０～Ｄ６が含まれる。
　ＥＣＣ０は対応ＥＣＣに該当するが、Ｄ４～Ｄ６は要求ペイロードデータではない。
　このため、内部バッファ管理部１０７は、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を内部バッファＡ１０９に格納する。
　一方で、リクエスト要求元１０１から図１の００１Ｃｈ番地のデータ（Ｄ１ｃ～Ｄ１ｆ）のリードリクエストがあった場合は、メモリアドレス変換部１０６により、図２の００２０ｈ番地のデータ（Ｄ１ａ～Ｄ１ｃ）と００２４ｈ番地のデータ（Ｄ１ｄ～ＥＣＣ７）へのアドレス変換が行われる。
　００２０ｈ番地のデータ（Ｄ１ａ～Ｄ１ｃ）が内部バッファＡ１０９に格納されていない場合は、ミス判定となり、００２０ｈ番地のデータと００２４ｈ番地のデータのリードを指示する全域リードコマンドが出力される。
　この全域リードコマンドに対してメモリ１０５からリードされた最後尾データ（００２４ｈ番地）には、Ｄ１ｄ～ＥＣＣ７が含まれる。
　Ｄ１ｄ～Ｄ１ｆは要求ペイロードデータに該当し、ＥＣＣ７は対応ＥＣＣに該当する。
　このため、内部バッファ管理部１０７は、００２４ｈ番地のデータ（Ｄ１ｄ～ＥＣＣ７）は、内部バッファＡ１０９に格納しない。
　なお、内部バッファ管理部１０７は、キャッシュ管理部の例に相当する。
　ヒット判定部１１３は、メモリアドレス変換部１０６により取得された読み出し候補アドレスの一部のアドレスのデータが内部バッファＡ１０９にキャッシュ済みであるか否かを判定する。
　読み出し候補アドレスの一部のアドレスのデータが内部バッファＡ１０９にキャッシュ済みであれば、ヒット判定であり、キャッシュ済みでなければミス判定である。
　ヒット判定部１１３は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」と「距離情報」から連続するアドレスを計算して、内部バッファＡ１０９にデータがキャッシュ済みかどうかを判定する。
　ヒット判定であれば、ヒット判定部１１３は、ヒット信号をメモリアドレス変換部１０６に出力する。
　なお、ヒット判定部１１３は、キャッシュ判定部の例に相当する。
　内部バッファ情報記憶部１１２内の「内部バッファＡのアドレス」には、リクエスト要求元１０１からのリードリクエストで示されているアドレス（図１のアドレス）が記憶される。
　内部バッファ情報記憶部１１２内の「距離情報Ａ」には、リードリクエストで要求されたアドレスのアドレス長が記憶される。
　リクエスト要求元１０１から図１の００００ｈ番地のリードリクエストがあった場合は、「内部バッファＡのアドレス」には「００００ｈ番地」が記憶され、「距離情報Ａ」には「４バイト」が記憶される。
　内部バッファが複数ある場合は、各内部バッファに対してアドレスと距離情報が記憶される。
　なお、図１では、「内部バッファＡのアドレス」と「距離情報Ａ」を別に管理しているが、「内部バッファＡのアドレス」のみで運用してもよい。
　この場合は、リードリクエストで示されているアドレスにアドレス長を加算した値を「内部バッファＡのアドレス」に記憶する。
　つまり、リクエスト要求元１０１から図１の００００ｈ番地のリードリクエストがあった場合は、００００ｈ番地に４バイトを加算した「０００４ｈ番地」を「内部バッファＡのアドレス」に記憶する。
　前回値保持部１０４は、メモリ１０５から受信した前回のリードデータ、もしくは内部バッファＡ１０９のデータを保持するレジスタである。
　データ選択部１０８は、メモリ１０５から受信したリードデータ及び内部バッファＡ１０９のデータのいずれかを選択し、選択したデータをデータ整列部１０３に出力する。
　データ整列部１０３は、データ選択部１０８で選択したデータと前回値保持部１０４のデータの中から、要求ペイロードデータと対応ＥＣＣとを取得し、取得した要求ペイロードデータと対応ＥＣＣとをＥＣＣ訂正を行うことができるように整列する。
　なお、データ整列部１０３、前回値保持部１０４及びデータ選択部１０８を合わせたものをデータ取得部１１１という。
　ＥＣＣ訂正部１０２は、データ整列部１０３から整列後の要求ペイロードデータと対応ＥＣＣを入力し、対応ＥＣＣを用いて要求ペイロードデータのＥＣＣ訂正を行い、リクエスト要求元１０１にＥＣＣ訂正後の要求ペイロードデータを出力する。
　次に、本実施の形態に係るメモリ制御装置１００の動作例を、図１～図５を用いて説明する。
　以下では、図１の００００ｈ番地から４バイト（Ｄ０～Ｄ３）、続けて０００４ｈ番地から４バイト（Ｄ４～Ｄ７）をリードする場合を説明する。
　まず、メモリアドレス変換部１０６が、リクエスト要求元１０１から００００ｈ番地から４バイトリードのリードリクエストを受理する（Ｓ２０１）。
　次に、ヒット判定部１１３が、受理したリードリクエストが内部バッファＡ１０９に格納されているデータとヒットするかを判定する（Ｓ３０１）。
　具体的には、ヒット判定部１１３は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」、「距離情報Ａ」からキャッシュアドレスを計算し、判定する。
　なお、この時点では、内部バッファＡ１０９にはデータが格納されていないので、Ｓ３０１の判定結果はＮｏとなる。
　次に、メモリアドレス変換部１０６が、４バイトのデータ（Ｄ０～Ｄ３）とそれに対応するＥＣＣ（ＥＣＣ０）を含む領域（読み出し候補アドレス）を計算し、計算した領域からのリードを指示するリードコマンドを生成し、生成したリードコマンドをメモリ１０５に出力する（Ｓ２０２）。
　図２を参照すると、上記データは００００ｈ番地と、０００４ｈ番地に跨って配置されているため、メモリアドレス変換部１０６は、００００ｈ番地から８バイトのリードを指示するリードコマンド（全域リードコマンド）を生成する。
　また、メモリアドレス変換部１０６は、生成したリードコマンドをメモリ１０５に出力するとともに、内部バッファ管理部１０７及びデータ選択部１０８に、リードコマンドとリクエスト要求元１０１からのリードリクエストを出力する。
　メモリ１０５は、００００ｈ番地のデータ（Ｄ０～Ｄ３）を返し、メモリ制御装置１００ではデータ選択部１０８が００００ｈ番地のデータを入力する（Ｓ２０３）。
　データ選択部１０８は、データ整列部１０３と内部バッファ管理部１０７にリードデータの入力を通知する。
　内部バッファ管理部１０７は、データ選択部１０８から通知があると、入力されたリードデータが最後尾データであるかを判断する（Ｓ４００）。
　００００ｈ番地のデータは、最後尾データではないのでＳ４０１の判定結果はＮｏとなる。
　内部バッファ管理部１０７は、メモリアドレス変換部１０６からリードコマンドとリードリクエストを入力しており、また、図１のデータ配置及び図２のデータ配置を認識しているため、最初に入力するリードデータ（００００ｈ番地のデータ）は最後尾データでないと判定することができる。
　なお、入力した００００ｈ番地のデータは、最後尾データではないので、入力したリードデータは内部バッファＡ１０９で保持されない。
　次に、データ整列部１０３は、データの整列ができるか否かを判断する（Ｓ３０５）。
　つまり、データ整列部１０３は、メモリ１０５からのデータ又は内部バッファＡ１０９のデータと前回値保持部１０４のデータとで、リクエスト要求元１０１から要求された要求ペイロードデータと対応ＥＣＣとが得られるかを判断する。
　この時点では、メモリ１０５から００００ｈ番地のデータを入力しているが、前回値保持部１０４にはデータが格納されていない。
　００００ｈ番地のデータだけでは要求ペイロードデータと対応ＥＣＣとが得られないため、データ整列部１０３は、０００４ｈ番地のデータの入力を待つ（Ｓ３０５でＮＯ）。
　このとき、データ選択部１０８から前回値保持部１０４に、リードデータ（００００ｈ番地）が前回値として格納される。
　なお、データ整列部１０３は、メモリアドレス変換部１０６からリードコマンドとリードリクエストを入力しており、また、図１のデータ配置及び図２のデータ配置を認識しているため、データの整列ができるか否かを判断することができる。
　次に、メモリ１０５は、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を返し、メモリ制御装置１００ではデータ選択部１０８が０００４ｈ番地のデータを入力する（Ｓ２０３）。
　データ選択部１０８は、データ整列部１０３と内部バッファ管理部１０７にリードデータの入力を通知する。
　内部バッファ管理部１０７は、データ選択部１０８から通知があると、入力されたリードデータが最後尾データであるかを判断する（Ｓ４００）。
　０００４ｈ番地のデータは、リードコマンドに対してメモリ１０５から入力する最後のデータであり、最後尾データに該当する（Ｓ４００でＹＥＳ）。
　次に、内部バッファ管理部１０７は、入力された０００４ｈ番地のデータに、要求ペイロードデータ及び対応ＥＣＣ以外の後続のペイロードデータが含まれるか否かを判断する（Ｓ４０１）。
　リクエスト要求元１０１から要求された要求ペイロードデータはＤ０～Ｄ３であり、また、対応ＥＣＣはＥＥＣ０である。
　０００４ｈ番地のデータには、後続のペイロードデータであるＤ４～Ｄ６が含まれている。
　このため、Ｓ４０１の判定結果はＹＥＳとなる。
　前述したように、内部バッファ管理部１０７は、メモリアドレス変換部１０６からリードリクエストを入力しており、また、図１のデータ配置及び図２のデータ配置を認識しているため、０００４ｈ番地のＤ４～Ｄ６が、要求ペイロードデータ及び対応ＥＣＣのいずれでもない後続のペイロードデータであると判断できる。
　次に、内部バッファ管理部１０７は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」に「００００ｈ」を、「距離情報Ａ」に４バイトリードの「４」を記述し、内部バッファＡ１０９に０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を格納する（Ｓ４０２）。
　次に、データ整列部１０３は、データの整列ができるか否かを判断する（Ｓ３０５）。
　つまり、データ整列部１０３は、メモリ１０５からのデータ又は内部バッファＡ１０９のデータと前回値保持部１０４のデータとで、リクエスト要求元１０１から要求された要求ペイロードデータと対応ＥＣＣとが得られるかを判断する。
　この時点では、メモリ１０５から０００４ｈ番地のデータを入力し、前回値保持部１０４に前回値として００００ｈ番地のデータが格納されている。
　メモリ１０５から入力したデータと前回値保持部１０４のデータで、要求ペイロードデータと対応ＥＣＣとが得られるため、Ｓ３０５の判定結果はＹｅｓとなる。
　データ整列部１０３は、前回値保持部１０４から００００ｈ番地のデータ（Ｄ０～Ｄ３）を入力し、また、データ選択部１０８から０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を取得し、要求ペイロードデータ（Ｄ０～Ｄ３）と対応ＥＣＣ（ＥＣＣ０）を抽出し、抽出したデータの整列を行う（Ｓ２０５）。
　次に、ＥＣＣ訂正部１０２が、整列されたデータ（Ｄ０～Ｄ３とＥＣＣ０）をデータ整列部１０３から取得し、ＥＣＣ０を用いて要求ペイロードデータＤ０～Ｄ３のＥＣＣ訂正を行った後に、リクエスト要求元１０１に、要求ペイロードデータＤ０～Ｄ３を返送する（Ｓ２０６）。
　以上で要求されたペイロードデータを全て返送し終えたので処理が完了する（Ｓ２０７）。
　続けてリクエスト要求元１０１から０００４ｈ番地から４バイトリードのリードリクエストを受理する場合を想定する。
　この場合は、リードリクエストの受理（Ｓ２０１）後に、ヒット判定部１１３が、リードリクエストで要求されているペイロードデータが内部バッファＡ１０９に格納されているデータとヒットするかを判定する（Ｓ３０１）。
　つまり、ヒット判定部１１３は、Ｓ２０１で受理したリードリクエストは、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」に記述されているアドレスに連続するアドレスのデータのリードを要求しているかを判断する。
　本例の場合は、「内部バッファＡのアドレス」に「００００ｈ番地」が記述され、「距離情報Ａ」に「４」が記述されているため、「００００ｈ番地」に４バイトを加算して「０００４ｈ」となり、リードリクエストの要求に合致するので、ヒット判定となり、Ｓ３０１の判定結果はＹｅｓである。
　メモリアドレス変換部１０６は、４バイトのデータ（Ｄ４～Ｄ７）とそれに対応するＥＣＣ（ＥＣＣ１）を含む領域（読み出し候補アドレス）を計算する。
　図２を参照すると、上記データは０００４ｈ番地と、０００８ｈ番地に跨って配置されているため、通常であれば、メモリアドレス変換部１０６は０００４ｈ番地から８バイトのリードを指示するリードコマンドを生成する。
　しかし、０００４ｈ番地のデータは内部バッファＡ１０９のデータを利用するため、メモリアドレス変換部１０６は、０００８ｈから４バイトのリードを指示するリードコマンド（部分リードコマンド）を生成し、生成したリードコマンドをメモリ１０５に出力する（Ｓ３０２）。
　また、メモリアドレス変換部１０６は、生成したリードコマンドをメモリ１０５に出力するとともに、内部バッファ管理部１０７及びデータ選択部１０８に、リードコマンドとリクエスト要求元１０１からのリードリクエストを出力する。
　０００４ｈ番地のデータは内部バッファＡ１０９にすでに格納されているため、内部バッファ管理部１０７は、内部バッファＡ１０９のデータをデータ選択部１０８を介してデータ整列部１０３に送る（Ｓ３０３）。
　データ整列部１０３は、データの整列ができるか否かを判断する（Ｓ３０５）。
　つまり、データ整列部１０３は、メモリ１０５からのデータ又は内部バッファＡ１０９のデータと前回値保持部１０４のデータとで、リクエスト要求元１０１から要求された要求ペイロードデータと対応ＥＣＣとが得られるかを判断する。
　この時点では、内部バッファＡ１０９に０００４ｈ番地のデータがあり、前回値保持部１０４にも０００４ｈ番地のデータがある。
　０００４ｈ番地のデータだけでは要求ペイロードデータと対応ＥＣＣとが得られないため、データ整列部１０３は、０００８ｈ番地のデータの入力を待つ（Ｓ３０５でＮＯ）。
　このとき、データ選択部１０８から前回値保持部１０４に、内部バッファＡ１０９のデータ（０００４ｈ番地）が前回値として格納される。
　次に、メモリ１０５は、０００８ｈ番地のデータ（Ｄ７～Ｄ９）を返し、メモリ制御装置１００ではデータ選択部１０８が０００８ｈ番地のデータを入力する（Ｓ２０３）。
　データ選択部１０８は、データ整列部１０３と内部バッファ管理部１０７にリードデータの入力を通知する。
　内部バッファ管理部１０７は、データ選択部１０８から通知があると、入力されたリードデータが最後尾データであるかを判断する（Ｓ４００）。
　０００８ｈ番地のデータは、リードコマンドに対してメモリ１０５から入力する最後のデータであり、最後尾データに該当する（Ｓ４００でＹＥＳ）。
　次に、内部バッファ管理部１０７は、入力された０００８ｈ番地のデータに、要求ペイロードデータ及び対応ＥＣＣ以外の後続のペイロードデータが含まれるか否かを判断する（Ｓ４０１）。
　リクエスト要求元１０１から要求された要求ペイロードデータはＤ４～Ｄ７であり、また、対応ＥＣＣはＥＥＣ１である。
　０００８ｈ番地のデータには、後続のペイロードデータであるＤ８～Ｄ９が含まれている。
　このため、Ｓ４０１の判定結果はＹＥＳとなる。
　次に、内部バッファ管理部１０７は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」に「０００４ｈ」を、「距離情報Ａ」に４バイトリードの「４」を記述し、内部バッファＡ１０９に０００８ｈ番地のデータ（Ｄ７～Ｄ９）を格納する（Ｓ４０２）。
　次に、データ整列部１０３は、データの整列ができるか否かを判断する（Ｓ３０５）。
　つまり、データ整列部１０３は、メモリ１０５からのデータ又は内部バッファＡ１０９のデータと前回値保持部１０４のデータとで、リクエスト要求元１０１から要求された要求ペイロードデータと対応ＥＣＣとが得られるかを判断する。
　この時点では、メモリ１０５から０００８ｈ番地のデータを入力し、前回値保持部１０４に前回値として０００４ｈ番地のデータが格納されている。
　メモリ１０５から入力したデータと前回値保持部１０４のデータで、要求ペイロードデータと対応ＥＣＣとが得られため、Ｓ３０５の判定結果はＹｅｓとなる。
　データ整列部１０３は、前回値保持部１０４から０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を入力し、また、データ選択部１０８から０００８ｈ番地のデータ（Ｄ７～Ｄ９）を取得し、要求ペイロードデータ（Ｄ４～Ｄ７）と対応ＥＣＣ（ＥＣＣ１）を抽出し、抽出したデータの整列を行う（Ｓ２０５）。
　次に、ＥＣＣ訂正部１０２が、整列されたデータ（Ｄ４～Ｄ７とＥＣＣ１）をデータ整列部１０３から取得し、ＥＣＣ１を用いて要求ペイロードデータＤ４～Ｄ７のＥＣＣ訂正を行った後に、リクエスト要求元１０１に、要求ペイロードデータＤ４～Ｄ７を返送する（Ｓ２０６）。
　以上で要求されたペイロードデータを全て返送し終えたので処理が完了する（Ｓ２０７）。
　図５は、以上のメモリ制御装置１００の動作を具体的に説明している。
　リクエスト要求元１０１から００００ｈ番地（図１）から４バイトリードのリードリクエスト（Ｄ０～Ｄ３）があると、メモリ１０５から、第１データＡ（Ｄ０～Ｄ３）が図２の００００ｈ番地から読み出される。
　第１データＡ（Ｄ０～Ｄ３）は、最後尾データではないため、内部バッファＡ１０９では保持されないが、第１データＢ（Ｄ０～Ｄ３）として前回値保持部１０４に保持される。
　次に、メモリ１０５から第２データＡ（ＥＣＣ０～Ｄ６）が図２の０００４ｈ番地から読み出される。
　第２データＡ（ＥＣＣ０～Ｄ６）は、最後尾データであるので、第２データＥ（ＥＣＣ０～Ｄ６）として内部バッファＡ１０９に保持される。
　データ整列部１０３は、メモリ１０５からの第２データＡ（ＥＣＣ０～Ｄ６）と、前回値保持部１０４の第１データＢ（Ｄ０～Ｄ３）からデータ整列を行って、第１データＣ（Ｄ０～ＥＣＣ０）を生成する。
　そして、ＥＣＣ訂正部１０２が、第１データＣ（Ｄ０～ＥＣＣ０）のＥＣＣ訂正を行い、ＥＣＣ訂正後の第１データＤ（Ｄ０～Ｄ３）をリクエスト要求元１０１に出力する。
　また、第２データＡ（ＥＣＣ０～Ｄ６）は、第２データＢ（ＥＣＣ０～Ｄ６）として前回値保持部１０４に保持される。
　続けて、リクエスト要求元１０１から０００４ｈ番地（図１）から４バイトリードのリードリクエスト（Ｄ４～Ｄ７）があった際には、内部バッファＡ１０９に第２データＥ（ＥＣＣ０～Ｄ６）が存在しており、第２データＢ（ＥＣＣ０～Ｄ６）が前回値保持部１０４に前回値として保持されている。
　内部バッファＡ１０９の第２データＥ（ＥＣＣ０～Ｄ６）と前回値保持部１０４の第２データＢ（ＥＣＣ０～Ｄ６）では、データ整列ができないので、第２データＥ（ＥＣＣ０～Ｄ６）が前回値として前回値保持部１０４に保持されるとともに、メモリ１０５から第４データＡ（Ｄ７～Ｄ９）が図２の０００８ｈ番地から読み出される。
　第４データＡ（Ｄ７～Ｄ９）は、最後尾データであるので、第４データＥ（Ｄ７～Ｄ９）として内部バッファＡ１０９に保持される。
　データ整列部１０３は、メモリ１０５からの第４データＡ（Ｄ７～Ｄ９）と、前回値保持部１０４の第２データＥ（ＥＣＣ０～Ｄ６）からデータ整列を行って、第２データＣ（Ｄ４～ＥＣＣ１）を生成する。
　そして、ＥＣＣ訂正部１０２が、第２データＣ（Ｄ４～ＥＣＣ１）のＥＣＣ訂正を行い、ＥＣＣ訂正後の第２データＤ（Ｄ４～Ｄ７）をリクエスト要求元１０１に出力する。
　また、第４データＡ（Ｄ７～Ｄ９）は、第４データＢ（Ｄ７～Ｄ９）として前回値保持部１０４に保持される。
　本実施の形態によらなければ、リクエスト要求元１０１から０００４ｈ番地から４バイトリードのリードリクエストがあった際には、第３データＡ（ＥＣＣ０～Ｄ６）のように、ＥＣＣ０～Ｄ６のデータを重複してメモリ１０５から読み出すことになる。
　これに対して、本実施の形態では、内部バッファＡ１０９内の第２データＥ（ＥＣＣ０～Ｄ６）を利用することが可能であるため、メモリ１０５からの重複した読み出しは不要である。
　以上では、内部バッファＡ１０９のみが含まれるメモリ制御装置１００の動作例を説明した。
　ここでは、内部バッファＡ１０９の他に内部バッファＢ１０９０が含まれるメモリ制御装置１００の動作例を説明する。
　図６は、内部バッファＡ１０９と内部バッファＢ１０９０が含まれるメモリ制御装置１００の動作例を示す。
　図６では、リクエスト要求元１０１から００００ｈ番地（図１）から４バイトリードのリードリクエスト（Ｄ０～Ｄ３）があり、次に、００１４ｈ番地（図１）から４バイトリードのリードリクエスト（Ｄ１４～Ｄ１７）があり、更に、０００４ｈ番地から４バイトリードのリードリクエスト（Ｄ４～Ｄ７）がある場合のリクエスト要求元１０１の動作例を示している。
　なお、第１のリードリクエスト（００００ｈ番地のリードリクエスト）の際には、第１のリードリクエストに先行するリードリクエストに対して読み出されたＥＣＣ４～Ｄ１６のデータ（図２の００１８ｈ番地）が第３データＥとして内部バッファＢ１０９０に保持されているものとする。
　一方、内部バッファＡ１０９には、第１のリードリクエストの際には、データが保持されていないものとする。
　リクエスト要求元１０１から００００ｈ番地（図１）から４バイトリードのリードリクエスト（Ｄ０～Ｄ３）があると、メモリ１０５から、第１データＡ（Ｄ０～Ｄ３）が図２の００００ｈ番地から読み出される。
　第１データＡ（Ｄ０～Ｄ３）は、最後尾データではないため、内部バッファＡ１０９では保持されないが、第１データＢ（Ｄ０～Ｄ３）として前回値保持部１０４に保持される。
　次に、メモリ１０５から第２データＡ（ＥＣＣ０～Ｄ６）が読み出される。
　第２データＡ（ＥＣＣ０～Ｄ６）は、最後尾データであるので、第２データＥ（ＥＣＣ０～Ｄ６）として内部バッファＡ１０９に保持される。
　データ整列部１０３は、メモリ１０５からの第２データＡ（ＥＣＣ０～Ｄ６）と、前回値保持部１０４の第１データＢ（Ｄ０～Ｄ３）からデータ整列を行って、第１データＣ（Ｄ０～ＥＣＣ０）を生成する。
　そして、ＥＣＣ訂正部１０２が、第１データＣ（Ｄ０～ＥＣＣ０）のＥＣＣ訂正を行い、ＥＣＣ訂正後の第１データＤ（Ｄ０～Ｄ３）をリクエスト要求元１０１に出力する。
　また、第２データＡ（ＥＣＣ０～Ｄ６）は、第２データＢ（ＥＣＣ０～Ｄ６）として前回値保持部１０４に保持される。
　続けて、リクエスト要求元１０１から００１４ｈ番地（図１）から４バイトリードのリードリクエスト（Ｄ１４～Ｄ１７）があった際には、内部バッファＢ１０９０に第３データＥ（ＥＣＣ４～Ｄ１６）が存在しており、第２データＢ（ＥＣＣ０～Ｄ６）が前回値保持部１０４に前回値として保持されている。
　内部バッファＢ１０９０の第３データＥ（ＥＣＣ４～Ｄ１６）と前回値保持部１０４の第２データＢ（ＥＣＣ０～Ｄ６）では、データ整列ができないので、第３データＥ（ＥＣＣ４～Ｄ１６）が第３データＢ（ＥＣＣ４～Ｄ１６）（前回値）として前回値保持部１０４に保持されるとともに、メモリ１０５から第４データＡ（Ｄ１７～Ｄ１９）が図２の００１Ｃｈ番地から読み出される。
　第４データＡ（Ｄ１７～Ｄ１９）は、最後尾データであるので、第４データＥ（Ｄ１７～Ｄ１９）として内部バッファＡ１０９に保持される。
　データ整列部１０３は、メモリ１０５からの第４データＡ（Ｄ１７～Ｄ１９）と、前回値保持部１０４の第３データＢ（ＥＣＣ４～Ｄ１６）からデータ整列を行って、第２データＣ（Ｄ１４～ＥＣＣ５）を生成する。
　そして、ＥＣＣ訂正部１０２が、第２データＣ（Ｄ１４～ＥＣＣ５）のＥＣＣ訂正を行い、ＥＣＣ訂正後の第２データＤ（Ｄ１４～Ｄ１７）をリクエスト要求元１０１に出力する。
　また、第４データＡ（Ｄ１７～Ｄ１９）は、第４データＢ（Ｄ１７～Ｄ１９）として前回値保持部１０４に保持される。
　続けて、リクエスト要求元１０１から０００４ｈ番地（図１）から４バイトリードのリードリクエスト（Ｄ４～Ｄ７）があった際には、内部バッファＡ１０９に第２データＥ（ＥＣＣ０～Ｄ６）が存在しており、第４データＢ（Ｄ１７～Ｄ１９）が前回値保持部１０４に前回値として保持されている。
　内部バッファＡ１０９の第２データＥ（ＥＣＣ０～Ｄ６）と前回値保持部１０４の第４データＢ（Ｄ１７～Ｄ１９）では、データ整列ができないので、第２データＥ（ＥＣＣ０～Ｄ６）が第５データＢ（ＥＣＣ０～Ｄ６）（前回値）として前回値保持部１０４に保持されるとともに、メモリ１０５から第６データＡ（Ｄ７～Ｄ９）が図２の０００８ｈ番地から読み出される。
　第６データＡ（Ｄ７～Ｄ９）は、最後尾データであるので、第６データＥ（Ｄ７～Ｄ９）として内部バッファＡ１０９に保持される。
　データ整列部１０３は、メモリ１０５からの第６データＡ（Ｄ７～Ｄ９）と、前回値保持部１０４の第５データＢ（ＥＣＣ０～Ｄ６）からデータ整列を行って、第３データＣ（Ｄ４～ＥＣＣ１）を生成する。
　そして、ＥＣＣ訂正部１０２が、第３データＣ（Ｄ４～ＥＣＣ１）のＥＣＣ訂正を行い、ＥＣＣ訂正後の第３データＤ（Ｄ４～Ｄ７）をリクエスト要求元１０１に出力する。
　また、第６データＡ（Ｄ７～Ｄ９）は、第６データＢ（Ｄ７～Ｄ９）として前回値保持部１０４に保持される。
　なお、第６データＢ（Ｄ７～Ｄ９）の図示は省略している。
　以上では、００００ｈ番地から４バイト、０００４ｈ番地から４バイトというように、４バイトずつのリードリクエストに対してペイロードデータをリクエスト要求元１０１に返送する例を取り上げた。
　本実施の形態のメモリ制御装置１００は、４バイトの整数倍ずつのリードリクエストにも対処可能である。
　例えば、００００ｈ番地から８バイト、０００８ｈ番地から８バイトというように、８バイトずつのリードリクエストにも対処可能である。
　また、本実施の形態では、内部バッファＡ１０９と内部バッファＢ１０９０という２つの内部バッファを用いる例を説明したが、３つ以上の内部バッファを用いる場合も、本実施の形態で説明した手順にて処理することができる。
　本実施の形態では、
　以下の手段を備えたメモリ制御装置を説明した。
　（ａ）リクエスト要求元からのリクエストを、メモリのリクエストに変換し、データの橋渡しをする手段
　（ｂ）データのＥＣＣエラー訂正をする手段
　（ｃ）垂直ＥＣＣを採用したメモリからの受信データを、ＥＣＣエラー訂正をすることができるデータ（データと対応するＥＣＣに分離したもの）に再配置する手段
　（ｄ）リクエスト要求元からのアドレスとレングスを、垂直ＥＣＣを採用したメモリのアドレスとレングスに変換する手段
　（ｅ）メモリから受信した前回のデータを保持する手段
　（ｆ）次のアドレスのペイロードデータを含む最後に受信したリードデータを保持する手段
　（ｇ）次のアドレスであることを判定するために、保持しているペイロードデータのアドレスを記憶する手段
　（ｈ）次のアドレスであることを判定するために、距離情報を保持する手段
　（ｉ）これからメモリに発行するリードコマンドが保持しているペイロードデータを再利用するかどうかを判定する手段
　（ｊ）内部バッファのデータとメモリから受信したリードデータのどちらかを選択する手段。
　実施の形態２．
　実施の形態１では、例えば、リクエスト要求元１０１からの０００４ｈ番地（図１）から４バイトリードのリードリクエストは、先行する００００ｈ番地（図１）から４バイトのリードが完了後（図４のＳ２０７でＹＥＳ）に行われているため、非パイプライン型の動作が行われている。
　パイプライン型の動作では、内部バッファに保持しているデータを利用するタイミングで、別トランザクションのリードデータがメモリから返送され、内部バッファのデータとメモリからのデータとの間で競合が生ずる可能性があり、データの競合が発生した場合にはいずれかのデータが消失してしまう。
　本実施の形態では、パイプライン型の動作で内部バッファのデータを再利用する場合に、メモリから受信するリードデータのデータ取得部１１１への出力タイミングと内部バッファからのデータのデータ取得部１１１への出力タイミングとが重ならないように、メモリからのリードデータの受信タイミングを遅らせる。
　このようにして、本実施の形態のメモリ制御装置１００では、パイプライン型のメモリに対応する。
　そして、本実施の形態のメモリ制御装置１００は、パイプライン型メモリの特徴を活かすことができ、メモリアクセスのスループット向上に寄与することができる。
　本実施の形態に係るメモリ制御装置１００の構成例を図７に示す。
　図３の構成と比較して、図７では、コマンド発行間隔制御部１１４とＦＩＦＯバッファ１１０が追加されている。
　コマンド発行間隔制御部１１４は、内部バッファＡ１０９のデータを利用する場合に、内部バッファＡ１０９のデータを利用するために必要な時間、メモリ１０５へのリードコマンドの出力を遅延させる制御を行う。
　メモリ１０５からは、リードコマンドを出力してから、ある一定間隔の後（リードレイテンシ）にリードデータが返送されてくるため、コマンド発行間隔制御部１１４によりリードコマンドを発行する間隔を制御することで、内部バッファＡのデータを利用するための時間を空けることが可能である。
　なお、コマンド発行間隔制御部１１４がリードコマンドの出力を遅延させる遅延時間は、例えば、パイプラインにおける１スロット分の時間である。
　本実施の形態では、コマンド発行間隔制御部１１４も、コマンド出力部の例に相当する。
　本実施の形態では、メモリアドレス変換部１０６は、メモリ１０５へのリードコマンドをＦＩＦＯバッファ１１０に格納する。
　更に、メモリアドレス変換部１０６は、内部バッファＡ１０９に保持されているデータを入力するようデータ整列部１０３に指示する内部バッファデータ入力コマンド（キャッシュデータ入力コマンドに相当）と、メモリ１０５からのデータを入力するようデータ整列部１０３に指示するメモリデータ入力コマンドをＦＩＦＯバッファ１１０に格納する。
　ＦＩＦＯバッファ１１０は、リードコマンド、内部バッファデータ入力コマンド及びメモリデータ入力コマンドを記憶する。
　本実施の形態に係るメモリ制御装置１００は、パイプライン型のメモリを制御する。
　つまり、本実施の形態に係るメモリ制御装置１００は、リクエスト要求元１０１から受理したリードリクエストに対応するリードデータをリクエスト要求元１０１に全て返送し終わる前に、次のリードリクエストをリクエスト要求元１０１から受理し、メモリ１０５に対してリードコマンドを発行する。
　このために、ＦＩＦＯバッファ１１０において、発行したリードコマンドを記憶する。
　また、本実施の形態では、内部バッファ管理部１０７は、メモリ１０５からリードデータを入力する前に、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」の値と「距離情報Ａ」の値を更新する。
　このため、ヒット判定部１１３は、読み出し対象アドレスのデータが内部バッファＡ１０９にキャッシュ済みであるか否かを判定するだけでなく、「内部バッファＡのアドレス」の値と「距離情報Ａ」の値から、読み出し対象アドレスのデータが内部バッファＡ１０９にキャッシュされる予定であるか否かも判定する。
　なお、図７に示す他の要素は、図３に示したものと同様なため、説明を省略する。
　次に、本実施の形態に係るメモリ制御装置１００の動作例を、図８及び図９を参照して説明する。
　Ｓ２０１、Ｓ３０１、Ｓ２０２は、実施の形態１で説明したものと同様であり、説明を省略する。
　本実施の形態では、Ｓ３０２において、メモリアドレス変換部１０６が、内部バッファＡ１０９に保持されていないデータのリードを指示するリードコマンド（部分リードコマンド）を生成し、Ｓ５０６において、コマンド発行間隔制御部１１４が、内部バッファＡ１０９のデータを利用するための時間（データの衝突を回避するための時間）だけ間隔を空けてリードコマンド（部分リードコマンド）をメモリ１０５に出力する。
　コマンド発行間隔制御部１１４は、メモリアドレス変換部１０６がリードコマンドを生成した後にリードコマンドを出力する通常のタイミングから、所定の遅延時間が経過した後に、リードコマンドをメモリ１０５に出力する。
　次に、内部バッファ管理部１０７が、最後尾データに後続のペイロードデータが含まれるか否かを判断する（Ｓ５０５）。
　つまり、内部バッファ管理部１０７は、Ｓ２０２又はＳ３０２で生成されたリードコマンドに対してメモリ１０５から読み出されるデータのうちの最後尾データに後続のペイロードデータが含まれるか否かを判断する。
　この処理は、図４のＳ４０１と同様の処理である。
　実施の形態１と同様に、内部バッファ管理部１０７は、メモリアドレス変換部１０６から、リクエスト要求元１０１からのリードリクエスト及びメモリ１０５へのリードコマンドを入力しており、また、図１のデータ配置及び図２のデータ配置を認識しているため、Ｓ５０５のように、最後尾データに後続のペイロードデータが含まれるか否かを判断することができる。
　最後尾データに後続のペイロードデータが含まれる場合（Ｓ５０５でＹＥＳ）は、内部バッファ管理部１０７は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」の値と「距離情報Ａ」の値を更新する（Ｓ５０７）。
　但し、この時点では、内部バッファＡ１０９のデータは更新しない。
　本実施の形態では、パイプライン型のメモリに対応した動作を行うために、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」及び「距離情報Ａ」の値を、リードデータをメモリ１０５から入力する前に更新する。
　次に、メモリアドレス変換部１０６が、コマンドをＦＩＦＯバッファ１１０に格納する（Ｓ５０１）。
　具体的には、メモリアドレス変換部１０６は、Ｓ２０２において全域リードコマンドを生成した場合には、メモリ１０５からのデータを入力するようデータ整列部１０３に指示するメモリデータ入力コマンドを生成する。
　そして、メモリアドレス変換部１０６は、全域リードコマンド及びリードリクエストとメモリデータ入力コマンドをＦＩＦＯバッファ１１０に格納する。
　また、メモリアドレス変換部１０６は、Ｓ３０２において部分リードコマンドを生成した場合には、内部バッファＡ１０９に保持されているデータを入力するようデータ整列部１０３に指示する内部バッファデータ入力コマンドと、メモリデータ入力コマンドを生成する。
　そして、メモリアドレス変換部１０６は、部分リードコマンド及びリードリクエストと内部バッファデータ入力コマンドとメモリデータ入力コマンドをＦＩＦＯバッファ１１０に格納する。
　なお、ＥＣＣ訂正をした要求ペイロードデータの返送が完了する前に、リクエスト要求元１０１からリードリクエストを受け付けた場合は、連続してＦＩＦＯバッファ１１０にコマンドが格納される。
　図８の処理と並行して、データ整列部１０３は、定期的にＦＩＦＯバッファ１１０にコマンドが蓄積されているかどうかを確認し（Ｓ５０２）、ＦＩＦＯバッファ１１０にコマンドがあれば（Ｓ５０２でＹＥＳ）、ＦＩＦＯバッファ１１０からコマンドを取り出す（Ｓ５０３）。
　取り出したコマンドが内部バッファデータ入力コマンドであれば、Ｓ５０４でＹＥＳとなり、Ｓ３０３に処理を進める。
　取り出したコマンドがメモリデータ入力コマンドであれば、Ｓ５０４でＮＯとなり、Ｓ２０３に処理を進める。
　なお、作図上の理由により、図９には、取り出したコマンドがリードコマンド及びリードリクエストである場合の処理が示されていないが、リードコマンド及びリードリクエストを取り出した場合は、データ整列部１０３は、取り出したリードコマンド及びリードリクエストを所定の記憶領域に保持するとともに、再度、ＦＩＦＯバッファ１１０からコマンドを取り出す。
　Ｓ２０３では、データ選択部１０８がメモリ１０５からリードデータを入力し、内部バッファ管理部１０７にリードデータの入力を通知する。
　内部バッファ管理部１０７は、入力されたリードデータが最後尾のデータであるか否かを判断し（Ｓ４００）、リードデータが最後尾データである場合は、最後尾データに後続のペイロードデータが含まれているか否かを判断する（Ｓ４０１）。
　最後尾データに後続のペイロードデータが含まれている場合は、内部バッファ管理部１０７は内部バッファＡ１０９のデータを更新する（Ｓ４０２）。
　Ｓ３０３では、内部バッファ管理部１０７は、内部バッファＡ１０９のデータをデータ選択部１０８を介してデータ整列部１０３に送る。
　データ整列部１０３は、データの整列ができるか否かを判断し（Ｓ３０５）、データの整列ができる場合は、データ整列部１０３は、要求ペイロードデータと対応ＥＣＣを抽出し、抽出したデータの整列を行う（Ｓ２０５）。
　更に、ＥＣＣ訂正部１０２が、整列されたデータをデータ整列部１０３から取得し、ＥＣＣデータを用いて要求ペイロードデータのＥＣＣ訂正を行った後に、リクエスト要求元１０１に、要求ペイロードデータを返送する（Ｓ２０６）。
　要求ペイロードデータを全て返送したら処理が完了する（Ｓ２０７）。
　なお、Ｓ２０３、Ｓ４００、Ｓ４０１、Ｓ４０２、Ｓ３０５、Ｓ２０５、Ｓ２０６、Ｓ２０７の動作は、図４について説明したものと同じである。
　次に、図８、図９及び図１２を用いて、本実施の形態に係るメモリ制御装置１００の動作を具体的に説明する。
　ここでは、リクエスト要求元１０１から、第１のリードリクエストとして、００００ｈ番地（図１）からの４バイトリードのリードリクエストを受理し、第１のリードリクエストに対して要求ペイロードデータを返送する前に、第２のリードリクエストとして、０００４ｈ番地（図１）からの４バイトリードのリードリクエストを受理する例を想定して、メモリ制御装置１００の動作を説明する。
　なお、図１２のＴ１～Ｔ１１は、パイプライン処理における各スロットを示している。
　Ｍｅｍｏｒｙ　ＣＬＫは、リクエスト要求元１０１、メモリ制御装置１００及びメモリ１０５の動作クロックを示す。
　また、図１２のＣｏｍｍａｎｄ（Ｃ１）は、図７のＣ１に相当し、Ｃｏｍｍａｎｄ（Ｃ２）は、図７のＣ２に相当し、Ｃｏｍｍａｎｄ（Ｃ３）は、図７のＣ３に相当する。
　また、図１２のＲｅａｄ　Ｄａｔａ（Ｏｕｔ）は、ＥＣＣ訂正部１０２からリクエスト要求元１０１への要求ペイロードデータの出力を示している。
　また、図１２のＲｅａｄ　Ｄａｔａ（Ｉｎ）は、メモリ１０５からのリードデータの入力を示している。
　また、ｓＲｅａｄ－００００は、リクエスト要求元１０１からのリードリクエストを示し、００００ｈ番地（図１）から４バイトリードのリードリクエストを示している。
　また、ｓＲｅａｄ－０００４は、リクエスト要求元１０１からのリードリクエストを示し、０００４ｈ番地（図１）から４バイトリードのリードリクエストを示している。
　ｄＲｅａｄ－００００は、メモリ１０５へのリードコマンドを示し、００００ｈ番地（図２）から４バイトリードのリードコマンドを示している。
　ｄＲｅａｄ－０００４は、メモリ１０５へのリードコマンドを示し、０００４ｈ番地（図２）から４バイトリードのリードコマンドを示している。
　ｄＲｅａｄ－０００８は、メモリ１０５へのリードコマンドを示し、０００８ｈ番地（図２）から４バイトリードのリードコマンドを示している。
　Ｒｅａｄ　Ｄａｔａ（ｏｕｔ）の以外の欄にあるｄａｔａ－００００は、メモリ１０５からリードされた００００ｈ番地（図２）のデータを示している。
　Ｒｅａｄ　Ｄａｔａ（ｏｕｔ）の以外の欄にあるｄａｔａ－０００４は、メモリ１０５からリードされた０００４ｈ番地（図２）のデータを示している。
　Ｒｅａｄ　Ｄａｔａ（ｏｕｔ）の以外の欄にあるｄａｔａ－０００８は、メモリ１０５からリードされた０００８ｈ番地（図２）のデータを示している。
　Ｒｅａｄ　Ｄａｔａ（ｏｕｔ）の欄にあるｄａｔａ－００００は、リクエスト要求元１０１に出力する００００ｈ番地（図１）の要求ペイロードデータを示している。
　Ｒｅａｄ　Ｄａｔａ（ｏｕｔ）の欄にあるｄａｔａ－０００４は、リクエスト要求元１０１に出力する０００４ｈ番地（図１）の要求ペイロードデータを示している。
　まず、メモリアドレス変換部１０６が、リクエスト要求元１０１から、００００ｈ番地（図１）から４バイトリードのリードリクエスト（図１２のｓＲｅａｄ－００００）を受理する（Ｓ２０１）。
　次に、ヒット判定部１１３が、受理したリードリクエストが内部バッファＡ１０９に格納されているデータとヒットするかを判定する（Ｓ３０１）。
　なお、この時点では、内部バッファＡ１０９にはデータが格納されていないので、Ｓ３０１の判定結果はＮｏとなる。
　次に、メモリアドレス変換部１０６が、００００ｈ番地（図２）と０００４ｈ番地（図２）からのリードを指示するリードコマンド（図１２のｄＲｅａｄ－００００とｄＲｅａｄ－０００４）を生成し、生成したリードコマンドをメモリ１０５に出力する（Ｓ２０２）。
　次に、内部バッファ管理部１０７が、最後尾データに後続のペイロードデータが含まれるか否かを確認し（Ｓ５０５）、この場合は、０００４ｈ番地（図２）からのリードデータに後続のペイロードデータが含まれるので、内部バッファ管理部１０７は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」、「距離情報Ａ」の値を更新する（Ｓ５０７）。
　この結果、図１２の「内部バッファＡのアドレス」の欄に示されるように「内部バッファＡのアドレス」に「００００ｈ番地」が記述され、「距離情報Ａ」には「４」が記述される。
　また、メモリアドレス変換部１０６は、リードコマンド（図１２のｄＲｅａｄ－００００とｄＲｅａｄ－０００４）及びリードリクエスト（図１２のｓＲｅａｄ－０００４）、メモリデータ入力コマンドをＦＩＦＯバッファ１１０に格納する（Ｓ５０１）。
　ここで、メモリアドレス変換部１０６が、リクエスト要求元１０１から、０００４ｈ番地（図１）から４バイトリードのリードリクエスト（図１２のｓＲｅａｄ－０００４）を受理したとする（Ｓ２０１）。
　前述のようにＳ５０７の処理にて内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」に「００００ｈ番地」が記述され、「距離情報Ａ」には「４」が記述されており、０００４ｈ番地（図２）のデータは内部バッファＡ１０９にキャッシュされる予定なので、Ｓ３０１の判定はＹＥＳとなる。
　このため、メモリアドレス変換部１０６は、０００８ｈ番地（図２）からリードを指示するリードコマンド（図１２のｄＲｅａｄ－０００８）を生成する（Ｓ３０２）。
　そして、コマンド発行間隔制御部１１４が、内部バッファＡ１０９のデータを利用するための時間（データの衝突を回避するための時間）だけ間隔を空けてリードコマンド（図１２のｄＲｅａｄ－０００８）をメモリ１０５に出力する。
　リクエスト要求元１０１からのリードリクエスト（図１２のｓＲｅａｄ－０００４）の入力タイミングからは、リードコマンド（図１２のｄＲｅａｄ－０００８）は、図１２の符号１２０１のタイミングでメモリ１０５に出力することができる。
　しかし、本実施の形態では、コマンド発行間隔制御部１１４は、リードコマンドを出力できるタイミングから、１スロット分、リードコマンドの出力タイミングを遅らせ、符号１２０２のタイミングでリードコマンド（図１２のｄＲｅａｄ－０００８）をメモリ１０５に出力している。
　次に、内部バッファ管理部１０７が、最後尾データに後続のペイロードデータが含まれるか否かを確認する（Ｓ５０５）。
　この場合は、０００８ｈ番地（図２）からのリードデータに後続のペイロードデータが含まれるので、内部バッファ管理部１０７は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」、「距離情報Ａ」の値を更新する（Ｓ５０７）。
　この結果、図１２の「内部バッファＡのアドレス」の欄に示されるように「内部バッファＡのアドレス」に「０００４ｈ番地」が記述され、「距離情報Ａ」には「４」が記述される。
　また、メモリアドレス変換部１０６は、リードコマンド（図１２のｄＲｅａｄ－０００８）及びリードリクエスト（図１２のｓＲｅａｄ－０００４）、メモリデータ入力コマンド及び内部バッファデータ入力コマンドをＦＩＦＯバッファ１１０に格納する（Ｓ５０１）。
　上記の動作と並行して、データ整列部１０３が、ＦＩＦＯバッファ１１０から先頭のリードコマンド（図１２のｄＲｅａｄ－００００とｄＲｅａｄ－０００４）と、メモリデータ入力コマンドを取り出す（Ｓ５０２、Ｓ５０３）。
　この場合は、内部バッファＡ１０９を利用しないため、Ｓ５０４はＮＯとなり、図１２に示すように、データ選択部１０８が、メモリ１０５から００００ｈ番地（図２）のデータ（図１２のｄａｔａ－００００）を入力する（Ｓ２０３）。
　そして、入力されたデータ（図１２のｄａｔａ－００００）は、最後尾データではないので（Ｓ４００でＮＯ）、内部バッファＡ１０９には格納されない。
　また、入力されたデータ（図１２のｄａｔａ－００００）だけではデータの整列ができないので（Ｓ３０５でＮＯ）、メモリ１０５からの次のデータの入力を待つ。
　なお、このとき、００００ｈ番地（図２）のデータ（図１２のｄａｔａ－００００）は前回値保持部１０４に保持される。
　次に、データ選択部１０８が、メモリ１０５から０００４ｈ番地（図２）のデータ（図１２のｄａｔａ－０００４）を入力する（Ｓ２０３）。
　入力されたデータ（図１２のｄａｔａ－０００４）は、最後尾データであり（Ｓ４００でＹＥＳ）、また、後続のペイロードデータを含むので（Ｓ４０１でＹＥＳ）、入力されたデータが内部バッファＡ１０９に格納される。
　また、入力されたデータ（図１２のｄａｔａ－０００４）と前回値保持部１０４のデータ（図１２のｄａｔａ－００００）でデータの整列ができるので（Ｓ３０５でＹＥＳ）、データ整列部１０３がデータを整列し、ＥＣＣ訂正部１０２がＥＣＣ訂正を行って、ＥＣＣ訂正後の要求ペイロードデータ（図１２のｄａｔａ－００００）をリクエスト要求元１０１に出力する（Ｓ２０５、Ｓ２０６）。
　また、０００４ｈ番地（図２）のデータ（図１２のｄａｔａ－０００４）は前回値保持部１０４に保持される。
　また、データ整列部１０３は、ＦＩＦＯバッファ１１０から次のリードコマンド（図１２のｄＲｅａｄ－０００８）と、内部バッファデータ入力コマンド及びメモリデータ入力コマンドを取り出す（Ｓ５０２、Ｓ５０３）。
　この場合は、内部バッファＡ１０９を利用するため、Ｓ５０４はＹＥＳとなり、内部バッファＡ１０９内のデータ（図１２のｄａｔａ－０００４）がデータ整列部１０３に出力される（Ｓ３０３）。
　内部バッファＡ１０９からのデータ（図１２のｄａｔａ－０００４）と前回値保持部１０４のデータ（図１２のｄａｔａ－０００４）ではデータの整列ができないので（Ｓ３０５でＮＯ）、メモリ１０５からの次のデータの入力を待つ。
　なお、このとき、内部バッファＡ１０９からのデータ（図１２のｄａｔａ－０００４）は前回値保持部１０４に保持される。
　次に、データ選択部１０８が、メモリ１０５から０００８ｈ番地（図２）のデータ（図１２のｄａｔａ－０００８）を入力する（Ｓ２０３）。
　なお、符号１２０１のタイミングでコマンド発行間隔制御部１１４からメモリ１０５にｄＲｅａｄ－０００８が出力されていれば、符号１２０３のタイミングでメモリ１０５からｄａｔａ－０００８が入力されることになるが、前述のように、符号１２０２のタイミングでｄＲｅａｄ－０００８が出力されているので、符号１２０４のタイミングでメモリ１０５からｄａｔａ－０００８が入力される。
　入力されたデータ（図１２のｄａｔａ－０００８）は、最後尾データであり（Ｓ４００でＹＥＳ）、また、後続のペイロードデータを含むので（Ｓ４０１でＹＥＳ）、入力されたデータが内部バッファＡ１０９に格納される。
　また、入力されたデータ（図１２のｄａｔａ－０００８）と前回値保持部１０４のデータ（図１２のｄａｔａ－０００４）でデータの整列ができるので（Ｓ３０５でＹＥＳ）、データ整列部１０３がデータを整列し、ＥＣＣ訂正部１０２がＥＣＣ訂正を行って、ＥＣＣ訂正後の要求ペイロードデータ（図１２のｄａｔａ－０００４）をリクエスト要求元１０１に出力する（Ｓ２０５、Ｓ２０６）。
　また、０００８ｈ番地（図２）のデータ（図１２のｄａｔａ－０００４）は前回値保持部１０４に保持される。
　図１２の例において、コマンド発行間隔制御部１１４によりｄＲｅａｄ－０００８の出力タイミングが調整されずに、符号１２０１のタイミングでｄＲｅａｄ－０００８が出力されていれば、符号１２０３のタイミングでメモリ１０５からｄａｔａ－０００８が入力される。
　この場合には、符号１２０６のタイミングで、ｄａｔａ－０００８が前回値保持部１０４に入力されるが、符号１２０５に示すように、内部バッファＡ１０９内のｄａｔａ－０００４が前回値保持部１０４に入力されるタイミングと競合してしまう。
　このため、ｄａｔａ－０００８とｄａｔａ－０００４のいずれかが消失してしまう。
　これに対して、本実施の形態では、コマンド発行間隔制御部１１４が符号１２０２のタイミングでｄＲｅａｄ－０００８を出力するため、符号１２０４のタイミングでメモリ１０５からｄａｔａ－０００８が入力される。
　そして、符号１２０４のタイミングで入力された場合は、ｄａｔａ－０００８が前回値保持部１０４に入力されるタイミングは、符号１２０７のタイミングであり、データの競合は起こらない。
　次に、図８、図９及び図１３を用いて、内部バッファＡ１０９に加えて内部バッファＢ１０９０が存在するメモリ制御装置１００の動作例を説明する。
　ここでは、リクエスト要求元１０１から、第１のリードリクエストとして、００００ｈ番地（図１）からの４バイトリードのリードリクエストを受理し、第１のリードリクエストに対して要求ペイロードデータを返送する前に、第２のリードリクエストとして、００１４ｈ番地（図１）からの４バイトリードのリードリクエストを受理する例を想定して、メモリ制御装置１００の動作を説明する。
　なお、図１３の「内部バッファＢのアドレス」及び「内部バッファＢ」に示されるように、内部バッファＢ１０９０には、以前の００１０ｈ番地（図１）についてのリードリクエストにより００１８ｈ番地（図２）のデータ（図１３のｄａｔａ－００１８）が格納されているものとする。
　なお、図１３では、ｄａｔａ－００１８が内部バッファＢ１０９０に継続して保持されていることを表すために、ｄａｔａ－００１８を二重線で表現している。
　まず、メモリアドレス変換部１０６が、リクエスト要求元１０１から、００００ｈ番地（図１）から４バイトリードのリードリクエスト（図１３のｓＲｅａｄ－００００）を受理する（Ｓ２０１）。
　次に、ヒット判定部１１３が、受理したリードリクエストが内部バッファＡ１０９又は内部バッファＢ１０９０に格納されているデータとヒットするかを判定する（Ｓ３０１）。
　なお、この時点では、内部バッファＡ１０９にはデータが格納されておらず、また、内部バッファＢ１０９０のデータはリードリクエストで要求されているアドレスに合致しないので、Ｓ３０１の判定結果はＮｏとなる。
　次に、メモリアドレス変換部１０６が、００００ｈ番地（図２）と０００４ｈ番地（図２）からリードを指示するリードコマンド（図１３のｄＲｅａｄ－００００とｄＲｅａｄ－０００４）を生成し、生成したリードコマンドをメモリ１０５に出力する（Ｓ２０２）。
　次に、内部バッファ管理部１０７が、最後尾データに後続のペイロードデータが含まれるか否かを確認し（Ｓ５０５）、この場合は、０００４ｈ番地（図２）からのリードデータに後続のペイロードデータが含まれるので、内部バッファ管理部１０７は、内部バッファ情報記憶部１１２の「内部バッファＡのアドレス」、「距離情報Ａ」の値を更新する（Ｓ５０７）。
　この結果、図１３の「内部バッファＡのアドレス」の欄に示されるように「内部バッファＡのアドレス」に「００００ｈ番地」が記述され、「距離情報Ａ」には「４」が記述される。
　また、メモリアドレス変換部１０６は、リードデータ（図１３のｄＲｅａｄ－００００とｄＲｅａｄ－０００４）と、メモリデータ入力コマンドをＦＩＦＯバッファ１１０に格納する（Ｓ５０１）。
　ここで、メモリアドレス変換部１０６が、リクエスト要求元１０１から、００１４ｈ番地（図１）から４バイトリードのリードリクエスト（図１３のｓＲｅａｄ－００１４）を受理したとする（Ｓ２０１）。
　前述のように内部バッファＢ１０９０には、００１４ｈ番地（図１）に対応する００１８ｈ番地（図２）のデータと００１Ｃｈ番地（図２）のデータのうち、００１８ｈ番地（図２）のデータ（図１３のｄａｔａ－００１８）がキャッシュされているので、Ｓ３０１の判定はＹＥＳとなる。
　このため、メモリアドレス変換部１０６は、００１Ｃｈ番地（図２）からのリードを指示するリードコマンド（図１３のｄＲｅａｄ－００１Ｃ）を生成する（Ｓ３０２）。
　そして、コマンド発行間隔制御部１１４が、内部バッファＢ１０９０のデータを利用するための時間（データの衝突を回避するための時間）だけ間隔を空けてリードコマンド（図１３のｄＲｅａｄ－００１Ｃ）をメモリ１０５に出力する。
　リクエスト要求元１０１からのリードリクエスト（図１３のｓＲｅａｄ－００１４）の入力タイミングからは、リードコマンド（図１３のｄＲｅａｄ－００１Ｃ）は、図１３の符号１３０１のタイミングでメモリ１０５に出力される。
　しかし、本実施の形態では、コマンド発行間隔制御部１１４は、リードコマンドを出力できるタイミングから、１スロット分、リードコマンドの出力タイミングを遅らせて、符号１３０２のタイミングでリードコマンド（図１３のｄＲｅａｄ－００１Ｃ）をメモリ１０５に出力している。
　次に、内部バッファ管理部１０７が、最後尾データに後続のペイロードデータが含まれるか否かを確認し（Ｓ５０５）、この場合は、００１Ｃｈ番地（図２）からのリードデータに後続のペイロードデータが含まれるので、内部バッファ管理部１０７は、内部バッファ情報記憶部１１２の「内部バッファＢのアドレス」、「距離情報Ｂ」の値を更新する（Ｓ５０７）。
　この結果、図１３の「内部バッファＢのアドレス」の欄に示されるように「内部バッファＢのアドレス」に「００１４ｈ番地」が記述され、「距離情報Ｂ」には「４」が記述される。
　また、メモリアドレス変換部１０６は、リードデータ（図１３のｄＲｅａｄ－００１Ｃ）及びリードリクエスト（図１３のｓＲｅａｄ－００１４）と、メモリデータ入力コマンド及び内部バッファデータ入力コマンドをＦＩＦＯバッファ１１０に格納する（Ｓ５０１）。
　なお、本例では、内部バッファデータ入力コマンドには、内部バッファＢ１０９０のデータを入力する旨が指示されている。
　一方、内部バッファＡ１０９のデータを利用する場合は、内部バッファデータ入力コマンドには、内部バッファＡ１０９のデータを入力する旨が指示されている。
　上記の動作と並行して、データ整列部１０３は、ＦＩＦＯバッファ１１０から先頭のリードコマンド（図１３のｄＲｅａｄ－００００とｄＲｅａｄ－０００４）と、メモリデータ入力コマンドを取り出す（Ｓ５０２、Ｓ５０３）。
　この場合は、内部バッファＡ１０９を利用しないため、Ｓ５０４はＮＯとなり、図１３に示すように、データ選択部１０８が、メモリ１０５から００００ｈ番地（図２）のデータ（図１３のｄａｔａ－００００）を入力する（Ｓ２０３）。
　そして、入力されたデータ（図１３のｄａｔａ－００００）は、最後尾データではないので（Ｓ４００でＮＯ）、内部バッファＡ１０９には格納されない。
　また、入力されたデータ（図１３のｄａｔａ－００００）だけではデータの整列ができないので（Ｓ３０５でＮＯ）、メモリ１０５からの次のデータの入力を待つ。
　なお、このとき、００００ｈ番地（図２）のデータ（図１３のｄａｔａ－００００）は前回値保持部１０４に保持される。
　次に、データ選択部１０８が、メモリ１０５から０００４ｈ番地（図２）のデータ（図１３のｄａｔａ－０００４）を入力する（Ｓ２０３）。
　入力されたデータ（図１３のｄａｔａ－０００４）は、最後尾データであり（Ｓ４００でＹＥＳ）、また、後続のペイロードデータを含むので（Ｓ４０１でＹＥＳ）、入力されたデータが内部バッファＡ１０９に格納される。
　また、入力されたデータ（図１３のｄａｔａ－０００４）と前回値保持部１０４のデータ（図１３のｄａｔａ－００００）でデータの整列ができるので（Ｓ３０５でＹＥＳ）、データ整列部１０３がデータを整列し、ＥＣＣ訂正部１０２がＥＣＣ訂正を行って、ＥＣＣ訂正後の要求ペイロードデータ（図１３のｄａｔａ－００００）をリクエスト要求元１０１に出力する（Ｓ２０５、Ｓ２０６）。
　また、０００４ｈ番地（図２）のデータ（図１３のｄａｔａ－０００４）は前回値保持部１０４に保持される。
　また、データ整列部１０３は、ＦＩＦＯバッファ１１０から次のリードデータ（図１３のｄＲｅａｄ－００１Ｃ）と、内部バッファデータ入力コマンド及びメモリデータ入力コマンドを取り出す（Ｓ５０２、Ｓ５０３）。
　この場合は、内部バッファＢ１０９０を利用するため、Ｓ５０４はＹＥＳとなり、内部バッファＢ１０９０内のデータ（図１３のｄａｔａ－００１８）がデータ整列部１０３に出力される（Ｓ３０３）。
　内部バッファＢ１０９０からのデータ（図１３のｄａｔａ－００１８）と前回値保持部１０４のデータ（図１３のｄａｔａ－０００４）ではデータの整列ができないので（Ｓ３０５でＮＯ）、メモリ１０５からの次のデータの入力を待つ。
　なお、このとき、内部バッファＡ１０９からのデータ（図１３のｄａｔａ－００１８）は前回値保持部１０４に保持される。
　次に、データ選択部１０８が、メモリ１０５から００１Ｃｈ番地（図２）のデータ（図１３のｄａｔａ－００１Ｃ）を入力する（Ｓ２０３）。
　なお、符号１３０１のタイミングでコマンド発行間隔制御部１１４からメモリ１０５にｄＲｅａｄ－００１Ｃが出力されていれば、符号１３０３のタイミングでメモリ１０５からｄａｔａ－００１Ｃが入力されることになるが、前述のように、符号１３０２のタイミングでｄＲｅａｄ－００１Ｃが出力されているので、符号１３０４のタイミングでメモリ１０５からｄａｔａ－００１Ｃが入力される。
　入力されたデータ（図１３のｄａｔａ－００１Ｃ）は、最後尾データであり（Ｓ４００でＹＥＳ）、また、後続のペイロードデータを含むので（Ｓ４０１でＹＥＳ）、入力されたデータが内部バッファＢ１０９０に格納される。
　また、入力されたデータ（図１３のｄａｔａ－００１Ｃ）と前回値保持部１０４のデータ（図１３のｄａｔａ－００１８）でデータの整列ができるので（Ｓ３０５でＹＥＳ）、データ整列部１０３がデータを整列し、ＥＣＣ訂正部１０２がＥＣＣ訂正を行って、ＥＣＣ訂正後の要求ペイロードデータ（図１３のｄａｔａ－００１４）をリクエスト要求元１０１に出力する（Ｓ２０５、Ｓ２０６）。
　また、００１Ｃｈ番地（図２）のデータ（図１３のｄａｔａ－００１Ｃ）は前回値保持部１０４に保持される。
　なお、以上では、内部バッファＡ１０９及び内部バッファＢ１０９０に１アドレス分のデータ（４バイトのデータ）を格納することとしているが、内部バッファＡ１０９及び内部バッファＢ１０９０に２アドレス分以上のデータを格納するようにしてもよい。
　また、リクエスト要求元１０１からのリードリクエストで対象となっている図１の形式のアドレスを図２の形式のアドレスに変換した結果、３つ以上のアドレスが読み出し候補アドレスとなった場合に、３つ以上の読み出し候補アドレスのうちの前から２つのアドレスのデータが内部バッファＡ１０９又は内部バッファＢ１０９０にキャッシュされている場合は、メモリアドレス変換部１０６は、当該２つアドレス以外のアドレスのデータ、すなわち、３つ目のアドレス以降のデータのリードを指示するリードコマンド（部分リードコマンド）を生成する。
　また、以上では、コマンド発行間隔制御部１１４が、メモリアドレス変換部１０６により生成された部分リードコマンドの出力タイミングを１スロット分遅らせてメモリ１０５に出力している。
　これに対して、メモリアドレス変換部１０６が、部分リードコマンドを、通常の生成タイミングから１スロット分遅らせて生成することで、メモリ１０５からのリードデータと内部バッファＡ１０９からのデータとの間での衝突を回避するようにしてもよい。
　また、本実施の形態のメモリ制御装置１００も、実施の形態１と同様に、４バイトの整数倍ずつのリードリクエストにも対処可能である。
　また、３つ以上の内部バッファを用いる場合も、本実施の形態で説明した手順にて処理することができる。
　以上、本実施の形態では、
　パイプライン型メモリに対応するためのメモリ制御装置であって、
　（ａ）メモリに発行したリクエストを記憶する手段
　（ｂ）コマンド発行間隔を制御し、次にメモリに発行するコマンドの発行を遅延させる手段を有するメモリ制御装置を説明した。
　実施の形態３．
　実施の形態２では、内部バッファＡ１０９のデータを利用する場合、無条件にメモリ１０５へのリードコマンドの発行間隔を空けていたが、リクエスト要求元１０１からのリードリクエストを受理した時点で、内部バッファＡ１０９を利用する以上の時間が空いている場合、すなわち、データの競合が起きない場合には、リードコマンドの発行間隔を空ける必要がない。
　本実施の形態では、内部バッファＡ１０９の利用のための時間が空いていないことを検出し、その場合のみコマンド発行間隔を空けるように制御することで、無駄なくリードコマンドを発行する方式を説明する。
　図１０は、本実施の形態に係るメモリ制御装置１００の構成例を示す。
　図７と比較して、図１０では、発行間隔判定部１１５が追加されている。
　発行間隔判定部１１５は、現在、メモリ１０５に発行しようとしている部分リードコマンドと、その部分リードコマンドの直前に発行したリードコマンド（全域リードコマンド、部分リードコマンドのいずれか）との発行間隔が一定以上空いているかどうかを判定する。
　具体的には、発行間隔判定部１１５は、最後にリードコマンド（全域リードコマンド、部分リードコマンドのいずれか）を出力してからの経過時間が、実施の形態２で説明した発行間隔（遅延時間）を超えているかどうかを判定する。
　コマンド発行間隔制御部１１４は、最後にリードコマンドを出力してからの経過時間が、実施の形態２で説明した発行間隔（遅延時間）を超えている場合には、間隔を空けることなく、部分リードコマンドをメモリ１０５に出力する。
　なお、発行間隔判定部１１５は、最後にリードコマンドを出力した時刻を、直前リードの発行時刻として保持しており、この直前リードの発行時刻と現在時刻との差が、実施の形態２で説明した発行間隔（遅延時間）を超えているかどうかを判定する。
　本実施の形態では、発行間隔判定部１１５も、コマンド出力部の例に相当する。
　次に、本実施の形態に係るメモリ制御装置１００の動作を、図１１及び図１４を参照しながら説明する。
　なお、以下では、主に実施の形態２との相違点を説明する。
　また、以下では、リクエスト要求元１０１から、第１のリードリクエストとして、００００ｈ番地（図１）からの４バイトリードのリードリクエストを受理し、第１のリードリクエストに対して要求ペイロードデータを返送する前に、第２のリードリクエストとして、０００４ｈ番地（図１）からの４バイトリードのリードリクエストを受理する例を想定して、メモリ制御装置１００の動作を説明する。
　まず、メモリアドレス変換部１０６は、００００ｈ番地（図１）から４バイトリードのリードリクエスト（図１４のｓＲｅａｄ－００００）を入力し、実施の形態２と同様に、００００ｈ番地（図２）から８バイトのリードを指示する全域リードコマンドを生成し、コマンド発行間隔制御部１１４が、この全域リードコマンドをメモリ１０５に出力する（Ｓ２０１、Ｓ３０１、Ｓ２０２）。
　コマンド発行間隔制御部１１４は、リードコマンドの出力の際に、リードコマンドの出力を発行間隔判定部１１５に通知し、発行間隔判定部１１５では、コマンド発行間隔制御部１１４からリードコマンドの出力が通知された時刻で直前リードの発行時刻を更新する（Ｓ６０２）。
　以降は、実施の形態２と同様の処理が行われる。
　その後、メモリアドレス変換部１０６が、０００４ｈ番地（図１）から４バイトリードのリードリクエスト（図１４のｓＲｅａｄ－０００４）を入力する（Ｓ２０１）。
　ここでは、内部バッファＡ１０９のデータを利用できるので、ヒット判定となり、Ｓ３０１はＹＥＳであり、メモリアドレス変換部１０６は、実施の形態２と同様に、部分リードコマンド（図１４のｄＲｅａｄ－０００８）を生成する（Ｓ３０２）。
　次に、発行間隔判定部１１５は、最後のリードコマンド（図１４のｄＲｅａｄ－０００４）の出力からの経過時間が遅延時間（図１４の例では、１スロット分の時間）を超えているか否かを判断する（Ｓ６０１）。
　図１４の例では、最後のリードコマンドの出力からの経過時間が遅延時間を超えているため（Ｓ６０１でＹＥＳ）、コマンド発行間隔制御部１１４は、発行間隔を空けずに（遅延時間の経過を待たずに）リードコマンド（図１４のｄＲｅａｄ－０００８）をメモリ１０５に出力する。
　実施の形態２では、図１４の符号１４０２のタイミングでリードコマンド（ｄＲｅａｄ－０００８）がメモリ１０５に出力されるが、本実施の形態では、リードコマンド（ｄＲｅａｄ－０００８）は、符号１４０１のタイミングでメモリ１０５に出力される。
　この結果、メモリ１０５からは、符号１４０３のタイミングで、リードデータ（ｄａｔａ－０００８）が入力される。
　一方、実施の形態２の場合は、符号１４０４のタイミングで、リードデータ（ｄａｔａ－０００８）が入力される。
　一方、最後のリードコマンドの出力からの経過時間が遅延時間を超えていない場合（Ｓ６０１でＮＯ）は、コマンド発行間隔制御部１１４は、実施の形態２と同様に、メモリ１０５へのリードコマンドの出力が可能なタイミングから遅延時間を経過した後にリードコマンド（図１４のｄＲｅａｄ－０００８）をメモリ１０５に出力する（Ｓ５０６）。
　以降の処理は、実施の形態２と同じであるため、説明を省略する。
　なお、以上では、最後のリードコマンドの出力からの経過時間が遅延時間を超えていない場合は、コマンド発行間隔制御部１１４は、リードコマンドの出力が可能なタイミングから遅延時間を経過した後にリードコマンドをメモリ１０５に出力している。
　これに対して、最後のリードコマンドの出力からの経過時間が遅延時間を超えていない場合に、コマンド発行間隔制御部１１４は、最後のリードコマンドの出力からの経過時間と遅延時間との差分の時間を算出し、リードコマンドの出力が可能なタイミングから差分の時間が経過した後にリードコマンドをメモリ１０５に出力するようにしてもよい。
　以上、本実施の形態では、
　内部バッファのデータを再利用する時間が十分ある場合には、コマンド発行を遅らせないメモリ制御装置であって、
　（ａ）直前に発行したリードコマンドとの発行間隔が、内部バッファのデータを再利用する時間よりも経っているかどうか判定する手段
（ｂ）直前に発行したリードコマンドのタイミングを保持する手段を有するメモリ制御装置を説明した。
　以上、本発明の実施の形態について説明したが、これらの実施の形態のうち、２つ以上を組み合わせて実施しても構わない。
　あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。
　あるいは、これらの実施の形態のうち、２つ以上を部分的に組み合わせて実施しても構わない。
　なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
　１００　メモリ制御装置、１０１　リクエスト要求元、１０２　ＥＣＣ訂正部、１０３　データ整列部、１０４　前回値保持部、１０５　メモリ、１０６　メモリアドレス変換部、１０７　内部バッファ管理部、１０８　データ選択部、１０９　内部バッファＡ、１１０　ＦＩＦＯバッファ、１１１　データ取得部、１１２　内部バッファ情報記憶部、１１３　ヒット判定部、１１４　コマンド発行間隔制御部、１１５　発行間隔判定部、１０９０　内部バッファＢ。

Claims (15)

  1. 　各々に所定のデータ幅分のデータが格納される複数のアドレスを有し、前記データ幅分のペイロードデータに対して誤り訂正データが設定され、対応関係にある前記データ幅分のペイロードデータと誤り訂正データとが隣接する２つのアドレスにわたって格納され、アドレス単位でデータの読み出しが行われるメモリ、からのペイロードデータの読み出しを要求するリードリクエストをパイプライン方式にて処理するメモリ制御装置であって、
    　前記メモリから読み出されたデータをキャッシュするキャッシュ領域と、
    　前記データ幅の整数倍分のペイロードデータの読み出しを要求するリードリクエストを入力するリードリクエスト入力部と、
    　前記リードリクエスト入力部により入力されたリードリクエストで要求されているペイロードデータである要求ペイロードデータと前記要求ペイロードデータの誤り訂正に用いられる誤り訂正データである対応誤り訂正データとが格納されている２つ以上のアドレスである読み出し候補アドレスのうちのいずれかのアドレスのデータが、前記キャッシュ領域にキャッシュ済み又はキャッシュされる予定であるかを判定するキャッシュ判定部と、
    　２つ以上の読み出し候補アドレスのうちのいずれかのアドレスのデータが前記キャッシュ領域にキャッシュ済み又はキャッシュされる予定であると前記キャッシュ判定部により判定された場合に、２つ以上の読み出し候補アドレスのうち前記キャッシュ領域にデータがキャッシュ済み又はキャッシュされる予定のアドレスであるキャッシュアドレス以外のアドレスからのデータの読み出しを指示する部分リードコマンドを、前記メモリへの前記部分リードコマンドの出力が可能なタイミングから所定の遅延時間が経過した後に、前記メモリに出力するコマンド出力部とを有することを特徴とするメモリ制御装置。
  2. 　前記コマンド出力部は、
    　２つ以上の読み出し候補アドレスのうちの最前のアドレスのデータと前記最前のアドレスに後続する０個以上のアドレスのデータが前記キャッシュ領域にキャッシュ済み又はキャッシュされる予定であると前記キャッシュ判定部により判定された場合に、
    　前記最前のアドレスを含むキャッシュアドレス以外のアドレスのデータの読み出しを指示する部分リードコマンドを、前記メモリに出力することを特徴とする請求項１に記載のメモリ制御装置。
  3. 　前記メモリ制御装置は、更に、
    　コマンドを蓄積するＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）バッファと、
    　前記ＦＩＦＯバッファからコマンドを入力し、入力したコマンドに従って、前記要求ペイロードデータと前記対応誤り訂正データとを取得するデータ取得部とを有し、
    　前記コマンド出力部は、
    　前記部分リードコマンドを前記メモリに出力するとともに、
    　前記キャッシュ領域から前記キャッシュアドレスのデータを入力するよう前記データ取得部に指示するキャッシュデータ入力コマンドと、前記メモリから前記キャッシュアドレス以外のアドレスのデータを入力するよう前記データ取得部に指示するメモリデータ入力コマンドとを前記ＦＩＦＯバッファに格納し、
    　前記データ取得部は、
    　前記ＦＩＦＯバッファから前記キャッシュデータ入力コマンドと前記メモリデータ入力コマンドとを入力し、前記キャッシュデータ入力コマンドに従って、前記キャッシュ領域から前記キャッシュアドレスのデータを入力し、前記メモリデータ入力コマンドに従って、前記部分リードコマンドに応じて読み出された前記キャッシュアドレス以外のアドレスのデータを前記メモリから入力し、
    　前記キャッシュ領域から入力した前記キャッシュアドレスのデータと、前記メモリから入力した前記キャッシュアドレス以外のアドレスのデータとから、前記要求ペイロードデータと前記対応誤り訂正データとを取得することを特徴とする請求項２に記載のメモリ制御装置。
  4. 　前記コマンド出力部は、
    　前記遅延時間が経過した後に部分リードコマンドを前記メモリに出力することで、前記データ取得部における前記キャッシュ領域からの前記キャッシュアドレスのデータの入力と前記メモリからの前記キャッシュアドレス以外のアドレスのデータの入力との間で衝突を発生させないことを特徴とする請求項３に記載のメモリ制御装置。
  5. 　前記コマンド出力部は、
    　２つ以上の読み出し候補アドレスのうちのいずれのアドレスのデータも前記キャッシュ領域にキャッシュ済みでなく、キャッシュされる予定でもないと前記キャッシュ判定部により判定された場合に、
    　２つ以上の読み出し候補アドレスの全域からのデータの読み出しを指示する全域リードコマンドを、前記遅延時間の経過を待つことなく前記メモリに出力することを特徴とする請求項１～４のいずれかに記載のメモリ制御装置。
  6. 　前記コマンド出力部は、
    　部分リードコマンドを前記メモリに出力する場合に、全域リードコマンド及び部分リードコマンドのいずれかを最後に前記メモリに出力してからの経過時間が前記遅延時間を超えているか否かを判断し、
    　全域リードコマンド及び部分リードコマンドのいずれかを最後に前記メモリに出力してからの経過時間が前記遅延時間を超えている場合に、前記遅延時間の経過を待つことなく部分リードコマンドを前記メモリに出力することを特徴とする請求項５に記載のメモリ制御装置。
  7. 　全域リードコマンド及び部分リードコマンドのいずれかを最後に前記メモリに出力してからの経過時間が前記遅延時間を超えていない場合に、
    　全域リードコマンド及び部分リードコマンドのいずれかを最後に前記メモリに出力してからの経過時間と前記遅延時間との差分時間を算出し、
    　前記メモリへの前記部分リードコマンドの出力が可能なタイミングから前記差分時間が経過した後に、部分リードコマンドを前記メモリに出力することを特徴とする請求項６に記載のメモリ制御装置。
  8. 　前記メモリ制御装置は、更に、
    　前記コマンド出力部により出力された全域リードコマンド及び部分リードコマンドのいずれかに応じて前記メモリから読み出された最後尾のデータである最後尾データに、前記要求ペイロードデータ及び前記対応誤り訂正データのいずれでもないデータが含まれている場合に、前記最後尾データを前記キャッシュ領域に格納するキャッシュ管理部を有することを特徴とする請求項５～７のいずれかに記載のメモリ制御装置。
  9. 　前記コマンド出力部は、
    　少なくともパイプライン処理におけるスロット１つ分の時間に相当する時間を前記遅延時間とすることを特徴とする請求項１～８のいずれかに記載のメモリ制御装置。
  10. 　前記メモリ制御装置は、
    　複数のキャッシュ領域を有し、
    　前記キャッシュ判定部は、
    　２つ以上の読み出し候補アドレスのうちのいずれかのアドレスのデータが前記複数のキャッシュ領域のいずれかのキャッシュ領域にキャッシュ済み又はキャッシュされる予定であるかを判定することを特徴とする請求項１～９のいずれかに記載のメモリ制御装置。
  11. 　各々に所定のデータ幅分のデータが格納される複数のアドレスを有し、前記データ幅分のペイロードデータに対して誤り訂正データが設定され、対応関係にある前記データ幅分のペイロードデータと誤り訂正データとが隣接する２つのアドレスにわたって格納され、アドレス単位でデータの読み出しが行われるメモリ、からのペイロードデータの読み出しを要求するリードリクエストを処理するメモリ制御装置であって、
    　前記メモリから読み出されたデータをキャッシュするキャッシュ領域と、
    　前記データ幅の整数倍分のペイロードデータの読み出しを要求するリードリクエストを入力するリードリクエスト入力部と、
    　前記リードリクエスト入力部により入力されたリードリクエストで要求されているペイロードデータである要求ペイロードデータと前記要求ペイロードデータの誤り訂正に用いられる誤り訂正データである対応誤り訂正データとが格納されている２つ以上のアドレスである読み出し候補アドレスのうちのいずれかのアドレスのデータが、前記キャッシュ領域にキャッシュ済みであるかを判定するキャッシュ判定部と、
    　２つ以上の読み出し候補アドレスのうちのいずれかのアドレスのデータが前記キャッシュ領域にキャッシュ済みであると前記キャッシュ判定部により判定された場合に、２つ以上の読み出し候補アドレスのうち前記キャッシュ領域にデータがキャッシュ済みのアドレスであるキャッシュアドレス以外のアドレスからのデータの読み出しを指示する部分リードコマンドを、前記メモリに出力するコマンド出力部とを有することを特徴とするメモリ制御装置。
  12. 　前記コマンド出力部は、
    　２つ以上の読み出し候補アドレスのうちのいずれのアドレスのデータも前記キャッシュ領域にキャッシュ済みでないと前記キャッシュ判定部により判定された場合に、
    　２つ以上の読み出し候補アドレスの全域からのデータの読み出しを指示する全域リードコマンドを、前記メモリに出力することを特徴とする請求項１１に記載のメモリ制御装置。
  13. 　前記メモリ制御装置は、更に、
    　前記コマンド出力部により出力された全域リードコマンド及び部分リードコマンドのいずれかに応じて前記メモリから読み出された最後尾のデータである最後尾データに、前記要求ペイロードデータ及び前記対応誤り訂正データのいずれでもないデータが含まれている場合に、前記最後尾データを前記キャッシュ領域に格納するキャッシュ管理部を有することを特徴とする請求項１１又は１２に記載のメモリ制御装置。
  14. 　前記メモリ制御装置は、
    　複数のキャッシュ領域を有し、
    　前記キャッシュ判定部は、
    　２つ以上の読み出し候補アドレスのうちのいずれかのアドレスのデータが前記複数のキャッシュ領域のいずれかのキャッシュ領域にキャッシュ済みであるかを判定することを特徴とする請求項１１～１３のいずれかに記載のメモリ制御装置。
  15. 　前記コマンド出力部は、
    　２つ以上の読み出し候補アドレスのうちの最前のアドレスのデータと前記最前のアドレスに後続する０個以上のアドレスのデータが前記キャッシュ領域にキャッシュ済みであると前記キャッシュ判定部により判定された場合に、
    　前記最前のアドレスを含むキャッシュアドレス以外のアドレスのデータの読み出しを指示する部分リードコマンドを、前記メモリに出力し、
    　前記メモリ制御装置は、更に、
    　前記キャッシュ領域から前記キャッシュアドレスのデータを入力し、前記部分リードコマンドに応じて読み出された前記キャッシュアドレス以外のアドレスのデータを前記メモリから入力し、
    　前記キャッシュ領域から入力した前記キャッシュアドレスのデータと、前記メモリから入力した前記キャッシュアドレス以外のアドレスのデータとから、前記要求ペイロードデータと前記対応誤り訂正データとを取得するデータ取得部を有することを特徴とする請求項１１～１４のいずれかに記載のメモリ制御装置。
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