WO2014044087A1 - 二极管中点箝位型三电平逆变器限流控制方法及相关电路 - Google Patents

二极管中点箝位型三电平逆变器限流控制方法及相关电路 Download PDF

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WO2014044087A1
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switch
tube
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current
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刘克雷
王富洲
吕艺行
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华为技术有限公司
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    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • Diode midpoint clamp type three-level inverter current limiting control method and related circuit The application is submitted to the Chinese Patent Office on September 19, 2012, the application number is 201210349131.1, and the invention name is "diode midpoint clamp type three The priority of the Chinese Patent Application for Level Inverter Current Limiting Control Method and Related Circuits, the entire contents of which are incorporated herein by reference.
  • the present application relates to the field of inverter current limiting technology, and in particular to a diode midpoint clamp type three-level inverter current limiting control method and related circuits. Background technique
  • the inverter is used to convert DC power into AC power.
  • the circuit mainly includes an inverter bridge, a control logic circuit and a filter circuit.
  • FIG. 1 a schematic diagram of a main circuit of a typical diode midpoint clamp type three-level inverter is shown, which mainly includes four switch tubes: a first switch tube Q1 and a second switch tube Q2. a three-switching tube Q3, a fourth switching tube Q4, and diodes D5, D6, and each of the switching tubes is anti-parallel with a diode at both ends, as shown in Figure 1, diodes D1, D2, D3, D4;
  • the switch tube is controlled to be turned on and off by four driving signals, wherein the switch tubes Q1 and Q4 are on the outer side of the bridge arm, called the outer tube (the same below), and Q2 and Q3 are on the inner side of the bridge arm, called inner Tube (the same below).
  • the first controller 1 generates two SPWMs with dead zones (Sinusoidal Pulse) Width Modulation, sine pulse width modulation) drive pulse, ie PWM1 and PWM2, and output voltage positive and negative half cycle enable signal EN, when EN is low, the output voltage of the three-level inverter is in positive half cycle; when EN is When the level is high, the output voltage is in the negative half cycle; the PWM1, PWM2 and EN are generated by the second controller 2 according to the three-level inverter logic to generate four driving pulses, which are respectively Q1PWM, Q2PWM, Q3PWM, Q4PWM, respectively driving the switching tube Ql, Q2, Q3, Q4.
  • the basic control strategy is: the first controller 1 generates two SPWMs with dead zones (Sinusoidal Pulse) Width Modulation, sine pulse width modulation) drive pulse, ie PWM1 and PWM2, and output voltage positive and negative half cycle enable signal EN, when EN is low, the output voltage of the three-level inverter is
  • the inverter current detecting circuit 3 detects the current flowing through the switch tube in real time, and sends the detected inverter current signal Iinv to the overcurrent generating circuit 4, and when the detected inverter current is greater than a current setting value,
  • the flow generating circuit generates an overcurrent signal OC and supplies it to the second controller 2, and the second controller 2 blocks the driving pulses of all the switching tubes in the inverter 5, and turns off the switching tube; when the overcurrent disappears,
  • the overcurrent generating circuit 4 outputs the overcurrent signal OC to be inverted, so that the second controller 2 generates a normal driving pulse to return the switching transistor in the inverter to a normal switching state.
  • FIG. 3 a schematic diagram of a driving pulse waveform of a current limiting scheme in the prior art is shown.
  • the overcurrent signal OC when the overcurrent signal OC is at a high level, the inverter current is greater than the current setting value, and the access limit is entered.
  • the overcurrent signal OC when the overcurrent signal OC is at a low level, it indicates that the inverter current is smaller than the current set value and is in the current limit state.
  • the overcurrent OC flips, enters the current limiting logic, and delays to t2.
  • the outer tubes Q1 and Q4 are closed, and the delay is to t3.
  • the overcurrent signal OC is turned over, and the inner tubes Q2 and Q3 are turned on at the same time, and the delay is to t5. If the output voltage is in the positive half cycle, Q3 is turned off. If the output voltage is in the negative half cycle, Q2 is turned off. Delay to t6 and restore the four-tube drive logic.
  • the two inner switch tubes (hereinafter referred to as inner tubes) Q2 and Q3 are simultaneously switched from the off state to the on state.
  • the outer switch tube (hereinafter referred to as the outer tube) Q1 or Q4 will be doubled.
  • the sum of the bus voltage and the additional voltage generated by the parasitic parameters of the line can easily cause the voltage stress on the outer tube to be large and cause failure.
  • the embodiment of the present application provides a diode midpoint clamp type three-level inverter current limiting control method and related circuit, so as to ensure that the voltage stress of the switching tube does not exceed the standard when the current limiting current occurs, the technical solution as follows:
  • An aspect of the present application provides a diode midpoint clamp type three-level inverter current limiting method, the diode midpoint clamp type three-level inverter circuit comprising at least four switching tubes connected in series in sequence
  • the bridge arm the method includes:
  • one of the inner switch tubes is controlled to be turned off, and the other switch tube is normally turned on;
  • All of the switching transistors are controlled to be turned on or off with the control timing of the diode midpoint clamp type three-level inverter circuit.
  • Another aspect of the present application further provides a diode midpoint clamp type three-level inverter circuit, comprising at least: a bridge arm and a detection control circuit formed by four switch tubes connected in series;
  • the detection control circuit includes: a first controller, a second controller, an inverter current collection circuit, and an overcurrent generation detection circuit, wherein:
  • the inverter current collecting circuit is configured to collect current in the switch tube and provide the current detecting circuit to the overcurrent generating circuit;
  • the overcurrent occurrence detecting circuit is configured to detect whether a current in the switch tube collected by the inverter current collecting circuit exceeds a current setting value, generate a corresponding overcurrent detecting signal, and provide the second current to the second Controller
  • the first controller is configured to generate at least two sinusoidal pulse width adjustment pulse SPWM pulse signals with dead time;
  • the second controller is configured to drive the bridge arm when receiving an overcurrent invalid signal that is greater than a current set value by a value greater than a current set value
  • One of the inner switch tubes is turned on, and after the first delay time, the other switch tube of the inner switch tube is driven to be turned on; after the second delay time, the inner switch tube is controlled.
  • One of the switches is turned off, the other switch is always on, and finally all of the switches are turned on or off at normal timing.
  • the diode midpoint clamp type three-level inverter current limiting control method only first turns on one of the bridge arms when the overcurrent signal is effectively turned into invalid.
  • the inner switch tube of the group after a certain period of time, turns on another set of inner switch tubes in the bridge arm, and finally, restores the normal drive timing pulses of all the switch tubes.
  • FIG. 1 is a schematic diagram of a main circuit of a typical diode midpoint clamp type three-level inverter in the prior art
  • FIG. 2 is a schematic diagram of a control logic circuit of the circuit shown in FIG. 1;
  • FIG. 3 is a schematic diagram of a drive pulse waveform of a current limiting mode corresponding to the circuit shown in FIG. 1 in the prior art;
  • 4a is a schematic diagram showing voltage waveforms of driving pulses of each switching tube when a diode midpoint clamp type three-level inverter is out of current limiting according to an embodiment of the present application;
  • FIG. 4b is a schematic diagram showing voltage waveforms of driving pulses of respective switching tubes when the diode midpoint clamp type three-level inverter is out of current limiting according to an embodiment of the present application;
  • 5a is a schematic diagram of driving pulse waveforms of each switching tube when a diode midpoint clamp type three-level inverter is out of current limiting control according to an embodiment of the present application;
  • FIG. 5b is a schematic diagram showing a driving pulse waveform of each of the switching transistors when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 5c is a schematic diagram showing a driving pulse waveform of each of the switching tubes when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 5d is a schematic diagram showing a driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control
  • FIG. 6a is a schematic diagram showing a driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control
  • FIG. 6b is a schematic diagram showing another driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 6c is a schematic diagram showing another driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • Figure 6d is a schematic diagram showing another driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 7a is a schematic diagram showing a driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 7b is a schematic diagram showing another driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 7c is a schematic diagram showing another driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 7d is a schematic diagram showing another driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control;
  • FIG. 8 is a block diagram showing the structure of a diode midpoint clamp type three-level inverter circuit according to an embodiment of the present application.
  • the diode midpoint clamp type three-level inverter circuit includes: The four switch tubes connected in series are the first switch tube Q1, the second switch tube Q2, the third switch tube Q3, and the fourth switch tube Q4.
  • the bridge arm wherein the two inner tubes Q2 and Q3 form a series branch end with two diodes D5 and D6 connected in series, and each switch has an anti-parallel diode at both ends.
  • the diode midpoint clamp type three-level inverter current limiting control method collects the current in the switch tube and determines the magnitude relationship between the current and the current set value in the collected switch tube. Thereby generating an overcurrent detection signal. Specifically, when the collected current in the switch tube is lower than the first current set value (ie, the current limit current value), an overcurrent invalid signal is generated, and the current limit control is performed. Logic, that is, when the overcurrent signal is turned from valid to inactive, only one inner tube of the bridge arm is turned on first. After a certain time, the other inner switch tube in the bridge arm is turned on. Finally, all the switches are restored. Drive timing pulses.
  • the current method of the diode midpoint clamp type three-level inverter provided by the present application will be described in detail below by taking the main circuit of the diode midpoint clamp type three-level inverter shown in FIG. 1 as an example.
  • FIG. 4a is a schematic diagram showing voltage waveforms of driving pulses of respective switching tubes when a diode midpoint clamp type three-level inverter is out of current limiting
  • FIG. 4b shows another diode. Schematic diagram of voltage waveforms of driving pulses of each switching tube when the midpoint clamp type three-level inverter is out of current limiting;
  • the positive and negative half cycle enable signals in this embodiment are the output voltage positive and negative half cycle enable signal EN.
  • EN When the output voltage positive and negative half cycle enable signal EN is low level, the diode midpoint clamp type three level inverter is indicated. The output voltage is in the positive half cycle; when the output voltage is positive and negative half cycle enable signal EN is high, the table The output voltage of the bright-point diode clamp-type three-level inverter is in the negative half cycle.
  • the overcurrent signal OC is at a high level, the current in the switch tube is not less than the current set value, which is a current limiting phase; when the overcurrent signal OC is at a low level, the current in the switch is less than the current set value, which is a non-current limiting phase.
  • Q1PWM is the driving pulse of the first switching transistor Q1
  • Q2PWM is the driving pulse of the second switching transistor Q2
  • Q3PWM is the driving pulse of the third switching transistor Q3
  • Q4PWM is the driving pulse of the
  • the output voltage positive and negative half cycle enable signal EN is low level, that is, when the output voltage is in the positive half cycle, at this time, the second switching transistor Q2 needs to be always open, and the fourth switching transistor Q4 is normally closed, first
  • the switch tube Q1 and the third switch tube Q3 are turned on in a complementary manner and ensure dead time.
  • the overcurrent signal OC is switched from valid to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and Q2PWM is switched from a low level to a high level to drive the second switching transistor Q2 to be turned on;
  • Q3PWM changes from low level to high level, driving the third switch tube Q3 to turn on, delay to t3 time, Q3PWM turns from high level to low level to make the third switch tube Q3 turn off;
  • Q3PWM changes from high level to low level.
  • Q1PWM changes from low level to high level.
  • the time difference between the driving pulses of Q1 and Q3 cannot meet the dead time between Q1 and Q3.
  • the normal drive timing of the four switch tubes is restored after the time t4, that is, the drive pulse of the Q1 PWM in the period from t3 to t4 is cut off. close.
  • the output voltage positive and negative half cycle enable signal EN is at a high level, that is, when the output voltage is in a negative half cycle, in this case, the first switch tube Q1 needs to be normally closed, and the third switch tube Q3 is normally turned on.
  • the second switching transistor Q2 and the fourth switching transistor Q4 are turned on in a complementary manner and ensure dead time.
  • the overcurrent signal OC is switched from valid to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q3PWM is switched from the low level to the high level to drive the third switching transistor Q3 to be turned on;
  • the driving pulse Q2PWM of the second switching transistor Q2 is changed from a low level to a high level, driving the second switching transistor Q2 to be turned on, delaying to time t3, and Q2PWM is turned from a high level to a low level to make a second Switch tube Q2 is turned off,
  • the timing at which Q2PWM transitions from a high level to a low level that is, at time t3, at which point Q4PWM transitions from the level to the high level, and between the turn-off time of Q2 and the turn-on time of Q4.
  • the time difference cannot meet the dead time requirement between Q2 and Q4. Therefore, to ensure the dead time between the second switch Q2 and the fourth switch Q4, the delay is restored to t4 and the four switches are restored.
  • the drive timing that is, the drive pulse of the Q4PWM in the period from t3 to t4 is cut off.
  • the driving pulse Q1PWM of the first switching transistor Q1 is always at a low level, so that the fourth switching transistor Q4 is normally closed.
  • the diode midpoint clamp type three-level inverter current limiting method provided by the embodiment, when the current limiting signal OC is effectively switched to inactive, only one set of the inner switch in the bridge arm is turned on first. Tube, after After a certain period of time, another set of inner switching tubes in the bridge arm is turned on, and finally, all the switching tubes are normally driven to output timing pulses. In this way, only one set of inner switch tubes is turned on, so that the outer switch tube and the unconducted inner tube share a double bus voltage, which reduces the voltage of the switch tube compared with the existing one switch tube with one double bus voltage.
  • the stress ensures that the voltage stress of the switch tube does not exceed the standard when the current limit is discharged, thereby avoiding the phenomenon that the switch tube fails due to excessive voltage stress.
  • pulse driving waveforms of the respective switching tubes in the case of various current limiting currents of the diode midpoint clamp type three-level inverter are respectively shown.
  • the timing at which the Q3PWM changes from a high level to a low level that is, the dead time of the first switching transistor Q1 and the third switching transistor Q3 at time t3.
  • the dead time of the first switching transistor Q1 and the third switching transistor Q3 can be ensured. Therefore, after the t3 time, the normal driving timing of the four switching transistors can be restored immediately to ensure the between Q1 and Q3. Dead time.
  • the time when the Q3PWM changes from the high level to the low level that is, the time t3 is located in the conduction interval of the third switching transistor Q3, due to the normal pulse driving timing. Ensure that in this case, the normal drive timing of the four switches is restored immediately after t3 to ensure the dead time between Q1 and Q3.
  • the time when the Q3PWM changes from the high level to the low level is also the turn-on time of the first switch Q1, that is, the turn-off time of the Q3. It coincides with the on-time of Q1.
  • the time difference between the turn-off time of Q3 and the turn-on time of Q1 cannot guarantee the dead time between Q1 and Q3. Therefore, it is necessary to delay until t4 to recover four.
  • the normal driving timing of the switching transistor is to cut off the pulse width of the Q 1 PWM in the period from t3 to t4, thereby ensuring the dead time between Q 1 and Q3.
  • FIG. 6 is a schematic diagram showing a driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control.
  • the output voltage positive and negative half cycle enable signal EN is low, and the output current positive and negative half cycle enable signal ENI is also low, indicating that the output voltage is in the positive half cycle, and the output current is also in the positive half cycle. That is, the output current is in phase with the output voltage.
  • the overcurrent signal OC is switched from valid to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and Q2PWM is switched from a low level to a high level to drive the second switching transistor Q2 to be turned on;
  • Q3PWM changes from low level to high level, driving the third switch tube Q3 to turn on, delay to t3 time, Q3PWM turns from high level to low level to make the third switch tube Q3 turn off;
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in FIG. 1 is: LCN line-D5-Q2-L, at this time, the output point The potential at point B is clamped to the N-line potential, and Q3 and Q4 together withstand the negative bus-BUS voltage, which reduces the voltage stress on the switching tube compared to the existing current limiting method.
  • the output voltage positive and negative half cycle enable signal EN is high, and the output current positive and negative half cycle enable signal ENI is also high, indicating that the output voltage is in the negative half cycle, and the output current is also in the negative half cycle. That is, the output current is in phase with the output voltage.
  • the overcurrent signal oc is effectively switched to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q3PWM is switched from the low level to the high level to drive the third switching transistor Q3 to be turned on;
  • Q2PWM changes from low level to high level, driving the second switch tube Q2 to be turned on, delaying to time t3, Q2PWM turning from high level to low level to turn off the second switch tube Q2;
  • the time t3 that is, the turn-off time of Q2
  • the time difference between the turn-off time of Q2 and the turn-on time of Q4 cannot satisfy the dead time requirement between Q2 and Q4, so the delay is At the time of t4, the normal driving pulse timing of the four switching tubes is restored, that is, the driving pulse of the Q4PWM in the period from t3 to t4 is cut off to ensure the dead time between Q2 and Q4.
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in FIG. 1 is: N line-CL-Q3-D6-N line, at this time
  • the potential at point B of the output point is clamped to the N-line potential.
  • Q1 and Q2 together withstand the voltage of the positive bus +BUS, which reduces the voltage stress of the switching tube compared with the existing current limiting method.
  • the output voltage positive and negative half cycle enable signal EN is low, and the output current positive and negative half cycle enable signal ENI is high, indicating that the output voltage is in the positive half cycle and the output current is in the negative half cycle;
  • the overcurrent signal OC is effectively switched to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q3PWM is switched from the low level to the high level to drive the third switching transistor Q3 to be turned on, and the delay is delayed.
  • time t2 the overcurrent signal OC is effectively switched to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q3PWM is switched from the low level to the high level to drive the third switching transistor Q3 to be turned on, and the delay is delayed.
  • Q3PWM changes from high level to low level, turns off the third switch tube Q3, and at the same time, Q2PWM changes from low level to high level, driving the second switch tube Q2 to conduct, delay to t3 time, Restore the normal drive pulse timing of the four switch tubes;
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in FIG. 1 is: N line-CL-D2-D 1 -C 1 -N Line, the potential of point B of the output point is clamped to the N line potential, and Q3 and Q4 share the voltage of the negative bus-BUS, which is in line with the existing current limiting method. Compared, the voltage stress of the switching tube is reduced. In order to ensure the dead time between Q1 and Q3, the normal drive pulse timing of the four switches is restored after the delay to t4.
  • the output voltage positive and negative half cycle enable signal EN is high, and the output current positive and negative half cycle enable signal ENI is low, indicating that the output voltage is in the negative half cycle and the output current is in the positive half cycle;
  • the overcurrent signal OC is effectively switched to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q2PWM is switched from the low level to the high level to drive the second switching transistor Q2 to be turned on.
  • Q2PWM changes from high level to low level, and turns off Q2.
  • Q3PWM changes from low level to high level, drives Q3 to turn on, delays to time t3, and then resumes four switch tubes. Normal drive pulse timing;
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in FIG. 1 is: N line-C2-D4-D3-LCN line, at this time
  • the potential at point B of the output point is clamped to the N-line potential.
  • Q1 and Q2 share the voltage of the positive bus voltage + BUS. Compared with the existing current limiting method, the voltage stress of the switching tube is reduced.
  • FIG. 7a is a schematic diagram showing another driving pulse waveform of each switching tube when the diode midpoint clamp type three-level inverter is out of current limiting control.
  • the output voltage positive and negative half cycle enable signal EN is low, and the output current positive and negative half cycle enable signal ENI is also low, indicating that the output voltage is in the positive half cycle, and the output current is also in the positive half cycle. That is, the output current is in phase with the output voltage.
  • the overcurrent signal OC is switched from valid to inactive, that is, the overcurrent phenomenon disappears.
  • Flow logic control Q2PWM turns from low level to high level, drives the second switch tube Q2 to turn on; at time t2, Q3PWM changes from low level to high level, drives the third switch tube Q3 to turn on, delay to At time t3, Q3PWM changes from a high level to a low level to turn off the third switching transistor Q3;
  • the time t3 that is, the turn-off time of Q3, is at the start-on time of Q1
  • the time difference between the turn-off time of Q3 and the turn-on time of Q1 cannot satisfy the dead time requirement between Q1 and Q3, so the delay is At the time of t4, the normal driving pulse timing of the four switching tubes is restored, that is, the driving pulse of the Q1PWM in the period of t3 ⁇ t4 is cut off to ensure the dead time between Q1 and Q3.
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in the figure is: LCN line-D5-Q2-L, at this time, output point B
  • the potential of the point is clamped to the N-line potential, and Q3 and Q4 together withstand the negative bus-BUS voltage, which reduces the voltage stress on the switching tube compared with the existing current limiting method.
  • the output voltage positive and negative half cycle enable signal EN is high, and the output current positive and negative half cycle enable signal ENI is also high, indicating that the output voltage is in the negative half cycle, and the output current is also in the negative half cycle. That is, the output current is in phase with the output voltage.
  • the overcurrent signal OC is switched from valid to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q3PWM is switched from the low level to the high level to drive the third switching transistor Q3 to be turned on;
  • Q2PWM changes from low level to high level, driving the second switch tube Q2 to be turned on, delaying to time t3, Q2PWM turning from high level to low level to turn off the second switch tube Q2;
  • the time t3 that is, the turn-off time of Q2
  • the time difference between the turn-off time of Q2 and the turn-on time of Q4 cannot satisfy the dead time requirement between Q2 and Q4, so the delay is At the time of t4, the normal driving pulse timing of the four switching tubes is restored, that is, the driving pulse of the Q4PWM in the period from t3 to t4 is cut off to ensure the dead time between Q2 and Q4.
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in the figure is: N line-CL-Q3-D6-N line, at this time, Output point B point potential Clamping to the N-line potential, Q 1 and Q2 together with the positive bus + BUS voltage, compared to the existing current limiting method, reducing the voltage stress of the switching tube.
  • the output voltage positive and negative half cycle enable signal EN is low, and the output current positive and negative half cycle enable signal ENI is high, indicating that the output voltage is in the positive half cycle and the output current is in the negative half cycle;
  • the overcurrent signal OC is effectively switched to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q3PWM is switched from the low level to the high level to drive the third switching transistor Q3 to be turned on, and the delay is delayed.
  • time t2 the overcurrent signal OC is effectively switched to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q3PWM is switched from the low level to the high level to drive the third switching transistor Q3 to be turned on, and the delay is delayed.
  • Q2PWM changes from low level to high level, driving the second switch tube Q2 to be turned on, delaying to time t3;
  • Q3PWM changes from high level to low level, turns off the third switch tube Q3, and then resumes the normal drive pulse timing of the four switch tubes;
  • the time t3, that is, the turn-off time of Q3, is at the start-on time of Q1, that is, the time t3 coincides with the rising edge of Q1PWM, and the time difference between the turn-off time of Q3 and the turn-on time of Q1 cannot satisfy Q1 and Q3.
  • the dead time requirement between the two, so the time delay to t4 will restore the normal drive pulse timing of the four switches, that is, the drive pulse of Q 1 PWM in the period of t3 ⁇ t4 is cut off to ensure the between Q 1 and Q3. Dead time.
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in the figure is: N line-CL-D2-D1-C1-N line, output The potential at point B is clamped to the N-line potential, and Q3 and Q4 share the voltage of the negative bus-BUS, which reduces the voltage stress of the switching tube compared with the existing current limiting method.
  • the output voltage positive and negative half cycle enable signal EN is high, and the output current positive and negative half cycle enable signal ENI is low, indicating that the output voltage is in the negative half cycle, the output current is in the positive half cycle;
  • the overcurrent signal oc is turned from inactive to inactive, that is, the overcurrent phenomenon disappears.
  • the current limiting logic control is performed, and the Q2PWM is switched from the low level to the high level to drive the second switching transistor Q2 to be turned on. Until time t2;
  • Q3PWM changes from low level to high level, driving Q3 to turn on, delay to time t3; at time t3, Q2PWM changes from high level to level, turns off Q2, and then recovers four switch tubes Normal drive pulse timing;
  • the time t3 that is, the turn-off time of Q2
  • the time difference between the turn-off time of Q2 and the turn-on time of Q4 cannot satisfy the dead time requirement between Q2 and Q4, so the delay is At the time of t4, the normal driving pulse timing of the four switching tubes is restored, that is, the driving pulse of the Q4PWM in the period from t3 to t4 is cut off to ensure the dead time between Q2 and Q4.
  • the path of the output current flowing through the main circuit of the diode midpoint clamp type three-level inverter shown in the figure is: N line-C2-D4-D3-LCN line, at this time, The potential at point B of the output point is clamped to the N-line potential.
  • Q1 and Q2 share the voltage of the positive bus voltage + BUS.
  • the present application further provides a diode midpoint clamp type three-level inverter circuit.
  • FIG. 8 a schematic structural diagram of a diode midpoint clamp type three-level inverter circuit according to an embodiment of the present application is shown.
  • the circuit includes at least: a bridge arm and a detection control circuit formed by four switch tubes connected in series, wherein the detection control circuit includes: a first controller 801, a second controller 802, an inverter current collecting circuit 803, and Flow generation detection circuit 804, wherein:
  • the inverter current collecting circuit 803 is configured to collect current in the switch tube and provide the current to the overcurrent generating detecting circuit;
  • the overcurrent occurrence detecting circuit 804 is configured to detect whether the current in the switch tube collected by the inverter current collecting circuit exceeds a current setting value, generate a corresponding overcurrent detecting signal OC, and provide the Second controller
  • the first controller 801 is configured to generate two sinusoidal pulse width adjustment pulse SPWM pulse signals PWM1 and PWM2 with dead time, and a positive and negative half cycle enable signal EN, wherein the positive and negative half cycle enable signals are used to indicate The circuit outputs a positive and negative half cycle state of the electrical signal;
  • the second controller 802 when receiving the overcurrent invalid signal that is greater than the current set value by the current greater than the current set value, the second controller, And driving a switch tube in the inner switch tube of the bridge arm to be turned on according to the overcurrent invalid signal and the positive and negative half cycle enable signal, and driving the inner switch tube after the first delay time
  • the other switch tube is turned on, the positive and negative half cycle enable signal indicates a positive and negative half cycle state of the electrical signal output by the inverter circuit; and after a second delay time, one switch of the inner switch tube is controlled
  • the tube is turned off, the other switch is always on, and then all of the switches are controlled to turn on or off at normal timing.
  • the timing of the driving pulse outputted by the second controller is the same as the current limiting logic control timing of the diode clamp type three-level inverter current limiting circuit described above, and details are not described herein again.

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Abstract

一种二极管中点箝位型三电平逆变器限流控制方法及相关电路。该电路至少包括：四个依次串联的开关管构成的桥臂和检测控制电路。该检测控制电路包括：第一控制器（801）、第二控制器（802）、逆变电流采集电路（803）和过流发生检测电路（804），其中：逆变电流采集电路（803）用于采集开关管中的电流，并提供给过流发生检测电路（804）；过流发生检测电路（804）用于检测逆变电流采集电路（803）采集到的开关管中的电流是否超过电流设定值，产生相应的过流检测信号，并提供给第二控制器（802）；第一控制器（801）用于产生至少两路带死区时间的正弦脉冲宽度调节（SPWM）脉冲信号；第二控制器（802）用于当接收到开关管中的电流由大于电流设定值的数值降低至不大于电流设定值的过流无效信号时，驱动处于桥臂的内侧开关管中的一个开关管导通，经过第一延时时间后，驱动内侧开关管中的另一开关管导通；经过第二延时时间后，控制内侧开关管中的一个开关管关断，另一开关管常通；最后控制所有的开关管以正常的时序导通或关断。通过该控制方法及相关电路，能够降低开关管的电压应力，保证出限流时开关管的电压应力不会超标。

Description

二极管中点箝位型三电平逆变器限流控制方法及相关电路 本申请要求于 2012年 9月 19日提交中国专利局、 申请号为 201210349131.1、 发明名称为 "二极管中点箝位型三电平逆变器限流控制方法及相关电路"的中 国专利申请的优先权， 其全部内容引用在本申请中。
技术领域
本申请涉及逆变器限流技术领域，特别是涉及二极管中点箝位型三电平逆 变器限流控制方法及相关电路。 背景技术
逆变器用来把直流电能转变为交流电能， 其电路主要包括逆变桥、控制逻 辑电路和滤波电路。
请参见图 1 , 示出了一种典型的二极管中点箝位型三电平逆变器的主电路 示意图， 主要包括四个开关管分别为第一开关管 Ql、 第二开关管 Q2、 第三开 关管 Q3、 第四开关管 Q4, 以及二极管 D5、 D6, 而且， 每个开关管两端均反 并联有二极管， 如图 1 所示的二极管 Dl、 D2、 D3、 D4; 其中， 四个开关管 分别由四路驱动信号控制导通、 关断状态， 其中， 开关管 Q1和 Q4处于桥臂 的外侧，称为外管（下文同）， Q2和 Q3处于桥臂的内侧，称为内管（下文同）。
具体的，在该二极管中点箝位型三电平逆变器输出电压处于正半周时， 开 关管 Q2常通、 开关管 Q4常闭， 开关管 Q1和 Q3以互补方式导通并保证死区 时间； 在该二极管中点箝位型三电平逆变器输出电压处于负半周时， 开关管 Q3常通，开关管 Q1常闭，开关管 Q2和 Q4以互补方式导通并保证死区时间。 所述死区时间是在桥式电路中开关管的控制过程中，为保证桥臂的上下管不会 请参见图 2, 示出了图 1所示的电路的控制逻辑电路的示意图， 主要包括 第一控制器 1、 第二控制器 2、 逆变电流检测电路 3、 过流发生电路 4, 其中， 基本的控制策略是：由第一控制器 1产生两路带死区的 SPWM( Sinusoidal Pulse Width Modulation, 正弦脉冲宽度调制）驱动脉冲， 即 PWM1和 PWM2, 以及 输出电压正负半周使能信号 EN, 当 EN为低电平时， 三电平逆变器的输出电 压处于正半周； 当 EN为高电平时，输出电压处于负半周；所述 PWM1、 PWM2 和 EN 由第二控制器 2 按照三电平逆变逻辑产生四路驱动脉冲， 分别为 Q1PWM, Q2PWM, Q3PWM, Q4PWM, 分别驱动开关管 Ql、 Q2、 Q3、 Q4。
所述逆变电流检测电路 3实时检测流过开关管的电流，将检测到的逆变电 流信号 Iinv发送给过流发生电路 4 ,当检测到的逆变电流大于一电流设定值时， 过流发生电路产生过流信号 OC, 并提供给第二控制器 2, 第二控制器 2封锁 逆变器 5中的所有开关管的驱动脉冲， 将所述开关管关闭； 当过流消失后， 过 流发生电路 4输出过流信号 OC翻转，从而使第二控制器 2产生正常的驱动脉 冲， 使逆变器中的开关管恢复正常的开关状态。
请参见图 3 , 示出了现有技术中一种限流方案的驱动脉冲波形示意图， 如 图 3所示， 过流信号 OC为高电平时， 表明逆变电流大于电流设定值， 进入限 流状态， 过流信号 OC为低电平时， 表明逆变电流小于电流设定值， 为出限流 状态。
如图 3所示， tl时刻过流 OC翻转， 进入限流逻辑， 延时至 t2时刻， 确 认过流信号 OC并非干扰信号产生翻转后， 关闭外管 Q1和 Q4, 延时至 t3再 关闭内管 Q2和 Q3; t4时刻过流信号 OC翻转， 同时打开内管 Q2、 Q3 , 延时 至 t5 , 若输出电压处于正半周， 则关闭 Q3 , 若输出电压处于负半周， 则关闭 Q2, 延时至 t6, 同时恢复四管驱动逻辑。 在出限流时， 两个内侧开关管 （下 文简称内管） Q2、 Q3同时由关断状态转换为导通状态，此时，外侧开关管（下 文简称外管） Q1或 Q4将承受一倍母线电压与线路寄生参数产生的附加电压 之和， 极易引起外管承受的电压应力较大进而导致失效。
发明内容
为解决上述技术问题，本申请实施例提供一种二极管中点箝位型三电平逆 变器限流控制方法及相关电路， 以保证出限流时开关管的电压应力不会超标， 技术方案如下：
本申请的方面提供了一种二极管中点箝位型三电平逆变器限流方法，所述 二极管中点箝位型三电平逆变器电路至少包括依次串联的四个开关管构成的 桥臂， 所述方法包括：
当所述开关管中的电流降低至不大于第一电流设定值时，驱动处于所述桥 臂内侧的开关管中的一个开关管导通， 经过第一延时时间后，驱动所述内侧开 关管中的另一开关管导通；
经过第二延时时间后，控制所述内侧开关管中的一个开关管关断， 另一开 关管常通；
控制所有的开关管以所述二极管中点箝位型三电平逆变器电路的控制时 序导通或关断。
本申请另一方面还提供了一种二极管中点箝位型三电平逆变器电路，至少 包括： 四个依次串联的开关管构成的桥臂和检测控制电路； 所述检测控制电路包括： 第一控制器、 第二控制器、 逆变电流采集电路和 过流发生检测电路， 其中：
所述逆变电流采集电路， 用于采集开关管中的电流， 并提供给所述过流发 生检测电路；
所述过流发生检测电路，用于检测所述逆变电流采集电路采集到的所述开 关管中的电流是否超过电流设定值，产生相应的过流检测信号， 并提供给所述 第二控制器；
所述第一控制器，用于产生至少两路带死区时间的正弦脉冲宽度调节脉冲 SPWM脉冲信号；
所述第二控制器，用于当接收到所述开关管中的电流由大于电流设定值的 数值降低至不大于所述电流设定值的过流无效信号时，驱动处于所述桥臂的内 侧开关管中的一个开关管导通， 经过第一延时时间后，驱动所述内侧开关管中 的另一开关管导通； 经过第二延时时间后，控制所述内侧开关管中的一个开关 管关断， 另一开关管常通， 最后控制所有的开关管以正常的时序导通或关断。
由以上本申请实施例提供的技术方案可见，所述二极管中点箝位型三电平 逆变器限流控制方法，在过流信号由有效转为无效时， 只先导通桥臂中的一组 内侧开关管， 经过一定时间后， 再导通桥臂中的另一组内侧开关管， 最后， 恢 复所有开关管的正常驱动时序脉冲。此种导通方式，在过流信号由有效转为无 效的瞬间，仅导通一组内侧开关管，使得该内侧开关管与该导通的外侧开关管 共同承受一倍母线电压， 与现有的两个开关管共同承受两倍母线电压相比， 降 低了开关管的电压应力，保证了出限流时开关管的电压应力不会超标， 进而避 免了开关管由于电压应力过大而失效的现象发生。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地， 下面描述 中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付 出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1 为现有技术中一种典型的二极管中点箝位型三电平逆变器的主电路 示意图；
图 2为图 1所示的电路的控制逻辑电路的示意图；
图 3为现有技术中图 1所示的电路对应的一种限流方式的驱动脉冲波形示 意图；
图 4a为本申请实施例一种二极管中点箝位型三电平逆变器出限流时各开 关管驱动脉冲的电压波形示意图；
图 4b为本申请实施例另一种二极管中点箝位型三电平逆变器出限流时各 开关管驱动脉冲的电压波形示意图；
图 5a为本申请实施例一种二极管中点箝位型三电平逆变器出限流控制时 各开关管的驱动脉冲波形示意图；
图 5b示出了另一种二极管中点箝位型三电平逆变器出限流控制时各开关 管的驱动脉冲波形示意图；
图 5c示出了一种二极管中点箝位型三电平逆变器出限流控制时各开关管 的驱动脉冲波形示意图；
图 5d示出了一种二极管中点箝位型三电平逆变器出限流控制时各开关管 的驱动脉冲波形示意图； 图 6a示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的一 种驱动脉冲波形示意图；
图 6b示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的另 一种驱动脉冲波形示意图；
图 6c示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的另 一种驱动脉冲波形示意；
图 6d示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的另 一种驱动脉冲波形示意；
图 7a示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的一 种驱动脉冲波形示意图；
图 7b示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的另 一种驱动脉冲波形示意图；
图 7c示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的另 一种驱动脉冲波形示意；
图 7d示出了二极管中点箝位型三电平逆变器出限流控制时各开关管的另 一种驱动脉冲波形示意；
图 8 示出了本申请实施例一种二极管中点箝位型三电平逆变器电路的结 构示意图。
具体实施方式 本申请实施例提供一种二极管中点箝位型三电平逆变器限流控制方法，请 参见图 1 , 所述二极管中点箝位型三电平逆变器电路包括： 依次串联的四个开 关管第一开关管 Ql、 第二开关管 Q2、 第三开关管 Q3、 第四开关管 Q4构成 的桥臂， 其中， 两个内管 Q2和 Q3形成的串联支路两端并联有两个串联的二 极管 D5和 D6, 且每个开关管两端均反并联一个二极管。
本申请提供的二极管中点箝位型三电平逆变器限流控制方法，通过采集开 关管中的电流， 并判断采集到的开关管中的电流与电流设定值之间的大小关 系， 从而产生过流检测信号， 具体的， 当采集到的所述开关管中的电流低于第 一电流设定值（即出限流电流值）时， 产生过流无效信号， 进行出限流控制逻 辑， 即在过流信号由有效转为无效时， 只先导通桥臂中的一个内管， 经过一定 时间后， 再导通桥臂中的另一个内侧开关管， 最后， 恢复所有开关管正常驱动 时序脉冲。这样，在过流信号由有效转为无效的瞬间，仅导通一个内侧开关管， 使得该内侧开关管与该导通的外侧开关管共同承受一倍母线电压，与现有的两 个开关管承受两倍母线电压相比， 降低了开关管的电压应力。
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本 申请实施例中的附图， 对本申请实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本申请一部分实施例， 而不是全部的实施例。 基 于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获 得的所有其他实施例， 都应当属于本申请保护的范围。
下面以图 1 所示的二极管中点箝位型三电平逆变器主电路为例对本申请 提供的二极管中点箝位型三电平逆变器限流方法进行详细说明。
请参见图 4a-图 4b, 图 4a示出了一种二极管中点箝位型三电平逆变器出 限流时各开关管驱动脉冲的电压波形示意图； 图 4b示出了另一种二极管中点 箝位型三电平逆变器出限流时各开关管驱动脉冲的电压波形示意图；
本实施例中的正负半周使能信号为输出电压正负半周使能信号 EN, 当输 出电压正负半周使能信号 EN为低电平时，表明二极管中点箝位型三电平逆变 器的输出电压处于正半周； 当输出电压正负半周使能信号 EN为高电平时， 表 明二极管中点箝位型三电平逆变器的输出电压处于负半周。过流信号 OC为高 电平时， 开关管中的电流不小于电流设定值， 为限流阶段； 过流信号 OC为低 电平时， 开关中的电流小于电流设定值， 为非限流阶段。 Q1PWM为第一开关 管 Q1的驱动脉冲， Q2PWM为第二开关管 Q2的驱动脉冲， Q3PWM为第三 开关管 Q3的驱动脉冲， Q4PWM为第四开关管 Q4的驱动脉冲。
如图 4a所示， 输出电压正负半周使能信号 EN为低电平， 即输出电压处 于正半周时， 此时， 需要第二开关管 Q2常通， 第四开关管 Q4常闭， 第一开 关管 Q1和第三开关管 Q3按互补方式导通， 并保证死区时间。
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通；
t2时刻， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通， 延时 至 t3时刻， Q3PWM由高电平转为低电平使第三开关管 Q3关断；
t3时刻， Q3PWM由高电平转为低电平时刻， 同时， Q1PWM由低电平转 为高电平， Q1和 Q3的驱动脉冲之间的时间差不能满足 Q1和 Q3之间的死区 时间， 为保证第一开关管 Q1和第三开关管 Q3之间的死区时间， t4时刻后恢 复四个开关管的正常驱动时序， 即削掉了 t3〜t4时间段内的 Q1PWM的驱动脉 冲。 闭。
具体的， 如图 1所示， 所述二极管中点箝位型三电平逆变器主电路中， 在 tl时刻， Q2导通， Ql、 Q3和 Q4均处于关断状态， 以输出正相电流为例进行 说明， 电流从输出点 B点输出， 经过电感 、 电容 C、 二极管 D5和第二开关 管 Q2, 从而使 B点电位箝位于中性线 N线电位（即图中的接地点的电位）， 此时， 第三开关管 Q3和第四开关管 Q4共同分担负母线 -BUS的电压， 与现有 的限流方法相比， 降低了开关管承受的电压应力。
如图 4b所示， 输出电压正负半周使能信号 EN为高电平， 即输出电压处 于负半周时， 此种情况下， 需要第一开关管 Q1常闭、 第三开关管 Q3常通， 第二开关管 Q2和第四开关管 Q4以互补方式导通， 并保证死区时间。
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通；
t2时刻， 第二开关管 Q2的驱动脉冲 Q2PWM由低电平转为高电平， 驱动 第二开关管 Q2导通， 延时至 t3时刻， Q2PWM由高电平转为低电平使第二开 关管 Q2关断，
如图 4b所示， Q2PWM由高电平转为低电平时刻的时刻， 即 t3时刻， 此 时 Q4PWM由氏电平转为高电平， Q2的关断时刻与 Q4的开通时刻之间的时 间差不能满足 Q2和 Q4之间的死区时间要求， 因此， 为保证第二开关管 Q2 和第四开关管 Q4之间的死区时间，延时至 t4时刻后， 恢复四个开关管的正常 驱动时序 , 也即削掉了 t3〜t4时间段内的 Q4PWM的驱动脉冲。
第一开关管 Q1的驱动脉冲 Q1PWM始终为低电平， 使第四开关管 Q4常 闭。
如图 1所示， 所述二极管中点箝位型三电平逆变器主电路中， 在 tl时刻 Q3导通， Ql、 Q2和 Q4均处于关断状态， 以输出负向电流为例进行说明， 电 流从 N线经过电容 C、 电感 L、 第三开关管 Q3、 二极管 D6最后流回 N线， 此时， B点的电位箝位在 N线电位， 第一开关管 Q1和第二开关管 Q2共同分 担正母线 +BUS的电压， 与现有的限流方法相比， 降低了开关管承受的电压应 力。
本实施例提供的二极管中点箝位型三电平逆变器限流方法， 在出限流时， 即过流信号 OC由有效转为无效时， 只先导通桥臂中的一组内侧开关管， 经过 一定时间后， 再导通桥臂中的另一组内侧开关管， 最后， 恢复所有开关管正常 驱动时序脉冲。 这样， 仅导通一组内侧开关管， 使得外侧开关管与未导通的内 管共同分担一倍母线电压， 与现有的一个开关管承受一倍母线电压相比， 降低 了开关管的电压应力，保证了出限流时开关管的电压应力不会超标， 进而避免 了开关管由于电压应力过大而失效的现象发生。 请参见图 5a-图 5d, 分别示出了二极管中点箝位型三电平逆变器各种出限 流情况下各开关管的脉冲驱动波形图。
如图 5a所示， 与图 4a所示的波形示意图不同的是， Q3PWM由高电平转 为低电平时刻的时刻， 即 t3时刻位于第一开关管 Q1和第三开关管 Q3的死区 时间之间， 此情况下， 能够保证第一开关管 Q1和第三开关管 Q3的死区时间， 因此， t3时刻后， 立即恢复四个开关管的正常驱动时序即可保证 Q1和 Q3之 间的死区时间。
如图 5b所示， 与图 4b不同的是， Q3PWM由高电平转为低电平时刻的 时刻， 即 t3时刻位于第三开关管 Q3的导通区间内， 由于正常的脉冲驱动时序 即可保证， 此情况下， t3 时刻立即恢复四个开关管的正常驱动时序即可保证 Q1和 Q3之间的死区时间。
如图 5c所示， 与图 4c不同的是， Q3PWM由高电平转为低电平时刻的时 刻， 即 t3 时刻， 此时也是第一开关管 Q1 的导通时刻， 即 Q3 的关断时刻与 Q1的导通时刻重合， 此时， Q3的关断时刻与 Q1的导通时刻之间的时间差不 能保证 Q1和 Q3之间的死区时间， 因此， 需延时至 t4时刻才恢复四个开关管 的正常驱动时序 , 即将 t3〜t4时段内的 Q 1 PWM的脉宽削掉， 从而保证 Q 1和 Q3之间的死区时间。
如图 5d所示， 与图 4d不同的是， Q3PWM由高电平转为低电平时刻的时 刻 , 即 t3时刻 , 此时， Q1和 Q3之间没有死区时间 , 因此， 需延时至 t4时刻 才恢复四个开关管的正常驱动时序，即将 t3〜t4时段内的 Q1PWM的脉宽削掉， 从而保证 Q 1和 Q3之间的死区时间。 请参见图 6a-图 6d, 分别示出了二极管中点箝位型三电平逆变器出限流控 制时各开关管的一种驱动脉冲波形示意图。
如图 6a所示， 输出电压正负半周使能信号 EN为低电平， 且输出电流正 负半周使能信号 ENI也为低电平， 表明输出电压处于正半周， 输出电流也处 于正半周， 即输出电流与输出电压同相。
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通；
t2时刻， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通， 延时 至 t3时刻， Q3PWM由高电平转为低电平使第三开关管 Q3关断；
由于 t3时刻， 即 Q3的关断时刻， 位于 Q1的开始导通时刻， Q3的关断 时刻与 Q1开通时刻之间的不能满足 Q1和 Q3之间的死区时间要求， 故延时 至 t4时刻，才恢复四个开关管的正常驱动脉冲时序，即削掉 Q1PWM处于 t3〜t4 时间段内的驱动脉冲 , 以保证 Q 1和 Q3之间的死区时间。
具体的， 在 tl时刻， 图 1所示的二极管中点箝位型三电平逆变器主电路 中的输出电流流经的路径为： L-C-N线 -D5-Q2-L , 此时， 输出点 B点的电位 箝位至 N线电位， Q3和 Q4共同承受负母线 -BUS的电压， 与现有的限流方法 相比， 降低了开关管承受的电压应力。
如图 6b所示， 输出电压正负半周使能信号 EN为高电平， 且输出电流正 负半周使能信号 ENI也为高电平， 表明输出电压处于负半周， 输出电流也处 于负半周， 即输出电流与输出电压同相。 tl时刻， 过流信号 oc由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通；
t2时刻， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通， 延时 至 t3时刻， Q2PWM由高电平转为低电平使第二开关管 Q2关断；
由于 t3时刻， 即 Q2的关断时刻， 位于 Q4的开始导通时刻， Q2的关断 时刻与 Q4的开通时刻之间的时间差不能满足 Q2和 Q4之间的死区时间要求， 故延时至 t4时刻才恢复四个开关管的正常驱动脉冲时序， 即削掉 Q4PWM处 于 t3〜t4时间段内的驱动脉冲 , 以保证 Q2和 Q4之间的死区时间。
具体的， 在 tl时刻， 图 1所示的二极管中点箝位型三电平逆变器主电路 中的输出电流流经的路径为： N线 -C-L-Q3-D6-N线， 此时， 输出点 B点的电 位箝位至 N线电位， Q1和 Q2共同承受正母线 +BUS的电压， 与现有的限流 方法相比， 降低了开关管的电压应力。
如图 6c所示， 输出电压正负半周使能信号 EN为低电平， 且输出电流正 负半周使能信号 ENI 为高电平， 表明输出电压处于正半周， 输出电流处于负 半周；
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通， 延时 至 t2时刻；
t2时刻， Q3PWM由高电平转为低电平，关断第三开关管 Q3 ,同时， Q2PWM 由低电平转为高电平， 驱动第二开关管 Q2导通， 延时至 t3时刻， 恢复四个开 关管的正常驱动脉冲时序；
具体的， 在 tl时刻， 图 1所示的二极管中点箝位型三电平逆变器主电路 中的输出电流流经的路径为： N线 -C-L-D2-D 1 -C 1 -N线，输出点 B点的电位箝 位至 N线电位， Q3和 Q4共同承担负母线 -BUS的电压， 与现有的限流方法相 比， 降低了开关管的电压应力。 为保证 Q1和 Q3之间的死区时间， 延时至 t4 时刻后才恢复四个开关管的正常驱动脉冲时序。
如图 6d所示， 输出电压正负半周使能信号 EN为高电平， 且输出电流正 负半周使能信号 ENI 为低电平， 表明输出电压处于负半周， 输出电流处于正 半周；
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通， 延时 至 t2时刻；
t2时刻， Q2PWM由高电平转为低电平， 关断 Q2, 同时， Q3PWM由低 电平转为高电平， 驱动 Q3导通， 延时至 t3时刻， 之后， 恢复四个开关管的正 常驱动脉冲时序；
具体的， 在 tl时刻， 图 1所示的二极管中点箝位型三电平逆变器主电路 中的输出电流流经的路径为： N线 -C2-D4-D3-L-C-N线 , 此时， 输出点 B点的 电位箝位至 N线电位， Q1和 Q2共同承担正母线电压 +BUS的电压， 与现有 的限流方法相比， 降^^了开关管的电压应力。
为保证 Q2和 Q4之间的死区时间， 延时至 t4时刻后才恢复四个开关管的 正常驱动脉冲时序。 请参见图 7a-图 7d, 分别示出了二极管中点箝位型三电平逆变器出限流控 制时各开关管的另一种驱动脉冲波形示意图。
如图 7a所示， 输出电压正负半周使能信号 EN为低电平， 且输出电流正 负半周使能信号 ENI也为低电平， 表明输出电压处于正半周， 输出电流也处 于正半周， 即输出电流与输出电压同相。
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通； t2时刻， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通， 延时 至 t3时刻， Q3PWM由高电平转为低电平使第三开关管 Q3关断；
由于 t3时刻， 即 Q3的关断时刻， 位于 Q1的开始导通时刻， Q3的关断 时刻与 Q1的导通时刻间的时间差不能满足 Q1和 Q3之间的死区时间要求， 故延时至 t4时刻才恢复四个开关管的正常驱动脉冲时序， 即削掉 Q1PWM处 于 t3〜t4时间段内的驱动脉冲 , 以保证 Q 1和 Q3之间的死区时间。
具体的， 在 tl 时刻， 图所示的二极管中点箝位型三电平逆变器主电路中 的输出电流流经的路径为： L-C-N线 -D5-Q2-L , 此时， 输出点 B点的电位箝 位至 N线电位， Q3和 Q4共同承受负母线 -BUS的电压， 与现有的限流方法相 比， 降低了开关管承受的电压应力。
如图 7b所示， 输出电压正负半周使能信号 EN为高电平， 且输出电流正 负半周使能信号 ENI也为高电平， 表明输出电压处于负半周， 输出电流也处 于负半周， 即输出电流与输出电压同相。
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通；
t2时刻， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通， 延时 至 t3时刻， Q2PWM由高电平转为低电平使第二开关管 Q2关断；
由于 t3时刻， 即 Q2的关断时刻， 位于 Q4的开始导通时刻， Q2的关断 时刻与 Q4的开通时刻之间的时间差不能满足 Q2和 Q4之间的死区时间要求， 故延时至 t4时刻才恢复四个开关管的正常驱动脉冲时序， 即削掉 Q4PWM处 于 t3〜t4时间段内的驱动脉冲 , 以保证 Q2和 Q4之间的死区时间。
具体的， 在 tl 时刻， 图所示的二极管中点箝位型三电平逆变器主电路中 的输出电流流经的路径为： N线 -C-L-Q3-D6-N线， 此时， 输出点 B点的电位 箝位至 N线电位， Q 1和 Q2共同承受正母线 +BUS的电压， 与现有的限流方 法相比， 降低了开关管的电压应力。
如图 7c所示， 输出电压正负半周使能信号 EN为低电平， 且输出电流正 负半周使能信号 ENI 为高电平， 表明输出电压处于正半周， 输出电流处于负 半周；
tl时刻， 过流信号 OC由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q3PWM由低电平转为高电平， 驱动第三开关管 Q3导通， 延时 至 t2时刻；
t2时刻， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通， 延时 至 t3时刻；
t3时刻， Q3PWM由高电平转为低电平， 关断第三开关管 Q3 , 之后， 恢 复四个开关管的正常驱动脉冲时序；
由于 t3时刻， 即 Q3的关断时刻， 位于 Q1的开始导通时刻， 即 t3时刻与 Q1PWM的上升沿重合， Q3的关断时刻与 Q1的开通时刻之间的时间差不能满 足 Q 1和 Q3之间的死区时间要求， 故延时至 t4时刻才恢复四个开关管的正常 驱动脉冲时序， 即削掉 Q 1 PWM处于 t3〜t4时间段内的驱动脉冲 , 以保证 Q 1 和 Q3之间的死区时间。
具体的， 在 tl 时刻， 图所示的二极管中点箝位型三电平逆变器主电路中 的输出电流流经的路径为： N线 -C-L-D2-D1-C1-N线， 输出点 B点的电位箝 位至 N线电位， Q3和 Q4共同承担负母线 -BUS的电压， 与现有的限流方法相 比， 降低了开关管的电压应力。
如图 7d所示， 输出电压正负半周使能信号 EN为高电平， 且输出电流正 负半周使能信号 ENI 为低电平， 表明输出电压处于负半周， 输出电流处于正 半周； tl时刻， 过流信号 oc由有效转为无效， 即过流现象消失， 此时进行出限 流逻辑控制， Q2PWM由低电平转为高电平， 驱动第二开关管 Q2导通， 延时 至 t2时刻；
t2时刻， Q3PWM由低电平转为高电平， 驱动 Q3导通， 延时至 t3时刻； t3时刻， Q2PWM由高电平转为 电平， 关断 Q2, 之后， 恢复四个开关 管的正常驱动脉冲时序；
由于 t3时刻， 即 Q2的关断时刻， 位于 Q4的开始导通时刻， Q2的关断 时刻与 Q4的开通时刻之间的时间差不能满足 Q2和 Q4之间的死区时间要求， 故延时至 t4时刻才恢复四个开关管的正常驱动脉冲时序， 即削掉 Q4PWM处 于 t3〜t4时间段内的驱动脉冲 , 以保证 Q2和 Q4之间的死区时间。
具体的， 在 tl 时刻， 图所示的二极管中点箝位型三电平逆变器主电路中 的输出电流流经的路径为： N线 -C2-D4-D3-L-C-N线 , 此时， 输出点 B点的 电位箝位至 N线电位， Q1和 Q2共同承担正母线电压 +BUS的电压， 与现有 的限流方法相比， 降^^了开关管的电压应力。 相应于上述的二极管中点箝位型三电平逆变器限流方法，本申请还提供一 种二极管中点箝位型三电平逆变器电路。
请参见图 8, 示出了本申请实施例一种二极管中点箝位型三电平逆变器电 路的结构示意图。
该电路至少包括： 依次串联的四个开关管构成的桥臂和检测控制电路， 其 中， 所述检测控制电路包括： 第一控制器 801、 第二控制器 802、 逆变电流采 集电路 803和过流发生检测电路 804, 其中：
所述逆变电流采集电路 803 , 用于采集开关管中的电流， 并提供给所述过 流发生检测电路； 所述过流发生检测电路 804, 用于检测所述逆变电流采集电路采集到的所 述开关管中的电流是否超过电流设定值， 产生相应的过流检测信号 OC, 并提 供给所述第二控制器；
所述第一控制器 801 , 用于产生两路带死区时间的正弦脉冲宽度调节脉冲 SPWM脉冲信号 PWM1和 PWM2, 以及正负半周使能信号 EN, 所述正负半 周使能信号用于表明所述电路输出电信号的正负半周状态；
所述第二控制器 802, 当接收到所述开关管中的电流由大于电流设定值的 数值降低至不大于所述电流设定值的过流无效信号时， 所述第二控制器， 用于 依据所述过流无效信号和正负半周使能信号 ,驱动处于所述桥臂的内侧开关管 中的一个开关管导通， 经过第一延时时间后，驱动所述内侧开关管中的另一开 关管导通，所述正负半周使能信号表明所述逆变器电路输出电信号的正负半周 状态； 经过第二延时时间后， 控制所述内侧开关管中的一个开关管关断， 另一 开关管常通， 随后控制所有的开关管以正常的时序导通或关断。
具体的，第二控制器输出的驱动脉冲的时序与上述的二极管中点箝位型三 电平逆变器限流电路的出限流逻辑控制时序相同， 此处不再贅述。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将 一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些 实体或操作之间存在任何这种实际的关系或者顺序。 而且， 术语 "包括"、 "包 含"或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素 的过程、 方法、 物品或者设备不仅包括那些要素， 而且还包括没有明确列出的 其他要素， 或者是还包括为这种过程、 方法、 物品或者设备所固有的要素。 在 没有更多限制的情况下， 由语句 "包括一个 ... ... " 限定的要素， 并不排除在包 括所述要素的过程、 方法、 物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通 技术人员来说， 在不脱离本申请原理的前提下， 还可以做出若干改进和润饰, 这些改进和润饰也应视为本申请的保护范围。

Claims

权 利 要 求
1、 一种二极管中点箝位型三电平逆变器限流方法， 所述二极管中点箝位 型三电平逆变器电路至少包括依次串联的四个开关管构成的桥臂， 其特征在 于， 所述方法包括：
当所述开关管中的电流降低至不大于第一电流设定值时，驱动处于所述桥 臂内侧的开关管中的一个开关管导通， 经过第一延时时间后，驱动内侧开关管 中的另一开关管导通， 其中所述内侧开关管是处于所述桥臂内侧的开关管； 经过第二延时时间后，控制所述内侧开关管中的一个开关管关断， 另一开 关管常通；
控制所有的开关管以所述二极管中点箝位型三电平逆变器电路的控制时 序导通或关断。
2、 根据权利要求 1所述的方法， 其特征在于：
当输出电压处于电压正半周时，驱动所述逆变器电路中与正母线连接的开 关管支路中的内侧开关管导通， 经过第一延时时间后，驱动所述逆变器电路中 与负母线连接的开关管支路中的内侧开关管导通， 经过第二延时时间后， 关断 所述逆变器电路中与负母线连接的开关管支路中的内侧开关管；
当输出电压处于电压负半周时，驱动所述逆变器电路中与负母线连接的开 关管支路中的内侧开关管导通， 经过第一延时时间后，驱动位于所述逆变器电 路中与正母线连接的开关管支路中的内侧开关管导通， 经过第二延时时间后， 关断所述逆变器电路中与正母线连接的开关管支路中的内侧开关管。
3、 根据权利要求 1所述的方法， 其特征在于：
当输出电压处于电压正半周，且输出电流处于电流正半周时，驱动位于所 述逆变器电路中与正母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后，驱动位于所述逆变器电路中与负母线连接的开关管支路中的内侧开 关管导通， 经过第二延时时间后， 关断所述位于所述逆变器电路中与负母线连 接的开关管支路中的内侧开关管；
当输出电压处于电压负半周，且输出电流处于电流负半周时，驱动位于所 述逆变器电路中与负母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后，驱动位于所述逆变器电路中与正母线连接的开关管支路中的内侧开 关管导通， 经过第二延时时间后， 关断位于所述逆变器电路中与正母线连接的 开关管支路中的内侧开关管；
当输出电压处于电压正半周，且输出电流处于电流负半周时，驱动位于所 述逆变器电路中与负母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后， 关断该内侧开关管， 并驱动位于所述逆变器电路中与正母线连接的 开关管支路中的内侧开关管导通， 经过第二延时时间后，控制所有的开关管以 正常的时序导通或关断；
当输出电压处于电压负半周，且输出电流处于电流正半周时，驱动位于所 述逆变器电路中与正母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后， 关断该内侧开关管， 并驱动位于所述逆变器电路中与负母线连接的 开关管支路中的内侧开关管导通， 经过第二延时时间后，控制所有的开关管以 正常的时序导通或关断。
4、 根据权利要求 1所述的方法， 其特征在于：
当输出电压处于电压正半周，且输出电流处于电流正半周时，驱动位于所 述逆变器电路中与正母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后，驱动位于所述逆变器电路中与负母线连接的开关管支路中的内侧开 关管导通， 经过第二延时时间后， 关断所述位于所述逆变器电路中与负母线连 接的开关管支路中的内侧开关管；
当输出电压处于电压负半周，且输出电流处于电流负半周时，驱动位于所 述逆变器电路中与负母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后，驱动位于所述逆变器电路中与正母线连接的开关管支路中的内侧开 关管导通， 经过第二延时时间后， 关断位于所述逆变器电路中与正母线连接的 开关管支路中的内侧开关管；
当输出电压处于电压正半周，且输出电流处于电流负半周时，驱动位于所 述逆变器电路中与负母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后，驱动位于所述逆变器电路中与正母线连接的开关管支路中的内侧开 关管导通， 经过第二延时时间后， 关断所述位于所述逆变器电路中与负母线连 接的开关管支路中的内侧开关管，随后控制所有的开关管以正常的时序导通或 关断；
当输出电压处于电压负半周，且输出电流处于电流正半周时，驱动位于所 述逆变器电路中与正母线连接的开关管支路中的内侧开关管导通，经过第一延 时时间后，驱动位于所述逆变器电路中与负母线连接的开关管支路中的内侧开 关管导通， 经过第二延时时间后， 关断所述位于所述逆变器电路中与正母线连 接的开关管支路中的内侧开关管，随后控制所有的开关管以正常的时序导通或 关断。
5、 根据权利要求 1-4任一项所述的方法， 其特征在于， 在控制所有的开 关管以正常的时序导通或关断时， 还包括： 判断所述第二延时时间的结束时刻是否处于内侧开关管和外侧开关管的 死区时间内， 若是， 则经过第三延时时间后再恢复所有开关管的正常驱动时序
6、 一种二极管中点箝位型三电平逆变器电路， 至少包括： 四个依次串联 的开关管构成的桥臂和检测控制电路， 其特征在于：
所述检测控制电路包括： 第一控制器、 第二控制器、 逆变电流采集电路和 过流发生检测电路， 其中：
所述逆变电流采集电路， 用于采集开关管中的电流， 并提供给所述过流发 生检测电路；
所述过流发生检测电路，用于检测所述逆变电流采集电路采集到的所述开 关管中的电流是否超过电流设定值，产生相应的过流检测信号， 并提供给所述 第二控制器；
所述第一控制器，用于产生至少两路带死区时间的正弦脉冲宽度调节脉冲 SPWM脉冲信号；
所述第二控制器，用于当接收到所述开关管中的电流由大于电流设定值的 数值降低至不大于所述电流设定值的过流无效信号时，驱动处于所述桥臂的内 侧开关管中的一个开关管导通， 经过第一延时时间后，驱动所述内侧开关管中 的另一开关管导通； 经过第二延时时间后，控制所述内侧开关管中的一个开关 管关断， 另一开关管常通， 最后控制所有的开关管以正常的时序导通或关断。
7、 根据权利要求 6所述的电路， 其特征在于， 所述桥臂包括依次串联的 第一开关管、 第二开关管、 第三开关管和第四开关管， 其中， 所述第一开关管 和所述第四开关管位于所述桥臂的外侧，所述第二开关管和第三开关管位于所 述桥臂的内侧；
当输出电压处于电压正半周时， 所述第二控制器具体用于： 驱动第二开关 管导通， 经过第一延时时间后， 驱动第三开关管导通， 经过第二延时时间后， 关断所述第三开关管， 最后恢复所有开关管正常驱动时序脉冲；
当输出电压处于电压负半周时， 所述第二控制器具体用于： 驱动所述第三 开关管导通， 经过第一延时时间后， 驱动所述第二开关管导通， 经过第二延时 时间后， 关断所述第二开关管， 最后恢复所有的开关管正常驱动时序脉冲。
8、 根据权利要求 6所述的电路， 其特征在于， 所述桥臂包括依次串联的 第一开关管、 第二开关管、 第三开关管和第四开关管， 其中， 所述第一开关管 和所述第四开关管位于所述桥臂的外侧，所述第二开关管和第三开关管位于所 述桥臂的内侧；
当输出电压处于输出电压正半周，且输出电流处于输出电流正半周时， 所 述第二控制器具体用于： 驱动第二开关管导通， 经过第一延时时间后， 驱动第 三开关管导通， 经过第二延时时间后， 关断所述第三开关管， 最后恢复所有开 关管正常驱动时序脉冲；
当输出电压处于输出电压负半周，且输出电流处于输出电流负半周时， 所 述第二控制器具体用于： 驱动第三开关管导通， 经过第一延时时间后， 驱动第 二开关管导通， 经过第二延时时间后， 关断第二开关管， 最后恢复所有开关管 正常驱动时序脉冲；
当输出电压处于输出电压正半周，且输出电流处于输出电流负半周时， 所 述第二控制器具体用于： 驱动第三开关管导通， 经过第一延时时间后， 关断所 述第三开关管， 并驱动第二开关管导通， 经过第二延时时间后， 恢复所有开关 管正常驱动时序脉冲；
当输出电压处于输出电压负半周，且输出电流处于输出电流正半周时， 所 述第二控制器具体用于： 驱动第二开关管导通， 经过第一延时时间后， 关断所 迷第二开关管， 并驱动第三开关管导通， 经过第二延时时间后， 恢复所有开关 管正常驱动时序脉冲。
9、 根据权利要求 6所述的电路， 其特征在于， 所述桥臂包括依次串联的 第一开关管、 第二开关管、 第三开关管和第四开关管， 其中， 所述第一开关管 和所述第四开关管位于所述桥臂的外侧，所述第二开关管和第三开关管位于所 述桥臂的内侧；
当输出电压处于输出电压正半周，且输出电流处于输出电流正半周时， 所 述第二控制器具体用于： 驱动第二开关管导通， 经过第一延时时间后， 驱动第 三开关管导通， 经过第二延时时间后， 关断所述第三开关管， 最后恢复所有开 关管正常驱动时序脉冲；
当输出电压处于输出电压负半周，且输出电流处于输出电流负半周时， 所 述第二控制器具体用于： 驱动第三开关管导通， 经过第一延时时间后， 驱动第 二开关管导通， 经过第二延时时间后， 关断第二开关管， 最后恢复所有开关管 正常驱动时序脉冲；
当输出电压处于输出电压正半周，且输出电流处于输出电流负半周时， 所 述第二控制器具体用于： 驱动第三开关管导通， 经过第一延时时间后， 驱动第 二开关管导通， 经过第二延时时间后， 关断第三开关管， 最后恢复所有开关管 正常驱动时序脉冲；
当输出电压处于输出电压负半周，且输出电流处于输出电流正半周时， 所 述第二控制器具体用于： 驱动第二开关管导通， 经过第一延时时间后， 驱动第 三开关管导通， 经过第二延时时间后， 关断所述第二开关管， 最后恢复所有开 关管正常驱动时序脉冲。
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