WO2014021522A1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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최석호
김성
신동희
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    • H10P14/3406—Carbon, e.g. diamond-like carbon

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device formed by vertical homogeneous bonding of p-type and n-type graphene, and a method for manufacturing the same.
  • Graphene is the thinnest material ever known, capable of conducting electricity and heat best, as well as being the strongest and most flexible material. It is expected that the excellent properties of graphene can be used as a structural material or replace Si electronic devices. Graphene is being used as a new material in next-generation display fields such as flexible displays and touch panels, energy industries such as solar cells, and various electronic industries such as smart windows and RFID.
  • graphene has attracted much attention as an electronic device material.
  • Graphene is a zero-gap semiconductor or semimetal with very good mechanical, electrical and optical properties.
  • Graphene is transparent to visible light and has sufficient electrical conductivity, for example, for solar cells, LEDs and touch screens.
  • An object of the present invention is to provide a semiconductor device comprising a graphene p-n vertical homogeneous junction diode by evaluating the structural optical and electrical properties of the graphene p-n junction prepared according to the amount of doping.
  • Another object of the present invention is to provide a method for manufacturing the semiconductor device.
  • One aspect of the semiconductor device of the present invention for solving the above problems is a first graphene having a first conductivity type, and on the first graphene, in contact with the first graphene, and the first conductivity type And second graphene having another second conductivity type.
  • Another aspect of the semiconductor device of the present invention for solving the above problems is a semiconductor device comprising a pn diode, when the forward voltage is applied to the pn diode, the current flowing is a first current, a reverse voltage to the pn diode When is applied, the flowing current is a second current, the second current is greater than the first current.
  • the semiconductor device manufacturing method of the present invention for solving the other problem is to form a first graphene of the first conductivity type on the substrate, and a second conductivity type different from the first conductivity type on the first graphene Forming a second graphene, the second graphene is in contact with the first graphene and exposes a portion of the first graphene, and is formed on the exposed first graphene and the second graphene, respectively. Forming a first electrode and a second electrode.
  • the doped graphene may be used to fabricate a semiconductor device including a graphene p-n junction.
  • a semiconductor device including a graphene p-n junction by evaluating the structural and optical electrical characteristics according to the amount of doping of the semiconductor device including the graphene pn junction fabricated, it is possible to lay the groundwork for applying graphene to optoelectronic devices such as solar cells, LEDs, photodetectors, etc. Can be.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a side view of the semiconductor device of FIG. 1.
  • FIG. 3 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
  • FIG. 4 is a flowchart illustrating a method of doping impurities into graphene during the process of FIG. 3.
  • FIG. 5 is a view showing a specimen for measuring the thickness of the graphene used in the semiconductor device of the present invention.
  • FIG. 6 is a height profile along A of FIG. 5.
  • FIG. 7 is a graph showing surface bending and thickness changes according to the doping time of p-type graphene used in the semiconductor device of the present invention.
  • FIG. 8 is a graph showing surface bending and thickness variation according to the doping time of n-type graphene used in the semiconductor device of the present invention.
  • FIG. 9 is a graph illustrating a change in sheet resistance according to the doping time of the p-type graphene of FIG. 7.
  • FIG. 10 is a graph illustrating a change in sheet resistance according to the doping time of the n-type graphene of FIG. 8.
  • FIG. 11 is a graph illustrating a shift of a dilock point according to a doping time of p-type graphene and n-type graphene used in a semiconductor device of the present invention.
  • FIG. 12 is a logarithmic scale graph illustrating I-V characteristics of a semiconductor device according to the present invention.
  • FIG. 13 is a graph showing linearly the graphs of J4 and J5 in FIG. 12.
  • FIG. 14 is a graph illustrating bonding characteristics between conductive layers and an electrode of the semiconductor device of FIG. 12.
  • first, second, etc. are used to describe various elements, components and / or sections, these elements, components and / or sections are of course not limited by these terms. These terms are only used to distinguish one element, component or section from another element, component or section. Therefore, the first device, the first component, or the first section mentioned below may be a second device, a second component, or a second section within the technical spirit of the present invention.
  • spatially relative terms below “, “ beneath “, “ lower”, “ above “, “ upper” It may be used to easily describe the correlation of a device or components with other devices or components. Spatially relative terms are to be understood as including terms in different directions of the device in use or operation in addition to the directions shown in the figures. For example, when flipping a device shown in the figure, a device described as “below or beneath” of another device may be placed “above” of another device. Thus, the exemplary term “below” can encompass both an orientation of above and below. The device may be oriented in other directions as well, in which case spatially relative terms may be interpreted according to orientation.
  • FIGS. 1 and 2 a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 and 2.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • 2 is a side view of the semiconductor device of FIG. 1.
  • a semiconductor device 1 may include a first graphene 200 having a first conductivity type and a second graphene 300 having a second conductivity type. It may include.
  • the first conductivity type is a different conductivity type from the second conductivity type.
  • the first graphene 200 of the first conductivity type is n-type graphene
  • the second graphene 300 of the second conductivity type is p-type graphene. It will be described as, but not limited to. That is, the first graphene 200 of the first conductivity type may be p-type graphene
  • the second graphene 300 of the second conductivity type may be n-type graphene.
  • the reason for describing the conductivity type of the first graphene 200 as n type is as follows.
  • graphene may have a p-type property. This is because graphene reacts with oxygen in the air and has a p-type property. Therefore, if the conductivity type of the first graphene 200 is p-type, as time passes, the p-type concentration of the first graphene 200 is changed. As a result, the p-type concentration of the n-type second graphene 300 and the first graphene 200 near the boundary may be changed.
  • the conductivity type of the first graphene 200 will be described as n type.
  • the second graphene 300 may be disposed on the first graphene 200.
  • the second graphene 300 may be disposed in contact with the first graphene 200.
  • the first graphene 200 and the second graphene 300 may be disposed in direct contact, and the first graphene 200 and the second graphene 300 may be, for example, pn junction diodes. May be formed, and in particular, a vertically homogeneous pn junction diode may be formed.
  • the first graphene 200 and the second graphene 300 may be, for example, two-dimensional plate-shaped forms of a single layer, but are not limited thereto.
  • the first graphene 200 may include a high resistance layer or an insulating layer on the interface 250 that contacts the second graphene 300.
  • the high resistance layer included in the first graphene 200 is not formed by inserting another material between the first graphene 200 and the second graphene 300, and doping the first graphene 200.
  • the layer may appear as a result of adjusting the concentration. Details of the high resistance layer included in the first graphene 200 will be described again based on the experimental results.
  • the second graphene 300 may substantially completely overlap the first graphene 200.
  • the overlap of the first graphene 200 and the second graphene 300 as described above is only for explaining an embodiment of the present invention, but is not limited thereto. That is, only at least a portion of the second graphene 300 may overlap the first graphene 200, form a homogeneous junction vertically, and not form a junction.
  • the semiconductor device 1 may further include a substrate 100, a first electrode 210, and a second electrode 310.
  • the first graphene 200 and the second graphene 300 may be disposed on the substrate 100. That is, the substrate 100, the first graphene 200 and the second graphene 300 may be sequentially stacked and disposed.
  • the first electrode 210 may be formed on the first graphene 200.
  • the second electrode 310 may be formed on the second electrode 310.
  • the first electrode 210 and the second electrode 310 will be described as being formed on the upper surfaces of the first graphene 200 and the second graphene 300, respectively. .
  • the first electrode 210 and the second electrode 310 may be disposed with the first graphene 200 and the second graphene 300 interposed therebetween.
  • the first electrode 210, the first graphene 200, the second graphene 300, and the second electrode 310 may be sequentially stacked to form a p-n vertical junction diode.
  • the first electrode 210 may be disposed between the first graphene 200 and the substrate 100.
  • the substrate 100 may be, for example, a rigid substrate such as a silicon substrate, a silicon on insulator (SOI) substrate, a gallium arsenide substrate, a silicon germanium substrate, a ceramic substrate, a quartz substrate, or a glass substrate for a display, or a polyimide.
  • a rigid substrate such as a silicon substrate, a silicon on insulator (SOI) substrate, a gallium arsenide substrate, a silicon germanium substrate, a ceramic substrate, a quartz substrate, or a glass substrate for a display, or a polyimide.
  • PET polyethylene terephthalate
  • PEN Polyethylene naphthalate
  • PMMA Poly Methyl MethAcrylate
  • PC PolyCarbonate
  • PES polyether sulfone
  • a flexible plastic substrate such as polyester.
  • the substrate may be, for example, a transparent substrate capable of transmitting light.
  • the first electrode 210 and the second electrode 310 may include a material forming ohmic contact with the graphene, and may include silver (Ag), for example.
  • the first electrode 210 and the second electrode 310 may be a single layer, but are not limited thereto.
  • Each of the first electrode 210 and the second electrode 310 may further include an insertion layer (not shown) to reduce contact resistance with graphene.
  • 3 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
  • 4 is a flowchart illustrating a method of doping impurities into graphene during the process of FIG. 3.
  • 3 and 4 are flowcharts for describing a method of manufacturing the semiconductor device illustrated in FIG. 2, and thus, redundant descriptions thereof will be omitted or briefly described.
  • the first graphene 200 of the first conductivity type may be formed on the substrate 100 (S10).
  • first pristine graphene which is not doped with impurities is prepared and disposed on the substrate 100 to form first pristine graphene on the substrate 100.
  • the first pristine graphene formed on the substrate 100 may be, for example, a single layer of graphene.
  • the first doping solution may be dropped onto the first pristine graphene.
  • the dropped first doping solution may be adsorbed onto the first pristine graphene (S42).
  • the first doping solution may include a first impurity, for example, the first impurity may be benzyl viologen (BV).
  • the first pristine graphene may be maintained for a predetermined time while being applied with the first doping solution.
  • a portion of the first doping solution may be adsorbed onto the first pristine graphene (S42).
  • the amount of the first doping solution adsorbed on the first pristine graphene may be increased, thereby increasing the amount of the first impurity adsorbed.
  • the first doping solution adsorbed on the first pristine graphene is uniformly applied on the first pristine graphene (S44). While uniformly applying the first doping solution onto the first pristine, the first doping solution that has not been adsorbed onto the first pristine can be removed. Uniform application of the first doping solution onto the first pristine may use, for example, a spin coater. This is because when the spin coater is used, the first doping solution may be uniformly spread on the first pristine graphene, and the non-adsorbed first doping solution may be removed.
  • the spin coater can be rotated, for example, at 1000 to 3000 rpm.
  • the spin coater may, for example, rotate the first pristine graphene applied with the first doping solution for 30 seconds to 2 minutes.
  • the first pristine graphene to which the first doping solution is applied is heat-treated (S46).
  • RTA Rapid Thermal Annealing
  • the heat treatment temperature may be, for example, 100 degrees Celsius to 300 degrees
  • the heat treatment time may be, for example, 10 minutes to 30 minutes.
  • the first graphene 200 of the first conductivity type may be formed on the substrate 100.
  • the first graphene 200 is in contact with the first graphene 200 on the first conductive type 200, and the second conductive type second graphene different from the first conductive type ( 300 may be formed (S20). A portion of the first graphene 200 may be exposed by the second graphene 300.
  • the second pristine graphene is disposed on the first graphene 200 of the first conductivity type.
  • the second pristine graphene may be, for example, a single layer of graphene.
  • the second doping solution including the second impurity may be adsorbed onto the second pristine graphene (S42). Since the conductivity type of the second graphene 300 is p-type, the second impurity may be, for example, gold chloride (AuCl 3 ).
  • the second pristine graphene to which the second doping solution is adsorbed may be maintained for a predetermined time to adjust the amount of the second doping solution adsorbed onto the second pristine graphene.
  • the second doping solution adsorbed using the spin coater may be uniformly applied onto the second pristine graphene (S44). Thereafter, the second pristine graphene to which the second doping solution is applied is heat-treated (S46). Through this, the second graphene 300 of the second conductivity type is formed on the first graphene 200. Since the spin coater and the heat treatment method are substantially the same as those of forming the first graphene 200, they are omitted.
  • the first electrode 210 and the second electrode 310 are formed on the exposed first graphene 200 and the second graphene 300, respectively (S30).
  • FIG. 5 is a view showing a specimen for measuring the thickness of the graphene used in the semiconductor device of the present invention
  • Figure 6 is a height profile along
  • a of FIG. 7 is a graph showing surface bending and thickness change according to the doping time of the p-type graphene used in the semiconductor device of the present invention
  • Figure 8 is a graph showing the doping time of the n-type graphene used in the semiconductor device of the present invention It is a graph showing surface bending and thickness change.
  • FIG. 9 is a graph illustrating a change in sheet resistance according to the doping time of the p-type graphene of FIG. 7
  • FIG. 10 is a graph illustrating a change in sheet resistance according to the doping time of the n-type graphene of FIG. 8.
  • FIG. 9 is a graph illustrating a change in sheet resistance according to the doping time of the p-type graphene of FIG. 7
  • FIG. 10 is a graph illustrating a change in sheet resistance according to the do
  • FIG. 11 is a graph illustrating a shift of a dilock point according to a doping time of p-type graphene and n-type graphene used in a semiconductor device of the present invention.
  • 12 is a log scale graph illustrating I-V characteristics of a semiconductor device according to the present invention
  • FIG. 13 is a graph showing linearly graphs of J4 and J5 in FIG. 12.
  • FIG. 14 is a graph illustrating bonding characteristics between a conductive layer and an electrode of the semiconductor device of FIG. 12.
  • FIG. 5 it is a specimen in which pristine graphene is disposed on a substrate.
  • the substrate for example, silicon in which a silicon oxide film was formed was used.
  • the pristine graphene used in the semiconductor device of the present invention is a single layer graphene.
  • Gold chloride AuCl 3
  • BV benzyl viologen
  • the doping time and the doping concentration may be adjusted, but in the semiconductor device of the present invention, the doping concentration is controlled using the doping time.
  • the doping time means a waiting time before spin coating.
  • graphene was heat-treated for 10 minutes at 100 degrees Celsius using RTA after spin coating.
  • the surface curvature R q and the thickness of the p-type graphene increase.
  • the gold particles contained in the p-type graphene increase. Therefore, due to the increase in the gold particles contained in the p-type graphene, a change in the thickness and surface curvature of the p-type graphene occurs.
  • the surface curvature R q and the thickness of the n-type graphene increase. This tendency is similar to the p-type graphene of FIG. 7.
  • the doping time is 2 minutes or less, the thickness and surface curvature of the n-type graphene gradually increase.
  • the doping time exceeds 2 minutes the thickness and the surface curvature of the n-type graphene is sharply increased.
  • the sheet resistance R s of the p-type graphene gradually decreases. That is, as the doping time is increased to increase the gold particles contained in the p-type graphene, the sheet resistance of the p-type graphene decreases from about 260 mW / sq to about 130 mW / sq.
  • the sheet resistance of n-type graphene gradually increases.
  • This result is the opposite of the result of FIG. 9. That is, although the doping time was increased to increase the BV adsorbed on the graphene, the sheet resistance of the n-type graphene increased to about 2300 mW / sq when the doping time was 4 minutes. Through this, unlike gold particles of p-type graphene, it can be seen that the BV of the n-type graphene exhibits semiconductor or insulator characteristics as more doped.
  • the n-type graphene may include a material layer having properties such as a high resistance layer or an insulating layer on the surface.
  • the dirac point of the p-type graphene moves in the positive voltage direction.
  • the Dirac point of the n-type graphene moves in the negative voltage direction.
  • the diplock point of pristine graphene is positive, not zero volts.
  • the reason why the dirac point of the pristine graphene is not 0 volt is because the pristine graphene exhibits the p-type property as the oxygen molecules are adsorbed on the graphene surface.
  • p-n vertical junction diodes are fabricated using p-type and n-type graphene. As described above, the p-type graphene is disposed on the n-type graphene. In the case of p-type graphene, as the doping time is changed, the doping effect seems to be small, so it was fixed by doping gold chloride for 5 minutes. In the case of n-type graphene, as the doping time is changed, the doping effect is large, so doping the benzobiologen while changing the doping time from 0.5 minutes to 4 minutes.
  • the forward voltage means that the potential of the second graphene 300, which is p-type graphene, is higher than the potential of the first graphene 200, which is n-type graphene, and the reverse voltage refers to the forward voltage. The opposite is true.
  • Experimental Examples J4 and J5 are experimental examples doped with benzobiologen (BV) for 3 minutes and 4 minutes. 8 and 10, in Experimental Examples J4 and J5, the surface bending and thickness of the n-type graphene rapidly increased, and the sheet resistance of the n-type graphene was greatly increased. That is, when a large amount of benzobiologen is doped into the graphene, and the sheet resistance of the n-type graphene is increased, the vertically bonded p-type graphene and the n-type graphene become diodes having rectifying characteristics.
  • BV benzobiologen
  • Experimental Examples J4 and J5 show a semiconductor device 1 when a first current, which is a current flowing through the semiconductor device 1, when a forward voltage is applied, applies a reverse voltage. It is smaller than the second current which is a current flowing in the.
  • This diode characteristic is an abnormal phenomenon as opposed to the general diode characteristic. That is, in the case of a general diode, the current flowing when the forward voltage is applied to the diode is larger than the current flowing when the reverse voltage is applied to the diode.
  • the current flowing when the forward voltage is applied to the diode is smaller than the current flowing when the reverse voltage is applied to the diode.
  • a semiconductor device 1 including a p-n vertical junction diode has a larger current due to a reverse voltage than a current due to a forward voltage.
  • the p-n vertical junction diode included in the semiconductor device 1 is in direct contact with the p-type conductive layer and the n-type conductive layer.
  • the p-type conductive layer and the n-type conductive layer are, for example, conductive layers each including graphene.
  • the p-type conductive layer and the n-type conductive layer are not limited to those including graphene.

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  • Carbon And Carbon Compounds (AREA)

Abstract

도핑 양에 따라 제조된 그래핀 p-n 접합의 구조적 광학적 및 전기적 특성을 평가함으로써, 그래핀 p-n 수직 균질 접합 다이오드를 포함하는 반도체 소자를 제공하는 것이다. 상기 반도체 소자는 제1 도전형을 갖는 제1 그래핀, 및 상기 제1 그래핀 상에, 상기 제1 그래핀과 접촉하고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 그래핀을 포함한다.

Description

반도체 소자 및 그의 제조 방법
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 p형 그래핀과 n형 그래핀을 수직 균질 접합하여 형성된 반도체 소자 및 그의 제조 방법에 관한 것이다.
탄소 원자 한 층의 2차원 물질인 그래핀은 2004년에 발견된 이래 여러 가지 새롭고 우수한 물성으로 인하여 많은 주목을 받고 있다. 특히 2010년 노벨 물리학상이 단원자층 그래핀을 최초로 분리한 가임과 노보셀로프 두 사람에서 수여됨으로써 전 세계의 연구자들뿐만 아니라 일반인들의 많은 관심을 끌고 있다.
그래핀은 지금까지 알려진 물질 중에 가장 얇으면서도, 전기나 열을 가장 잘 전도할 수 있을 뿐 아니라 가장 강하면서도 유연한 물질이다. 이 같은 그래핀의 우수한 특성을 활용하여, 구조 재료로 사용되거나, Si 전자 소자를 대체할 수 있을 것으로 기대되고 있다. 그래핀은 플렉서블 디스플레이와 터치 패널 등 차세대 디스플레이 분야와 태양 전지 등의 에너지 산업분야, 스마트 윈도우, RFID 등 다양한 전자 산업 분야에서 신소재로 활용도가 확대되고 있다.
또한, 한 층 또는 수 층의 그래핀 시트의 전기전도 특성을 조사하여 실온에서 높은 전자 이동도를 가진다는 사실이 보고된 후, 그래핀은 전자소자 재료로 많은 주목을 모으고 있다. 그래핀은 제로갭(zero gap) 반도체 또는 semimetal 로서 매우 우수한 역학적, 전기적 및 광학적 성질을 가지고 있다. 그래핀은 가시광선에 투명하고, 충분한 전기전도성을 가지고 있어서 예를 들어, 태양 전지, LED 그리고 터치 스크린 등 여러 가지 응용이 가능하다.
그래핀을 이와 같이 다양한 분야에 응용을 하기 위해서, 그래핀의 도핑 및 도핑된 그래핀을 활용한 전자 소자에 관한 많은 연구는 진행되고 있다.
본 발명이 해결하고자하는 과제는, 도핑 양에 따라 제조된 그래핀 p-n 접합의 구조적 광학적 및 전기적 특성을 평가함으로써, 그래핀 p-n 수직 균질 접합 다이오드를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 반도체 소자의 제조 방법을 제공하는 것이다.
지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 태양은 제1 도전형을 갖는 제1 그래핀, 및 상기 제1 그래핀 상에, 상기 제1 그래핀과 접촉하고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 그래핀을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 다른 태양은 p-n 다이오드를 포함하는 반도체 소자에 있어서, 상기 p-n 다이오드에 순방향 전압을 인가할 때, 흐르는 전류는 제1 전류이고, 상기 p-n 다이오드에 역방향 전압을 인가할 때, 흐르는 전류는 제2 전류이고, 상기 제2 전류는 상기 제1 전류보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법은 기판 상에 제1 도전형의 제1 그래핀을 형성하고, 상기 제1 그래핀 상에 상기 제1 도전형과 다른 제2 도전형의제2 그래핀을 형성하고, 상기 제2 그래핀은 상기 제1 그래핀과접촉하고 상기 제1 그래핀의 일부를 노출시키고, 상기 노출된 제1 그래핀과상기 제2 그래핀 상에 각각 제1 전극 및 제2 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도핑된 그래핀을 활용하여 그래핀 p-n 접합을 포함하는 반도체 소자를 제작할 수 있다. 또한, 제작된 그래핀 p-n 접합을 포함하는 반도체 소자의 도핑 양에 따른 구조적, 광학적 전기적 특성을 평가하여, 그래핀을 태양전지, LED, 광탐지소자 등의 광전자소자에 응용할 수 있는 기반을 마련할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2는 도 1에 따른 반도체 소자의 측면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 4는 도 3의 과정 중 그래핀에 불순물을 도핑하는 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 반도체 소자에서 사용된 그래핀의 두께를 측정하기 위한 시편을 나타내는 도면이다.
도 6은 도 5의 A를 따른 높이 프로파일이다.
도 7은 본 발명의 반도체 소자에 사용되는 p형 그래핀의 도핑 시간에 따른 표면 굴곡 및 두께 변화를 나타내는 그래프이다.
도 8은 본 발명의 반도체 소자에 사용되는 n형 그래핀의 도핑 시간에 따른 표면 굴곡 및 두께 변화를 나타내는 그래프이다.
도 9는 도 7의 p형 그래핀의 도핑 시간에 따른 면저항의 변화를 나타내는 그래프이다.
도 10는 도 8의 n형 그래핀의 도핑 시간에 따른 면저항의 변화를 나타내는 그래프이다.
도 11은 본 발명의 반도체 소자에 사용되는 p형 그래핀 및 n형 그래핀의 도핑 시간에 따른 디락점의 이동을 나타내는 그래프이다.
도 12은 본 발명에 따른 반도체 소자의 I-V 특성을 나타내는 로그 스케일 그래프이다.
도 13는 도 12 중 J4 및 J5의 그래프를 선형으로 나타낸 그래프이다.
도 14는 도 12의 반도체 소자의 도전층들과 전극 사이의 접합 특성을 보여주는 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 2는 도 1에 따른 반도체 소자의 측면도이다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자(1)는 제1 도전형을 갖는 제1 그래핀(200)과 제2 도전형을 갖는 제2 그래핀(300)을 포함할 수 있다. 제1 도전형은 제2 도전형과 서로 다른 도전형이다. 본 발명의 일 실시예에 따른 반도체 장치에서, 제1 도전형의 제1 그래핀(200)은 n 형의 그래핀이고, 제2 도전형의 제2 그래핀(300)은 p 형의 그래핀인 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 제1 도전형의 제1 그래핀(200)은 p 형의 그래핀이고, 제2 도전형의 제2 그래핀(300)은 n 형의 그래핀일 수 있다.
본 발명의 실시예에 대한 설명에서, 제1 그래핀(200)의 도전형을 n형으로 설명하는 이유는 다음과 같다. 불순물을 도핑하지 않은 프리스틴(pristine) 그래핀일 경우에 그래핀은 p형의 성질을 가질 수 있다. 이는 그래핀은 공기 중의 산소와 반응을 하여, p형의 성질을 갖기 때문이다. 따라서, 제1 그래핀(200)의 도전형을 p형으로 한다면, 시간이 지남에 따라, 제1 그래핀(200)의 p형 농도가 변화하게 된다. 이와 같은 현상에 의해, n형인 제2 그래핀(300)과 경계 부근에서의 제1 그래핀(200)의 p형 농도가 변할 수 있다. p-n 다이오드의 접합 부분에서의 농도가 변하게 되면, 신뢰할 수 있는 p-n 수직 접합 다이오드의결과를 얻을 수 없다. 이와 같은 이유에 의해, 본 발명의 실시예에 대한 설명에서, 제1 그래핀(200)의 도전형을 n형으로 설명한다.
제2 그래핀(300)은 제1 그래핀(200) 상에 배치될 수 있다. 제2 그래핀(300)은 제1 그래핀(200)과 접촉하여 배치될 수 있다. 구체적으로, 제1 그래핀(200)과 제2 그래핀(300)은 직접 접촉하여 배치될 수 있고, 제1 그래핀(200)과 제2 그래핀(300)은 예를 들어, p-n 접합 다이오드를 형성할 수 있고, 구체적으로 수직으로 균질 접합된 p-n 접합 다이오드를 형성할 수 있다.
제1 그래핀(200) 및 제2 그래핀(300)은 예를 들어, 단층으로 이뤄진 2차원의 판상 형태일 수 있으나, 이에 제한되는 것은 아니다.
도 2를 참조하여, 제1 그래핀(200)은 제2 그래핀(300)과 접하는 경계면(250)에 고저항층 또는 절연층을 포함할 수 있다. 제1 그래핀(200)에 포함되는 고저항층은 제1 그래핀(200)과 제2 그래핀(300) 사이에 다른 물질을 삽입하여 형성하는 것이 아니고, 제1 그래핀(200)의 도핑 농도를 조절한 결과 나타나는 층일 수 있다. 제1 그래핀(200)에 포함되는 고저항층에 관한 내용은 실험 결과를 바탕으로 다시 설명하도록 한다.
도 1을 참조하여, 제2 그래핀(300)은 제1 그래핀(200)과 실질적으로 완전히 오버랩될 수 있다. 하지만, 이와 같은 제1 그래핀(200)과 제2 그래핀(300)의 중첩은 본 발명의 일 실시예를 설명하기 위한 것 일뿐, 이에 제한되는 것은 아니다. 즉, 제2 그래핀(300)의 적어도 일부만이 제1 그래핀(200)과 중첩되고, 수직으로 균질접합을 형성하고, 나머지 부분은 접합을 형성하지 않을 수 있다.
도 1 및 도 2를 참조하여, 반도체 소자(1)는 기판(100)과 제1 전극(210) 및 제2 전극(310)을 더 포함할 수 있다. 제1 그래핀(200) 및 제2 그래핀(300)은 기판(100) 상에 배치될 수 있다. 즉, 기판(100), 제1 그래핀(200) 및 제2 그래핀(300)은 순차적으로 적층되어 배치될 수 있다. 제1 전극(210)은 예를 들어, 제1 그래핀(200) 상에 형성될 수 있다. 제2 전극(310)은 예를 들어, 제2 전극(310) 상에 형성될 수 있다. 본 발명의 일 실시예에서는 제1 전극(210) 및 제2 전극(310)이 평면적으로 볼 때, 제1 그래핀(200) 및 제2 그래핀(300)의 상면에 각각 형성되는 것으로 설명한다.
하지만, 제1 전극(210)과 제2 전극(310)은 제1 그래핀(200) 및 제2 그래핀(300)을 사이에 두고 배치될 수도 있다. 다시 말하면, 제1 전극(210), 제1 그래핀(200), 제2 그래핀(300) 및 제2 전극(310)이 순차적으로적층되어, p-n 수직 접합 다이오드를 형성할 수 있다. 이 때, 제1 전극(210)은 제1 그래핀(200)과 기판(100) 사이에 배치될 수 있다.
구체적으로, 기판(100)은 예를 들어, 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN: PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA: Poly Methyl MethAcrylate), 폴리카보네이트(PC: PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다. 또한, 기판은 예를 들어, 빛을 투과시킬 수 있는 투명한 기판일 수 있다.
제1 전극(210) 및 제2 전극(310)은 그래핀과 오믹 컨택(Ohmic contact)을 형성하는 물질을 포함할 수 있고, 예를 들어, 은(Ag)를 포함할 수 있다. 제1 전극(210) 및 제2 전극(310)은 단일 층일 수 있으나, 이에 제한되는 것은 아니며, 각각 그래핀과 접촉 저항을 줄일 수 있는 삽입층(미도시)를 더 포함할 수도 있다.
도 2 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다. 도 4는 도 3의 과정 중 그래핀에 불순물을 도핑하는 방법을 설명하기 위한 순서도이다. 도 3 및 도 4는 도 2에 도시되는 반도체 소자를 제조하는 방법을 설명하기 위한 순서도들이므로, 중복되는 내용을 생략하거나, 간략히 설명하도록 한다.
도 2 내지 도 4를 참조하여, 기판(100) 상에 제1 도전형의 제1 그래핀(200)을 형성할 수 있다(S10).
구체적으로, 불순물이 도핑되지 않은 제1 프리스틴 그래핀을 제조하여 기판(100) 상에 배치하여, 기판(100) 상에 제1 프리스틴 그래핀을 형성한다. 기판(100) 상에 형성된 제1 프리스틴 그래핀은 예를 들어, 단층의 그래핀일 수 있다. 제1 프리스틴 그래핀 상에 제1 도핑 용액을 떨어뜨릴 수 있다. 떨어뜨려진 제1 도핑 용액은 제1 프리스틴 그래핀에 흡착될 수 있다(S42). 제1 그래핀(200)의 도전형은 n형이므로, 제1 도핑 용액은 제1 불순물을 포함할 수 있고, 예를 들어, 제1 불순물은 벤질 비올로젠(Benzyl Viologen, BV)일 수 있다. 제1 프리스틴 그래핀이 제1 도핑 용액으로 도포된 상태로 일정 시간 동안 유지될 수 있다. 제1 도핑 용액이 도포된 시간 동안, 제1 도핑 용액 일부는 제1 프리스틴 그래핀에 흡착될 수 있다(S42). 제1 도핑 용액이 도포되어 있는 시간에 증가하면, 제1 프리스틴 그래핀에 흡착되는 제1 도핑 용액의 양이 증가할 수 있고, 이를 통해 흡착되는 제1 불순물의 양이 증가할 수 있다.
일정 시간이 경과 후, 제1 프리스틴 그래핀 상에 흡착된 제1 도핑 용액은 제1 프리스틴 그래핀 상에 균일하게 도포된다(S44). 제1 프리스틴 상에 제1 도핑 용액을 균일하게 도포하면서, 제1 프리스틴에 흡착되지 못한 제1 도핑 용액은 제거될 수 있다. 제1 프리스틴 상에 제1 도핑 용액을 균일하게 도포하는 것은 예를 들어, 스핀 코터(spin coater)를 이용할 수 있다. 스핀 코터를 이용할 경우, 제1 프리스틴 그래핀에 제1 도핑 용액을 균일하게 퍼트려 도포할 수 있을 뿐만 아니라, 흡착되지 않은 제1 도핑 용액이 제거될 수 있기 때문이다. 스핀 코터는 예를 들어, 1000 내지 3000rpm으로 회전될 수 있다. 스핀 코터는 예를 들어, 30초 내지 2분 동안 제1 도핑 용액이 도포된 제1 프리스틴 그래핀을 회전시킬 수 있다.
이 후, 제1 도핑 용액이 도포된 제1 프리스틴 그래핀을 열처리한다(S46). 제1 프리스틴 그래핀의 열처리는 예를 들어, 급속 열처리 방식(Rapid Thermal Annealing, RTA)를 이용할 수 있다. 열처리 온도는 예를 들어, 섭씨 100도 내지 300도일 수 있고, 열처리 시간은 예를 들어, 10분 내지 30분일 수 있다. 이와 같은 열처리를 통해, 기판(100) 상에 제1 도전형의 제1 그래핀(200)이 형성될 수 있다.
도 2 내지 도 4을 참조하여, 제1 도전형의 제1 그래핀(200) 상에 제1 그래핀(200)과 접촉하고, 제1 도전형과 다른 제2 도전형의 제2 그래핀(300)을 형성할 수 있다(S20). 제2 그래핀(300)에 의해 제1 그래핀(200)의 일부가 노출될 수 있다.
제1 도전형의 제1 그래핀(200) 상에 제2 프리스틴 그래핀을 배치한다. 제2 프리스틴 그래핀은 예를 들어, 단층의 그래핀일 수 있다. 제2 프리스틴 그래핀 상에 제2 불순물을 포함하는 제2 도핑 용액을 흡착시킬 수 있다(S42). 제2 그래핀(300)의 도전형은 p형이므로, 제2 불순물은 예를 들어, 염화 금(AuCl3)일 수 있다. 제2 도핑 용액이 흡착된 제2 프리스틴 그래핀을 일정 시간 동안 유지하여, 제2 프리스틴 그래핀 상에 흡착되는 제2 도핑 용액의 양을 조절할 수 있다. 일정 시간 경과 후, 예를 들어, 스핀 코터를 이용하여 흡착된 제2 도핑 용액을 제2 프리스틴 그래핀 상에 균일하게 도포할 수 있다(S44). 이 후, 제2 도핑 용액이 도포된 제2 프리스틴 그래핀을 열처리한다(S46). 이를 통해, 제1 그래핀(200) 상에 제2 도전형의 제2 그래핀(300)을 형성한다. 스핀 코터 및 열처리 방법은 제1 그래핀(200)을 형성하는 것과 실질적으로 동일하므로, 생략한다.
도 2 및 도 3을 참조하여, 노출된 제1 그래핀(200) 및 제2 그래핀(300) 상에 각각 제1 전극(210) 및 제2 전극(310)을 형성한다(S30).
이하, 도 5 내지 14를 참조하여, 본 발명의 실시예들에 따른 반도체 소자에 사용되는 p형 및 n형의 그래핀과 이를 이용하여 제조한 반도체 소자의 실험 결과에 대해서 설명한다.
도 5는 본 발명의 반도체 소자에서 사용된 그래핀의 두께를 측정하기 위한 시편을 나타내는 도면이고, 도 6은 도 5의 A를 따른 높이 프로파일이다. 도 7은 본 발명의 반도체 소자에 사용되는 p형 그래핀의 도핑 시간에 따른 표면 굴곡 및 두께 변화를 나타내는 그래프이고, 도 8은 본 발명의 반도체 소자에 사용되는 n형 그래핀의 도핑 시간에 따른 표면 굴곡 및 두께 변화를 나타내는 그래프이다. 도 9는 도 7의 p형 그래핀의 도핑 시간에 따른 면저항의 변화를 나타내는 그래프이고, 도 10는 도 8의 n형 그래핀의 도핑 시간에 따른 면저항의 변화를 나타내는 그래프이다. 도 11은 본 발명의 반도체 소자에 사용되는 p형 그래핀 및 n형 그래핀의 도핑 시간에 따른 디락점의 이동을 나타내는 그래프이다. 도 12는 본 발명에 따른 반도체 소자의 I-V 특성을 나타내는 로그 스케일 그래프이고, 도 13는 도 12 중 J4 및 J5의 그래프를 선형으로 나타낸 그래프이다. 도 14는도 12의 반도체 소자의 전도층과 전극 사이의 접합 특성을 보여주는 그래프이다.
도 5를 참조하여, 기판 상에 프리스틴 그래핀을 배치한 시편이다. 원자 힘 현미경을 이용하여 기판과 프리스틴 그래핀 사이의 표면 단차를 측정하기 위한 시편이다. 기판은 예를 들어, 산화 실리콘막이 형성된 실리콘을 사용하였다.
도 6을 참조하여, 프리스틴 그래핀이 배치된 곳과 기판 사이의 높이 차이 B가 있다. 기판으로부터 프리스틴 그래핀의 상면까지의 높이 차이인 B는 약 0.7nm이다. 즉, 프리스틴 그래핀의 두께는 약 0.7nm라는 것이다. 이와 같은 프리스틴 그래핀의 두께는 지금까지 알려진 프리스틴 그래핀의 단층 두께와 유사함을 알 수 있다. 따라서, 본 발명의 반도체 소자에 사용되는 프리스틴 그래핀은 단층 그래핀임을 확인할 수 있다.
이하에서 설명되는 p형 그래핀을 형성하기 위해 염화 금(AuCl3)을 사용하고, n형 그래핀을 형성하기 위해 벤질 비올로젠(BV)를 사용한다. p형 및 n형 그래핀의 도핑 농도를 조절하기 위해, 예를 들어, 도핑 시간과 도핑 농도를 조절할 수 있으나, 본 발명의 반도체 장치에서는 도핑 시간을 이용하여 도핑 농도를 조절하였다. 도핑 용액을 프리스틴 그래핀에 떨어뜨린 후, 도핑이 되도록 일정 시간을 기다린다. 이후, 스핀 코터를 이용하여 도핑이 균일하게 되도록 하는데, 여기에서 도핑 시간이라고 함은, 스핀 코팅 전에 기다리는 시간을 의미한다. 또한, 스핀 코팅 후에 RTA를 이용하여 섭씨 100도에서 10분 동안 그래핀을 열처리하였다.
도 7을 참조하여, 도핑 시간이 증가하면서, p형 그래핀의 표면 굴곡(Rq) 및 두께가 증가한다. 도핑 시간이 증가함에 따라, p형 그래핀에 포함되는 금 입자가 증가하게 된다. 따라서, p형 그래핀에 포함되는 금 입자의 증가로 인해, p형 그래핀의 두께 및 표면 굴곡의 변화가 발생하게 된다.
도 8을 참조하여, 도핑 시간이 증가하면서, n형 그래핀의 표면 굴곡(Rq) 및 두께가 증가한다. 이 같은 경향은 도 7의 p형 그래핀과 유사한 결과이다. 하지만, n형 그래핀의 경우 도핑 시간이 증가함에 따라, p형 그래핀보다 두께의 변화도 급격히 증가할 뿐만 아니라, 표면 굴곡의 변화도 급격이 증가하게 된다. 구체적으로, 도핑 시간이 2분 이하일 경우, n형 그래핀의 두께 및 표면 굴곡이 점진적으로 증가한다. 하지만, 도핑 시간이 2분을 초과하게 되면, n형 그래핀의 두께 및 표면 굴곡이 급격이 증가하게 된다. 이를 통해, 본 실험에서 사용된 BV를 포함하는 도핑 용액의 농도에서는 2분을 경계로 n형 그래핀의 표면이 급격이 변화함을 확인할 수 있다.
도 9를 참조하여, 도핑 시간이 증가함에 따라, p형 그래핀의 면저항(Rs)은 점점 감소한다. 즉, 도핑 시간을 증가시켜 p형 그래핀에 포함되는 금 입자를 증가시킴에 따라, p형 그래핀의 면저항은 약 260 Ω/sq에서 약 130 Ω/sq로 감소를 한다.
도 10을 참조하여, 도핑 시간이 증가함에 따라, n형 그래핀의 면저항은 점점 증가한다. 이와 같은 결과는 도 9의 결과와 정반대의 결과이다. 즉, 도핑 시간을 증가시켜, 그래핀에 흡착되는 BV를 증가시켜줬음에도 불구하고, n형 그래핀의 면저항은 도핑 시간이 4분일 때 약 2300 Ω/sq까지 증가한다. 이를 통해, p형 그래핀의 금 입자와 달리, n형 그래핀의 BV는 많이 도핑될수록 반도체 또는 부도체 특성을 나타냄을 확인할 수 있다. 다시 말하면, 도핑 시간이 증가하면, n형 그래핀은 표면에 고저항층 또는 절연층과 같은 성질을 갖는 물질층을 포함할 수 있다.
또한, 도핑 시간이 2분을 초과함에 따라, n형 그래핀의 면저항이 급격히 증가함을 확인할 수 있다. 이 같은 결과는 도 8의 n형 그래핀의 두께 및 표면 굴곡의 변화와 유사한 경향임을 알 수 있다.
도 11을 참조하여, 도핑 시간이 증가하면, p형 그래핀의 디락점(Dirac point)은 양의 전압 방향으로 이동을 한다. 반면, 도핑 시간이 증가하면, n형그래핀의 디락점(Dirac point)은 음의 전압 방향으로 이동을 한다. 디락점의 이동을 통해, 프리스틴 그래핀에 p형 또는 n형의 도핑이 이뤄졌음을 확인할 수 있다. 프리스틴 그래핀의 디락점은 0 volt가 아니라, 양의 값을 가지고 있다. 이와 같이 프리스틴 그래핀의 디락점이 0 volt가 아닌 것은 그래핀 표면에 산소 분자가 흡착된 결과 프리스틴 그래핀이 p형의 성질을 나타내기 때문이다.
이하에서, 본 발명의 반도체 소자의 전기적 특성에 관한 실험 결과를 설명한다. 본 발명의 반도체 소자에 대한 실험예는 테이블 1에 정리하였다.
표 1
J0 J1 J2 J3 J4 J5
p형 그래핀 프리스틴 5min 5min 5min 5min 5min
n형 그래핀 프리스틴 0.5min 1min 2min 3min 4min
p형 그래핀과 n형 그래핀을 이용하여 p-n 수직 접합 다이오드를 제조한다. 위에서 설명한 것과 같이, p형 그래핀은 n형 그래핀 상에 배치되게 된다. p형 그래핀의 경우 도핑 시간이 변화함에 따라, 도핑 효과가 작은 것으로 보이므로, 염화 금을 5분 동안 도핑하는 것으로 고정하였다. n형 그래핀의 경우 도핑 시간이 변화함에 따라, 도핑 효과가 크게 나타나므로, 도핑 시간을 0.5 분 에서 4분까지 변화시키면서 벤조 비올로젠을 도핑한다.
도 1, 도 12 및 도 13를 참조하여, n형 그래핀인 제1 그래핀(200)과 p형 그래핀인 제2 그래핀(300)에 순방향(forward) 전압을 가해줄 때, 반도체 소자(1)에 흐르는 전류를 제1 전류라고 한다. n형 그래핀인 제1 그래핀(200)과 p형 그래핀인 제2 그래핀(300)에 역방향(reverse) 전압을 가해줄 때, 반도체 장치(1)에 흐르는 전류를 제2 전류라고 한다. 즉, 순방향 전압이라고 함은 p형 그래핀인 제2 그래핀(300)의 전위가 n형 그래핀인 제1 그래핀(200)의 전위보다 높은 것을 의미하고, 역방향 전압이라고 함은 순방향 전압의 반대 경우이다.
실험예 J0 내지 J3의 경우, 반도체 소자(1)는 정류 특성을 보이지 않는다. 이는 도 13 및 도 14의 전류-전압 곡선이 선형적으로 움직이는 것을 통하여 확인할 수 있다. 다시 말하면, n형 그래핀의 전자 농도가 적은 실험예 J0 내지 J3에서, 수직으로 접합된 p형 그래핀과 n형 그래핀이 오믹 특성을 보인다. n형 그래핀의 전자 농도가 작은 경우, 클레인 터널링(Klein-tunneling) 효과에 의해, 수직으로 접합된 p형 그래핀과 n형 그래핀 사이에서 정류 특성이 나타나지 않는다.
도 1, 도 12 및 도 13를 참조하여, 실험예 J4 및 J5의 경우, 실험예 J0 내지 J3의 경우에 비하여, 전체적인 전류가 크게 감소하였다. 또한, 실험예 J4 및 J5의 경우, 전류-전압 특성 그래프는 비선형적으로 움직이는 것을 확인할 수 있다. 다시 말하면, n형 그래핀의 전자 농도가 큰 실험예 J4 및 J5는 정류 특성을 보여준다. n형 그래핀의 전자 농도가 큰 실험예 J4 및 J5에서, 수직으로 접합된 p형 그래핀과 n형 그래핀은 다이오드가 되었음을 알 수 있다. 즉, 실험예 J4 및 J5는 그래핀을 이용한 p-n 수직 접합 다이오드가 되었다.
실험예 J4 및 J5는 벤조 비올로젠(BV)를 3분과 4분 도핑한 실험예이다. 도 8 및 도 10을 참조하면, 실험예 J4 및 J5에서 n형 그래핀의 표면 굴곡 및 두께가 급격히 증가하고, n형 그래핀의 면저항은 많이 증가하였다. 즉, 그래핀에 벤조 비올로젠이 많이 도핑되어, n형 그래핀의 면저항이 증가하였을 때, 수직으로 접합된 p형 그래핀과 n형 그래핀은 정류 특성을 갖는 다이오드가 된다.
도 1, 도 12 및 도 13를 참조하여, 실험예 J4 및 J5는 순방향의 전압을 인가했을 때 반도체 장치(1)에 흐르는 전류인 제1 전류가 역방향의 전압을 인가했을 때 반도체 장치(1)에 흐르는 전류인 제2 전류보다 작다. 이 같은 다이오드 특성은 일반적인 다이오드 특성과 반대되는 비정상적인 현상이다. 즉, 일반적인 다이오드의경우, 다이오드에 순방향 전압을 인가하였을 때 흐르는 전류가 다이오드에 역방향 전압을 인가하였을 때 흐르는 전류보다 크게 된다. 하지만, p형 그래핀과 n형 그래핀을 이용하여 제조한 p-n 수직 접합 다이오드의 경우, 다이오드에 순방향 전압을 인가하였을 때 흐르는 전류가 다이오드에 역방향 전압을 인가하였을 때 흐르는 전류보다 작게 된다.
도 1, 도 12 및 도 13를 참조하여, p-n 수직 접합 다이오드를 포함하는 반도체 장치(1)는 순방향 전압에 의한 전류보다 역방향 전압에 의한 전류가 더 크다. 반도체 장치(1)에 포함되는 p-n 수직 접합 다이오드는 p형의 전도층과 n형의 전도층이 직접 접촉된다. 본 발명의 실시예를 설명에서, p형의 전도층과 n형의 전도층은 예를 들어, 각각 그래핀을 포함하는 전도층이다. 하지만, p형의 전도층과 n형의 전도층이 그래핀을 포함하는 것으로 제한되는 것은 아니다.
도 14를 참조하여, 실험예 J5의 p형 그래핀과 n형 그래핀은 각각 전극과 오믹 접합을 하고 있다. 이를 통해, 전극 또는 전극과 연결되는 도선에서의 전압 강하가 없기 때문에 도 13 및 도 14에서 도시하는 실험 결과는 신뢰할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (14)

  1. 제1 도전형을 갖는 제1 그래핀 및
    상기 제1 그래핀 상에, 상기 제1 그래핀과 접촉하고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 그래핀을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 그래핀은 고저항층을 포함하고,
    상기 고저항층은 상기 제1 그래핀과 상기 제2 그래핀의 경계면에 형성되는 반도체 소자.
  4. 제2 항에 있어서,
    상기 반도체 소자에 순방향 전압을 인가할 때, 흐르는 전류는 제1 전류이고, 상기 반도체 소자에 역방향 전압을 인가할 때, 흐르는 전류는 제2 전류이고, 상기 제1 전류는 상기 제2 전류보다 작은 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 그래핀과 상기 제2 그래핀은 단층인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 그래핀 하부에 배치되는 기판과, 상기 제1 그래핀 및 상기 제2 그래핀 상에 각각 형성되는 제1 전극 및 제2 전극을 더 포함하는 반도체 소자.
  7. p-n 다이오드를 포함하는 반도체 소자에 있어서,
    상기 p-n 다이오드에 순방향 전압을 인가할 때, 흐르는 전류는 제1 전류이고,
    상기 p-n 다이오드에 역방향 전압을 인가할 때, 흐르는 전류는 제2 전류이고,
    상기 제2 전류는 상기 제1 전류보다 큰 반도체 소자.
  8. 제7 항에 있어서,
    상기 p-n 다이오드는 p형을 갖는 제1 그래핀과 n형을 갖는 제2 그래핀이 접합되어 형성되는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 그래핀과 상기 제2 그래핀은 수직으로 접합되는 반도체 소자.
  10. 기판 상에 제1 도전형의 제1 그래핀을 형성하고,
    상기 제1 그래핀 상에 상기 제1 도전형과 다른 제2 도전형의 제2 그래핀을 형성하고, 상기 제2 그래핀은 상기 제1 그래핀과 접촉하고 상기 제1 그래핀의 일부를 노출시키고,
    상기 노출된 제1 그래핀과 상기 제2 그래핀 상에 각각 제1 전극 및 제2 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 반도체 소자 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 도전형의 제1 그래핀을 형성하는 것은 상기 기판 상에 제1 프리스틴(pristine) 그래핀을 형성하고,
    상기 제1 프리스틴 그래핀 상에 제1 도핑 용액을 떨어뜨려, 상기 제1 도핑 용액 중 일부를 상기 제1 프리스틴 그래핀에 흡착시키고,
    상기 흡착된 제1 도핑 용액을 상기 제1 프리스틴 그래핀 상에 균일하게 도포하고,
    상기 제1 도핑 용액이 도포된 상기 제1 프리스틴 그래핀을 열처리하는 것을 포함하는 반도체 소자 제조 방법.
  13. 제12 항에 있어서,
    상기 흡착된 제1 도핑 용액을 상기 제1 프리스틴 그래핀 상에 균일하게 도포하는 것은 스핀 코터 방식을 이용하고,
    상기 열처리는 급속 열처리 방식(RTA)를 이용하는 반도체 소자 제조 방법.
  14. 제13 항에 있어서,
    상기 열처리는 섭씨 100도 내지 300도 사이에서, 10분 내지 30분 동안 진행하는 반도체 소자 제조 방법.
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