WO2014019261A1 - 一种半导体结构及其制造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor structure including fins and a method of fabricating the same, and in particular to a semiconductor fin for a FinFET and a method of fabricating the same. Background technique
  • the typical process is to use a crystal plane ⁇ 100 ⁇ .
  • the substrate of the crystal orientation [110] serves as a base material.
  • the method is to form a first type of semiconductor fin along the substrate [110], and form a second type of semiconductor fin along the substrate [100], respectively forming the first semiconductor fin and the second type.
  • the semiconductor fins form a PMOS and NMOS device for the structural basis.
  • Figure 2a shows a schematic diagram of a classical bulk silicon FinFET structure
  • Figure 2b shows the formation of a desired fin side crystal orientation structure using a rotating FinFET in a conventional method.
  • the present invention provides a semiconductor structure including a semiconductor substrate and at least two semiconductor fins over the semiconductor substrate, wherein:
  • the directions of the at least two semiconductor fins are parallel to each other;
  • the crystal faces of the sides of the at least two semiconductor fins that are parallel to each other are different from each other.
  • the present invention also provides a method of fabricating a semiconductor structure, comprising the steps of:
  • At least two semiconductor fins that are parallel to each other are formed on the epitaxial layer and the first semiconductor substrate, respectively.
  • two parallel semiconductor fins having different side crystal faces can be formed on the surface of the substrate; the side faces of the two kinds of semiconductor fins are ⁇ 100 ⁇ and ⁇ 110 ⁇ , which are used to form NMOS and PMOS devices, respectively, is beneficial to improve the overall performance of the CMOS circuit; since the two semiconductor fin structures are parallel, it is advantageous to reduce the lithography difficulty and avoid waste of the wafer area.
  • FIG. 1 is a graph showing carrier velocity as a function of doping concentration used on Si substrates of different crystal orientations
  • FIGS. 2a and 2b are schematic diagrams showing the structure of a bulk silicon FinFet structure and a FinFet crystal orientation on a wafer in the prior art
  • FIG. 3 is a flow chart of a method of fabricating a semiconductor structure described by the method of the present invention.
  • the semiconductor structure of the present invention is suitable for application to CMOS device circuits.
  • the main forming process is as follows: firstly, semiconductor substrates having different crystal orientations in the same direction are bonded to form a combined semiconductor structure; secondly, partial regions of the structure are amorphized by ion implantation, and then solid phase epitaxy is performed. Forming a semiconductor structure surface having at least two crystal orientations; then, forming semiconductor fin structures parallel to each other in the surface of the semiconductor structure having different crystal orientations, the semiconductor fin structure sides having different crystal faces, and thus Differently form different types of devices to improve circuit performance [0028]
  • the main advantages of the present invention are:
  • a structure and method of fabrication are provided in which semiconductor fin structures having different side facets are formed on the same substrate surface to improve CMOS circuit performance, and the semiconductor fin structures are parallel to each other.
  • Parallel semiconductor fin structure is beneficial to reduce the difficulty of subsequent lithography process, reduce geometric complexity, and improve wafer area utilization.
  • parallel fin structure is more conducive to typesetting, wiring, and avoid introducing other Failure mechanism.
  • the sides of the parallel fin structures have different crystal faces and can therefore be used to form different types of devices.
  • the side of the fin structure is parallel to the channel direction of the device, and when the crystal plane of the side of the fin structure is ⁇ 110 ⁇ , it is suitable for forming a PMOS device; when the crystal plane of the side of the fin structure is ⁇ 100 ⁇ , Forming an NMOS device.
  • the side crystal faces of different semiconductor fin structures select the appropriate device type to improve the overall performance of the system.
  • FIG. 3 shows a flow chart of an embodiment of the present invention, as follows:
  • a first semiconductor substrate and a second semiconductor substrate are provided, each having a ⁇ 100 ⁇ crystal plane, on the first semiconductor substrate and the second semiconductor substrate Determining a [110] crystal orientation, the [110] crystal orientation being parallel to the surfaces of the first and second semiconductor substrates; thereafter, in step S103, the second semiconductor substrate is opposed to the first semiconductor substrate Rotate 45. Their respective [110] crystal orientations are formed 45.
  • step S104 An angle, then bonding the first semiconductor substrate and the second semiconductor substrate to each other; then, in step S104, selectively amorphizing the local first semiconductor substrate and the lower portion of the second semiconductor substrate. Then, in step S105, the amorphous region in the first semiconductor substrate and the second semiconductor substrate is subjected to selective solid phase epitaxy, and the epitaxial layer has the same crystal orientation as the second semiconductor substrate; finally, in step S106 Forming at least two semiconductor fins parallel to each other on the epitaxial layer and the first semiconductor substrate, wherein a crystal plane of a side surface of the first semiconductor fin formed on the epitaxial layer may be ⁇ 110 ⁇ Or ⁇ 100 ⁇ , since each crystal orientation on the epitaxial layer forms 45 with respect to a corresponding crystal orientation of the first semiconductor substrate.
  • An angle such that when a second semiconductor fin parallel to the first semiconductor fin is formed on the first semiconductor substrate, a crystal plane of a side surface of the second semiconductor fin corresponds to ⁇ 100 ⁇ or ⁇ 110 ⁇ .
  • the semiconductor fin is fabricated as an NMOS device, and when the side surface of the semiconductor fin is ⁇ 110 ⁇ , the semiconductor fin is fabricated as a PMOS device, which can be improved.
  • Carrier mobility mention High device performance.
  • a first semiconductor substrate 200 is provided.
  • the material is preferably silicon or an elemental semiconductor such as ruthenium.
  • the first semiconductor substrate is generally circular, and a notch or alignment edge 201 is formed for distinguishing or aligning the crystal orientation.
  • the substrate diameter is usually 50 mm, 100 mm, 200 mm, 300 mm, 450 mm, etc. .
  • the first semiconductor substrate can be of standard thickness ranging from 400 microns to 1000 microns.
  • the first semiconductor substrate is preferably a ⁇ 100 ⁇ crystal plane, and the alignment side 201 is preferably a [110] crystal orientation.
  • H may be implanted on one side surface of the first semiconductor substrate 300 according to the SMARTCUT process instruction; the implantation dose is 10 16 ⁇ 2 ⁇ 10 7
  • the implantation depth is between 1 and 2 ⁇ m, and it is noted that the implantation depth is preferably greater than the height required to form the semiconductor fin structure.
  • peeling is performed by a subsequent process to form a first semiconductor substrate having a thickness of 1 to 2 ⁇ m.
  • a second semiconductor substrate 300 is provided.
  • the material thereof is preferably the same material as the first semiconductor substrate, but the doping characteristics are not limited.
  • the second semiconductor substrate is generally circular, and a notch or alignment edge 301 is formed for distinguishing or aligning the crystal orientation.
  • the substrate diameter is usually 50 mm, 100 mm, 200 mm, 300 mm, 450 mm, etc. .
  • the second semiconductor substrate can be of standard thickness ranging from 400 microns to 1000 microns.
  • the second semiconductor substrate is preferably a ⁇ 100 ⁇ crystal plane, and the alignment side 301 is preferably a [110] crystal orientation. Wherein the size and crystal plane of the first semiconductor substrate are the same as the size and crystal plane of the second semiconductor substrate.
  • the second semiconductor substrate alignment edge 301 is rotated 45 relative to the first semiconductor substrate alignment edge 201. angle.
  • One side surface of the first semiconductor substrate implanted with the first semiconductor substrate is directly bonded to one side surface of the second semiconductor substrate.
  • the bonding process employs the steps of: polishing, cleaning, and activating ( ⁇ solution or plasma) the surface of the semiconductor substrate; bonding the surfaces of the semiconductor substrate together at room temperature.
  • the bonding structure is annealed at an annealing temperature of 400 ° C to 600 ° C, preferably 500 ° C, and an annealing time of 30 min to 120 min.
  • the purpose of this annealing is to peel off the H layer implanted into the substrate from the substrate structure.
  • the bonding structure is subjected to a second annealing, surface polishing, and thinning.
  • the annealing temperature is 1000 ° C
  • the annealing time is 30 min to 8 hr. The purpose of this annealing is to enhance the bonding strength between the first semiconductor substrate and the second semiconductor substrate.
  • the thickness of the peeled portion of the first semiconductor substrate bonded to the second semiconductor substrate is preferably slightly larger than the height of the semiconductor fin, and finally forms a desired predetermined depth.
  • a patterned mask layer 210 is formed on the surface of the first semiconductor substrate, and ion implantation is performed to form the first semiconductor substrate and the second semiconductor substrate to be amorphized. Partial area 220.
  • the mask layer is preferably a photoresist mask, specifically a photolithography process including exposure and development, e-beam lithography or other suitable method for forming a photoresist mask. .
  • the purpose of the ion implantation is to amorphize the implanted semiconductor region, and the implanted particles are preferably Ge, the implantation dose range is l '10 13 /cm 2 ⁇ l ' 10 15 /cm 2 , the implantation energy is 400 keV, and the ion implantation depth is required. Greater than the thickness of the first semiconductor substrate to amorphize a portion of the second semiconductor substrate region.
  • the mask layer is removed, and the amorphized region is selectively solid phase epitaxially grown.
  • the amorphized region is ordered and recrystallized to form a crystal plane and a crystal orientation structure ( ⁇ 100 ⁇ crystal plane, [110] crystal) having the same type as the second semiconductor substrate.
  • the epitaxial layer 200 To the epitaxial layer 200.
  • the first semiconductor fin 200 and the second semiconductor fin 300 are formed.
  • an etch mask is formed on the surface of the structure; thereafter, wet etching or dry etching is used to align the edge 0 along the structure. Or 90.
  • the first semiconductor fin and the second semiconductor fin structure which are parallel to each other are formed.
  • the side surface of the first semiconductor fin structure is determined by the alignment direction of the first semiconductor substrate, which is ⁇ 110 ⁇ ; the side surface of the second semiconductor fin structure is rotated by the alignment edge of the second semiconductor substrate 45.
  • the angle of the crystal is determined to be ⁇ 100 ⁇ . So far, the semiconductor structure has been formed.
  • the first semiconductor fin and the second semiconductor fin indicate formation of a gate dielectric layer, and a gate is formed on the gate dielectric layer.
  • PMOS and NMOS devices are respectively formed on the basis of the first semiconductor fin and the second semiconductor fin.
  • the gate dielectric layer has a thickness of 1 nm to 15 nm, and the material may be a high K or a low K material.
  • the gate thickness is 20-90 nm, and the material may be selected from Poly-Si, Ti, Co, Ni, Al, W, alloy, metal silicide.
  • the present invention provides a semiconductor structure including a semiconductor substrate and at least two semiconductor fins over the semiconductor substrate, wherein: the directions of the at least two semiconductor fins are parallel to each other;
  • the material of the semiconductor substrate is preferably silicon or germanium and has a predetermined doping type and concentration.
  • the crystal plane of the semiconductor substrate is preferably a ⁇ 100 ⁇ crystal plane, and the crystal planes of the side surfaces of the two semiconductor fins which are parallel to each other are ⁇ 100 ⁇ and ⁇ 110 ⁇ crystal planes, respectively.
  • the semiconductor substrate includes a first semiconductor substrate, a second semiconductor substrate therebelow, and an epitaxial layer of the second semiconductor substrate.
  • the at least two semiconductor fins are formed by epitaxial layers of the first semiconductor substrate and the second semiconductor substrate, respectively.
  • the first and second semiconductor substrates are bonded to each other and their respective [110] crystal orientations are formed 45. The angle of intersection.
  • the semiconductor fins having the side faces of ⁇ 100 ⁇ and ⁇ 110 ⁇ crystal faces are used to form NMOS and PMOS devices, respectively.
  • First, first, second, and third semiconductor substrates are provided.
  • the material is preferably silicon or an elemental semiconductor such as ruthenium.
  • the first, second and third semiconductor substrates are generally circular, and the diameter or diameter of the substrate is usually 50 mm, 100 mm, 200 mm, 300 for the purpose of distinguishing or aligning the crystal orientation. Mm, 450 mm, etc.
  • the first, second and third semiconductor substrates may be of standard thickness ranging from 400 microns to 1000 microns.
  • the first, second and third semiconductor substrates preferably have a ⁇ 100 ⁇ crystal plane, and the alignment side preferably has a [110] crystal orientation.
  • H is implanted on one side surface of the first semiconductor substrate; the implantation dose is between 10 16 ⁇ 2 ⁇ 10 7 , and the implantation depth is 1 ⁇ 2 ⁇ , it is noted that The implantation depth is preferably greater than the height required to form the semiconductor fin structure.
  • the second semiconductor substrate alignment edge is then rotated 45 relative to the first semiconductor substrate alignment edge. angle.
  • One side surface of the first semiconductor substrate implanted into the crucible is directly bonded to one side surface of the second semiconductor substrate.
  • the bonding process employs the following steps: The bottom surface is polished, cleaned, and activated (OH-solution or plasma); the surface of the semiconductor substrate is bonded together at room temperature.
  • the bonding structure is annealed at an annealing temperature of 400 ° C to 600 ° C, preferably 500 ° C, and an annealing time of 30 min to 120 min.
  • the purpose of this annealing is to peel off the H layer implanted into the substrate and the substrate structure.
  • the bonding structure is subjected to a second annealing, surface polishing, and thinning.
  • the annealing temperature is 1000 ° C and the annealing time is 30 min to 8 hr.
  • the purpose of this annealing is to enhance the bonding strength between the first semiconductor substrate and the second semiconductor substrate.
  • Through the surface polishing a desired combined structure of the first semiconductor substrate and the second semiconductor substrate is formed.
  • the preceding process that is, the implantation, bonding, annealing, and lift-off processes are repeated on the third semiconductor substrate, thereby adding a third semiconductor liner to the combined structure of the first semiconductor substrate and the second semiconductor substrate.
  • Bottom structure It is noted that the third semiconductor is rotated 30 relative to the first semiconductor substrate prior to the bonding process. Angle; at the same time, the thickness of the third semiconductor substrate on the structure is slightly larger than the height of the semiconductor fin.
  • the mask layer is preferably a photo-resist mask, specifically a photolithography process including exposure and development, e-beam lithography or other suitable method for forming a photoresist mask. .
  • the purpose of the ion implantation is to amorphize the implanted semiconductor region, and the implanted particles are preferably Ge, the implantation dose range is l '10 13 /cm 2 ⁇ l ' 10 15 /cm 2 , the implantation energy is 400 keV, and the ion implantation depth is required. Greater than the thickness of the first semiconductor substrate to amorphize a portion of the second semiconductor substrate region.
  • the mask layer is removed, and the amorphized region is selectively solid phase epitaxially grown.
  • the amorphized region is ordered and recrystallized by the solid phase epitaxy process to form an epitaxial layer structure.
  • the epitaxial layer structure portion region has the same type of crystal plane and crystal orientation structure (( ⁇ 100 ⁇ crystal plane, [110] crystal orientation)) as the first semiconductor substrate, and the epitaxial layer structure portion region has and the second The same type of crystal plane and crystal orientation structure ( ⁇ 100 ⁇ crystal plane, [100] crystal orientation) of the semiconductor substrate.
  • first, second, and third semiconductor fin structures are formed.
  • An etch mask is formed; afterwards, wet etching or dry etching is used to align the sides 0° or 90 along the structure.
  • the first, second, and third semiconductor fin structures that are parallel to each other are formed.
  • the side surface of the first semiconductor fin structure is determined by the alignment direction of the first semiconductor substrate, which is ⁇ 110 ⁇ ; the side surface of the second semiconductor fin structure is rotated by the alignment edge of the second semiconductor substrate 45.
  • the angular orientation is determined to be ⁇ 100 ⁇ ; the side surface of the third semiconductor fin structure is rotated 30 by the alignment edge of the third semiconductor substrate.
  • the angular orientation is determined to be ⁇ 210 ⁇ . So far, the semiconductor structure has been formed.
  • the semiconductor structure of the present invention and a method of fabricating the same, by changing the crystal orientation of a portion of the substrate, two parallel semiconductor fins having different side crystal faces can be formed on the surface of the substrate;
  • the side faces of the fins are ⁇ 100 ⁇ and ⁇ 110 ⁇ , respectively, which are used to form NMOS and PMOS devices, which are beneficial to improve the overall performance of the CMOS circuit.
  • the two semiconductor fin structures are parallel, it is advantageous to reduce the difficulty of lithography. And avoiding waste of wafer area, reducing geometric complexity and increasing wafer area utilization.
  • the parallel fin structure is more conducive to typesetting, wiring, and avoid introducing other failure mechanisms.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本发明提供一种半导体结构，包括半导体衬底和位于半导体衬底上方的至少两个半导体鳍片，其中：所述至少两个半导体鳍片的方向相互平行；以及所述至少两个半导体鳍片相互平行的侧面的晶面互不相同。本发明还提供一种用于制造上述半导体结构的方法。本发明提供的技术方案具有如下优点：通过改变部分衬底的晶向，可以在衬底表面上形成平行的，具有不同侧面晶面的两种半导体鳍片；所述两种半导体鳍片侧面晶面分别为｛100｝和｛110｝，分别被用于形成NMOS和PMOS器件，有利于提高CMOS电路整体性能；由于两种半导体鳍片结构是平行的，利于减小光刻难度，以及避免晶圆面积浪费。

Description

一种半导体结构及其制造方法
[0001】本申请要求了 2012月 8月 3日提交的、 申请号为 201210276441.5、 发明 名称为"一种半导体结构及其制造方法"的中国专利申请的优先权， 其全部内 容通过引用结合在本申请中。 技术领域
[0002]本发明涉及包含鳍片的半导体结构及其制造方法， 具体地涉及用于 FinFET的半导体鳍片及其制造方法。 背景技术
[0003]体硅 FinFET (鳍式场效应晶体管） 的常规制造工艺是从衬底形成延 伸的薄鳍， 之后形成栅极介质层和栅极， 最终形成晶体管。 研究发现， 当晶 体管沟道方向沿 {110} 晶面的 [110]晶向时， PMOS的空穴迁移率最高， 而当 晶体管沟道方向沿 {100} 晶面的 [110]晶向时， NMOS的电子迁移率最高（如 图 1所示）。 因此， 为了提高 CMOS电路性能， 有人提出将 PMOS和 NMOS 的鳍片半导体结构分别制作在侧面晶面为 {110}和 {100}的半导体鳍片上， 其 典型的工艺是采用晶面 { 100} , 晶向 [110]的衬底作为基底材料。 方法是沿衬 底 [110]晶向刻蚀形成第一种半导体鳍片，沿衬底 [100]晶向刻蚀形成第二种半 导体鳍片， 分别以第一种半导体鳍片和第二种半导体鳍片为结构基础形成 PMOS和 NMOS器件。 图 2a示出了经典体硅 FinFET结构示意图， 图 2b表 明在一般方法中，采用旋转 FinFET的方法形成所需要的鳍片侧面晶向结构。
[0004]这种方式的缺点非常明显： PMOS和 NMOS器件的鳍片结构不平行。 这样的设计不仅会增加光刻难度， 也导致浪费更多的晶圆面积， 最终增加成 本。
[0005] 因此， 需要对此方法进行改进。 发明内容
[0006]本发明的目的是提供一种改进的半导体鳍片结构及其制造方法，有利 于减小光刻难度， 以及避免晶圆面积浪费。
[0007]本发明提供了一种半导体结构， 包括半导体衬底和位于半导体衬底上 方的至少两个半导体鳍片， 其中：
[0008]所述至少两个半导体鳍片的方向相互平行； 以及
[0009]所述至少两个半导体鳍片相互平行的侧面的晶面互不相同。
[0010]本发明还提供了一种半导体结构的制造方法， 其中包括如下步骤：
[0011]提供第一半导体衬底，其具有第一晶面以及在所述第一晶面上预定第 一晶向；
[0012]提供第二半导体衬底，其具有第二晶面以及在所述第二晶面上预定第 二晶向；
[0013]将所述第二半导体衬底相对于所述第一半导体衬底旋转，使得所述第 一晶向与所述第二晶向形成预定角度；
[0014]将所述第一半导体衬底与所述第二半导体衬底进行键合；
[0015]选择性地对局部的所述第一半导体衬底和其下方部分第二半导体衬 底进行非晶化处理；
[0016]对所述第一半导体衬底和所述第二半导体衬底中非晶化区域进行选 择性固相外延， 形成外延层， 所述外延层具有与所述第二半导体衬底相同的 晶向；
[0017]分别在所述外延层和所述第一半导体衬底上形成相互平行的至少两 个半导体鳍片。
[0018]与现有技术相比， 采用本发明提供的技术方案具有如下优点：
[0019]通过改变部分衬底的晶向， 可以在衬底表面上形成平行的， 具有不同 侧面晶面的两种半导体鳍片； 所述两种半导体鳍片侧面晶面分别为 { 100}和 {110},分别被用于形成 NMOS和 PMOS器件， 有利于提高 CMOS电路整体性 能； 由于两种半导体鳍片结构是平行的， 利于减小光刻难度， 以及避免晶圆 面积浪费。 附图说明
[0020]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显， 附图中相同或相似的附图标 记代表相同或相似的部件。
[0021] 图 1所示为在不同晶向的 Si衬底上， 载流子速度作为所采用的掺杂浓 度的函数的曲线图；
[0022] 图 2a和 2b所示为现有制造技术的体硅 FinFet结构示意图和晶圆上的 FinFet晶向选择示意图；
[0023] 图 3为本发明方法所描述的半导体结构制造方法流程图； 以及
[0024] 图 4 ~图 10为根据本发明的方法制造半导体结构的每个阶段的示意 图。 具体实施方式
[0025]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出。 下 面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而不能解释 为对本发明的限制。
[0026]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同 结构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在 不同例子中重复参考数字和 /或字母。这种重复是为了筒化和清楚的目的，其 本身不指示所讨论各种实施例和 /或设置之间的关系。此外，本发明提供了各 种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可 应用性和 /或其他材料的使用。应当注意，在附图中所图示的部件不一定按比 例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地 限制本发明。
[0027]本发明的半导体结构适合应用于 CMOS器件电路。 其主要形成过程 为： 首先将沿同一方向具有不同晶向的半导体衬底键合， 形成一种组合半导 体结构； 其次利用离子注入将所述结构的部分区域非晶化， 之后通过固相外 延， 形成具有至少两种晶向的半导体结构表面； 然后， 在所述具有不同晶向 的半导体结构表面形成相互平行的半导体鳍片结构， 所述半导体鳍片结构侧 面具有不同的晶面， 因此可针对性地形成不同类型器件， 以利于提高电路性 [0028]本发明的主要优势在于：
[0029]提供了一种结构和制造方法，在同一衬底表面形成具有不同侧面晶面 的半导体鳍片结构， 可用以提高 CMOS电路性能， 且所述半导体鳍片结构互 相平行。 平行的半导体鳍片结构有利于减小后续光刻工艺难度， 降低几何结 构复杂度， 提高晶圆面积利用率， 同时在电路设计中， 平行的鳍片结构更有 利于排版， 布线， 避免引入其他失效机制。
[0030]所述平行的鳍片结构的侧面具有不同的晶面， 因此可用于形成不同类 型器件。 鳍片结构的侧面平行于器件的沟道方向， 当鳍片结构的侧面的晶面 为 {110}时， 适于形成 PMOS器件； 当鳍片结构的侧面的晶面为 { 100}时， 适 于形成 NMOS器件。 根据不同半导体鳍片结构侧面晶面， 选择合适的器件类 型， 以提升系统的整体性能。
[0031] 图 3示出了本发明的一个实施例的流程图， 具体如下：
[0032]首先，在步骤 S 101和 S 102中，提供第一半导体衬底和第二半导体衬底， 其都具有 {100}晶面， 在所述第一半导体衬底和第二半导体衬底上分别确定 [110]晶向， 所述 [110]晶向平行于所述第一和第二半导体衬底的表面； 之后， 在步骤 S103 ,将第二半导体衬底相对于第一半导体衬底旋转 45。 使得它们各 自的 [110]晶向形成 45。 夹角，然后将第一半导体衬底和第二半导体衬底相互 键合； 然后， 在步骤 S104, 选择性地对局部第一半导体衬底和其下方部分第 二半导体衬底进行非晶化处理； 再后， 在步骤 S105对第一半导体衬底和第二 半导体衬底中非晶化区域进行选择性固相外延，外延层具有与第二半导体衬 底相同的晶向； 最后， 在步骤 S106, 分别在所述外延层和所述第一半导体衬 底上形成相互平行的至少两个半导体鳍片，其中在所述外延层上形成第一半 导体鳍片的侧面的晶面可以为 {110}或 {100} , 由于在外延层上的各个晶向相 对于所述第一半导体衬底的相应晶向形成 45。 夹角， 因此当在所述第一半导 体衬底上形成与所述第一半导体鳍片相平行的第二半导体鳍片时， 所述第二 半导体鳍片的侧面的晶面对应为 { 100}或 { 110}。 当半导体鳍片的侧面晶面为 {100}时， 将该半导体鳍片制作为 NMOS器件， 当半导体鳍片的侧面晶面为 {110}时， 将该半导体鳍片制作为 PMOS器件， 可以提高载流子的迁移率， 提 高器件的性能。通过在同一表面上形成相互平行并且具有不同的晶面的半导 体鳍片可以降低制造工艺的难度， 并且提高衬底的利用率。
[0033]下面， 结合图 4-图 10对本发明的一个实施例的制造过程进行描述；
[0034]首先， 如图 4所示， 提供第一半导体衬底 200。 其材料优选的为硅， 也 可以为锗等单质半导体。 所述第一半导体衬底一般是圆形， 为了区分或对准 晶向而制作的缺口或对准边 201 , 衬底直径常用的有 50毫米、 100毫米、 200 毫米、 300毫米、 450毫米等。 所述第一半导体衬底可以是标准厚度， 从 400 微米到 1000微米不等。 所述第一半导体衬底优选为 { 100}晶面、 对准边 201优 选 [110]晶向。
[0035】随后， 为了获得较薄的第一半导体衬底， 可以通过根据 SMARTCUT 工艺指导，在所述第一半导体衬底 300的一侧表面注入 H;注入剂量在 1016 ~ 2· 107之间， 注入深度在 1 ~ 2μιη, 需要注意的是， 所述注入深度优选大于最 后形成半导体鳍片结构所需要的高度。 然后通过后续工艺进行剥离形成 1~2μηι厚的第一半导体衬底。
[0036】接着， 如图 5所示， 提供第二半导体衬底 300。 其材料优选与所述第一 半导体衬底相同材料， 但掺杂特性不做限制。 所述第二半导体衬底一般是圆 形， 为了区分或对准晶向而制作的缺口或对准边 301 , 衬底直径常用的有 50 毫米、 100毫米、 200毫米、 300毫米、 450毫米等。 所述第二半导体衬底可以 是标准厚度， 从 400微米到 1000微米不等。 所述第二半导体衬底优选为 { 100} 晶面、 对准边 301优选 [110]晶向。 其中所述第一半导体衬底的尺寸和晶面与 所述第二半导体衬底的尺寸和晶面相同。
[0037]然后， 如图 6所示， 将所述第二半导体衬底对准边 301相对所述第一半 导体衬底对准边 201旋转 45。 角。将所述第一半导体衬底注入 Η的一侧表面与 所述第二半导体衬底的一侧表面进行直接键合。 所述键合工艺采用如下步 骤： 对所述半导体衬底表面进行抛光， 清洗， 以及活化（ΟΗ 溶液或等离子 体）处理； 在室温条件下， 将所述半导体衬底表面贴合在一起。
[0038]随后， 如图 7所示， 将键合结构进行退火， 退火温度为 400 °C~600°C , 优选为 500 °C , 退火时间 30min~120min。 此次退火目的在于使得注入衬底的 H层与衬底结构剥离。 [0039】之后， 对键合结构进行第二次退火， 表面抛光， 减薄。 退火温度为 1000°C , 退火时间为 30min~8hr。 此次退火目的在于增强第一半导体衬底和 第二半导体衬底间的键合强度。 经过所述表面抛光， 减薄后， 键合在所述第 二半导体衬底上的第一半导体衬底的剥离部分的厚度优选略大于所述半导 体鳍片的高度， 最终形成所需要的预定深度的第一半导体衬底和第二半导体 衬底的组合结构。
[0040】接着， 如图 8所示， 在所述第一半导体衬底的表面形成图案化掩膜层 210, 进行离子注入， 形成所述第一半导体衬底和第二半导体衬底非晶化部 分区域 220。 所述掩膜层优选采用光致抗刻蚀剂掩膜， 具体可以使用包含曝 光和显影的光刻工艺、 电子束刻印 （ e-beam lithography )或其他合适的方法 形成光致抗蚀剂掩模。 所述离子注入的目的在于非晶化所注入的半导体区 域， 注入粒子优选采用 Ge, 注入剂量范围 l ' 1013/cm2 ~ l ' 1015/cm2, 注入能量 为 400keV, 离子注入深度需大于所述第一半导体衬底厚度， 以将部分第二半 导体衬底区域非晶化。
[0041】再后， 如图 9所示， 去除所述掩膜层， 将所述非晶化区域选择性固相 外延。 通过所述固相外延工艺， 使所述非晶化区域有序化和再结晶， 形成具 有与第二半导体衬底相同类型的晶面和晶向结构 （{100}晶面、 [110]晶向） 的外延层 200。
[0042】然后， 如图 10a和 10b所示， 形成第一半导体鳍片 200和第二半导体鳍 片 300结构。 首先， 在结构表面形成腐蚀掩蔽层； 之后， 采用湿法腐蚀或干 法刻蚀， 沿结构对准边 0。 或 90。 方向， 形成相互平行的所述第一半导体鳍 片和第二半导体鳍片结构。所述第一半导体鳍片结构侧面晶面由第一半导体 衬底对准边晶向决定， 为 {110}； 所述第二半导体鳍片结构侧面晶面由第二 半导体衬底对准边旋转 45。 角晶向决定， 为 {100}。 至此， 已形成所述半导 体结构。
[0043]再后， 在第一半导体鳍片和第二半导体鳍片表明形成栅极介质层， 再 在所述栅极介质层上形成栅极。最终以第一半导体鳍片和第二半导体鳍片为 结构基础分别形成 PMOS和 NMOS器件。 所述栅极介质层厚度在 lnm-15nm, 材料可为高 K或低 K材料。 所述栅极厚度在 20-90nm, 材料可选自 Poly-Si 、 Ti 、 Co、 Ni、 Al、 W、 合金、 金属硅化物。
[0044]下面， 对根据本发明的半导体结构进行描述：
[0045]本发明提供一种半导体结构， 包括半导体衬底和位于半导体衬底上方 的至少两个半导体鳍片， 其中： 所述至少两个半导体鳍片的方向相互平行；
[0046]所述半导体衬底的材料优选为硅或锗， 并具有预定掺杂类型和浓度。 所述半导体衬底的晶面优选为 {100}晶面， 所述两个半导体鳍片相互平行的 侧面的晶面分别为 { 100}和 { 110}晶面。
[0047]所述半导体衬底包括第一半导体衬底、其下方的第二半导体衬底以及 所述第二半导体衬底的外延层。所述至少两个半导体鳍片分别由所述第一半 导体衬底和所述第二半导体衬底的外延层形成。所述第一和第二半导体衬底 之间相互键合在一起， 并且其各自的 [110] 晶向形成 45。 交角。 所述侧面的 晶面为 { 100}和 { 110}晶面的半导体鳍片分别用于形成 NMOS和 PMOS器件。
[0048]根据本发明的另一方面，考虑形成结构表面具有三种不同晶面的半导 体结构的实施例。
[0049]首先， 提供第一、 第二以及第三半导体衬底。 其材料优选为硅， 也可 以为锗等单质半导体。 所述第一、 第二以及第三半导体衬底一般是圆形， 为 了区分或对准晶向而制作的缺口或对准边， 衬底直径常用的有 50毫米、 100 毫米、 200毫米、 300毫米、 450毫米等。 所述第一、 第二以及第三半导体衬 底可以是标准厚度， 从 400微米到 1000微米不等。 所述第一、 第二以及第三 半导体衬底优选 { 100}晶面、 对准边优选 [ 110]晶向。
[0050]随后， 根据 SMARTCUT工艺指导， 在所述第一半导体衬底的一侧表 面注入 H;注入剂量在 1016 ~ 2· 107之间，注入深度在 1 ~ 2μιη,需要注意的是， 所述注入深度优选大于最后形成半导体鳍片结构所需要的高度，
[0051]然后，将所述第二半导体衬底对准边相对所述第一半导体衬底对准边 旋转 45。 角。 将所述第一半导体衬底注入 Η的一侧表面与所述第二半导体衬 底的一侧表面进行直接键合。 所述键合工艺采用如下步骤： 对所述半导体衬 底表面进行抛光， 清洗， 以及活化（OH一溶液或等离子体）处理； 在室温条 件下， 将所述半导体衬底表面贴合在一起。
[0052]随后，将键合结构进行退火，退火温度为 400°C~600°C ,优选为 500°C , 退火时间 30min~120min。 此次退火目的在于使得注入衬底的 H层与衬底结构 剥离。
[0053】之后， 对键合结构进行第二次退火， 表面抛光， 减薄。 退火温度为 1000°C , 退火时间为 30min~8hr。 此次退火目的在于增强第一半导体衬底和 第二半导体衬底间的键合强度。 经过所述表面抛光， 形成所需要的第一半导 体衬底和第二半导体衬底的组合结构。
[0054】之后， 对第三半导体衬底重复前面工艺， 即注入， 键合、 退火以及剥 离工艺，从而在第一半导体衬底和第二半导体衬底的组合结构基础上增加形 成第三半导体衬底结构。 需要注意的， 在键合工艺前， 所述第三半导体相对 于所述第一半导体衬底旋转 30。 角度； 同时结构上的第三半导体衬底厚度略 大于半导体鳍片高度。
[0055]接着， 在所述第三半导体衬底的表面形成图案化掩膜层， 进行离子注 入， 在部分区域使得所述第三半导体衬底和部分第一半导体衬底区域非晶 化， 以及在部分区域使得所述第三半导体衬底， 第一半导体衬底以及部分第 二半导体衬底区域非晶化。 所述掩膜层优选采用光致抗刻蚀剂掩膜， 具体可 以使用包含曝光和显影的光刻工艺、 电子束刻印 （e-beam lithography )或其 他合适的方法形成光致抗蚀剂掩模。所述离子注入的目的在于非晶化所注入 的半导体区域， 注入粒子优选采用 Ge, 注入剂量范围 l ' 1013/cm2 ~ l ' 1015/cm2, 注入能量为 400keV, 离子注入深度需大于所述第一半导体衬底厚度， 以将部 分第二半导体衬底区域非晶化。
[0056]再后， 去除所述掩膜层， 将所述非晶化区域选择性固相外延。 通过所 述固相外延工艺， 使所述非晶化区域有序化和再结晶， 形成外延层结构。 所 述外延层结构部分区域具有与第一半导体衬底相同类型的晶面和晶向结构 ( ( {100}晶面、 [110]晶向））， 所述外延层结构部分区域具有与第二半导体衬 底相同类型的晶面和晶向结构 （{100}晶面、 [100]晶向）。
[0057]然后， 形成第一、 第二以及第三半导体鳍片结构。 首先， 在结构表面 形成腐蚀掩蔽层；之后，采用湿法腐蚀或干法刻蚀，沿结构对准边 0° 或 90。 方向， 形成相互平行的所述第一、 第二以及第三半导体鳍片结构。 所述第一 半导体鳍片结构侧面晶面由第一半导体衬底对准边晶向决定， 为 {110}； 所 述第二半导体鳍片结构侧面晶面由第二半导体衬底对准边旋转 45。 角晶向 决定， 为 {100}； 所述第三半导体鳍片结构侧面晶面由第三半导体衬底对准 边旋转 30。 角晶向决定， 为 {210}。 至此， 已形成所述半导体结构。
[0058]根据本发明的半导体结构及其制造方法， 通过改变部分衬底的晶向， 可以在衬底表面上形成平行的， 具有不同侧面晶面的两种半导体鳍片； 所述 两种半导体鳍片侧面晶面分别为 {100}和 {110} , 分别被用于形成 NMOS和 PMOS器件， 有利于提高 CMOS电路整体性能； 由于两种半导体鳍片结构是 平行的，利于减小光刻难度， 以及避免晶圆面积浪费， 降低几何结构复杂度， 提高晶圆面积利用率， 同时在电路设计中， 平行的鳍片结构更有利于排版， 布线， 避免引入其他失效机制。
[0059] 虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0060]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工 艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作 为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本 发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发 明可以对它们进行应用。 因此，本发明所附权利要求旨在将这些工艺、机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种半导体结构， 包括半导体衬底和位于半导体衬底上方的至少两 个半导体鳍片， 其中：
所述至少两个半导体鳍片的方向相互平行； 以及
所述至少两个半导体鳍片相互平行的侧面的晶面互不相同。
2、 根据权利要求 1所述的半导体结构， 其中所述两个半导体鳍片相互平 行的侧面的晶面分别为 { 100}和 { 110}晶面。
3、 根据权利要求 1所述的半导体结构， 其中所述半导体衬底包括第一半 导体衬底、 其下方的第二半导体衬底以及所述第二半导体衬底的外延层。
4、 根据权利要求 1所述半导体结构， 其中所述至少两个半导体鳍片分别 由所述第一半导体衬底和所述第二半导体衬底的外延层形成。
5、 根据权利要求 3所述半导体结构， 其中所述第一和第二半导体衬底之 间相互键合在一起， 并且其各自的 [110] 晶向形成 45。 交角。
6、 根据权利要求 2所述的半导体结构， 其中所述侧面的晶面为 {100}和
{ 110}晶面的半导体鳍片分别用于形成 NMOS和 PMOS器件。
7、 根据权利要求 1所述的半导体结构， 其中还包括第三半导体鳍片， 所
同。
8、 根据权利要求 7所述的半导体结构， 其中所述半导体衬底由第一半导 体衬底、 其下方的第二半导体衬底、 第三半导体衬底， 以及所述第二和第三 半导体衬底的外延层所形成。
9、 根据权利要求 7所述半导体结构， 其中所述至少两个半导体鳍片分别 由所述第一半导体衬底和所述第二半导体衬底的外延层形成，所述第三半导 体鳍片形成在所述第三半导体衬底的外延层上。
10、 一种半导体结构的制造方法， 其中包括如下步骤：
提供第一半导体衬底， 其具有第一晶面以及在所述第一晶面上预定第一 晶向； 提供第二半导体衬底， 其具有第二晶面以及在所述第二晶面上预定第二 晶向；
将所述第二半导体衬底相对于所述第一半导体衬底旋转， 使得所述第一 晶向与所述第二晶向形成预定角度；
将所述第一半导体衬底与所述第二半导体衬底进行键合；
选择性地对局部的所述第一半导体衬底和其下方部分第二半导体衬底 进行非晶化处理；
对所述第一半导体衬底和所述第二半导体衬底中非晶化区域进行选择 性固相外延， 形成外延层， 所述外延层具有与所述第二半导体衬底相同的晶 向；
分别在所述外延层和所述第一半导体衬底上形成相互平行的至少两个 半导体鳍片。
11、 根据权利要求 10所述的半导体结构制造方法， 其中所述第一晶面与 所述第二晶面都为 {100}晶面，所述第一晶向与所述第二晶向都为 [110]晶向。
12、 根据权利要求 10或 11所述的半导体结构制造方法， 其中所述预定角 度为 45° 角。
13、根据权利要求 10所述的半导体结构制造方法，其中还包括如下步骤： 在所述第一半导体衬底的一侧表面注入氢；
将注入氢后的第一半导体衬底的一侧表面与所述第二半导体衬底进行 键合；
对所述第一和第二半导体衬底进行退火， 剥离注入氢离子的第一半导体 衬底； 以及
对键合结构的剥离的表面进行减薄和抛光。
14、 根据权利要求 10所述的半导体结构制造方法， 其中所述非晶化处理 包括如下步骤：
在所述第一半导体衬底上形成图案化掩膜层；
通过离子注入， 在所述第一半导体衬底上和其下方部分第二半导体衬底 形成预定深度的非晶化区域。
15、根据权利要求 14所述的半导体结构制造方法， 其中用 Ge进行所述离 子注入， 注入剂量范围 l ' 1013/cm2 ~ l ' 1015/cm2, 注入能量 400keV, 离子注入 深度大于所述第一半导体衬底厚度， 以将部分所述第二半导体衬底区域非晶 化。
16、 根据权利要求 14所述的半导体结构制造方法， 其中所述的预定深度 大于所述第一半导体衬底厚度。
17、 根据权利要求 10或 13所述的半导体结构制造方法， 其中所述的键合 包括如下步骤：
将所述第一和第二半导体衬底进行表面处理；
将所述第一半导体的一侧表面与所述第二半导体表面贴合； 以及 经过退火处理形成键合。
18、 根据权利要求 10所述的半导体结构制造方法， 其中所述形成至少两 个半导体鳍片包括如下步骤：
在所述第一半导体衬底和所述外延层表面形成图案化掩膜层； 通过刻蚀， 在衬底上形成所述至少两个半导体鳍片；
19、 根据权利要求 10或 18所述半导体结构制造方法， 其中还包括如下步 骤：
在所述至少两个半导体鳍片表面形成栅极介质层；
在所述栅极介质层上形成栅极。
20、 根据权利要求 10、 18或 19所述的半导体结构制造方法， 其中， 所述 第一半导体衬底区域的鳍片侧面的晶面为 { 110} , 所述外延层区域的鳍片侧 面的晶面为 {100}；
对所述第一半导体衬底区域的鳍片形成 PMOS器件， 对所述外延层区域 的的鳍片形成 NMOS器件。
21、 根据权利要求 10、 18或 19所述的半导体结构制造方法， 其中， 所述 第一半导体衬底区域的鳍片侧面的晶面为 { 100} , 所述外延层区域的鳍片侧 面的晶面为 {110}；
对所述第一半导体衬底区域的鳍片形成 NMOS器件， 对所述外延层区域 的的鳍片形成 PMOS器件。
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