WO2014013595A1 - 半導体装置 - Google Patents

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洋 内垣内
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    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

Definitions

  • the present invention relates to a semiconductor device, for example, a technology of a semiconductor device including a nonvolatile memory device.
  • Patent Literature 1 includes a write pointer that sequentially sets a write address while circulating in a prescribed order on the address of the flash memory, and the correspondence between the write pointer and the logical address, and the number of circulations of the write pointer. A method for performing wear leveling using the is shown.
  • Patent Document 5 discloses a NAND flash memory having a three-dimensional structure.
  • the technology examined by the present inventors includes, for example, a semiconductor device including a phase change memory.
  • This type of memory uses a chalcogenide material (or phase change material) such as Ge—Sb—Te system or Ag—In—Sb—Te system containing at least antimony (Sb) and tellurium (Te) as a material for the recording layer. use.
  • a diode is used as the selection element.
  • FIG. 29 is a diagram showing the relationship between the pulse width and temperature necessary for the phase change of the resistive memory element using the phase change material.
  • the vertical axis is temperature
  • the horizontal axis is time.
  • a set pulse is applied that keeps the memory element in a temperature range lower than the melting point Ta but higher than the crystallization temperature Tx (same as or higher than the glass transition temperature). To do. Thereby, the chalcogenide material is in a low-resistance polycrystalline state.
  • the time t2 required for crystallization varies depending on the composition of the chalcogenide material.
  • the temperature of the element shown in FIG. 29 depends on Joule heat generated by the memory element itself and thermal diffusion to the surroundings.
  • Non-Patent Document 3 describes a phase change memory that requires about 120 ns for reducing the resistance of a chalcogenide material and about 50 ns for increasing the resistance.
  • Patent Document 6 and Patent Document 7 disclose a nonvolatile memory having a three-dimensional structure.
  • Patent Document 6 shows a configuration in which memory cells each including a variable resistance element and a transistor connected in parallel thereto are connected in series in the stacking direction.
  • Patent Document 7 shows a configuration in which memory cells each including a variable resistance element and a diode connected in series to the variable resistance element are connected in series with a conductive wire interposed in the stacking direction.
  • this configuration for example, by applying a potential difference between the conductive line between two memory cells and the two conductive lines outside the two memory cells, the two memory cells can be collectively processed. Then, a write operation is performed.
  • JP 2008-146255 A Japanese Patent Application Laid-Open No. 07-153285 Japanese Patent No. 3926985 JP 2004-240572 A International Publication No. 2011/114503 International Publication No. 2011/0774545 JP 2011-142186 A
  • the present inventors examined a method for controlling a NAND flash memory used for storage such as an SSD (Solid State Drive) or a memory card. Furthermore, the present inventors examined the resistance characteristic of a phase change memory using a recording layer made of a chalcogenide material and a diode. The details of the study are described below.
  • the SSD is composed of a plurality of NAND flash memories and a controller that controls these flash memories.
  • the host controller and the SSD are connected by, for example, a SATA (Serial Advanced Technology Attachment) interface.
  • a write operation when a data write command for one page is issued from the host controller toward such an SSD will be described.
  • Data is written to the NAND flash memory in units of pages, and data is written according to the following procedure.
  • the controller reads data (135168 bytes) for one block from the NAND flash memory.
  • the data in the memory area storing the data for one block (135168 bytes) is erased.
  • one page of data (2112 bytes) is newly written in the memory area.
  • the NAND flash memory has a maximum erasable number (ERASEmax).
  • ERASEmax maximum number of erasable times
  • NAND flash memory the data writing unit and the data erasing unit are greatly different.
  • the NAND flash memory needs to erase 64 times the data size (135168 bytes) when writing one page of data (2112 bytes), and it can be said that the data erasing method is very inefficient.
  • the life of the SSD using the NAND flash memory is likely to decrease.
  • Patent Documents 1 to 4 various techniques for improving the lifetime are known.
  • an effective writing time or the like may increase as control becomes complicated. is there.
  • the write speed and the erase speed of the NAND flash memory are originally low, and the overhead associated with such complicated control is added. It is not easy to achieve both enlargement and high speed. Furthermore, when writing one page of data (2112 bytes), it is necessary to read this one block of data before erasing one block of data (135168 bytes), which further reduces the writing performance. There are also concerns.
  • a resistance change type memory As a resistance change type memory, a phase change memory (Phase Change Memory), a ReRAM (Resistive RAM) and the like have been developed. When such a resistance change type memory is used, the writing speed can be greatly improved as compared with the case where a NAND flash memory is used.
  • the resistance change type memory can overwrite data, and its minimum unit is as small as 1 byte. In other words, only the necessary data size can be rewritten.
  • such a memory has an upper limit of the number of times of writing, and this upper limit determines the life of the resistance change memory. For this reason, for example, if writing to a specific memory cell is concentrated, the lifetime may be shortened.
  • the required performance (speed, life, capacity) for the non-volatile memory may vary depending on the system using the non-volatile memory.
  • the resistance change type memory has a higher writing speed than the NAND type flash memory and the minimum unit of rewriting is small. Therefore, these characteristics are used to balance performance such as speed, life and capacity. A control method to ensure well is required.
  • writing into the phase change memory is performed by controlling the Joule heat generated by the current and thereby controlling the resistance value of the memory cell as described in FIG.
  • the resistance value after the rewrite operation may vary due to the difference in the electrical characteristics of the memory cell caused by the thermal history due to the Joule heat.
  • Joule heat generated in a certain memory cell affects the peripheral memory cell, so that the resistance value of the peripheral memory cell may vary.
  • the variation amount of the resistance value of the memory cell may fluctuate depending on whether the write information or the storage information of the peripheral memory cell is set or reset. For example, when a simple writing method such as that of Patent Document 7 is used, such a variation problem may occur. Therefore, in order to ensure the required performance of the nonvolatile memory described above including optimization of the writing method. It is desirable to realize a control method.
  • the semiconductor device controls a nonvolatile memory unit including a plurality of memory cells and a physical address assigned to an externally input logical address and accesses the physical address of the nonvolatile memory unit Circuit.
  • the nonvolatile memory unit is disposed at intersections of the plurality of first signal lines, the plurality of second signal lines intersecting with the plurality of first signal lines, and the plurality of first signal lines and the plurality of second signal lines.
  • Each of the plurality of memory cell groups includes first to Nth (N is an integer of 2 or more) memory cells and first to Nth memory cell selection lines for selecting the first to Nth memory cells, respectively.
  • the control circuit in response to the first write command to the first physical address, writes data to the first part of M (M ⁇ N) in the first to Nth memory cells, and In response to a second write command to the first physical address that occurs after the write command, data is written into M second portions excluding the first portion in the first to Nth memory cells.
  • FIG. 1 is a block diagram illustrating a schematic configuration example of an information processing system to which a semiconductor device according to an embodiment of the present invention is applied. It is a block diagram which shows the structural example of the control circuit in FIG.
  • FIG. 2 is a block diagram illustrating a configuration example of a nonvolatile memory device in FIG. 1.
  • FIG. 3B is a circuit diagram showing a configuration example of the chain memory array in FIG. 3A.
  • FIG. 3C is an explanatory diagram showing an operation example of the chain memory array of FIG. 3B. It is explanatory drawing which shows another operation example of the chain memory array of FIG. 3B.
  • FIG. 3B is an explanatory diagram showing an example of a schematic write operation timing in the nonvolatile memory device of FIG. 3A.
  • FIG. 3B is an explanatory diagram showing an example of a schematic read operation timing in the nonvolatile memory device of FIG. 3A.
  • FIG. 2 is a diagram illustrating an example of an initial sequence when power is turned on in the information processing system of FIG. 1. In the information processing system of FIG. 1, it is a figure which shows another example of the initial sequence at the time of power activation. It is a figure which shows the structural example of the physical address table stored in the random access memory of FIG. It is a figure which shows the structural example of the physical segment table stored in the random access memory of FIG. It is a figure which shows the other structural example of the physical segment table stored in the random access memory of FIG.
  • FIG. 3 is a diagram illustrating a configuration example of a write physical address table stored in the control circuit of FIG.
  • FIG. 3 is a diagram illustrating a configuration example of a write physical address table stored in the control circuit of FIG. 2 and the random access memory of FIG. 1.
  • FIG. 2 is a diagram illustrating a configuration example of an address conversion table stored in a random access memory in FIG. 1 and a state example after initial setting thereof.
  • FIG. 2 is a diagram illustrating an example of a state after initial setting in the nonvolatile memory device of FIG. 1. It is a figure which shows an example of the SSD configuration information stored in the non-volatile memory device for boot in FIG. It is a figure which shows another example of the SSD configuration information stored in the non-volatile memory device for boot in FIG. FIG.
  • FIG. 7 is a diagram showing still another example of SSD configuration information stored in the bootable nonvolatile memory device in FIG. 1.
  • FIG. 2 is a diagram showing a configuration example of data written from a control circuit to a nonvolatile memory device in the memory module of FIG. 1. It is a figure which shows the structural example of the data writing layer information in FIG. 14A. It is a figure which shows the structural example of the data writing layer information in FIG. 14A. It is a figure which shows an example of the address map range stored in the random access memory of FIG.
  • FIG. 16 is a supplementary diagram of FIG. 15, schematically showing an arrangement example of writable memory cells set by the control circuit based on the SSD configuration information of FIG. 13A and the address map range of FIG. 15.
  • FIG. 15 is a supplementary diagram showing still another example of SSD configuration information stored in the bootable nonvolatile memory device in FIG. 1.
  • FIG. 4 is an explanatory diagram showing an example of a writing method to the chain memory array in the nonvolatile memory device of FIGS. 3A and 3B.
  • FIG. 4 is an explanatory diagram showing another example of a writing method to the chain memory array in the nonvolatile memory device of FIGS. 3A and 3B.
  • FIG. 10 is an explanatory diagram showing still another example of a writing method to the chain memory array in the nonvolatile memory device of FIGS. 3A and 3B.
  • FIG. 2 is a flowchart illustrating an example of a detailed write processing procedure performed in the memory module when a write request is input from the information processing apparatus of FIG. 1 to the memory module.
  • FIG. 12 is a flowchart showing an example of the update method in the write physical address table of FIGS.
  • FIG. 16 is a diagram illustrating an example of a correspondence relationship between a logical address, a physical address, and an in-chip address in the nonvolatile memory device assigned to the first physical address area in FIG. 15 and the like.
  • FIG. 16 is a diagram illustrating an example of a correspondence relationship between a logical address, a physical address, and an in-chip address in the nonvolatile memory device assigned to the second physical address area in FIG. 15 and the like.
  • FIG. 3 is a diagram illustrating an example of a change in physical address when the information processing circuit of FIG. 2 performs data writing or data reading to a nonvolatile memory device.
  • FIG. 3 is a diagram illustrating an example of a change in physical address when the information processing circuit of FIG. 2 performs data writing or data reading to a nonvolatile memory device.
  • FIG. 3 is a diagram illustrating an example of an address conversion table update method and a data update method of the nonvolatile memory device when the control circuit of FIG. 1 writes data to the first physical address area of the nonvolatile memory device. It is a figure which shows an example of the update method of the address conversion table following FIG. 23A, and the data update method of a non-volatile memory device.
  • FIG. 3 is a diagram illustrating an example of an address conversion table update method and a data update method of the nonvolatile memory device when the control circuit of FIG. 1 writes data to the second physical address area of the nonvolatile memory device. It is a figure which shows an example of the update method of the address conversion table following FIG. 23A, and the data update method of a non-volatile memory device.
  • FIG. 2 is a flowchart illustrating an example of a data read operation performed by a memory module when a read request is input from the information processing apparatus of FIG. 1 to the memory module.
  • FIG. 14 is a flowchart illustrating an example of a write operation of a memory module according to write method selection information, using the SSD configuration information illustrated in FIG. 13B as an example.
  • FIG. 22 is a flowchart showing an example of a wear leveling method executed by the information processing circuit of FIG. 2 in addition to the case of FIG.
  • FIG. 3 is a diagram illustrating an example of a data write operation that is executed in a pipeline manner within the memory module when successive write requests are generated from the information processing apparatus of FIG. 1 to the memory module. It is a figure which shows the relationship between pulse width and temperature required for the phase change of the resistive memory element using a phase change material.
  • the constituent elements are not necessarily indispensable unless otherwise specified or apparently indispensable in principle.
  • the shapes when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
  • the circuit elements constituting each block are not particularly limited, but are formed on a single semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor). Further, a resistive memory element such as a phase change memory or a ReRAM (Resistive (Random Access Memory) is used for these memory cells.
  • CMOS complementary MOS transistor
  • a resistive memory element such as a phase change memory or a ReRAM (Resistive (Random Access Memory) is used for these memory cells.
  • FIG. 1 is a block diagram showing a schematic configuration example of an information processing system to which a semiconductor device according to an embodiment of the present invention is applied.
  • the information processing system shown in FIG. 1 includes an information processing device (processor) CPU_CP and a memory module (semiconductor device) NVMMD0.
  • the information processing device CPU_CP is a host controller that manages data stored in the memory module NVMMD0 with a logical address (LAD) in units of a minimum of 512 bytes, although not particularly limited.
  • the information processing device CPU_CP reads and writes data from and to the memory module NVMMD0 through the interface signal HDH_IF.
  • the memory module NVMMD0 is not particularly limited, but corresponds to, for example, an SSD (Solid State Drive).
  • the signal system for connecting the information processing device CPU_CP and the memory module (semiconductor device) NVMMD0 includes a serial interface signal system, a parallel interface signal system, and an optical interface signal system. Needless to say, all methods can be used.
  • a clock system for operating the information processing device CPU_CP and the memory module NVMMD0 there are a common clock system and a source synchronous clock system using a reference clock signal REF_CLK, an embedded clock system in which clock information is embedded in a data signal, and the like. Needless to say, all clock systems can be used.
  • a serial interface signal system and an embedded clock system are used as an example, and the operation will be described below.
  • a read request (RQ), a write request (WQ) or the like embedded with clock information and converted into serial data is input to the memory module NVMMD0 through the interface signal HDH_IF.
  • the read request (RQ) includes a logical address (LAD), a data read command (RD), a sector count (SEC), and the like
  • the write request (WQ) includes a logical address (LAD) and a data write command (WRT). ), Sector count (SEC), write data (WDATA), and the like.
  • the memory module (semiconductor device) NVMMD0 includes nonvolatile memory devices NVM10 to NVM17, a random access memory RAM, and a control circuit MDLCT0 that controls the nonvolatile memory device and the random access memory.
  • the nonvolatile memory devices NVM10 to NVM17 have, for example, the same configuration and performance.
  • the non-volatile memory device NVM10 stores data, OS, application program, SDD configuration information (SDCFG), and further stores a boot program for the information processing device CPU_CP and the like in .about.NVM17.
  • the random access memory RAM is not particularly limited, but is a DRAM or the like, for example.
  • the memory module NVMMD0 Immediately after the power is turned on, the memory module NVMMD0 performs an initialization operation (so-called power-on reset) of the internal nonvolatile memory devices NVM10 to NVM17, the random access memory RAM, and the control circuit MDLCT0. Further, the memory module NVMMD0 initializes the internal nonvolatile memory devices NVM10 to NVM17, the random access memory RAM, and the control circuit MDLCT0 when receiving the reset signal RSTSIG from the information processing device CPU_CP.
  • an initialization operation so-called power-on reset
  • the memory module NVMMD0 initializes the internal nonvolatile memory devices NVM10 to NVM17, the random access memory RAM, and the control circuit MDLCT0 when receiving the reset signal RSTSIG from the information processing device CPU_CP.
  • FIG. 2 is a block diagram showing a configuration example of the control circuit in FIG.
  • the control circuit MDLCT0 shown in FIG. 2 includes an interface circuit HOST_IF, buffers BUF0 to BUF3, write physical address tables NXPTBL1 and NXPTBL2, an arbitration circuit ARB, an information processing circuit MNGER, memory control circuits RAMC and NVCT10 to NVCT17, A map register MAPREG and registers REG1 and REG2 are provided.
  • the memory control circuit RAMC directly controls the random access memory RAM of FIG. 1, and the memory control circuits NVCT10 to NVCT17 directly control the nonvolatile memory devices NVM10 to NVM17 of FIG.
  • Buffers BUF0 to BUF3 temporarily store write data and read data of nonvolatile memory devices NVM10 to NVM17.
  • the write physical address tables NXPTBL1 and NXPTBL2 will be described in detail later with reference to FIG. 11 and the like.
  • the physical address assigned to the logical address is The stored table is not particularly limited, and is realized by an SRAM, a register, or the like.
  • the map register MAPREG and the registers REG1 and REG2, which will be described in detail later with reference to FIG. 13 and the like, are registers that hold information related to the entire area of the memory space.
  • SDD configuration information (SDCFG) and the boot program are arranged in the control circuit MDLCT0, for example, directly connected to the information processing circuit MNGER in FIG. 2 in order to speed up the initial setting of the memory module NVMMD0. It is also possible.
  • 3A is a block diagram illustrating a configuration example of the nonvolatile memory device in FIG. 1
  • FIG. 3B is a circuit diagram illustrating a configuration example of the chain memory array in FIG. 3A.
  • the nonvolatile memory device shown in FIG. 3A corresponds to each of the nonvolatile memory devices NVM10 to NVM17 of FIG. 1, and here, as an example, a phase change type nonvolatile memory (phase change memory) is used. Yes.
  • the nonvolatile memory device includes a clock generation circuit SYMD, a status register STREG, an erase size designation register NVREG, an address / command interface circuit ADCMDIF, an IO buffer IOBUF, a control circuit CTLOG, a temperature sensor THMO, a data control circuit DATCTL, and memory banks BK0 to BK3 is provided.
  • the various peripheral circuits include a row address latch RADLT, a column address latch CADLT, a row decoder ROWDEC, a column decoder COLDEC, a chain selection address latch CHLT, a chain decoder CHDEC, a data selection circuit DSW1, and data buffers DBUF0 and DBUF1. .
  • a bit line selection circuit BSWx that selects either one and connects to the data line DTx is provided.
  • each chain memory array CY has a configuration in which a plurality of phase change memory cells CL0 to CLn are connected in series, one end of which is connected to a word line WL via a diode D, and the other end Are connected to the bit line BL via the chain selection transistor Tch.
  • the plurality of phase change memory cells CL0 to CLn are stacked in the height direction with respect to the semiconductor substrate.
  • Each phase change memory cell CL includes a variable resistance type storage element R and a memory cell selection transistor Tcl connected in parallel thereto.
  • the memory element R is made of, for example, a chalcogenide material.
  • the two chain memory arrays CY share the diode D, and the chain selection transistors Tch in each chain memory array are controlled by the chain memory array selection lines SL0 and SL1, respectively.
  • One chain memory array is selected.
  • the memory cell selection lines LY (LY0 to LYn) control the memory cell selection transistors Tcl in the phase change memory cells CL0 to CLn, respectively, thereby appropriately selecting each phase change memory cell.
  • the chain memory array selection lines SL0 and SL1 and the memory cell selection lines LY0 to LYn are appropriately driven as the chain control line CH via the chain selection address latch CHLT and the chain decoder CHDEC in FIG.
  • the control circuit CTLOG receives the control signal CTL via the address / command interface circuit ADCMDIF.
  • the control signal CTL is not particularly limited.
  • a write command or a read command is issued by a combination thereof including a ready busy signal (RBB).
  • the control circuit CTLOG receives the input / output signal IO through the IO buffer IOBUF together with the control signal CTL.
  • the input / output signal IO includes an address signal, and the control circuit CTLOG extracts a row address and a column address from the address signal.
  • the control circuit CTLOG generates internal addresses as appropriate based on the row address, column address, and predetermined write / read unit, and transmits them to the row address latch RADLT, column address latch CADLT, and chain selection address latch CHLT, respectively. To do.
  • the row decoder ROWDEC receives the output of the row address latch RADLT and selects the word lines WL0 to WLk
  • the column decoder COLDEC receives the output of the column address latch CALLT and selects the bit lines BL0 to BLi.
  • the chain decoder CHDEC receives the output of the chain selection address latch CHLT and selects the chain control line CH.
  • the read data is amplified by the sense amplifiers SA0 to SAm and transmitted to the data buffer DBUF0 (or DBUF1) via the data selection circuit DSW1.
  • the data on the data buffer DBUF0 (or DBUF1) is sequentially transmitted to the input / output signal IO via the data control circuit DATCTL and the IO buffer IOBUF.
  • a write command is input by the control signal CTL
  • a data signal is transmitted to the input / output signal IO following the address signal described above, and the data signal is transferred to the data buffer DBUF0 ( Or it is input to DBUF1).
  • a data signal on the data buffer DBUF0 (or DBUF1) is selected by a combination of the above-described word line, bit line, and chain control line via the data selection circuit DSW1, write drivers WDR0 to WDRm, and bit line selection circuits BSW0 to BSWm. Is written to the chain memory array CY.
  • the write data verification circuits WV0 to WVm verify whether or not the write level has reached a sufficient level while appropriately reading the written data through the sense amplifiers SA0 to SAm.
  • the write operation is performed again using the write drivers WDR0 to WDRm until it reaches.
  • FIG. 4 is an explanatory diagram showing an operation example of the chain memory array of FIG. 3B.
  • an operation when the variable resistance memory element R0 in the phase change memory cell CL0 in the chain memory array CY1 is set to a high resistance or a low resistance will be described.
  • the memory cell selection transistor Tcl0 of the phase change memory cell CL0 is cut off, and the remaining memory cells CL1 to CLn.
  • the memory cell selection transistors Tcl1 to Tcln are turned on.
  • the current I0 is supplied from the word line WL0 to the diode D0, the variable resistance storage element R0, the memory cell selection transistors Tcl1 to Tcln, and the chain selection transistor Tch1.
  • the variable resistance memory element R0 has a high resistance.
  • the current I0 is controlled in the form of the Set current pulse shown in FIG. 29, so that the variable resistance memory element R0 has a low resistance.
  • Data “1” and “0” are distinguished by the difference in resistance value of the variable resistance memory elements R0 to Rn. Although not particularly limited, it is assumed that data “1” is recorded when the variable resistance memory element becomes low resistance, and data “0” is recorded when the variable resistance memory element becomes high resistance.
  • a current is applied through the same path as the data writing so that the resistance value of the variable resistance memory element R0 does not change.
  • a voltage value corresponding to the resistance value of the variable resistance storage element R0 is detected by a sense amplifier (SA0 in FIG. 3A in this example), and data “0” and “1” are determined.
  • FIG. 5 is an explanatory diagram showing another operation example of the chain memory array of FIG. 3B.
  • the current I1 is supplied from the word line WL0 through the diode D0, the variable resistance storage elements R0 to Rn, and the chain selection transistor Tch1. It flows to BL0.
  • the variable resistance memory elements R0 to Rn collectively have a low resistance.
  • FIGS. 17 to 19 are explanatory diagrams showing an example of a writing method to the chain memory array in the nonvolatile memory device of FIGS. 3A and 3B.
  • the nonvolatile memory device according to the present embodiment applies to (n + 1) -bit phase change memory cells constituting a chain memory array in response to one write command from the host (CPU_CP in FIG. 1) side.
  • a second operation mode for writing (n + 1) bits and a first operation mode for writing j bits (j ⁇ (n + 1)) are provided.
  • the write operation in each operation mode will be described. Note that the detailed control method for the word line, bit line, chain control line, and the like accompanying the write operation is the same as in the case of FIGS.
  • chain memory arrays CY0000 and CY0010 are assigned to the same physical address [1].
  • the memory cell selection line LY0 is used.
  • both memory cell selection lines “0” (reset state) is written for the phase change memory cell corresponding to LY0 (holding “1” with the initial write (erase) of the set state described above).
  • the Reset current pulse of FIG. 29 is applied between the word line WL0 and the bit line BL0_0 and between the word line WL0 and the bit line BL0_1.
  • the memory cell selection line LY1 is used this time.
  • 1-bit data for the chain memory array CY0000 associated with the write instruction [2] is “1”
  • 1-bit data for the chain memory array CY0010 is “0”.
  • the data of the phase change memory cell corresponding to the memory cell selection line LY1 in the chain memory arrays CY0000 and CY0010 is “1” in advance with the initial writing (erasing) on the memory cell selection line LY0. .
  • the Reset current pulse of FIG. 29 is applied between the word line WL0 and the bit line BL0_1. At this time, no current pulse is particularly applied between the word line WL0 and the bit line BL0_0.
  • the chain memory arrays CYk001 and CYk011 are assigned to the same physical address [2].
  • a state after a write command [n + 1] for the physical address [2] is input is shown.
  • 1-bit data for the chain memory array CYk001 is “1”
  • 1-bit data for the chain memory array CYk011 is “0”.
  • initial write is performed once in response to the write command of n times, and then the memory cell selection lines are changed to LY0 ⁇ LY1 ⁇ ... LY (n ⁇ 1). While transitioning, “1” is written (however, write operations other than initial writing are not actually performed). Thereafter, in the chain memory array CYk011, “0” (reset state) is written to the phase change memory cell corresponding to the memory cell selection line LYn in response to the write command [n + 1] of the 1-bit data “0” described above. It is.
  • FIG. 18 shows an example of a change in the chain memory array accompanying the write operation in the second operation mode described above.
  • chain memory arrays CYk000 and CYk010 are assigned to the same physical address [1].
  • a write command [1] for the physical address [1] is input, in the chain memory arrays CYk000 and CYk010, first, all the phase change memory cells in the first are temporarily set as “ 1 "(set state) writing (that is, the above-described initial writing (erasing)) is performed. Thereafter, predetermined data associated with the write command [1] is written to all the phase change memory cells in the chain memory arrays CYk000 and CYk010.
  • the (n + 1) -bit data for the chain memory array CYk000 associated with the write instruction [1] is “0... 00”
  • the (n + 1) -bit data for the chain memory array CYk010 is “0. It has become.
  • the data of all the phase change memory cells in the chain memory arrays CYk000 and CYk010 is “1” in advance with the initial write (erase) described above. Therefore, in the phase change memory cell (here, the phase change memory cell corresponding to LY1 in CYk010) corresponding to the bit having the data “1” associated with the write command [1], the write operation is not performed. "0" (reset state) is written for the phase change memory cell.
  • the memory cell selection lines to be deactivated are sequentially shifted as LY0 ⁇ LY1 ⁇ ... ⁇ LYn, and each time between the word line WLk and the bit line BL0_0, and between the word line WLk and the bit. It is selected whether or not to apply the Reset current pulse of FIG. 29 between the lines BL0_1.
  • the Reset current pulse is applied when the area between the word line WLk and the bit line BL0_1 when the memory cell selection line LY1 is deactivated is removed.
  • a reset current pulse is applied between the word line WLk and the bit line BL0_0 in a state where all the memory cell selection lines LY0 to LYn are inactive, and then the memory cell selection lines LY0 to LYn are set to LY1.
  • a reset current pulse may be applied between the word line WLk and the bit line BL0_1 in a state where all of them are inactive.
  • chain memory arrays CY0000 and CY0010 are assigned to the same physical address [1].
  • a write command [1] targeted for the physical address [1] is input, first, in the chain memory arrays CY0000 and CY0010, two memory cell selection lines LY0 and LY1 are used.
  • the initial write described above for all the phase change memory cells in the chain memory arrays CY0000 and CY0010 is performed. (Erase) is performed. Thereafter, predetermined data associated with the write command [1] is written to the phase change memory cells corresponding to the memory cell selection lines LY0 and LY1.
  • the 2-bit data for the chain memory array CY0000 associated with the write command [1] is “00” and the 2-bit data for the chain memory array CY0010 is “10”.
  • the memory cell selection line to be deactivated is shifted as LY0 ⁇ LY1, and each time between the word line WL0 and the bit line BL0_0 and between the word line WL0 and the bit line BL0_1, respectively. This is done by selecting whether or not to apply the Reset current pulse of FIG.
  • the memory cell selection lines LY2 and LY3 are used this time.
  • the case where the 2-bit data for the chain memory array CY0000 associated with the write instruction [2] is “11” and the 2-bit data for the chain memory array CY0010 is “10” is taken as an example.
  • the state after such a write operation is shown in the chain memory arrays CY0000 and CY0010 of FIG.
  • the memory cell selection lines to be used are changed from LY4, LY5 to LY6, LY7 to.
  • the above-described initial writing (erasing) is performed again.
  • the (n + 1) -bit chain memory array is used as having a storage capacity of j ( ⁇ (n + 1)) bits, and the j-bit is stored in the chain memory array. Since the control is performed so as to circulate, the speed can be increased and the life can be extended as compared with the second operation mode described above. That is, for example, in the case of FIG. 17, the maximum number of bits to be written in “0” (reset state) is reduced to 1 / (n + 1) as compared with the case of FIG. The maximum time required for writing, including the verify operation, can be shortened. Also, all the bits in the chain memory array are used once by (n + 1) write commands in the case of FIG. 17, whereas they are used once by one write command in the case of FIG. Therefore, in the case of FIG. 17, the lifetime is extended by about (n + 1) times compared to the case of FIG.
  • the capacity and cost can be reduced compared to the first operation mode. That is, for example, in the case of FIG. 17, one chain memory array is used as having a storage capacity of 1 bit, whereas in FIG. 18, one chain memory array is (n + 1). ) Since it is used as having a bit storage capacity, the capacity value per unit area increases, and the bit cost can be set low. As a result, for example, by providing an area used in the first operation mode and an area used in the second operation mode in the nonvolatile memory device, by appropriately combining the first operation mode and the second operation mode, the speed can be increased. Thus, it is possible to ensure a good balance of performance such as life and capacity, and to flexibly cope with the performance required by the user.
  • the set state is used at the time of initial writing (erasing), and the reset state is used at the time of writing to a specific memory cell thereafter.
  • the set state is usually more stable than the reset state.
  • the pulse width when writing the set state is wider than the pulse width when writing the reset state. Heat generation tends to spread to the periphery, which increases the possibility of affecting the storage state of the surrounding phase change memory cells. In view of these, it is beneficial to use a method that does not cause writing of a set state for a specific phase change memory cell as in the writing method of the present embodiment.
  • the surrounding phase change memory cell is stable in the set state with initial writing (erasing), and Since the pulse width associated with writing in the reset state is narrow, the spread of heat associated with the writing is also suppressed.
  • the present invention is not limited to this.
  • the correspondence relationship can be changed as appropriate.
  • n 3 and four phase change memory cells (for example, corresponding to CY0000) stacked in order, and four phase change stacked next to each other and sharing a diode and a bit line.
  • a memory cell (for example, corresponding to CY0001) can be associated with one chain memory array.
  • initial writing (erasing) of the chain memory array is performed in two steps by sequentially activating the chain memory array selection lines SL0 and SL1.
  • the write current can be set to double
  • the memory cell selection line is sequentially shifted every time a write command is input.
  • the shift is not performed.
  • Such a function can also be added.
  • FIG. 6 is an explanatory diagram showing an example of a schematic write operation timing in the nonvolatile memory device of FIG. 3A.
  • NVM1x 0 to 7
  • M bytes of data are transferred to the memory arrays ARY0 to ARY0 through the data buffer DBUF0.
  • a case where data is written to a phase change memory cell in ARYm is taken as an example.
  • “*” such as “m * n” in FIG. 6 means “x” (multiplication).
  • the command latch enable signal CLE that is at low level is driven to high level, and the chip enable signal CEB and address latch enable signal ALE that are at high level are driven to low level.
  • the write command W10 is shown by the rising edge of the write enable signal WEB.
  • the data is taken into the address / command interface circuit ADCMDIF of 3A and decoded.
  • the write command W10 also includes information for designating the data buffer DBUF0 or DBUF1, and the data buffer DBUF0 is designated in the example of FIG.
  • the command latch enable signal CLE that is at a high level is driven to a low level
  • the address latch enable signal ALE that is at a low level is driven to a high level
  • the column address is set twice.
  • CA1, CA2 and the row address are inputted in order by dividing into three times (RA1, RA2, RA3).
  • These addresses are taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
  • the control circuit CTLOG if the control circuit CTLOG is informed that it is a write command to the memory bank BK0, the control circuit CTLOG writes data to the memory bank BK0. Then, the memory bank BK0 is activated.
  • the chain address (CHAD) and the cell address (CLAD) are transferred from the chain selection address latch CHLT to the chain decoder CHDEC, and the chain memory array corresponding to the chain address (CHAD) and the cell address (CLAD) by the chain decoder CHDEC.
  • Select line SL and memory cell select line LY are selected.
  • the column address (CA1, CA2) is transferred from the column address latch CALLT to the column decoder COLDEC and decoded.
  • the write drivers WDR0 to WDRm set the bit line BLi_x selected via the data lines DT0 to DTm to the Low state, and the phase change memory cell CL can be changed as shown in FIGS.
  • the variable resistance memory element R is brought into a low resistance state or a high resistance state.
  • variable resistance memory element R of the phase change memory cell CL When the variable resistance memory element R of the phase change memory cell CL is set to the low resistance state, that is, when the memory information “1” is written, the memory cell current Icl applied via the data lines DT0 to DTm is necessary for the set operation. It is controlled to a correct value (Iset). When the phase change memory cell CL is brought into a high resistance state, that is, when the memory information “0” is written, the memory cell current Icl applied via the data lines DT0 to DTm is controlled to a value (Ireset) necessary for the reset operation. Is done.
  • the address latch enable signal ALE which is at the high level is driven to the low level, and the stored information DI (1), DI (2),... Is synchronized with the rising edge of the write enable signal WEB.
  • Each storage information DI (1), DI (2),..., DI (M) is sequentially input to the data buffer DBUF0.
  • n bytes of data are input to the data buffer DBUF0, n bytes of data are written through the n ⁇ 8 write drivers WDR. The operation is shown below.
  • the phase change memory cell corresponding to the data “0” among the data held in the data buffer DBUF0 is replaced with the write driver.
  • a high resistance state (program: PROG0 (1)) is written through WDR.
  • the data writing operation for the third n bytes is performed in the same manner as the above operation, and the column address at that time is ⁇ CA1, CA2 ⁇ + (2n) ⁇ .
  • a column address is generated while sequentially adding multiples of n to the start column address ⁇ CA1, CA2 ⁇ , and erased each time n bytes of phase change memory cells CL are selected by the column address.
  • (ERS1), program (PROG0), and verify (VRF0) are executed.
  • the addition of the column address is performed by, for example, the control circuit CTLOG in FIG. 3A.
  • the write execution command W11 is on the instruction format for instructing the memory array to perform the actual write operation after the input of the storage information DI (1) to DI (M). It is a command. However, in the example of FIG. 6, before the write execution command W11 is received, an actual write operation is performed every time a predetermined amount of data is stored in the data buffer, thereby speeding up.
  • M-byte writing in the second operation mode activates one bit line for each memory array ARY0 to ARYm, for example, for one word line, and thereby ARY0 to ARYm Is performed by selecting one chain memory array CY from each and selecting all memory cells in the CY as write targets. If the memory array configuration is assumed, M-byte writing in the first operation mode is performed by, for example, sequentially activating a plurality of word lines for one bit line for each of the memory arrays ARY0 to ARYm. Thus, a plurality of chain memory arrays CY are selected from ARY0 to ARYm, and one memory cell in the CY is set as a write target.
  • a plurality of bit lines are sequentially activated for each memory array ARY0 to ARYm for one word line, thereby selecting a plurality of chain memory arrays CY from ARY0 to ARYm, This is performed by setting one memory cell in the CY as a write target.
  • the phase change memory cell CL is temporarily erased without being overwritten, so that the resistance value of the phase change memory cell is made uniform. And a stable write operation can be realized. Furthermore, high reliability can be maintained by performing verification (VRF0) after programming (PROG0).
  • FIG. 7 is an explanatory diagram showing an example of a schematic read operation timing in the nonvolatile memory device of FIG. 3A.
  • data for the specified data size is stored in the memory arrays ARY0 to ARYm.
  • “*” such as “k * n” in FIG. 7 means “x” (multiplication).
  • the command latch enable signal CLE that is at low level is driven to high level, and the chip enable signal CEB and address latch enable signal ALE that are at high level are driven to low level.
  • the first command is generated by the rising edge of the write enable signal WEB.
  • Read command RD4 is taken into address / command interface circuit ADCOMIF and decoded.
  • the command latch enable signal CLE that is at a high level is driven to a low level
  • the address latch enable signal ALE that is at a low level is driven to a high level
  • the column address is set twice.
  • CA1, CA2 and the row address are inputted in order by dividing into three times (RA1, RA2, RA3). These addresses are taken into the address / command interface circuit ADCOMIF by the rising edge of the write enable signal WEB and decoded.
  • the command latch enable signal CLE that is at the low level is driven to the high level, and the chip enable signal CEB and the address latch enable signal ALE that are at the high level are driven to the low level.
  • the second read command RD41 is changed by the rising edge of the write enable signal WEB. Imported into ADCOMIF and decrypted.
  • the commands RD4 and RD41 also include information for designating the data buffer DBUF0 or DBUF1, and the data buffer DBUF0 is designated in the example of FIG.
  • the control circuit CTLOG when the control circuit CTLOG is informed that it is a read command to the memory bank BK0, the control circuit CTLOG receives data from the memory bank BK0. In order to read data, the memory bank BK0 is activated.
  • the row address (RA1, RA2, RA3) and the column address (CA1, CA2) input to the address / command interface circuit ADCOMIF are sent through the control circuit CTLOG to the row address latch RADLT and the column of the activated memory bank BK0, respectively. Transferred to address latch CADLT and chain selection address latch CHLT. Here, the read operation is started from the column address input first.
  • the chain address (CHAD) and the cell address (CLAD) are transferred from the chain selection address latch CHLT to the chain decoder CHDEC, and the chain memory array corresponding to the chain address (CHAD) and the cell address (CLAD) by the chain decoder CHDEC.
  • Select line SL and memory cell select line LY are selected.
  • the column address (CA1, CA2) is transferred from the column address latch CALLT to the column decoder COLDEC and decoded.
  • the memory state A voltage corresponding to is generated.
  • a predetermined phase change memory cell CL in the chain memory array CY located at the intersection of the word line WL0 and the bit line BL0_0 stores data “1” and is in a low resistance state
  • the bit line BL0_0 and the data line DT0 are charged, and the sense amplifier SA0 detects data “1” from the voltages.
  • the memory array ARY1 when a predetermined phase change memory cell CL in the chain memory array CY located at the intersection of the word line WL0 and the bit line BL0_1 stores data “0” and is in a high resistance state
  • the bit line BL0_1 and the data line DT1 are substantially held at the ground voltage VSS, and the sense amplifier SA1 detects data “0” from the voltages.
  • the next n bytes of data are selected by the column address ⁇ CA1, CA2 ⁇ + (n) ⁇ and transferred to the data buffer DBUF0.
  • a column address is selected while sequentially adding multiples of n to the start column address ⁇ CA1, CA2 ⁇ , and n bytes of data are received from the phase change memory cell CL corresponding to the selected column address. Read out and sequentially transferred to the data buffer DBUF0.
  • the addition of multiples of n is performed by, for example, the control circuit CTLOG in FIG. 3A.
  • the designated data size is k * n bytes, data transfer from the memory array ARY to the data buffer DBUF0 occurs k times.
  • the ready / busy signal RBB that is at the high level is at the low level.
  • the ready / busy signal RBB which is at low level becomes high level.
  • the input / output signal IO is 8 bits (1 byte)
  • k * n bytes of data stored in the data buffer DBUF0 are synchronized with the falling edge of the read enable signal REB. It is output in the order of DO (1) to DO (k * n) via IO.
  • the designated data size is 512 bytes
  • the data size of the phase change memory cell CL selected at the same time is 16 bytes
  • the input / output signal IO is 8 bits (1 byte)
  • data is transferred from the phase change memory cell CL.
  • FIG. 8A and 8B are diagrams showing examples of different initial sequences when the power is turned on in the information processing system of FIG.
  • FIG. 8A shows an initial sequence at power-on when the SDD configuration information (SDCFG) stored in the nonvolatile memory devices NVM10 to NVM17 in the memory module (semiconductor device) NVMMD0 of FIG. 1 is used. is there.
  • FIG. 8B shows an initial sequence when the power is turned on when the SDD configuration information (SDCFG) transmitted from the information processing device CPU_CP of FIG. 1 is used.
  • the information processing device CPU_CP, the nonvolatile memory devices NVM10 to NVM17 in the memory module NVMMD0, the random access memory RAM, and the control circuit MDLCT0 are powered on in the period T1 (PwOn), and reset in the period T2 (RST) I do.
  • the reset method is not particularly limited. For example, a method of automatically resetting by each built-in circuit or a method of having a reset terminal (reset signal RSTSIG) outside and performing a reset operation by this reset signal may be used. Alternatively, for example, a reset command may be input from the information processing device CPU_CP through the interface signal HDH_IF to the control circuit MDLCT0 to perform a reset.
  • the control circuit MDLCT0 In the reset period (RST) of T2, the internal states of the information processing device CPU_CP, the control circuit MDLCT0, the nonvolatile memory devices NVM10 to NVM17, and the random access memory RAM are initialized. At this time, the control circuit MDLCT0 initializes an address range map (ADMAP) and various tables stored in the random access memory RAM.
  • the various tables include an address conversion table (LPTBL), a physical segment table (PSEGTBL1, PSEGTBL2), a physical address table (PADTBL), and a write physical address table (NXPADTBL).
  • the address range map (ADMAP) and various tables will be described in detail later, but will be briefly described as follows.
  • the address range map (ADMAP) indicates partitioning of the address area used in the first operation mode and the address area used in the second operation mode.
  • the address translation table (LPTBL) indicates the correspondence between the current logical address and physical address.
  • the physical segment tables (PSEGTBL1, PSEGTBL2) manage the number of erasures at each physical address in units of segments and are used for wear leveling and the like.
  • the physical address table (PADTBL) manages the current state of each physical address in detail.
  • the write physical address table (NXPADTBL) defines a physical address to be assigned next to a logical address based on wear leveling.
  • the write physical address table (NXPADTBL) is partially or entirely copied to the write physical address tables NXPTBL1 and NXPTBL2 shown in FIG. 2 in order to increase the write speed.
  • the control circuit MDLCT0 reads the SDD configuration information (SDCFG) stored in the nonvolatile memories NVM10 to NVM17 and transfers it to the map register MAPREG in FIG. To do.
  • the SSD configuration information (SDCFG) in the map register MAPREG is read, and the address range map (ADMAP) is generated using the SSD configuration information (SDCFG) and stored in the random access memory RAM.
  • the SDD configuration information (SDCFG) includes information on the address area used in the first operation mode and the address area used in the second operation mode.
  • the control circuit MDLCT0 writes the write physical address table (NXPADTBL) corresponding thereto. ) Build.
  • NXPADTBL write physical address table
  • the logical address area (LRNG1) corresponds to the area for the first operation mode described above
  • the logical address area (LRNG2) corresponds to the area for the second operation mode described above.
  • the write physical address table (NXPADTBL) is composed of N entries from the 0th entry to the (N-1) th entry, the (N / 2-1) entry from the 0th entry
  • the N / 2 pieces up to the eye can be used as the write physical address table NXPADTBL1.
  • the N / 2 entries from the remaining N / 2 entries to the N entries can be used as the write physical address table (NXPADTBL2).
  • the information processing device CPU_CP reads the boot program stored in the nonvolatile memory device NVM0 in the memory module NVMMD0 and starts up the information processing device CPU_CP.
  • the memory module NVMMD0 enters an idle state and waits for a request from the information processing device CPU_CP.
  • the initial sequence shown in FIG. 8B will be described.
  • the period T11 PwOn
  • the period T21 RST
  • operations similar to those in the periods T1 and T2 in FIG. 8A are performed, respectively.
  • the information processing device CPU_CP transmits the SSD configuration information (SDCFG) to the memory module NVMMD0, and the control circuit MDLCT0 that receives the information transmits the SSD configuration information.
  • Information (SDCFG) is stored in nonvolatile memory devices NVM10 to NVM17.
  • the period T41 MAP
  • the period T51 SetUp
  • the period T61 Idle
  • FIG. 9 is a diagram showing a configuration example of a physical address table stored in the random access memory of FIG.
  • the physical address table PADTBL includes a physical address PAD (PAD [31: 0]), a valid flag PVLD corresponding to each physical address PAD, the number of times of erasing PERC, a layer mode number LYM, and a layer number LYC. It is stored in random access memory RAM.
  • a valid flag PVLD value of 1 indicates that the corresponding physical address PAD is valid, and a valid flag PVLD value of 0 indicates that it is invalid.
  • the valid flag PVLD value of the physical address PAD assigned after the change becomes 1, and the physical assigned before the change
  • the valid flag PVLD value of the address PAD becomes 0.
  • Erase count PERC represents the number of times the above-described initial writing (erasing) has been performed.
  • a physical address PAD having a valid flag PVLD value of 0 and a small number of times of initial writing (erasing) is preferentially assigned to a logical address
  • the value of the number of times of erasing PERC is equalized (ware Leveling).
  • the information processing circuit MNGER in FIG. 2 uses the physical address PAD from “00000000” to “027FFFFF” as the first physical address area PRNG1, and the physical address PAD from “02800000” to “07FFFFFF”. Is managed as the second physical address area PRNG2 and the physical address table PADTBL is managed.
  • the physical address PAD (PAD [31: 0]) includes a physical segment address SGAD (PAD [31:16]) and a segment-specific physical offset address PPAD (PAD [15: 0]). Consists of
  • the layer mode number LYM When the layer mode number LYM is “0”, it indicates that writing is performed to all the phase change memory cells CL0 to CLn in the chain memory array CY (that is, the second operation mode described above). . When the layer mode number LYM is “1”, it indicates that writing is performed to one phase change memory cell in the chain memory array CY (that is, the first operation mode described above).
  • the value x of the layer number LYC corresponds to the memory cell selection line LYx in the chain memory array CY shown in FIG.
  • the layer number LYC is “1”
  • the data corresponding to the physical address PAD is held in the phase change memory cell CL1 selected by the memory cell selection line LY1 in the chain memory array CY shown in FIG. Indicates that it is valid.
  • FIG. 10A and FIG. 10B are diagrams showing a configuration example of a physical segment table stored in the random access memory of FIG.
  • FIG. 10A shows the physical segment table PSEGTBL1 related to the invalid physical address
  • FIG. 10B shows the physical segment table PSEGTBL2 related to the valid physical address.
  • the upper PAD [31:16] of the physical address PAD indicates the physical segment address SGAD.
  • the main data size of one physical address is 512 bytes, and the main data size of one segment is 32 Mbytes by collecting 65536 physical addresses.
  • the physical segment table PSEGTBL1 includes, for each physical segment address SGAD (PAD [31:16]), the total invalid physical address TNIPA, the maximum erase count MXERC and the corresponding invalid physical offset address MXIPAD, the minimum erase count MNERC, and the corresponding And an invalid physical offset address MNIPAD.
  • the total number of invalid physical addresses TNIPA is the total number of physical addresses that are in an invalid state in the corresponding physical segment address SGAD.
  • the address MNIPAD is extracted from the invalid physical address.
  • the physical segment table PSEGTBL1 is stored in the random access memory RAM of FIG.
  • the physical segment table PSEGTBL2 includes, for each physical segment address SGAD (PAD [31:16]), the total effective physical address TNVPA, the maximum erase count MXERC and the corresponding valid physical offset address MXVPAD, the minimum erase count MNERRC, and the corresponding Effective physical offset address MNVPAD to be included.
  • the total number of valid physical addresses TNVPA is the total number of valid physical addresses in the corresponding physical segment address SGAD.
  • the address MNVPAD is extracted from the valid physical addresses.
  • the physical segment table PSEGTBL2 is stored in the random access memory RAM of FIG.
  • the physical segment tables PSEGTBL1 and PSEGTBL2 are used when performing dynamic wear leveling or static wear leveling described later.
  • FIG. 11A and FIG. 11B are diagrams showing a configuration example of a write physical address table stored in the control circuit of FIG. 2 and the random access memory of FIG.
  • FIG. 11A shows the state of the write physical address table NXPADTBL in the initial state at the start of use of the apparatus
  • FIG. 11B shows the state of the write physical address table NXPADTBL after the contents are appropriately updated.
  • the write physical address table NXPADTBL receives a write command with a logical address from the host (CPU_CP in FIG. 1) and writes data to the physical addresses of the nonvolatile memory devices NVM10 to NVM17. It is a table which determines whether a physical address is preferentially assigned.
  • the write physical address table NXPADTBL has a configuration in which a plurality (N) of physical addresses can be registered here.
  • the write physical address table NXPADTBL (NXPADTBL1, NXPADTBL2) determines the physical address to be actually written, and the time from the reception of the logical address to the determination of the physical address using the table is as follows. Will affect the writing speed. Therefore, the information of the write physical address table NXPADTBL (NXPADTBL1, NXPADTBL2) is held in the write physical address tables NXPTBL1, NXPTBL2 in the control circuit MDLCT0 in FIG. 2, and is held as a backup in the random access memory RAM in FIG.
  • the write physical address table NXPADTBL (NXPADTBL1, NXPADTBL2) determines the physical address to be actually written, and the time from the reception of the logical address to the determination of the physical address using the table is as follows. Will affect the writing speed. Therefore, the information of the write physical address table NXPADTBL (N
  • the write physical address table NXPADTBL is composed of an entry number ENUM, a write physical address NXPAD, a valid flag NXPVLD corresponding to the write physical address NXPAD, an erase count NXPERC, a layer mode number NXLYM, and a write layer number NXLYC.
  • the control circuit MDLCT0 in FIG. 2 has two logical address areas (LRNG1 and LRNG2) defined in the SSD configuration information (SDCFG), and 2 in the write physical address table NXPADTBL corresponding to this. Divide into pieces.
  • N / 2 entries from entry numbers 0 to (N / 2-1) are managed as the write physical address table NXPADTBL1, and the remaining N / 2 from entry numbers (N / 2) to (N-1).
  • the write physical address table NXPADTBL1 is used for a write request to the logical address area (LRNG1), and the write physical address table NXPADTBL2 is used for a write request to the logical address area (LRNG2). .
  • the entry number ENUM indicates an N value (0th to (N-1)) in a plurality (N) sets of write physical addresses NXPAD, and this N value indicates a write priority (number of registrations).
  • N value in the write physical address table NXPADTBL1 is used with priority from the smallest order, and write requests to the logical address area (LRNG2) are written.
  • the N values in the physical address table NXPADTBL2 are used preferentially in ascending order. Further, when the value of the valid flag NXPVLD is 0, it means that the target physical address is invalid, and when it is 1, it means that the target physical address is valid.
  • the value of the 0th validity flag NXPVLD is 1, so that the entry number ENUM 0 is already used when the table is referenced next time. It can be determined that it is sufficient to use No. 1 next time.
  • a physical address area PRNG1 is set corresponding to the logical address area (LRNG1), and continuous write physical addresses NXPAD from the address “00000000” to the address “0000000F” in the physical address area (PRNG1) are
  • the entry numbers ENUM 0 to ((32/2) -1) are registered respectively.
  • the layer mode number NXLYM is set to “1”
  • the write layer number NXLYC is set to “0”. This is the same as the layer mode number LYM and the layer number LYC described in FIG. This means that the memory cell selection line to be used is LY0.
  • a physical address area PRNG2
  • LRNG2 logical address area
  • continuous write physical addresses NXPAD from the address “02800000” to the address “0280000F” in the physical address area (PRNG2) are set.
  • the entry numbers ENUM (32/2) to (32-1) are registered respectively.
  • the layer mode number NXLYM is set to “0”, and the write layer number NXLYC is set to “0”. This is the same as the layer mode number LYM and the layer number LYC described in FIG. Means mode.
  • the valid flag NXPVLD and the erase count NXPERC corresponding to these write physical addresses NXPAD are all set to 0.
  • the sector count (SEC) value is 1 (512 bytes) from the information processing device CPU_CP to the logical address area (LRNG1) of the memory module (semiconductor device) NVMMD0 through the interface signal HDH_IF.
  • the write request (WQ) is input (N / 2) times.
  • the data included in each write request (WQ) is stored in consecutive addresses from “00000000” to “000000F” of the physical address PAD (NXPAD) in the nonvolatile memory device based on FIG. 11A. Written in the corresponding location.
  • a write request (WQ) having a sector count (SEC) value of 1 (512 bytes) is input (N / 2) times from the information processing device CPU_CP to the logical address area (LRNG2) of the memory module NVMMD0 through the interface signal HDH_IF.
  • SEC sector count
  • LRNG2 logical address area
  • the data included in each write request (WQ) is stored in consecutive addresses from “02800000” to “0280000F” of the physical address PAD (NXPAD) in the nonvolatile memory device based on FIG. 11A. Written in the corresponding location.
  • WQ write request
  • SEC sector count
  • LRNG1 logical address area
  • the write physical address table NXPADTBL is appropriately updated.
  • values such as the write physical address NXPAD, the number of erasures NXPERC, and the write layer number NXLYC are appropriately changed. Is done.
  • the value of the write layer number NXLYC in the write physical address table NXPADTBL1 is changed accordingly because the memory cell selection line LY is sequentially shifted in accordance with the first operation mode described in FIG.
  • the value of the write layer number NXLYC in the write physical address table NXPADTBL2 is not particularly changed according to the second operation mode described in FIG.
  • the write physical address table NXPADTBL can be updated using, for example, a period during which data is actually written to the phase change memory cell in the memory array.
  • FIG. 12A is a diagram showing a configuration example of the address conversion table stored in the random access memory of FIG. 1 and a state example after the initial setting
  • FIG. 12B is a diagram after the initial setting in the nonvolatile memory device of FIG. It is a figure which shows an example of a state.
  • the initial setting is performed, for example, by the control circuit MDLCT0 during the period T1 (immediately after power-on) in FIG.
  • the address conversion table LPTBL shown in FIG. 12A is for all logical addresses LAD, and for each logical address LAD, currently assigned physical address PAD, valid flag CPVLD of the physical address, and layer number of the physical address LYC is managed. After the initial setting, all physical addresses PAD for all logical addresses LAD are set to 0, valid flag CPVLD is set to 0 (invalid), and layer number LYC is set to “0”. As shown in FIG. 12B, in the nonvolatile memory devices NVM10 to NVM17, the data DATA stored in each physical address PAD is set to 0, and the logical address LAD and the data valid flag DVF corresponding to each physical address PAD are also set. Set to zero. The layer number LYC corresponding to each physical address PAD is set to “0”. The logical address LAD, the data valid flag DVF, and the layer number LYC are stored using a redundant area provided in advance in the nonvolatile memory device, for example.
  • LRNG is a logical address area, which indicates a range of logical addresses LAD in sector units (512 bytes).
  • CAP indicates a capacity value of logical data in a range defined by the logical address area LRNG.
  • the logical address area LRNG1 occupies a logical address LAD space of “0000_0000” to “007F_FFFF” in hexadecimal and has a capacity of 4 Gbytes.
  • the logical address area LRNG2 occupies a logical address space of “0080_0000” to “037F_FFFF” in hexadecimal and has a size of 32 Gbytes.
  • CHNCELL in the figure indicates the number of memory cells to which data is to be written among all the phase change memory cells CL0 to CLn in the chain memory array CY shown in FIG. 3B, for example. For example, as shown in FIGS. 13A and 13B, if CHNCELL is “18”, it indicates that writing is performed to “1” of “8” memory cells in the chain memory array CY. , CHNCELL is “88”, it indicates that writing is performed to “8” of “8” memory cells in the chain memory array CY. For example, as shown in FIG. 13C, if CHNCELL is “28”, it indicates that writing is performed to “2” of “8” memory cells in the chain memory array CY.
  • NVMMODE in the figure is “0”, it indicates that the write operation can be performed with the minimum erase data size and the minimum program data size equal when writing data to the nonvolatile memory device NVM. In the case of 1 ′′, it indicates that the write operation can be performed on the assumption that the minimum erase data size and the minimum program data size are different.
  • ERSSIZE indicates the minimum erase data size [bytes]
  • PRGSIZE indicates the minimum program data size [bytes].
  • NVMMODE is set to “0”, and the minimum erase data size (ERSSIZE) and the minimum program data size (PRGSIZE) are set. Both are of equal size, such as 512 bytes. In this case, the write operation can be performed at high speed.
  • NVMMODE is set to “1” as shown in FIG. 13C.
  • the minimum erase data size (ERSSIZE) is set to 512 kilobytes
  • the minimum program data size (PRGSIZE) is set to 4 kilobytes, thereby writing to the conventional NAND flash memory.
  • SDSIZE erase data size
  • PRGSIZE minimum program data size
  • TESTMODE in the figure is “1”
  • a test operation for confirming the retention performance of data stored in physically adjacent memory cells is performed immediately after power-on.
  • This test operation is performed using a test area (TESTAREA) that is prepared in advance to perform this test and includes a plurality of physically adjacent chain memory arrays CY. The test operation will be described below.
  • the plurality of physically adjacent chain memory arrays CY in the test area is not particularly limited, and there are 25 (5 chains ⁇ 5 chains), and CY [1,1] to CY [5,5] have [[ X, Y] array.
  • the variable resistance memory elements R of all the phase change memory cells in the 25 chain memory arrays CY [1,1] to CY [5,5] are put into a high resistance state ("0" is written).
  • To a low resistance state write “1”).
  • the same operation is performed with “0” and “1” reversed. That is, while “1” is written in the 25 chain memory arrays CY [1,1] to CY [5,5], “0” is written in the middle one chain memory array CY [3,3]. Then, the data of the peripheral chain memory array CY is read. Note that the number of the physically adjacent chain memory arrays CY in the test area (TESTAREA) is not limited to this value, but may be any value suitable for confirming the data holding performance. good.
  • TESTCELL information is information necessary for determining a continuous memory cell area (TAAREA) for performing testing.
  • TAREA continuous memory cell area
  • the value of the TESTCELL information may be programmed to a value suitable for confirming the data holding performance.
  • ECCCFLG in the figure indicates a data unit when performing ECC (Error Check and Correct).
  • ECC Error Check and Correct
  • ECC Error Check and Correct
  • ECC Error Check and Correct
  • ECC Error Check and Correct
  • a hard disk such as a hard disk or an SSD
  • reading and writing are performed in units of data of 512 bytes or more.
  • the cache memory data is read from and written to the main memory in line size units (32 bytes, 64 bytes, etc.).
  • ECC can be performed in different data units by ECCFLG, and the request to the memory module (semiconductor device) NVMMD0 can be flexibly handled.
  • the write method selection information WRTFLG in the figure indicates a write method at the time of writing.
  • writing is performed by the normal method
  • WRTFLG is 1
  • the inverted data is written
  • the write method selection information WRTFLG is 2
  • the write method selection information WRTFLG is 2
  • SSD configuration information SDCFG
  • SDCFG SSD configuration information
  • ⁇ Configuration example of write data> 14A is a diagram showing a configuration example of data written from the control circuit MDLCT0 to the nonvolatile memory devices NVM10 to NVM17 in the memory module NVMMD0 of FIG. 14B and 14C are diagrams illustrating a configuration example of the data writing layer information in FIG. 14A.
  • the write data (page data) PGDAT is composed of main data DArea (512 bytes) and redundant data RArea (16 bytes), although not particularly limited.
  • the redundant data RArea includes a data inversion flag INVFLG, a write flag WTFLG, an ECC flag ECCFLG, state information STATE, area information AREA, data write layer information LYN, ECC code ECC, bad block information BADBLK, and a spare area RSV.
  • the data inversion flag INVFLG indicates whether or not the main data DArea written by the control circuit MDLCT0 to the nonvolatile memory devices NVM10 to NVM17 is data obtained by inverting each bit of the original write data.
  • 0 is written to the data inversion flag INVFLG, it indicates that the data has been written without inverting each bit of the original main data.
  • 1 is written, each bit of the original main data is inverted. Indicates that the data has been written.
  • the write flag WTFLG indicates the writing method executed when the control circuit MDLCT0 writes the main data DArea to the nonvolatile memory devices NVM10 to NVM17.
  • 0 when 0 is written to WTFLG, it indicates that main data DArea has been written by a normal method, and when 1 is written to WTFLG, data obtained by inverting each bit of the original main data Indicates that has been written.
  • 2 When 2 is written to WTFLG, it indicates that the data is once read before the data is written, and then only the data that needs to be rewritten is written.
  • the ECC flag ECCFLG indicates how much the size of the main data DArea is generated when the control circuit MDLCT0 writes the main data DArea to the nonvolatile memory devices NVM10 to NVM17.
  • 0 when 0 is written to ECCFLG, it indicates that a code is generated for a data size of 512 bytes.
  • 1 When 1 is written to ECCFLG, a code is generated for a data size of 1024 bytes.
  • the ECC code ECC is data necessary for detecting and correcting an error in the main data DArea.
  • the ECC is generated by the control circuit MDLCT0 corresponding to the main data DArea when the control circuit MDLCT0 writes the main data DArea to the nonvolatile memory devices NVM10 to NVM17, and is written into the redundant data RArea.
  • the state information STATE indicates whether the main data DArea written to the nonvolatile memory devices NVM10 to NVM17 is valid, invalid, or erased. Although not particularly limited, when 0 is written in the state information STATE, the main data DArea is in an invalid state, and when 1 is written in the state information STATE, the main data DArea is in a valid state. When 3 is written in the state information STATE, it indicates that the main data DArea is in the erased state.
  • the area information AREA the data in which the main data DArea is written in the first physical address area PRNG1 or the second physical address area PRNG2 in the address map range (ADMAP) shown in FIG. This is information indicating whether data has been written.
  • the area information AREA value is 1, it indicates that the main data DArea has been written to the first physical address area PRNG1, and if the area information AREA value is 2, the main data DArea is the second physical address. Indicates that data has been written to the address area PRNG2.
  • the data write layer information LYN [n: 0] indicates which memory cell data is effectively written in the phase change memory cells CL0 to CLn in the chain memory array CY. It is information which shows. In the initial setting, LYN [n: 0] is set to zero. In this example, the case where the chain memory array CY includes eight phase change memory cells CL0 to CL7 is shown.
  • the data write layer information LYN is composed of 8 bits LYN [7: 0], and LYN [7] to LYN [0] correspond to the phase change memory cells CL7 to CL0, respectively. For example, when valid data is written to the phase change memory cell CL0, “1” is written to LYN [0], and “0” is written otherwise. For example, when valid data is written in the phase change memory cell CL1, “1” is written in LYN [1], and “0” is written otherwise. The same applies to the relationship between the phase change memory cells CL2 to CL7 and LYN [2] to LYN [7].
  • phase change memory cell CL0 of chain memory array CY In the example of FIG. 14B, since “1” is written to LYN [0] and “0” is written to LYN [7: 1], valid data is stored in phase change memory cell CL0 of chain memory array CY. Indicates that it has been written. In the example of FIG. 14C, “1” is written to LYN [0] and LYN [4], and “0” is written to LYN [7: 5] and LYN [3: 1]. It shows that valid data has been written to phase change memory cells CL0 and CL4 of CY.
  • bad block information BADBLK indicates whether or not the main data DArea written in the nonvolatile memory devices NVM10 to NVM17 can be used. Although not particularly limited, when 0 is written in the bad block information BADBLK, the main data DArea is usable, and when 1 is written, the main data DArea is unusable. For example, when error correction by ECC is possible, bad block information BADBLK is 0, and when error correction is impossible, bad block information BADBLK is 1.
  • the spare area RSV exists as an area that can be freely defined by the control circuit MDLCT0.
  • FIG. 15 is a diagram showing an example of an address map range (ADMAP) stored in the random access memory of FIG.
  • the address map range (ADMAP) is generated by the control circuit MDLCT0 using, for example, the SSD configuration information (SDCFG) shown in FIG. 13A stored in the NVM10 to NVM17 as described in FIG. It is stored in the random access memory RAM.
  • SDCFG SSD configuration information
  • FIG. 16 is a supplementary diagram of FIG. 15, and schematically shows an example of the arrangement of writable memory cells set by the control circuit MDLCT0 based on the SSD configuration information of FIG. 13A and the address map range (ADMAP) of FIG. It is shown.
  • FIG. 16 shows an arrangement example of one memory array ARY in the nonvolatile memory device.
  • the chain memory array CY shown in FIG. 4 or the like is arranged at the intersections of the word lines WL0 to WLk and the bit lines BL0 to BLi.
  • a range composed of the word lines WL0 to WLp and the bit lines BL0 to BLi is set as the first physical address area PRNG1, and the intersection “ ⁇ ” indicates among the plurality of memory cells included in the chain memory array. For example, it indicates that writing is performed in one memory cell.
  • a range composed of the word lines WLp + 1 to WLk and the bit lines BL0 to BLi is set as the second physical address region PRNG2, and “ ⁇ ” at the intersection is written in all of the plurality of memory cells included in the chain memory array. Indicates what will be done.
  • the testing area TAREA in FIG. 16 is a memory cell area connected to the bit lines BLj + 1 to BLj + 5, and includes 5 ⁇ number of word lines (k + 1).
  • the control circuit MDLCT0 defines the testing area TAREA based on the TESTCELL information value “5” of the SSD configuration information (SDCFG) and the address map range (ADMAP) information shown in FIG. 13A and the like. For example, two monitoring memory cells MONI1 and MONI2 are set in the testing area TAREA.
  • LAD is a logical address in units of 512-byte data input from the information processing device CPU_CP to the memory module NVMMD0.
  • PAD is a physical address, and is an address input from the control circuit MDLCT0 to the nonvolatile memory devices NVM10 to NVM17.
  • 512-byte main data DArea and 16-byte redundant data RArea are provided in one physical address PAD.
  • the control circuit MDLCT0 converts the logical address LAD into the physical address PAD and writes the data to the nonvolatile memory devices NVM10 to NVM17.
  • the logical address area LRNG1 occupies a logical address LAD space of “0000_0000” to “007F_FFFF” in hexadecimal and has a capacity of 4 Gbytes.
  • the first physical address area PRNG1 corresponding to the logical address area LRNG1 has a physical address PAD space of “0000_0000” to “04FF_FFFF” in hexadecimal.
  • the capacity of all memory cells in the physical address PAD space corresponding to the first physical address area PRNG1 is 32 Gbytes + 8 Gbytes for main data DArea and 1 Gbyte + 256 Mbytes for redundant data RArea.
  • the physical address PAD space in the first physical address area PRNG1 has a larger space than the logical address LAD space, and operates in the first operation mode described with reference to FIG.
  • the logical address area LRNG2 occupies a logical address LAD space of “0080_0000” to “037F_FFFF” in hexadecimal and has a size of 32 Gbytes.
  • the second physical address area PRNG2 corresponding to the logical address area LRNG2 has a physical address PAD space of “0500_0000” to “09FF_FFFF” in hexadecimal.
  • the capacity of all the memory cells existing in the physical address PAD space corresponding to the second physical address area PRNG2 is 32G bytes + 8G bytes for the main data DArea and 1G bytes + 256M bytes for the redundant data RArea.
  • the physical address PAD space in the second physical address area PRNG2 has a larger space than the logical address LAD space, and operates in the second operation mode described in FIG.
  • the logical boot area LBoot occupies the logical address LAD space of “038F_0000” to “038F_001F” in hexadecimal, and the physical boot area PBoot corresponding to this logical boot area LBoot is “0A00_0000” to “0AFF_001F” in hexadecimal. Physical address PAD space.
  • a boot program is stored in the physical boot area PBoot area. Furthermore, the boot program can be appropriately rewritten by the information processing device CPU_CP.
  • the logical configuration area LCfg occupies the logical address LAD space of “038F_0020” to “038F_003F” in hexadecimal, and the physical configuration area PCfg corresponding to this logical configuration area LCfg is “0A00_0020” to “0A00_0020” to It has a physical address PAD space of “0AFF — 003F”.
  • SSD configuration information SDCFG
  • the SSD configuration information (SDCFG) can be appropriately rewritten by the information processing device CPU_CP.
  • the allowable number of rewrites using the logical address area LRNG1 is This is ten times the allowable number of rewrites using the logical address area LRNG2, and the life can be extended. Further, since writing is performed to only some (for example, one) of the eight memory cells included in the chain memory array, high-speed writing can be realized.
  • the second physical address area PRNG2 of the memory module (semiconductor device) NVMMD0 has the same size as the logical address area LRNG2, the capacity can be increased compared with the case where the logical address area LRNG1 is used. Furthermore, since the boot program and SSD configuration information (SDCFG) can be programmed as appropriate, the memory module NVMMD0 can flexibly cope with the required life and performance.
  • SDCFG boot program and SSD configuration information
  • FIG. 20 is a flowchart illustrating an example of a detailed write processing procedure performed in the memory module NVMMD0 when a write request (WREQ01) is input from the information processing device CPU_CP in FIG. 1 to the memory module NVMMD0.
  • the processing contents of the information processing circuit MNGER of FIG. 2 are mainly shown, and the information processing circuit MNGER is not limited in particular, but for each size of the 512-byte main data DArea and the 16-byte redundant data RArea, Writing is performed to the nonvolatile memory devices NVM10 to NVM17 in correspondence with physical addresses.
  • the interface circuit HOST_IF in FIG. 2 takes out clock information embedded in the write request (WQ01), converts the write request (WQ01) converted into serial data into parallel data, and transfers the parallel data to the buffer BUF0 and the information processing circuit MNGER. (Step 1).
  • the write physical address table NXPADTBL2 is referred to.
  • this table is stored in the write physical address tables NXPTBL1 and NXPTBL2 in FIG.
  • Step 5 is executed, and if different, Step 11 is executed.
  • the write data (WDATA0) is written as the main data DArea shown in FIG. 14A, and the data inversion flag INVFLG, the write flag WTFLG, the ECC flag ECCFLG, the state information STATE, the data write layer information LYN, ECC as the redundant data RArea.
  • the write layer number NXLYC read from the write physical address table NXPADTBL1 is “10”
  • the main data DArea (write data (WDATA0)) and the redundant data RArea are stored in each chain memory array CY.
  • WDATA0 write data
  • the redundant data RArea are stored in each chain memory array CY.
  • “0” is written in the data write layer information LYN [7: 1] in the redundant data RArea in FIG. 14, and “1” is written in the data write layer information LYN [0].
  • the write layer number NXLYC read from the write physical address table NXPADTBL2 is “00”
  • the main data DArea (write data (WDATA0)) and the redundant data RArea are all phases in each chain memory array CY.
  • Data is written to the change memory cells CL0 to CLn. Further, “1” is written to the data write layer information LYN [7: 0] in the redundant data RArea.
  • the information processing circuit MNGER executes Step 5 described above.
  • Step 6 the information processing circuit MNGER and / or the non-volatile memory devices NVM10 to NVM17 check whether the write data (WDATA0) has been written correctly. If it is correctly written, Step 7 is executed, and if it is not correctly written, Step 12 is executed. In Step 12, the information processing circuit MNGER and / or the non-volatile memory devices NVM10 to NVM17 check whether the number of verify checks (Nverify) for checking whether the write data (WDATA0) is correctly written is equal to or less than the set number (Nvr). To do. If the number of verify checks (Nverify) is less than or equal to the set number (Nvr), Step 5 and Step 6 are executed again.
  • Nverify the number of verify checks
  • Step 9 the information processing circuit MNGER determines whether writing to all the write physical addresses NXPAD stored in the write physical address table NXPADTBL is completed. If writing to all the write physical addresses NXPAD stored in the write physical address table NXPADTBL is completed, Step 10 is performed, and if not completed, a new write request from the information processing device CPU_CP to the memory module NVMMD0 is awaited.
  • the information processing circuit MNGER updates the physical segment table PSEGTBL (FIG. 10), for example, when writing to all the write physical addresses NXPAD stored in the write physical address table NXPADTBL is completed. That is, the physical segment table PSEGTBL is updated when all the entries in the write physical address table NXPADTBL are used up, and the write physical address table NXPADTBL is also updated using this, as will be described in detail in FIG.
  • the information processing circuit MNGER refers to the physical address valid flag PVLD and the erase count PERC in the physical address table PADTBL. Then, for a physical address for which the valid flag PVLD is 0 (invalid) in the physical address table PADTBL, for each physical segment address SGAD, the total invalid physical address TNIPA, the maximum number of erasures MXERC, and its invalid physical offset address MXIPAD, minimum erase count MNERRC, and its invalid physical offset address MNIPAD are updated.
  • the valid flag PVLD is 1 (valid) in the physical address table PADTBL
  • the total valid physical address TNVPA the maximum number of erasures MXERC and its valid physical offset address MXVPAD, minimum erase count MNERRC and its valid physical offset address MNVPAD are updated.
  • the information processing circuit MNGER updates the write physical address table NXPADTBL.
  • a write request from the information processing device CPU_CP to the memory module NVMMD0 is awaited.
  • the information processing circuit MNGER uses the write physical address table NXPADTBL when writing to the nonvolatile memory devices NVM10 to NVM17. For example, the number of erasures from the physical address table PADTBL every time writing is performed. Compared with the case of searching for a small number of physical addresses, a high-speed write operation can be realized. Further, as shown in FIG. 2, when a plurality of write physical address tables NXPTBL1 and NXPTBL2 are mounted, each table can be managed and updated independently, so that a high-speed write operation can also be realized. Become.
  • the write physical address table NXPTBL1 is updated while the write physical address table NXPTBL1 is being used, and the NXPTBL2 is updated when the NXPTBL1 is used up, and the NXPTBL1 is updated while the NXPTBL2 is being used. It becomes possible.
  • FIG. 21 is a flowchart showing an example of the update method in the write physical address table of FIGS. 11A and 11B.
  • the information processing circuit MNGER writes N / 2 pieces of entry numbers ENUM from 0 to (N / 2-1) in the write physical address table NXPADTBL.
  • a table NXPADTBL1 is used, and N / 2 entries having an entry number EMUM of (N / 2) to (N-1) are managed as a write physical address table NXPADTBL2.
  • the physical address PAD from “0000 — 0000” to “04FF_FFFF” indicates the first physical address area PRNG1
  • the second physical address region PRNG2 Accordingly, the range of the physical segment address SGA in the first physical address area PRNG1 is “0000” to “04FF”, and the range of the physical segment address SGA in the second physical address area PRNG2 is “0500” to “09FF”.
  • the information processing circuit MNGER uses the write physical address table NXPADTBL1 for the physical address PAD in the range of the first physical address area PRNG1, updates it, and sets the physical address PAD in the range of the second physical address area PRNG2.
  • the write physical address table NXPADTBL2 is used and updated. In order to update the write physical address table NXPADTBL, first the physical segment address is determined, and then the physical offset address in the determined physical segment address is determined. As shown in FIG.
  • the information processing circuit MNGER first refers to the physical segment table PSEGTBL1 of the random access memory RAM, and for each physical segment address SGAD, the total number of invalid physical addresses (TNIPA) described above, The physical offset address (MNIPAD) having the minimum erase count and the erase count (MNERC) are read (Step 21).
  • a physical segment address SGAD in which the total number of invalid physical addresses (TNIPA) for each physical segment address SGAD is larger than the number N registered in the write physical address table NXPADTBL is selected (Step 22).
  • the minimum erase count value (MNERC) for each selected physical segment address SGAD is compared, and the minimum value (MNERCmn) among the minimum erase count values is obtained (Step 23).
  • the physical segment address (SGADmn) having the minimum value (MNERCmn) and its physical offset address (MNIPADmn) are determined as first candidates to be registered in the write physical address table NXPADTBL (Step 24).
  • the size of the physical address space should be at least larger than the size of the address that can be registered in the write physical address table NXPADTBL than the size of the logical address space.
  • the information processing circuit MNGER refers to the physical address table PADTBL (FIG. 9) and randomly determines the erase count PERC value corresponding to the physical offset address PPAD that is the current candidate in the physical segment address (SGADmn) described above. Read from the access memory RAM and compare with the erase count threshold ERCth (Step 25). Step 25 is a part of the loop processing, and at the first time, the physical offset address (MNIPADmn) described above becomes a candidate for the physical offset address PPAD. When the erase count PERC value is equal to or less than the erase count threshold ERCth, the information processing circuit MNGER determines the physical offset address PPAD that is currently a candidate as a registration target, and performs Step 26.
  • the information processing circuit MNGER temporarily excludes the physical offset address PPAD that is currently a candidate from the candidates, and performs Step 32.
  • the information processing circuit MNGER refers to the physical address table PADTBL, and the number of invalid physical offset addresses (Ninv) having an erase count equal to or smaller than the erase count threshold ERCth in the physical segment address (SGADmn) described above is as follows. It is determined whether the write physical address table NXPADTBL is smaller than the number N of addresses that can be registered (Ninv ⁇ N). If it is small, Step 33 is performed. If it is large, Step 34 is performed.
  • Step 34 the information processing circuit MNGER performs an operation on the physical offset address PPAD that is the current candidate, generates a physical offset address PPAD that is a new candidate, and executes Step 25 again.
  • the p-value is added to the current physical offset address PPAD to obtain a new candidate physical offset address PPAD.
  • the information processing circuit MNGER generates a new erase count threshold ERCth obtained by adding a certain value alpha ⁇ to the erase count threshold ERCth, and executes Step 25 again.
  • Step 26 it is checked whether or not the physical offset address PPAD to be registered through Step 25 is an address in the first physical address area PRNG1. If the registered physical offset address PPAD is an address in the first physical address area PRNG1, Step 27 is executed, and if it is not an address in the first physical address area PRNG1 (that is, in the second physical address area PRNG2) If it is an address, execute Step 28.
  • Step 27 the information processing circuit MNGER registers, as the write physical address NXPAD, an address including the physical segment address (SGADmn) described above in the physical offset address PPAD to be registered in the write physical address table NXPADTBL1.
  • the valid flag NXPVLD value (in this case, 0) of the write physical address NXPAD is registered
  • the erase count (PERC) value of the write physical address NXPAD is registered as the erase count NXPERC
  • the write A value obtained by adding 1 to the current layer number LYC of the physical address NXPAD is registered as a new layer number NXLYC.
  • N / 2 sets can be registered, and the entry numbers ENUM are sequentially registered in ascending order.
  • the maximum value of the layer number LYC (NXLYC) is n when (n + 1) phase change memory cells are included in the chain memory array CY as shown in FIG. 3B and the like.
  • the layer number NXLYC “n”.
  • the new layer number LYC (NXLYC) becomes 0. Since writing to the non-volatile memory devices NVM10 to NVM17 is performed using the write physical address table NXPADTBL, the layer number LYC (NXLYC) is sequentially shifted when the table is updated in this manner, as shown in FIG. The first operation mode described in the above can be realized.
  • Step 28 the information processing circuit MNGER registers, as the write physical address NXPAD, an address including the physical segment address (SGADmn) described above in the physical offset address PPAD to be registered in the write physical address table NXPADTBL2.
  • the valid flag NXPVLD value in this case, 0
  • the erase count (PERC) of the write physical address NXPAD and the current layer number LYC are set to the erase count NXPERC and the layer Register as number NXLYC.
  • N / 2 sets can be registered, and the entry numbers ENUM are sequentially registered in ascending order.
  • the number of registered groups in the write physical address tables NXPADTBL1 and NXPADTBL2 can be arbitrarily set by the information processing circuit MNGER, and is preferably set so that the write speed to the nonvolatile memory devices NVM10 to NVM17 is maximized.
  • Step 29 the information processing circuit MNGER checks whether or not registration has been completed for all sets (all entry numbers) of the write physical address table NXPADTBL1. If registration of all the groups is not completed, Step 32 is executed, and if registration of all the groups is completed, Step 30 is executed. In the next Step 30, the information processing circuit MNGER checks whether or not the registration of all the sets in the write physical address table NXPADTBL2 has been completed. If the registration of all the sets has not been completed, Step 32 is executed. If the registration of all the groups has been completed, the update of the write physical address table NXPADTBL is completed (Step 31).
  • a physical address segment having a physical address with the smallest number of erasures is determined (Steps 21 to 24), and the smallest physical address in the physical address segment is set as a starting point.
  • physical addresses whose number of erasures is equal to or less than a predetermined threshold are sequentially extracted (Step 25, Steps 32 to 34).
  • the threshold value of the number of erasures is increased stepwise (Step 33) until the number of extractions satisfies the predetermined number of registrations (Step 32, Step 29, 30), physical addresses are sequentially extracted in the same manner (Steps 25 and 34).
  • wear leveling dynamic wear leveling
  • FIG. 22A is a diagram illustrating an example of a correspondence relationship between a logical address, a physical address, and an in-chip address in the nonvolatile memory device assigned to the first physical address region PRNG1 in FIG. 15 and the like.
  • FIG. 22B is a diagram illustrating an example of a correspondence relationship between the logical address, the physical address, and the in-chip address in the nonvolatile memory device assigned to the second physical address area PRNG2 in FIG. 15 and the like.
  • 22A and 22B show a logical address LAD, a physical address PAD, a physical address CPAD, a chip address CHIPA [2: 0] of the nonvolatile memory devices NVM10 to NVM17, and a bank address BK [1 in each chip. : 0], the correspondence relationship between the row address ROW and the column address COL is shown. Further, the correspondence between the layer number LYC and the column address COL, the correspondence between the row address ROW and the word line WL, the correspondence between the column address COL and the bit line BL, the chain memory array selection line SL, and the memory cell selection line LY. Are shown respectively.
  • the non-volatile memories NVM10 to NVM17 have eight chips, and the one-chip non-volatile memory device has two chain memory array selection lines SL, and one chain memory array CY has eight memories. Assume that there are a cell and eight memory cell selection lines LY. In addition, it is assumed that one memory bank BK has 528 memory arrays ARY, and one chain memory array CY is selected by one memory array ARY. That is, 528 chain memory arrays CY are simultaneously selected in one memory bank BK. There are four memory banks. In the first physical address area PRNG1 in FIG. 22A, data is held in only one memory cell among the eight memory cells in one chain memory array CY, and the second physical address area in FIG. 22B. In PRNG2, data is held in eight memory cells of eight memory cells in one chain memory array CY.
  • the address allocation shown in FIGS. 22A and 22B is performed by, for example, the information processing circuit MNGER in FIG. 22A, when the information processing circuit MNGER of FIG. 2 writes data to the nonvolatile memory devices NVM10 to NVM17, the layer number NXLYC (LYC [2: 0]), the physical address NXPAD (PAD [31: 0]), and the physical address CPAD [2: 0].
  • the physical address PAD [31: 0] stored in the address translation table LPTBL (FIG. 12A) and the layer number LYC [2: 0] of the physical address PAD are stored.
  • the layer number LYC [2: 0] corresponds to the column address COL [2: 0], and the column address COL [2: 0] corresponds to the memory cell selection line LY [2: 0]. .
  • the value of the layer number LYC [2: 0] becomes the value of the memory cell selection line LY [2: 0], data is written to the memory cell specified by the layer number LYC [2: 0], and the layer number Data is read from the memory cell specified by LYC [2: 0].
  • the physical address CPAD [0] corresponds to the column address COL [3], and the column address COL [3] corresponds to the chain memory array selection line SL [0].
  • the physical address CPAD [2: 1] corresponds to the column address COL [5: 4], and the column address COL [5: 4] corresponds to the bit line BL [1: 0].
  • the physical address PAD [c + 0: 0] corresponds to the column address COL [c + 6: 6], and the column address COL [c + 6: 6] corresponds to the bit line BL [c: 2].
  • the physical address PAD [d + c + 1: c + 1] corresponds to the row address ROW [d + c + 7: c + 7], and the row address ROW [d + c + 7: c + 7] corresponds to the word line WL [d: 0].
  • the physical address PAD [d + c + 3: d + c + 2] corresponds to the bank address BK [d + c + 9: d + c + 8], and the bank address BK [d + c + 9: d + c + 8] corresponds to the bank address BK [1: 0].
  • the physical address PAD [d + c + 6: d + c + 4] corresponds to the chip address CHIPA [d + c + 12: d + c + 10]
  • the chip address CHIPA [d + c + 12: d + c + 10] corresponds to the chip address CHIPA [2: 0].
  • the physical address PAD [d + c + 6: d + c + 4] is 3
  • the physical address PAD [d + c + 3: d + c + 2] is 2
  • the physical address PAD [d + c + 1: c + 1] is 8
  • the physical address CPAD [c + 0: 0] is 0, and the physical address CPAD
  • [2: 1] is 0, the physical address CPAD [0] is 0, and the layer number LYC [2: 0] is 0.
  • the information processing circuit MNGER shown in FIG. 2 does not change the value of the layer number LYC and the value of the physical address PAD, and changes the physical address CPAD [2: 0] value by 0 from 0 to 7 by +1. Data is written 528 bits at a time, and a total of 528 bytes of data is written.
  • the information processing circuit MNGER in FIG. 2 does not change the value of the layer number LYC and the value of the physical address PAD, but the physical address CPAD. [2: 0] The value is changed by +1 from 0 to 7, and data is read out from each address by 528 bits, and data of a total of 528 bytes is read out.
  • FIG. 3A four bit lines BL are sequentially selected for one word line WL for each of the memory arrays ARY0 to ARY 527, and as shown in FIG. Two chain memory arrays CY located at the intersections of WL and bit lines BL and selected by the chain memory array selection line SL are selected. However, at this time, one phase change memory cell is selected in each chain memory array CY.
  • the physical address NXPAD (PAD [31: 0]) stored in the write physical address table NXPADTBL2 and The physical address CPAD [2: 0] is associated with the addresses of the nonvolatile memories NVM10 to NVM17.
  • the physical address PAD [31: 0] and physical address CPAD [2: 0] stored in the address conversion table LPTBL and the nonvolatile memory devices NVM10 to NVM17 are stored. Corresponds to the address.
  • the physical address CPAD [2: 0] corresponds to the column address COL [2: 0]
  • the column address COL [2: 0] corresponds to the memory cell selection line LY [2: 0].
  • the value of the physical address CPAD [2: 0] becomes the value of the memory cell selection line LY [2: 0]
  • data is written to the memory cell specified by the physical address CPAD [2: 0]
  • the physical address CPAD Data is read from the memory cell specified by [2: 0].
  • the physical address PAD [0] corresponds to the column address COL [3], and the column address COL [3] corresponds to the chain memory array selection line SL [0].
  • the physical address PAD [a + 1: 1] corresponds to the column address COL [a + 4: 4], and the column address COL [a + 4: 4] corresponds to the bit line BL [a: 0].
  • the physical address PAD [b + a + 2: a + 2] corresponds to the row address ROW [b + a + 5: a + 5], and the row address ROW [b + a + 5: a + 5] corresponds to the word line WL [b: 0].
  • the physical address PAD [b + a + 4: b + a + 3] corresponds to the bank address BK [b + a + 7: b + a + 6], and the bank address BK [b + a + 7: b + a + 6] corresponds to the bank address BK [1: 0].
  • the physical address PAD [b + a + 7: b + a + 5] corresponds to the chip address CHIPA [b + a + 10: b + a + 8], and the chip address CHIPA [b + a + 10: b + a + 8] corresponds to the chip address CHIPA [2: 0].
  • the physical address PAD [b + a + 7: b + a + 5] is 3
  • the physical address PAD [b + a + 4: b + a + 3] is 2
  • the physical address PAD [b + a + 2: a + 2] is 8
  • the physical address PAD [a + 1: 1] is 0, and the physical address PAD It is assumed that [0] is 0 and the physical address CPAD [2: 0] is 0.
  • the information processing circuit MNGER in FIG. 2 does not change the value of the physical address PAD, changes the value of the physical address CPAD [2: 0] by 1 from 0 to 7 and increments 528 bits of data to each address. Write, write a total of 528 bytes of data.
  • the information processing circuit MNGER in FIG. 2 does not change the value of the physical address PAD, and changes the physical address CPAD [2: 0] value from 0 to The data is changed by +1 up to 7 and data is read out from each address by 528 bits, and a total of 528 bytes of data is read out.
  • one bit line BL is selected for one word line WL for each of the memory arrays ARY0 to ARY527, and as shown in FIG.
  • one of the two chain memory arrays CY selected by the chain memory array selection line SL at each intersection of the bit line BL and the bit line BL.
  • eight phase change memory cells are selected in each chain memory array CY.
  • FIG. 22C is a diagram illustrating an example of a change in the physical address PAD and the physical address CPAD when the information processing circuit MNGER in FIG. 2 performs data writing or data reading to the nonvolatile memory device.
  • Step 45 the information processing circuit MNGER checks whether the value of the variable q is n or more (Step 45). If the value of the variable q is smaller than n, a new physical address CPAD obtained by adding 1 to the physical address CPAD. (Step 47), Step 43 is executed again, and then Step 44 is executed. If the value of the variable q is n or more, the sector count SEC is decreased by one, the value of the variable q is set to 0 (Step 46), and Step 51 is executed next. In Step 51, it is checked whether the sector count SEC value is 0 or less.
  • Step 52 If the sector count SEC value is not 0 or less, a new physical address PAD obtained by adding 1 to the physical address PAD is obtained (Step 52), and Step 42 is again performed. Return to and continue processing. If the sector count SEC value is 0 or less, data writing or data reading is completed (Step 53).
  • Step 48 the information processing circuit MNGER performs address conversion shown in FIG. 22B (Step 48), and performs data writing to and data reading from the nonvolatile memory device (Step 49).
  • Step 50 it is checked whether the value of the variable q is equal to or greater than r (Step 50). If the value of the variable q is smaller than r, a new physical address CPAD obtained by adding 1 to the physical address CPAD is obtained (Step 47). Step 48 is executed again, and then Step 49 is executed.
  • Step 46 If the value of the variable q is greater than or equal to r, Step 46 and subsequent steps are executed. If 1 is added to the physical address CPAD in Step 47, the memory cell selection line LY (that is, the position of the memory cell in the chain memory array CY) changes as can be seen from FIG. 22B.
  • 23A and 23B show an example of an update method of the address translation table LPTBL and a data update method of the nonvolatile memory device when the control circuit MDLCT0 of FIG. 1 writes data to the first physical address area PRNG1 of the nonvolatile memory device.
  • the address conversion table LPTBL is a table for converting the logical address LAD input from the information processing device CPU_CP to the control circuit MDLCT0 into the physical address PAD of the nonvolatile memory device.
  • the address conversion table LPTBL includes a physical address PAD corresponding to the logical address LAD, a valid flag CPVLD of the physical address, and a layer number LYC.
  • the address conversion table LPTBL is stored in the random access memory RAM.
  • data DATA corresponding to the physical address PAD, a logical address LAD, a data valid flag DVF, and a layer number LYC are stored.
  • FIG. 23A shows a state after the write requests WQ0, WQ1, WQ2, and WQ3 to the logical address area LRNG1 are input from the information processing device CPU_CP to the control circuit MDLCT0 after the time T0. Specifically, the address conversion table LPTBL and the address, data, and valid flag stored in the non-volatile memory device at time T1 after the data of these write requests is written to the first physical address area PRNG1 of the non-volatile memory device. And the layer number LYC is shown.
  • the information processing circuit MNGER sequentially reads the write requests WQ0, WQ1, WQ2, and WQ3 stored in the buffer BUF0. Subsequently, since the logical address values (LAD) of the write requests WQ0, WQ1, WQ2, and WQ3 are 0, 1, 2, and 3, respectively, the information processing circuit MNGER sends information corresponding to these through the memory control circuit RAMC. Read from the address conversion table LPTBL stored in the random access memory RAM. That is, the physical address (PAD) value, the valid flag (CPVLD) value, and the layer number LYC are read from addresses 0, 1, 2, and 3 of the logical address LAD of the address conversion table LPTBL.
  • PAD physical address
  • CPVLD valid flag
  • LYC Layer number LYC
  • the information processing circuit MNGER reads the write physical address values (NXPAD) and the layer number NXLYC stored from the 0th to the 3rd of the entry number ENUM of the write physical address table NXPADTBL1, and reads the 0 address of the logical address LAD. Assign to address 1, address 2, and address 3, respectively.
  • the write physical address values (NXPAD) stored in the entry numbers ENUM from 0 to 3 are 0, 1, 2, and 3, respectively, and the layer number NXLYC is 0 and 0, respectively. , 0, 0.
  • the information processing circuit MNGER generates ECC codes ECC0, 1, 2, and 3 for the write data DATA0, 1, 2, and 3 of the write requests WQ0, 1, 2, and 3, respectively, and the data format shown in FIG.
  • the write data WDATA0, 1, 2, and 3 to the nonvolatile memory device are generated according to the above. That is, the write data WDATA0 is composed of main data DArea0 composed of write data (DATA0) and redundant data RArea0 corresponding thereto, and the write data WDATA1 is composed of main data DArea1 composed of write data (DATA1) and redundant data RArea1 corresponding thereto.
  • the write data WDATA2 is composed of main data DArea2 composed of write data (DATA2) and redundant data RArea2 corresponding thereto
  • the write data WDATA3 is composed of main data DArea3 composed of write data (DATA3) and corresponding redundant data. It is composed of RArea3.
  • the write data WDATA0, 1, 2, and 3 are written to the four physical addresses of the nonvolatile memory device by the information processing circuit MNGER.
  • the redundant data RArea 0, 1, 2, and 3 include ECC codes ECC0, 1, 2, and 3, respectively.
  • the area information value (AREA) is 1, and if the write request is for the logical address area LRNG2, the area information value (AREA) is 2.
  • the layer number NXLYC value read from the write physical address table NXPADTBL1 is 0, LYN [n: 1] is 0 and LYN [0] is 1 in the data write layer information LYN [n: 0]. It indicates that data is written to phase change memory cell CL0 in chain memory array CY.
  • FIG. 23B shows a state after the write requests WQ4, WQ5, WQ6, WQ7, WQ8, and WQ9 are input from the information processing device CPU_CP to the control circuit MDLCT0 after time T1. Specifically, at time T2 after the data of these write requests is written to the first physical address area PRNG1 of the nonvolatile memory device, the address conversion table LPTBL and the address, data, and A valid flag is shown.
  • the information processing circuit MNGER sequentially reads the write requests WQ4, WQ5, WQ6, WQ7, WQ8 and WQ9 stored in the buffer BUF0. Subsequently, the information processing circuit MNGER generates write data WDATA4, 5, 6, 7, 8, and 9 corresponding to the write requests WQ4, 5, 6, 7, 8, and 9, respectively, according to the data format shown in FIG. .
  • the write data WDATA4 is composed of main data DArea4 composed of write data DATA4 and redundant data RArea4
  • the write data WDATA5 is composed of main data DArea5 composed of write data DATA5 and redundant data RArea5.
  • the write data WDATA6 is composed of main data DArea6 composed of write data DATA6 and redundant data RArea6, and the write data WDATA7 is composed of main data DArea7 composed of write data DATA7 and redundant data RArea7.
  • the write data WDATA8 is composed of main data DArea8 composed of write data DATA8 and redundant data RArea8, and the write data WDATA9 is composed of main data DArea9 composed of write data DATA9 and redundant data RArea9.
  • the write data WDATA4, 5, 6, 7, 8, and 9 are written to the six physical addresses of the nonvolatile memory device by the information processing circuit MNGER.
  • the information processing circuit MNGER responds accordingly.
  • the address conversion table LPTBL stored in the random access memory RAM through the memory control circuit RAMC. That is, the physical address value (PAD), valid flag value (CPVLD), and layer number LYC are read from address 0, address 1, address 4, address 5, address 2, and address 3, respectively, of the logical address LAD of the address conversion table LPTBL. It's out.
  • the physical address value (PAD) at address 0 of the logical address LAD is 0, the valid flag value (CPVLD) is 1, the layer number LYC is 0, and the logical address LAD is addressed to address 0. It is necessary to invalidate the data at address 0 of the physical address PAD that has already been written with the write request WQ4. Therefore, the information processing circuit MNGER sets the valid flag value (DVF) at address 0 of the physical address PAD in the nonvolatile memory device to 0 (101 in FIG. 23A ⁇ 111 in FIG. 23B). Similarly, in FIG.
  • the physical address value (PAD) at address 1 of the logical address LAD is 1
  • the valid flag value (CPVLD) is 1
  • the layer number LYC is 0, and 1 of the physical address PAD is associated with the write request WQ5.
  • the address data needs to be invalidated. Therefore, the information processing circuit MNGER sets the effective flag value (DVF) at address 1 of the physical address PAD to 0 (102 in FIG. 23A ⁇ 112 in FIG. 23B).
  • the physical address value (PAD) at address 4 of the logical address LAD associated with the write request WQ6 is 0, the valid flag value (CPVLD) is 0, and the layer number LYC is 0. It can be seen that the physical address PAD is not assigned to address 4 of the address LAD.
  • the physical address value (PAD) at address 5 of the logical address LAD associated with the write request WQ7 is 0, the valid flag value (CPVLD) is 0, the layer number LYC is 0, and the logical address LAD is 5 It can be seen that the physical address PAD is not assigned to the address.
  • the information processing circuit MNGER sets the valid flag value (DVF) at address 2 of the physical address PAD to 0 (103 in FIG. 23A ⁇ 113 in FIG. 23B).
  • the physical address value (PAD) at address 3 of the logical address LAD is 3
  • the valid flag value (CPVLD) is 1
  • the layer number LYC is 0,
  • the physical address PAD is 3 according to the write request WQ9.
  • the address data needs to be invalidated. Therefore, the information processing circuit MNGER sets the valid flag value (DVF) at address 6 of the physical address PAD to 0 (104 in FIG. 23A ⁇ 114 in FIG. 23B).
  • the information processing circuit MNGER reads the write physical address values (NXPAD) and the layer number NXLYC stored in the number 4 to 9 of the entry number ENUM of the write physical address table NXPADTBL1, and reads the address 0 of the logical address LAD. Assign to address 1, address 4, address 5, address 2, and address 3, respectively.
  • the write physical address values (NXPAD) stored in the entry numbers ENUM from No. 4 to No. 9 are 4, 5, 6, 7, 8, and 9, respectively, and the layer number NXLYC is 1, respectively. Let 1, 1, 1, 1 and 1 be.
  • 24A and 24B show an example of a method for updating the address conversion table LPTBL and a data updating method for the nonvolatile memory device when the control circuit MDLCT0 of FIG. 1 writes data to the second physical address area PRNG2 of the nonvolatile memory device.
  • FIG. Here, as in the case of FIGS. 23A and 23B, the state of the address conversion table LPTBL and the nonvolatile memory device NVM is shown.
  • the address conversion table LPTBL includes a physical address PAD corresponding to the logical address LAD, a valid flag CPVLD of the physical address, and a layer number LYC.
  • the address conversion table LPTBL is stored in the random access memory RAM.
  • data DATA corresponding to the physical address PAD, a logical address LAD, a data valid flag DVF, and a layer number LYC are stored.
  • all the layer numbers LYC are “0”, they are omitted from the drawing.
  • FIG. 24A shows a state after the write requests WQ0, WQ1, WQ2, and WQ3 to the logical address area LRNG2 are input from the information processing device CPU_CP to the control circuit MDLCT0 after the time T0. Specifically, the address conversion table LPTBL and the address, data, and data stored in the nonvolatile memory device at time T1 after the data of these write requests are written to the second physical address area PRNG2 of the nonvolatile memory device. A valid flag is shown.
  • the interface circuit HOST_IF transfers these write requests to the buffer BUF0.
  • the information processing circuit MNGER sequentially reads the write requests WQ0, WQ1, WQ2, and WQ3 stored in the buffer BUF0.
  • the information processing circuit MNGER refers to the address conversion table LPTBL stored in the random access memory RAM through the memory control device RAMC, and reads various information corresponding to the write requests WQ0, 1, 2, and 3.
  • the physical address value (PAD) and the valid flag CPVLD are read from the addresses “800000”, “800001”, “800002”, and “800003” of the logical address LAD of the address conversion table LPTBL, respectively.
  • write data WDATA0 is composed of main data DArea0 composed of write data DATA0 and its redundant data RArea0
  • write data WDATA1 is composed of main data DArea1 composed of write data DATA1 and its redundant data RArea1.
  • the write data WDATA2 is composed of main data DArea2 composed of the write data DATA2 and its redundant data RArea2
  • the write data WDATA3 is composed of main data DArea3 composed of the write data DATA3 and its redundant data RArea3.
  • the write data WDATA0, 1, 2, and 3 are written to the four physical addresses of the nonvolatile memory device by the information processing circuit MNGER.
  • the information processing circuit MNGER reads the write physical addresses NXPAD stored in the write physical address table NXPADTBL2 from the entry numbers ENUM, for example, Nos. 16 to 19 in response to the write requests WQ0 to WQ3, and reads them. Assign to a logical address.
  • the write physical address values (NXPAD) are “2800000”, “2800001”, “2800002”, and “2800003”, respectively, and the information processing circuit MNGER converts these into “800000” of the logical address LAD. “Address”, “800001” address, “800002” address and “800003” address are assigned respectively.
  • the information processing circuit MNGER writes to the nonvolatile memory devices NVM10 to NVM17 through the arbitration circuit ARB and the memory control circuits NVCT10 to NVCT17 according to the write physical address value (NXPAD).
  • FIG. 24B shows a state after the write requests WQ4, WQ5, WQ6, WQ7, WQ8, and WQ9 are input from the information processing device CPU_CP to the control circuit MDLCT0 after time T1. Specifically, the address conversion table LPTBL and the address, data, and data stored in the nonvolatile memory device at time T2 after the data of these write requests are written to the second physical address area PRNG2 of the nonvolatile memory device. A valid flag is shown.
  • the interface circuit HOST_IF transfers these write requests to the buffer BUF0.
  • the information processing circuit MNGER sequentially reads the write requests WQ4, WQ5, WQ6, WQ7, WQ8 and WQ9 stored in the buffer BUF0. Subsequently, the information processing circuit MNGER follows the data format shown in FIG. 14 to write data WDATA4, 5, 6, 7, to the nonvolatile memory device corresponding to the write requests WQ4, 5, 6, 7, 8, and 9, respectively. 8 and 9 are generated.
  • the write data WDATA4 is composed of main data DArea4 composed of the write data DATA4 and its redundant data RArea4, and the write data WDATA5 is composed of main data DArea5 composed of the write data DATA5 and its redundant data RArea5.
  • the write data WDATA6 is composed of main data DArea6 composed of write data DATA6 and its redundant data RArea6, and the write data WDATA7 is composed of main data DArea7 composed of write data DATA7 and its redundant data RArea7.
  • Write data WDATA8 is composed of main data DArea8 composed of write data DATA8 and its redundant data RArea8, and write data WDATA9 is composed of main data DArea9 composed of write data DATA9 and its redundant data RArea9.
  • the write data WDATA4, 5, 6, 7, 8, and 9 are written to the six physical addresses of the nonvolatile memory device by the information processing circuit MNGER.
  • the information processing circuit MNGER refers to the address conversion table LPTBL stored in the random access memory RAM through the memory control circuit RAMC, and various information corresponding to the write requests WQ4, 5, 6, 7, 8, and 9. Respectively.
  • the physical addresses PAD and the addresses “800,000”, “800001”, “800004”, “800005”, “800002”, and “800003” of the logical address LAD of the address translation table LPTBL are respectively Read the valid flag CPVLD.
  • the physical address value (PAD) at the address “800000” of the logical address LAD is “2800000”
  • the valid flag value (CPVLD) is 1, and the logical address LAD to the address “800000” is addressed.
  • the information processing circuit MNGER sets the valid flag DVF at the address “2800000” of the physical address PAD to 0 (201 in FIG. 24A ⁇ 211 in FIG. 24B).
  • the information processing circuit MNGER sets the valid flag DVF at address “2800001” of the physical address PAD to 0 (202 in FIG. 24A ⁇ 212 in FIG. 24B).
  • the physical address value (PAD) of the address “800004” of the logical address LAD associated with the write request WQ6 is 0, the valid flag value (CPVLD) is 0, and the logical address LAD “800004 It can be seen that the physical address PAD is not assigned to the address.
  • the physical address value (PAD) at address “800005” of the logical address LAD associated with the write request WQ7 is 0, the valid flag value (CPVLD) is 0, and the physical address at address “800005” of the logical address LAD is It can be seen that no PAD is assigned.
  • the physical address value (PAD) of the logical address LAD “800002” is “2800002”
  • the valid flag value (CPVLD) is 1
  • the logical address LAD “800002” is addressed. It is necessary to invalidate the already written physical address with the write request WQ8. Therefore, the information processing circuit MNGER sets the effective flag value (DVF) at the address “2800002” of the physical address PAD to 0 (203 in FIG. 24A ⁇ 213 in FIG. 24B).
  • the information processing circuit MNGER sets the effective flag value (DVF) at the address “2800003” of the physical address PAD to 0 (204 in FIG. 24A ⁇ 214 in FIG. 24B).
  • the information processing circuit MNGER reads the write physical addresses NXPAD stored in the entry numbers ENUM 20 to 25 in the write physical address table NXPADTBL2 in response to the write requests WQ4 to WQ9, and reads them into the logical addresses.
  • the write physical address values are “2800004”, “2800005”, “2800006”, “2800007”, “2800008”, and “2800009”, respectively. These are assigned to the addresses “800,000”, “800001”, “800004”, “800005”, “800002”, and “800003” of the logical address LAD, respectively.
  • the information processing circuit MNGER writes to the nonvolatile memory devices NVM10 to NVM17 through the arbitration circuit ARB and the memory control circuits NVCT10 to NVCT17 in accordance with the assignment of these physical addresses.
  • the information processing circuit MNGER updates the address conversion table LPTBL stored in the random access memory RAM to the state shown in FIG. 24B through the memory control circuit RAMC.
  • FIG. 25 is a flowchart illustrating an example of a data read operation performed by the memory module NVMMD0 when a read request (RQ) is input from the information processing device CPU_CP of FIG. 1 to the memory module NVMMD0.
  • the interface circuit HOST_IF takes out the clock information embedded in the read request (RQ), converts the read request (RQ) converted into serial data into parallel data, and sends it to the buffer BUF0 and the information processing circuit MNGER. Transfer (Step 61).
  • the data (RDATA0) includes main data DArea0 and redundant data RArea0, and the redundant data RArea0 further includes a write flag WTFLG and an ECC code ECC0 (Step 64).
  • the information processing circuit MNGER inverts each bit of the main data DArea0 and the ECC code ECC0 to generate main data (/ DArea0) and an ECC code (/ ECC0) ( (Step 67). Thereafter, the information processing circuit MNGER uses the ECC code (/ ECC0) to check whether there is an error in the main data (/ DArea0), and if there is an error, corrects the error (Step 68) and passes the information through the interface circuit HOST_IF. The data is transferred to the processing device CPU_CP (Step 69).
  • the information processing circuit MNGER checks whether there is an error in the main data DArea0 using the ECC code ECC0, and corrects if there is an error (Step 68). Then, the data is transferred to the information processing device CPU_CP through the interface circuit HOST_IF (Step 69).
  • FIG. 26 is a flowchart showing an example of the write operation of the memory module according to the write method selection information (WRTFLG), using the SSD configuration information (SDCGF) shown in FIG. 13B as an example.
  • the write method selection information WRTFLG of the logical address area LRNG1 is set to 0
  • the write method selection information WRTFLG of the logical address area LRNG2 is set to 1.
  • a memory cell in the set state represents “1” bit data
  • a memory cell in the reset state represents “0” bit data.
  • the information processing circuit MNGER uses the address map range (ADMAP) stored in the random access memory RAM, and the logical address value (LAD) is the logical address value in the logical address area LRNG1, or the logical address area It is determined whether or not the logical address value is in LRNG2, and the write method selection information WRTFLG in each of the logical address areas LRNG1 and LRNG2 is checked (Step 72).
  • ADMAP address map range
  • LAD logical address value
  • Step 76 the process proceeds to Step 76 to perform writing to the nonvolatile memory device. That is, the write data (DATA0) and the redundant data (RArea0) corresponding to the write data (DATA0) are stored in the chain memory array indicated by “ ⁇ ” in the first physical address area PRNG1 in FIG. Data is written to one memory cell selected by the cell selection line (Step 76).
  • Step 73 to Step 76 are executed. That is, the information processing circuit MNGER counts “0” bit data and “1” bit data in 512 bytes (512 ⁇ 8 bits) of write data (DATA 0) in Step 73 (Step 73). The number of bit data is compared with the number of bit data of “1” (Step 74).
  • Step 75 when the number of bit data of “0” is larger than the number of bit data of “1”, the information processing circuit MNGER inverts each bit of the write data (DATA0) (Step 75) and proceeds to Step 76.
  • the inverted data is written into the nonvolatile memory device. That is, writing is performed to each memory cell in the plurality of chain memory arrays indicated by “ ⁇ ” in the second physical address region PRNG2 of FIG. 16 (Step 76).
  • the number of “1” bit data in the write data is always 1 ⁇ 2 or less, and the amount of data to be written can be halved. That is, as described above, when 512 bytes (512 ⁇ 8 bits) data is written to the memory cell, the 512 bytes (512 ⁇ 8 bits) memory cell is once set (erased into “1” bit data), Thereafter, necessary memory cells are rewritten to the reset state (written to “0” bit data). At this time, in the plurality of chain memory arrays indicated by “ ⁇ ⁇ ⁇ ” in the second physical address area PRNG2 of FIG. Power SSD can be realized.
  • Step 72 of FIG. 26 when the write method selection information WRTFLG is set to 2 for the logical address area including the temporarily input logical address value (LAD), the information processing circuit MNGER Step 79 is executed. That is, the information processing circuit MNGER once reads data from the physical address of the nonvolatile memory device corresponding to the logical address value (LAD) (Step 77), and the read data and the input write data (DATA0) Are compared for each bit (Step 78). Then, based on the comparison result, writing to the nonvolatile memory device is performed only for bits having different data (Step 79).
  • FIG. 27 is a flowchart showing an example of a wear leveling method executed by the information processing circuit MNGER of FIG. 2 in addition to the case of FIG.
  • the information processing circuit MNGER uses the write physical address table NXPADTBL1 as the write physical address table NXPADTBL1 for N / 2 entries from entry number 0 to (N / 2-1) in the write physical address table NXPADTBL.
  • the remaining N / 2 items from the number (N / 2) to N are managed as a write physical address table NXPADTBL2.
  • dynamic wear leveling by updating the write physical address table NXPADTBL using the physical segment table PSEGTBL1 of FIG. 10A is performed by leveling the number of dynamic erasures for invalid physical addresses. It is a conversion method.
  • the information processing circuit MNGER in FIG. 2 performs a static erase count leveling method (static static) that suppresses variations in the erase counts of invalid physical addresses and valid physical addresses. Execute wear leveling.
  • the information processing circuit MNGER performs the static erase count leveling method shown in FIG. 27 in each of the ranges of the first physical address area PRNG1 and the second physical address area PRNG2 in the address range map (ADMAP) of FIG. Do.
  • the information processing circuit MNGER determines the maximum value MXERCmx in the maximum erase count MXERC in the physical segment table PSEGTBL1 (FIG. 10A) relating to the invalid physical address and the minimum erase count in the physical segment table PSEGTBL2 (FIG. 10B) relating to the valid physical address.
  • the minimum value MNERCmn in MNERC is detected.
  • the information processing circuit MNGER sets a threshold value DERCth which is the difference between the number of erase times of the invalid physical address and the number of erase times of the valid physical address, and compares this threshold value DERCth with the erase time difference DIFF. If the erase count difference DIFF is larger than the threshold value DERCth, the information processing circuit MNGER performs Step 53 for leveling the erase count, and if smaller, performs Step 58. In Step 58, the information processing circuit MNGER determines whether or not the physical segment table PSEGTBL1 or PSEGTBL2 has been updated, and if updated, obtains the erase count difference DIFF again in Step 51, and any physical segment table is updated. If not, step 58 is performed again.
  • DERCth is the difference between the number of erase times of the invalid physical address and the number of erase times of the valid physical address
  • Step 53 the information processing circuit MNGER selects m physical addresses SPAD1 to SPADm in order from the smallest erase count among the minimum erase count MNERRC in the physical segment table PSEGTBL2 related to the effective physical address.
  • Step 54 the information processing circuit MNGER selects m physical addresses DPAD1 to DPADm as candidates in order from the largest erase count among the maximum erase count MXERC in the physical segment table PSEGTBL1 related to the invalid physical address.
  • Step 55 the information processing circuit MNGER checks whether the candidate physical addresses DPAD1 to DPADm are registered in the write physical address table NXPADTBL. If any of the candidate physical addresses DPAD1 to DPADm is registered in the write physical address table NXPADTBL, any of the physical addresses DPAD1 to DPADm is excluded from the candidates in Step 59, and the candidates are replenished in Step 54 again. I do. If the selected physical addresses DPAD1 to DPADm are not registered in the write physical address table NXPADTBL, Step 56 is performed.
  • Step 56 the information processing circuit MNGER moves the data of the physical addresses SPAD1 to SPADm in the nonvolatile memory device to the physical addresses DPAD1 to DPADm.
  • Step 57 the information processing circuit MNGER updates all the tables that need to be updated by moving the data of the physical addresses SPAD1 to SPADm to the physical addresses DPAD1 to DPADm.
  • FIG. 28 is a diagram illustrating an example of a data write operation executed in a pipeline manner in the memory module NVMMD0 when successive write requests are generated from the information processing device CPU_CP in FIG. 1 to the memory module NVMMD0.
  • N ⁇ 512 bytes of write data can be stored in each of the buffers BUF0 to BUF3 in the control circuit MDLCT0 of FIG.
  • the write request WQ is transferred to the buffers BUF0, 1, 2, and 3, respectively.
  • the preparatory operations PREOP0, 1, 2, and 3 preparatory operations for writing the write data transferred to the buffers BUF0, 1, 2, and 3 to the nonvolatile memory device NVM are performed.
  • the data write operation WTNVM0, 1, 2, and 3 the write data stored in the buffers BUF0, 1, 2, and 3 are written to the nonvolatile memory device NVM, respectively.
  • Buffer transfer operation WTBUF0, 1, 2 and 3, pre-preparation operation PREOP0, 1, 2 and 3 and data write operation WTNVM0, 1, 2 and 3 are pipeline operations by control circuit MDLCT0 as shown in FIG. Executed by. As a result, the writing speed can be improved. Specifically, the following pipeline operation is performed.
  • N write requests (WQ [1] to WQ [N]) generated in the period from time T0 to T2 are first transferred to the buffer BUF0 (WTBUF0).
  • N write requests (WQ [N + 1] to WQ [2N]) generated during the period from time T2 to T4 are transferred to the buffer BUF1 (WTBUF1).
  • N write requests (WQ [2N + 1] to WQ [3N]) generated in the period from time T4 to T6 are transferred to the buffer BUF2 (WTBUF2).
  • N write requests (WQ [3N + 1] to WQ [4N]) generated during the period from time T6 to T8 are transferred to the buffer BUF3 (WTBUF3).
  • the information processing circuit MNGER makes a preliminary preparation (PREOP0) for writing the write data stored in the buffer BUF0 into the nonvolatile memory device NVM during the period from time T1 to T3.
  • the main operation contents of the preparatory operation PREOP0 performed by the information processing circuit MNGER are shown below.
  • the other preliminary preparation operations PREOP1, 2, and 3 are the same as the preliminary preparation operation PREOP0.
  • the write physical address NXPAD stored in the write physical address table NXPADTBL is read, and the logical address LAD included in the write request (WQ [1] to WQ [N]) is assigned to the write physical address NXPAD.
  • the write physical address table NXPADTBL is updated in preparation for the next write.
  • the information processing circuit MNGER writes the write data stored in the buffer BUF0 to the nonvolatile memory device NVM during the period from time T3 to T5 (WTNVM0).
  • the physical address of the nonvolatile memory device NVM in which data is written is equal to the write physical address NXPAD value in (3) above.
  • the other data write operations WTNVM1, 2, and 3 are the same as the data write operation WTNVM0.
  • the semiconductor device includes a nonvolatile memory unit including a plurality of memory cells, and a control circuit that controls access to the nonvolatile memory unit.
  • the nonvolatile memory unit includes a plurality of memory cell groups arranged at intersections of a plurality of first signal lines and a plurality of second signal lines intersecting with the plurality of first signal lines, and a plurality of memory cells
  • the group includes first to Nth memory cells, and the first to Nth memory cells are connected to the first to Nth third signal lines.
  • the control circuit writes data to M (M ⁇ N) memory cells among the first to Nth memory cells.
  • control circuit reads data from M (M ⁇ N) memory cells among the first to Nth memory cells in one data read operation.
  • control circuit can program the value of M.
  • each of the first to Nth memory cells includes a selection transistor and a resistive memory element, and the selective transistor and the resistive memory element are connected in parallel. .
  • the control circuit selects a memory cell having one of the numbers from No. 1 to No. N for each first address of the nonvolatile memory unit.
  • the memory cell designated by the memory cell selection number is selected from the first to Nth memory cells, and data is written to the selected memory cell.
  • the control circuit selects a memory cell having one of the numbers from No. 1 to No. N for each first address of the nonvolatile memory unit.
  • the memory cell designated by the memory cell selection number is selected from the first to Nth memory cells, and data is read from the selected memory cell.
  • the memory cell selection number held by the first address of the nonvolatile memory section is the same as the first address corresponding to the second address given from the outside of the control circuit. Every time an address is assigned, the control circuit sequentially changes from No. 1 to No. N.
  • the semiconductor device includes a nonvolatile memory unit including a plurality of memory cells, and a control circuit that controls access to the nonvolatile memory unit.
  • the nonvolatile memory unit has a plurality of memory cell groups arranged at intersections of a plurality of word lines and a plurality of bit lines intersecting with the plurality of word lines.
  • Each of the plurality of memory cell groups includes first to Nth memory cells connected in series, and each of the first to Nth memory cells includes a selection transistor and a resistive memory element, and The transistor and the resistive memory element are connected in parallel.
  • the gate electrodes of the selection transistors in the first to Nth memory cells are connected to the first to Nth gate lines.
  • the control circuit writes data to all the memory cells of the first to Nth memory cells in one data write operation.
  • control circuit reads data from all the memory cells of the first to Nth memory cells in one data read operation.
  • control circuit reads the data of the memory cell in which the data is written among the first to Nth memory cells, and whether the data is correctly written. To verify.
  • the semiconductor device includes a nonvolatile memory unit including a plurality of memory cells, and a control circuit that controls access to the nonvolatile memory unit.
  • the nonvolatile memory unit includes a plurality of memory cell groups arranged at intersections of a plurality of word lines and a plurality of bit lines intersecting with the plurality of word lines, and each of the plurality of memory cell groups is connected in series.
  • the first to Nth memory cells are provided.
  • Each of the first to Nth memory cells includes a selection transistor and a resistive memory element, and the selection transistor and the resistive memory element are connected in parallel, and the selection transistors of the first to Nth memory cells are connected to each other.
  • the gate electrode is connected to the first to Nth gate lines.
  • control circuit can set the first address area and the second address area for the nonvolatile memory unit.
  • the first address area is an area in which data can be written to M (M ⁇ N) memory cells among the first to Nth memory cells in one data write operation.
  • the address area is an area where data can be written to all memory cells of the first to Nth memory cells in one data write operation.
  • control circuit can program the sizes of the first address area and the second address area.
  • control circuit writes “1” data to all the memory cells of the first to Nth memory cells in one data write operation, Only data “0” is written in M (M ⁇ N) memory cells in the Nth memory cell.
  • the data “1” sets the resistive memory element to a low resistance
  • the data “0” sets the resistive memory element to a high resistance
  • the resistive memory element is made of a chalcogenide material.
  • the semiconductor device includes a nonvolatile memory unit including a plurality of memory cells, and a control circuit that controls access to the nonvolatile memory unit.
  • the control circuit includes first area information corresponding to the first address of the nonvolatile memory section, memory capacity information, write memory cell number information, test mode information, and minimum erase data size information for the first area information.
  • the first configuration information is programmable.
  • control circuit uses a part of the first configuration information, and a first address of the nonvolatile memory unit and a third address given from the outside of the control circuit, An address map to be associated is determined.
  • control circuit determines the address map immediately after the power is turned on.
  • control circuit includes: second area information corresponding to the second address of the nonvolatile memory unit; memory capacity information for the second area information; write memory cell number information; It has a storage area for storing mode information, minimum erase data size information, minimum write data size information, test area information, error detection / correction data size information, and second configuration information including write method selection information.
  • control circuit uses a part of the first and second configuration information, and includes a nonvolatile memory device corresponding to each of the first area information and the second area information. Write permission areas are determined for a plurality of memory cells.
  • the first area in which data is written to j (j ⁇ n) of n memory cells constituting the chain memory array of the phase change memory is provided.
  • a highly reliable and long-life memory module semiconductor device
  • semiconductor device can be realized by providing n / j physical addresses of the nonvolatile memory device for one input logical address.
  • a second area in which data is written to all of the n memory cells constituting the chain memory array of the phase change memory is provided, and one input logical address
  • a low-cost and large-capacity memory module semiconductor device
  • the number of memory cells into which data is written can be variably set among the n memory cells on the chain memory array in the first area described above.
  • the capacities of the first area and the second area can be variably set, the required specifications of the information processing system using the nonvolatile memory device can be flexibly dealt with.
  • the write data size can be reduced by compressing the data using the write method selection information or the like, so that the writing speed can be improved.
  • a high-performance information processing system is provided by processing a write request in a buffer, preparing for writing, and writing to a phase change memory in a pipeline manner. Can be realized.
  • the present invention made by the present inventor has been specifically described based on the embodiment.
  • the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention.
  • the above-described embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to one having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. .
  • the phase change memory has mainly been described as a representative, but a resistance change type memory including a ReRAM (Resistive RAM) or the like can be similarly applied to obtain the same effect.
  • the various effects associated with providing the first region (first operation mode) and the second region (second operation mode) described above are not limited to resistance change type memories, but, for example, a NAND flash memory or the like is used. Even in this case, it can be obtained to some extent.
  • ADCMDIF Address / command interface circuit ARB Arbitration circuit ARY Memory array BK Memory bank BL Bit line BSW Bit line selection circuit BUF Buffer CALLT Column address latch CH Chain control line CHDEC Chain decoder CHLT Chain selection address latch CL Phase change memory cell COLDEC Column decoder CPAD Physical address CPU_CP Information processing device (processor) CPVLD valid flag CTLOG control circuit CY chain memory array D diode DATCTL data control circuit DBUF data buffer DSW data selection circuit DT data line ENUM entry number HDH_IF interface signal HOST_IF interface circuit IOBUF IO buffer LAD logical address LRNG logical address area LPTL Memory cell selection line LYC layer number LYM layer mode number LYN layer information MAPREG map register MDLCT control circuit MNERC minimum erase count MNGER information processing circuit MNIPAD invalid physical offset address MNVPAD valid physical offset address MXERC maximum erase count MXIPAD invalid physical offset add MXVPAD Valid physical offset address NVCT Memory control circuit NVM Non

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Description

半導体装置
　本発明は、半導体装置に関し、例えば、不揮発性メモリ装置を含む半導体装置の技術に関する。
　近年、複数のＮＡＮＤ型フラッシュメモリと、コントローラから構成されるＳＳＤ（Solid State Drive）がサーバー機器、Ｌａｐｔｏｐ　ＰＣおよびＮｅｔｂｏｏｋ等に利用されている。ＮＡＮＤ型フラッシュメモリには、消去回数に上限があり、データ書き込みサイズとデータ消去サイズが大きく異なることが広く知られている。特許文献１、特許文献２、特許文献３および特許文献４には、このようなＮＡＮＤ型フラッシュメモリの制御方法が開示されている。例えば、特許文献１には、フラッシュメモリのアドレス上を規定の順序で循環しながら書き込みアドレスを順次設定するライトポインタを備え、当該ライトポンタと論理アドレスとの対応関係や、当該ライトポインタの循環回数を用いてウエアレベリングを行う方法が示されている。また、特許文献５には、３次元構造のＮＡＮＤ型フラッシュメモリが開示されている。
　さらに、本発明者が検討した技術には、例えば相変化メモリを含む半導体装置がある。この種のメモリは、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ－Ｓｂ－Ｔｅ系、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料に使用する。また、その選択素子にはダイオードが用いられる。このように、カルコゲナイド材料とダイオードを用いた相変化メモリの特性は、例えば非特許文献１に開示されている。
　図２９は相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。縦軸は温度、横軸は時間である。この記憶素子に記憶情報“０”を書き込む場合、図２９に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。冷却時間ｔ１を短くすることにより（例えば約１ｎｓに設定することにより）、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。
　逆に、記憶情報“１”を書き込む場合、記憶素子を融点Ｔａよりも低いが、結晶化温度Ｔｘ（ガラス転移点と同じかそれよりも高い）より高い温度領域に保つようなセットパルスを印加する。これにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図２９に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。
　また、非特許文献２に記載されているように、相変化メモリは抵抗素子構造を小さくすると、相変化膜の状態変化に必要な電力が小さくなる。このため、相変化メモリは、原理上、微細化に向いており、研究が盛んに行われている。また、非特許文献３には、カルコゲナイド材料の低抵抗化に１２０ｎｓ、高抵抗化に５０ｎｓ程度の時間を要する相変化メモリが記載されている。
　さらに、特許文献６および特許文献７には、３次元構造の不揮発性メモリが開示されている。特許文献６には、可変抵抗素子とこれに並列接続されるトランジスタとを備えたメモリセルを積層方向に向けて直列に接続した構成が示されている。特許文献７には、可変抵抗素子とこれに直列接続されるダイオードとを備えたメモリセルを積層方向に向けて導電線を挟んで直列に接続した構成が示されている。当該構成では、例えば２個のメモリセルの間の導電線と、２個のメモリセルの外側の２本の導電線との間に電位差を与えることで、当該２個のメモリセルに対して一括して書き込み動作が行われる。
特開２００８－１４６２５５号公報 特開平０７－１５３２８５号公報 特許第３９２６９８５号公報 特開２００４－２４０５７２号公報 国際公開第２０１１／１１４５０３号 国際公開第２０１１／０７４５４５号 特開２０１１－１４２１８６号公報
「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンフアレーンス、ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE International Solid-State Circuits Conference、Digest of Technical Papers）」、（米国）、２００７年、ｐ．４７２－４７３ 「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト（IEEE International Electron Devices meeting、TECHNICAL DIGEST）」、（米国）、２００１年、ｐ．８０３－８０６ 「アイ・イー・イー・イー、ジャーナル・オブ・ソリッド・ステート・サーキット（IEEE JOURNAL OF SOLID-STATE CIRCUIT）」、ＶＯＬ．４０、Ｎｏ．１、（米国）、２００５年、ｐ．２９３－３００
　本発明者らは、本願に先立ち、ＳＳＤ（Solid State Drive）やメモリカードなどのストレージへ利用されているＮＡＮＤ型フラッシュメモリの制御方法について検討した。さらに、本発明者らは、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリの抵抗値の特性について検討した。以下、検討内容を説明する。
　《ＮＡＮＤ型フラッシュメモリの制御方法に対する検討》
　例えば、４ＧｂｉｔのＮＡＮＤ型フラッシュメモリは、（２１１２＝２０４８＋６４）バイトからなるページと、６４個のページからなるブロック（１３５１６８＝１３１０７２＋４０９６バイト）と、４０９６ブロックからなるチップとで構成される。ＳＳＤは、複数のＮＡＮＤ型フラッシュメモリと、これらフラッシュメモリを制御するコントローラとで構成される。ホストコントローラとＳＳＤは、例えばＳＡＴＡ（Serial Advanced Technology Attachment）インターフェースによって接続される。
　このようなＳＳＤに向けてホストコントローラから１ページ分のデータ書込み命令が生じた場合の書込み動作について説明する。ＮＡＮＤ型フラッシュメモリへのデータの書き込みはページ単位で行われ、データの書き込みは以下の手順により実行される。まず、コントローラは、ＮＡＮＤ型フラッシュメモリから１ブロック分のデータ（１３５１６８バイト）を読み出す。次に、この１ブロック分のデータ（１３５１６８バイト）が格納されていたメモリ領域のデータを消去する。その後、新たに１ページ分のデータ（２１１２バイト）をメモリ領域に書き込む。
　ここで、ＮＡＮＤ型フラッシュメモリには、最大消去可能回数（ＥＲＡＳＥｍａｘ）がある。この最大消去可能回数（ＥＲＡＳＥｍａｘ）を超えると、ＮＡＮＤ型フラッシュメモリに保存されているデータは保証されなくなり、ＳＳＤは寿命を迎える。従って、ＳＳＤの寿命を延ばすには、効率の良いデータ消去方法が必要である。
　しかし、ＮＡＮＤ型フラッシュメモリは、データの書込み単位と、データの消去単位が大きく異なっている。ＮＡＮＤ型フラッシュメモリは、１ページ分のデータ（２１１２バイト）を書き込む際、６４倍のデータサイズ（１３５１６８バイト）を消去する必要があり、データ消去方法が非常に非効率的と言える。その結果、ＮＡＮＤ型フラッシュメモリを利用したＳＳＤでは、寿命の低下が生じ易くなる。そこで、例えば、特許文献１～特許文献４のように、寿命を向上させるための各種技術が知られているが、この場合、制御の複雑化に伴い実効的な書き込み時間等が増大する恐れがある。
　このように、ＮＡＮＤ型フラッシュメモリを利用したＳＳＤでは、ＮＡＮＤ型フラッシュメモリの書き込み速度や消去速度が元々低速であることに加えて、このような制御の複雑化に伴うオーバヘッドが加わるため、寿命の拡大と高速化を両立させることは容易でない。さらに、１ページ分のデータ（２１１２バイト）を書き込む際、１ブロック分のデータ（１３５１６８バイト）を消去する前に、この１ブロック分のデータを読み出す必要があるため、これにより書込み性能がさらに低下することも懸念される。
　《抵抗変化型不揮発性メモリの制御方法に対する検討》
　抵抗変化型メモリとして、相変化メモリ（Phase Change Memory）、ＲｅＲＡＭ（Resistive RAM）などが開発されている。このような抵抗変化型メモリを用いると、ＮＡＮＤ型フラッシュメモリを用いる場合と比べて大幅に書き込み速度を向上させることが可能になる。また、抵抗変化型メモリはデータを上書きでき、その最小単位は１バイトと小さい。つまり必要なデータサイズ分のみを書き換え可能である。ただし、このようなメモリには、書込み回数の上限値があり、この上限値が抵抗変化型メモリの寿命をきめる。このため、例えば特定のメモリセルへの書き込みが集中すると、その寿命が短くなってしまう恐れがある。
　一方、不揮発性メモリへの要求性能（速度、寿命、容量）は、不揮発性メモリを利用するシステムによって異なり得る。抵抗変化型メモリは、前述したように、ＮＡＮＤ型フラッシュメモリと比べて書き込み速度が早く、また書き換えの最小単位が小さいため、これらの特性を利用して、速度、寿命、容量等の性能をバランスよく確保するための制御方法が求められる。
　また、例えば相変化メモリへの書き込みは、図２９で述べたように、電流により発生するジュール熱を制御し、これによってメモリセルの抵抗値を制御することで行われる。この際に、このジュール熱による熱履歴のために生じたメモリセルの電気特性の差によって、書き換え動作後の抵抗値にばらつきが発生する恐れがある。具体的には、例えば、あるメモリセルで生じたジュール熱がその周辺のメモリセルに影響を及ぼすことにより、周辺のメモリセルの抵抗値にばらつきが生じる場合がある。さらに、このメモリセルの抵抗値のばらつき量は、書き込み情報や周辺のメモリセルの記憶情報がセットかリセットかによっても変動する恐れがある。例えば特許文献７のような単純な書き込み方法を用いた場合にはこのようなばらつきの問題が生じ得るため、書き込み方法の適正化を含めて前述した不揮発性メモリへの要求性能を確保するための制御方法を実現することが望まれる。
　本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
　本実施の形態による半導体装置は、複数のメモリセルを含む不揮発性メモリ部と、外部から入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリ部の前記物理アドレスにアクセスを行う制御回路とを有する。不揮発性メモリ部は、複数の第１信号線と、複数の第１信号線と交差する複数の第２信号線と、複数の第１信号線と複数の第２信号線の交点に配置される複数のメモリセル群とを有する。複数のメモリセル群のそれぞれは、第１～第Ｎ（Ｎは２以上の整数）メモリセルと、第１～第Ｎメモリセルをそれぞれ選択する第１～第Ｎメモリセル選択線とを有する。ここで、制御回路は、第１物理アドレスへの第１書き込み命令に応じて、第１～第Ｎメモリセルの中のＭ個（Ｍ＜Ｎ）となる第１部分にデータを書き込み、第１書き込み命令の後に生じる第１物理アドレスへの第２書き込み命令に応じて、第１～第Ｎメモリセルの中の第１部分を除くＭ個となる第２部分にデータを書き込む。
　本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、不揮発性メモリセルを備えた半導体装置において、信頼性の向上等が実現可能になる。
本発明の一実施の形態による半導体装置において、それを適用した情報処理システムの概略構成例を示すブロック図である。 図１における制御回路の構成例を示すブロック図である。 図１における不揮発性メモリ装置の構成例を示すブロック図である。 図３Ａにおけるチェインメモリアレイの構成例を示す回路図である。 図３Ｂのチェインメモリアレイの動作例を示す説明図である。 図３Ｂのチェインメモリアレイの別の動作例を示す説明図である。 図３Ａの不揮発性メモリ装置において、その概略的な書き込み動作のタイミングの一例を示す説明図である。 図３Ａの不揮発性メモリ装置において、その概略的な読み出し動作のタイミングの一例を示す説明図である。 図１の情報処理システムにおいて、電源投入時の初期シーケンスの一例を示す図である。 図１の情報処理システムにおいて、電源投入時の初期シーケンスの他の一例を示す図である。 図１のランダムアクセスメモリに格納される物理アドレステーブルの構成例を示す図である。 図１のランダムアクセスメモリに格納される物理セグメントテーブルの構成例を示す図である。 図１のランダムアクセスメモリに格納される物理セグメントテーブルの他の構成例を示す図である。 図２の制御回路や図１のランダムアクセスメモリに格納される書込み物理アドレステーブルの構成例を示す図である。 図２の制御回路や図１のランダムアクセスメモリに格納される書込み物理アドレステーブルの構成例を示す図である。 図１のランダムアクセスメモリに格納されるアドレス変換テーブルの構成例およびその初期設定後の状態例を示す図である。 図１の不揮発性メモリ装置における初期設定後の状態例を示す図である。 図１におけるブート用の不揮発性メモリ装置に格納されるＳＳＤコンフィグレーション情報の一例を示す図である。 図１におけるブート用の不揮発性メモリ装置に格納されるＳＳＤコンフィグレーション情報の他の一例を示す図である。 図１におけるブート用の不揮発性メモリ装置に格納されるＳＳＤコンフィグレーション情報の更に他の一例を示す図である。 図１のメモリモジュールにおいて、制御回路から不揮発性メモリ装置に書き込まれるデータの構成例を示す図である。 図１４Ａにおけるデータ書き込みレイヤ情報の構成例を示す図である。 図１４Ａにおけるデータ書き込みレイヤ情報の構成例を示す図である。 図１のランダムアクセスメモリに格納されるアドレスマップ範囲の一例を示す図である。 図１５の補足図であり、制御回路が図１３ＡのＳＳＤコンフィグレーション情報と図１５のアドレスマップ範囲に基づいて設定した書き込み可能なメモリセルの配置例を模式的に示した図である。 図３Ａおよび図３Ｂの不揮発性メモリ装置において、そのチェインメモリアレイへの書き込み方式の一例を示す説明図である。 図３Ａおよび図３Ｂの不揮発性メモリ装置において、そのチェインメモリアレイへの書き込み方式の他の一例を示す説明図である。 図３Ａおよび図３Ｂの不揮発性メモリ装置において、そのチェインメモリアレイへの書き込み方式の更に他の一例を示す説明図である。 図１の情報処理装置からメモリモジュールへライトリクエストが入力された際に、メモリモジュール内で行われる詳細な書き込み処理手順の一例を示すフロー図である。 図１１Ａおよび図１１Ｂの書き込み物理アドレステーブルにおいて、その更新方法の一例を示すフロー図である。 図１５等の第１物理アドレス領域に割り当てられる不揮発性メモリ装置において、その論理アドレス、物理アドレス、チップ内アドレスの対応関係の一例を示す図である。 図１５等の第２物理アドレス領域に割り当てられる不揮発性メモリ装置において、その論理アドレス、物理アドレス、チップ内アドレスの対応関係の一例を示す図である。 図２の情報処理回路が不揮発性メモリ装置にデータ書き込みやデータ読み出しを行う際の物理アドレスの変化の様子の一例を示す図である。 図１の制御回路が不揮発性メモリ装置の第１物理アドレス領域へデータを書き込む際のアドレス変換テーブルの更新方法および不揮発性メモリ装置のデータ更新方法の一例を示す図である。 図２３Ａに続くアドレス変換テーブルの更新方法および不揮発性メモリ装置のデータ更新方法の一例を示す図である。 図１の制御回路が不揮発性メモリ装置の第２物理アドレス領域へデータを書き込む際のアドレス変換テーブルの更新方法および不揮発性メモリ装置のデータ更新方法の一例を示す図である。 図２３Ａに続くアドレス変換テーブルの更新方法および不揮発性メモリ装置のデータ更新方法の一例を示す図である。 図１の情報処理装置からメモリモジュールへリードリクエストが入力された際に、メモリモジュールが行うデータ読み出し動作の一例を示すフロー図である。 図１３Ｂに示されるＳＳＤコンフィグレーション情報を例として、ライト方法選択情報に応じたメモリモジュールの書き込み動作の一例を示すフロー図である。 図２１の場合に加えて図２の情報処理回路が実行するウエアレベリング方法の一例を示すフロー図である。 図１の情報処理装置からメモリモジュールへ連続してライトリクエストが発生した際に、メモリモジュール内部でパイプライン的に実行されるデータ書き込み動作の一例を示す図である。 相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。
　以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　実施の形態において各ブロックを構成する回路素子は特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、これらのメモリセルには、相変化メモリ、ＲｅＲＡＭ（Resistive Random Access Memory）のような抵抗性記憶素子を用いるものとする。
　《情報処理システムの概要》
　図１は、本発明の一実施の形態による半導体装置において、それを適用した情報処理システムの概略構成例を示すブロック図である。図１に示す情報処理システムは、情報処理装置（プロセッサ）ＣＰＵ＿ＣＰとメモリモジュール（半導体装置）ＮＶＭＭＤ０とを備える。情報処理装置ＣＰＵ＿ＣＰは、特に限定しないがメモリモジュールＮＶＭＭＤ０へ保存されているデータを最小５１２バイト単位の論理アドレス（ＬＡＤ）にて管理するホストコントローラである。情報処理装置ＣＰＵ＿ＣＰは、インターフェース信号ＨＤＨ＿ＩＦを通じ、このメモリモジュールＮＶＭＭＤ０に対してデータの読み出しや書込みを行う。メモリモジュールＮＶＭＭＤ０は、特に限定しないが、例えばＳＳＤ（Solid State Drive）等に該当するものである。
　情報処理装置ＣＰＵ＿ＣＰとメモリモジュール（半導体装置）ＮＶＭＭＤ０を接続する信号方式には、シリアルインターフェース信号方式、パラレルインターフェース信号方式、光インターフェース信号方式などがある。いうまでもなく、全ての方式を利用することができる。情報処理装置ＣＰＵ＿ＣＰとメモリモジュールＮＶＭＭＤ０を動作させるクロック方式には、基準クロック信号ＲＥＦ＿ＣＬＫを用いるコモンクロック方式およびソースシンクロナスクロック方式や、データ信号にクロック情報を埋め込むエンベデッドクロック方式などがある。いうまでもなく、全てのクロック方式を利用することができる。本実施の形態では、一例としてシリアルインターフェース信号方式ならびにエンベデッドクロック方式を用いるものとし、以下に動作を説明する。
　情報処理装置ＣＰＵ＿ＣＰから、クロック情報が埋め込まれ、シリアルデータへ変換されたリードリクエスト（ＲＱ）やライトリクエスト（ＷＱ）などがインターフェース信号ＨＤＨ＿ＩＦを通じてメモリモジュールＮＶＭＭＤ０へ入力される。リードリクエスト（ＲＱ）には論理アドレス（ＬＡＤ）、データ読み出し命令（ＲＤ）、セクタカウント（ＳＥＣ）などが含まれ、また、ライトリクエスト（ＷＱ）には論理アドレス（ＬＡＤ）、データ書込み命令（ＷＲＴ）、セクタカウント（ＳＥＣ）および書込みデータ（ＷＤＡＴＡ）などが含まれる。
　メモリモジュール（半導体装置）ＮＶＭＭＤ０は、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７と、ランダムアクセスメモリＲＡＭと、これら不揮発性メモリ装置およびランダムアクセスメモリを制御する制御回路ＭＤＬＣＴ０を備える。不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７は、例えば同じ構成および性能を備えている。不揮発性メモリ装置ＮＶＭ１０は～ＮＶＭ１７には、データ、ＯＳ、アプリケーションプログラム、ＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）を格納し、さらに情報処理装置ＣＰＵ＿ＣＰのブートプログラム等が格納されている。ランダムアクセスメモリＲＡＭは、特に限定しないが、例えばＤＲＡＭ等である。
　電源投入直後に、メモリモジュールＮＶＭＭＤ０は、内部の不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７と、ランダムアクセスメモリＲＡＭと、制御回路ＭＤＬＣＴ０の初期化の動作（所謂パワーオンリセット）を行う。さらに、メモリモジュールＮＶＭＭＤ０は、情報処理装置ＣＰＵ＿ＣＰからのリセット信号ＲＳＴＳＩＧを受けた際にも、内部の不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７と、ランダムアクセスメモリＲＡＭと、制御回路ＭＤＬＣＴ０の初期化を行う。
　図２は、図１における制御回路の構成例を示すブロック図である。図２に示す制御回路ＭＤＬＣＴ０は、インターフェース回路ＨＯＳＴ＿ＩＦと、バッファＢＵＦ０～ＢＵＦ３と、書込み物理アドレステーブルＮＸＰＴＢＬ１，ＮＸＰＴＢＬ２と、調停回路ＡＲＢと、情報処理回路ＭＮＧＥＲと、メモリ制御回路ＲＡＭＣ，ＮＶＣＴ１０～ＮＶＣＴ１７と、マップレジスタＭＡＰＲＥＧと、レジスタＲＥＧ１，ＲＥＧ２を備える。メモリ制御回路ＲＡＭＣは、図１のランダムアクセスメモリＲＡＭを直接制御し、メモリ制御回路ＮＶＣＴ１０～ＮＶＣＴ１７は、図１の不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７をそれぞれ直接制御する。
　バッファＢＵＦ０～ＢＵＦ３は、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７の書き込みデータや読み出しデータを一時的に蓄える。書込み物理アドレステーブルＮＸＰＴＢＬ１，ＮＸＰＴＢＬ２は、詳細は図１１等で後述するが、次に情報処理装置ＣＰＵ＿ＣＰより論理アドレスを伴う書き込み命令を受けた際に、当該論理アドレスに対して割り当てを行う物理アドレスを蓄えたテーブルであり、特に限定しないが、ＳＲＡＭやレジスタ等によって実現される。マップレジスタＭＡＰＲＥＧおよびレジスタＲＥＧ１，ＲＥＧ２は、詳細は図１３等で後述するが、メモリ空間の全体的な領域に関する情報を保持するレジスタである。なお、ＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）やブートプログラムは、メモリモジュールＮＶＭＭＤ０の初期設定の高速化を図るため、例えば、図２の情報処理回路ＭＮＧＥＲに直接接続される形で制御回路ＭＤＬＣＴ０内に配置することも可能である。
　《不揮発性メモリ装置の全体構成および動作》
　図３Ａは、図１における不揮発性メモリ装置の構成例を示すブロック図であり、図３Ｂは、図３Ａにおけるチェインメモリアレイの構成例を示す回路図である。図３Ａに示す不揮発性メモリ装置は、図１の不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７のそれぞれに該当するものであり、ここでは、一例として相変化型の不揮発性メモリ（相変化メモリ）が用いられている。当該不揮発性メモリ装置は、クロック生成回路ＳＹＭＤ、ステータスレジスタＳＴＲＥＧ、イレースサイズ指定レジスタＮＶＲＥＧ、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦ、ＩＯバッファＩＯＢＵＦ、制御回路ＣＴＬＯＧ、温度センサＴＨＭＯ、データ制御回路ＤＡＴＣＴＬ、メモリバンクＢＫ０～ＢＫ３を備える。
　各メモリバンクＢＫ０～ＢＫ３は、メモリアレイＡＲＹｘ（ｘ＝０～ｍ）と、各メモリアレイにそれぞれ対応して設けられる読み書き制御ブロックＳＷＢｘ（ｘ＝０～ｍ）と、これらを制御する各種周辺回路を備える。当該各種周辺回路の中には、ロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴ、ロウデコーダＲＯＷＤＥＣ、カラムデコーダＣＯＬＤＥＣ、チェイン選択アドレスラッチＣＨＬＴ、チェインデコーダＣＨＤＥＣ、データ選択回路ＤＳＷ１、データバッファＤＢＵＦ０，ＤＢＵＦ１が含まれる。
　各メモリアレイＡＲＹｘ（ｘ＝０～ｍ）は、複数のワード線ＷＬ０～ＷＬｋと複数のビット線ＢＬ０＿ｘ～ＢＬｉ＿ｘの交点に配置される複数のチェインメモリアレイＣＹと、複数のビット線ＢＬ０＿ｘ～ＢＬｉ＿ｘのいずれかを選択してデータ線ＤＴｘに接続するビット線選択回路ＢＳＷｘを備える。各読み書き制御ブロックＳＷＢｘ（ｘ＝０～ｍ）は、データ線ＤＴｘに接続されるセンスアンプＳＡｘおよびライトドライバＷＤＲｘと、書き込み動作時に、これらを用いてデータの検証を行う書込みデータ検証回路ＷＶｘを備える。
　各チェインメモリアレイＣＹは、図３Ｂに示すように、複数の相変化メモリセルＣＬ０～ＣＬｎが直列に接続された構成を備え、その一端はダイオードＤを介してワード線ＷＬに接続され、他端はチェイン選択トランジスタＴｃｈを介してビット線ＢＬに接続される。複数の相変化メモリセルＣＬ０～ＣＬｎは、図示は省略するが、半導体基板に対して高さ方向に積層配置される。また、各相変化メモリセルＣＬは、可変抵抗型の記憶素子Ｒと、それに並列接続されるメモリセル選択トランジスタＴｃｌを備える。記憶素子Ｒは、例えばカルコゲナイド材料で形成される。
　図３Ｂの例では、２個のチェインメモリアレイＣＹがダイオードＤを共有しており、チェインメモリアレイ選択線ＳＬ０，ＳＬ１によって各チェインメモリアレイ内のチェイン選択トランジスタＴｃｈがそれぞれ制御され、これによっていずれか一方のチェインメモリアレイが選択される。また、メモリセル選択線ＬＹ（ＬＹ０～ＬＹｎ）によって、相変化メモリセルＣＬ０～ＣＬｎ内のメモリセル選択トランジスタＴｃｌがそれぞれ制御され、これによって各相変化メモリセルが適宜選択される。なお、チェインメモリアレイ選択線ＳＬ０，ＳＬ１およびメモリセル選択線ＬＹ０～ＬＹｎは、チェイン制御線ＣＨとして、図１のチェイン選択アドレスラッチＣＨＬＴおよびチェインデコーダＣＨＤＥＣを介して適宜駆動される。
　次に、図３Ａの不揮発性メモリ装置の動作について簡単に説明する。図３Ａにおいて、まず、制御回路ＣＴＬＯＧは、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦ介して制御信号ＣＴＬを受ける。制御信号ＣＴＬは、特に限定しないが、例えば、コマンド・ラッチイネーブル信号（ＣＬＥ）、チップイネーブル信号（ＣＥＢ）、アドレス・ラッチ信号（ＡＬＥ）、ライトイネーブル信号（ＷＥＢ）、リードイネーブル信号（ＲＥＢ）、レディビジー信号（ＲＢＢ）を含み、これらの組み合わせによって、書き込み命令又は読み出し命令が発行される。また、制御回路ＣＴＬＯＧは、制御信号ＣＴＬと共に、ＩＯバッファＩＯＢＵＦを介して入出力信号ＩＯを受ける。入出力信号ＩＯには、アドレス信号が含まれており、制御回路ＣＴＬＯＧは、当該アドレス信号からロウアドレスおよびカラムアドレスを抽出する。制御回路ＣＴＬＯＧは、当該ロウアドレス、カラムアドレス、ならびに予め定められる書き込み・読み出し単位等に基づいて、適宜内部アドレスを生成し、ロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴならびにチェイン選択アドレスラッチＣＨＬＴにそれぞれ伝送する。
　ロウデコーダＲＯＷＤＥＣは、ロウアドレスラッチＲＡＤＬＴの出力を受けてワード線ＷＬ０～ＷＬｋの選択を行い、カラムデコーダＣＯＬＤＥＣは、カラムアドレスラッチＣＡＤＬＴの出力を受けてビット線ＢＬ０～ＢＬｉの選択を行う。また、チェインデコーダＣＨＤＥＣは、チェイン選択アドレスラッチＣＨＬＴの出力を受けて、チェイン制御線ＣＨの選択を行う。制御信号ＣＴＬによって読み出し命令が入力された際、前述したワード線、ビット線およびチェイン制御線の組み合わせによって選択されたチェインメモリアレイＣＹからビット線選択回路ＢＳＷ０～ＢＳＷｍを介してデータが読み出される。当該読み出されたデータは、センスアンプＳＡ０～ＳＡｍで増幅され、データ選択回路ＤＳＷ１を介してデータバッファＤＢＵＦ０（又はＤＢＵＦ１）に伝送される。そして、データバッファＤＢＵＦ０（又はＤＢＵＦ１）上のデータは、データ制御回路ＤＡＴＣＴＬおよびＩＯバッファＩＯＢＵＦを介して入出力信号ＩＯに順次伝送される。
　一方、制御信号ＣＴＬによって書き込み命令が入力された際、入出力信号ＩＯには、前述したアドレス信号に続いてデータ信号が伝送され、当該データ信号は、データ制御回路ＤＡＴＣＴＬを介してデータバッファＤＢＵＦ０（又はＤＢＵＦ１）に入力される。データバッファＤＢＵＦ０（又はＤＢＵＦ１）上のデータ信号は、データ選択回路ＤＳＷ１、ライトドライバＷＤＲ０～ＷＤＲｍおよびビット線選択回路ＢＳＷ０～ＢＳＷｍを介して、前述したワード線、ビット線およびチェイン制御線の組み合わせによって選択されたチェインメモリアレイＣＹに書き込まれる。また、この際に、書込みデータ検証回路ＷＶ０～ＷＶｍは、書き込みを行ったデータをセンスアンプＳＡ０～ＳＡｍを介して適宜読み出しながら書き込みレベルが十分なレベルに達したかを検証し、十分なレベルに達するまでライトドライバＷＤＲ０～ＷＤＲｍを用いて再度の書き込み動作を行う。
　図４は、図３Ｂのチェインメモリアレイの動作例を示す説明図である。この図４を用いて、例えば、チェインメモリアレイＣＹ１内の相変化メモリセルＣＬ０における可変抵抗型記憶素子Ｒ０を高抵抗や低抵抗にする際の動作について説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ１のみが活性化（ＳＬ０＝Ｌｏｗ、ＳＬ１＝Ｈｉｇｈ）され、チェイン選択トランジスタＴｃｈ１が導通状態となる。続いて、メモリセル選択線ＬＹ０のみが非活性化（ＬＹ０＝Ｌｏｗ、ＬＹ１～ＬＹｎ＝Ｈｉｇｈ）され、相変化メモリセルＣＬ０のメモリセル選択トランジスタＴｃｌ０はカットオフ状態となり、残りのメモリセルＣＬ１～ＣＬｎのメモリセル選択トランジスタＴｃｌ１～Ｔｃｌｎは導通状態となる。
　次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ０がワード線ＷＬ０から、ダイオードＤ０、可変抵抗型記憶素子Ｒ０、メモリセル選択トランジスタＴｃｌ１～Ｔｃｌｎおよびチェイン選択トランジスタＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ０が図２９に示したＲｅｓｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０は高抵抗となる。また、この電流Ｉ０が図２９に示したＳｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０は低抵抗となる。可変抵抗型記憶素子Ｒ０～Ｒｎの抵抗値の違いによってデータ“１”と“０”が区別される。特に限定しないが、可変抵抗型記憶素子が低抵抗になった場合に、データ“１”が記録され、高抵抗になった場合にデータ“０”が記録されるものとする。
　なお、可変抵抗型記憶素子Ｒ０に記録されたデータを読み出す場合は、可変抵抗型記憶素子Ｒ０の抵抗値が変化しない程度に、データ書込みと同様の経路で電流が印加される。この場合、可変抵抗型記憶素子Ｒ０の抵抗値に応じた電圧値がセンスアンプ（この例では図３ＡのＳＡ０）で検出され、データ“０”および“１”が判定される。
　図５は、図３Ｂのチェインメモリアレイの別の動作例を示す説明図である。この図５を用いて、１チェインメモリアレイＣＹ１内の全可変抵抗型記憶素子Ｒ０～Ｒｎを一括で低抵抗にする際の動作を説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ１のみが活性化（ＳＬ０＝Ｌｏｗ、ＳＬ１＝Ｈｉｇｈ）され、チェイン選択トランジスタＴｃｈ１が導通状態となる。続いて、メモリセル選択線ＬＹ０～ＬＹｎが非活性化（ＬＹ０～ＬＹｎ＝Ｌｏｗ）され、メモリセルＣＬ０～ＣＬｎのメモリセル選択トランジスタＴｃｌ０～Ｔｃｌｎはカットオフ状態となる。次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ１がワード線ＷＬ０から、ダイオードＤ０、可変抵抗型記憶素子Ｒ０～Ｒｎおよびチェイン選択トランジスタＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ１が図２９に示したＳｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０～Ｒｎは一括して低抵抗となる。
　《チェインメモリアレイの詳細動作方式》
　ここで、本実施の形態の主要な特徴の一つとなるチェインメモリアレイの動作方式について説明する。図１７～図１９は、図３Ａおよび図３Ｂの不揮発性メモリ装置において、そのチェインメモリアレイへの書き込み方式の一例を示す説明図である。本実施の形態による不揮発性メモリ装置は、例えば、ホスト（図１のＣＰＵ＿ＣＰ）側からの１回の書き込み命令に応じて、チェインメモリアレイを構成する（ｎ＋１）ビットの相変化メモリセルに対して（ｎ＋１）ビットの書き込みを行う第２動作モードと、ｊビット（ｊ＜（ｎ＋１））の書き込みを行う第１動作モードとを備える。以降、各動作モード時の書き込み動作について説明する。なお、当該書き込み動作に伴うワード線、ビット線、チェイン制御線等の詳細な制御方法は、図４および図５の場合と同様である。
　図１７は、前述した第１動作モードでｊ＝１とした場合の書き込み動作に伴うチェインメモリアレイの変化の様子の一例を示すものである。図１７において、例えば、チェインメモリアレイＣＹ００００とＣＹ００１０は同一の物理アドレス［１］に割り当てられるものとする。ここで、当該物理アドレス［１］を対象とする書き込み命令［１］が入力された場合、チェインメモリアレイＣＹ００００，ＣＹ００１０では、まず最初に、メモリセル選択線ＬＹ０が用いられる。
　ここで、メモリセル選択線ＬＹ０を対象とする書き込み動作が行われる際には、それに先だって、チェインメモリアレイＣＹ００００，ＣＹ００１０では、その中の全ての相変化メモリセルを対象として一旦“１”（セット状態）の書き込み（初期書き込み又は消去と称す）が行われる。具体的には、チェインメモリアレイ選択線ＳＬ０が活性化され（ＳＬ０＝Ｈｉｇｈ、ＳＬ１＝Ｌｏｗ）、メモリセル選択線ＬＹ０～ＬＹｎが全て非活性化（Ｌｏｗ）された状態で、ワード線ＷＬ０とビット線ＢＬ０＿０の間、ならびにワード線ＷＬ０とビット線ＢＬ０＿１の間にそれぞれ図２９のＳｅｔ電流パルスが印加される。そして、その後に、メモリセル選択線ＬＹ０に対応する相変化メモリセルを対象として、当該書き込み命令［１］に伴う所定のデータが書き込まれる。
　この例では、当該書き込み命令［１］に伴うチェインメモリアレイＣＹ００００用およびチェインメモリアレイＣＹ００１０用の１ビットデータが共に“０”であるものとして、チェインメモリアレイＣＹ００００，ＣＹ００１０では、共にメモリセル選択線ＬＹ０に対応する相変化メモリセル（前述したセット状態の初期書き込み（消去）に伴い“１”を保持）を対象として“０”（リセット状態）が書き込まれる。具体的には、チェインメモリアレイ選択線ＳＬ０が活性化（ＳＬ０＝Ｈｉｇｈ、ＳＬ１＝Ｌｏｗ）され、メモリセル選択線ＬＹ０のみが非活性化（ＬＹ０＝Ｌｏｗ、ＬＹ１～ＬＹｎ＝Ｈｉｇｈ）された状態で、ワード線ＷＬ０とビット線ＢＬ０＿０の間、ならびにワード線ＷＬ０とビット線ＢＬ０＿１の間にそれぞれ図２９のＲｅｓｅｔ電流パルスが印加される。
　その後、再び当該物理アドレス［１］を対象とする書き込み命令［２］が入力された場合、今度はメモリセル選択線ＬＹ１が用いられる。この例では、当該書き込み命令［２］に伴うチェインメモリアレイＣＹ００００用の１ビットデータが“１”であり、チェインメモリアレイＣＹ００１０用の１ビットデータが“０”であるものとする。ここで、チェインメモリアレイＣＹ００００，ＣＹ００１０におけるメモリセル選択線ＬＹ１に対応する相変化メモリセルのデータは、前述したメモリセル選択線ＬＹ０での初期書き込み（消去）に伴い予め“１”となっている。したがって、当該書き込み命令［２］に伴う１ビットデータが“１”であるチェインメモリアレイＣＹ００００では、特に書き込み動作は行われず、チェインメモリアレイＣＹ００１０内のメモリセル選択線ＬＹ１に対応する相変化メモリセルを対象として“０”（リセット状態）が書き込まれる。具体的には、チェインメモリアレイ選択線ＳＬ０が活性化（ＳＬ０＝Ｈｉｇｈ、ＳＬ１＝Ｌｏｗ）され、メモリセル選択線ＬＹ１のみが非活性化（ＬＹ１＝Ｌｏｗ、ＬＹ０，ＬＹ２～ＬＹｎ＝Ｈｉｇｈ）された状態で、ワード線ＷＬ０とビット線ＢＬ０＿１の間に図２９のＲｅｓｅｔ電流パルスが印加される。この際に、ワード線ＷＬ０とビット線ＢＬ０＿０の間には、特に電流パルスは印加されない。
　図１７のチェインメモリアレイＣＹ００００，ＣＹ００１０内にはこのような書き込み動作が行われたあとの状態が示されている。以降も同様にして、当該物理アドレス［１］を対象として書き込み命令が入力される度に、使用するメモリセル選択線がＬＹ２→ＬＹ３→…→ＬＹｎと遷移していき、その後、ＬＹｎからＬＹ０に戻る際に、再度、前述した初期書き込み（消去）が行われる。
　同様に、図１７において、例えば、チェインメモリアレイＣＹｋ００１とＣＹｋ０１１は同一の物理アドレス［２］に割り当てられるものとする。図１７のチェインメモリアレイＣＹｋ００１，ＣＹｋ０１１内には、当該物理アドレス［２］を対象として、チェインメモリアレイＣＹｋ００１，ＣＹｋ０１１用の１ビットデータを共に“１”とする書き込み命令がｎ回入力されたのち、更に、当該物理アドレス［２］を対象とする書き込み命令［ｎ＋１］が入力されたあとの状態が示されている。当該書き込み命令［ｎ＋１］では、チェインメモリアレイＣＹｋ００１用の１ビットデータは“１”であり、チェインメモリアレイＣＹｋ０１１用の１ビットデータは“０”である。チェインメモリアレイＣＹｋ００１，ＣＹｋ０１１では、当該ｎ回の書き込み命令に応じて、一旦最初に初期書き込み（消去）が行われたのち、メモリセル選択線をＬＹ０→ＬＹ１→…→ＬＹ（ｎ－１）と推移しながら「１」の書き込みが行われる（ただし実際には初期書き込み以外の書き込み動作は行われない）。その後、チェインメモリアレイＣＹｋ０１１では、前述した１ビットデータ“０”の書き込み命令［ｎ＋１］に応じて、メモリセル選択線ＬＹｎに対応する相変化メモリセルを対象として“０”（リセット状態）が書き込まれる。
　図１８は、前述した第２動作モード時の書き込み動作に伴うチェインメモリアレイの変化の様子の一例を示すものである。図１８において、例えば、チェインメモリアレイＣＹｋ０００とＣＹｋ０１０は同一の物理アドレス［１］に割り当てられるものとする。ここで、当該物理アドレス［１］を対象とする書き込み命令［１］が入力された場合、チェインメモリアレイＣＹｋ０００，ＣＹｋ０１０では、まず、最初にその中の全ての相変化メモリセルを対象として一旦“１”（セット状態）の書き込み（すなわち前述した初期書き込み（消去））が行われる。そして、その後に、チェインメモリアレイＣＹｋ０００，ＣＹｋ０１０内の全ての相変化メモリセルを対象として、当該書き込み命令［１］に伴う所定のデータが書き込まれる。
　この例では、当該書き込み命令［１］に伴うチェインメモリアレイＣＹｋ０００用の（ｎ＋１）ビットデータが“０…００”であり、チェインメモリアレイＣＹｋ０１０用の（ｎ＋１）ビットデータが“０…１０”となっている。ここで、チェインメモリアレイＣＹｋ０００，ＣＹｋ０１０における全相変化メモリセルのデータは、前述した初期書き込み（消去）に伴い予め“１”となっている。したがって、当該書き込み命令［１］に伴うデータが“１”のビットに対応する相変化メモリセル（ここではＣＹｋ０１０内のＬＹ１に対応する相変化メモリセル）では、特に書き込み動作が行われず、それ以外の相変化メモリセルを対象として“０”（リセット状態）が書き込まれる。具体的には、例えば、非活性化するメモリセル選択線をＬＹ０→ＬＹ１→…→ＬＹｎのように順次シフトさせながら、その都度、ワード線ＷＬｋとビット線ＢＬ０＿０の間と、ワード線ＷＬｋとビット線ＢＬ０＿１の間のそれぞれに図２９のＲｅｓｅｔ電流パルスを印加するか否かが選択される。この例では、メモリセル選択線ＬＹ１が非活性化された際のワード線ＷＬｋとビット線ＢＬ０＿１の間を除いた場合でＲｅｓｅｔ電流パルスが印加されることになる。
　その後、再び当該物理アドレス［１］を対象とする書き込み命令［２］が入力された場合、書き込み命令［１］の場合と同様に、最初に初期書き込み（消去）が行われたのち、当該書き込み命令［２］に伴うチェインメモリアレイＣＹｋ０００，ＣＹｋ０１０用の各（ｎ＋１）ビットデータに基づいて適宜“０”（リセット状態）の書き込みが行われる。なお、ここでは、非活性化するメモリセル選択線を順次シフトさせながら“０”（リセット状態）の書き込みを行ったが、場合によっては、メモリセル選択線をシフトさせずに一括して書き込みを行うことも可能である。すなわち、例えば、メモリセル選択線ＬＹ０～ＬＹｎを全て非活性状態とした状態で、ワード線ＷＬｋとビット線ＢＬ０＿０の間にＲｅｓｅｔ電流パルスを印加し、その後、メモリセル選択線ＬＹ０～ＬＹｎをＬＹ１を除いて全て非活性状態とした状態で、ワード線ＷＬｋとビット線ＢＬ０＿１の間にＲｅｓｅｔ電流パルスを印加すればよい。
　図１９は、前述した第１動作モードでｊ＝２とした場合の書き込み動作に伴うチェインメモリアレイの変化の様子の一例を示すものである。図１９において、例えば、チェインメモリアレイＣＹ００００とＣＹ００１０は同一の物理アドレス［１］に割り当てられるものとする。ここで、当該物理アドレス［１］を対象とする書き込み命令［１］が入力された場合、チェインメモリアレイＣＹ００００，ＣＹ００１０では、まず最初に、２本のメモリセル選択線ＬＹ０，ＬＹ１が用いられる。
　ここで、メモリセル選択線ＬＹ０，ＬＹ１を対象とする書き込み動作が行われる際には、それに先だって、チェインメモリアレイＣＹ００００，ＣＹ００１０では、その中の全ての相変化メモリセルを対象として前述した初期書き込み（消去）が行われる。そして、その後に、メモリセル選択線ＬＹ０，ＬＹ１に対応する相変化メモリセルを対象として、当該書き込み命令［１］に伴う所定のデータが書き込まれる。ここでは、当該書き込み命令［１］に伴うチェインメモリアレイＣＹ００００用の２ビットデータが“００”であり、チェインメモリアレイＣＹ００１０用の２ビットデータが“１０”である場合を例としている。具体的な書き込み動作は、非活性化するメモリセル選択線をＬＹ０→ＬＹ１のようにシフトさせ、その都度、ワード線ＷＬ０とビット線ＢＬ０＿０の間と、ワード線ＷＬ０とビット線ＢＬ０＿１の間のそれぞれに図２９のＲｅｓｅｔ電流パルスを印加するか否かを選択することで行われる。
　その後、再び当該物理アドレス［１］を対象とする書き込み命令［２］が入力された場合、今度はメモリセル選択線ＬＹ２，ＬＹ３が用いられる。この例では、当該書き込み命令［２］に伴うチェインメモリアレイＣＹ００００用の２ビットデータが“１１”であり、チェインメモリアレイＣＹ００１０用の２ビットデータが“１０”である場合を例としている。図１９のチェインメモリアレイＣＹ００００，ＣＹ００１０内にはこのような書き込み動作が行われたあとの状態が示されている。以降も同様にして、当該物理アドレス［１］を対象として書き込み命令が入力される度に、使用するメモリセル選択線がＬＹ４，ＬＹ５→ＬＹ６，ＬＹ７→…と遷移していき、その後、ＬＹｎ－１，ＬＹｎからＬＹ０，ＬＹ１に戻る際に、再度、前述した初期書き込み（消去）が行われる。
　以上、図１７～図１９に示すようなメモリアレイの動作方式を用いることで、例えば次のような効果が得られる。
　（１）前述した第１動作モード時には、（ｎ＋１）ビットのチェインメモリアレイがｊ（＜（ｎ＋１））ビットの記憶容量を持つものとして使用されると共に、当該ｊビットは当該チェインメモリアレイ内で循環するように制御されるため、前述した第２動作モード時と比べて高速化と寿命の拡大が図れる。すなわち、例えば図１７の場合、図１８の場合と比較して、“０”（リセット状態）の書き込み対象となる最大ビット数が１／（ｎ＋１）に減るため、これに伴う書込みデータ検証動作（ベリファイ動作）も含めて書き込みに要する最大時間を短縮することができる。また、チェインメモリアレイ内の全ビットは、図１７の場合には（ｎ＋１）回の書き込み命令によって１回使用されるのに対して、図１８の場合には１回の書き込み命令によって１回使用されるため、図１７の場合は図１８の場合に比べて寿命が約（ｎ＋１）倍程度に延びる。
　一方、第２動作モード時には、第１動作モード時と比べて、大容量化や低コスト化が図れる。すなわち、例えば、図１７の場合には１個のチェインメモリアレイが１ビットの記憶容量を持つものとして使用されるのに対して、図１８の場合には、１個のチェインメモリアレイが（ｎ＋１）ビットの記憶容量を持つものとして使用されるため、単位面積当たりの容量値が大きくなり、ビットコストを低く設定できる。これらの結果、例えば不揮発性メモリ装置内において第１動作モードで使用される領域と第２動作モードで使用される領域を設けるなど、第１動作モードと第２動作モードを適宜組み合わせることで、速度、寿命、容量等の性能をバランスよく確保することでき、ユーザの要求性能に対して柔軟に対応することが可能になる。
　（２）前述した第１および第２動作モードの双方において、チェインメモリアレイ内の全てのメモリセルに対して、一旦、セット状態およびリセット状態の中の一方の状態を一括して書き込んだのち（初期書き込み（消去）ののち）、他方の状態を特定のメモリセルに書き込むような方式を用いることで、安定した書き込み動作が実現可能になる。すなわち、チェインメモリアレイ内では、まず、一括して一方の状態を書き込むことでチェインメモリアレイ内の各メモリセルの状態（抵抗値）をほぼ均一に保つことが可能になる。そして、その後に特定のメモリセルに対して他方の状態を書き込む際に、当該書き込みに伴う発熱によって当該特定のメモリセルの周辺に配置された各メモリセルは、同様の初期状態から同様の影響を受けるため、結果として、チェインメモリアレイ内における各メモリセル間の抵抗値のばらつき量を低減することができる。これによって、安定した書き込み動作が実現可能になる。特に、図１７～図１９に示すような積層構造のチェインメモリアレイを用いる場合には、積層構造を用いない場合と比べて各メモリセル間がより近接配置される可能性が高いため、このような方式によってばらつき量を低減することがより有益となる。
　また、さらに、ここでは、初期書き込み（消去）時にセット状態を用い、その後の特定のメモリセルに対する書き込み時にリセット状態を用いている。これによって、より安定した書き込み動作が実現可能になる。例えば、相変化メモリセルでは、通常、リセット状態よりもセット状態の方が安定している。また、図２９に示したように、セット状態を書き込む際のパルス幅は、リセット状態を書き込む際のパルス幅に比べて広いため、セット状態を書き込む際には、その分だけ当該書き込み動作に伴う発熱が周辺に広がり易く、周辺の相変化メモリセルの記憶状態に影響を及ぼす可能性が高くなる。これらを鑑みると、本実施の形態の書き込み方式のように、特定の相変化メモリセルを対象としてセット状態の書き込みが生じないような方式を用いることが有益となる。本実施の形態の書き込み方式を用いると、特定の相変化メモリセルにリセット状態を書き込む際に、その周辺の相変化メモリセルは初期書き込み（消去）に伴いセット状態で安定しており、更に、リセット状態の書き込みに伴うパルス幅が狭いことから、当該書き込みに伴う熱の広がりも抑制される。
　（３）前述した第１動作モードと、前述したチェインメモリアレイ内の各メモリセルに対する具体的な書き込み方式を組み合わせることで、メモリセルの寿命の向上と共に安定した書き込み動作が実現でき、信頼性の向上が図れる。
　なお、図１７～図１９および図３Ｂ等では、例えばｎ＝７等とし、積層される（ｎ＋１）個の相変化メモリセルを１個のチェインメモリアレイに対応させたが、必ずしもこれに限定されるものではなく、適宜対応関係を変更することも可能である。例えば、図１７において、ｎ＝３とし、順に積層される４個の相変化メモリセル（例えばＣＹ００００に該当）と、この隣で順に積層されると共にダイオードおよびビット線を共有する４個の相変化メモリセル（例えばＣＹ０００１に該当）とを、１個のチェインメモリアレイに対応させることも可能である。この場合、当該チェインメモリアレイの初期書き込み（消去）は、チェインメモリアレイ選択線ＳＬ０，ＳＬ１を順に活性化することで２回に分けて行われる。あるいは、例えば書き込み電流を２倍の大きさに設定できるような場合には、チェインメモリアレイ選択線ＳＬ０，ＳＬ１を共に活性化することで１回で行うことも可能である。また、例えば、図１７では、書き込み命令が入力される毎にメモリセル選択線を順次シフトさせたが、例えば、当該書き込み命令に伴うデータがオール“１”の場合には、当該シフトを行わないような機能を付加することも可能である。
　《不揮発性メモリ装置への書き込み動作》
　図６は、図３Ａの不揮発性メモリ装置において、その概略的な書き込み動作のタイミングの一例を示す説明図である。ここでは、図１の不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０～７）のいずれかに対応する図３Ａの不揮発性メモリ装置を対象に、ＭバイトのデータをデータバッファＤＢＵＦ０を介してメモリアレイＡＲＹ０～ＡＲＹｍ内の相変化メモリセルに書き込む場合を例とする。なお、図６における「ｍ＊ｎ」等の「＊」は「×」（乗算）を意味するものである。
　図６において、ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＷ１０を入出力線Ｉ／Ｏｘ（ｘ＝０～７）（図３ＡのＩＯ［７：０］）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって書き込みコマンドＷ１０が図３Ａのアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、書き込みコマンドＷ１０には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図６の例ではデータバッファＤＢＵＦ０が指定されている。
　次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラムアドレスを２回（ＣＡ１、ＣＡ２）、ロウアドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレスおよび書き込みコマンドＷ１０を解読した結果、メモリバンクＢＫ０への書き込み命令であることが制御回路ＣＴＬＯＧに伝えられると、制御回路ＣＴＬＯＧは、メモリバンクＢＫ０にデータを書き込むため、メモリバンクＢＫ０を活性化する。
　アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラムアドレス（ＣＡ１、ＣＡ２）は、制御回路ＣＴＬＯＧを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴおよびチェイン選択アドレスラッチＣＨＬＴへ転送される。ここで書き込み動作は、最初に入力されたカラムアドレスから開始される。ロウアドレスラッチＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｋ（ワード線ＷＬｋ＝Ｈｉｇｈ）が選択される。次に、チェイン選択アドレスラッチＣＨＬＴからチェインアドレス（ＣＨＡＤ）およびセルアドレス（ＣＬＡＤ）がチェインデコーダＣＨＤＥＣへ転送され、チェインデコーダＣＨＤＥＣによって、チェインアドレス（ＣＨＡＤ）およびセルアドレス（ＣＬＡＤ）に対応したチェインメモリアレイ選択線ＳＬおよびメモリセル選択線ＬＹが選択される。
　続いて、カラムアドレスラッチＣＡＤＬＴからカラムアドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイＡＲＹ０～ＡＲＹｍのビット線選択回路ＢＳＷ０～ＢＳＷｍへ入力され、メモリアレイＡＲＹ０～ＡＲＹｍ毎に一つのビット線ＢＬｉ＿ｘ（ｘ＝０～ｍ）が選択され、データ線ＤＴ０～ＤＴｍを介して書き込み（ライト）ドライバＷＤＲ０～ＷＤＲｍへ接続される。このような状態から、書き込みドライバＷＤＲ０～ＷＤＲｍは、データ線ＤＴ０～ＤＴｍを介して選択されたビット線ＢＬｉ＿ｘをＬｏｗ状態とし、図４および図５に示したように、相変化メモリセルＣＬの可変抵抗型記憶素子Ｒに所定の電流を流すことでこの可変抵抗型記憶素子Ｒを低抵抗状態や高抵抗状態にする。
　相変化メモリセルＣＬの可変抵抗型記憶素子Ｒを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合には、データ線ＤＴ０～ＤＴｍを介して印加するメモリセル電流Ｉｃｌはセット動作に必要な値（Ｉｓｅｔ）に制御される。相変化メモリセルＣＬを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合には、データ線ＤＴ０～ＤＴｍを介して印加するメモリセル電流Ｉｃｌはリセット動作に必要な値（Ｉｒｅｓｅｔ）に制御される。例えば、一つのメモリバンクの中に、書き込みドライバＷＤＲが合計（ｍ＋１）個存在し、各メモリアレイＡＲＹ０～ＡＲＹｍ内で８ビットの記憶容量を持つチェインメモリアレイＣＹが１個ずつ選択されるものとすると、メモリバンクの中で、（ｍ＋１）バイトを単位とした書き込みを行うことができる。
　次に、ハイ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動して、ライトイネーブル信号ＷＥＢの立ち上がりエッジに同期して、記憶情報ＤＩ（１），ＤＩ（２），…，ＤＩ（Ｍ）が、入出力線Ｉ／Ｏｘ（ｘ＝０～７）を介してそれぞれ１バイトずつ入力される。この各記憶情報ＤＩ（１），ＤＩ（２），…，ＤＩ（Ｍ）は、順次、データバッファＤＢＵＦ０へ入力される。データバッファＤＢＵＦ０へｎバイト分のデータが入力されるたびに、ｎ×８個分の書き込みドライバＷＤＲを通じて、ｎバイト分のデータが書き込まれる。以下に、その動作を示す。
　先ず、最初のｎバイト分のデータの書き込み動作を説明する。
　データバッファＤＢＵＦ０への最初のｎバイト分のデータの中で、最初の１バイト分のデータが入力された時点で、書き込みドライバＷＤＲを通じて、カラムアドレス｛ＣＡ１、ＣＡ２｝によって選択された最初のｎバイト分のメモリセルが低抵抗状態（消去：ＥＲＳ１（１））に書き込まれる。次に、データバッファＤＢＵＦ０に最初のｎバイト分のデータがすべて入力された時点で、データバッファＤＢＵＦ０に保持されているデータの中で“０”のデータに対応する相変化メモリセルが、書き込みドライバＷＤＲを通じて、高抵抗状態（プログラム：ＰＲＯＧ０（１））に書き込まれる。最後に、書込みデータ検証回路ＷＶｘ（ｘ＝０～ｍ）は、相変化メモリセルへ書き込まれた“０”のデータを読み出し、正しく“０”が書き込まれたかを確認する（ベリファイ：ＶＲＦ０（１））。これによって、最初のｎバイト分のデータ書き込みが行われる。
　次に、２番目のｎバイト分のデータの書き込み動作を説明する。
　データバッファＤＢＵＦ０への２番目のｎバイト分のデータの中で、最初の１バイト分のデータが入力した時点で、書き込みドライバＷＤＲを通じて、カラムアドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択された２番目のｎバイト分のメモリセルが低抵抗状態（消去：ＥＲＳ１（２））に書き込まれる。次に、データバッファＤＢＵＦ０に２番目のｎバイト分のデータがすべて入力された時点で、データバッファＤＢＵＦ０に保持されているデータの中で“０”のデータに対応する相変化メモリセルが、書き込みドライバＷＤＲを通じて、高抵抗状態（プログラム：ＰＲＯＧ０（２））に書き込まれる。最後に、書込みデータ検証回路ＷＶｘ（ｘ＝０～ｍ）は、相変化メモリセルへ書き込まれた“０”のデータを読み出し、正しく“０”が書き込まれたかを確認する（ベリファイ：ＶＲＦ０（２））。これによって、２番目のｎバイト分のデータ書き込みが行われる。
　３番目のｎバイト分のデータの書き込み動作も、上記の動作と同様に行われ、その際のカラムアドレスは｛｛ＣＡ１、ＣＡ２｝＋（２ｎ）｝となる。このように、開始カラムアドレス｛ＣＡ１、ＣＡ２｝に対して順にｎの倍数を加算しながらカラムアドレスを生成し、当該カラムアドレスによってｎバイト分の相変化メモリセルＣＬが選択される毎に、消去（ＥＲＳ１）、プログラム（ＰＲＯＧ０）およびベリファイ（ＶＲＦ０）が実行される。なお、当該カラムアドレスの加算は、例えば、図３Ａの制御回路ＣＴＬＯＧによって行われる。
　このような動作により、Ｍバイトのデータを書き込む際は、消去（ＥＲＳ１）とプログラム（ＰＲＯＧ０）およびベリファイ（ＶＲＦ０）がＭ／ｎ回生じることになる。また、書き込みコマンドＷ１０にてデータバッファＤＢＵＦ１を指定した場合は、入出力線Ｉ／Ｏｘ（ｘ＝０～７）を介してデータバッファＤＢＵＦ１へ入力され、データバッファＤＢＵＦ１に保持されたデータが相変化メモリセルＣＬへ書き込まれる。なお、図６において、書き込み実行コマンドＷ１１は、記憶情報ＤＩ（１）～ＤＩ（Ｍ）の入力が終わり、メモリアレイに対して実施の書き込み動作を行わせる旨を指示するための命令フォーマット上のコマンドである。ただし、図６の例では、当該書き込み実行コマンドＷ１１を受ける前の段階で、データバッファに所定量のデータが蓄えられる度に実際の書き込み動作を行っており、これによって高速化を図っている。
　また、特に限定しないが、第２動作モード時のＭバイトの書き込みは、例えば１本のワード線に対して各メモリアレイＡＲＹ０～ＡＲＹｍ毎に１本のビット線を活性化し、これによりＡＲＹ０～ＡＲＹｍからそれぞれ１個ずつチェインメモリアレイＣＹを選択し、当該ＣＹ内の全メモリセルを書き込み対象とすることで行われる。当該メモリアレイ構成を前提とする場合、第１動作モード時のＭバイトの書き込みは、例えば各メモリアレイＡＲＹ０～ＡＲＹｍ毎の１本のビット線に対して複数本のワード線を順に活性化し、これによりＡＲＹ０～ＡＲＹｍの中からそれぞれ複数個ずつチェインメモリアレイＣＹを選択し、当該ＣＹ内の１個のメモリセルを書き込み対象とすることで行われる。あるいは、例えば１本のワード線に対して各メモリアレイＡＲＹ０～ＡＲＹｍ毎に複数本のビット線を順に活性化し、これによりＡＲＹ０～ＡＲＹｍの中からそれぞれ複数個ずつチェインメモリアレイＣＹを選択し、当該ＣＹ内の１個のメモリセルを書き込み対象とすることで行われる。
　以上説明したように、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０～７）はＭバイトのデータを書き込む際には、要求されたＭバイトデータサイズだけの消去（ＥＲＳ１）とプログラム（ＰＲＯＧ０）およびベリファイ（ＶＲＦ０）動作を行う。つまり、消去（ＥＲＳ１）のデータサイズとプログラム（ＰＲＯＧ０）のデータサイズは等しいため、余分なアドレスのデータを消去（ＥＲＳ１）する必要な無いため、高速な書き込みを実現できる。また、この書き込み動作において、図１７～図１９で述べたように、上書きはせず、一旦、対象となる相変化メモリセルＣＬを消去状態とすることで、相変化メモリセルの抵抗値の均一化を図ることができ、安定した書き込み動作が実現できる。さらに、プログラム（ＰＲＯＧ０）後、ベリファイ（ＶＲＦ０）を行うことで、高い信頼性を保つことができる。
　《不揮発性メモリ装置からの読み出し動作》
　図７は、図３Ａの不揮発性メモリ装置において、その概略的な読み出し動作のタイミングの一例を示す説明図である。ここでは、図１の不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０～７）のいずれかに対応する図３Ａの不揮発性メモリ装置を対象に、指定されたデータサイズ分のデータを、メモリアレイＡＲＹ０～ＡＲＹｍ内の相変化メモリセルからデータバッファＤＢＵＦ０を介して読み出す場合を例とする。なお、図７における「ｋ＊ｎ」等の「＊」は「×」（乗算）を意味するものである。
　図７において、ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。次に、読み出しコマンドＲＤ４が入出力線Ｉ／Ｏｘ（ｘ＝０～７）（図３ＡのＩＯ［７：０］）を介して入力されると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第１の読み出しコマンドＲＤ４がアドレス・コマンドインターフェース回路ＡＤＣＯＭＩＦへ取り込まれ、解読される。
　次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラムアドレスを２回（ＣＡ１、ＣＡ２）、ロウアドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＯＭＩＦへ取り込まれ、解読される。
　次にロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。続いて、第２の読み出しコマンドＲＤ４１を入出力線Ｉ／Ｏｘ（ｘ＝０～７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２の読み出しコマンドＲＤ４１がアドレス・コマンドインターフェース回路ＡＤＣＯＭＩＦへ取り込まれ、解読される。
　コマンドＲＤ４およびＲＤ４１には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図７の例ではデータバッファＤＢＵＦ０を指定している。アドレス・コマンドインターフェース回路ＡＤＣＯＭＩＦにてアドレス、コマンドＲＤ４およびコマンドＲＤ４１を解読した結果、メモリバンクＢＫ０への読み出し命令であることが制御回路ＣＴＬＯＧに伝えられると、制御回路ＣＴＬＯＧは、メモリバンクＢＫ０からデータを読み出すため、メモリバンクＢＫ０を活性化する。
　アドレス・コマンドインターフェース回路ＡＤＣＯＭＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラムアドレス（ＣＡ１、ＣＡ２）は、制御回路ＣＴＬＯＧを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴおよびチェイン選択アドレスラッチＣＨＬＴへ転送される。ここで読み出し動作は、最初に入力されたカラムアドレスから開始される。ロウアドレスラッチＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｋ（ワード線ＷＬｋ＝Ｈｉｇｈ）が選択される。次に、チェイン選択アドレスラッチＣＨＬＴからチェインアドレス（ＣＨＡＤ）およびセルアドレス（ＣＬＡＤ）がチェインデコーダＣＨＤＥＣへ転送され、チェインデコーダＣＨＤＥＣによって、チェインアドレス（ＣＨＡＤ）およびセルアドレス（ＣＬＡＤ）に対応したチェインメモリアレイ選択線ＳＬおよびメモリセル選択線ＬＹが選択される。
　続いて、カラムアドレスラッチＣＡＤＬＴからカラムアドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイＡＲＹ０～ＡＲＹｍのビット線選択回路ＢＳＷ０～ＢＳＷｍへ入力され、メモリアレイＡＲＹ０～ＡＲＹｍ毎に一つのビット線ＢＬｉ＿ｘ（ｘ＝０～ｍ）が選択され、データ線ＤＴ０～ＤＴｍを介してセンスアンプＳＡ０～ＳＡｍへ接続される。これにより、メモリアレイＡＲＹ０～ＡＲＹｍ毎に１ビットの相変化メモリセルＣＬが選択されるため、一つのメモリバンクの中で同時に合計（ｍ＋１）ビットの相変化メモリセルＣＬ（０ビット目からｍビット目）が選択される。
　メモリアレイ毎に選択された相変化メモリセルＣＬ（０ビット目からｍビット目）を対象に、ワード線からビット線（データ線ＤＴ０～ＤＴｍ）に向けて所定の読み出し電流を流すと、記憶状態に応じた電圧が生成される。センスアンプＳＡ０～ＳＡｍは、この際の電圧を計測し、参照電圧と比較することにより、相変化メモリセルＣＬへ記録された（ｍ＋１）ビット分のデータＤｎｂｙｔｅを検出する。つまり、カラムアドレス｛ＣＡ１、ＣＡ２｝によって選択された最初のｎバイト（＝（ｍ＋１）／８）分のデータＤｎｂｙｔｅが相変化メモリセルＣＬから同時に検出される。
　例えばメモリアレイＡＲＹ０において、ワード線ＷＬ０とビット線ＢＬ０＿０の交点に位置するチェインメモリアレイＣＹ内の所定の相変化メモリセルＣＬがデータ“１”を記憶しており、低抵抗状態にある場合は、ビット線ＢＬ０＿０及びデータ線ＤＴ０が充電され、センスアンプＳＡ０はその電圧からデータ“１”を検出する。一方、メモリアレイＡＲＹ１において、ワード線ＷＬ０とビット線ＢＬ０＿１の交点に位置するチェインメモリアレイＣＹ内の所定の相変化メモリセルＣＬがデータ“０”を記憶しており、高抵抗状態にある場合は、ビット線ＢＬ０＿１及びデータ線ＤＴ１は、ほぼ接地電圧ＶＳＳに保持され、センスアンプＳＡ１はその電圧からデータ“０”を検出する。
　検出された１番目のｎバイト（＝（ｍ＋１）／８）分のデータＤｎｂｙｔｅはデータ選択回路ＤＳＷ１を介して、コマンドＲＤ４およびＲＤ４１によって指定されたデータバッファＤＢＵＦ０へ転送される。次のｎバイト分のデータは、カラムアドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択され、データバッファＤＢＵＦ０へ転送される。このように、開始カラムアドレス｛ＣＡ１、ＣＡ２｝に対して順にｎの倍数を加算しながらカラムアドレスが選択され、当該選択されたカラムアドレスに対応する相変化メモリセルＣＬからｎバイト分のデータが読み出され、データバッフＤＢＵＦ０へ順次転送される。このｎの倍数の加算は、例えば、図３Ａの制御回路ＣＴＬＯＧによって行われる。指定したデータサイズがｋ＊ｎバイトの時、メモリアレイＡＲＹからデータバッファＤＢＵＦ０へのデータ転送がｋ回生じる。
　相変化メモリセルＣＬからデータバッファＤＢＵＦ０へデータ転送が行われている期間は、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルとなる。このデータ転送が終了した時点で、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルとなる。ここで、例えば入出力信号ＩＯが８ビット（１バイト）の場合、データバッファＤＢＵＦ０へ格納されたｋ＊ｎバイト分のデータは、読み出しイネーブル信号ＲＥＢの立ち下がりエッジに同期して、入出力信号ＩＯを介してＤＯ（１）～ＤＯ（ｋ＊ｎ）の順に出力される。例えば指定されたデータサイズが５１２バイトで、同時に選択される相変化メモリセルＣＬのデータサイズが１６バイトで、入出力信号ＩＯが８ビット（１バイト）の場合は、相変化メモリセルＣＬからデータバッファＤＢＵＦ０へは合計３２回（＝５１２／１６）のデータ転送が行われ、データバッファＤＢＵＦ０から入出力信号ＩＯを介してデータを出力する回数は５１２回となる。
　また、コマンドＲＤ４およびＲＤ４１にてデータバッファＤＢＵＦ１を指定した場合は、同様に、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０～７）のメモリアレイから、指定したデータサイズ（ｋ＊ｎバイト）分のデータが、データバッファＤＢＵＦ１を介して読み出される。このように、任意のデータサイズを指定した読み出し動作では、必要なサイズ分のデータのみを効率的に読み出しことができるため、高速読み出しが実現できる。
　《電源投入時の初期シーケンス》
　図８Ａおよび図８Ｂは、図１の情報処理システムにおいて、電源投入時のそれぞれ異なる初期シーケンスの一例を示す図である。図８Ａは、図１のメモリモジュール（半導体装置）ＮＶＭＭＤ０内の不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に格納されているＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）を利用した場合における電源投入時の初期シーケンスを示すものである。図８Ｂは、図１の情報処理装置ＣＰＵ＿ＣＰから送信されたＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）を利用した場合における電源投入時の初期シーケンスを示すものある。
　まず、図８Ａに示す初期シーケンスを説明する。Ｔ１の期間（ＰｗＯｎ）で情報処理装置ＣＰＵ＿ＣＰと、メモリモジュールＮＶＭＭＤ０内の不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７と、ランダムアクセスメモリＲＡＭと、制御回路ＭＤＬＣＴ０へ電源投入を行い、Ｔ２の期間（ＲＳＴ）でリセットを行う。リセットの方法は、特に限定されないが、例えばそれぞれの内蔵回路で自動的にリセットを行う方法でも、外部にリセット端子（リセット信号ＲＳＴＳＩＧ）を有し、このリセット信号によってリセット動作を行う方法でもよい。また、例えば情報処理装置ＣＰＵ＿ＣＰからインターフェース信号ＨＤＨ＿ＩＦを通じて、リセット命令を制御回路ＭＤＬＣＴ０へ入力し、リセットを行う方法でもよい。
　Ｔ２のリセット期間（ＲＳＴ）では、情報処理装置ＣＰＵ＿ＣＰ、制御回路ＭＤＬＣＴ０、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７、ランダムアクセスメモリＲＡＭの内部状態が初期化される。この際に、制御回路ＭＤＬＣＴ０は、ランダムアクセスメモリＲＡＭへ格納されているアドレス範囲マップ（ＡＤＭＡＰ）および各種テーブルを初期化する。各種テーブルの中には、アドレス変換テーブル（ＬＰＴＢＬ）、物理セグメントテーブル（ＰＳＥＧＴＢＬ１，ＰＳＥＧＴＢＬ２）、物理アドレステーブル（ＰＡＤＴＢＬ）、および書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ）が含まれる。
　なお、当該アドレス範囲マップ（ＡＤＭＡＰ）および各種テーブルは、詳細に関しては後述するが、簡単に説明すると次のようなものである。アドレス範囲マップ（ＡＤＭＡＰ）は、前述した第１動作モードで使用されるアドレス領域と第２動作モードで使用されるアドレス領域の区画割りを示すものである。アドレス変換テーブル（ＬＰＴＢＬ）は、現在の論理アドレスと物理アドレスの対応関係を示すものである。物理セグメントテーブル（ＰＳＥＧＴＢＬ１，ＰＳＥＧＴＢＬ２）は、各物理アドレスでの消去回数等をセグメント単位で管理するものであり、ウエアレベリング等で使用されるものである。物理アドレステーブル（ＰＡＤＴＢＬ）は、現在の各物理アドレスの状態を詳細に管理するものである。書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ）は、ウエアレベリングに基づいて、論理アドレスに対して次に割り当てるべき物理アドレスを定めたものである。ここで、当該書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ）は、書き込み速度の高速化を図るため、その情報の一部又は全てが図２に示した書込み物理アドレステーブルＮＸＰＴＢＬ１，ＮＸＰＴＢＬ２にコピーされている。
　Ｔ２の期間が終了した後のＴ３の期間（ＭＡＰ）では、制御回路ＭＤＬＣＴ０は、不揮発性メモリＮＶＭ１０～ＮＶＭ１７へ格納されているＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）を読み出し、図２のマップレジスタＭＡＰＲＥＧへ転送する。次に、マップレジスタＭＡＰＲＥＧ内のＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）を読み出し、このＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）を利用して、前述したアドレス範囲マップ（ＡＤＭＡＰ）を生成し、ランダムアクセスメモリＲＡＭへ格納する。すなわち、ＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）には、前述した第１動作モードで使用されるアドレス領域と第２動作モードで使用されるアドレス領域の情報が含まれている。
　さらに、制御回路ＭＤＬＣＴ０は、マップレジスタＭＡＰＲＥＧ内のＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）の中で２個の論理アドレス領域（ＬＲＮＧ１とＬＲＮＧ２）が設定されていれば、これに応じた書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ）を構築する。具体的には、例えば書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ）内を、論理アドレス領域（ＬＲＮＧ１）用の書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ１）と、論理アドレス領域（ＬＲＮＧ２）用の書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ２）とに切り分ける。例えば、論理アドレス領域（ＬＲＮＧ１）は前述した第１動作モード用の領域に対応し、論理アドレス領域（ＬＲＮＧ２）は前述した第２動作モード用の領域に対応する。
　特に限定しないが、書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ）が０エントリー目から（Ｎ－１）エントリー目までのＮ個分のエントリーで構成されている場合、０エントリー目から（Ｎ／２－１）エントリー目までのＮ／２個分を書込み物理アドレステーブルＮＸＰＡＤＴＢＬ１とすることができる。そして、残りのＮ／２エントリー目からＮエントリー目までの、Ｎ／２個分を書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ２）とすることもできる。
　Ｔ３の期間が終了した後のＴ４の期間（ＳｅｔＵｐ）では、情報処理装置ＣＰＵ＿ＣＰは、メモリモジュールＮＶＭＭＤ０内の不揮発性メモリ装置ＮＶＭ０へ格納されているブートプログラムを読み出し、情報処理装置ＣＰＵ＿ＣＰを立ち上げる。Ｔ４の期間が終了した後のＴ５の期間（Ｉｄｌｅ）以降では、メモリモジュールＮＶＭＭＤ０はアイドル状態となり、情報処理装置ＣＰＵ＿ＣＰからのリクエストを待つ状態となる。
　次に、図８Ｂに示す初期シーケンスを説明する。Ｔ１１の期間（ＰｗＯｎ）と、Ｔ２１の期間（ＲＳＴ）では、それぞれ、図８ＡのＴ１の期間及びＴ２の期間と同様の動作を行う。Ｔ２１の期間が終了した後のＴ３１の期間（Ｈ２Ｄ）では、情報処理装置ＣＰＵ＿ＣＰは、メモリモジュールＮＶＭＭＤ０へＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）を送信し、これを受けた制御回路ＭＤＬＣＴ０は、このＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）を不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に格納する。Ｔ３１の期間が終了した後のＴ４１の期間（ＭＡＰ）、Ｔ５１の期間（ＳｅｔＵｐ）、Ｔ６１の期間（Ｉｄｌｅ）では、それぞれ、図８ＡのＴ３、Ｔ４、Ｔ５の期間と同様の動作を行う。
　このような初期シーケンスにおいて、図８Ａに示したように、ＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）がメモリモジュールＮＶＭＭＤ０（不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７）へ予め格納されていれば、高速に電源投入時の初期シーケンスを実行することができる。一方、図８Ｂに示したように、ＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）を情報処理装置ＣＰＵ＿ＣＰからメモリモジュールＮＶＭＭＤ０へ伝送する場合には、情報処理システムの動作目的等に応じて、適宜、メモリモジュールＮＶＭＭＤ０の構成（使い方）をカスタマイズすることができる。
　《物理アドレステーブルの詳細》
　図９は、図１のランダムアクセスメモリに格納される物理アドレステーブルの構成例を示す図である。物理アドレステーブルＰＡＤＴＢＬは、物理アドレスＰＡＤ（ＰＡＤ［３１：０］）と、この各物理アドレスＰＡＤに対応した有効フラグＰＶＬＤ、消去回数ＰＥＲＣ、レイヤモード番号ＬＹＭおよびレイヤ番号ＬＹＣから構成され、図１のランダムアクセスメモリＲＡＭに格納されている。有効フラグＰＶＬＤ値が１の場合は、対応する物理アドレスＰＡＤが有効であることを示し、０の場合は無効であることを示す。例えば、論理アドレスに割り当てられる物理アドレスが書込み物理アドレステーブル（ＮＸＰＡＤＴＢＬ）に基づいて変更された際に、変更後に割り当てられる物理アドレスＰＡＤの有効フラグＰＶＬＤ値が１となり、変更前に割り当てられていた物理アドレスＰＡＤの有効フラグＰＶＬＤ値が０となる。
　消去回数ＰＥＲＣは、前述した初期書き込み（消去）が行われた回数を表す。ここで、例えば、有効フラグＰＶＬＤ値が０であり、初期書き込み（消去）が行われた回数が少ない物理アドレスＰＡＤを優先的に論理アドレスに割り当てれば、消去回数ＰＥＲＣの値を平準化（ウエアレベリング）することができる。また、図２の情報処理回路ＭＮＧＥＲは、図９の例では、物理アドレスＰＡＤが“００００００００”～“０２７ＦＦＦＦＦ”までを第１物理アドレス領域ＰＲＮＧ１として、物理アドレスＰＡＤが“０２８０００００”～“０７ＦＦＦＦＦＦ”までを第２物理アドレス領域ＰＲＮＧ２として認識し、物理アドレステーブルＰＡＤＴＢＬを管理する。また、特に限定しないが、物理アドレスＰＡＤ（ＰＡＤ［３１：０］）は、物理セグメントアドレスＳＧＡＤ（ＰＡＤ［３１：１６］）と、セグメント別の物理オフセットアドレスＰＰＡＤ（ＰＡＤ［１５：０］）とから構成される。
　また、レイヤモード番号ＬＹＭが“０”の場合は、チェインメモリアレイＣＹ内の全相変化メモリセルＣＬ０～ＣＬｎに書き込みが行われることを示す（すなわち前述した第２動作モードであることを示す）。また、レイヤモード番号ＬＹＭが“１”の場合は、チェインメモリアレイＣＹ内の１個の相変化メモリセルに書き込みが行われることを示す（すなわち前述した第１動作モードであることを示す）。
　また、レイヤ番号ＬＹＣの値ｘは、図４等で示すチェインメモリアレイＣＹ内のメモリセル選択線ＬＹｘに対応している。例えば、レイヤ番号ＬＹＣが“１”の場合、物理アドレスＰＡＤに対応するデータが、図４等で示すチェインメモリアレイＣＹ内のメモリセル選択線ＬＹ１に選択された相変化メモリセルＣＬ１に保持されており、有効であることを示す。
　《物理セグメントテーブルの詳細》
　図１０Ａおよび図１０Ｂは、図１のランダムアクセスメモリに格納される物理セグメントテーブルの構成例を示す図である。図１０Ａは無効物理アドレスに関する物理セグメントテーブルＰＳＥＧＴＢＬ１を示し、図１０Ｂは有効物理アドレスに関する物理セグメントテーブルＰＳＥＧＴＢＬ２を示している。特に限定しないが、物理アドレスＰＡＤ（ＰＡＤ［３１：０］）の上位ＰＡＤ［３１：１６］は、物理セグメントアドレスＳＧＡＤを示す。また、特に限定しないが、１つの物理アドレスのメインデータサイズは５１２バイトで、１セグメントのメインデータサイズは６５５３６個の物理アドレスが集まって３２Ｍバイトとなっている。
　まず、図１０Ａを説明する。物理セグメントテーブルＰＳＥＧＴＢＬ１は、物理セグメントアドレスＳＧＡＤ（ＰＡＤ［３１：１６］）毎に、無効物理アドレス総数ＴＮＩＰＡと、最大消去回数ＭＸＥＲＣおよびそれに対応する無効物理オフセットアドレスＭＸＩＰＡＤと、最小消去回数ＭＮＥＲＣおよびそれに対応する無効物理オフセットアドレスＭＮＩＰＡＤとを含んでいる。無効物理アドレス総数ＴＮＩＰＡは、対応する物理セグメントアドレスＳＧＡＤ内で無効状態となっている物理アドレスの総数であり、最大消去回数ＭＸＥＲＣおよびその無効物理オフセットアドレスＭＸＩＰＡＤと、最小消去回数ＭＮＥＲＣおよびその無効物理オフセットアドレスＭＮＩＰＡＤは、当該無効状態となっている物理アドレスの中から抽出される。そして、当該物理セグメントテーブルＰＳＥＧＴＢＬ１は、図１のランダムアクセスメモリＲＡＭに格納される。
　次に、図１０Ｂを説明する。物理セグメントテーブルＰＳＥＧＴＢＬ２は、物理セグメントアドレスＳＧＡＤ（ＰＡＤ［３１：１６］）毎に、有効物理アドレス総数ＴＮＶＰＡと、最大消去回数ＭＸＥＲＣおよびそれに対応する有効物理オフセットアドレスＭＸＶＰＡＤと、最小消去回数ＭＮＥＲＣおよびそれに対応する有効物理オフセットアドレスＭＮＶＰＡＤとを含んでいる。有効物理アドレス総数ＴＮＶＰＡは、対応する物理セグメントアドレスＳＧＡＤ内で有効状態となっている物理アドレスの総数であり、最大消去回数ＭＸＥＲＣおよびその有効物理オフセットアドレスＭＸＶＰＡＤと、最小消去回数ＭＮＥＲＣおよびその有効物理オフセットアドレスＭＮＶＰＡＤは、当該有効状態となっている物理アドレスの中から抽出される。そして、当該物理セグメントテーブルＰＳＥＧＴＢＬ２は、図１のランダムアクセスメモリＲＡＭに格納される。当該物理セグメントテーブルＰＳＥＧＴＢＬ１，ＰＳＥＧＴＢＬ２は、後述するダイナックウエアレベリングやスタティックウエアレベリングを行う際に使用される。
　《書込み物理アドレステーブルの詳細》
　図１１Ａおよび図１１Ｂは、図２の制御回路や図１のランダムアクセスメモリに格納される書込み物理アドレステーブルの構成例を示す図である。図１１Ａには、装置使用開始時の初期状態における書込み物理アドレステーブルＮＸＰＡＤＴＢＬの状態が示され、図１１Ｂには、内容が適宜更新された後の書込み物理アドレステーブルＮＸＰＡＤＴＢＬの状態が示される。書込み物理アドレステーブルＮＸＰＡＤＴＢＬは、ホスト（図１のＣＰＵ＿ＣＰ）側からの論理アドレスを伴う書き込み命令を受けて不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７の物理アドレスにデータを書き込む際に、当該論理アドレスに対してどの物理アドレスを優先的に割り当てるかを決めるテーブルである。
　当該書込み物理アドレステーブルＮＸＰＡＤＴＢＬは、ここでは、複数（Ｎ）個の物理アドレスを登録できる構成となっている。ここで、当該書込み物理アドレステーブルＮＸＰＡＤＴＢＬ（ＮＸＰＡＤＴＢＬ１，ＮＸＰＡＤＴＢＬ２）は、実際に書き込み対象となる物理アドレスを定めるものであり、論理アドレスを受けてから当該テーブルを用いて物理アドレスを決定するまでの時間は、書き込み速度に影響を及ぼすことになる。そこで、当該書込み物理アドレステーブルＮＸＰＡＤＴＢＬ（ＮＸＰＡＤＴＢＬ１，ＮＸＰＡＤＴＢＬ２）の情報は、図２の制御回路ＭＤＬＣＴ０内の書込み物理アドレステーブルＮＸＰＴＢＬ１，ＮＸＰＴＢＬ２において保持され、そのバックアップとして図１のランダムアクセスメモリＲＡＭ内で保持される。
　書込み物理アドレステーブルＮＸＰＡＤＴＢＬは、エントリー番号ＥＮＵＭと、書き込み物理アドレスＮＸＰＡＤと、この書き込み物理アドレスＮＸＰＡＤに対応する有効フラグＮＸＰＶＬＤ、消去回数ＮＸＰＥＲＣ、レイヤモード番号ＮＸＬＹＭ、および書き込みレイヤ番号ＮＸＬＹＣから構成される。図２の制御回路ＭＤＬＣＴ０は、ＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）の中で２個の論理アドレス領域（ＬＲＮＧ１とＬＲＮＧ２）が定められている場合、これに対応して書込み物理アドレステーブルＮＸＰＡＤＴＢＬの中も２個に分割する。ここでは、エントリー番号０から（Ｎ／２－１）のＮ／２個分が書込み物理アドレステーブルＮＸＰＡＤＴＢＬ１として管理され、エントリー番号（Ｎ／２）から（Ｎ－１）までの残りのＮ／２個分が書込み物理アドレステーブルＮＸＰＡＤＴＢＬ２として管理される。そして、論理アドレス領域（ＬＲＮＧ１）への書き込み要求に対しては、書込み物理アドレステーブルＮＸＰＡＤＴＢＬ１が利用され、論理アドレス領域（ＬＲＮＧ２）への書き込み要求に対しては、書込み物理アドレステーブルＮＸＰＡＤＴＢＬ２が利用される。
　エントリー番号ＥＮＵＭは、複数（Ｎ）組の書き込み物理アドレスＮＸＰＡＤにおけるＮ値（０番～（Ｎ－１）番）を示し、このＮ値は書込み優先度（登録数）を示す。論理アドレス領域（ＬＲＮＧ１）への書き込み要求に対しては、書込み物理アドレステーブルＮＸＰＡＤＴＢＬ１の中のＮ値が小さい順から優先して使用され、論理アドレス領域（ＬＲＮＧ２）への書き込み要求に対しては書込み物理アドレステーブルＮＸＰＡＤＴＢＬ２の中のＮ値が小さい順から優先して使用される。また、有効フラグＮＸＰＶＬＤの値が０の場合は、対象となる物理アドレスは無効であることを意味し、１の場合は対象となる物理アドレスは有効であることを意味する。例えば、エントリー番号ＥＮＵＭの０番が使用された場合、当該０番の有効フラグＮＸＰＶＬＤの値が１となるため、次に当該テーブルが参照される際にエントリー番号ＥＮＵＭの０番は使用済みであることが判別でき、次は１番を使用すればよいことが分かる。
　ここで、図１１Ａにおいて、Ｎ＝３２の場合を例として、書込み物理アドレステーブルＮＸＰＡＤＴＢＬの初期設定（例えば図８のＴ１からＴ３）について説明する。
　まず、論理アドレス領域（ＬＲＮＧ１）に対応して物理アドレス領域（ＰＲＮＧ１）が設定され、当該物理アドレス領域（ＰＲＮＧ１）内の“００００００００”番地から“０００００００Ｆ”番地までの連続した書き込み物理アドレスＮＸＰＡＤが、エントリー番号ＥＮＵＭ＝０番から（（３２／２）－１）番までにそれぞれ登録される。また、レイヤモード番号ＮＸＬＹＭは“１”に設定され、書き込みレイヤ番号ＮＸＬＹＣは“０”に設定され、これは、図９にて説明したレイヤモード番号ＬＹＭおよびレイヤ番号ＬＹＣと同様に、第１動作モードであり、使用するメモリセル選択線はＬＹ０であることを意味する。
　同様に、論理アドレス領域（ＬＲＮＧ２）に対応して物理アドレス領域（ＰＲＮＧ２）が設定され、当該物理アドレス領域（ＰＲＮＧ２）内の“０２８０００００”番地から“０２８００００Ｆ”番地までの連続した書き込み物理アドレスＮＸＰＡＤが、エントリー番号ＥＮＵＭ＝（３２／２）番から（３２－１）番までにそれぞれ登録される。また、レイヤモード番号ＮＸＬＹＭは“０”に設定され、書き込みレイヤ番号ＮＸＬＹＣは“０”に設定され、これは、図９にて説明したレイヤモード番号ＬＹＭおよびレイヤ番号ＬＹＣと同様に、第２動作モードであることを意味する。そして、これらの書き込み物理アドレスＮＸＰＡＤに対応する有効フラグＮＸＰＶＬＤ及び消去回数ＮＸＰＥＲＣはすべて０に設定される。
　次に、この図１１Ａに示す状態で、情報処理装置ＣＰＵ＿ＣＰからインターフェース信号ＨＤＨ＿ＩＦを通じ、メモリモジュール（半導体装置）ＮＶＭＭＤ０の論理アドレス領域（ＬＲＮＧ１）へ、セクタカウント（ＳＥＣ）値が１（５１２バイト）のライトリクエスト（ＷＱ）が（Ｎ／２）回入力された場合を想定する。この場合、それぞれのライトリクエスト（ＷＱ）に含まれるデータは、図１１Ａに基づいて、不揮発性メモリ装置内の物理アドレスＰＡＤ（ＮＸＰＡＤ）の“００００００００”番地から“００００００Ｆ”番地までの連続した番地に対応する箇所に書き込まれる。
　さらに、情報処理装置ＣＰＵ＿ＣＰからインターフェース信号ＨＤＨ＿ＩＦを通じ、メモリモジュールＮＶＭＭＤ０の論理アドレス領域（ＬＲＮＧ２）へ、セクタカウント（ＳＥＣ）値が１（５１２バイト）のライトリクエスト（ＷＱ）が（Ｎ／２）回入力された場合を想定する。この場合、それぞれのライトリクエスト（ＷＱ）に含まれるデータは、図１１Ａに基づいて、不揮発性メモリ装置内の物理アドレスＰＡＤ（ＮＸＰＡＤ）の“０２８０００００”番地から“０２８００００Ｆ”番地までの連続した番地に対応する箇所に書き込まれる。
　また、別の動作例を挙げれば次のようになる。情報処理装置ＣＰＵ＿ＣＰからインターフェース信号ＨＤＨ＿ＩＦを通じ、メモリモジュールＮＶＭＭＤ０の論理アドレス領域（ＬＲＮＧ１）へ、セクタカウント（ＳＥＣ）値が１６（８Ｋバイト）のライトリクエスト（ＷＱ）が１回入力された場合を想定する。この場合、このライトリクエスト（ＷＱ）に含まれるデータは、５１２バイト毎の１６個の物理アドレスＰＡＤへ分解され、物理アドレスＰＡＤの“００００００００”番地から“０００００００Ｆ”番地までの連続した番地にて、不揮発性メモリ装置へ書き込まれる。
　また、情報処理装置ＣＰＵ＿ＣＰからインターフェース信号ＨＤＨ＿ＩＦを通じて、メモリモジュールＮＶＭＭＤ０の論理アドレス領域（ＬＲＮＧ２）へ、セクタカウント（ＳＥＣ）値が１６（８Ｋバイト）のライトリクエスト（ＷＱ）が１回入力された場合を想定する。この場合、このライトリクエスト（ＷＱ）に含まれるデータは、５１２バイト毎の１６個の物理アドレスＰＡＤへ分解され、物理アドレスＰＡＤの“０２８０００００”番地から“０２８００００Ｆ”番地までの、連続した番地にて、不揮発性メモリ装置へ書き込まれる。
　また、このような書き込み動作の進行と共に、書込み物理アドレステーブルＮＸＰＡＤＴＢＬは適宜更新され、その結果、図１１Ｂに示すように、書き込み物理アドレスＮＸＰＡＤ、消去回数ＮＸＰＥＲＣ、書き込みレイヤ番号ＮＸＬＹＣ等の値は適宜変更される。この際に、書込み物理アドレステーブルＮＸＰＡＤＴＢＬ１内の書き込みレイヤ番号ＮＸＬＹＣの値は、図１７等で述べた第１動作モードに伴いメモリセル選択線ＬＹが順次シフトするためこれに応じて変更される。一方、書込み物理アドレステーブルＮＸＰＡＤＴＢＬ２内の書き込みレイヤ番号ＮＸＬＹＣの値は、図１８等で述べた第２動作モードに伴い特に変更はされない。なお、当該書込み物理アドレステーブルＮＸＰＡＤＴＢＬの更新は、例えば、実際にメモリアレイ内の相変化メモリセルに書き込みを行っている期間を利用して行うことが可能である。
　《アドレス変換テーブルおよび不揮発性メモリ装置の初期設定》
　図１２Ａは、図１のランダムアクセスメモリに格納されるアドレス変換テーブルの構成例およびその初期設定後の状態例を示す図であり、図１２Ｂは、図１の不揮発性メモリ装置における初期設定後の状態例を示す図である。当該初期設定は、例えば、図８のＴ１（電源投入直後）の期間で制御回路ＭＤＬＣＴ０によって行われる。
　図１２Ａに示すアドレス変換テーブルＬＰＴＢＬは、全ての論理アドレスＬＡＤを対象として、各論理アドレスＬＡＤ毎に、現在割り当てている物理アドレスＰＡＤと、その物理アドレスの有効フラグＣＰＶＬＤと、その物理アドレスのレイヤ番号ＬＹＣとを管理する。初期設定後には、全論理アドレスＬＡＤに対する全物理アドレスＰＡＤは０に設定され、有効フラグＣＰＶＬＤは０（無効）に設定され、レイヤ番号ＬＹＣは“０”に設定される。また、図１２Ｂに示すように、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７では、各物理アドレスＰＡＤに格納されるデータＤＡＴＡは０に設定され、各物理アドレスＰＡＤに対応する論理アドレスＬＡＤおよびデータ有効フラグＤＶＦも０に設定される。また、各物理アドレスＰＡＤに対応するレイヤ番号ＬＹＣは“０”に設定される。なお、論理アドレスＬＡＤ、データ有効フラグＤＶＦ、およびレイヤ番号ＬＹＣは、例えば不揮発性メモリ装置内に予め設けられた冗長領域を用いて記憶される。
　《ＳＳＤコンフィグレーション情報の詳細》
　図１３Ａ、図１３Ｂおよび図１３Ｃは、図１におけるブート用の不揮発性メモリ装置ＮＶＭ０に格納されるＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）のそれぞれ異なる一例を示す図である。各図において、ＬＲＮＧは論理アドレス領域であり、セクタ単位（５１２バイト）の論理アドレスＬＡＤでの範囲を示す。ＣＡＰは論理アドレス領域ＬＲＮＧにて定められた範囲の論理データの容量値を示す。論理アドレス領域ＬＲＮＧ１は、１６進数で“００００＿００００”～“００７Ｆ＿ＦＦＦＦ”の論理アドレスＬＡＤ空間を占め、４Ｇバイトの容量を持つ。また、論理アドレス領域ＬＲＮＧ２は、１６進数で“００８０＿００００”～“０３７Ｆ＿ＦＦＦＦ”の論理アドレス空間を占め、３２Ｇバイトの大きさをもつ。
　また、図中のＣＨＮＣＥＬＬは、例えば図３Ｂ等に示したチェインメモリアレイＣＹ内の全相変化メモリセルＣＬ０～ＣＬｎの内、データの書き込み対象となるメモリセルの数を示す。例えば、図１３Ａおよび図１３Ｂに示すように、ＣＨＮＣＥＬＬが“１８”であれば、チェインメモリアレイＣＹ内の「８」個のメモリセルの中の「１」個に対して書き込みを行うことを示し、ＣＨＮＣＥＬＬが“８８”であれば、チェインメモリアレイＣＹ内の「８」個のメモリセルの中の「８」個に書き込みを行うことを示す。また、例えば、図１３Ｃに示すように、ＣＨＮＣＥＬＬが“２８”であれば、チェインメモリアレイＣＹ内の「８」個のメモリセルの中の「２」個に書き込みを行うことを示す。
　また、図中のＮＶＭＭＯＤＥが“０”の場合は、不揮発性メモリ装置ＮＶＭへデータを書き込む際に、最小消去データサイズと最小プログラムデータサイズを等しいサイズにして、書き込み動作を行えることを示し、“１”の場合は、最小消去データサイズと最小プログラムデータサイズが異なることを前提した書込み動作を行えることを示す。図中のＥＲＳＳＩＺＥは、最小消去データサイズ［バイト］を示し、ＰＲＧＳＩＺＥは最小プログラムデータサイズ［バイト］を示す。例えば、不揮発性メモリ装置ＮＶＭが抵抗変化型記憶素子であれば、図１３Ａまたは図１３Ｂに示すように、ＮＶＭＭＯＤＥを“０”とし、最小消去データサイズ（ＥＲＳＳＩＺＥ）と最小プログラムデータサイズ（ＰＲＧＳＩＺＥ）を共に５１２バイトのように等しいサイズにする。この場合には、高速に書き込み動作を行うことができる。
　一方、不揮発性メモリ装置ＮＶＭが例えばＮＡＮＤ型フラッシュメモリであり、このＮＡＮＤ型フラッシュメモリのブロック消去サイズが５１２キロバイト、ページサイズが４キロバイトである場合、図１３Ｃに示すように、ＮＶＭＭＯＤＥを“１”とする。さらに、ＮＡＮＤ型フラッシュメモリの仕様にあわせて、最小消去データサイズ（ＥＲＳＳＩＺＥ）を５１２キロバイトとし、最小プログラムデータサイズ（ＰＲＧＳＩＺＥ）を４キロバイトとすることで、従来型のＮＡＮＤ型フラッシュメモリへの書込み動作にも対応できる。このように、利用する不揮発性メモリ装置の仕様を反映し、柔軟に対応できる。
　また、図中のＴＥＳＴＭＯＤＥが“１”の場合は、電源投入直後に、物理的に隣接するメモリセルに保存されているデータの保持性能を確認するテスト動作を行う。このテスト動作は、このテストを行うために予め用意した、物理的に隣接した複数のチェインメモリアレイＣＹから構成されるテスト領域（ＴＥＳＴＡＲＥＡ）を用いて行われる。以下に、テスト動作について説明する。
　このテスト領域（ＴＥＳＴＡＲＥＡ）内の物理的に隣接した複数のチェインメモリアレイＣＹは、特に限定しないが２５個（５チェインｘ５チェイン）あり、ＣＹ［１，１］～ＣＹ［５，５］に［Ｘ，Ｙ］配列されるものとする。先ず、その２５個のチェインメモリアレイＣＹ［１，１］～ＣＹ［５，５］内の全相変化メモリセルの可変抵抗型記憶素子Ｒを高抵抗状態にする（“０”を書く）。次に、２５個のチェインメモリアレイＣＹ［１，１］～ＣＹ［５，５］に囲まれた真ん中の１つのチェインメモリアレイＣＹ［３，３］の全相変メモリセルの可変抵抗素子Ｒを低抵抗状態にする（“１”を書く）。
　次に、チェインメモリアレイＣＹ［３，３］を囲むチェインメモリアレイの中で最も隣接しているチェインメモリアレイＣＹ［２，２］～ＣＹ［２，４］，ＣＹ［３，２］，ＣＹ［３，４］，ＣＹ［４，２］～ＣＹ［４，４］の全相変化メモリセルに保持されているデータを読み出す。これら読み出したデータが、全て“０”であれば、“１”を書き込んだことによって、最も隣接するメモリセルに保持されている“０”のデータが失われないことが確認できる。
　次に、チェインメモリアレイＣＹ［３，３］を囲むチェインメモリアレイの中で、２番目に隣接しているチェインメモリアレイの全相変化メモリセルに保持されているデータを読み出す。すなわち、チェインメモリアレイＣＹ［１，１］～ＣＹ［１，５］，ＣＹ［２，１］，ＣＹ［２，５］，ＣＹ［３，１］，ＣＹ［３，５］，ＣＹ［４，１］，ＣＹ［４，５］，ＣＹ［５，１］～ＣＹ［５，５］のデータを読み出す。これら２番目に隣接しているチェインメモリアレイ内の全相変化メモリセルから読み出したデータが、全て“０”であれば、“１”を書き込んだことによって、２番目に隣接するメモリセルに保持されている“０”のデータが失われないことが確認できる。
　続いて、これと同様な動作を“０”と“１”を反転した状態で行う。すなわち、２５個のチェインメモリアレイＣＹ［１，１］～ＣＹ［５，５］に“１”を書いた状態で、真ん中の１つのチェインメモリアレイＣＹ［３，３］に“０”を書き込み、その周辺のチェインメモリアレイＣＹのデータを読み出す。なお、テスト領域（ＴＥＳＴＡＲＥＡ）内の物理的に隣接した複数のチェインメモリアレイＣＹの数は、勿論この値に限定されるものではなく、データの保持性能を確認するために適した数値であれば良い。
　図１３Ａ、図１３Ｂおよび図１３Ｃにおいて、ＴＥＳＴＣＥＬＬ情報は、テスティングを行うための連続したメモリセル領域（ＴＡＲＥＡ）を定めるために必要な情報である。ＴＥＳＴＣＥＬＬが５の場合は、メモリセル領域（ＴＡＲＥＡ）の大きさは、５つの物理的に隣接した複数のチェインメモリアレイＣＹとなる。ＴＥＳＴＣＥＬＬ情報の値は、データの保持性能を確認するために適した数値にプログラムすると良い。
　図中のＥＣＣＦＬＧは、ＥＣＣ（Error Check and Correct）を行う際のデータの単位を示している。特に限定しないが、ＥＣＣＦＬＧが０の場合は５１２バイトデータを単位としてＥＣＣが行われ、ＥＣＣＦＬＧが１の場合は２０４８バイトデータを単位としてＥＣＣが行われ、同様に、ＥＣＣＦＬＧの２、３、４の場合にはそれぞれ４０９６バイト、８１９２バイト、１６３８４バイトのデータを単位としてＥＣＣが行われる。また、ＥＣＣＦＬＧが５、６、７、８の場合は、それぞれ、３２バイト、６４バイト、１２８バイト、２５６バイトのデータを単位としてＥＣＣが行われる。
　記憶装置には、ハードディスク、ＳＳＤ（Solid State Drive）、キャッシュメモリ及びメインメモリなど様々な記憶装置があり、データの読み出しや書き込みの単位が異なる。例えばハードディスクやＳＳＤなどのストレージでは、５１２バイト以上のデータ単位で読み出しや書き込みが行われる。また、キャッシュメモリでは、そのラインサイズ単位（３２バイトや６４バイトなど）でメインメモリとの間でデータ読み出しやデータ書込みが行われる。このように、データ単位が異なる場合においても、ＥＣＣＦＬＧによって、異なるデータ単位でＥＣＣを行うことができ、メモリモジュール（半導体装置）ＮＶＭＭＤ０への要求に対して柔軟に対応できる。
　また、図中のライト方法選択情報ＷＲＴＦＬＧは、書き込み時の書き込み方法を示している。特に限定しないが、ライト方法選択情報ＷＲＴＦＬＧが０の場合は通常方法にて書き込みを行い、ＷＲＴＦＬＧが１の場合は反転データを書込み、ライト方法選択情報ＷＲＴＦＬＧが２の場合は、データの書き込み前に一旦データを読み出し、その後、データを書込むことを示す。
　このように、ＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）は適宜プログラム可能となっているため、メモリモジュール（半導体装置）ＮＶＭＭＤ０に要求される機能、性能及び信頼性のレベル等に合わせて柔軟に対応することができる。
　《書き込みデータの構成例》
　図１４Ａは、図１のメモリモジュールＮＶＭＭＤ０において、制御回路ＭＤＬＣＴ０から不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に書き込まれるデータの構成例を示す図である。図１４Ｂおよび図１４Ｃは、図１４Ａにおけるデータ書き込みレイヤ情報の構成例を示す図である。図１４Ａにおいて、特に限定しないが、書き込みデータ（ページデータ）ＰＧＤＡＴは、メインデータＤＡｒｅａ（５１２バイト）と、冗長データＲＡｒｅａ（１６バイト）から構成される。冗長データＲＡｒｅａには、データ反転フラグＩＮＶＦＬＧ、ライトフラグＷＴＦＬＧ、ＥＣＣフラグＥＣＣＦＬＧ、ステート情報ＳＴＡＴＥ、エリア情報ＡＲＥＡ、データ書き込みレイヤ情報ＬＹＮ、ＥＣＣコードＥＣＣ、バッドブロック情報ＢＡＤＢＬＫ、予備領域ＲＳＶが含まれる。
　データ反転フラグＩＮＶＦＬＧは、制御回路ＭＤＬＣＴ０が不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へ書き込んだメインデータＤＡｒｅａが元の書き込みデータの各ビットを反転させたデータかどうかを示す。データ反転フラグＩＮＶＦＬＧに０が書き込まれた場合、元のメインデータの各ビットを反転させずにデータが書き込まれたことを示し、１が書き込まれた場合、元のメインデータの各ビットを反転させたデータが書き込まれたことを示す。
　ライトフラグＷＴＦＬＧは、制御回路ＭＤＬＣＴ０が不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へメインデータＤＡｒｅａを書き込む際に実行した書き込み方法を示している。特に限定しないが、ＷＴＦＬＧに０が書き込まれた場合、通常方法にてメインデータＤＡｒｅａが書き込まれたことを示し、ＷＴＦＬＧに１が書き込まれた場合、元のメインデータの各ビットを反転させたデータが書き込まれたことを示す。ＷＴＦＬＧに２が書き込まれた場合、データを書き込む前にデータを一旦読み出し、その後、書き換える必要のあるデータのみが書き込まれたことを示す。
　ＥＣＣフラグＥＣＣＦＬＧは、制御回路ＭＤＬＣＴ０が不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へメインデータＤＡｒｅａを書込む際に、どの程度のメインデータＤＡｒｅａのサイズに対して、ＥＣＣコードを生成したかを示している。特に限定しないが、ＥＣＣＦＬＧに０が書き込まれた場合、５１２バイトのデータサイズに対してコードを生成したことを示し、ＥＣＣＦＬＧに１が書き込まれた場合、１０２４バイトのデータサイズに対してコードを生成したことを示す。ＥＣＣＦＬＧに２が書き込まれた場合、２０４８バイトのデータサイズに対してコードを生成したことを示し、ＥＣＣＦＬＧに３が書き込まれた場合、３２バイトのデータサイズに対してコードを生成したことを示す。
　ＥＣＣコードＥＣＣは、メインデータＤＡｒｅａのエラーを検出し修正するために必要なデータである。ＥＣＣは、制御回路ＭＤＬＣＴ０が不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へメインデータＤＡｒｅａを書き込む際に、制御回路ＭＤＬＣＴ０によってメインデータＤＡｒｅａに対応して生成され、冗長データＲＡｒｅａへ書き込まれる。ステート情報ＳＴＡＴＥは、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へ書き込まれたメインデータＤＡｒｅａが、有効状態か、無効状態か、消去状態かを示す。特に限定しないが、ステート情報ＳＴＡＴＥに０が書き込まれた場合、メインデータＤＡｒｅａは無効状態であることを示し、ステート情報ＳＴＡＴＥに１が書き込まれた場合、メインデータＤＡｒｅａは有効状態であることを示し、ステート情報ＳＴＡＴＥに３が書き込まれた場合、メインデータＤＡｒｅａは消去状態であることを示す。
　エリア情報ＡＲＥＡは、後述する図１５に示すアドレスマップ範囲（ＡＤＭＡＰ）の中で、メインデータＤＡｒｅａが書き込まれたデータが、第１物理アドレス領域ＰＲＮＧ１へ書き込まれたのか、第２物理アドレス領域ＰＲＮＧ２へ書き込まれたのかを示す情報である。特に限定しないが、エリア情報ＡＲＥＡ値が１であれば、メインデータＤＡｒｅａが第１物理アドレス領域ＰＲＮＧ１へ書き込まれたことを示し、エリア情報ＡＲＥＡ値が２であれば、メインデータＤＡｒｅａが第２物理アドレス領域ＰＲＮＧ２へ書き込まれたことを示す。
　また、図１４Ｂおよび図１４Ｃにおいて、データ書き込みレイヤ情報ＬＹＮ［ｎ：０］は、チェインメモリアレイＣＹ内の相変化メモリセルＣＬ０～ＣＬｎの中で、どのメモリセルのデータが有効に書き込まれているかを示す情報である。初期設定では、ＬＹＮ［ｎ：０］は０に設定される。この例では、チェインメモリアレイＣＹには、８個の相変化メモリセルＣＬ０～ＣＬ７が含まれている場合について示している。
　データ書き込みレイヤ情報ＬＹＮは、ＬＹＮ［７：０］の８ビットから構成され、ＬＹＮ［７］～ＬＹＮ［０］はそれぞれ相変化メモリセルＣＬ７～ＣＬ０に対応している。例えば、相変化メモリセルＣＬ０に有効なデータが書き込まれた場合は、ＬＹＮ［０］に“１”が書き込まれ、それ以外は“０”が書き込まれる。また、例えば、相変化メモリセルＣＬ１に有効なデータが書き込まれた場合は、ＬＹＮ［１］に“１”が書き込まれ、それ以外は“０”が書き込まれる。以降、相変化メモリセルＣＬ２～ＣＬ７とＬＹＮ［２］～ＬＹＮ［７］との関係についても同様である。
　図１４Ｂの例では、ＬＹＮ［０］に“１”が書き込まれ、ＬＹＮ［７：１］に“０”が書き込まれているので、チェインメモリアレイＣＹの相変化メモリセルＣＬ０へ有効なデータが書き込まれたことを示す。図１４Ｃの例では、ＬＹＮ［０］およびＬＹＮ［４］に“１”が書き込まれ、ＬＹＮ［７：５］およびＬＹＮ［３：１］に“０”が書き込まれているので、チェインメモリアレイＣＹの相変化メモリセルＣＬ０およびＣＬ４へ有効なデータが書き込まれたことを示す。
　図１４Ａにおいて、バッドブロック情報ＢＡＤＢＬＫは、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に書き込まれたメインデータＤＡｒｅａが利用可能かどうかを示す。特に限定しないが、バッドブロック情報ＢＡＤＢＬＫに０が書き込まれた場合、メインデータＤＡｒｅａは利用可能であり、１が書き込まれた場合、メインデータＤＡｒｅａは利用不可能であることを示す。例えば、ＥＣＣによるエラー訂正が可能である場合、バッドブロック情報ＢＡＤＢＬＫは０となり、エラー訂正が不可能である場合、バッドブロック情報ＢＡＤＢＬＫは１となる。予備領域ＲＳＶは、制御回路ＭＤＬＣＴ０が自由に定義できる領域として存在する。
　《アドレスマップ範囲の詳細》
　図１５は、図１のランダムアクセスメモリに格納されるアドレスマップ範囲（ＡＤＭＡＰ）の一例を示す図である。当該アドレスマップ範囲（ＡＤＭＡＰ）は、図８等でも述べたように、制御回路ＭＤＬＣＴ０が、ＮＶＭ１０～ＮＶＭ１７へ格納されている例えば図１３Ａに示すＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）を利用して生成し、ランダムアクセスメモリＲＡＭへ格納したものである。
　図１６は、図１５の補足図であり、制御回路ＭＤＬＣＴ０が図１３ＡのＳＳＤコンフィグレーション情報と図１５のアドレスマップ範囲（ＡＤＭＡＰ）に基づいて設定した書き込み可能なメモリセルの配置例を模式的に示したものである。図１６には、不揮発性メモリ装置内の一つのメモリアレイＡＲＹの例として、その配置例が示されている。図１６では、ワード線ＷＬ０～ＷＬｋとビット線ＢＬ０～ＢＬｉの交点に図４等で示されたチェインメモリアレイＣＹが配置されている。ここで、ワード線ＷＬ０～ＷＬｐとビット線ＢＬ０～ＢＬｉからなる範囲が第１物理アドレス領域ＰＲＮＧ１として設定され、その交点の「●」は、チェインメモリアレイに含まれる複数のメモリセルの中で、例えば１個のメモリセルに書き込みが行われることを示す。また、ワード線ＷＬｐ＋１～ＷＬｋとビット線ＢＬ０～ＢＬｉからなる範囲が第２物理アドレス領域ＰＲＮＧ２として設定され、その交点の「◎」は、チェインメモリアレイに含まれる複数のメモリセルの全てに書き込みが行われることを示す。
　図１６におけるテスティング領域ＴＡＲＥＡは、ビット線ＢＬｊ＋１からＢＬｊ＋５に接続されるメモリセル領域を示し、５×ワード線数（ｋ＋１）分のメモリセルを含む。制御回路ＭＤＬＣＴ０は、図１３Ａ等に示したＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）のＴＥＳＴＣＥＬＬ情報値“５”とアドレスマップ範囲（ＡＤＭＡＰ）の情報により、テスティング領域ＴＡＲＥＡを定める。テスティング領域ＴＡＲＥＡには、例えば２つのモニタリング用のメモリセルＭＯＮＩ１およびＭＯＮＩ２が設定される。
　図１５において、ＬＡＤは、情報処理装置ＣＰＵ＿ＣＰからメモリモジュールＮＶＭＭＤ０へ入力される５１２バイトデータを単位とした論理アドレスである。また、ＰＡＤは物理アドレスであり、制御回路ＭＤＬＣＴ０から不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へ入力されるアドレスである。図１５の例では、１個の物理アドレスＰＡＤ内に、５１２バイトのメインデータＤＡｒｅａと１６バイト冗長データＲＡｒｅａが備わっている。制御回路ＭＤＬＣＴ０は、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換し、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へデータを書き込む。
　論理アドレス領域ＬＲＮＧ１は、１６進数で“００００＿００００”～“００７Ｆ＿ＦＦＦＦ”の論理アドレスＬＡＤ空間を占め、４Ｇバイトの容量を持つ。一方、論理アドレス領域ＬＲＮＧ１に対応する第１物理アドレス領域ＰＲＮＧ１は、１６進数で“００００＿００００”～“０４ＦＦ＿ＦＦＦＦ”の物理アドレスＰＡＤ空間を持っている。この第１物理アドレス領域ＰＲＮＧ１に対応する物理アドレスＰＡＤ空間内に存在する全メモリセルの容量は、メインデータＤＡｒｅａが３２Ｇバイト＋８Ｇバイトで、冗長データＲＡｒｅａが１Ｇバイト＋２５６Ｍバイトである。このように、第１物理アドレス領域ＰＲＮＧ１内の物理アドレスＰＡＤ空間は、論理アドレスＬＡＤ空間より大きな空間を持ち、図１７等で述べた第１動作モードによって動作する。
　また、論理アドレス領域ＬＲＮＧ２は、１６進数で“００８０＿００００”～“０３７Ｆ＿ＦＦＦＦ”の論理アドレスＬＡＤ空間を占め、３２Ｇバイトの大きさをもつ。論理アドレス領域ＬＲＮＧ２へ対応する第２物理アドレス領域ＰＲＮＧ２は、１６進数で“０５００＿００００”～“０９ＦＦ＿ＦＦＦＦ”の物理アドレスＰＡＤ空間を持っている。この第２物理アドレス領域ＰＲＮＧ２に対応する物理アドレスＰＡＤ空間内に存在する全メモリセルの容量はメインデータＤＡｒｅａが３２Ｇバイト＋８Ｇバイトで、冗長データＲＡｒｅａが１Ｇバイト＋２５６Ｍバイトである。このように、第２物理アドレス領域ＰＲＮＧ２内の物理アドレスＰＡＤ空間は、論理アドレスＬＡＤ空間より大きな空間を持ち、図１８等で述べた第２動作モードによって動作する。
　また、論理ブート領域ＬＢｏｏｔは、１６進数で“０３８Ｆ＿００００”～“０３８Ｆ＿００１Ｆ”の論理アドレスＬＡＤ空間を占め、この論理ブート領域ＬＢｏｏｔへ対応する物理ブート領域ＰＢｏｏｔは、１６進数で“０Ａ００＿００００”～“０ＡＦＦ＿００１Ｆ”の物理アドレスＰＡＤ空間を持っている。この物理ブート領域ＰＢｏｏｔ領域へはブートプログラムが格納される。さらに、ブートプログラムは情報処理装置ＣＰＵ＿ＣＰによって適宜、書換え可能である。
　また、論理コンフィグレーション領域ＬＣｆｇは、１６進数で“０３８Ｆ＿００２０”～“０３８Ｆ＿００３Ｆ”の論理アドレスＬＡＤ空間を占め、この論理コンフィグレーション領域ＬＣｆｇへ対応する物理コンフィグレーション領域ＰＣｆｇは、１６進数で“０Ａ００＿００２０”～“０ＡＦＦ＿００３Ｆ”の物理アドレスＰＡＤ空間を持っている。この物理コンフィグレーション領域ＰＣｆｇへはＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）が格納される。さらに、ＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）は情報処理装置ＣＰＵ＿ＣＰによって、適宜、書換え可能である。
　以上説明したように、メモリモジュール（半導体装置）ＮＶＭＭＤ０の第１物理アドレス領域ＰＲＮＧ１は、その論理アドレス領域ＬＲＮＧ１の１０倍の大きさを持つため、論理アドレス領域ＬＲＮＧ１を用いた書き換えの許容回数は、論理アドレス領域ＬＲＮＧ２を用いた書き換えの許容回数の１０倍となり、長寿命化が図れる。さらに、チェインメモリアレイに含まれる８つメモリセルの内、一部（例えば１つ）のメモリセルのみへ書き込みを行うため、高速書込みが実現できる。一方、メモリモジュール（半導体装置）ＮＶＭＭＤ０の第２物理アドレス領域ＰＲＮＧ２は、その論理アドレス領域ＬＲＮＧ２と同等の大きさを持つため、論理アドレス領域ＬＲＮＧ１を用いる場合と比べて大容量化が図れる。さらに、ブートプログラムやＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）は適宜プログラム可能であるため、メモリモジュールＮＶＭＭＤ０が要求される寿命や性能に合わせて柔軟に対応することができる。
　《メモリモジュール（半導体装置）の書き込み動作フロー》
　図２０は、図１の情報処理装置ＣＰＵ＿ＣＰからメモリモジュールＮＶＭＭＤ０へライトリクエスト（ＷＲＥＱ０１）が入力された際に、メモリモジュールＮＶＭＭＤ０内で行われる詳細な書き込み処理手順の一例を示すフロー図である。ここでは、主に図２の情報処理回路ＭＮＧＥＲの処理内容が示され、情報処理回路ＭＮＧＥＲは、特に限定しないが５１２バイトのメインデータＤＡｒｅａと１６バイトの冗長データＲＡｒｅａのサイズ毎に、１個の物理アドレスを対応させ、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へ書き込みを行っている。
　まず、情報処理装置ＣＰＵ＿ＣＰから論理アドレス値（例えばＬＡＤ＝０）、データ書き込み命令（ＷＲＴ）、セクタカウント値（例えばＳＥＣ＝１）、および５１２バイトの書き込みデータ（ＷＤＡＴＡ０）が含まれる書き込みリクエスト（ＷＱ０１）が制御回路ＭＤＬＣＴ０へ入力される。図２のインターフェース回路ＨＯＳＴ＿ＩＦは、ライトリクエスト（ＷＱ０１）に埋め込まれているクロック情報を取り出し、シリアルデータ化されたライトリクエスト（ＷＱ０１）をパラレルデータに変換し、バッファＢＵＦ０および情報処理回路ＭＮＧＥＲへ転送する（Ｓｔｅｐ１）。
　次に、情報処理回路ＭＮＧＥＲは、論理アドレス値（ＬＡＤ＝０）、データ書き込み命令（ＷＲＴ）及びセクタカウント値（ＳＥＣ＝１）を解読し、ランダムアクセスメモリＲＡＭ内のアドレス変換テーブルＬＰＴＢＬ（図１２Ａ）を検索する。これにより、情報処理回路ＭＮＧＥＲは、論理アドレス値（ＬＡＤ＝０）の番地に格納されている現在の物理アドレス値（例えばＰＡＤ＝０）と、この物理アドレス値（ＰＡＤ＝０）に対応した有効フラグＣＰＶＬＤの値と、レイヤ番号ＬＹＣを読み出す。さらに、情報処理回路ＭＮＧＥＲは、ランダムアクセスメモリＲＡＭ内の物理アドレステーブルＰＡＤＴＢＬ（図９）から物理アドレス値（ＰＡＤ＝０）に対応する消去回数値（例えばＰＥＲＣ＝４００）および有効フラグＰＶＬＤ値を読み出す（Ｓｔｅｐ２）。
　次に、情報処理回路ＭＮＧＥＲは、ランダムアクセスメモリＲＡＭへ格納したアドレスマップ範囲（ＡＤＭＡＰ）（図１５）を利用し、情報処理装置ＣＰＵ＿ＣＰから制御回路ＭＤＬＣＴ０へ入力された論理アドレス値（ＬＡＤ＝０）が、論理アドレス領域ＬＲＮＧ１内の論理アドレス値であるか、又は、論理アドレス領域ＬＲＮＧ２内の論理アドレス値であるかを判断する。
　ここで、情報処理回路ＭＮＧＥＲは、論理アドレス値（ＬＡＤ＝０）が論理アドレス領域ＬＲＮＧ１内の論理アドレス値の場合は、図１１の書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１を参照し、論理アドレス値（ＬＡＤ＝０）が論理アドレス領域ＬＲＮＧ２内の論理アドレス値の場合は、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２を参照する。なお、実際には、前述したように、当該テーブルは、図２の書き込み物理アドレステーブルＮＸＰＴＢＬ１，ＮＸＰＴＢＬ２に格納されている。情報処理回路ＭＮＧＥＲは、いずれか一方の書き込み物理アドレステーブルから、書き込み優先度の高い順（すなわちエントリー番号ＥＮＵＭが小さい順）に、セクタカウント値（ＳＥＣ＝１）で指定された個数分だけ必要なデータを読み出す。この場合は、１個分だけの書き込み物理アドレス（例えばＮＸＰＡＤ＝１００）と、この書き込み物理アドレス（ＮＸＰＡＤ＝１００）に対応した有効フラグＮＸＰＶＬＤ値と、消去回数ＮＸＰＥＲＣ値と、書き込みレイヤ番号ＮＸＬＹＣが読み出される（Ｓｔｅｐ３）。
　次に、情報処理回路ＭＮＧＥＲは、現在の物理アドレス値（ＰＡＤ＝０）と次に書き込み対象となる書き込み物理アドレス値（ＮＸＰＡＤ＝１００）とが等しいかを判別し（Ｓｔｅｐ４）、等しい場合にはＳｔｅｐ５を実行し、異なる場合にはＳｔｅｐ１１を実行する。Ｓｔｅｐ５では、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７における物理アドレス値（ＮＸＰＡＤ＝１００）に対応する番地に各種データを書き込む。ここでは、図１４Ａに示したメインデータＤＡｒｅａとして書き込みデータ（ＷＤＡＴＡ０）が書き込まれ、冗長データＲＡｒｅａとして、データ反転フラグＩＮＶＦＬＧ、ライトフラグＷＴＦＬＧ、ＥＣＣフラグＥＣＣＦＬＧ、ステート情報ＳＴＡＴＥ、データ書き込みレイヤ情報ＬＹＮ、ＥＣＣコードＥＣＣが書き込まれる。さらに、図１２Ｂに示したように、物理アドレス値（ＮＸＰＡＤ＝１００）に対応する論理アドレス値（ＬＡＤ＝０）と、有効フラグ値（ＤＶＦ＝１）と、レイヤ番号ＬＹＣが書き込まれる。
　この際に、例えば、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１から読み出した書き込みレイヤ番号ＮＸＬＹＣが、“１０”の場合、メインデータＤＡｒｅａ（書き込みデータ（ＷＤＡＴＡ０））と、冗長データＲＡｒｅａは、各チェインメモリアレイＣＹの中の１個の相変化メモリセルＣＬ０に書き込まれる。これに伴い、図１４における冗長データＲＡｒｅａの中のデータ書き込みレイヤ情報ＬＹＮ［７：１］には“０”が書き込まれ、データ書き込みレイヤ情報ＬＹＮ［０］には“１”が書き込まれる。一方、例えば、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２から読み出した書き込みレイヤ番号ＮＸＬＹＣが、“００”の場合、メインデータＤＡｒｅａ（書き込みデータ（ＷＤＡＴＡ０））と、冗長データＲＡｒｅａは、各チェインメモリアレイＣＹ内の全相変化メモリセルＣＬ０～ＣＬｎに書き込まれる。また、冗長データＲＡｒｅａの中のデータ書き込みレイヤ情報ＬＹＮ［７：０］へは“１”が書き込まれる。
　図２０において、Ｓｔｅｐ１１では、情報処理回路ＭＮＧＥＲは、アドレス変換テーブルＬＰＴＢＬ（図１２Ａ）から読み出した物理アドレス値（ＰＡＤ＝０）に対応した有効フラグＣＰＶＬＤ値が０であるかを判定する。有効フラグＣＰＶＬＤ値が０の場合、論理アドレス値（ＬＡＤ＝０）に対応する現在の物理アドレス値（ＰＡＤ＝０）は無効であることを示し、これは論理アドレス値（ＬＡＤ＝０）に対応する物理アドレスは新しい物理アドレス値（ＮＸＰＡＤ＝１００）しか存在しないことを示す。言い換えれば、新しい物理アドレス値（ＮＸＰＡＤ＝１００）を論理アドレス値（ＬＡＤ＝０）に対してそのまま割り当てても、論理アドレス値（ＬＡＤ＝０）に対して重複した物理アドレス値が割り当てられることは無い。そこで、この場合、情報処理回路ＭＮＧＥＲは、前述したＳｔｅｐ５を実行する。
　これに対して、Ｓｔｅｐ１１において有効フラグＣＰＶＬＤ値が１の場合、論理アドレス値（ＬＡＤ＝０）に対応する物理アドレス値（ＰＡＤ＝０）が未だに有効であることを示す。したがって、新しい物理アドレス値（ＮＸＰＡＤ＝１００）を論理アドレス値（ＬＡＤ＝０）に対してそのまま割り当てた場合、論理アドレス値（ＬＡＤ＝０）に対して重複した物理アドレス値が存在することになる。そこで、Ｓｔｅｐ１３において、情報処理回路ＭＮＧＥＲは、アドレス変換テーブルＬＰＴＢＬ内で論理アドレス値（ＬＡＤ＝０）に対応する物理アドレス値（ＰＡＤ＝０）の有効フラグＣＰＶＬＤ値を０（無効）に変更する。加えて、物理アドレステーブルＰＡＤＴＢＬ内の物理アドレス値（ＰＡＤ＝０）に対応する有効フラグＰＶＬＤも０（無効）にする。情報処理回路ＭＮＧＥＲは、このようにして、論理アドレス値（ＬＡＤ＝０）に対応する物理アドレス値（ＰＡＤ＝０）を無効にした後に、前述したＳｔｅｐ５を実行する。
　Ｓｔｅｐ５に続くＳｔｅｐ６において、情報処理回路ＭＮＧＥＲおよび／または不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７は、書き込みデータ（ＷＤＡＴＡ０）が正しく書き込まれたかをチェックする。正しく書き込まれた場合は、Ｓｔｅｐ７を実行し、正しく書き込まれなかったらＳｔｅｐ１２を実行する。Ｓｔｅｐ１２では、情報処理回路ＭＮＧＥＲおよび／または不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７は、書き込みデータ（ＷＤＡＴＡ０）が正しく書き込まれたかをチェックするベリファイチェック回数（Ｎｖｅｒｉｆｙ）が設定回数（Ｎｖｒ）以下であるかをチェックする。ベリファイチェック回数（Ｎｖｅｒｉｆｙ）が設定回数（Ｎｖｒ）以下であれば、再度Ｓｔｅｐ５およびＳｔｅｐ６を実行する。ベリファイチェック回数（Ｎｖｅｒｉｆｙ）が設定回数（Ｎｖｒ）より多い場合は、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１，ＮＸＰＡＤＴＢＬ２から読み出した書き込み物理アドレス値（ＮＸＰＡＤ＝１００）へは書き込みデータ（ＷＤＡＴＡ０）を書き込めないと判断し（Ｓｔｅｐ１４）、再度Ｓｔｅｐ３を実行する。なお、このようなデータ検証処理は、図３Ａに示した不揮発性メモリ装置内の書込みデータ検証回路ＷＶ０～ＷＶｍを用いて行われ、不揮発性メモリ装置の内部回路のみで行われる場合や、あるいはその外部（情報処理回路ＭＮＧＥＲ）と適宜連動しながら行われる場合がある。
　Ｓｔｅｐ６に続いてＳｔｅｐ７では、情報処理回路ＭＮＧＥＲは、アドレス変換テーブルＬＰＴＢＬを更新する。具体的には、例えば論理アドレス値（ＬＡＤ＝０）の番地へ新たな物理アドレス値（ＮＸＰＡＤ＝１００）を書き込み、有効フラグＣＰＶＬＤ値を１とし、レイヤ番号ＬＹＣに書き込みレイヤ番号ＮＸＬＹＣを書き込む。次のＳｔｅｐ８では、情報処理回路ＭＮＧＥＲは、物理アドレステーブルＰＡＤＴＢＬを更新する。具体的には、例えば、書込み物理アドレステーブルで示される書き込み物理アドレス値（ＮＸＰＡＤ＝１００）の消去回数（ＮＸＰＥＲＣ）値に１を加算した新たな消去回数値を生成し、当該新たな消去回数値を物理アドレステーブルＰＡＤＴＢＬ内の対応箇所（物理アドレス値（ＮＸＰＡＤ＝１００）の消去回数（ＰＥＲＣ））に書き込み。また、物理アドレステーブルＰＡＤＴＢＬ内の有効フラグＰＶＬＤを１とし、レイヤ番号ＬＹＣに書き込みレイヤ番号ＮＸＬＹＣを書き込む。
　Ｓｔｅｐ９では、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬへ格納されている全書き込み物理アドレスＮＸＰＡＤへの書き込みが完了したかどうかを判定する。書き込み物理アドレステーブルＮＸＰＡＤＴＢＬへ格納されている全書き込み物理アドレスＮＸＰＡＤへの書き込みが完了した場合はＳｔｅｐ１０を行い、未完了の場合は情報処理装置ＣＰＵ＿ＣＰからメモリモジュールＮＶＭＭＤ０へ向けた新たなライトリクエストを待つ。
　Ｓｔｅｐ１０では、例えば書き込み物理アドレステーブルＮＸＰＡＤＴＢＬへ格納されている全書き込み物理アドレスＮＸＰＡＤに対する書き込みが完了した時点で、情報処理回路ＭＮＧＥＲは、物理セグメントテーブルＰＳＥＧＴＢＬ（図１０）を更新する。すなわち、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ内のエントリーを全て使い切った際に物理セグメントテーブルＰＳＥＧＴＢＬを更新し、これを用いて詳細は図２１で述べるが書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの更新も行う。
　物理セグメントテーブルＰＳＥＧＴＢＬの更新に際し、情報処理回路ＭＮＧＥＲは、物理アドレステーブルＰＡＤＴＢＬにおける物理アドレスの有効フラグＰＶＬＤと消去回数ＰＥＲＣを参照する。そして、物理アドレステーブルＰＡＤＴＢＬ内で有効フラグＰＶＬＤが０（無効）となっている物理アドレスを対象として、各物理セグメントアドレスＳＧＡＤ毎に、無効物理アドレス総数ＴＮＩＰＡ、最大消去回数ＭＸＥＲＣおよびその無効物理オフセットアドレスＭＸＩＰＡＤ、最小消去回数ＭＮＥＲＣおよびその無効物理オフセットアドレスＭＮＩＰＡＤを更新する。また、物理アドレステーブルＰＡＤＴＢＬ内で有効フラグＰＶＬＤが１（有効）となっている物理アドレスを対象として、各物理セグメントアドレスＳＧＡＤ毎に、有効物理アドレス総数ＴＮＶＰＡ、最大消去回数ＭＸＥＲＣおよびその有効物理オフセットアドレスＭＸＶＰＡＤ、最小消去回数ＭＮＥＲＣおよびその有効物理オフセットアドレスＭＮＶＰＡＤを更新する。
　さらに、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬを更新する。書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの更新が終了した場合、情報処理装置ＣＰＵ＿ＣＰからメモリモジュールＮＶＭＭＤ０へのライトリクエストを待つ。
　このように、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７への書き込みを行う際に、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬを用いて行うため、例えば、書き込みの度に物理アドレステーブルＰＡＤＴＢＬから消去回数が少ない物理アドレスを探索するような場合と比べて高速な書き込み動作が実現可能となる。また、図２に示したように、複数個の書き込み物理アドレステーブルＮＸＰＴＢＬ１，ＮＸＰＴＢＬ２を搭載した場合、各テーブルを独立に管理・更新することができるので、これによっても高速な書き込み動作が実現可能となる。例えば、書き込み物理アドレステーブルＮＸＰＴＢＬ１を使っている間に書き込み物理アドレステーブルＮＸＰＴＢＬ２を更新し、ＮＸＰＴＢＬ１を使い切った際にはＮＸＰＴＢＬ２に移行し、ＮＸＰＴＢＬ２を使っている間にＮＸＰＴＢＬ１の更新を行うようなことが可能となる。
　《書き込み物理アドレステーブルの更新方法（ウエアレベリング方法［１］）》
　図２１は、図１１Ａおよび図１１Ｂの書き込み物理アドレステーブルにおいて、その更新方法の一例を示すフロー図である。図１１Ａおよび図１１Ｂに示すように、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの中において、エントリー番号ＥＮＵＭが０から（Ｎ／２－１）までのＮ／２個分を、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１とし、エントリー番号ＥＭＵＭが（Ｎ／２）から（Ｎ－１）までのＮ／２個分を書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２として管理する。
　また、図１５のアドレス範囲マップ（ＡＤＭＡＰ）の例では、物理アドレスＰＡＤが“００００＿００００”から“０４ＦＦ＿ＦＦＦＦ”までは、第１物理アドレス領域ＰＲＮＧ１を示し、物理アドレスＰＡＤが“０５００＿００００”から“０９ＦＦ＿ＦＦＦＦ”までは、第２物理アドレス領域ＰＲＮＧ２を示す。従って、第１物理アドレス領域ＰＲＮＧ１の物理セグメントアドレスＳＧＡの範囲は“００００”から“０４ＦＦ”となり、第２物理アドレス領域ＰＲＮＧ２の物理セグメントアドレスＳＧＡの範囲は“０５００”から“０９ＦＦ”となる。
　情報処理回路ＭＮＧＥＲは、第１物理アドレス領域ＰＲＮＧ１の範囲内の物理アドレスＰＡＤに対して書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１を利用し、これを更新し、第２物理アドレス領域ＰＲＮＧ２の範囲内の物理アドレスＰＡＤに対して書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２を利用し、これを更新する。書き込み物理アドレステーブルＮＸＰＡＤＴＢＬを更新するために、まず物理セグメントアドレスを決定し、次に決定された物理セグメントアドレス内の物理オフセットアドレスを決定する。図１０Ａに示すように、ランダムアクセスメモリＲＡＭ内の物理セグメントテーブルＰＳＥＧＴＢＬ１には、物理セグメントアドレスＳＧＡＤ毎に、無効状態の物理アドレスの総数（ＴＮＩＰＡ）と、無効状態の物理アドレスの中で最小の消去回数を持つ物理オフセットアドレス（ＭＮＩＰＡＤ）ならびにその消去回数（ＭＮＥＲＣ）が格納されている。
　そこで、図２１に示すように、情報処理回路ＭＮＧＥＲは、まず、ランダムアクセスメモリＲＡＭの物理セグメントテーブルＰＳＥＧＴＢＬ１を参照し、物理セグメントアドレスＳＧＡＤ毎に、前述した無効状態の物理アドレスの総数（ＴＮＩＰＡ）、最小の消去回数を持つ物理オフセットアドレス（ＭＮＩＰＡＤ）ならびにその消去回数（ＭＮＥＲＣ）を読み出す（Ｓｔｅｐ２１）。次に、物理セグメントアドレスＳＧＡＤ毎の無効状態の物理アドレスの総数（ＴＮＩＰＡ）が書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの登録数Ｎより大きな物理セグメントアドレスＳＧＡＤを選択する（Ｓｔｅｐ２２）。さらに、この選択された物理セグメントアドレスＳＧＡＤ毎の最小消去回数値（ＭＮＥＲＣ）を比較し、その最小消去回数値の中の最小値（ＭＮＥＲＣｍｎ）を求める（Ｓｔｅｐ２３）。
　次に、当該最小値（ＭＮＥＲＣｍｎ）を持つ物理セグメントアドレス（ＳＧＡＤｍｎ）とその物理オフセットアドレス（ＭＮＩＰＡＤｍｎ）を、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬに登録する第１候補として決定する（Ｓｔｅｐ２４）。なお、Ｓｔｅｐ２２で選択される物理セグメントアドレスＳＧＡＤを存在させるには、物理アドレス空間の大きさを論理アドレス空間の大きさより、少なくとも書き込み物理アドレステーブルＮＸＰＡＤＴＢＬが登録できるアドレス分の大きさ以上にすると良い。
　次に、情報処理回路ＭＮＧＥＲは、物理アドレステーブルＰＡＤＴＢＬ（図９）を参照し、前述した物理セグメントアドレス（ＳＧＡＤｍｎ）内の現在候補となっている物理オフセットアドレスＰＰＡＤに対応する消去回数ＰＥＲＣ値をランダムアクセスメモリＲＡＭから読み出し、消去回数閾値ＥＲＣｔｈと比較する（Ｓｔｅｐ２５）。当該Ｓｔｅｐ２５はループ処理の一部であり、その１回目には、前述した物理オフセットアドレス（ＭＮＩＰＡＤｍｎ）が物理オフセットアドレスＰＰＡＤの候補となる。消去回数ＰＥＲＣ値が消去回数閾値ＥＲＣｔｈ以下の場合、情報処理回路ＭＮＧＥＲは、現在候補となっている物理オフセットアドレスＰＰＡＤを登録対象として確定し、Ｓｔｅｐ２６を行う。
　一方、消去回数ＰＥＲＣ値が消去回数閾値ＥＲＣｔｈより大きい場合、情報処理回路ＭＮＧＥＲは、現在候補となっている物理オフセットアドレスＰＰＡＤを一旦候補から除外し、Ｓｔｅｐ３２を行う。Ｓｔｅｐ３２で、情報処理回路ＭＮＧＥＲは、物理アドレステーブルＰＡＤＴＢＬを参照し、前述した物理セグメントアドレス（ＳＧＡＤｍｎ）内で消去回数閾値ＥＲＣｔｈ以下の消去回数を持つ無効状態の物理オフセットアドレスの数（Ｎｉｎｖ）が、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬが登録できるアドレス数Ｎより小さいか（Ｎｉｎｖ＜Ｎ）を判定する。小さい場合はＳｔｅｐ３３を行い、大きい場合はＳｔｅｐ３４を行う。
　Ｓｔｅｐ３４において、情報処理回路ＭＮＧＥＲは、現在候補となっている物理オフセットアドレスＰＰＡＤへ演算を行い、新たな候補となる物理オフセットアドレスＰＰＡＤを生成し、Ｓｔｅｐ２５を再度実行する。Ｓｔｅｐ３４では、現在の物理オフセットアドレスＰＰＡＤへｐ値を加算し、新たな候補となる物理オフセットアドレスＰＰＡＤを求める。Ｓｔｅｐ３４のｐ値はプログラム可能であり、情報処理回路ＭＮＧＥＲが管理する最小データサイズや、不揮発性メモリの構成によって、最適な値を選ぶと良い。本実施の形態では例えばｐ＝８を用いている。Ｓｔｅｐ３３では、情報処理回路ＭＮＧＥＲは、消去回数閾値ＥＲＣｔｈへ、ある値アルファα分だけ加算した新たな消去回数閾値ＥＲＣｔｈを生成し、Ｓｔｅｐ２５を再度実行する。
　Ｓｔｅｐ２６では、Ｓｔｅｐ２５を介して登録対象となった物理オフセットアドレスＰＰＡＤが第１物理アドレス領域ＰＲＮＧ１内のアドレスかどうかをチェックする。登録対象となった物理オフセットアドレスＰＰＡＤが第１物理アドレス領域ＰＲＮＧ１内のアドレスであれば、Ｓｔｅｐ２７を実行し、第１物理アドレス領域ＰＲＮＧ１内のアドレスでなければ（すなわち第２物理アドレス領域ＰＲＮＧ２内のアドレスであれば）Ｓｔｅｐ２８を実行する。
　Ｓｔｅｐ２７では、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１に対して、登録対象となった物理オフセットアドレスＰＰＡＤに前述した物理セグメントアドレス（ＳＧＡＤｍｎ）を含めたアドレスを書き込み物理アドレスＮＸＰＡＤとして登録する。また、加えて、当該書き込み物理アドレスＮＸＰＡＤの有効フラグＮＸＰＶＬＤ値（ここでは０となる）を登録し、当該書き込み物理アドレスＮＸＰＡＤの消去回数（ＰＥＲＣ）値を消去回数ＮＸＰＥＲＣとして登録し、さらに、当該書き込み物理アドレスＮＸＰＡＤの現レイヤ番号ＬＹＣに１を加算した値を新レイヤ番号ＮＸＬＹＣとして登録する。書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１には、特に限定しないが、Ｎ／２組の登録が可能であり、エントリー番号ＥＮＵＭの小さな番号から順に登録される。
　レイヤ番号ＬＹＣ（ＮＸＬＹＣ）の最大値は、図３Ｂ等に示すように、チェインメモリアレイＣＹ内に（ｎ＋１）個の相変化メモリセルがＣＬ０～ＣＬｎが含まれる場合、ｎとなる。なお、図１１の書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの例では、レイヤ番号ＮＸＬＹＣ＝“ｎ”となる。レイヤ番号ＬＹＣ（ＮＸＬＹＣ）が最大値ｎに達した際、新しいレイヤ番号ＬＹＣ（ＮＸＬＹＣ）の値は０となる。不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７への書き込みは、この書き込み物理アドレステーブルＮＸＰＡＤＴＢＬを用いて行われるため、このように、当該テーブルの更新時にレイヤ番号ＬＹＣ（ＮＸＬＹＣ）を順次シフトさせることで、図１７等で述べた第１動作モードを実現できる。
　Ｓｔｅｐ２８では、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２に対して、登録対象となった物理オフセットアドレスＰＰＡＤに前述した物理セグメントアドレス（ＳＧＡＤｍｎ）を含めたアドレスを書き込み物理アドレスＮＸＰＡＤとして登録する。また、加えて、当該書き込み物理アドレスＮＸＰＡＤの有効フラグＮＸＰＶＬＤ値（ここでは０となる）を登録し、当該書き込み物理アドレスＮＸＰＡＤの消去回数（ＰＥＲＣ）および現在のレイヤ番号ＬＹＣを、消去回数ＮＸＰＥＲＣおよびレイヤ番号ＮＸＬＹＣとして登録する。書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２には、特に限定しないが、Ｎ／２組の登録が可能であり、エントリー番号ＥＮＵＭの小さな番号から順に登録される。なお、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１，ＮＸＰＡＤＴＢＬ２の登録組数は、情報処理回路ＭＮＧＥＲによって任意に設定可能であり、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７への書き込み速度が最大となるように設定すると良い。
　次のＳｔｅｐ２９では、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１の全組（全エントリー番号）に対して登録が完了したか否かをチェックする。全組の登録が完了していなければ、Ｓｔｅｐ３２を実行し、全組の登録が完了していれば、Ｓｔｅｐ３０を実行する。次のＳｔｅｐ３０では、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２への全組の登録が完了したか否かをチェックする。全組の登録が完了していなければ、Ｓｔｅｐ３２を実行し、全組の登録が完了していれば、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの更新を完了する（Ｓｔｅｐ３１）。
　このような更新フローを用いると、概略的には、消去回数が最小の物理アドレスを持つ物理アドレスセグメントが定められ（Ｓｔｅｐ２１～２４）、当該物理アドレスセグメントの中で、当該最小の物理アドレスを起点として、消去回数が所定の閾値以下である物理アドレスが順次抽出される（Ｓｔｅｐ２５、Ｓｔｅｐ３２～３４）。この際に、抽出数が所定の登録数に満たない場合には（Ｓｔｅｐ３２）、消去回数の閾値を段階的に上げながら（Ｓｔｅｐ３３）、抽出数が所定の登録数を満たすまで（Ｓｔｅｐ３２、Ｓｔｅｐ２９，３０）、同様にして物理アドレスが順次抽出される（Ｓｔｅｐ２５，３４）。これによって、無効状態となっている物理アドレス（すなわち論理アドレスに対して現在割り当てが行われていない物理アドレス）を対象として、消去回数を平準化するためのウエアレベリング（ダイナミックウエアレベリング）が実現可能となる。
　《不揮発性メモリ装置のアドレス割り付けの詳細》
　図２２Ａは、図１５等の第１物理アドレス領域ＰＲＮＧ１に割り当てられる不揮発性メモリ装置において、その論理アドレス、物理アドレス、チップ内アドレスの対応関係の一例を示す図である。図２２Ｂは、図１５等の第２物理アドレス領域ＰＲＮＧ２に割り当てられる不揮発性メモリ装置において、その論理アドレス、物理アドレス、チップ内アドレスの対応関係の一例を示す図である。
　図２２Ａおよび図２２Ｂには、論理アドレスＬＡＤと、物理アドレスＰＡＤと、物理アドレスＣＰＡＤと、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７のチップアドレスＣＨＩＰＡ［２：０］と、各チップ内のバンクアドレスＢＫ［１：０］、ロウアドレスＲＯＷおよびカラムアドレスＣＯＬとの対応関係が示されている。さらに、レイヤ番号ＬＹＣとカラムアドレスＣＯＬとの対応関係、ロウアドレスＲＯＷとワード線ＷＬとの対応関係、カラムアドレスＣＯＬとビット線ＢＬ、チェインメモリアレイ選択線ＳＬおよびメモリセル選択線ＬＹとの対応関係がそれぞれ示されている。
　特に限定しないが、不揮発性メモリＮＶＭ１０～ＮＶＭ１７は８チップあり、１チップの不揮発性メモリ装置には２本のチェインメモリアレイ選択線ＳＬがあり、１個のチェインメモリアレイＣＹには８個のメモリセルと８本のメモリセル選択線ＬＹがあるものとする。また、１個のメモリバンクＢＫには５２８個のメモリアレイＡＲＹがあり、１個のメモリアレイＡＲＹにて選択されるチェインメモリアレイＣＹは１個であるものとする。つまり、１個のメモリバンクＢＫの中で同時に５２８個のチェインメモリアレイＣＹが選択される。また、メモリバンクは４個である。図２２Ａの第１物理アドレス領域ＰＲＮＧ１では、１個のチェインメモリアレイＣＹ内の８個のメモリセルの中で１個のメモリセルにのみデータを保持するものとし、図２２Ｂの第２物理アドレス領域ＰＲＮＧ２では、１個のチェインメモリアレイＣＹ内の８個のメモリセルの中の８個のメモリセルにデータを保持するものとする。
　図２２Ａおよび図２２Ｂに示すアドレス割り付けは、例えば、図２の情報処理回路ＭＮＧＥＲによって行われる。図２２Ａにおいて、図２の情報処理回路ＭＮＧＥＲは、データを不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７へ書き込む際には、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１（図１１）に格納されているレイヤ番号ＮＸＬＹＣ（ＬＹＣ［２：０］）と物理アドレスＮＸＰＡＤ（ＰＡＤ［３１：０］）と、物理アドレスＣＰＡＤ［２：０］を対応付ける。また、データを不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７から読み出す際は、アドレス変換テーブルＬＰＴＢＬ（図１２Ａ）に格納されている物理アドレスＰＡＤ［３１：０］と、物理アドレスＰＡＤのレイヤ番号ＬＹＣ［２：０］と、物理アドレスＣＰＡＤ［２：０］とを対応付ける。
　レイヤ番号ＬＹＣ［２：０］は、カラムアドレスＣＯＬ［２：０］へ対応しており、さらに、カラムアドレスＣＯＬ［２：０］はメモリセル選択線ＬＹ［２：０］へ対応している。レイヤ番号ＬＹＣ［２：０］の値が、メモリセル選択線ＬＹ［２：０］の値となり、レイヤ番号ＬＹＣ［２：０］で指定されたメモリセルへデータが書き込まれ、また、レイヤ番号ＬＹＣ［２：０］で指定されたメモリセルからデータが読み出される。
　物理アドレスＣＰＡＤ［０］は、カラムアドレスＣＯＬ［３］へ対応し、さらに、カラムアドレスＣＯＬ［３］はチェインメモリアレイ選択線ＳＬ［０］へ対応している。物理アドレスＣＰＡＤ［２：１］はカラムアドレスＣＯＬ［５：４］へ対応し、さらに、カラムアドレスＣＯＬ［５：４］はビット線ＢＬ［１：０］へ対応している。物理アドレスＰＡＤ［ｃ＋０：０］はカラムアドレスＣＯＬ［ｃ＋６：６］へ対応し、さらに、カラムアドレスＣＯＬ［ｃ＋６：６］はビット線ＢＬ［ｃ：２］へ対応している。
　物理アドレスＰＡＤ［ｄ＋ｃ＋１：ｃ＋１］はロウアドレスＲＯＷ［ｄ＋ｃ＋７：ｃ＋７］へ対応し、さらに、ロウアドレスＲＯＷ［ｄ＋ｃ＋７：ｃ＋７］はワード線ＷＬ［ｄ：０］へ対応している。物理アドレスＰＡＤ［ｄ＋ｃ＋３：ｄ＋ｃ＋２］はバンクアドレスＢＫ［ｄ＋ｃ＋９：ｄ＋ｃ＋８］へ対応し、さらに、バンクアドレスＢＫ［ｄ＋ｃ＋９：ｄ＋ｃ＋８］はバンクアドレスＢＫ［１：０］へ対応している。物理アドレスＰＡＤ［ｄ＋ｃ＋６：ｄ＋ｃ＋４］はチップアドレスＣＨＩＰＡ［ｄ＋ｃ＋１２：ｄ＋ｃ＋１０］へ対応し、さらに、チップアドレスＣＨＩＰＡ［ｄ＋ｃ＋１２：ｄ＋ｃ＋１０］はチップアドレスＣＨＩＰＡ［２：０］へ対応している。
　ここで、例えば、５１２バイトのメインデータと１６バイトの冗長データを書き込む場合を想定する。前提として、物理アドレスＰＡＤ［ｄ＋ｃ＋６：ｄ＋ｃ＋４］は３、物理アドレスＰＡＤ［ｄ＋ｃ＋３：ｄ＋ｃ＋２］は２、物理アドレスＰＡＤ［ｄ＋ｃ＋１：ｃ＋１］は８、物理アドレスＣＰＡＤ［ｃ＋０：０］は０、物理アドレスＣＰＡＤ［２：１］は０、物理アドレスＣＰＡＤ［０］は０、レイヤ番号ＬＹＣ［２：０］は０であるものとする。
　この場合、図２の情報処理回路ＭＮＧＥＲは、レイヤ番号ＬＹＣの値および物理アドレスＰＡＤの値は変化させず、物理アドレスＣＰＡＤ［２：０］値を０～７まで＋１ずつ変化させ、それぞれのアドレスへ５２８ビットずつデータを書き込み、合計５２８バイトのデータを書き込む。また、同様の前提で、５１２バイトのメインデータと１６バイトの冗長データを読み出す際、図２の情報処理回路ＭＮＧＥＲは、レイヤ番号ＬＹＣの値および物理アドレスＰＡＤの値は変化させず、物理アドレスＣＰＡＤ［２：０］値を０～７まで＋１ずつ変化させ、それぞれのアドレスから５２８ビットずつデータを読み出し、合計５２８バイトのデータを読み出す。
　すなわち、この例の場合、図３Ａにおいて、各メモリアレイＡＲＹ０～ＡＲＹ５２７毎に１本のワード線ＷＬに対して４本のビット線ＢＬが順に選択されると共に、図３Ｂに示すように、ワード線ＷＬとビット線ＢＬの各交点に位置し、チェインメモリアレイ選択線ＳＬによって選択される２個のチェインメモリアレイＣＹが選択されることになる。ただし、この際に、各チェインメモリアレイＣＹ内で選択される相変化メモリセルは１個である。
　一方、図２２Ｂにおいて、図２の情報処理回路ＭＮＧＥＲは、データを不揮発性メモリＮＶＭ１０～ＮＶＭ１７へ書き込む際は、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２に格納されている物理アドレスＮＸＰＡＤ（ＰＡＤ［３１：０］）および物理アドレスＣＰＡＤ［２：０］と不揮発性メモリＮＶＭ１０～ＮＶＭ１７のアドレスとを対応付ける。また、データを不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７から読み出す際は、アドレス変換テーブルＬＰＴＢＬに格納されている物理アドレスＰＡＤ［３１：０］および物理アドレスＣＰＡＤ［２：０］と不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７のアドレスとを対応つける。
　物理アドレスＣＰＡＤ［２：０］はカラムアドレスＣＯＬ［２：０］へ対応しており、さらに、カラムアドレスＣＯＬ［２：０］はメモリセル選択線ＬＹ［２：０］へ対応している。物理アドレスＣＰＡＤ［２：０］の値はメモリセル選択線ＬＹ［２：０］の値となり、物理アドレスＣＰＡＤ［２：０］で指定されたメモリセルへデータが書き込まれ、また、物理アドレスＣＰＡＤ［２：０］で指定されたメモリセルからデータが読み出される。
　物理アドレスＰＡＤ［０］はカラムアドレスＣＯＬ［３］へ対応し、さらに、カラムアドレスＣＯＬ［３］はチェインメモリアレイ選択線ＳＬ［０］へ対応している。物理アドレスＰＡＤ［ａ＋１：１］はカラムアドレスＣＯＬ［ａ＋４：４］へ対応し、さらに、カラムアドレスＣＯＬ［ａ＋４：４］はビット線ＢＬ［ａ：０］へ対応している。物理アドレスＰＡＤ［ｂ＋ａ＋２：ａ＋２］はロウアドレスＲＯＷ［ｂ＋ａ＋５：ａ＋５］へ対応し、さらに、ロウアドレスＲＯＷ［ｂ＋ａ＋５：ａ＋５］はワード線ＷＬ［ｂ：０］へ対応している。
　物理アドレスＰＡＤ［ｂ＋ａ＋４：ｂ＋ａ＋３］はバンクアドレスＢＫ［ｂ＋ａ＋７：ｂ＋ａ＋６］へ対応し、さらに、バンクアドレスＢＫ［ｂ＋ａ＋７：ｂ＋ａ＋６］はバンクアドレスＢＫ［１：０］へ対応している。物理アドレスＰＡＤ［ｂ＋ａ＋７：ｂ＋ａ＋５］はチップアドレスＣＨＩＰＡ［ｂ＋ａ＋１０：ｂ＋ａ＋８］へ対応し、さらに、チップアドレスＣＨＩＰＡ［ｂ＋ａ＋１０：ｂ＋ａ＋８］はチップアドレスＣＨＩＰＡ［２：０］へ対応している。
　ここで、例えば、５１２バイトのメインデータと１６バイトの冗長データを書き込む場合を想定する。前提として、物理アドレスＰＡＤ［ｂ＋ａ＋７：ｂ＋ａ＋５］は３、物理アドレスＰＡＤ［ｂ＋ａ＋４：ｂ＋ａ＋３］は２、物理アドレスＰＡＤ［ｂ＋ａ＋２：ａ＋２］は８、物理アドレスＰＡＤ［ａ＋１：１］は０、物理アドレスＰＡＤ［０］は０、物理アドレスＣＰＡＤ［２：０］は０であるものとする。
　この場合、図２の情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの値は変化させず、物理アドレスＣＰＡＤ［２：０］値を０～７まで＋１ずつ変化させ、それぞれのアドレスへ５２８ビットずつデータを書き込み、合計５２８バイトのデータを書き込む。同様の前提で５１２バイトのメインデータと１６バイトの冗長データを読み出す際、図２の情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの値は変化させず、物理アドレスＣＰＡＤ［２：０］値を０～７まで＋１ずつ変化させ、それぞれのアドレスから５２８ビットずつデータを読み出し、合計５２８バイトのデータを読み出す。
　すなわち、この例の場合、図３Ａにおいて、各メモリアレイＡＲＹ０～ＡＲＹ５２７毎に１本のワード線ＷＬに対して１本のビット線ＢＬが選択されると共に、図３Ｂに示すように、ワード線ＷＬとビット線ＢＬの各交点に位置し、チェインメモリアレイ選択線ＳＬによって選択される２個のチェインメモリアレイＣＹ中の１個が選択されることになる。ただし、この際に、各チェインメモリアレイＣＹ内で選択される相変化メモリセルは８個である。
　図２２Ｃは、図２の情報処理回路ＭＮＧＥＲが不揮発性メモリ装置にデータ書き込みやデータ読み出しを行う際の物理アドレスＰＡＤおよび物理アドレスＣＰＡＤの変化の様子の一例を示す図である。まず、情報処理回路ＭＮＧＥＲは、セクタカウントＳＥＣ、物理アドレスＰＡＤおよび物理アドレスＣＰＡＤ（＝０）を決定し、変数ｑを０に設定したのち（Ｓｔｅｐ４１）、この物理アドレスＰＡＤが第１物理アドレス領域ＰＲＮＧ１内の物理アドレスかどうかをチェックする（Ｓｔｅｐ４２）。この物理アドレスＰＡＤが第１物理アドレス領域ＰＲＮＧ１内の物理アドレスではない場合は、Ｓｔｅｐ４８を実行する。また、この物理アドレスＰＡＤが第１物理アドレス領域ＰＲＮＧ１内の物理アドレスであれば、図２２Ａで示すアドレス変換を行い（Ｓｔｅｐ４３）、不揮発性メモリ装置へのデータ書き込みやデータ読み出しを行う（Ｓｔｅｐ４４）。
　次に、情報処理回路ＭＮＧＥＲは、変数ｑの値がｎ以上であるかをチェックし（Ｓｔｅｐ４５）、変数ｑの値がｎより小さい場合は、物理アドレスＣＰＡＤへ１を加算した新たな物理アドレスＣＰＡＤを求め（Ｓｔｅｐ４７）、再度、Ｓｔｅｐ４３を実行し、その後Ｓｔｅｐ４４を実行する。変数ｑの値がｎ以上の場合は、セクタカウントＳＥＣを１つずつ減少させ、さらに変数ｑの値を０に設定し（Ｓｔｅｐ４６）、次にＳｔｅｐ５１を実行する。Ｓｔｅｐ５１では、セクタカウントＳＥＣ値が０以下であるかをチェックし、セクタカウントＳＥＣ値が０以下では無い場合、物理アドレスＰＡＤへ１を加算した新たな物理アドレスＰＡＤを求め（Ｓｔｅｐ５２）、再度、Ｓｔｅｐ４２へ戻り、処理を続ける。セクタカウントＳＥＣ値が０以下であればデータ書き込みやデータ読み出しを完了する（Ｓｔｅｐ５３）。
　Ｓｔｅｐ４７で物理アドレスＣＰＡＤへ１を加算した場合には、図２２Ａから分かるように、チェインメモリアレイ選択線ＳＬまたはビット線ＢＬ（すなわちチェインメモリアレイＣＹの位置）が変わることになる。Ｓｔｅｐ４８では、情報処理回路ＭＮＧＥＲは、図２２Ｂで示すアドレス変換を行い（Ｓｔｅｐ４８）、不揮発性メモリ装置へのデータ書き込みやデータ読み出しを行う（Ｓｔｅｐ４９）。次に、変数ｑの値がｒ以上であるかをチェックし（Ｓｔｅｐ５０）、変数ｑの値がｒより小さい場合は、物理アドレスＣＰＡＤへ１を加算した新たな物理アドレスＣＰＡＤを求め（Ｓｔｅｐ４７）、再度、Ｓｔｅｐ４８を実行し、その後Ｓｔｅｐ４９を実行する。変数ｑの値がｒ以上の場合は、Ｓｔｅｐ４６以降を実行する。Ｓｔｅｐ４７で物理アドレスＣＰＡＤへ１を加算した場合には、図２２Ｂから分かるように、メモリセル選択線ＬＹ（すなわちチェインメモリアレイＣＹ内のメモリセルの位置）が変わることになる。
　なお、Ｓｔｅｐ４５のｎ値や、Ｓｔｅｐ５０のｒ値は、プログラム可能であり、情報処理回路ＭＮＧＥＲが管理する最小データサイズや、不揮発性メモリ装置の構成によって、最適な値を選ぶと良い。本実施の形態では例えばｎ＝ｒ＝７を用いている。
　《アドレス変換テーブルおよび不揮発性メモリ装置の更新動作例》
　図２３Ａおよび図２３Ｂは、図１の制御回路ＭＤＬＣＴ０が不揮発性メモリ装置の第１物理アドレス領域ＰＲＮＧ１へデータを書き込む際のアドレス変換テーブルＬＰＴＢＬの更新方法および不揮発性メモリ装置のデータ更新方法の一例を示す図である。アドレス変換テーブルＬＰＴＢＬは、情報処理装置ＣＰＵ＿ＣＰから制御回路ＭＤＬＣＴ０へ入力された論理アドレスＬＡＤを不揮発性メモリ装置の物理アドレスＰＡＤへ転換するためのテーブルである。
　アドレス変換テーブルＬＰＴＢＬは、論理アドレスＬＡＤに対応した物理アドレスＰＡＤと、当該物理アドレスの有効フラグＣＰＶＬＤおよびレイヤ番号ＬＹＣから構成される。また、このアドレス変換テーブルＬＰＴＢＬはランダムアクセスメモリＲＡＭへ格納される。不揮発性メモリ装置には、物理アドレスＰＡＤに対応したデータＤＡＴＡと、論理アドレスＬＡＤと、データ有効フラグＤＶＦと、レイヤ番号ＬＹＣが格納される。
　図２３Ａには、時間Ｔ０より後に、情報処理装置ＣＰＵ＿ＣＰから制御回路ＭＤＬＣＴ０へ論理アドレス領域ＬＲＮＧ１へのライトリクエストＷＱ０、ＷＱ１、ＷＱ２及びＷＱ３が入力されたあとの状態が示されている。具体的には、これらのライトリクエストのデータが不揮発性メモリ装置の第１物理アドレス領域ＰＲＮＧ１へ書き込まれた後の時間Ｔ１におけるアドレス変換テーブルＬＰＴＢＬ及び不揮発性メモリ装置が格納するアドレス、データおよび有効フラグおよびレイヤ番号ＬＹＣが示されている。
　ライトリクエストＷＱ０には論理アドレス値（ＬＡＤ＝０）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ０）が含まれる。ライトリクエストＷＱ１には論理アドレス値（ＬＡＤ＝１）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ１）が含まれる。ライトリクエストＷＱ２には論理アドレス値（ＬＡＤ＝２）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ２）が含まれる。ライトリクエストＷＱ３には論理アドレス値（ＬＡＤ＝３）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ３）が含まれる。ライトリクエストＷＱ０、ＷＱ１、ＷＱ２及びＷＱ３が制御回路ＭＤＬＣＴ０へ入力された際は、インターフェース回路ＨＯＳＴ＿ＩＦは、これらのライトリクエストをバッファＢＵＦ０へ転送する。
　次に、情報処理回路ＭＮＧＥＲは、バッファＢＵＦ０へ格納されているライトリクエストＷＱ０、ＷＱ１、ＷＱ２及びＷＱ３を順に読み出す。続いて、情報処理回路ＭＮＧＥＲは、ライトリクエストＷＱ０、ＷＱ１、ＷＱ２及びＷＱ３の論理アドレス値（ＬＡＤ）がそれぞれ０、１、２および３であるため、これらに応じた情報を、メモリ制御回路ＲＡＭＣを通じてランダムアクセスメモリＲＡＭへ保存されているアドレス変換テーブルＬＰＴＢＬからそれぞれ読み出す。すなわち、アドレス変換テーブルＬＰＴＢＬの論理アドレスＬＡＤの０番地、１番地、２番地および３番地から物理アドレス（ＰＡＤ）値、有効フラグ（ＣＰＶＬＤ）値およびレイヤ番号ＬＹＣを読みだす。
　最初は、図１２Ａに示したように、読み出された全ての有効フラグ（ＣＰＶＬＤ）値は０であるため、論理アドレスＬＡＤの０番地、１番地、２番地および３番地には物理アドレスＰＡＤが割り当てられていないことがわかる。次に、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１のエントリー番号ＥＮＵＭの０番から３番までに格納されている書き込み物理アドレス値（ＮＸＰＡＤ）およびレイヤ番号ＮＸＬＹＣを読み出し、論理アドレスＬＡＤの０番地、１番地、２番地および３番地にそれぞれ割り当てる。この例では、エントリー番号ＥＮＵＭの０番から３番までに格納された書き込み物理アドレス値（ＮＸＰＡＤ）は、それぞれ１０進数で０、１、２、３であり、レイヤ番号ＮＸＬＹＣは、それぞれ０、０、０、０であるものとする。
　次に、情報処理回路ＭＮＧＥＲは、ライトリクエストＷＱ０、１、２および３のそれぞれの書き込みデータＤＡＴＡ０、１、２および３に対するＥＣＣコードＥＣＣ０、１、２および３を生成し、図１４に示すデータフォーマットに従い不揮発性メモリ装置への書き込みデータＷＤＡＴＡ０、１、２および３を生成する。すなわち、書き込みデータＷＤＡＴＡ０は、書き込みデータ（ＤＡＴＡ０）からなるメインデータＤＡｒｅａ０とそれに対応する冗長データＲＡｒｅａ０から構成され、書き込みデータＷＤＡＴＡ１は、書き込みデータ（ＤＡＴＡ１）からなるメインデータＤＡｒｅａ１とそれに対応する冗長データＲＡｒｅａ１から構成される。同様に、書き込みデータＷＤＡＴＡ２は、書き込みデータ（ＤＡＴＡ２）からなるメインデータＤＡｒｅａ２とそれに対応する冗長データＲＡｒｅａ２から構成され、書き込みデータＷＤＡＴＡ３は、書き込みデータ（ＤＡＴＡ３）からなるメインデータＤＡｒｅａ３とそれに対応する冗長データＲＡｒｅａ３から構成される。
　情報処理回路ＭＮＧＥＲにより、書き込みデータＷＤＡＴＡ０、１、２および３は、不揮発性メモリ装置の４つの物理アドレスへそれぞれ書き込まれる。冗長データＲＡｒｅａ０、１、２および３には、それぞれＥＣＣコードＥＣＣ０、１、２および３が含まれる。さらに、共通に、データ反転フラグ値（ＩＮＶＦＬＧ＝０）、ライトフラグ値（ＷＴＦＬＧ＝０）、ＥＣＣフラグ値（ＥＣＣＦＬＧ＝０）、ステート情報値（ＳＴＡＴＥ＝１）、エリア情報値（ＡＲＥＡ＝１）、データ書き込みレイヤ情報値（ＬＹＮ＝１）、バッドブロック情報値（ＢＡＤＢＬＫ＝０）、予備領域値（ＲＳＶ＝０）が含まれる。
　なお、論理アドレス領域ＬＲＮＧ１へのライトリクエストであれば、エリア情報値（ＡＲＥＡ）は１となり、論理アドレス領域ＬＲＮＧ２へのライトリクエストであれば、エリア情報値（ＡＲＥＡ）は２となる。また、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１から読み出したレイヤ番号ＮＸＬＹＣ値が０の場合、データ書き込みレイヤ情報ＬＹＮ［ｎ：０］の中の、ＬＹＮ［ｎ：１］が０、ＬＹＮ［０］が１となり、チェインメモリアレイＣＹ内の相変化メモリセルＣＬ０へデータが書きこまれることを示す。
　さらに、情報処理回路ＭＮＧＥＲは、書き込み物理アドレス値（ＮＸＰＡＤ）の１０進数で０、１、２および３に従い、調停回路ＡＲＢとメモリ制御回路ＮＶＣＴ１０～ＮＶＣＴ１７を通じて不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に書き込みを行う。すなわち、不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの０番地へは、ライトリクエストＷＱ０に対応する書き込みデータＷＤＡＴＡ０、論理アドレス値（ＬＡＤ＝０）、およびレイヤ番号（ＬＹＣ＝０）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの１番地へは、ライトリクエストＷＱ１に対応する書き込みデータＷＤＡＴＡ１、論理アドレス値（ＬＡＤ＝１）、およびレイヤ番号（ＬＹＣ＝０）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。同様に、物理アドレスＰＡＤの２番地へは、書き込みデータＷＤＡＴＡ２、論理アドレス値（ＬＡＤ＝２）、データ有効フラグ（ＤＶＦ＝１）、レイヤ番号（ＬＹＣ＝０）を書き込み、物理アドレスＰＡＤの３番地へは、書き込みデータＷＤＡＴＡ３、論理アドレス値（ＬＡＤ＝３）、データ有効フラグ（ＤＶＦ＝１）、レイヤ番号（ＬＹＣ＝０）を書き込む。
　最後に、情報処理回路ＭＮＧＥＲは、メモリ制御回路ＲＡＭＣを通じてランダムアクセスメモリＲＡＭに保存されているアドレス変換テーブルＬＰＴＢＬを更新する。すなわち、論理アドレスＬＡＤの０番地へは割り当て後の物理アドレス（ＰＡＤ＝０）、有効フラグ（ＣＰＶＬＤ＝１）およびレイヤ番号（ＬＹＣ＝０）を書き込み、論理アドレスＬＡＤの１番地へは割り当て後の物理アドレス（ＰＡＤ＝１）、有効フラグ（ＣＰＶＬＤ＝１）およびレイヤ番号（ＬＹＣ＝０）を書き込む。論理アドレスＬＡＤの２番地へは割り当て後の物理アドレス（ＰＡＤ＝２）、有効フラグ（ＣＰＶＬＤ＝１）およびレイヤ番号（ＬＹＣ＝０）を書き込み、論理アドレスＬＡＤの３番地へは割り当て後の物理アドレス（ＰＡＤ＝３）、有効フラグ（ＣＰＶＬＤ＝１）およびレイヤ番号（ＬＹＣ＝０）を書き込む。
　図２３Ｂには、時間Ｔ１より後に、情報処理装置ＣＰＵ＿ＣＰから制御回路ＭＤＬＣＴ０へライトリクエストＷＱ４、ＷＱ５、ＷＱ６、ＷＱ７、ＷＱ８およびＷＱ９が入力された後の状態が示されている。具体的には、これらのライトリクエストのデータが不揮発性メモリ装置の第１物理アドレス領域ＰＲＮＧ１へ書き込まれた後の時間Ｔ２において、アドレス変換テーブルＬＰＴＢＬおよび不揮発性メモリ装置に格納されるアドレス、データおよび有効フラグが示されている。
　ライトリクエストＷＱ４には、論理アドレス値（ＬＡＤ＝０）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ４）が含まれる。ライトリクエストＷＱ５には、論理アドレス値（ＬＡＤ＝１）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ５）が含まれる。ライトリクエストＷＱ６には、論理アドレス値（ＬＡＤ＝４）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ６）が含まれる。ライトリクエストＷＱ７には、論理アドレス値（ＬＡＤ＝５）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ７）が含まれる。ライトリクエストＷＱ８には、論理アドレス値（ＬＡＤ＝２）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ８）が含まれる。ライトリクエストＷＱ９には、論理アドレス値（ＬＡＤ＝３）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ９）が含まれる。ライトリクエストＷＱ４、ＷＱ５、ＷＱ６、ＷＱ７、ＷＱ８およびＷＱ９が制御回路ＭＤＬＣＴ０へ入力された際には、インターフェース回路ＨＯＳＴ＿ＩＦは、これらのライトリクエストをバッファＢＵＦ０へ転送する。
　次に、情報処理回路ＭＮＧＥＲは、バッファＢＵＦ０へ格納されているライトリクエストＷＱ４、ＷＱ５、ＷＱ６、ＷＱ７、ＷＱ８およびＷＱ９を順に読み出す。続いて、情報処理回路ＭＮＧＥＲは、図１４に示すデータフォーマットに従い、ライトリクエストＷＱ４、５、６、７、８および９にそれぞれ対応する書き込みデータＷＤＡＴＡ４、５、６、７、８および９を生成する。書き込みデータＷＤＡＴＡ４は、書き込みデータＤＡＴＡ４からなるメインデータＤＡｒｅａ４と冗長データＲＡｒｅａ４から構成され、書き込みデータＷＤＡＴＡ５は書き込みデータＤＡＴＡ５からなるメインデータＤＡｒｅａ５と冗長データＲＡｒｅａ５から構成される。書き込みデータＷＤＡＴＡ６は書き込みデータＤＡＴＡ６からなるメインデータＤＡｒｅａ６と冗長データＲＡｒｅａ６から構成され、書き込みデータＷＤＡＴＡ７は書き込みデータＤＡＴＡ７からなるメインデータＤＡｒｅａ７と冗長データＲＡｒｅａ７から構成される。書き込みデータＷＤＡＴＡ８は書き込みデータＤＡＴＡ８からなるメインデータＤＡｒｅａ８と冗長データＲＡｒｅａ８から構成され、書き込みデータＷＤＡＴＡ９は書き込みデータＤＡＴＡ９からなるメインデータＤＡｒｅａ９と冗長データＲＡｒｅａ９から構成される。
　冗長データＲＡｒｅａ４、５、６、７、８および９には、それぞれ、書き込みデータＤＡＴＡ４、５、６、７、８および９を用いて情報処理回路ＭＮＧＥＲによって生成されたＥＣＣコードＥＣＣ４、５、６、７、８および９が含まれる。さらに、共通に、データ反転フラグ値（ＩＮＶＦＬＧ＝０）、ライトフラグ値（ＷＴＦＬＧ＝０）、ＥＣＣフラグ値（ＥＣＣＦＬＧ＝０）、ステート情報値（ＳＴＡＴＥ＝１）、エリア情報値（ＡＲＥＡ＝１）、バッドブロック情報値（ＢＡＤＢＬＫ＝０）、予備領域値（ＲＳＶ＝０）が含まれる。
　情報処理回路ＭＮＧＥＲにより、書き込みデータＷＤＡＴＡ４、５、６、７、８および９は、不揮発性メモリ装置の６つの物理アドレスへそれぞれ書き込まれる。この際に、情報処理回路ＭＮＧＥＲは、ライトリクエストＷＱ４、５、６、７、８および９の論理アドレス値（ＬＡＤ）がそれぞれ０、１、４、５、２および３であるため、これらに応じた情報を、メモリ制御回路ＲＡＭＣを通じてランダムアクセスメモリＲＡＭへ保存されているアドレス変換テーブルＬＰＴＢＬからそれぞれ読み出す。すなわち、アドレス変換テーブルＬＰＴＢＬの論理アドレスＬＡＤの０番地、１番地、４番地、５番地、２番地および３番地から、それぞれ物理アドレス値（ＰＡＤ）、有効フラグ値（ＣＰＶＬＤ）およびレイヤ番号ＬＹＣを読みだす。
　図２３Ａのアドレス変換テーブルＬＰＴＢＬにおいて、論理アドレスＬＡＤの０番地の物理アドレス値（ＰＡＤ）は０、有効フラグ値（ＣＰＶＬＤ）は１、レイヤ番号ＬＹＣは０であり、論理アドレスＬＡＤの０番地へのライトリクエストＷＱ４に伴い既に書き込まれている物理アドレスＰＡＤの０番地のデータを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置における物理アドレスＰＡＤの０番地の有効フラグ値（ＤＶＦ）を０に設定する（図２３Ａの１０１→図２３Ｂの１１１）。同様に、図２３Ａにおいて、論理アドレスＬＡＤの１番地の物理アドレス値（ＰＡＤ）は１、有効フラグ値（ＣＰＶＬＤ）は１、レイヤ番号ＬＹＣは０であり、ライトリクエストＷＱ５に伴い物理アドレスＰＡＤの１番地のデータを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの１番地の有効フラグ値（ＤＶＦ）を０に設定する（図２３Ａの１０２→図２３Ｂの１１２）。
　また、図２３Ａのアドレス変換テーブルＬＰＴＢＬにおいて、ライトリクエストＷＱ６に伴う論理アドレスＬＡＤの４番地の物理アドレス値（ＰＡＤ）は０、有効フラグ値（ＣＰＶＬＤ）は０、レイヤ番号ＬＹＣは０であり、論理アドレスＬＡＤの４番地には、物理アドレスＰＡＤが割り当てられていないことがわかる。同様に、図２３Ａにおいて、ライトリクエストＷＱ７に伴う論理アドレスＬＡＤの５番地の物理アドレス値（ＰＡＤ）は０、有効フラグ値（ＣＰＶＬＤ）は０、レイヤ番号ＬＹＣは０であり、論理アドレスＬＡＤの５番地には、物理アドレスＰＡＤが割り当てられていないことがわかる。
　一方、図２３のアドレス変換テーブルＬＰＴＢＬにおいて、論理アドレスＬＡＤの２番地の物理アドレス値（ＰＡＤ）は２、有効フラグ値（ＣＰＶＬＤ）は１、レイヤ番号ＬＹＣは０であり、論理アドレスＬＡＤの２番地へのライトリクエストＷＱ８に伴い既に書き込まれている物理アドレスＰＡＤの２番地のデータを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの２番地の有効フラグ値（ＤＶＦ）を０に設定する（図２３Ａの１０３→図２３Ｂの１１３）。同様に、図２３Ａにおいて、論理アドレスＬＡＤの３番地の物理アドレス値（ＰＡＤ）は３、有効フラグ値（ＣＰＶＬＤ）は１、レイヤ番号ＬＹＣは０であり、ライトリクエストＷＱ９に伴い物理アドレスＰＡＤの３番地のデータを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの６番地の有効フラグ値（ＤＶＦ）を０に設定する（図２３Ａの１０４→図２３Ｂの１１４）。
　次に、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１のエントリー番号ＥＮＵＭの４番から９番までに格納されている書き込み物理アドレス値（ＮＸＰＡＤ）およびレイヤ番号ＮＸＬＹＣを読み出し、論理アドレスＬＡＤの０番地、１番地、４番地、５番地、２番地および３番地にそれぞれ割り当てる。この例では、エントリー番号ＥＮＵＭの４番から９番までに格納された書き込み物理アドレス値（ＮＸＰＡＤ）は、それぞれ４、５、６、７、８および９であり、レイヤ番号ＮＸＬＹＣは、それぞれ１、１、１、１、１および１であるものとする。
　続いて、情報処理回路ＭＮＧＥＲは、書き込み物理アドレス値（ＮＸＰＡＤ）の４、５、６、７、８および９に従い、調停回路ＡＲＢとメモリ制御回路ＮＶＣＴ１０～ＮＶＣＴ１７を通じて不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に書き込みを行う。すなわち、不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの４番地へは、ライトリクエストＷＱ４に対応する書き込みデータＷＤＡＴＡ４、論理アドレス値（ＬＡＤ＝０）、およびレイヤ番号（ＬＹＣ＝１）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの５番地へは、ライトリクエストＷＱ５に対応する書き込みデータＷＤＡＴＡ５、論理アドレス値（ＬＡＤ＝１）、およびレイヤ番号（ＬＹＣ＝１）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。
　また、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの６番地へは、ライトリクエストＷＱ６に対応する書き込みデータＷＤＡＴＡ６、論理アドレス値（ＬＡＤ＝４）、およびレイヤ番号（ＬＹＣ＝１）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。同様に、不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの７番地へは、ライトリクエストＷＱ７に対応する書き込みデータＷＤＡＴＡ７、論理アドレス値（ＬＡＤ＝５）、およびレイヤ番号（ＬＹＣ＝１）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。
　さらに、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの８番地へは、ライトリクエストＷＱ８に対応する書き込みデータＷＤＡＴＡ８、論理アドレス値（ＬＡＤ＝２）、およびレイヤ番号（ＬＹＣ＝１）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。同様に、不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの９番地へは、ライトリクエストＷＱ９に対応する書き込みデータＷＤＡＴＡ９、論理アドレス値（ＬＡＤ＝３）、およびレイヤ番号（ＬＹＣ＝１）を書き込み、データ有効フラグ（ＤＶＦ）値として１を書き込む。
　図２４Ａおよび図２４Ｂは、図１の制御回路ＭＤＬＣＴ０が不揮発性メモリ装置の第２物理アドレス領域ＰＲＮＧ２へデータを書き込む際のアドレス変換テーブルＬＰＴＢＬの更新方法および不揮発性メモリ装置のデータ更新方法の一例を示す図である。ここでは、図２３Ａおよび図２３Ｂの場合と同様に、アドレス変換テーブルＬＰＴＢＬおよび不揮発性メモリ装置ＮＶＭの状態が示されている。
　アドレス変換テーブルＬＰＴＢＬは、論理アドレスＬＡＤに対応した物理アドレスＰＡＤと、当該物理アドレスの有効フラグＣＰＶＬＤおよびレイヤ番号ＬＹＣから構成される。また、このアドレス変換テーブルＬＰＴＢＬはランダムアクセスメモリＲＡＭへ格納される。不揮発性メモリ装置には、物理アドレスＰＡＤに対応したデータＤＡＴＡと、論理アドレスＬＡＤと、データ有効フラグＤＶＦと、レイヤ番号ＬＹＣが格納される。ここでは、レイヤ番号ＬＹＣは、全て“０”であるため図面からは省略している。
　図２４Ａは、時間Ｔ０より後に、情報処理装置ＣＰＵ＿ＣＰから制御回路ＭＤＬＣＴ０へ、論理アドレス領域ＬＲＮＧ２へのライトリクエストＷＱ０、ＷＱ１、ＷＱ２およびＷＱ３が入力された後の状態が示されている。具体的には、これらのライトリクエストのデータが不揮発性メモリ装置の第２物理アドレス領域ＰＲＮＧ２へ書き込まれた後の時間Ｔ１における、アドレス変換テーブルＬＰＴＢＬおよび不揮発性メモリ装置に格納されるアドレス、データおよび有効フラグが示されている。
　ライトリクエストＷＱ０には、１６進数で論理アドレス値（ＬＡＤ＝“８０００００”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ０）が含まれる。ライトリクエストＷＱ１には、１６進数で論理アドレス値（ＬＡＤ＝“８００００１”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ１）が含まれる。ライトリクエストＷＱ２には、１６進数で論理アドレス値（ＬＡＤ＝“８００００２”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ２）が含まれる。ライトリクエストＷＱ３には、１６進数で論理アドレス値（ＬＡＤ＝“８００００３”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ３）が含まれる。
　ライトリクエストＷＱ０、ＷＱ１、ＷＱ２およびＷＱ３が制御回路ＭＤＬＣＴ０へ入力された際、インターフェース回路ＨＯＳＴ＿ＩＦは、これらのライトリクエストをバッファＢＵＦ０へ転送する。次に、情報処理回路ＭＮＧＥＲは、バッファＢＵＦ０へ格納されているライトリクエストＷＱ０、ＷＱ１、ＷＱ２およびＷＱ３を順に読み出す。この際に、情報処理回路ＭＮＧＥＲは、メモリ制御装置ＲＡＭＣを通じてランダムアクセスメモリＲＡＭへ保存されているアドレス変換テーブルＬＰＴＢＬを参照し、ライトリクエストＷＱ０、１、２および３に対応する各種情報を読み出す。具体的には、アドレス変換テーブルＬＰＴＢＬの論理アドレスＬＡＤの“８０００００”番地、“８００００１”番地、“８００００２”番地および“８００００３”番地からそれぞれ物理アドレス値（ＰＡＤ）および有効フラグＣＰＶＬＤを読み出す。
　最初は、図１２Ａのように読み出された全ての有効フラグＣＰＶＬＤは０であるため、論理アドレスＬＡＤの“８０００００”番地、“８００００１”番地、“８００００２”番地および“８００００３”番地には物理アドレスＰＡＤが割り当てられていないことが分かる。次に、情報処理回路ＭＮＧＥＲは、ライトリクエストＷＱ０、１、２および３に対応して、図１４に示すデータフォーマットに従い、不揮発性メモリ装置への書き込みデータＷＤＡＴＡ０、１、２および３を生成する。書き込みデータＷＤＡＴＡ０は、書き込みデータＤＡＴＡ０からなるメインデータＤＡｒｅａ０とその冗長データＲＡｒｅａ０から構成され、書き込みデータＷＤＡＴＡ１は書き込みデータＤＡＴＡ１からなるメインデータＤＡｒｅａ１とその冗長データＲＡｒｅａ１から構成される。書き込みデータＷＤＡＴＡ２は書き込みデータＤＡＴＡ２からなるメインデータＤＡｒｅａ２とその冗長データＲＡｒｅａ２から構成され、書き込みデータＷＤＡＴＡ３は書き込みデータＤＡＴＡ３からなるメインデータＤＡｒｅａ３とその冗長データＲＡｒｅａ３から構成される。
　冗長データＲＡｒｅａ０、１、２および３には、それぞれ、書き込みデータＤＡＴＡ０、１、２および３を用いて情報処理回路ＭＮＧＥＲによって生成されたＥＣＣコードＥＣＣ０、１、２および３が含まれる。さらに共通に、データ反転フラグ値（ＩＮＶＦＬＧ＝０）、ライトフラグ値（ＷＴＦＬＧ＝０）、ＥＣＣフラグ値（ＥＣＣＦＬＧ＝０）、ステート情報値（ＳＴＡＴＥ＝１）、エリア情報値（ＡＲＥＡ＝１）、バッドブロック情報値（ＢＡＤＢＬＫ＝０）、予備領域値（ＲＳＶ＝０）が含まれる。
　情報処理回路ＭＮＧＥＲにより、書き込みデータＷＤＡＴＡ０、１、２および３は、不揮発性メモリ装置の４つの物理アドレスへそれぞれ書き込まれる。この際に、情報処理回路ＭＮＧＥＲは、ライトリクエストＷＱ０～ＷＱ３に応じて書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２のエントリー番号ＥＮＵＭの例えば１６番から１９番までに格納されている書き込み物理アドレスＮＸＰＡＤを読み出し、それらを各論理アドレスに割り当てる。ここでは、当該書き込み物理アドレス値（ＮＸＰＡＤ）が、それぞれ、“２８０００００”、“２８００００１”、“２８００００２”および“２８００００３”であるものとして、情報処理回路ＭＮＧＥＲは、これらを、論理アドレスＬＡＤの“８０００００”番地、“８００００１”番地、“８００００２”番地および“８００００３”番地にそれぞれ割り当てる。
　さらに、情報処理回路ＭＮＧＥＲは、当該書き込み物理アドレス値（ＮＸＰＡＤ）に従い、調停回路ＡＲＢとメモリ制御回路ＮＶＣＴ１０～ＮＶＣＴ１７を通じて、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に書き込みを行う。具体的には、不揮発性メモリ装置の物理アドレスＰＡＤの“２８０００００”番地へはライトリクエストＷＱ０に対応する書き込みデータＷＤＡＴＡ０、論理アドレス値（ＬＡＤ＝“８０００００”）を書き込み、データ有効フラグＤＶＦとして１を書き込む。不揮発性メモリ装置の物理アドレスＰＡＤの“２８００００１”番地へはライトリクエストＷＱ１に対応する書き込みデータＷＤＡＴＡ１、論理アドレス値（ＬＡＤ＝“８００００１”）を書き込み、データ有効フラグＤＶＦとして１を書き込む。
　また、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置の物理アドレスＰＡＤの“２８００００２”番地へはライトリクエストＷＱ２に対応する書き込みデータＷＤＡＴＡ２、論理アドレス値（ＬＡＤ＝“８００００２”）を書き込み、データ有効フラグＤＶＦとして１を書き込む。同様に、不揮発性メモリ装置の物理アドレスＰＡＤの“２８００００３”番地へはライトリクエストＷＱ３に対応する書き込みデータＷＤＡＴＡ３、論理アドレス値（ＬＡＤ＝“８００００３”）を書き込み、データ有効フラグＤＶＦとして１を書き込む。
　最後に、情報処理回路ＭＮＧＥＲは、メモリ制御回路ＲＡＭＣを通じ、ランダムアクセスメモリＲＡＭに保存されているアドレス変換テーブルＬＰＴＢＬを更新する。具体的には、アドレス変換テーブルＬＰＴＢＬにおける論理アドレスＬＡＤの“８０００００”番地へは、物理アドレス値（ＰＡＤ＝“２８０００００”）および有効フラグ値（ＣＰＶＬＤ＝１）を書き込む。また、論理アドレスＬＡＤの“８００００１”番地へは物理アドレス値（ＰＡＤ＝“２８００００１”）および有効フラグ値（ＣＰＶＬＤ＝１）を書き込む。同様に、論理アドレスＬＡＤの“８００００２”番地へは物理アドレス値（ＰＡＤ＝“２８００００２”）および有効フラグ値（ＣＰＶＬＤ＝１）を書き込み、論理アドレスＬＡＤの“８００００３”番地へは物理アドレス値（ＰＡＤ＝“２８００００３”）および有効フラグ値（ＣＰＶＬＤ＝１）を書き込む。
　図２４Ｂには、時間Ｔ１より後に、情報処理装置ＣＰＵ＿ＣＰから制御回路ＭＤＬＣＴ０へ、ライトリクエストＷＱ４、ＷＱ５、ＷＱ６、ＷＱ７、ＷＱ８およびＷＱ９が入力された後の状態が示される。具体的には、これらのライトリクエストのデータが不揮発性メモリ装置の第２物理アドレス領域ＰＲＮＧ２へ書き込まれた後の時間Ｔ２における、アドレス変換テーブルＬＰＴＢＬおよび不揮発性メモリ装置に格納されるアドレス、データおよび有効フラグが示されている。
　ライトリクエストＷＱ４には、論理アドレス値（ＬＡＤ＝“８０００００”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ４）が含まれる。ライトリクエストＷＱ５には、論理アドレス値（ＬＡＤ＝“８００００１”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ５）が含まれる。ライトリクエストＷＱ６には、論理アドレス値（ＬＡＤ＝“８００００４”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ６）が含まれる。ライトリクエストＷＱ７には論理アドレス値（ＬＡＤ＝“８００００５”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ７）が含まれる。ライトリクエストＷＱ８には、論理アドレス値（ＬＡＤ＝“８００００２”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ８）が含まれる。ライトリクエストＷＱ９には、論理アドレス値（ＬＡＤ＝“８００００３”）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、書き込みデータ（ＤＡＴＡ９）が含まれる。
　ライトリクエストＷＱ４、ＷＱ５、ＷＱ６、ＷＱ７、ＷＱ８およびＷＱ９が制御回路ＭＤＬＣＴ０へ入力された際、インターフェース回路ＨＯＳＴ＿ＩＦは、これらのライトリクエストをバッファＢＵＦ０へ転送する。次に、情報処理回路ＭＮＧＥＲは、バッファＢＵＦ０へ格納されているライトリクエストＷＱ４、ＷＱ５、ＷＱ６、ＷＱ７、ＷＱ８およびＷＱ９を順に読み出す。続いて、情報処理回路ＭＮＧＥＲは、図１４に示すデータフォーマットに従い、ライトリクエストＷＱ４、５、６、７、８および９にそれぞれ対応する不揮発性メモリ装置への書き込みデータＷＤＡＴＡ４、５、６、７、８および９を生成する。
　書き込みデータＷＤＡＴＡ４は、書き込みデータＤＡＴＡ４からなるメインデータＤＡｒｅａ４とその冗長データＲＡｒｅａ４から構成され、書き込みデータＷＤＡＴＡ５は、書き込みデータＤＡＴＡ５からなるメインデータＤＡｒｅａ５とその冗長データＲＡｒｅａ５から構成される。書き込みデータＷＤＡＴＡ６は、書き込みデータＤＡＴＡ６からなるメインデータＤＡｒｅａ６とその冗長データＲＡｒｅａ６から構成され、書き込みデータＷＤＡＴＡ７は、書き込みデータＤＡＴＡ７からなるメインデータＤＡｒｅａ７とその冗長データＲＡｒｅａ７から構成される。書き込みデータＷＤＡＴＡ８は、書き込みデータＤＡＴＡ８からなるメインデータＤＡｒｅａ８とその冗長データＲＡｒｅａ８から構成され、書き込みデータＷＤＡＴＡ９は、書き込みデータＤＡＴＡ９からなるメインデータＤＡｒｅａ９とその冗長データＲＡｒｅａ９から構成される。
　冗長データＲＡｒｅａ４、５、６、７、８および９には、それぞれ、書き込みデータＤＡＴＡ４、５、６、７、８および９を用いて情報処理回路ＭＮＧＥＲによって生成されたＥＣＣコードＥＣＣ４、５、６、７、８および９が含まれる。さらに、共通に、データ反転フラグ値（ＩＮＶＦＬＧ＝０）、ライトフラグ値（ＷＴＦＬＧ＝０）、ＥＣＣフラグ値（ＥＣＣＦＬＧ＝０）、ステート情報値（ＳＴＡＴＥ＝１）、エリア情報値（ＡＲＥＡ＝１）、バッドブロック情報値（ＢＡＤＢＬＫ＝０）、予備領域値（ＲＳＶ＝０）が含まれる。
　情報処理回路ＭＮＧＥＲにより、書き込みデータＷＤＡＴＡ４、５、６、７、８および９は、不揮発性メモリ装置の６つの物理アドレスへそれぞれ書き込まれる。この際に、情報処理回路ＭＮＧＥＲは、メモリ制御回路ＲＡＭＣを通じてランダムアクセスメモリＲＡＭに保存されているアドレス変換テーブルＬＰＴＢＬを参照し、ライトリクエストＷＱ４、５、６、７、８および９に対応する各種情報をそれぞれ読み出す。具体的には、アドレス変換テーブルＬＰＴＢＬの論理アドレスＬＡＤの“８０００００”番地、“８００００１”番地、“８００００４”番地、“８００００５”番地、“８００００２”番地および“８００００３”番地から、それぞれ物理アドレスＰＡＤおよび有効フラグＣＰＶＬＤを読み出す。
　図２４Ａのアドレス変換テーブルＬＰＴＢＬにおいて、論理アドレスＬＡＤの“８０００００”番地の物理アドレス値（ＰＡＤ）は“２８０００００”、有効フラグ値（ＣＰＶＬＤ）は１であり、論理アドレスＬＡＤの“８０００００”番地へのライトリクエストＷＱ４に伴い、既に書き込まれている物理アドレスのデータを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの“２８０００００”番地の有効フラグＤＶＦを０に設定する（図２４Ａの２０１→図２４Ｂの２１１）。同様に、図２４Ａの論理アドレスＬＡＤの“８００００１”番地の物理アドレス値（ＰＡＤ）は“２８００００１”、有効フラグ値（ＣＰＶＬＤ）は１であり、ライトリクエストＷＱ５に伴い、既に書き込まれている物理アドレスのデータを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの“２８００００１”番地の有効フラグＤＶＦを０に設定する（図２４Ａの２０２→図２４Ｂの２１２）。
　一方、図２４Ａのアドレス変換テーブルＬＰＴＢＬにおいて、ライトリクエストＷＱ６に伴う論理アドレスＬＡＤの“８００００４”番地の物理アドレス値（ＰＡＤ）は０、有効フラグ値（ＣＰＶＬＤ）は０であり、論理アドレスＬＡＤ“８００００４”番地には、物理アドレスＰＡＤが割り当てられていないことが分かる。同様に、ライトリクエストＷＱ７に伴う論理アドレスＬＡＤの“８００００５”番地の物理アドレス値（ＰＡＤ）は０、有効フラグ値（ＣＰＶＬＤ）は０であり、論理アドレスＬＡＤの“８００００５”番地には、物理アドレスＰＡＤが割り当てられていないことが分かる。
　また、図２４Ａのアドレス変換テーブルＬＰＴＢＬにおいて、論理アドレスＬＡＤの“８００００２”番地の物理アドレス値（ＰＡＤ）は“２８００００２”、有効フラグ値（ＣＰＶＬＤ）は１であり、論理アドレスＬＡＤの“８００００２”番地へのライトリクエストＷＱ８に伴い既に書き込まれている物理アドレスを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの“２８００００２”番地の有効フラグ値（ＤＶＦ）を０に設定する（図２４Ａの２０３→図２４Ｂの２１３）。同様に、図２４Ａにおける論理アドレスＬＡＤの“８００００３”番地の物理アドレス値（ＰＡＤ）は“２８００００３”、有効フラグ値（ＣＰＶＬＤ）は１であり、ライトリクエストＷＱ９に伴い既に書き込まれている物理アドレスのデータを無効にする必要がある。そこで、情報処理回路ＭＮＧＥＲは、物理アドレスＰＡＤの“２８００００３”番地の有効フラグ値（ＤＶＦ）を０に設定する（図２４Ａの２０４→図２４Ｂの２１４）。
　次に、情報処理回路ＭＮＧＥＲは、ライトリクエストＷＱ４～ＷＱ９に応じて書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２のエントリー番号ＥＮＵＭの２０番から２５番までに格納されている書き込み物理アドレスＮＸＰＡＤを読み出し、それらを各論理アドレスに割り当てる。ここでは、当該書き込み物理アドレス値（ＮＸＰＡＤ）が、それぞれ“２８００００４”、“２８００００５”、“２８００００６”、“２８００００７”、“２８００００８”および“２８００００９”であるものとする。そして、それらが論理アドレスＬＡＤの“８０００００”番地、“８００００１”番地、“８００００４”番地、“８００００５”番地、“８００００２”番地および“８００００３”番地にそれぞれ割り当てられる。
　続いて、情報処理回路ＭＮＧＥＲは、これらの物理アドレスの割り当てに従って、調停回路ＡＲＢおよびメモリ制御回路ＮＶＣＴ１０～ＮＶＣＴ１７を通じて不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７に書き込みを行う。具体的には、不揮発性メモリ装置ＮＶＭの物理アドレスＰＡＤの“２８００００４”番地へはライトリクエストＷＱ４に対応する書き込みデータＷＤＡＴＡ４、論理アドレス値（ＬＡＤ＝“８０００００”）が書き込まれ、データ有効フラグＤＶＦに１が書き込まれる。物理アドレスＰＡＤの“２８００００５”番地へはライトリクエストＷＱ５に対応する書き込みデータＷＤＡＴＡ５、論理アドレス値（ＬＡＤ＝“８００００１”）が書き込まれ、データ有効フラグＤＶＦに１が書き込まれる。
　同様にして、物理アドレスＰＡＤの“２８００００６”番地へは、ライトリクエストＷＱ６に対応する書き込みデータＷＤＡＴＡ６、論理アドレス値（ＬＡＤ＝“８００００４”）が書き込まれ、データ有効フラグＤＶＦに１が書き込まれる。物理アドレスＰＡＤの“２８００００７”番地へは、ライトリクエストＷＱ７に対応する書き込みデータＷＤＡＴＡ７、論理アドレス値（ＬＡＤ＝“８００００５”）が書き込まれ、データ有効フラグＤＶＦに１が書き込まれる。物理アドレスＰＡＤの“２８００００８”番地へは、ライトリクエストＷＱ８に対応する書き込みデータＷＤＡＴＡ８、論理アドレス値（ＬＡＤ＝“８００００２”）が書き込まれ、データ有効フラグＤＶＦに１が書き込まれる。物理アドレスＰＡＤの“２８００００９”番地へは、ライトリクエストＷＱ９に対応する書き込みデータＷＤＡＴＡ９、論理アドレス値（ＬＡＤ＝“８００００３”）が書き込まれ、データ有効フラグＤＶＦに１が書き込まれる。そして、最後に、情報処理回路ＭＮＧＥＲは、メモリ制御回路ＲＡＭＣを通じ、ランダムアクセスメモリＲＡＭに保存されているアドレス変換テーブルＬＰＴＢＬを図２４Ｂに示されるような状態に更新する。
　《メモリモジュール（半導体装置）の読み出し動作》
　図２５は、図１の情報処理装置ＣＰＵ＿ＣＰからメモリモジュールＮＶＭＭＤ０へリードリクエスト（ＲＱ）が入力された際に、メモリモジュールＮＶＭＭＤ０が行うデータ読み出し動作の一例を示すフロー図である。まず、情報処理装置ＣＰＵ＿ＣＰから論理アドレス値（例えばＬＡＤ＝０）、データ読み出し命令（ＲＤ）、セクタカウント値（ＳＥＣ＝１）が含まれるリードリクエスト（ＲＱ）が制御回路ＭＤＬＣＴ０へ入力される。これを受けて、インターフェース回路ＨＯＳＴ＿ＩＦは、リードリクエスト（ＲＱ）に埋め込まれているクロック情報を取り出し、シリアルデータ化されたリードリクエスト（ＲＱ）をパラレルデータへ変換し、バッファＢＵＦ０および情報処理回路ＭＮＧＥＲへ転送する（Ｓｔｅｐ６１）。
　次に、情報処理回路ＭＮＧＥＲは、論理アドレス値（ＬＡＤ＝０）、データ読み出し命令（ＲＤ）およびセクタカウント値（ＳＥＣ＝１）を解読し、ランダムアクセスメモリＲＡＭへ保存されているアドレス変換テーブルＬＰＴＢＬを参照して、各種情報を読み出す。具体的には、アドレス変換テーブルＬＰＴＢＬにおいて、論理アドレスＬＡＤの０番地に格納されている物理アドレス値ＰＡＤ（例えばＰＡＤ＝０）と、この物理アドレスＰＡＤに対応した有効フラグＣＰＶＬＤおよびレイヤ番号ＬＹＣを読み出す（Ｓｔｅｐ６２）。次に、読み出した有効フラグＣＰＶＬＤが１であるかどうかをチェックする（Ｓｔｅｐ６３）。
　もし、有効フラグＣＰＶＬＤが０の場合、情報処理回路ＭＮＧＥＲは、当該論理アドレス値（ＬＡＤ＝０）には物理アドレスＰＡＤが割り当てられていないことを認識する。この場合、不揮発性メモリ装置ＮＶＭからデータを読み出すことができないため、情報処理回路ＭＮＧＥＲは、エラーが発生したことをインターフェース回路ＨＯＳＴ＿ＩＦを通じて情報処理装置ＣＰＵ＿ＣＰへ伝える（Ｓｔｅｐ６５）。
　もし、有効フラグＣＰＶＬＤ値が１の場合、情報処理回路ＭＮＧＥＲは、当該論理アドレス値（ＬＡＤ＝０）には物理アドレス値ＰＡＤ（ＰＡＤ＝０）が対応していると判断する。論理アドレス値（ＬＡＤ＝０）に対応している物理アドレス値ＰＡＤ（ＰＡＤ＝０）が、第１物理アドレス領域ＰＲＮＧ１内のアドレスであれば、物理アドレス値ＰＡＤ（ＰＡＤ＝０）と、物理アドレス値ＣＰＡＤ（ＣＰＡＤ＝０）と、レイヤ番号ＬＹＣは、図２２Ａに示した不揮発性メモリ装置ＮＶＭのチップアドレスＣＨＩＰＡと、バンクアドレスＢＫと、ロウアドレスＲＯＷと、カラムアドレスＣＯＬへ変換される。一方、論理アドレス値（ＬＡＤ＝０）に対応している物理アドレス値（ＰＡＤ＝０）が、第２物理アドレス領域ＰＲＮＧ２内のアドレスであれば、物理アドレス値ＰＡＤ（ＰＡＤ＝０）と、物理アドレス値ＣＰＡＤ（ＣＰＡＤ＝０）は、図２２Ｂに示した不揮発性メモリ装置ＮＶＭのチップアドレスＣＨＩＰＡと、バンクアドレスＢＫと、ロウアドレスＲＯＷと、カラムアドレスＣＯＬへ変換される。
　さらに、物理アドレス値ＰＡＤ（ＰＡＤ＝０）と、物理アドレス値ＣＰＡＤと、レイヤ番号ＬＹＣとから変換された不揮発性メモリ装置ＮＶＭのチップアドレスＣＨＩＰＡと、バンクアドレスＢＫと、ロウアドレスＲＯＷおよびカラムアドレスＣＯＬは、調停回路ＡＲＢおよびメモリ制御回路ＮＶＣＴを通じて不揮発性メモリ装置ＮＶＭへ入力される。そして、図２２Ｃに示した動作にしたがって、不揮発性メモリ装置ＮＶＭに格納されたデータ（ＲＤＡＴＡ０）が読み出される。データ（ＲＤＡＴＡ０）には、メインデータＤＡｒｅａ０と冗長データＲＡｒｅａ０が含まれ、さらに冗長データＲＡｒｅａ０には、ライトフラグＷＴＦＬＧおよびＥＣＣコードＥＣＣ０が含まれる（Ｓｔｅｐ６４）。
　次に、情報処理回路ＭＮＧＥＲは、不揮発性メモリＮＶＭへ格納されているＳＳＤコンフィグレーション情報（ＳＤＣＦＧ）内の論理アドレス領域ＬＲＮＧと、この論理アドレス領域ＬＲＮＧに対応したライト方法選択情報ＷＲＴＦＬＧ（図１３）を読み出す。そして、論理アドレス値（ＬＡＤ＝０）がどの論理アドレス領域ＬＲＮＧに属するかを調べ、これに対応したライト方法選択情報ＷＲＴＦＬＧを求める。さらに、ライト方法選択情報ＷＲＴＦＬＧの値が１かどうかをチェックする（Ｓｔｅｐ６６）。
　ライト方法選択情報ＷＲＴＦＬＧの値が１であれば、情報処理回路ＭＮＧＥＲは、メインデータＤＡｒｅａ０およびＥＣＣコードＥＣＣ０の各ビットを反転させ、メインデータ（／ＤＡｒｅａ０）およびＥＣＣコード（／ＥＣＣ０）を生成する（Ｓｔｅｐ６７）。その後、情報処理回路ＭＮＧＥＲは、ＥＣＣコード（／ＥＣＣ０）を利用して、メインデータ（／ＤＡｒｅａ０）にエラーがあるかをチェックし、エラーがあれば訂正を行い（Ｓｔｅｐ６８）、インターフェース回路ＨＯＳＴ＿ＩＦを通じて情報処理装置ＣＰＵ＿ＣＰへ転送する（Ｓｔｅｐ６９）。
　一方、ライト方法選択情報ＷＲＴＦＬＧ値が１でなければ、情報処理回路ＭＮＧＥＲは、ＥＣＣコードＥＣＣ０を利用して、メインデータＤＡｒｅａ０にエラーがあるかをチェックし、エラーがあれば訂正を行い（Ｓｔｅｐ６８）、インターフェース回路ＨＯＳＴ＿ＩＦを通じて情報処理装置ＣＰＵ＿ＣＰへ転送する（Ｓｔｅｐ６９）。
　《ライト方法選択情報に応じたメモリモジュール（半導体装置）の書き込み動作》
　図２６は、図１３Ｂに示されるＳＳＤコンフィグレーション情報（ＳＤＣＧＦ）を例として、ライト方法選択情報（ＷＲＴＦＬＧ）に応じたメモリモジュールの書き込み動作の一例を示すフロー図である。図１３Ｂの例では、論理アドレス領域ＬＲＮＧ１のライト方法選択情報ＷＲＴＦＬＧは０へ設定され、論理アドレス領域ＬＲＮＧ２のライト方法選択情報ＷＲＴＦＬＧは１に設定されている。特に限定しないが、セット状態のメモリセルは“１”のビットデータを表し、リセット状態のメモリセルは“０”のビットデータを表す。
　まず、情報処理装置ＣＰＵ＿ＣＰから論理アドレス値（ＬＡＤ）、データ書き込み命令（ＷＲＴ）、セクタカウント値（ＳＥＣ＝１）、５１２バイトの書き込みデータ（ＤＡＴＡ０）が含まれるライトリクエスト（ＷＱ０１）がインターフェース回路ＨＯＳＴ＿ＩＦを通じて情報処理回路ＭＮＧＥＲへ入力される（Ｓｔｅｐ７１）。情報処理回路ＭＮＧＥＲは、ランダムアクセスメモリＲＡＭへ格納されたアドレスマップ範囲（ＡＤＭＡＰ）を利用し、論理アドレス値（ＬＡＤ）が、論理アドレス領域ＬＲＮＧ１内の論理アドレス値であるか、あるいは、論理アドレス領域ＬＲＮＧ２内の論理アドレス値であるかを判断し、それぞれの論理アドレス領域ＬＲＮＧ１およびＬＲＮＧ２のライト方法選択情報ＷＲＴＦＬＧをチェックする（Ｓｔｅｐ７２）。
　情報処理回路ＭＮＧＥＲは、ライトリクエスト（ＷＱ０１）に含まれる論理アドレス値（ＬＡＤ）が論理アドレス領域ＬＲＮＧ１内の論理アドレスＬＡＤであれば、論理アドレス領域ＬＲＮＧ１のライト方法選択情報ＷＲＴＦＬＧが０に設定されているので、Ｓｔｅｐ７６に進んで不揮発性メモリ装置に対する書き込みを行う。すなわち、書き込みデータ（ＤＡＴＡ０）および書き込みデータ（ＤＡＴＡ０）に対応する冗長データ（ＲＡｒｅａ０）は、図１６の第１物理アドレス領域ＰＲＮＧ１内の「●」で示される複数のチェインメモリアレイ内のうち、メモリセル選択線で選択された１個のメモリセルへ書き込まれる（Ｓｔｅｐ７６）。
　一方、情報処理回路ＭＮＧＥＲは、ライトリクエスト（ＷＱ０１）に含まれる論理アドレス値（ＬＡＤ）が論理アドレス領域ＬＲＮＧ２内の論理アドレスＬＡＤであれば、論理アドレス領域ＬＲＮＧ２のライト方法選択情報ＷＲＴＦＬＧが１へ設定されているので、Ｓｔｅｐ７３からＳｔｅｐ７６を実行する。すなわち、情報処理回路ＭＮＧＥＲは、Ｓｔｅｐ７３で、５１２バイト（５１２ｘ８ビット）の書き込みデータ（ＤＡＴＡ０）の中で、“０”のビットデータおよび“１”のビットデータを数え（Ｓｔｅｐ７３）、“０”のビットデータの数と“１”のビットデータの数を比較する（Ｓｔｅｐ７４）。次に、情報処理回路ＭＮＧＥＲは、“０”のビットデータの数が“１”のビットデータの数より大きい場合は、書き込みデータ（ＤＡＴＡ０）の各ビットを反転させ（Ｓｔｅｐ７５）、Ｓｔｅｐ７６に進んで当該反転データを不揮発性メモリ装置に書き込む。すなわち、図１６の第２物理アドレス領域ＰＲＮＧ２内の「◎」で示される複数のチェインメモリアレイ内の各メモリセルに対して書き込みを行う（Ｓｔｅｐ７６）。
　このように、書き込みデータ（ＤＡＴＡ０）の各ビットを反転させることで、“０”のビットデータの数は、５１２バイト（５１２ｘ８ビット）の内、常に２０４８ビット（＝４０９６／２）以下となる。これにより、書き込みデータの中の“１”のビットデータの数が常に１／２以下となり、書き込むデータ量を半減できる。すなわち、前述したように、メモリセルへ５１２バイト（５１２ｘ８ビット）データを書き込む際には、一旦、５１２バイト（５１２ｘ８ビット）のメモリセルがセット状態にされ（“１”ビットデータに消去され）、その後、必要なメモリセルがリセット状態へ書き換えられる（“０”ビットデータに書き込まれる）。この際に、図１６の第２物理アドレス領域ＰＲＮＧ２内の「◎」で示される複数のチェインメモリアレイ内において、“０”のビットデータを半数のメモリセルへ書き込むだけで良いので、高速且つ低電力のＳＳＤを実現できる。
　また、図２６のＳｔｅｐ７２において、仮に入力された論理アドレス値（ＬＡＤ）が含まれる論理アドレス領域を対象として、ライト方法選択情報ＷＲＴＦＬＧが２に設定されている場合、情報処理回路ＭＮＧＥＲは、Ｓｔｅｐ７７～Ｓｔｅｐ７９を実行する。すなわち、情報処理回路ＭＮＧＥＲは、当該論理アドレス値（ＬＡＤ）に対応する不揮発性メモリ装置の物理アドレスから一旦データを読み出し（Ｓｔｅｐ７７）、当該読み出されたデータと入力された書き込みデータ（ＤＡＴＡ０）とを各ビット毎に比較する（Ｓｔｅｐ７８）。そして、この比較結果により、データが異なるビットのみを対象として不揮発性メモリ装置に対する書き込みを行う（Ｓｔｅｐ７９）。
　なお、上記の書き込み方法では、図１３Ｂを例として、論理アドレス領域ＬＲＮＧ１のライト方法選択情報ＷＲＴＦＬＧは０に設定され、論理アドレス領域ＬＲＮＧ２のライト方法選択情報ＷＲＴＦＬＧは１に設定されている場合について説明した。ただし、勿論、この場合に限らず、論理アドレス領域ＬＲＮＧ１のライト方法選択情報ＷＲＴＦＬＧが１に設定された場合でも、同様の効果があるのはいうまでもない。
　《ウエアレベリング方法［２］》
　図２７は、図２１の場合に加えて図２の情報処理回路ＭＮＧＥＲが実行するウエアレベリング方法の一例を示すフロー図である。図１１に示したように、情報処理回路ＭＮＧＥＲは、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの中で、エントリー番号０から（Ｎ／２－１）までのＮ／２個分を書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ１とし、エントリー番号（Ｎ／２）からＮまでの残りのＮ／２個分を書き込み物理アドレステーブルＮＸＰＡＤＴＢＬ２として管理する。図２１で説明したように、当該書き込み物理アドレステーブルＮＸＰＡＤＴＢＬを図１０Ａの物理セグメントテーブルＰＳＥＧＴＢＬ１を用いて更新することによるダイナミックウエアレベリングは、無効状態の物理アドレスを対象とした動的な消去回数の平準化方法である。
　しかしながら、ダイナミックウエアレベリングは、無効状態の物理アドレスが対象となるため、全体的に、無効状態の物理アドレスの消去回数と有効状態の物理アドレスの消去回数との差が段々と拡大していく場合がある。例えば、ある論理アドレス（それに対応する物理アドレス）に書き込みが行われたのち、当該物理アドレスが有効状態となり、その後、長期間に渡って当該論理アドレス（それに対応する物理アドレス）に対して書き込み命令が生じなかった場合、当該物理アドレスは、長期間に渡ってウエアレベリングの対象から外されることになる。そこで、図２の情報処理回路ＭＮＧＥＲは、図２７に示すように、無効状態の物理アドレスの消去回数と有効状態の物理アドレスの消去回数のバラツキを抑える静的な消去回数の平準化方法（スタティックウエアレベリング）を実行する。
　情報処理回路ＭＮＧＥＲは、図１５のアドレス範囲マップ（ＡＤＭＡＰ）における第１物理アドレス領域ＰＲＮＧ１および第２物理アドレス領域ＰＲＮＧ２の範囲内のそれぞれで、図２７に示す静的な消去回数の平準化方法を行う。まず、情報処理回路ＭＮＧＥＲは無効物理アドレスに関する物理セグメントテーブルＰＳＥＧＴＢＬ１（図１０Ａ）内で最大消去回数ＭＸＥＲＣの中の最大値ＭＸＥＲＣｍｘと、有効物理アドレスに関する物理セグメントテーブルＰＳＥＧＴＢＬ２（図１０Ｂ）内で最小消去回数ＭＮＥＲＣの中の最小値ＭＮＥＲＣｍｎを検出する。そして、この最大値ＭＸＥＲＣｍｘと最小値ＭＮＥＲＣｍｎの差ＤＩＦＦ（＝ＭＸＥＲＣｍｘ－ＭＮＥＲＣｍｎ）を求める（Ｓｔｅｐ５１）。
　次のＳｔｅｐ５２で、情報処理回路ＭＮＧＥＲは、無効状態の物理アドレスの消去回数と、有効状態の物理アドレスの消去回数の差の閾値ＤＥＲＣｔｈを設定し、この閾値ＤＥＲＣｔｈと消去回数差ＤＩＦＦを比較する。消去回数差ＤＩＦＦが閾値ＤＥＲＣｔｈより大きい場合、情報処理回路ＭＮＧＥＲは、消去回数の平準化行うためＳｔｅｐ５３を行い、小さい場合はＳｔｅｐ５８を行う。Ｓｔｅｐ５８において、情報処理回路ＭＮＧＥＲは、物理セグメントテーブルＰＳＥＧＴＢＬ１又はＰＳＥＧＴＢＬ２が更新されたか否かを判定し、更新された場合はＳｔｅｐ５１にて再度、消去回数差ＤＩＦＦを求め、いずれの物理セグメントテーブルも更新されていない場合は、再度Ｓｔｅｐ５８を行う。
　Ｓｔｅｐ５３で、情報処理回路ＭＮＧＥＲは、有効物理アドレスに関する物理セグメントテーブルＰＳＥＧＴＢＬ２内の最小消去回数ＭＮＥＲＣの中で最も小さな消去回数から順にｍ個分の物理アドレスＳＰＡＤ１～ＳＰＡＤｍを選択する。Ｓｔｅｐ５４では、情報処理回路ＭＮＧＥＲは、無効物理アドレスに関する物理セグメントテーブルＰＳＥＧＴＢＬ１内の最大消去回数ＭＸＥＲＣの中で最も大きな消去回数から順にｍ個分の物理アドレスＤＰＡＤ１～ＤＰＡＤｍを候補として選択する。
　Ｓｔｅｐ５５では、情報処理回路ＭＮＧＥＲは、候補とされた物理アドレスＤＰＡＤ１～ＤＰＡＤｍが、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬへ登録されているかを調べる。もし、候補とされた物理アドレスＤＰＡＤ１～ＤＰＡＤｍのいずれかが、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬに登録されていれば、Ｓｔｅｐ５９においてこの物理アドレスＤＰＡＤ１～ＤＰＡＤｍのいずれを候補から除外し、再度Ｓｔｅｐ５４で候補の補充を行う。もし、選択された物理アドレスＤＰＡＤ１～ＤＰＡＤｍが、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬへ登録されていなければＳｔｅｐ５６を行う。
　Ｓｔｅｐ５６では、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置内における物理アドレスＳＰＡＤ１～ＳＰＡＤｍのデータを物理アドレスＤＰＡＤ１～ＤＰＡＤｍへ移動させる。Ｓｔｅｐ５７では、情報処理回路ＭＮＧＥＲは、物理アドレスＳＰＡＤ１～ＳＰＡＤｍのデータを物理アドレスＤＰＡＤ１～ＤＰＡＤｍへ移動させたことにより、更新する必要のある全テーブルを更新する。
　このようなスタティックウエアレベリングを図２１に示したダイナミックウエアレベリングと併用することで、不揮発性メモリ装置ＮＶＭ１０～ＮＶＭ１７全体で消去回数の平準化を図ることが可能となる。なお、この例では、ｍ個分の物理アドレスのデータを移動した例を示したが、ｍの値は、目標性能に応じて情報処理回路ＭＮＧＥＲによってプログラム可能であり、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬの登録数Ｎとすると例えば１≦ｍ≦Ｎに設定すると良い。
　《パイプライン書き込み動作》
　図２８は、図１の情報処理装置ＣＰＵ＿ＣＰからメモリモジュールＮＶＭＭＤ０へ連続してライトリクエストが発生した際に、メモリモジュールＮＶＭＭＤ０内部でパイプライン的に実行されるデータ書き込み動作の一例を示す図である。特に限定しないが、図２の制御回路ＭＤＬＣＴ０内のバッファＢＵＦ０～ＢＵＦ３には、それぞれＮ×５１２バイトの書き込みデータが格納できる。
　図２８に示すバッファ転送動作ＷＴＢＵＦ０、１、２および３では、ライトリクエストＷＱがバッファＢＵＦ０、１、２および３へそれぞれ転送される。事前準備動作ＰＲＥＯＰ０、１、２および３では、バッファＢＵＦ０、１、２および３に転送された書き込みデータをそれぞれ不揮発性メモリ装置ＮＶＭへ書き込むための事前準備動作が行われる。データ書き込み動作ＷＴＮＶＭ０、１、２および３では、バッファＢＵＦ０、１、２および３に格納された書き込みデータが、それぞれ不揮発性メモリ装置ＮＶＭへ書き込まれる。
　バッファ転送動作ＷＴＢＵＦ０、１、２および３と、事前準備動作ＰＲＥＯＰ０、１、２および３と、データ書き込み動作ＷＴＮＶＭ０、１、２および３は、図２８に示すように、制御回路ＭＤＬＣＴ０によるパイプライン動作によって実行される。これにより、書き込み速度を向上させることが可能となる。具体的には、以下のようなパイプライン動作が行われる。
　時間Ｔ０からＴ２の期間に発生したＮ回のライトリクエスト（ＷＱ［１］～ＷＱ［Ｎ］）はインターフェース回路ＨＯＳＴ＿ＩＦにおいて、先ず、バッファＢＵＦ０へ転送される（ＷＴＢＵＦ０）。バッファＢＵＦ０へ書き込みデータが格納できなくなると、時間Ｔ２からＴ４の期間に発生したＮ回のライトリクエスト（ＷＱ［Ｎ＋１］～ＷＱ［２Ｎ］）はバッファＢＵＦ１へ転送される（ＷＴＢＵＦ１）。バッファＢＵＦ１へ書き込みデータが格納できなくなると、時間Ｔ４からＴ６の期間に発生したＮ回のライトリクエスト（ＷＱ［２Ｎ＋１］～ＷＱ［３Ｎ］）はバッファＢＵＦ２へ転送される（ＷＴＢＵＦ２）。バッファＢＵＦ２へ書き込みデータが格納できなくなると、時間Ｔ６からＴ８の期間に発生したＮ回のライトリクエスト（ＷＱ［３Ｎ＋１］～ＷＱ［４Ｎ］）はバッファＢＵＦ３へ転送される（ＷＴＢＵＦ３）。
　情報処理回路ＭＮＧＥＲは、時間Ｔ１からＴ３の期間において、バッファＢＵＦ０に格納されている書き込みデータを不揮発性メモリ装置ＮＶＭへ書き込むための事前準備（ＰＲＥＯＰ０）を行う。情報処理回路ＭＮＧＥＲが行う事前準備動作ＰＲＥＯＰ０の主な動作内容を以下に示す。なお、他の事前準備動作ＰＲＥＯＰ１、２、３も当該事前準備動作ＰＲＥＯＰ０と同様の動作となる。
（１）ライトリクエスト（ＷＱ［１］～ＷＱ［Ｎ］）へ含まれる論理アドレスＬＡＤ値を利用し、アドレス変換テーブルＬＰＴＢＬから物理アドレスＰＡＤを読み出し、必要に応じてこの物理アドレスＰＡＤの有効フラグ（ＣＰＶＬＤ，ＰＶＬＤ，ＤＶＦ）値を０にし、データを無効にする。
（２）アドレス変換テーブルＬＰＴＢＬを更新する。
（３）書き込み物理アドレステーブルＮＸＰＡＤＴＢＬに格納されている書き込み物理アドレスＮＸＰＡＤを読み出し、この書き込み物理アドレスＮＸＰＡＤへライトリクエスト（ＷＱ［１］～ＷＱ［Ｎ］）に含まれる論理アドレスＬＡＤを割り当てる。
（４）物理セグメントテーブルＰＳＥＧＴＢＬを更新する。
（５）物理アドレステーブルＰＡＤＴＢＬを更新する。
（６）次の書き込みに備えて、書き込み物理アドレステーブルＮＸＰＡＤＴＢＬを更新する。
　次に、情報処理回路ＭＮＧＥＲは、時間Ｔ３からＴ５の期間において、バッファＢＵＦ０に格納されている書き込みデータを不揮発性メモリ装置ＮＶＭへ書き込む（ＷＴＮＶＭ０）。この際に、データが書き込まれた不揮発性メモリ装置ＮＶＭの物理アドレスは、上記（３）での書き込み物理アドレスＮＸＰＡＤ値と等しい。他のデータ書き込み動作ＷＴＮＶＭ１、２、３もデータ書き込み動作ＷＴＮＶＭ０と同様の動作となる。
　《まとめ》
　これまでの説明を反映して、本実施の形態によって得られる代表的な構成を纏めると以下のようになる。
　（１）本実施の形態による半導体装置は、複数のメモリセルを含む不揮発性メモリ部と、当該不揮発性メモリ部へのアクセスを制御する制御回路とを有する。当該不揮発性メモリ部は、複数の第１信号線と、複数の第１信号線と交差する複数の第２信号線との交点に配置される複数のメモリセル群を有し、複数のメモリセル群は第１から第Ｎのメモリセルを有し、第１から第Ｎのメモリセルは、第１から第Ｎの第３信号線に接続される。ここで、制御回路は、１回のデータ書き込み動作の際、第１から第Ｎのメモリセルの中でＭ個（Ｍ＜Ｎ）のメモリセルへデータを書き込む。
　（２）前記（１）の構成において、制御回路は、１回のデータ読み出し動作の際、第１から第Ｎのメモリセルの中でＭ個（Ｍ＜Ｎ）のメモリセルからデータを読み出す。
　（３）前記（１）の構成において、制御回路は、Ｍの値をプログラム可能である。
　（４）前記（１）の構成において、第１から第Ｎのメモリセルは直列に接続されている。
　（５）前記（４）の構成において、第１から第Ｎのメモリセルの各々は、選択トランジスタと抵抗性記憶素子とを有し、選択トランジスタと抵抗性記憶素子とは並列に接続されている。
　（６）前記（１）の構成において、制御回路は、不揮発性メモリ部の第１のアドレス毎に、第１番から第Ｎ番までの番号の中で、いずれかの番号を持つメモリセル選択番号を保持し、データ書き込みの際は、第１から第Ｎのメモリセルの中で、メモリセル選択番号にて指定されたメモリセルが選択され、当該選択されたメモリセルへデータを書き込む。
　（７）前記（１）の構成において、制御回路は、不揮発性メモリ部の第１のアドレス毎に、第１番から第Ｎ番までの番号の中で、いずれかの番号を持つメモリセル選択番号を保持し、データ読み出しの際は、第１から第Ｎのメモリセルの中で、メモリセル選択番号にて指定されたメモリセルが選択され、当該選択されたメモリセルからデータを読み出す。
　（８）前記（６）の構成において、不揮発性メモリ部の第１のアドレスが保持するメモリセル選択番号は、制御回路の外部から与えられる第２のアドレスに対応して同一となる第１のアドレスが割り当てられるたびに、制御回路によって、第１番から第Ｎ番まで順に変更される。
　（９）また、本実施の形態による半導体装置は、複数のメモリセルを含む不揮発性メモリ部と、当該不揮発性メモリ部へのアクセスを制御する制御回路とを有する。不揮発性メモリ部は、複数のワード線と、複数のワード線と交差する複数のビット線との交点に配置される複数のメモリセル群を有する。複数のメモリセル群の各々は、直列接続された第１から第Ｎのメモリセルを有し、第１から第Ｎのメモリセルの各々は、選択トランジスタと抵抗性記憶素子とを有し、選択トランジスタと抵抗性記憶素子とは並列に接続されている。第１から第Ｎのメモリセルにおける選択トランジスタのゲート電極は第１から第Ｎゲート線に接続される。ここで、制御回路は、１回のデータ書き込み動作の際、第１から第Ｎのメモリセルの全メモリセルへデータを書き込む。
　（１０）前記（９）の構成において、制御回路は、１回のデータ読み出し動作の際、第１から第Ｎのメモリセルの全メモリセルからデータを読み出す。
　（１１）前記（１）または（９）の構成において、制御回路は、第１から第Ｎのメモリセルの中で、データを書き込まれたメモリセルのデータを読み出し、当該データが正しく書き込まれたかを検証する。
　（１２）また、本実施の形態による半導体装置は、複数のメモリセルを含む不揮発性メモリ部と、当該不揮発性メモリ部へのアクセスを制御する制御回路とを有する。不揮発性メモリ部は、複数のワード線と、複数のワード線と交差する複数のビット線との交点に配置される複数のメモリセル群を有し、複数のメモリセル群の各々は、直列接続された第１から第Ｎのメモリセルを有する。第１から第Ｎのメモリセルの各々は、選択トランジスタと抵抗性記憶素子とを有し、選択トランジスタと抵抗性記憶素子とは並列に接続され、第１から第Ｎのメモリセルにおける選択トランジスタのゲート電極は第１から第Ｎゲート線に接続される。ここで、制御回路は、不揮発性メモリ部に対して第１のアドレス領域と第２のアドレス領域を設定できる。第１のアドレス領域は、１回のデータ書き込み動作の際、第１から第Ｎのメモリセルの中でＭ個（Ｍ＜Ｎ）のメモリセルへデータを書き込むことができる領域であり、第２のアドレス領域は、１回のデータ書き込み動作の際、第１から第Ｎのメモリセルの全メモリセルへデータを書き込むことができる領域である。
　（１３）前記（１２）の構成において、制御回路は、第１のアドレス領域と、第２のアドレス領域の大きさをプログラム可能である。
　（１４）前記（１）の構成において、制御回路は、１回のデータ書き込み動作の際、第１から第Ｎのメモリセルの全メモリセルへ“１”のデータを書き込んだ後、第１から第Ｎのメモリセルの中のＭ個（Ｍ＜Ｎ）のメモリセルの内“０”のデータのみを書き込む。
　（１５）前記（１２）の構成において、“１”のデータは、抵抗性記憶素子を低抵抗に設定し、“０”のデータは抵抗性記憶素子を高抵抗に設定する。
　（１６）前記（１）の構成において、抵抗性記憶素子はカルコゲナイド材料で形成される。
　（１７）本実施の形態による半導体装置は、複数のメモリセルを含む不揮発性メモリ部と、当該不揮発性メモリ部へのアクセスを制御する制御回路とを有する。ここで、制御回路は、不揮発性メモリ部の第１のアドレスに対応する第１領域情報と、当該第１領域情報に対するメモリ容量情報、書き込みメモリセル数情報、テストモード情報、最小消去データサイズ情報、最小書き込みデータサイズ情報、テスト領域情報、エラー検出訂正データサイズ情報、書き込み方法選択情報を含む第１のコンフィグレーション情報とを記憶する記憶領域を有する。
　（１８）前記（１７）の構成において、第１のコンフィグレーション情報はプログラム可能である。
　（１９）前記（１７）の構成において、制御回路は、第１のコンフィグレーション情報の一部を利用し、不揮発性メモリ部の第１のアドレスと制御回路の外部から与えられる第３のアドレスとの対応付けを行うアドレスマップを決定する。
　（２０）前記（１７）の構成において、制御回路は、電源が投入された直後に、アドレスマップを決定する。
　（２１）前記（１７）の構成において、制御回路は、不揮発性メモリ部の第２のアドレスに対応する第２領域情報と、当該第２領域情報に対するメモリ容量情報、書き込みメモリセル数情報、テストモード情報、最小消去データサイズ情報、最小書き込みデータサイズ情報、テスト領域情報、エラー検出訂正データサイズ情報、書き込み方法選択情報を含む第２のコンフィグレーション情報とを記憶する記憶領域を有する。
　（２２）前記（２１）の構成において、制御回路は、第１及び第２のコンフィグレーション情報の一部を利用し、第１領域情報と第２領域情報のそれぞれに対応する不揮発性メモリ装置の複数のメモリセルに対して書き込み許可領域を決定する。
　また、以上に説明した実施の形態によって得られる主な効果は以下の通りである。
　第１に、図１７等で述べたように、相変化メモリのチェインメモリアレイを構成するｎ個のメモリセルの内のｊ個（ｊ＜ｎ）のメモリセルへデータが書き込まれる第１領域を設け、入力された１個の論理アドレスに対して不揮発性メモリ装置の物理アドレスをｎ／ｊ個分割り当てることで、高信頼で長寿命なメモリモジュール（半導体装置）を実現できる。
　第２に、図１８等で述べたように、相変化メモリのチェインメモリアレイを構成するｎ個のメモリセルの全部へデータが書き込まれる第２領域を設け、入力された１個の論理アドレスに対して不揮発性メモリ装置の物理アドレスを１個割り当てることで、低コストかつ大容量なメモリモジュール（半導体装置）を実現できる。
　第３に、図１９等で述べたように、前述した第１領域のチェインメモリアレイ上のｎ個のメモリセルの中で、データが書き込まれるメモリセルの数を可変に設定できるように構成することで、第１領域と第２領域の容量を可変に設定できるため、不揮発性メモリ装置を利用する情報処理システムの要求仕様に柔軟に対応できる。
　第４に、図１３Ａ、図１３Ｂおよび図１３Ｃ等で述べたように、ＳＤＤコンフィグレーション情報（ＳＤＣＦＧ）はプログラム可能なため、情報処理システムへの要求仕様に応じて、高信頼で長寿命なシステムを柔軟に構築できる。
　第５に、図２６等で述べたように、ライト方法選択情報等を用いてデータを圧縮することで、書き込みデータサイズを削減できるため、書き込み速度の向上が図れる。
　第６に、図２８等で述べたように、ライトリクエストのバッファへの格納と、書き込み事前準備と、相変化メモリへの書き込み動作をパイプライン的に処理することで、高性能な情報処理システムを実現できる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　例えば、ここでは、主に相変化メモリを代表に説明を行ったが、ＲｅＲＡＭ（Resistive RAM）等を含めて抵抗変化型のメモリであれば、同様に適用して同様の効果が得られる。また、前述した第１領域（第１動作モード）と第２領域（第２動作モード）を設けることに伴う各種効果は、抵抗変化型のメモリに限らず、例えばＮＡＮＤ型フラッシュメモリ等を用いた場合であっても、ある程度得ることが可能である。
　ＡＤＣＭＤＩＦ　アドレス・コマンドインターフェース回路
　ＡＲＢ　調停回路
　ＡＲＹ　メモリアレイ
　ＢＫ　メモリバンク
　ＢＬ　ビット線
　ＢＳＷ　ビット線選択回路
　ＢＵＦ　バッファ
　ＣＡＤＬＴ　カラムアドレスラッチ
　ＣＨ　チェイン制御線
　ＣＨＤＥＣ　チェインデコーダ
　ＣＨＬＴ　チェイン選択アドレスラッチ
　ＣＬ　相変化メモリセル
　ＣＯＬＤＥＣ　カラムデコーダ
　ＣＰＡＤ　物理アドレス
　ＣＰＵ＿ＣＰ　情報処理装置（プロセッサ）
　ＣＰＶＬＤ　有効フラグ
　ＣＴＬＯＧ　制御回路
　ＣＹ　チェインメモリアレイ
　Ｄ　ダイオード
　ＤＡＴＣＴＬ　データ制御回路
　ＤＢＵＦ　データバッファ
　ＤＳＷ　データ選択回路
　ＤＴ　データ線
　ＥＮＵＭ　エントリー番号
　ＨＤＨ＿ＩＦ　インターフェース信号
　ＨＯＳＴ＿ＩＦ　インターフェース回路
　ＩＯＢＵＦ　ＩＯバッファ
　ＬＡＤ　論理アドレス
　ＬＲＮＧ　論理アドレス領域
　ＬＰＴＢＬ  アドレス変換テーブル
　ＬＹ　メモリセル選択線
　ＬＹＣ　レイヤ番号
　ＬＹＭ　レイヤモード番号
　ＬＹＮ　レイヤ情報
　ＭＡＰＲＥＧ　マップレジスタ
　ＭＤＬＣＴ　制御回路
　ＭＮＥＲＣ　最小消去回数
　ＭＮＧＥＲ　情報処理回路
　ＭＮＩＰＡＤ　無効物理オフセットアドレス
　ＭＮＶＰＡＤ　有効物理オフセットアドレス
　ＭＸＥＲＣ　最大消去回数
　ＭＸＩＰＡＤ　無効物理オフセットアドレス
　ＭＸＶＰＡＤ　有効物理オフセットアドレス
　ＮＶＣＴ　メモリ制御回路
　ＮＶＭ　不揮発性メモリ装置
　ＮＶＭＭＤ　メモリモジュール
　ＮＶＲＥＧ　イレースサイズ指定レジスタ
　ＮＸＬＹＣ　レイヤ番号
　ＮＸＬＹＭ　レイヤモード番号
　ＮＸＰＡＤ　書き込み物理アドレス
　ＮＸＰＡＤＴＢＬ　書込み物理アドレステーブル
　ＮＸＰＥＲＣ　消去回数
　ＮＸＰＴＢＬ　書込み物理アドレステーブル
　ＮＸＰＶＬＤ　有効フラグ
　ＰＳＥＧＴＢＬ　物理セグメントテーブル
　ＰＡＤ　物理アドレス
　ＰＡＤＴＢＬ　物理アドレステーブル
　ＰＥＲＣ　消去回数
　ＰＰＡＤ　物理オフセットアドレス　
　ＰＲＮＧ　物理アドレス領域
　ＰＶＬＤ　有効フラグ
　Ｒ　記憶素子
　ＲＡＤＬＴ　ロウアドレスラッチ
　ＲＡＭ　ランダムアクセスメモリ
　ＲＡＭＣ　メモリ制御回路
　ＲＥＦ＿ＣＬＫ　基準クロック信号
　ＲＥＧ　レジスタ
　ＲＯＷＤＥＣ　ロウデコーダ
　ＲＳＴＳＩＧ　リセット信号
　ＳＡ　センスアンプ
　ＳＧＡＤ　物理セグメントアドレス
　ＳＬ　チェインメモリアレイ選択線
　ＳＴＲＥＧ　ステータスレジスタ
　ＳＷＢ　読み書き制御ブロック
　ＳＹＭＤ　クロック生成回路
　Ｔｃｈ　チェイン選択トランジスタ
　Ｔｃｌ　メモリセル選択トランジスタ
　ＴＨＭＯ　温度センサ
　ＴＮＩＰＡ　無効物理アドレス総数
　ＴＮＶＰＡ　有効物理アドレス総数
　ＷＤＲ　ライトドライバ
　ＷＬ　ワード線
　ＷＶ　書込みデータ検証回路
 

Claims (15)

  1. 　複数のメモリセルを含む不揮発性メモリ部と、
    　外部から入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリ部の前記物理アドレスにアクセスを行う制御回路とを有し、
    　前記不揮発性メモリ部は、
    　複数の第１信号線と、
    　前記複数の第１信号線と交差する複数の第２信号線と、
    　前記複数の第１信号線と前記複数の第２信号線の交点に配置される複数のメモリセル群とを有し、
    　前記複数のメモリセル群のそれぞれは、
    　第１～第Ｎ（Ｎは２以上の整数）メモリセルと、
    　前記第１～第Ｎメモリセルをそれぞれ選択する第１～第Ｎメモリセル選択線とを有し、
    　前記制御回路は、第１物理アドレスへの第１書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＭ個（Ｍ＜Ｎ）となる第１部分にデータを書き込み、前記第１書き込み命令の後に生じる前記第１物理アドレスへの第２書き込み命令に応じて、前記第１～第Ｎメモリセルの中の前記第１部分を除くＭ個となる第２部分にデータを書き込む半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記制御回路は、第１動作モードと第２動作モードを備え、前記第１動作モード時には、前記第１書き込み命令に応じた前記第１部分へのデータの書き込みと、前記第２書き込み命令に応じた前記第２部分へのデータの書き込みとを行い、前記第２動作モード時には、第２物理アドレスへの第３書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個にデータを書き込み、前記第３書き込み命令の後に生じる前記第２物理アドレスへの第４書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個にデータを書き込む半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記制御回路は、前記物理アドレス毎に前記第１～第Ｎメモリセル選択線の内のどれを選択するかを保持する第１記憶部を有する半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第１～第Ｎメモリセルは、半導体基板の垂直方法へ順に積層搭載され、順に直列に接続される半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記制御回路は、前記第１書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個に対して、一旦、第１論理レベルを一括して書き込んだのち、前記第１部分内の必要な箇所に前記第１論理レベルと異なる第２論理レベルを書き込み、前記第２書き込み命令に応じて、前記第２部分内の必要な箇所に前記第２論理レベルを書き込む半導体装置。
  6. 　請求項４記載の半導体装置において、
    　前記第１～第Ｎメモリセルのそれぞれは、選択トランジスタと抵抗性記憶素子とを有し、
    　前記選択トランジスタと前記抵抗性記憶素子は、並列に接続される半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記Ｍの値は、任意に設定可能である半導体装置。
  8. 　複数のメモリセルを含む不揮発性メモリ部と、
    　外部から入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリ部の前記物理アドレスにアクセスを行う制御回路とを有し、
    　前記不揮発性メモリ部は、
    　複数のワード線と、
    　前記複数のワード線と交差する複数のビット線と、
    　前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセル群とを有し、
    　前記複数のメモリセル群のそれぞれは、
    　直列に接続される第１～第Ｎメモリセルと、
    　前記第１～第Ｎメモリセルをそれぞれ選択する第１～第Ｎメモリセル選択線とを有し、
    　前記第１～第Ｎメモリセルのそれぞれは、選択トランジスタと抵抗性記憶素子とを有し、
    　前記選択トランジスタと前記抵抗性記憶素子は並列に接続されており、
    　前記第１～第Ｎメモリセルにおける前記選択トランジスタのゲート電極は、それぞれ第１～第Ｎメモリセル選択線に接続され、
    　前記制御回路は、前記不揮発性メモリ部に対して第１アドレス領域と第２アドレス領域とを設定でき、
    　前記制御回路は、前記第１アドレス領域では、第１物理アドレスへの第１書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＭ個（Ｍ＜Ｎ）となる第１部分にデータを書き込み、前記第１書き込み命令の後に生じる前記第１物理アドレスへの第２書き込み命令に応じて、前記第１～第Ｎメモリセルの中の前記第１部分を除くＭ個となる第２部分にデータを書き込み、
    　前記制御回路は、前記第２アドレス領域では、第２物理アドレスへの第３書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個にデータを書き込み、前記第３書き込み命令の後に生じる前記第２物理アドレスへの第４書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個にデータを書き込む半導体装置。
  9. 　請求項８記載の半導体装置において、
    　前記制御回路は、前記第１書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個に対して、一旦、第１論理レベルを一括して書き込んだのち、前記第１部分内の必要な箇所に前記第１論理レベルと異なる第２論理レベルを書き込み、前記第２書き込み命令に応じて、前記第２部分内の必要な箇所に前記第２論理レベルを書き込み、
    　前記制御回路は、前記第３書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個に対して、一旦、前記第１論理レベルを一括して書き込んだのち、前記Ｎ個内の必要な箇所に前記第２論理レベルを書き込み、前記第４書き込み命令に応じて、前記第１～第Ｎメモリセルの中のＮ個に対して、一旦、前記第１論理レベルを一括して書き込んだのち、前記Ｎ個内の必要な箇所に前記第２論理レベルを書き込む半導体装置。
  10. 　請求項９記載の半導体装置において、
    　前記抵抗性記憶素子は、カルコゲナイド材料で形成され、
    　前記第１論理レベルは、低抵抗状態であり、
    　前記第２論理レベルは、高抵抗状態である半導体装置。
  11. 　請求項８記載の半導体装置において、
    　前記第１アドレス領域と前記第２アドレス領域の大きさは、それぞれ任意に設定可能である半導体装置。
  12. 　直列に接続されるＮ（Ｎは２以上の整数）ビットのメモリセルを持つ不揮発性メモリ部と、
    　前記不揮発性メモリ部を制御する制御回路とを有し、
    　前記メモリセルは、抵抗性記憶素子の抵抗値によって第１論理レベルか第２論理レベルの一方を記憶し、
    　前記制御回路は、前記第Ｎビットのメモリセルの全てを一旦前記第１論理レベルに書き込んだのち、前記Ｎビットのメモリセルの中のＪ番目のみを前記第２論理レベルに書き込む制御を行う半導体装置。
  13. 　請求項１２記載の半導体装置において、
    　前記制御回路は、前記Ｊ番目の値を保持する第１記憶部を有し、前記Ｎビットのメモリセルに対して１個の物理アドレスと１ビットのデータを割り当て、前記物理アドレスを対象とする書き込み命令が入力される度に前記Ｊ番目の値を１～Ｎの範囲で巡回させながら前記第１記憶部を更新し、前記Ｊ番目の値が前記１～Ｎの範囲で１回巡回する毎に前記第Ｎビットのメモリセルの全てを前記第１論理レベルに書き込む制御を行う半導体装置。
  14. 　請求項１３記載の半導体装置において、
    　前記抵抗性記憶素子は、カルコゲナイド材料で形成され、
    　前記第１論理レベルは、低抵抗状態であり、
    　前記第２論理レベルは、高抵抗状態である半導体装置。
  15. 　請求項１４記載の半導体装置において、
    　前記メモリセルは、前記抵抗性記憶素子と前記抵抗性記憶素子に並列に接続される選択トランジスタとを有し、
    　前記Ｎビットのメモリセルは、半導体基板の垂直方向へ順に積層搭載される半導体装置。
     
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