WO2014012264A1 - 栅极结构、半导体器件和两者的形成方法 - Google Patents

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Definitions

  • the present disclosure relates to the field of semiconductor technology, and more particularly, to a gate structure, a semiconductor device, and a method of forming both.
  • CMOS complementary metal-oxide-semiconductor
  • CMOS complementary metal-oxide-semiconductor
  • the thickness of the silicon dioxide gate dielectric layer is about the thickness of several atomic layers, which will cause a sharp rise in gate leakage current and power consumption.
  • polysilicon gate electrodes introduce polysilicon depletion effects, excessive gate resistance and the like. For this reason, the introduction of materials such as high dielectric constant gate dielectric (high-k) and metal gate electrode can effectively solve these problems in CMOS devices, and high-k gate dielectric and metal gate electrode structures have been successfully applied by Intel Corporation of the United States. In 32nm technology.
  • the introduction of high-k gate dielectric/metal gate structures has also brought about some new problems.
  • the high k gate dielectric/metal gate process has an interfacial layer thickness of about 0.5 to 0.7 nanometers.
  • the thickness of the equivalent gate oxide of the high-k gate dielectric does not exceed 0.7 nm, and even higher requirements, and the high-temperature annealing process of the subsequent process will increase the thickness of the interface layer. Therefore, the reduction of the equivalent oxide thickness of the high-k gate dielectric layer by process conditions and/or material optimization has become a research difficulty and focus in the industry.
  • the present invention provides a novel metal oxide semiconductor field effect transistor (MOSFET) manufacturing method capable of effectively reducing the thickness of an equivalent gate oxide layer.
  • MOSFET metal oxide semiconductor field effect transistor
  • a method for forming a gate structure including:
  • a gate layer is formed on the work function adjusting layer.
  • a method of forming a semiconductor device comprising: providing a substrate;
  • a gate structure is formed on the substrate by the above method.
  • a gate structure including:
  • a semiconductor device including the above-described gate structure.
  • an oxygen-absorbing element layer is introduced above the gate dielectric layer, thereby isolating the external oxygen into the interface layer under the gate dielectric layer and absorbing the oxygen in the interface layer in the subsequent PMA.
  • the equivalent gate oxide thickness can be effectively reduced.
  • removing the oxygen-absorbing element layer after the thickness of the equivalent gate oxide layer is reduced can avoid the influence of the oxygen-absorbing element layer on the equivalent work function of the metal gate, thereby preventing the introduction of the oxygen-absorbing element to bring about the equivalent work function adjustment. Difficult problem.
  • the gate structure forming method provided by the embodiments of the present disclosure is compatible with the mainstream MOSFET manufacturing method and the CMOS integrated method, has good process stability and repeatability, and can be applied to mass production.
  • FIGS. 1-8 are schematic illustrations of respective intermediate structures in a method of forming a gate structure in accordance with an embodiment of the present disclosure.
  • the "oxygen absorption process" is one of the effective methods to reduce the equivalent oxide thickness of high-k gate dielectrics.
  • the main principle is that the Gibbs free energy of some metals or other unsaturated oxidizing dielectric materials is much larger than that of the semiconductor substrate, that is, the oxides of these metals or the saturated oxides of the unsaturated oxidizing medium are more stable than the oxides of the semiconductor substrate. It is easier to form.
  • some metal thin films or other unsaturated oxidized dielectric thin films may be added to the gate dielectric structure, and the oxygen element absorption of the interface layer between the high-k gate dielectric and the semiconductor substrate is achieved by the high-temperature annealing process, so that the interface layer thickness The reduction or even disappearance, thereby achieving a reduction in the equivalent gate oxide thickness of the gate dielectric layer.
  • the oxygen absorbing element after the introduction of the oxygen absorbing process, it is possible for the oxygen absorbing element to enter the high-k gate dielectric layer, thereby causing excessive gate leakage current. Moreover, the introduction of an oxygen-absorbing element causes a problem that the adjustment of the equivalent work function of the metal gate becomes difficult. For example, the equivalent work function of the metal gate drifts in the opposite direction.
  • the gate structure forming method provided by the embodiment of the present disclosure forms an oxygen absorbing element layer above the gate dielectric layer, thereby isolating the external oxygen into the interface layer under the gate dielectric layer in the subsequent post-metallization annealing (PMA) and sucking
  • the equivalent gate oxide thickness can be effectively reduced.
  • the removal of the oxygen-absorbing element layer by etching after the PMA can avoid the influence of the oxygen-absorbing element layer on the equivalent work function of the metal gate, thereby preventing the introduction of the oxygen-absorbing element to bring about the problem that the equivalent work function adjustment becomes difficult.
  • the step may include a case where the first feature and the second feature are in direct contact, and may also include a case where other features exist between the first feature and the second feature. That is, the first feature and the second feature may not be in direct contact.
  • Embodiments of the present disclosure provide a gate structure, including:
  • Another embodiment of the present disclosure provides a semiconductor device including the above-described gate structure.
  • embodiments of the present disclosure also provide the above-described gate structure and method of forming the semiconductor device. It should be noted that the following steps are merely illustrative and should not be construed as limiting the invention.
  • FIG. 1-8 illustrate a method of forming a gate structure in accordance with an embodiment of the present disclosure.
  • the method includes the following steps:
  • Step S1 A substrate 100 is provided.
  • Step S2 forming an interface layer 102 on the substrate.
  • the material of the interface layer 102 is silicon oxide (SiO 2 ) having a thickness of about 5A to 1 nm.
  • the material of the gate dielectric layer 104 is hafnium oxide (HfO 2 ), and the thickness thereof is about 15A to
  • Step S4 forming a gate dielectric protective layer 106 on the gate dielectric layer 104.
  • the material of the gate dielectric protection layer 106 is titanium nitride ( ⁇ ) having a thickness of about 1 nm to 3 nm.
  • Step S5 forming an etch stop layer 108 on the gate dielectric protective layer 106.
  • the material of the etch stop layer 108 is tantalum nitride (TaN) having a thickness of about 1 nm to 8 nm.
  • Step S6 forming an oxygen absorbing element layer 110 on the etch barrier layer 108.
  • the material of the oxygen absorbing element layer 110 is titanium (Ti) having a thickness of about 5 angstroms to 5 nanometers.
  • Step S7 An oxygen-absorbing element protective layer 112 is formed on the oxygen-absorbing element layer 110.
  • the material of the oxygen-absorbing element protective layer 112 is titanium nitride ( ⁇ ) having a thickness of about 1 nm to 8 nm.
  • Step S8 Perform PMA.
  • the PMA has a temperature of 300 degrees Celsius to 1000 degrees Celsius and a time of 5 seconds to 10 minutes.
  • Step S9 etching is performed until the etch stop layer 108 is exposed.
  • Step S10 forming a success function adjustment layer 114 on the etch stop layer 108.
  • the material of the work function adjusting layer 114 is titanium nitride (Ti) or titanium aluminum alloy (TiAl), and the work function adjusting layer 114 has a thickness of about 2 nm to 20 nm.
  • Step S11 forming a gate layer 116 on the work function adjusting layer 114.
  • the material of the gate layer 116 is one or a combination of aluminum (A1), tungsten (W), and TiAl, and the gate layer 116 has a thickness of about 5 nm to 20 nm.

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Abstract

本公开涉及栅极结构、半导体器件和两者的形成方法。本公开的实施例提供一种栅极结构的形成方法，包括：提供衬底；在所述衬底上形成界面层；在所述界面层上形成栅介质层；在所述栅介质层上形成栅介质保护层；在所述栅介质保护层上形成刻蚀阻挡层；在所述刻蚀阻挡层上形成吸氧元素层；在所述吸氧元素层上形成吸氧元素保护层；进行金属化后退火；进行刻蚀，直至露出所述刻蚀阻挡层；在所述刻蚀阻挡层上形成功函数调整层；以及在所述功函数调整层上形成栅层。本公开实施例提供的栅极结构形成方法能够有效降低等效栅氧化层厚度。

Description

栅极结构、 半导体器件和两者的形成方法 本申请要求于 2012年 7月 16日提交中国专利局、申请号为 201210246111.1、 发明名称为"栅极结构、半导体器件和两者的形成方法"的中国专利申请的优先 权， 其全部内容通过引用结合在本申请中。
技术领域
本公开涉及半导体技术领域， 更具体地， 涉及栅极结构、 半导体器件和两 者的形成方法。
背景技术
随着半导体技术的迅速发展，极大规模集成电路的互补金属氧化物半导体
( CMOS )器件的特征尺寸正在遵循摩尔定律的预测不断缩小， 传统的多晶硅 栅和二氧化硅栅介质正面临着许多技术挑战。 例如， 在 45纳米技术节点及以 后，二氧化硅栅介质层的厚度约为几个原子层的厚度，将引起栅泄漏电流和功 耗的急剧上升。 此外， 多晶硅栅电极引入的多晶硅耗尽效应、 过高的栅电阻等 问题。 为此， 高介电常数栅介质 （高 k )和金属栅电极等材料的引入， 可以有 效地解决 CMOS器件的这些问题， 并且高 k栅介质和金属栅电极结构已经被 美国英特尔公司成功应用到了 32纳米技术中。
然而， 高 k栅介质 /金属栅结构的引入也带来了一些新的问题， 例如， 在 高 k栅介质的生长过程中，在高 k栅介质与半导体衬底表面之间存在一层不可 避免的二氧化硅界面层。 通常， 高 k栅介质 /金属栅工艺的界面层厚度约为 0.5 至 0.7纳米。 但 CMOS器件进入 32纳米及以下技术节点后， 高 k栅介质的等 效栅氧化层厚度不超过 0.7纳米， 甚至要求更高， 并且， 后续工艺的高温退火 过程将增加界面层的厚度。 因此， 通过工艺条件和 /或材料的优化来实现高 k 栅介质层的等效氧化层厚度降低， 成为了业界的研究难点与重点。
发明内容
针对上述问题， 本发明提供一种新的金属氧化物半导体场效应管 ( MOSFET )制造方法， 能够有效降低等效栅氧化层厚度。
根据本公开的实施例， 提供一种栅极结构的形成方法， 包括：
提供衬底； 在所述衬底上形成界面层；
在所述界面层上形成栅介质层；
在所述栅介质层上形成栅介质保护层；
在所述栅介质保护层上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成吸氧元素层；
在所述吸氧元素层上形成吸氧元素保护层；
进行金属化后退火（PMA );
进行刻蚀， 直至露出所述刻蚀阻挡层；
在所述刻蚀阻挡层上形成功函数调整层； 以及
在所述功函数调整层上形成栅层。
根据本公开的实施例， 提供一种半导体器件的形成方法， 包括： 提供衬底； 以及
在所述衬底上采用上述方法形成栅极结构。
根据本公开的实施例， 提供一种栅极结构， 包括：
形成于衬底之上的界面层；
形成于所述界面层之上的栅介质层；
形成于所述栅介质层之上的栅介质保护层；
形成于所述栅介质保护层之上的刻蚀阻挡层；
形成于所述刻蚀阻挡层之上的功函数调整层； 以及
形成于所述功函数调整层之上的栅层。
根据本公开的实施例， 提供一种半导体器件， 其包括上述栅极结构。 本公开实施例提供的栅极结构形成方法，在栅介质层的上方引入吸氧元素 层， 从而在后续的 PMA中隔绝外界氧气进入栅介质层下面的界面层并吸除界 面层中的氧， 能够有效地降低等效栅氧化层厚度。 而且， 在实现等效栅氧化层 厚度降低之后将吸氧元素层去除，能够避免吸氧元素层对金属栅的等效功函数 的影响， 从而防止吸氧元素的引入带来等效功函数调节变难的问题。
此外， 本公开实施例提供的栅极结构形成方法与主流 MOSFET制造方法 和 CMOS集成方法兼容， 具有良好的工艺稳定性和可重复性， 可以应用于大 规模生产。 附图说明
通过结合附图对本公开实施例的描述， 本发明的以上的和其它目的、特点 和优点将变得清楚。在各附图中，相同或类似的附图标记表示相同或者类似的 结构或步骤。
图 1-8 是根据本公开一个实施例的栅极结构形成方法中各中间结构的示 意图。
具体实施方式
研究发现， "吸氧工艺" 是降低高 k栅介质的等效氧化层厚度的有效方法 之一。其主要原理是一些金属或其它不饱和氧化介质材料的吉布斯自由能远大 于半导体衬底，即这些金属的氧化物或者不饱和氧化介质的饱和氧化物比半导 体衬底的氧化物更加稳定和更容易形成。 因此， 可以在栅介质结构中增加一些 金属薄膜或者其他不饱和氧化介质薄膜，通过高温退火工艺， 实现对高 k栅介 质和半导体衬底之间的界面层的氧元素吸除， 使得界面层厚度减小甚至消失， 从而实现栅介质层的等效栅氧化层厚度降低。
然而， 引入吸氧工艺之后， 吸氧元素有可能进入高 k栅介质层， 从而引起 过大的栅泄漏电流。 而且， 吸氧元素的引入会带来金属栅的等效功函数调节变 难的问题。 例如， 金属栅的等效功函数向反方向漂移。
本公开实施例提供的栅极结构形成方法，通过在栅介质层的上方引入吸氧 元素层， 从而在后续的金属化后退火（PMA ) 中隔绝外界氧气进入栅介质层 下面的界面层并吸除界面层中的氧，能够有效地降低等效栅氧化层厚度。而且， 在 PMA之后通过刻蚀将吸氧元素层去除， 能够避免吸氧元素层对金属栅的等 效功函数的影响， 从而防止吸氧元素的引入带来等效功函数调节变难的问题。
下面结合附图描述本发明的具体实施方式。
在下面的描述中阐述了 [艮多细节以便于充分理解本发明，但本发明还可以 采用不同于在此描述的其它方式来实施，本领域技术人员可以在不脱离本发明 范围的情况下做推广， 因此本发明不受下面公开的实施例的限制。
其次， 在描述本公开的实施例时， 为便于说明， 表示器件结构的剖面图会 不依一般比例作局部放大， 而且示意图只是示例， 其不应限制本发明的范围。
应当注意， 以下涉及第一特征在第二特征之 "上" 或 "上方" 的结构或步 骤可以包括第一特征和第二特征直接接触的情况，也可以包括有其他特征存在 于第一特征与第二特征之间的情况。 即， 第一特征和第二特征可能不是直接接 触。
本公开的实施例提供一种栅极结构， 包括：
形成于衬底之上的界面层；
形成于所述界面层之上的栅介质层；
形成于所述栅介质层之上的栅介质保护层；
形成于所述栅介质保护层之上的刻蚀阻挡层；
形成于所述刻蚀阻挡层之上的功函数调整层； 以及
形成于所述功函数调整层之上的栅层。
本公开的另一实施例提供一种半导体器件， 其包括上述栅极结构。
为了更清楚地理解上述半导体器件的结构，本公开的实施例还提供了上述 栅极结构和半导体器件的形成方法。 应当注意， 以下步骤仅是示意性的， 不应 构成对本发明的限制。
图 1-8示出了根据本公开的一个实施例的栅极结构形成方法。该方法包括 以下步骤：
步骤 S1 : 提供衬底 100。
步骤 S2: 在所述衬底上形成界面层 102。
可选地， 界面层 102的材料是氧化硅 ( Si02 ), 其厚度约为 5A至 lnm。 步骤 S3: 在所述界面层 102上形成栅介质层 104。
可选地， 栅介质层 104的材料是二氧化铪（Hf02 ), 其厚度约为 15A至
40A。
步骤 S4: 在所述栅介质层 104上形成栅介质保护层 106。
可选地， 栅介质保护层 106的材料是氮化钛（ΉΝ ), 其厚度约为 1纳米至 3纳米。
步骤 S5: 在所述栅介质保护层 106上形成刻蚀阻挡层 108。
可选地， 刻蚀阻挡层 108的材料是氮化钽（TaN ), 其厚度约为 1纳米至 8 纳米。
步骤 S6: 在所述刻蚀阻挡层 108上形成吸氧元素层 110。 可选地， 吸氧元素层 110的材料是钛 ( Ti ), 其厚度约为 5埃至 5纳米。 步骤 S7: 在所述吸氧元素层 110上形成吸氧元素保护层 112。
可选地， 吸氧元素保护层 112的材料是氮化钛（ΉΝ ), 其厚度约为 1纳米 至 8纳米。
步骤 S8: 进行 PMA。
可选地， PMA的温度为 300摄氏度至 1000摄氏度， 其时间为 5秒至 10 分。
步骤 S9: 进行刻蚀， 直至露出所述刻蚀阻挡层 108。
步骤 S10: 在所述刻蚀阻挡层 108上形成功函数调整层 114。
可选地， 功函数调整层 114的材料是氮化钛 ( ΉΝ )或钛铝合金 ( TiAl ), 且功函数调整层 114的厚度约为 2纳米至 20纳米。
步骤 S11 : 在所述功函数调整层 114上形成栅层 116。
可选地， 栅层 116的材料是铝（ A1 )、 钨（ W )和 TiAl之中的一种或组合， 且栅层 116的厚度约为 5纳米至 20纳米。
至此，得到了根据本公开一个实施例形成的栅极结构以及相应的半导体器 件。
以上虽然结合附图详细描述了本公开的实施例，但本领域普通技术人员应 当理解， 以上所描述的实施方式只是用于说明本发明， 而不构成对本发明的限 制。本领域普通技术人员还应当理解，在不脱离由所附的权利要求所限定的范 围的情况下， 可以进行各种改变、 替代和变换。 因此， 本发明的范围仅由所附 的权利要求及其等同含义来限定。

Claims

权 利 要 求
1. 一种栅极结构的形成方法， 包括：
提供衬底；
在所述衬底上形成界面层；
在所述界面层上形成栅介质层；
在所述栅介质层上形成栅介质保护层；
在所述栅介质保护层上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成吸氧元素层；
在所述吸氧元素层上形成吸氧元素保护层
进行金属化后退火 ( PMA );
进行刻蚀， 直至露出所述刻蚀阻挡层；
在所述刻蚀阻挡层上形成功函数调整层； 以及
在所述功函数调整层上形成栅层。
2. 如权利要求 1所述的方法， 其中：
所述栅介质保护层的材料是氮化钛（TiN ), 其厚度为 1纳米至 3纳米。
3. 如权利要求 1所述的方法， 其中：
所述刻蚀阻挡层的材料是氮化钽（TaN ), 其厚度为 1纳米至 8纳米。
4. 如权利要求 1所述的方法， 其中：
所述吸氧元素层的材料是钛 ( Ti ), 其厚度为 5埃至 5纳米。
5. 如权利要求 1所述的方法， 其中：
所述吸氧元素保护层的材料是氮化钛 ( TiN ), 其厚度为 1纳米至 8纳米。
6. 如权利要求 1所述的方法， 其中：
所述 PMA的温度为 300摄氏度至 1000摄氏度， 其时间为 5秒至 10分。
7. 如权利要求 1所述的方法， 其中：
所述功函数调整层的材料是氮化钛（ TiN )或钛铝合金（ TiAl ), 且所述功 函数调整层的厚度为 2纳米至 20纳米。
8. 如权利要求 1所述的方法， 其中：
所述栅层的材料是铝（Al )、 钨（W )和 TiAl之中的一种或组合， 且所述 栅层的厚度为 5纳米至 20纳米。
9. 一种半导体器件的形成方法， 包括：
提供衬底； 以及
在所述衬底上采用如权利要求 1至 8中任一项所述的方法形成栅极结构。
10. 一种栅极结构， 包括：
形成于衬底之上的界面层；
形成于所述界面层之上的栅介质层；
形成于所述栅介质层之上的栅介质保护层；
形成于所述栅介质保护层之上的刻蚀阻挡层；
形成于所述刻蚀阻挡层之上的功函数调整层； 以及
形成于所述功函数调整层之上的栅层。
11. 如权利要求 10所述的栅极结构， 其中：
所述栅介质保护层的材料是氮化钛（TiN ), 其厚度为 1纳米至 3纳米。
12. 如权利要求 10所述的栅极结构， 其中：
所述刻蚀阻挡层的材料是氮化钽 ( TaN ), 其厚度为 1纳米至 8纳米。
13. 如权利要求 10所述的栅极结构， 其中：
所述功函数调整层的材料是氮化钛（TiN )或钛铝合金（TiAl ), 且所述功 函数调整层的厚度为 2纳米至 20纳米。
14. 如权利要求 10所述的栅极结构， 其中：
所述栅层的材料是铝（Al )、 钨（W )和 TiAl之中的一种或组合， 且所述 栅层的厚度为 5纳米至 20纳米。
15. 一种半导体器件， 其包括权利要求 10-14中任一项所述的栅极结构。
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