CN101740570A - 互补型金属氧化物半导体晶体管器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种互补型金属氧化物半导体(CMOS)晶体管器件及其制作方法。该CMOS晶体管器件包含硅衬底、第一晶体管和第二晶体管。本发明提供的这种具有主高k栅介质层和超薄高k界面层结构结构的CMOS晶体管器件及其制作方法，有效地解决32纳米以下技术代CMOS器件中由于使用高k电介质而带来的高阈值电压问题。采用本发明的CMOS器件结构，通过在主高k层下方加入一层超薄高k界面层结构来达到有效控制CMOS器件阈值电压的目的。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种互补型金属氧化物半导体(Complimentary Metal Oxide Semiconductor，CMOS)晶体管器件及其制作方法。
背景技术
自从1958年第一块集成电路问世以来，微电子技术的发展非常迅速，已成为整个信息产业的基础。微电子技术的核心-CMOS技术(1963年发明)已经成为现代电子产品中的支撑技术。几十年来，逻辑芯片制造商一直采用二氧化硅(SiO2)作为栅介质及重掺杂的多晶硅(poly-Si)作为栅电极材料。这种组合一直持续到90纳米技术代。随着特征尺寸的不断缩小，CMOS晶体管中的SiO2栅电介质已临近极限。例如，在65纳米工艺时，SiO2栅的厚度已降至1.2纳米，约为5个硅原子层厚度，如果再继续缩小，漏电流和功耗将急剧增加。同时，由多晶硅栅电极引起的掺杂硼原子扩散、多晶硅耗尽效应(poly-depletion)、以及过高的栅电阻等问题也变的越来越严重。为了解决90、65、45纳米技术代所遇到的这些问题，大多数的芯片制造商采用了应力工程技术，这暂时缓解了CMOS器件继续微缩的需要。然而，32纳米技术代以后，急剧增加的漏电流和功耗等问题将急待新材料、新器件结构的开发与工艺的优化来解决。
目前国际范围内的各主要半导体公司都已开始着手面向32纳米及以下技术代的“高k/金属栅”技术的开发。据Intel报道，采用高k栅电介质材料后，其漏电流降为原来的十分之一。另外，由于高k材料与现有的多晶硅栅并不兼容，所以必须采用新的金属栅电极材料来增加驱动电流。因此，高k/金属栅结构的应用成为32纳米以下技术代集成电路发展的必然趋势。目前有关高k材料的研究已取得了一定的进展，然而通过器件性能测试发现，随着等效氧化层厚度(EOT)的极度减小(～0.5nm)，平带电压(Vfb)非常明显地向硅的中带附近偏移，这将极大地影响器件的电学特性，尤其是pMOSFET器件的阈值电压特性。这一结果表明，尽管众多的科研工作者在面向32纳米及以下工艺的某些单项研究中取得了一定的进展，但仍没有一套能够提高CMOS器件整体性能的成熟方案，尤其是在通过集成高k/金属栅的方法获得高驱动电流和低栅漏电流方面仍面临着严峻的挑战。在CMOS器件中使用高k电介质的一项主要挑战就是高阈值电压，它可能会导致器件性能的降低。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种具有主高k栅介质层和超薄高k界面层结构结构的CMOS晶体管器件及其制作方法，以有效地解决32纳米以下技术代CMOS器件中由于使用高k电介质而带来的高阈值电压问题。采用本发明的CMOS器件结构，通过在主高k层下方加入一层超薄高k界面层结构来达到有效控制CMOS器件阈值电压的目的。
(二)技术方案
为达到上述目的，本发明提供了一种CMOS晶体管器件，包含：
一硅衬底，该硅衬底包含第一区域和第二区域；
一第一晶体管，其形成于该硅衬底的第一区域中，该第一晶体管包含：
配置在该硅衬底上的一第一源极与一第一漏极；
配置在该第一源漏极上的一第一沟道区域；
配置在该第一沟道区域上的一低k材料界面层；
配置在该低k材料界面层上的一第一超薄高k界面层结构；
配置在该第一超薄高k界面层结构上的一主高k栅介质层；以及
配置在该主高k栅介质层上的一金属栅；该主高k栅介质层包含
第一材料，该第一超薄高k界面层结构包含第二材料；以及
一第二晶体管，其形成于该硅衬底的第二区域中，该第二晶体管包含：
配置在该硅衬底上的一第二源极与一第二漏极；
配置在该第二源漏极上的第二沟道区域；
配置在该第二沟道区域上的一低k材料界面层；
配置在该低k材料界面层上的一第二超薄高k界面层结构；
配置在该第二超薄高k界面层结构上的一主高k栅介质层；以及
配置在该主高k栅介质层上的一金属栅；该主高k栅介质层包含
第一材料，该第二超薄高k界面层结构包含第三材料，其中该第二材
料与该第三材料不同。
上述方案中，所述第二材料包含一调整第一晶体管阈值电压Vth的材料。
上述方案中，所述调整第一晶体管阈值电压Vth的材料包含一稀土元素或者稀土氧化物材料。
上述方案中，所述第三材料包含一调整第二晶体管阈值电压Vth的材料。
上述方案中，所述调整第二晶体管阈值电压Vth的材料包含一铝元素或者铝的氧化物材料。
上述方案中，所述第一晶体管包含一NMOS晶体管，所述第二晶体管包含一PMOS晶体管，其中所述第一晶体管与所述第二晶体管具有对称的阈值电压Vth。
上述方案中，所述低k材料界面层包含SiO2或SiON材料。
上述方案中，所述第一材料是La2O3、HfO2、HfLaOx或HfLaON中任一种及其任意组合。
上述方案中，所述第二材料是La2O3、Y2O3、Gd2O3、HfLaOx或MgO中任一种及其任意组合。
上述方案中，所述第三材料是Al2O3、AlN、HfAlOx或HfAlON中任一种及其任意组合。
上述方案中，所述低k材料界面层厚度为0.5nm至1.5nm。
上述方案中，所述第一超薄高k界面层结构和所述第二超薄高k界面层结构厚度为0.1nm至2nm。
上述方案中，所述主高k栅介质层厚度为2nm至6nm。
上述方案中，所述金属栅材料是TiN、TaN、TaAlN、TiAlN、HfN、TaC、HfC、Pt、Ru、Ir、W、Mo和全硅化物中任一种及其任意组合。
上述方案中，所述第一晶体管的第一源极和第一漏极是N型掺杂，且所述第二晶体管的第二源极和第二漏极是P型掺杂。
为达到上述目的，本发明还提供了一种用于制作CMOS晶体管器件的方法，该方法包含：
提供一硅衬底，该硅衬底包含第一区域与第二区域；
在该硅衬底上形成一低k材料界面层；
在该低k材料界面层上形成一第一超薄高k界面层结构；
移除在该第二区域上的低k材料界面层上的该第一超薄高k界面层结构；
在该第二区域上的低k材料界面层上形成一第二超薄高k界面层结构；
在该第一区域上的第一超薄高k界面层结构和该第二区域上的第二超薄高k界面层结构上形成所述主高k栅介质层；
在该第一区域和第二区域上的该主高k栅介质层上形成金属栅；
在该第一区域和第二区域上进行图形光刻和干法刻蚀，形成侧墙；
对该第一区域上的第一源极和第一漏极进行N型杂质注入，对该第二区域上的第二源极和第二漏极进行P型杂质注入；
对该第一区域和第二区域进行高温退火；以及
在该第一区域上的第一源极和第一漏极以及第二区域上的第二源极和第二漏极形成金属电极互连。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明，由于可以分别选择主高k材料和界面层材料，所以可以在充分减小MOS晶体管的等效氧化层厚度的同时，对器件界面进行改性。
2、利用本发明，由于采用了不同材料的高k界面层，所以可以有效地利用界面偶极子效应分别调节nMOS和pMOS晶体管的有效功函数，进而调控阈值电压。
3、利用本发明，由于高k界面层在调节有功函数方面的积极作用，所以扩大了金属栅电极材料的研究范围。不仅带边、准带边金属栅电极材料的应用会得到加强，甚至中间带隙金属栅材料在下一代MOS晶体管中的应用也成为可能。
3、利用本发明，由于可以采用单金属栅/主高k/双界面层结构，所以可以在很大程度上缓解金属栅刻蚀难的问题，进而简化CMOS晶体管的制作工艺流程。
附图说明
下面结合附图和实施例对本发明进一步说明：
图1是本发明提供的CMOS晶体管器件的制作方法流程图；
图1-1至图1-9是依照本发明具体实例制作CMOS晶体管器件的工艺流程图；
图2为本发明提供的一具体实例CMOS晶体管器件完整器件示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是本发明提供的CMOS晶体管器件的制作方法流程图，该方法包括：
步骤101：提供一硅衬底，该硅衬底包含第一区域与第二区域；
步骤102：在该硅衬底上形成一低k材料界面层；
步骤103：在该低k材料界面层上形成一第一超薄高k界面层结构；
步骤104：移除在该第二区域上的低k材料界面层上的该第一超薄高k界面层结构；
步骤105：在该第二区域上的低k材料界面层上形成一第二超薄高k界面层结构；
步骤106：在该第一区域上的第一超薄高k界面层结构和该第二区域上的第二超薄高k界面层结构上形成所述主高k栅介质层；
步骤107：在该第一区域和第二区域上的该主高k栅介质层上形成金属栅；
步骤108：在该第一区域和第二区域上进行图形光刻和干法刻蚀，形成侧墙；
步骤109：对该第一区域上的第一源极和第一漏极进行N型杂质注入，对该第二区域上的第二源极和第二漏极进行P型杂质注入；
步骤110：对该第一区域和第二区域进行高温退火；
步骤111：在该第一区域上的第一源极和第一漏极以及第二区域上的第二源极和第二漏极形成金属电极互连。
图1-1至图1-9示出了依照本发明具体实例制作CMOS晶体管器件的工艺流程图，具体包括：
如图1-1所示，准备好所需工作部件(硅衬底)，按照标准清洗流程进行清洗以保持硅片表面洁净。然后进行工艺：P阱形成、N阱形成和浅槽隔离(STI，Shallow trench isolation)形成。
如图1-2所示，在硅衬底上生长一层0.5纳米的SiO2薄膜。
如图1-3所示，在SiO2上生长第一超薄高k介电材料界面层。
如图1-4所示，移除第二区域的第一超薄高k介电材料界面层。
如图1-5所示，在第二区域生长第二超薄高k介电材料界面层。
如图1-6所示，在第一区域和第二区域生长主高k介电材料层。
如图1-7所示，在主高k介电材料层上生长金属栅。
如图1-8所示，对第一区域和第二区域进行图形光刻和干法刻蚀，形成栅图形。
如图1-9所示，形成第一区域和第二区域栅的侧墙。
如图1-9所示，对第一区域的第一源/漏极和第二区域的第二源/漏极分别进行N型和P型杂质注入，并进行高温退火激活杂质。
通过上述图1-1至图1-9所示工艺，可以得到图2所示的CMOS晶体管器件完整器件示意图。
再次参照图2，本发明提供的这种CMOS晶体管器件，包含硅衬底、第一晶体管和第二晶体管。其中，硅衬底包含第一区域和第二区域。第一晶体管形成于该硅衬底的第一区域中，该第一晶体管包含：配置在该硅衬底上的一第一源极与一第一漏极；配置在该第一源漏极上的一第一沟道区域；配置在该第一沟道区域上的一低k材料界面层；配置在该低k材料界面层上的一第一超薄高k界面层结构；配置在该第一超薄高k界面层结构上的一主高k栅介质层；以及配置在该主高k栅介质层上的一金属栅；该主高k栅介质层包含第一材料，该第一超薄高k界面层结构包含第二材料。第二晶体管形成于该硅衬底的第二区域中，该第二晶体管包含：配置在该硅衬底上的一第二源极与一第二漏极；配置在该第二源漏极上的第二沟道区域；配置在该第二沟道区域上的一低k材料界面层；配置在该低k材料界面层上的一第二超薄高k界面层结构；配置在该第二超薄高k界面层结构上的一主高k栅介质层；以及配置在该主高k栅介质层上的一金属栅；该主高k栅介质层包含第一材料，该第二超薄高k界面层结构包含第三材料，其中该第二材料与该第三材料不同。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (16)
1.一种互补型金属氧化物半导体CMOS晶体管器件，其特征在于，包含：
一硅衬底，该硅衬底包含第一区域和第二区域；
一第一晶体管，其形成于该硅衬底的第一区域中，该第一晶体管包含：
配置在该硅衬底上的一第一源极与一第一漏极；
配置在该第一源漏极上的一第一沟道区域；
配置在该第一沟道区域上的一低k材料界面层；
配置在该低k材料界面层上的一第一超薄高k界面层结构；
配置在该第一超薄高k界面层结构上的一主高k栅介质层；以及
配置在该主高k栅介质层上的一金属栅；该主高k栅介质层包含第一材料，该第一超薄高k界面层结构包含第二材料；以及一第二晶体管，其形成于该硅衬底的第二区域中，该第二晶体管包含：
配置在该硅衬底上的一第二源极与一第二漏极；
配置在该第二源漏极上的第二沟道区域；
配置在该第二沟道区域上的一低k材料界面层；
配置在该低k材料界面层上的一第二超薄高k界面层结构；
配置在该第二超薄高k界面层结构上的一主高k栅介质层；以及
配置在该主高k栅介质层上的一金属栅；该主高k栅介质层包含第一材料，该第二超薄高k界面层结构包含第三材料，其中该第二材料与该第三材料不同。
2.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第二材料包含一调整第一晶体管阈值电压Vth的材料。
3.根据权利要求2所述的CMOS晶体管器件，其特征在于，所述调整第一晶体管阈值电压Vth的材料包含一稀土元素或者稀土氧化物材料。
4.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第三材料包含一调整第二晶体管阈值电压Vth的材料。
5.根据权利要求4所述的CMOS晶体管器件，其特征在于，所述调整第二晶体管阈值电压Vth的材料包含一铝元素或者铝的氧化物材料。
6.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第一晶体管包含一NMOS晶体管，所述第二晶体管包含一PMOS晶体管，其中所述第一晶体管与所述第二晶体管具有对称的阈值电压Vth。
7.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述低k材料界面层包含SiO2或SiON材料。
8.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第一材料是La2O3、HfO2、HfLaOx或HfLaON中任一种及其任意组合。
9.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第二材料是La2O3、Y2O3、Gd2O3、HfLaOx或MgO中任一种及其任意组合。
10.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第三材料是Al2O3、AlN、HfAlOx或HfAlON中任一种及其任意组合。
11.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述低k材料界面层厚度为0.5nm至1.5nm。
12.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第一超薄高k界面层结构和所述第二超薄高k界面层结构厚度为0.1nm至2nm。
13.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述主高k栅介质层厚度为2nm至6nm。
14.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述金属栅材料是TiN、TaN、TaAlN、TiAlN、HfN、TaC、HfC、Pt、Ru、Ir、W、Mo和全硅化物中任一种及其任意组合。
15.根据权利要求1所述的CMOS晶体管器件，其特征在于，所述第一晶体管的第一源极和第一漏极是N型掺杂，且所述第二晶体管的第二源极和第二漏极是P型掺杂。
16.一种用于制造CMOS晶体管器件的方法，其特征在于，该方法包含：
提供一硅衬底，该硅衬底包含第一区域与第二区域；
在该硅衬底上形成一低k材料界面层；
在该低k材料界面层上形成一第一超薄高k界面层结构；
移除在该第二区域上的低k材料界面层上的该第一超薄高k界面层结构；
在该第二区域上的低k材料界面层上形成一第二超薄高k界面层结构；
在该第一区域上的第一超薄高k界面层结构和该第二区域上的第二超薄高k界面层结构上形成所述主高k栅介质层；
在该第一区域和第二区域上的该主高k栅介质层上形成金属栅；
在该第一区域和第二区域上进行图形光刻和干法刻蚀，形成侧墙；
对该第一区域上的第一源极和第一漏极进行N型杂质注入，对该第二区域上的第二源极和第二漏极进行P型杂质注入；
对该第一区域和第二区域进行高温退火；以及
在该第一区域上的第一源极和第一漏极以及第二区域上的第二源极和第二漏极形成金属电极互连。
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|---|---|---|---|---|
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| CN107146816A (zh) * | 2017-04-10 | 2017-09-08 | 华南理工大学 | 一种氧化物半导体薄膜及由其制备的薄膜晶体管 |
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2008
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