WO2013185636A1

WO2013185636A1 - 控制数据传输过程中的中断的方法

Info

Publication number: WO2013185636A1
Application number: PCT/CN2013/077284
Authority: WO
Inventors: 路向峰; 殷雪冰
Original assignee: 北京忆恒创源科技有限公司
Priority date: 2012-06-16
Filing date: 2013-06-15
Publication date: 2013-12-19
Also published as: CN102789439B; CN102789439A; EP2863316A1; US20150193360A1; EP2863316A4; US9448955B2

Abstract

公开了一种控制数据传输过程中的中断的方法，用于在信息处理设备和存储设备之间传输数据，存储设备包括闪存存储器。控制数据传输过程中的中断的方法包括：存储设备接收信息处理设备发送的写请求（1502）；响应于写请求，向闪存存储器中写入数据（1504）；向信息处理设备发送消息，以指示写请求的完成，并计算预定时间间隔内向信息处理设备发送消息的次数；其中，若次数大于预定阈值（1506），则停止向信息处理设备发送中断。还公开了一种存储设备。

Description

说明书

控制数据传输过程中的中断的方法

技术领域

本发明涉及固态存储设备 ( Solid Storage Device, SSD ) , 更具体地，本发明涉及存储设备向主机发出的中断。

背景技术

同机械式硬盘相类似，固态存储设备（SSD ) 也是用于计算机系统的大容量、非易失性存储设备。固态存储设备一般以闪存（ Flash ) 作为存储介质。在中国专利文献 CN102043689A中公开了如图 17所示的固态存储设备。如图 17所示，为目前一般的固态存储设备的功能框图。其中主要包括主机系统 1701 和固态存储设备 1702。其中，固态存储设备 1702 包括接口模块 1703 , 固态存储处理器 1704 , 以及以 Flas h 颗粒 1705为单位组成的 Flash 阵列 1706。其中，接口模块 1703 主要用于实现与主机系统一致的接口十办议，例如 SATA ( Serial Advanced Technology Attachment , 串行高级技术附件）、 USB ( Universal Serial Bus , 通用串行总线）、 PCIE ( Periph eral Component Interconnect Express , †央速夕卜围组件互连) 、 SCSI ( Small Compute r System Interface , 小型计算机系统接口）、 IDE ( Integrated Drive Electronics , 集成驱动器电子）等。通过接口模块 1703 , 固态存储设备呈现给主机系统的是一个拥有一定逻辑空间的标准存储设备。固态存储处理器 1704是整个存储设备的控制核心，主要负责接口模块 1703 以及闪存阵列 1706之间的控制信号及数据的传输、 Flash管理、主机逻辑地址到 Flash 物理地址的转换或映射、损耗均衡（将逻辑地址映射到不同的物理地址从而防止单个 Flash被过于集中地操作而提前失效）、坏块管理等。可由软件、硬件、固件或者其组合的多种方式实现固态存储处理器 1704。 1705为单个 Flash 颗粒，多个 Flash 颗粒 1705组成 Flash 阵列 1706。

为提高固态存储设备的读、写速度，可以在固态存储设备中设置诸如 DRAM或 SRAM的随机访问存储器或其他类型的适于高速读 /写操作的存储器，作为向闪存写入数据或从闪存读写数据时的高速緩冲存储器。在存储设备访问过程中，作为一个例子，计算机向存储设备发出 SCSI (小型计算机系统接口）命令，存储设备接收并处理 SCSI命令，依据 SCSI命令所指示的操作执行相应的存储介质读写过程。在这一过程中， SCSI命令并不直接操作高速緩冲存储器。即，高速緩冲存储器对计算机或者用户是 "透明" 的。也有一些存储设备提供了高速緩冲存储器的 "清洗" 机制，计算机或用户可使用预定的命令强制存储设备将高速緩冲存储器中的数据写入到非易失性存储介质（例如，磁盘或者闪存）中。

然而，对高速緩冲存储器的分配和管理将成为固态存储设备上的控制器的工作负担。而且当高速緩冲存储器被完全占用后，如果固态存储设备接收到来自主机系统的新的访问请求，则还需要执行对高速緩冲存储器的替换操作。这样既增加了控制器的复杂度，又会让主机经历在读 /写性能上的颠簸。

在主机与设备之间还可以进行 DMA ( Direct Memory Access ,直接存储器访问）传输。在中国专利文献 CN101221544A中公开了执行 DMA传输的方法和设备。 DM A传输的一个典型过程是分散 /收集（Scatter/Gather ) 操作。分散 /收集操作中，待传输的多个数据块存储在系统（主机）存储器的不连续的多个地址位置。处理器不需要为要从某一源移动到某一目的地的每个数据块对 DMA控制器进行编程的操作。而是，处理器在系统存储器中建立描述符表或描述符链接表。描述符表或描述符链接表中包括一组描述符。每个描述符都描述了数据块移动方向、源地址、目的地地址以及可选的传输的字节数。在一个描述符中不包括传输字节数的情况下，可通过 DMA方式传输约定长度的数据。

中国专利文献 CN 101710252B中公开了避免存储设备意外断电时緩冲存储器中的数据丢失的方案。其中，在存储设备中提供备用电源，当发生意外断电时，由备用电源向存储设备提供临时的电能，用于将緩冲存储器（Cache ) 中的数据转存到闪存中。在美国专利文献 US8031551B2公开了用电容作为存储设备的备用电源的方案，并在运行时检测电容的性能，在检测到电容容量过低时，对电容进行充电。

发明内容

因而，分担存储设备上的控制器的工作负担是有益的。通过将与存储设备的緩冲存储器有关的维护工作转移给主机，既减轻了存储设备的控制器的负载，也向主机提供了更灵活控制存储设备的能力。

然而，半导体技术发展的速度远超过作为备用电源的电容。作为备用电源的电容所提供的能量限制了可在存储设备中使用的緩冲存储器的大小。

根据本发明的第一实施例，提供了一种控制数据传输过程中的中断的方法，用于在信息处理设备和存储设备之间传输数据，所述存储设备包括闪存存储器，该方法包括：所述存储设备接收所述信息处理设备发送的写请求；响应于所述写请求，向所述闪存存储器中写入数据；向所述信息处理设备发送消息，以指示所述写请求的完成，并计算预定时间间隔内向所述信息处理设备发送消息的次数；其中，若所述次数大于预定阈值，则停止向所述信息处理设备发送中断。

在根据本发明的第一实施例中，其中若所述次数不大于预定阈值，则允许向所述信息处理设备发送消息。

在根据本发明的第一实施例中，其中所述信息处理设备可设置所述预定阈值和 / 或所述预定时间间隔。

根据本发明的第二实施例，提供了一种存储设备，包括闪存存储器、控制电路以及接口单元，所述控制电路还包括中断控制器，所述存储设备与信息处理设备可通信地连接；所述接口单元接收信息处理设备发送的写请求；所述控制电路基于所述写请求向所述闪存存储器中写入数据；所述中断控制器向所述信息处理设备发送中断，以指示所述写请求的执行完成；所述中断控制器统计预定时间间隔内向所述信息处理设备发送的中断的次数；所述中断控制器还将所述次数同预定阈值相比较，若所述次数大于预定阈值，则抑制向所述信息处理设备发送中断。

在根据本发明的第二实施例中，其中若所述中断次数不大于预定阈值，则所述中断控制器允许向所述信息处理设备发送中断。

在根据本发明的第二实施例中，其中响应于所述接口单元接收信息处理设备发送的写请求，所述控制电路緩存所述写请求。根据本发明的第三实施例，提供了一种控制数据传输过程中的中断的方法，用于在信息处理设备和存储设备之间传输数据，所述存储设备包括闪存存储器和緩冲存储器，该方法包括：所述存储设备接收所述信息处理设备发送的写请求；基于所述写入请求，将数据写入所述緩冲存储器，并使计数器递增；将所述緩冲存储器中的所述数据取出并写入所述闪存存储器，并使所述计数器递减；若所述计数器小于第一预定阈值，且预定时间间隔内向所述信息处理设备发送消息的次数小于第二预定阈值，则向所述信息处理设备发送指示所述写入请求的执行完成的消息。

在根据本发明的第三实施例中，其中所述计数器不小于第一预定阈值，或者预定时间间隔内向所述信息处理设备发送消息的次数不小于第二预定阈值，则不向所述信息处理设备发送指示所述写入请求的执行完成的消息。

根据本发明的第四实施例，提供了一种存储设备，包括闪存存储器、緩冲存储器、控制电路以及接口单元，所述控制电路还包括中断控制器，所述存储设备与信息处理设备可通信地连接；所述接口单元接收信息处理设备发送的写请求；所述控制电路基于所述写请求，将数据写入所述緩冲存储器，并使计数器递增；所述控制电路将所述緩冲存储器中的所述数据取出并写入所述闪存存储器，并使所述计数器递减；所述中断控制器统计预定时间间隔内向所述信息处理设备发送的指示所述写请求的执行完成的消息的次数；若所述计数器小于第一预定阈值，且所述次数小于第二预定阈值，所述中断控制器向所述信息处理设备发送指示所述写请求执行完成的消息。

在根据本发明的第四实施例中，所述计数器不小于第一预定阈值，或者预定时间间隔内向所述信息处理设备发送消息的次数不小于第二预定阈值，则所述中断控制器不向所述信息处理设备发送指示所述写请求的执行完成的消息。

在本发明的第五实施例中，提供了一种将数据写入存储设备的方法，所述存储设备包括緩冲存储器和闪存存储器，所述存储设备与信息处理设备可通信地连接，所述方法包括：从信息处理设备接收第一写入命令，所述第一写入命令包括要写入的数据、用于所述闪存存储器的地址以及用于所述緩冲存储器的地址；基于所述用于所述緩冲存储器的地址，将所述要写入的数据写入到所述緩冲存储器；基于用于所述闪存存储器的地址和用于所述緩冲存储器的地址，将所述緩冲存储器中的所述要写入的数据，写入到所述闪存存储器。

在本发明的第六实施例中，提供了一种在信息处理设备和存储设备之间进行 D MA传输的方法，所述存储设备包括緩冲存储器和闪存芯片，所述方法包括：接收第一 10请求；为所述第一 10请求分配第一存储单元与第二存储单元；向所述存储设备发送所述第一 DMA描述符，所述第一 DMA描述符包括 DMA主机地址、用于所述存储设备的闪存芯片的地址以及第一用于緩冲存储器的地址与第二用于緩冲存储器的地址，其中，所述第一用于緩冲存储器的地址同所述第一存储单元相对应，所述第二用于緩冲存储器的地址同所述第二存储单元相对应；在所述存储设备和所述信息处理设备之间依据所述第一 DMA描述符进行 DMA传输；接收来自所述存储设备的消息，所述消息指示所述存储设备对第一 DM A描述符已执行完成；释放所述第一存储单元与所述第二存储单元。

在本发明的第七实施例中，提供了一种由与信息处理设备通信的存储设备执行的方法，所述存储设备包括緩冲存储器，所述方法包括：从所述信息处理设备接收第一 DMA描述符命令，所述第一 DMA描述符命令包括第一用于緩冲存储器的地址以及长度信息；在所述存储设备的緩冲存储器中基于所述第一用于緩冲存储器的地址获得第一存储单元，在所述第一存储单元中存储所述长度信息；从所述信息处理设备接收第一 DMA描述符数据，所述第一 DMA描述符数据包括第二用于緩冲存储器的地址；在所述存储设备的緩冲存储器中基于所述第二用于緩冲存储器的地址获得第二存储单元，在所述第二存储单元中记录所述第一存储单元的地址；基于所述第一 DMA 描述符数据，以 DMA传输方式从所述信息处理设备将第一数据写入到所述第二存储单元；基于第二存储单元中记录的所述第一存储单元的地址，访问所述第一存储单元中的长度信息，以确定 DMA操作是否完成。

附图说明

当连同附图阅读时，通过参考后面对示出性的实施例的详细描述，将最佳地理解本发明以及优选的使用模式和其进一步的目的和优点，其中附图包括：

图 1是根据本发明实施例的存储设备的结构框图；

图 2A、 2B是根据本发明实施例的写入命令的示意图；

图 3是根据本发明实施例的存储设备执行写入命令的方法的流程图；图 4是根据本发明实施例的主机的示意图；

图 5是根据本发明实施例的主机执行写入操作的流程图；

图 6是根据本发明实施例的第二写入命令的示意图；

图 7A、 7B是根据本发明实施例的存储设备执行第二写入命令的流程图；图 7C中展示了用于实施图 7A、7B中的执行第二写入命令的存储设备的结构框图；

图 8是根据本发明实施例的主机的软件方框图；

图 9 A是根据本发明实施例的主机创建并执行第二写入命令的流程图；图 9B是根据本发明另一实施例的主机创建并执行第二写入命令的流程图；图 10A是根据本发明的一实施例的在存储设备的緩冲存储器中创建链表的流程图；

图 10B是根据本发明的一实施例的在存储设备的緩冲存储器中创建链表的流程图；

图 10C是根据本发明的一实施例的存储设备利用在緩冲存储器中创建的链表执行 DMA描述符的流程图；

图 11A-11F展示出了与图 10B、图 10C相关联的緩冲存储器的多种状态；图 12是根据本发明的又一实施例的存储设备的结构框图；

图 13是根据本发明又一实施例的存储设备的结构框图；

图 14A是根据本发明的又一实施例的存储设备执行中断抑制的流程图；图 14B是根据本发明的又一实施例的存储设备执行中断抑制的流程图；图 15是根据本发明的又一实施例的存储设备执行中断抑制的流程图；图 16 A是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图；图 16B是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图；图 16C是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图；图 16D是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图；以及

图 17是根据现有技术的固态存储设备的结构框图。

具体实施方式

图 1是根据本发明实施例的存储设备的结构框图。如图 1所示的实施例包括主机 101以及同主机 101相耦合的存储设备 102。主机 101同存储设备 102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如 SATA、 IDE, USB、 PCIE、 SCSI, 以太网、光纤通道、无线通信网络等连接主机 101与存储设备 102。主机 101可以是能够通过上述方式同存储设备相通信的信息处理设备，例如，个人计算机、平板电脑、服务器、便携式计算机、网络交换机、路由器、蜂窝电话、个人数字助理等。存储设备 102包括主机接口 103、控制电路 104、一个或多个闪存芯片 105以及緩冲存储器 106。主机接口 103可适配于通过例如 SATA、 IDE, USB、 PCIE、 SCSI, 以太网、光纤通道等方式与主机 101交换数据。控制电路 104用于控制在主机接口 103、闪存芯片 105以及緩冲存储器 106之间的数据传输，还用于闪存管理、主机逻辑地址到闪存物理地址映射、擦除均衡、坏块管理等。可通过软件、硬件、固件或其组合的多种方式实现控制电路 104。控制电路 104可以是 FPGA ( Field-programmable gate array, 现场可编程门阵列 ) 、 ASIC ( Application Specific Integrated Circuit, 应用专用集成电路）或者其组合的形式。控制电路 104也可以包括处理器或者控制器。

根据本发明的一个实施例，主机 101向存储设备 102发出读出命令或者写入命令。控制电路 104经由主机接口 103接收到该读出命令或写入命令。在附图 2中详细描述了作为例子的第一写入命令 200。

参看图 2A、 2B , 图 2A是根据本发明实施例的写入命令的示意图。写入命令 2 00包括字段 201、 202、 203和 204。字段 201指示该命令为写入命令，字段 202为闪存地址，字段 203为数据，该写入命令 200指示存储设备 102将数据字段 203中的数据基于由字段 202所指示的闪存地址写入闪存芯片 105。字段 204为緩冲存储器地址，存储设备 102接收到该写入命令 200时，先将数据字段 203中的数据基于写入由字段 204所指示緩冲存储器地址写入緩冲存储器 106, 再将数据字段 203中的数据基于由字段 202所指示的闪存地址写入闪存芯片 105。在一个例子中，存储设备 102将数据字段 203中的数据基于写入由字段 204所指示緩冲存储器地址写入緩冲存储器 106 后，再从緩冲存储器 106中读出该数据，继而将该数据写入到闪存芯片 105。将数据写入到緩冲存储器 106的操作，同将存储器 106中的另一数据读出并写入到闪存芯片 105的操作可以并发执行，从而使得主机 101向存储设备 102的写入操作的并发性能得到提升，并且不会显著增加控制电路 104的复杂度，因为控制电路 104无需处理緩冲存储器 106的空间分配任务。在一个实施例中，字段 204中可以是緩冲存储器 106 的完整地址，而在另一个实施例中，字段 204是相对某一基地址的偏移值。在一个实施例中，字段 203中携带要写入闪存 105的数据。而在另一个实施例中，字段 203 中可携带一个指针，该指针指向要写入存储设备 102的数据，而该数据可以存储在主机 101的存储器中，在此情况下，存储设备 102通过随后的 DMA传输过程从主机 1 01获得该数据。在依然另一个实施例中，字段 203可携带一个指针，该指针指向要写入存储设备 102的数据，而该数据可以存储在存储设备 102的緩冲存储器中。字段 202可以是要将数据写入的闪存芯片 105的物理地址或逻辑地址。字段 202也可以是一个指针，指向緩冲存储器 106 , 在其中存储有用于闪存芯片 105的物理地址或逻辑地址。逻辑地址到物理地址的转换过程，可以通过查找地址映射表的方式实现。

所属领域技术人员将容易意识到，写入命令可以具有多种具体编码方式和字段顺序。例如，参看图 2B , 指示写入命令 210的类型是写操作的字段 214可以在写入命令 210的末尾或者其他位置。而在字段 211中携带緩冲存储器地址，在字段 212 中携带数据或指向数据的存放位置的指针。在字段 213中存放闪存地址，或者指向存放闪存地址的指针，闪存地址可以是逻辑地址或物理地址。

图 3是根据本发明实施例的存储设备执行写入命令的方法的流程图。在步骤 30

1 , 存储设备 102从主机 101接收到写入命令 200。存储设备 102的控制电路 104通过主机接口 103接收到写入命令 200后，提取出包含于写入命令 200中的用于指示操作类型为写操作的字段 201 , 用于指示要写入的闪存的地址的字段 202, 用于指示要写入的数据的字段 203 , 以及用于指示緩冲存储器 106的地址的字段 204。在步骤 30

2, 响应于该写入命令 200, 控制电路 104基于字段 204得到用于緩冲存储器 106的地址，并基于字段 203得到要写入的数据，以及将要写入的数据写入到緩冲存储器 1 06中由字段 204所指示的位置。当将数据写入到緩冲存储器 106中后，存储设备 10 2可向主机发送消息以指示写入命令 200的执行完成，虽然数据此时尚未被实际写入到闪存芯片 105之中。以此方式，在主机 101看来，在步骤 302执行完成后，写入命令 200已经执行完成，从而提升了存储设备 102的执行写入命令 200的性能。向主机发送的消息可以包含于存储设备 102向主机 101所发送的中断请求之中，也可以基于主机 101与存储设备 102之间的耦合方式（SATA、 IDE, USB、 PCIE、 SCSI, 以太网、光纤通道、无线通信网络等）而选择适当的其他消息发送方式。在将要写入的数据写入到緩冲存储器 106之后，在控制电路 104的控制下，将由字段 203所指示的要写入的数据，基于由字段 202所指示的闪存地址，写入到闪存芯片 105中（步骤 303 )。当将数据写入到闪存芯片 105中后，存储设备 102也可向主机发送消息以指示写入命令 200的执行完成，特别地，此时主机可以在写入命令 200中再次指定将数据写入该用于指示緩冲存储器 106的地址，而不会因对该地址处的数据的重写而导致数据错误。在一个例子中，如果字段 202所指示的是用于闪存芯片 105的逻辑地址，则将该逻辑地址转换为用于闪存芯片 105的物理地址。逻辑地址到物理地址的转换方式是所属领域技术人员所了解的。在一个例子中，在步骤 303 , 从緩冲存储器 106中重新取得所写入的数据，并将该数据写入到闪存芯片 105。所属领域技术人员将意识到，在控制电路 104的控制下，步骤 302中将数据写入到緩冲存储器 106的操作，与步骤 3 03中将数据写入到闪存存储器 105的操作，可以并行执行。这样，在存储设备 102 中可以同时处理多个写入命令，其中，在一个时刻，基于一个写入命令，控制电路 1 04将第一数据写入到緩冲存储器 106中；而基于另一个写入命令，控制电路 104将存在于緩冲存储器 106中的第二数据写入到闪存芯片 105中。緩冲存储器 106可以是双端口存储器，使得在经由第一端口向緩冲存储器 106写入第一数据的同时，可以从第二端口从緩冲存储器 106读出第二数据。所属领域技术人员可意识到緩冲存储器 1

06的其他实施方式，以支持对多份数据的同时读出和 /或写入操作。

通过在写入命令中携带用于指示緩冲存储器 106的地址的字段 204, 将维护緩冲存储器 106的工作从控制电路 104移除了，并且使主机 101拥有了更灵活控制存储设备 102的能力。

图 4是根据本发明实施例的主机的示意图。图 4是示出了主机 400的软件组成的方框图。主机 400可以是个人计算机、服务器计算机或者其他具有计算能力的设备。主机 400包括一个或多个用户应用程序 401、 402和 403 , 以及操作系统 404。操作系统 404中具有存储设备驱动程序 405。在根据本发明的实施例中，驱动程序 405中包括緩冲区控制块 406 , 用以在主机 400中控制存储设备 102的緩冲存储器 106。緩冲区控制块 406由多个存储单元（411、 412…… 41η ) 组成，緩冲区控制块 406中的每个存储单元（411、 412…… 41η ) 对应于緩冲存储器 106中的一个存储单元，并记录緩冲存储器 106中的对应存储单元的工作状态。在一个实施例中，緩冲区控制块 406 中的存储单元（411、 412…… 41η ) 的每一个，记录緩冲存储器 106中的对应存储单元是空闲的还是已经被占用。在进一步的一个实施例中，在发送给存储设备 102的一个读 /写命令中涉及緩冲存储器中的多个存储单元，例如 2个。在此情况下，将緩冲区控制块 406中的 2个存储单元（411、 412 ) 关联在一起，在存储单元 411、 412中还记录存储单元 411与 412之间的这种关联关系，例如，在存储单元 411中记录指向存储单元 412的一个或多个指针。在依然进一步的实施例中，在存储单元 412中还记录指向存储单元 411的一个或多个指针。

图 5是根据本发明实施例的主机执行写入操作的流程图。当用户应用程序或者其他程序请求执行将数据写入到存储设备的操作时，应用程序或其他程序会发送写请求。图 4中的存储设备驱动程序 405接收该写请求（步骤 501 ) , 该写请求中包括应用程序或其他程序所提供的要写入的数据已经用于存储设备的地址，用于存储设备的地址可以是文件路径及偏移值，并进一步被转换为用于存储设备的逻辑地址。在一个例子中，该逻辑地址是用于存储设备上的闪存芯片的逻辑地址，该写请求要将数据基于该逻辑地址写入到闪存芯片中。在步骤 502, 存储设备驱动程序 405为该写请求分配空闲的緩冲存储器。具体地，遍历緩冲区控制块 406 , 找到其中为空闲状态的存储单元，例如，存储单元 411。存储单元 411为空闲状态，表示在存储设备 102的緩冲存储器 106中的对应存储单元为空闲状态，可以接收写入的数据。

在步骤 503中，存储设备驱动程序 405向存储设备 102发送写命令，在写命令中包括要写入的数据以及用于存储设备 102的地址，在该写命令中还包括同存储单元 411相对应的用于緩冲存储器 106的地址。所属领域技术人员将意识到，有多种方式获得存储单元 411与緩冲存储器 106中的对应存储单元的对应关系。例如，緩冲区控制块 406中有 η个存储单元（ 411、 412…… 41η ) , 而緩冲存储器 106中也包括 η个存储单元，存储单元 411对应于緩冲存储器 106中的第一个存储单元，而存储单元 4 12对应于緩冲存储器 106中的第二个存储单元，以及类似地，存储单元 41η对应于緩冲存储器 106中的第 η个存储单元，使得基于存储单元 411在緩冲区控制块 406 中的位置可计算出緩冲存储器 106中的对应存储单元的地址。依然作为一个例子，还可以在存储单元（411、 412…… 412 ) 中存储緩冲存储器 106中的对应存储单元的地址。在依然另一个例子中，在写命令中携带一个序号，该序号既指示存储单元 411 在緩冲区控制块 406中的位置，又指示在緩冲存储器 106中的对应存储单元的位置。

在步骤 504, 接收到来自存储设备 102的消息。在一个例子中，该消息是中断请求，该中断请求指示在步骤 503中发送的写命令已经执行完毕。如前面所述的，在一个例子中，存储设备 102中的控制电路 104在将写命令中的数据写入到緩冲存储器 106 (特别地，写入到緩冲存储器 106中与緩冲区控制块 406的存储单元 411相对应的存储单元）之后，存储设备即发送中断，指示该写命令执行完成。在一个例子中，控制电路 104将数据写入到闪存芯片 105之后，存储设备 102向主机 101发送中断。在一个例子中，该中断请求中还包括指示步骤 503中发送的写命令相关的緩冲区控制块 406的存储单元的信息。该信息可以是一个或多个存储单元（411、 412 ··· ··· 41η ) 的地址，一个或多个存储单元（411、 412 ··· ··· 41η ) 的序号。

在步骤 505 , 响应于在步骤 504中接收到的该中断请求，并基于该中断请求中所指示的与该写命令相关的緩冲区控制块 406的存储单元的信息，释放与该写命令相关的緩冲区控制块 406的存储单元（ 411、 412…… 41η )。释放存储单元（ 411、 412…… 41η )具体可以是在存储单元（411、 412 ··· ··· 41η ) 中设置緩冲存储器 106中的对应存储单元是空闲状态。

在一个例子中，步骤 503中的写命令涉及緩冲区控制块 406的两个存储单元 41 1与 412, 并且，存储单元 411与 412中分别记录了指向彼此的指针，以表示这两个存储单元 411、 412关联于同一个写命令。在步骤 504中接收到的中断请求中，既可以指示存储单元 411也可以指示存储单元 412。在步骤 505中，基于指示存储单元 4 11与 412之一的指针，可获得两个存储单元 411与 412, 并将其释放。类似地，所属领域技术人员可意识到以此方式还可以在写命令中关联三个或更多的存储单元（411、 412…… 41η ) 。

图 6是根据本发明实施例的第二写入命令的示意图。第二写入命令指示存储设备 102以 DMA方式从主机 101获得数据并写入到闪存芯片 105中。第二写入命令可以是 DMA描述符 600。 DMA描述符 600包括 DMA命令 610以及一个或多个 DMA 数据（ 620、 630 ) 。 DMA命令 610包括字段 611 , 用于指示 DMA方式，即该 DMA 描述符 600指示的操作，其可以为闪存读、写、擦除或者其他操作。字段 612指示存储设备的逻辑地址。字段 613指示该 DMA描述符 600的长度，即该 DMA描述符 60 0所包括的 DMA数据（ 620、 630 ) 的个数，其可以为 1个或多个。字段 614指示緩冲存储器 106的地址。 DMA数据 620、 630分别包括字段 621、 631 , 用于指示 DMA 传输中的主机地址。 DMA数据 620、 630还分别包括字段 622、 632, 用于指示緩冲存储器 106的地址。

DMA命令 610中的字段 612的存储设备的逻辑地址可用于 DMA数据 620、 63 0。在 DMA描述符 600中仅包括一个 DMA数据 620的情况下，存储设备 102根据字段 621指示的主机地址和字段 622指示的緩冲存储器地址，在主机 101和存储设备 1 02之间发起 DMA传输，并最终将接收到的数据存储到由字段 612所指示的闪存芯片 105中。在 DMA描述符 600包括 DMA数据 620与 630的情况下，存储设备 102将根据 DMA数据 620而执行 DMA传输所得的数据，最终存储在由字段 612所指示的闪存芯片 105中，而存储设备 102还将根据 DMA数据 630而执行 DMA传输所得的数据，最终存储在由字段 612加上一预定偏移值所指示的闪存芯片 105中。换句话说， DMA描述符 600可以指示在主机 101和存储设备 102之间的多次 DMA传输，每次 DMA传输同 DMA数据 620、 630中的一个相对应，每次 DMA传输中传输相同数量的数据（例如 4K字节），并且 DMA数据 620与 DMA数据 630所对应的 DMA传输的存储设备的逻辑地址是连续的（例如，相距预定的偏移值，该偏移值可以与 DMA 传输的数据量相对应）。这样，可以在 DMA描述符 600中仅携带一个存储设备逻辑地址（字段 612 )。而 DMA数据 620与 DMA数据 630所对应的 DMA传输的两个 D MA主机地址（字段 621、 631 ) 可以是不连续的，这样可以支持分散 -收集（ Scatter- Gather ) 方式的 DMA传输。

在对应于 DMA数据 620的 DMA传输中，将来自字段 621所指示的 DMA主机地址的数据，写入到字段 622所指示的緩冲存储器 106中，继而再写入到闪存芯片 1 05中。在对应于 DMA数据 630的 DMA传输中，将来自字段 631所指示的 DMA主机地址的数据，写入到字段 632所指示的緩冲存储器 106中，继而再写入到闪存芯片 105中。

字段 614是可选的。在字段 614所对应的緩冲存储器地址处，作为一个例子，可保存字段 613所指示的 DMA描述符 600的长度。从而可以记录 DMA多个数据 62 0、 630所对应的 DMA传输有多少已经得到执行，或者有多少尚未被执行。对于 DM A描述符 600, 当其全部 DMA数据 620、 630所对应的 DMA传输均已执行完毕后，例如，所对应的数据均写入到闪存芯片 105中后，存储设备 102向主机 101发送中断，以指示对 DMA描述符 600的执行完成。这样，对于 DMA描述符 600 , 虽然其对应于 2次 DMA传输过程，但仅向主机 101发送一次中断。减少中断请求次数，将有助于降低主机 101的工作负荷。

图 7A、 7B是根据本发明实施例的存储设备执行第二写入命令的流程图。第二写入命令可以是如图 6所示的描述符 600。参看图 7A, 在步骤 701 , 存储设备 102 接收 DMA描述符 600。在 DMA描述符 600中包括用于主机的地址（例如， DMA主机地址 621、 631 ) , 用于闪存芯片 105的地址（例如，存储设备逻辑地址 612 ) 以及用于緩冲存储器 106的地址（例如，緩冲存储器地址 622、 632 ) 。虽然在图 6中的 DMA描述符 600包括 DMA命令 610、 DMA数据 620、 630 , 但这仅是为了清楚表达的目的。 DMA命令 610、 DMA数据 620、 630也可以组合在一起。存储设备 102从 DMA描述符 600中提取出用于主机的地址，用于闪存芯片 105的地址以及用于緩冲存储器 106的地址。

在步骤 702,存储设备 102基于用于主机的地址和用于緩冲存储器的地址，以 D MA传输方式从主机 101将数据写入到緩冲存储器 106。在步骤 703 , 基于用于闪存存储器的地址和用于緩冲存储器，将在步骤 702中写入到緩冲存储器中的数据，写入到闪存芯片 105。

在一个例子中，在步骤 702, 将数据写入到緩冲存储器 106之后，向主机 101 发送中断，以指示对 DMA传输的执行完成。如果 DMA描述符 600中仅包括这一次 DMA传输（例如， DMA描述 600仅包括 DMA命令 610与 DMA数据 620 ) , 则该中断也表示对 DMA描述符 600的执行完成。在一个例子中，在步骤 703 , 将数据写入到闪存芯片 105之后，向主机 101发送中断，以指示对 DMA传输的执行完成。

参看图 7B , 其示出了对包含多个 DMA数据（ 620、 630 ) 的 DMA描述符 600 的更详细的处理过程。在步骤 711 , 存储设备 102接收 DMA描述符 600, DMA描述符 600包括 DMA命令 610、 DMA数据 620以及 DMA数据 630。

在步骤 712, 基于 DMA描述符 600, 将 DMA数据 620变换为第一 DMA ^：指令，将 DMA数据 630变换为第二 DMA微指令。第一 DMA微指令中包括 DMA主机地址 621和緩冲存储器地址 622。基于第一 DMA微指令，还可以获得与其对应的存储设备的逻辑地址 612、 DMA操作类型以及 DMA描述符长度 613。该存储设备的逻辑地址 612和 DMA操作类型可以是第一 DMA 指令的一部分，也可以是存储在緩冲存储器 106中，并通过在第一 DMA微指令中的索引来访问，还可以通过将第一 DMA微指令放置在特定的操作队列（读、写、擦除、其他）中，以标识第一 DMA 微指令的操作类型。

作为依然另一个例子，对于第一 DMA微指令，根据緩冲存储器地址 622与一预定的偏移值得到存储在緩冲存储器 106中的指针，基于该指针，获得存储设备的逻辑地址 612和 /或 DMA描述符长度 613。通过类似的方式，对于第二 DMA微指令，根据緩冲存储器地址 632与一预定偏移值得到存储在緩冲存储器 106中的指针，基于该指针，获得存储设备的逻辑地址 612和 /或 DMA描述符长度 613。

在优选的实施例中，基于緩冲存储器地址 614, 将 DMA描述符长度 613存储在緩冲存储器 106中，其中 DMA描述符长度等同于 DMA描述符 600中的 DMA数据的个数（或者 DMA描述符 600中的 DMA命令与 DMA数据的总计个数，从中可以得到 DMA数据的个数），并通过在第一 DMA微指令中的索引来访问 DMA描述符长度 613。这样，第一 DMA ^敫指令与第二 DMA ^敫指令的执行顺序变得不重要。每执行一个 DMA微指令，将緩冲存储器 106中的 DMA描述符长度递减（例如，减 1 或减去单位长度），当緩冲存储器 106中的 DMA描述符长度变为 0时，表示对该 D MA描述符 600的所有 DMA操作全都执行完成。

在步骤 713 , 对于第一 DMA微指令，基于 DMA主机地址 621和緩冲存储器地址 622, 以 DMA传输方式将数据写入到相应緩冲存储器 106中。

在步骤 714, 对于第二 DMA微指令，基于 DMA主机地址 631和緩冲存储器地址 632, 以 DMA传输方式将相应数据写入到緩冲存储器 106中。

在步骤 715 , 向主机发送中断，以指示对 DMA描述符 600的操作完成。

在一个例子中，步骤 713 , 还包括将同第一 DMA微指令相对应的写入到緩冲存储器 106中的数据，基于存储设备逻辑地址 612, 写入到闪存芯片 105中。步骤 714 还包括将同第二 DMA微指令相对应的写入到緩冲存储器 106中的数据，基于存储设备逻辑地址 612加上预定偏移值的和，写入到闪存芯片 105中。

在优选的实施例中，在步骤 713、 714中，将相应数据写入到緩冲存储器 106中之后，还基于在第一、第二微指令中的索引，访问存储在緩冲存储器中的 DMA描述符长度 613 , 并将 DMA描述符长度 613递减（例如，减 1或减去单位长度）。这样，当该 DMA描述符长度 613变为 0时，意味着对 DMA描述符 600的操作完成。以此方式，可以在存储设备 102中同时处理多个 DMA描述符 600, 并且第一 DMA ^敫指令与第二 DMA 指令的执行顺序也是不重要的。还可以釆用其他方式来识别 DMA 描述符 600中的多个 DMA数据均被执行。例如，在緩冲存储器或寄存器中为每个 D MA描述符 600的每个 DMA数据提供标志，每当一个 DMA数据（ DMA微指令）被执行后，将相应的标志置位。还可以顺序执行 DMA描述符 600中的每个 DMA数据 ( DMA微指令），当最后一个 DMA数据（ DMA微指令）被执行后，意味着对该 D MA描述符 600的执行完成。

在依然另一个实施例中，当 DMA描述符 600中的每一个 DMA ^敫指令被执行后，向主机 101发送中断，并由主机驱动程序来分析对 DMA描述符 600的执行是否已完成。分析方法同上面所描述的存储设备 102中识别 DMA描述符 600中的多个 DMA 数据是否均被执行的过程相类似。

图 7C中展示了用于实施图 7A、 7B中的执行第二写入命令的存储设备的结构框图。图 7C中，主机 101包括 PCIE控制器 721和主机存储器 722。主机存储器 722 可以是随机访问存储器（ RAM ) , PCIE控制器 721用于同存储设备经由 PCIE总线进行通信。存储设备 102中包括 PCIE接口 731、 DMA指令分析器 732、微指令 FIF 0 (先进先出緩冲器） 733、 DMA写操作控制器 734、 DMA写接口 735、逻辑地址到物理地址转换电路 736、 Flash接口控制器 737、闪存芯片 105以及緩冲存储器 106。

PCIE接口 731接收主机 101通过 PCIE控制器 721发送的 DMA描述符 600。主机 101与存储设备 102之间的连接不限于 PCIE方式，还可以通过 SATA、 IDE, US B、 PCIE, SCSI, 以太网、光纤通道等连接主机 101与存储设备 102。 DMA指令分析器 732将 PCIE接口 731接收到的 DMA描述符 600变换为 DMA微指令。对于如图 6所示的 DMA描述符 600, 其中包括 DMA数据 620和 DMA数据 630, 则 DMA 指令分析器将其变换为对应于 DMA数据 620的第一 DMA 指令和对应于第二 DM A数据 630的第二 DMA微指令。第一 DM A微指令与第二 DM A微指令的结构已在上文中详细介绍。 DMA指令分析器 732还从 DMA描述符 600的 DMA命令 610中提取出 DMA描述符长度，并对其加以保存，可以保存在緩冲存储器 106、一个寄存器或者类似物中。 DMA描述符长度指示了 DMA描述符 600所包括的 DMA数据的数量，也指示了从该 DMA描述符 600所得到的 DMA微指令的个数。 DMA指令分析器 732将第一 DMA 指令与第二 DMA ^：指令存储在^:指令 FIFO 733中。

微指令 FIFO 733能够緩存 DMA微指令，并按照先进先出的方式向 DMA写操作控制器 734提供 DMA微指令。虽然这里仅以写操作为例，描述了将与 DMA写操作对应的 DMA微指令緩存在微指令 FIF0733中，所属领域技术人员将意识到可以将与 DMA读操作对应的 DMA微指令同与 DMA写操作对应的 DMA微指令混合緩存在^:指令 FIF0733。还可以将^:指令 FIF0733配置为两部分或多个部分，其中一部分专用于存储与 DMA读操作对应的 DMA ^:指令，而将另一部分专用于存储与 DMA 写操作对应的 DMA微指令。

对于与 DMA写操作对应的 DMA微指令，例如，前面所提到的第一 DM A微指令与第二 DMA微指令， DMA写操作控制器 734基于这些 DMA微指令来执行 DMA 写操作。如同前面所提到的，第一 DMA ^敫指令中包括， DMA主机地址 621和緩冲存储器地址 622。DMA写操作控制器 734利用 DMA主机地址 621和緩冲存储器地址 622,通过 DMA写接口 735在主机 101和存储设备 102之间发起 DMA写操作，将存储在 DMA主机地址 621处的数据，传输到緩冲存储器地址 622所指示的位置，所传输的数据可以具有预定的长度（例如 4K字节）。对于第二 DMA微指令， DMA写操作控制器 734执行类似的操作，将存储在 DMA主机地址 631处的数据，传输到緩冲存储器地址 632所指示的位置。

从第一 DMA微指令和第二 DMA微指令可获得用于各自的存储设备的逻辑地址。在逻辑地址到物理地址转换电路 736 , 为每条 DMA微指令的存储设备的逻辑地址转换为用于闪存芯片 105的物理地址。对于每一条 DMA微指令， Flash接口控制器 737将写入到緩冲存储器 106的数据，基于逻辑地址到物理地址转换电路 736所提供的物理地址，写入到闪存芯片 105中。

Flash接口控制器 737还基于在第一、第二微指令中的索引，访问所保存的从 D MA描述符 600的 DMA命令 610中提取出 DMA描述符长度，并将 DMA描述符递减（例如，减 1或减去单位长度）。这样，当该 DMA描述符长度变为 0时，意味着对 DMA描述符 600的操作完成。继而，可向主机发送中断，以指示对 DMA描述符 600的操作完成。在一个例子中， DMA写操作控制器也访问所保存的 DMA描述符长度，并确定是否已将与 DMA描述符 600相对应的所有数据均写入到緩冲存储器 106 中，并向主机发送指示所有数据已写入到緩冲存储器 106的中断。

图 8是根据本发明实施例的主机的软件方框图。图 8是示出了主机 800的软件的方框图，其同图 4中展示的主机的软件方框图相类似。不同之处在于，图 8中的緩冲区控制块 406中还包括 10请求链表 801。 10请求链表 801是利用緩冲区控制块 40 6中的存储单元（411、 412…… 41η )组成的链表。 10请求链表 801可以是单向链表、双向链表或循环链表。在生成如图 6所示的 DMA描述符 600时，对于一个 DMA描述符 600 ,创建一个与之相对应的 10请求链表 801 , 其中包括分别与 DMA命令 610、 DMA数据 620、 DMA数据 630分别相对应的存储单元（811、 812、 813 ) 。需要指出的是，存储单元（811、 812、 813 )是緩冲区控制块 406的存储单元（411、 412…… 41η )中的三个存储单元，并通过设置相应的指针，形成 10请求链表 801。在图 8中，将存储单元（811、 812、 813 ) 与存储单元（411、 412…… 41η )分开展示，仅仅是为了清楚地描述的需要。

图 9 Α是根据本发明实施例的主机创建并执行第二写入命令的流程图。在一个实施例中，步骤 901 , 由主机的存储设备驱动程序 405接收 10请求。该 10请求指示将分散在主机存储器的不同物理地址的多个数据块写入到存储设备 102中，为此将在主机与存储设备之间执行分散 -收集 DMA操作。下面将以举例的方式描述主机向存储器写入数据的操作过程。

在步骤 902, 结合图 8 , 从緩冲区控制块 406中取出一个空闲状态的存储单元，例如存储单元 411。

在步骤 904, 根据 10请求的内容，创建 DMA描述符 600的 DMA命令 610, 填充 DMA命令 610中的 DMA方式字段 611 (在该例子中，是写操作）、存储设备逻辑地址字段 612 (从 10请求中可获得该信息）、 DMA描述符长度字段 613 (从 10 请求中可获得该信息）以及緩冲存储器地址字段 614 (与步骤 902中所分配的存储单元 411相对应）。继而将所创建的 DMA命令 610发送给存储设备 102。并将存储单元 411作为用于该 10请求的 10请求链表 801的起始节点（例如存储单元 811 ) 。创建 10请求链表 801 , 用于在存储设备 102执行完 DMA描述符 600之后，将所占用的存储单元归还给緩冲区控制块 406 , 并就该 10请求的执行完成通知应用软件或其他上层软件。为此目的，在一个例子中，还在存储单元 411中存储对应于该 10请求的指针。基于 DMA描述符长度，还可获得 DMA数据部分的剩余长度。在生成第一个 DMA数据之前， DMA数据部分的剩余长度是 DMA描述符 600中的 DMA数据（ 62 0、 630 ) 的个数，作为一个例子，其为 DMA描述符长度减 1。

在步骤 906 , 从緩冲区控制块 406中取出一个空闲状态的存储单元，例如，存储单元 412。根据 10请求的内容，创建 DMA描述符 600的 DMA数据 620, 填充 D MA数据 620中的 DMA主机地址字段 621 (从 10请求中可获得该信息）以及緩冲存储器地址 622 (与所分配的存储单元 412相对应，例如，存储单元 412在緩冲区控制块 406中的偏移值或序号）。继而将所创建的 DMA数据 620发送给存储设备 102。并将存储单元 412作为用于该 10请求的 10请求链表 801的节点（例如存储单元 812 )。

在步骤 908 , 将 DMA数据部分剩余长度递减，得到 DMA描述符 600中尚未发送给存储设备的 DMA数据的个数。

在步骤 909 , 如果 DMA数据部分的剩余长度为 0, 则表示 DMA描述符 600的生成已经完成，进而在步骤 910存储设备驱动程序 405将等待存储设备 102返回的表示 DMA描述符 600的处理已经完成的中断，并依据该中断找到与之对应的 10请求链表 801 , 以及将 10请求链表 801中的存储单元（ 811、 812 ) 释放。换句话说，将由 10请求链表 801中的存储单元（811、 812 ) 的状态设置为空闲，从而使得通过緩冲区控制块 406可以获知存储单元 411、 412的状态为空闲。在一个例子中，在 DM A描述符 600指示读操作，且主机 101的 CPU包括高速緩冲存储器的情况下，还通知同 DMA描述符 600的 DMA主机地址（ 621、 631 )相关联的 CPU高速緩冲存储器执行一致性处理，以反映出 DMA主机地址（ 621、 631 ) 处的数据可能因读 DMA读操作而发生变化。在一个例子中，存储设备 102返回的中断中包括指示 10请求链表 801中的多个存储单元（811、 812 ) 之一（或者緩冲存储器地址 622、 632之一）的内容，依据该内容，通过 10请求链表 801将存储单元（ 811、 812 ) 释放。

在步骤 909 , 如果 DMA数据部分的剩余长度大于 0, 则表示 DMA描述符 600 的生成尚未完成，还需要为 10请求生成一个或多个 DMA数据，那么处理将返回到步骤 906并重复执行步骤 906、 908和 909。

图 9B是根据本发明另一实施例的主机创建并执行第二写入命令的流程图。在该实施例中，将緩冲区控制块 406中的空闲存储单元进一步组织为空闲存储单元池，以有助于 DMA描述符 600的创建过程。通过将緩冲区控制块 406中状态为空闲的存储单元（411、 412 ··· ··· 41η ) 组织成链表来形成空闲存储单元池。当需要从緩冲区控制块 406中获得空闲存储单元时，可以从空闲存储单元池中取出存储单元，从而省去了在緩冲区控制块 406中查找空闲存储单元的开销。在一个实施例中，步骤 921 , 由主机的存储设备驱动程序 405接收 10请求。同图 9A相类似，该 10请求指示将分散在主机存储器的不同物理地址的多个数据块写入到存储设备 102中，为此将在主机与存储设备之间执行分散 -收集 DMA操作。

在步骤 922, 根据 10请求的内容，计算出用于与相同该 10请求相对应的 DMA 描述符的长度（例如， DMA命令以及 DMA数据的个数）。注意到在图 9A公开的实施例中，是在步骤 904创建 DMA命令 610的过程中获得 DMA描述符长度，所属领域技术人员将意识到各个步骤并非必然以本实施例中所公开的顺序执行。

在步骤 923 , 判断空闲存储单元池中是否为空。如果空闲存储单元池非空，即緩冲区控制块 406中存在处于空闲状态的存储单元，则进行到步骤 924, 并从空闲存储单元池中取出一个空闲存储单元（例如存储单元 411 )。如果空闲存储单元池为空，意味着緩冲区控制块 406中没有空闲的存储单元。则在步骤 925 , 等待空闲存储单元池被更新，以出现空闲的存储单元。当 DMA描述符的执行完成后，与之相关的存储单元会被释放，从而在空闲存储单元池中出现空闲的存储单元。后面对此会详细介绍。

在步骤 926 , 确定当前要生成用于 DMA描述符 600的 DMA命令字段还是 DM A数据字段。一般而言， DMA描述符 600包括一个 DMA命令和一个或多个 DMA数据。当要生成 DMA命令时，处理转向步骤 927 , 并根据 10请求的内容，创建 DMA 描述符 600的 DMA命令 610, 填充 DMA命令 610中的各个字段（ 611、 612、 613、 614 )。在一个例子中，还在存储单元 411中存储对应于该 10请求的指针，以便在该 10请求的执行完成后，可识别该 10请求并通知应用软件或其他上层软件。当要生成 DMA数据时，处理转向步骤 928 , 并根据 10请求的内容，创建 DMA描述符 600的 DMA数据 620 , 填充 DMA数据 620的各个字段（621、 622 ) 。

接下来，在步骤 929, 将所生成的 DMA命令或 DMA数据发送给存储设备 102。并在步骤 930 , 将在步骤 924中获得的存储单元 411设置在 10请求链表 801中。作为一个例子，第一个进入到 10请求链表 801的存储单元，将作为 10请求链表 801 的头节点，但是，也将意识到当 10请求链表 801被组织为环形链表时，其中并不存在 "头节点" 。在步骤 930 , 还将 DMA描述符长度递减。

在步骤 931 , 如果 DMA描述符长度为 0, 意味着 DMA描述符 600的生成已经完成，进而在步骤 932存储设备驱动程序 405将等待存储设备 102返回的表示 DMA 描述符 600的处理已经完成的中断，并依据该中断找到与之对应的 10请求链表 801 , 以及将 10请求链表 801中的存储单元（ 811、 812 )释放。换句话说，将由 10请求链表 801中的存储单元（811、 812 ) 的状态设置为空闲，从而使得通过緩冲区控制块 4 06可以获知存储单元 411、 412的状态为空闲，并将存储单元 411、 412放入空闲存储单元池中。在一个例子中，存储设备 102返回的中断中包括指示 10请求链表 801 中的多个存储单元（ 811、 812 ) 之一的内容，依据该内容，通过 10请求链表 801将存储单元（ 811、 812 ) 释放。

在步骤 931 , 如果 DMA描述符长度大于 0, 则表示 DMA描述符 600的生成尚未完成，还需要为 10请求生成一个或多个 DMA数据，那么处理将返回到步骤 923 并重复执行步骤 923-931。

上面结合图 9A、 9B描述了 DMA描述符 600的生成过程。 DMA描述符 600用于在分散-收集 DMA中描述要执行的多个 DMA操作，该多个 DMA操作的数据来源于存储在连续或不联系的存储空间中。所属领域技术人员将容易意识到， DMA描述符 600的生成方式包括但不限于上面图 9A、 9B中描述的具体方式。

图 10A是根据本发明的实施例的在存储设备的緩冲存储器中创建链表的流程图。在如图 7A-7C所公开的存储设备处理 DMA描述符 600的过程中，将 DMA描述符 600转换为一个或多个微指令。在进一步的实施例中，为了有效处理一个或多个微指令之间的关联关系（例如，这些微指令均同 DMA描述符 600相关联），存储设备 102响应于主机 101所传输的 DMA描述符 600 , 还在緩冲存储器 106中建立链表，该链表将对应于同一 DMA描述符 600的多个微指令关联起来。

如图 10A所示，在步骤 1002, 主机 101向存储设备 102发送 DMA描述符 60 0。 DMA描述符 600包括 DMA命令 610与 DMA数据 620、 630。前面已经结合图 9 A与图 9B而描述了主机 101向存储设备 102发送 DMA描述符 600的过程的例子。还应当意识到，在存储设备的緩冲存储器中创建链表，将有助于存储设备对 10操作的执行，特别是对多个 10操作的并发 /乱序执行，多个 10操作可通过访问各自的链表而关联在一起。这样不具备关联关系的 10操作可以在存储设备中并发执行。因而，还可以响应除 DMA命令之外的其他类型的 10命令或其他命令，以在存储设备中创建链表。

在步骤 1004, 判断所接收到的是 DMA命令 610还是 DMA数据 620、 630。如果接收到 DMA命令 610 , 在步骤 1006 , 从其中的緩冲存储器地址字段 61 0中提取出用于该 DMA命令 610的緩冲存储器地址，并基于该緩冲存储器地址，为该 DMA命令 610在緩冲存储器 106中分配存储空间。接下来，在步骤 1008 , 保存为该 DMA命令 610所分配的緩冲存储器地址，用来在为 DMA数据 620、 630分配緩冲存储器地址时使用。

如果在步骤 1004判断出所接收到的是 DMA数据 620 , 则在步骤 1010 , 从 D MA数据 620的緩冲存储器地址字段 622从提取出用于该 DMA数据 620的緩冲存储器地址，并基于该緩冲存储器地址，为该 DMA数据 620在緩冲存储器 106中分配存储空间。并在步骤 1012中，在为该 DMA数据 620所分配的緩冲存储器的存储空间中，存储在步骤 1008中保存的 DMA命令 610的緩冲存储器地址。这样，在緩冲存储器 106中，为 DMA命令 610和 DMA数据 620所分配的存储空间形成了链表，其中为 DMA命令 610所分配的存储空间是链表的头节点，为 DMA数据 620所分配的存储空间连接到链表的头节点。

在 DMA描述符 600还包括 DMA数据 630的情况下，通过步骤 1010和步骤 1012, 基于 DMA数据 630中的緩冲存储器地址 632为 DMA数据 630在緩冲存储器 106中分配存储空间，并在为 DMA数据 630所分配的緩冲存储器的存储空间中，保存 DMA命令 610的緩冲存储器地址。所属领域技术人员将意识到，也可以在为 DM A数据 630所分配的緩冲存储器 106的存储空间中，保存用于 DMA数据 620的緩冲存储器地址，从而形成不同类型的链表。在其他例子中，将緩冲存储器 106中为 DM A命令 610、 DMA数据 620、 630所分配的存储空间创建为循环链表或双向链表。

上面结合图 7A、 7B、 7C已经描述了存储设备 102基于 DMA数据（ 620、 63 0 ) 生成 DMA 指令，并保存在指令 FIFO 733中。 DMA数据（ 620、 630 ) 生成 DMA 指令的操作可以发生于步骤 1012之后，并在 DMA 指令中携带为 DMA数据（ 620、 630 ) 所分配的緩冲存储器地址。

图 10B是根据本发明的一实施例的在存储设备的緩冲存储器中创建链表的流程图。同图 10A所提供的实施例相比，图 10B的实施例中，还将与 DMA描述符的处理或执行相关的信息存储在所创建的链表中。图 10C是根据本发明的一实施例的存储设备利用在緩冲存储器中创建的链表执行 DM A描述符的流程图。图 11 A- 11 F展示出了与图 10B与图 10C相关联的緩冲存储器的多种状态。在图 11A-11F中， 1100 指示緩冲存储器 106中的存储空间。

具体地，在步骤 1020, 主机 101向存储设备 102发送 DMA描述符 600。在步骤 1022, 判断所接收到的是 DMA命令 610还是 DMA数据 620、 630。如果接收到 DMA命令 610 , 在步骤 1024, 从緩冲存储器地址字段 610中提取出緩冲存储器地址，并基于该緩冲存储器地址，为该 DMA命令 610在緩冲存储器 106中分配存储空间。参看图 11A, 为 DMA命令 610分配存储空间 1101。以及还从 DMA命令 610中提取出 DMA描述符长度字段 613 ,从 DMA描述符长度 613可以得到该 DMA描述符 600的 DMA数据部分的长度 (例如， DMA描述符长度减 1 ) 。接下来，在步骤 1026 , 保存为该 DMA命令 610所分配的緩冲存储器地址，用来在为 D MA数据 620、 630分配緩冲地址时使用。并且，将 DMA数据部分的长度记录在为该 DMA命令 610所分配的緩冲存储器中。参看图 11A,在存储空间 1101中保存了 D MA数据部分的长度（在这个例子中， DMA数据部分的长度为 2 ) 。

如果在步骤 1022判断出所接收到的是 DMA数据 620 , 则在步骤 1028 , 从 D MA数据 620的緩冲存储器地址字段 622从提取出用于该 DMA数据 620的緩冲存储器地址，并基于该緩冲存储器地址，为该 DMA数据 620在緩冲存储器 106中分配存储空间。参看图 11B , 为 DMA数据 620分配存储空间 1112。并在步骤 1030中，在为该 DMA数据 620所分配的緩冲存储器的存储空间 1112中，存储在步骤 1026中保存的 DMA命令 610的緩冲存储器地址。这样，在緩冲存储器 106中，为 DMA命令 610和 DMA数据 620所分配的存储空间（ 1101与 1112 ) 形成了链表，其中为 DMA 命令 610所分配的存储空间 1101是链表的头节点，为 DMA数据 620所分配的存储空间 1112连接到链表的头节点。还在存储空间 1112中存储同 DMA数据 620相对应的 DMA主机地址。

在 DMA描述符 600还包括 DMA数据 630的情况下，通过步骤 1028和步骤 1030, 基于 DMA数据 630中的緩冲存储器地址 632为 DMA数据 630在緩冲存储器 106中分配存储空间 1123 (参看图 11C ) , 并在存储空间 1123中，保存 DMA命令 6 10的緩冲存储器地址。以及还在存储空间 1123中存储同 DMA数据 630相对应的 D MA主机地址。

因而，在緩冲存储器 106中形成了同 DMA描述符 600相对应的链表，其中存储空间 1101是链表的头节点，存储空间 1112和 1123是链表的节点，并指向该链表的头节点。所属领域技术人员将意识到，也可以在为 DMA数据 630所分配的緩冲存储器 106的存储空间 1123中，保存用于 DMA数据 620的緩冲存储器地址，从而形成不同类型的链表。在其他例子中，将緩冲存储器 106中为 DMA命令 610、 DMA 数据 620、 630所分配的存储空间创建为循环链表或双向链表。

图 10C是根据本发明的一实施例的存储设备利用在緩冲存储器中创建的链表执行 DMA描述符的流程图。上面结合图 7A、 7B、 7C已经描述了存储设备 102基于 DMA数据（ 620、 630 )生成 DMA 指令，并保存在指令 FIFO 733中。在存储设备 102对 DMA微指令的执行中，在一个例子中，利用在緩冲存储器 106中的链表。在 DMA微指令中，包括緩冲存储器地址，通过该緩冲存储器地址，可以获得为同该 DMA微指令相对应的 DMA数据所分配的緩冲存储器 106中的存储空间，进而可以获得与该 DMA数据所对应的 DMA主机地址以及与该 DMA数据所对应的 DMA描述符中的 DMA数据部分长度或 DMA数据的个数。

在下面的描述中，将对应于 DMA数据 620的 DMA微指令用第一 DMA微指令指示，将对应于 DMA数据 630的 DMA 指令用第二 DMA 指令指示。

在步骤 1040, 从微指令 FIF0733中获得将第一 DMA微指令。

在步骤 1042, 第一 DMA微指令中包括为 DMA数据 620所分配的緩冲存储器 106的存储空间 1112的地址，并从存储空间 1112中获得 DMA主机地址。该 DM A主机地址是由 DMA数据 620中的 DMA主机地址字段 621所提供的。基于 DMA 主机地址，在主机 101和存储设备 102之间进行 DMA传输，将主机 101的该 DMA 主机地址处的预定长度（例如， 4KB ) 的数据，以 DMA方式传输到存储设备 102的緩冲存储器中。对于第二 DMA微指令，执行类似的操作，将主机 101的由 DMA数据 630的 DMA主机地址字段 632所提供的 DMA主机地址处的数据，以 DMA方式传输到存储设备 102的緩冲存储器的为 DMA数据 632所分配的存储空间 1123处。在图 11D中，示出了执行完第一 DMA 指令与第二 DMA 指令后，存储了以 DM A方式传输的数据的存储空间 1112和存储空间 1123。

在步骤 1044 , 继续对第一 DM A微指令加以执行。通过第一 DM A微指令中的存储空间 1112的地址，从存储空间中取出预定长度的数据，该数据是在步骤 1042 中，通过 DMA操作从主机 101传输到緩冲存储器 106的存储空间 1112的。并通过闪存接口控制器（例如，图 7C中的 Flash接口控制器 737 ) 将该数据基于第一 DMA 微指令中所包括的用于闪存存储器的地址，写入到闪存芯片 105。该用于闪存存储器的地址是通过 DMA命令 610中的存储设备逻辑地址字段 612所得到的。对第二 DM A微指令以类似的方式加以执行。通过第二 DMA微指令中包括的存储空间 1123的地址，从存储空间中取出预定长度的数据，并将该数据通过闪存接口控制器，基于第二 DMA 指令中所包括的用于闪存存储器的地址，写入到闪存芯片 105。第二 DM A微指令中所包括的用于闪存存储器的地址，是通过 DMA命令 610中的存储设备逻辑地址字段 612加上预定值（例如对应于 DMA传输的数据的长度，在该例子中，是 4KB ) 所得到的。在一个例子中，将 DMA命令 610中的存储设备逻辑地址转换为存储设备的物理地址，并基于该物理地址将数据写入到闪存芯片 105中。从存储设备的逻辑地址到物理地址的映射过程，是所属领域技术人员所熟知的。

在步骤 1046 , 继续对第一 DM A微指令加以执行。通过第一 DM A微指令中的存储空间 1112的地址，获得为 DMA命令 610所分配的存储空间 1101的地址，并在存储空间 1101中获得 DMA数据部分长度，以及将存储 1101中存储的 DMA数据部分长度递减（例如，减 1或者减去单位长度）。参看图 11E, 对于第一 DMA ^敫指令，将存储空间 1101中的 DMA数据部分长度递减后，其值由 2变为 1。并且，存储空间 1112中不再保存存储空间 1101的地址，用于表明对 DMA数据 620的执行已经完成。在步骤 1048 , 由于 DMA数据部分的长度不为 0 , 意味着对 DMA描述符 600 的操作尚未完成，因为其还包含另一个 DMA数据 630, 此时，不进行进一步的处理。

当第二 DMA微指令在步骤 1046被执行时，通过第二 DM A微指令中的存储空间 1123的地址，获得为 DMA命令 610所分配的存储空间 1101的地址，并在存储空间 1101中获得 DMA数据部分长度，以及将存储 1101中存储的 DMA数据部分长度递减（例如，减 1或者减去单位长度）。参看图 11F, 对于第二 DMA ^敫指令，将存储空间 1101中的 DMA数据部分长度递减后，其值由 1变为 0。并且，存储空间 1 123中不再保存存储空间 1101的地址，用于表明对 DMA数据 630的执行已经完成。

此时，当第二 DMA描述符在步骤 1048被执行时，由于 DMA数据部分的长度为 0 , 意味着对 DMA描述符 600的执行已经完成。接下来，在步骤 1050 , 向主机 101发送中断，以指示对 DMA描述 600的执行已经完成。

再次参看图 11F, 存储空间 1112与 1123均不再保存存储空间 1101的地址。存储空间 1101中的 DMA数据部分长度的值为 0。在此情况下，意味着对 DMA描述符 600的执行已经完成，对存储空间 1101、 1112与 1123均不会再加以使用，这些存储空间可以被释放以用于对其他 DMA描述符的执行。在一个例子中，由主机 101控制对相应存储空间的释放和再利用，在上面已结合图 9A与图 9B对 10请求链表 801 中的存储空间的释放。由于緩冲区控制块 406中的存储单元（411、 412 ··· ··· 41η ) 与緩冲存储器 106中的存储空间相对应，因而对 10请求链表 801中的存储空间的释放，意味着对緩冲存储器中的存储空间 1101、 1112与 1123的释放。

上面结合图 10B、 10C、 11A-11F而描述了在緩冲存储器 106中存储对应于第一与第二^:指令的 DMA主机地址的方案，从而使得 DMA ^敫指令中不必携带 DMA 主机地址而减少了对电路资源的占用，并通过緩冲存储器 106将对应于同一 DMA描述符 600的第一、第二 DMA微指令关联在一起的方案。所属领域技术人员将意识到，还可以将对应于第一与第二微指令的存储设备逻辑地址和 /或 DMA主机地址存储在緩冲存储器中，从而进一步减少 DMA微指令的长度及其对电路资源的占用。

图 12是根据本发明的又一实施例的存储设备的硬件方框图。与图 7C中公开的相似，主机 101包括 PCIE控制器 721和主机存储器 722。存储设备 102中包括 PC IE接口 731、 DMA指令分析器 732、指令先进先出緩冲器（FIFO ) 733、 DMA写操作控制器 734、 DMA写接口 735、逻辑地址到物理地址转换电路 736以及緩冲存储器 106。存储设备 102中还包括 DMA读写微指令判断电路 1210, DMA读接口 1212, 闪存控制器 1221、 1222、 1223 , 闪存接口 1231、 1232、 1233 , 完成控制电路 1242、多路选择器 1241以及多路共享器 1243。闪存接口 1231、 1232、 1233 禹合于闪存芯片 105。

PCIE接口 731接收主机 101通过 PCIE控制器 721发送的 DMA描述符 600。主机 101与存储设备 102之间的连接不限于 PCIE方式。 DMA指令分析器 732将 PC IE接口 731接收到的 DMA描述符 600变换为 DMA微指令。对于如图 6所示的 DM A描述符 600,则 DMA指令分析器将其变换为对应于 DMA数据 620的第一 DMA微指令和对应于 DMA数据 630的第二 DMA ^敫指令。在一个例子中，第一与第二 DM A微指令中分别包括指示该微指令类型（读 /写 /擦除 /其他）的字段、指示与其对应的緩冲存储器 106中的存储单元的地址的字段、指示存储设备的逻辑地址的字段。

参看图 10B与图 11C, DMA指令分析器 732还针对 DMA命令 610 , 在緩冲存储器 106中分配存储单元，并在其中存储 DMA数据部分的长度。 DMA指令分析器还针对 DMA数据 620 , 在緩冲存储器 106中分配存储单元，并在其中存储为 DM A命令 610所分配的存储单元的地址，以及存储 DMA数据 620中的 DMA主机地址。 DMA指令分析器还针对 DMA数据 630 ,在緩冲存储器 106中分配存储单元，并在其中存储为 DMA命令 610所分配的存储单元的地址，以及存储 DMA数据 630中的 D MA主机地址。

DMA指令分析器 732将第一 DMA 指令与第二 DMA ^：指令存储在^:指令 FIFO 733中。

指令 FIFO 733能够緩存 DMA 指令，并按照先进先出的方式向 DMA读写微指令判断电路 1210提供 DMA微指令。

在 DMA读写^:指令判断电路 1210, 判断所获得的 DMA 指令的类型。对于与 DMA写操作对应的 DM A微指令，例如，前面所提到的第一 DM A微指令与第二 DMA微指令， DMA写操作控制器 734基于这些 DMA微指令来执行 DMA写操作。 DMA写操作控制器 734利用第一 DMA微指令中的指示与其对应的緩冲存储器 106 中的存储单元的地址的字段，从緩冲存储器 106中获得 DMA主机地址，并通过 DM A写接口 735在主机 101和存储设备 102之间发起 DMA写操作，将存储在 DMA主机地址中的数据，传输到与第一 DMA微指令相对应的緩冲存储器 106的存储单元中，所传输的数据可以具有预定的长度（例如 4K字节）。对于第二 DMA微指令， DMA 写操作控制器 734利用与其对应的緩冲存储器 106中的存储单元的地址的字段，从緩冲存储器 106中获得 DMA主机地址，并在主机 101和存储设备 102之间发起 DMA 写操作，将存储在 DMA主机地址中的数据，传输到与第二 DMA微指令相对应的緩冲存储器 106的存储单元中。

从第一 DMA微指令和第二 DMA微指令的指示存储设备的逻辑地址的字段获得用于各自的存储设备的逻辑地址。在逻辑地址到物理地址转换电路 736 , 将每条 D MA微指令的存储设备的逻辑地址转换为用于闪存芯片 105的物理地址。对于每一条 DMA微指令， Flash控制器 1221、 1222、 1223基于逻辑地址到物理地址转换电路 73 6所提供的物理地址，通过闪存接口 1231、 1232、 1233将写入到緩冲存储器 106的数据，写入到闪存芯片 105中，其中， Flash控制器 1221同闪存接口 1231相耦合， F lash控制器 1222同闪存接口 1232相耦合， Flash控制器 1223同闪存接口 1233相耦合。而闪存接口 1231、 1232、 1233分别耜合到各自的闪存芯片。因而对于从 DMA 微指令中的存储设备的逻辑地址转换得到的用于闪存芯片 105的物理地址，该物理地址指示了特定的闪存芯片，并且该闪存芯片与闪存接口 1231、 1232、 1233的特定一个相耦合。因而，基于该物理地址，可以确定使用闪存接口 1231、 1232、 1233中的哪一个将数据写入闪存芯片，也可以确定使用 Flash控制器 1221、 1222、 1223中的哪一个。闪存接口 1231、 1232、 1233还通过多路选择器 1241与緩冲存储器相耦合。基于该物理地址，多路选择器 1241将数据从緩冲存储器 106传送给闪存接口 1231、 1232、 1233中的特定一个。

闪存接口 1231、 1232、 1233将数据写入到闪存芯片 105中之后，完成控制电路 1242还基于在第一、第二微指令中的指示与其对应的緩冲存储器 106中的存储单元的地址的字段，访问緩冲存储器 106 , 并进而访问緩冲存储器中为 DMA命令 610 所分配的存储单元，从中获得 DMA数据部分的长度，并将 DMA数据部分的长度递减（例如，减 1或减去单位长度）。这样，当为 DMA命令 610所分配的存储单元中的该 DMA数据部分的长度变为 0时，意味着对 DMA描述符 600的操作完成。继而，可向主机发送中断，以指示对 DMA描述符 600的操作完成。

虽然图 12中以举例的方式展示了包括三个 Flash控制器 1221、 1222、 1223 以及三个闪存接口 1231、 1232、 1233的实施例，所属领域技术人员将意识到可以使用多种不同数量的 Flash控制器与闪存接口，以同闪存芯片的数量相适应。

对于与 DMA读操作对应的 DMA微指令， DMA读写微指令判断电路 1210将其直接传送给逻辑地址到物理地址转换电路 736 , 并得到用于闪存芯片 105的物理地址。 Flash控制器 1221、 1222、 1223基于该物理地址，通过闪存接口 1231、 1232、 1 233将从闪存芯片 105中读出数据。并基于 DMA微指令中的指示与其对应的緩冲存储器 106中的存储单元的地址的字段，从緩冲存储器 106中获得与该 DMA微指令相对应的 DMA主机地址，以及经由 DMA读接口 1212在主机 101与存储设备 102之间发起 DMA传输，将读出数据传输到主机 101的主机 RAM 722中由该 DMA主机地址所指示的位置处。闪存接口 1231、 1232、 1233经由多路共享器 1243与 DMA读接口 1212相耜合，使得从闪存接口 1231、 1232、 1233获得的数据均可以通过 DMA读接口 1212传输到主机 RAM 722。当闪存接口 1231、 1232、 1233从闪存芯片 105读出数据后，完成控制电路 1242也基于在 DMA微指令中的指示与其对应的緩冲存储器 106中的存储单元的地址的字段，访问緩冲存储器 106, 并进而获得 DMA数据部分的长度，并将 DMA数据部分的长度递减（例如，减 1或减去单位长度）。这样，当该 DMA数据部分的长度变为 0时，意味着对该 DMA描述符的操作完成。继而，可向主机发送中断，以指示对该 DMA描述符的操作完成。

在图 12所公开的存储设备中，可以支持对多个 DMA描述符 600的并发操作。对于多个 DMA描述符 600的每一个，通过在緩冲存储器 106中创建的链表，将与一个 DMA描述符 600相对应的 DMA数据关联在一起，使得对多个 DMA 指令的操作顺序变得不重要。

上面已经详细描述了存储设备执行数据写入操作或与写操作相关的 DM A描述符的执行。显然，存储设备执行读操作也可以从本发明公开中获益。例如，可以在读取命令中同时指定闪存芯片地址和緩冲存储器地址，并利用緩冲存储器作为读出数据的緩冲。也可以在与读操作相关的 DMA描述符中描述緩冲存储器地址，在将数据从闪存芯片中读出后，可利用緩冲存储器作为读出数据的緩存。

图 13是根据本发明又一实施例的存储设备的结构框图。图 13中的存储设备同图 1中的存储设备相似。其不同之处在于，其控制电路 104中还包括中断控制电路 1301。在进一步的实施例中，存储设备还包括备用电源 1305。可以有多种方式提供备用电源 1305 , 例如，超级电容、 UPS、可充电电池等。前面已经描述了控制电路 1 04基于图 2A中的写入命令 200将来自主机 101的数据先写入緩冲存储器 106 , 再写入闪存芯片 105。并且，当基于命令 200将数据写入緩冲存储器 106之后，可向主机 101发送消息或中断请求，以指示对命令 200的写入操作已完成。虽然此时数据尚未被写入到闪存芯片 105 , 但存储设备 102可确保该数据将被可靠地写入到闪存芯片 1 05。即使此时发生意外断电，备用电源 1305也可提供电能将緩冲存储器 106中的该数据写入到闪存芯片 105。

由于备用电源 1305的容量可能不足以支持緩冲存储器 106中的全部数据写入到闪存芯片 105 , 因而，中断控制电路 1301还监控在緩冲存储器 106中且尚未写入闪存芯片 105中的数据量。当该数据量超过一预定阈值，而使得备用电源 1305的能量无法支持将该数据量写入到闪存芯片 105时，中断控制电路 1301将暂时地抑制向主机 101发送消息或中断的活动。由于没有接收到来自存储设备 102的消息或中断，主机 101会意识到存储设备 102对写入命令 200的执行尚未完成，这意味着，如果此时发生掉电，存储设备 102不保证对写入命令 200的执行将完成，写入命令 200中所携带的数据可能丢失。

当没有接到来自存储设备 102的指示写入命令 200的执行完成的消息或中断时，主机 101可以认为存储设备 102处于 "忙" 状态，而相应地暂时不向存储设备 1 02发出进一步的写入命令。主机 101也可以不等待指示写入命令 200的执行完成的消息或中断，而并发或异步地向存储设备 102发出其他写入命令。但主机 101应当意识到，对于没有接收到指示执行完成的消息或中断的写入命令，其执行可能是没有完成的。还应当注意到的是，当主机 101分配存储设备 102的緩冲存储器 106的情况下，指示写入命令 200的执行完成的消息或中断并非意味着对緩冲存储器 106的相应的存储单元的释放，因为緩冲存储器 102的相应存储单元还有尚未被写入到闪存芯片 105 中的数据，这些存储单元依然处于被占用状态。

因而，通过中断控制电路 1301检测緩冲存储器 106中待写入闪存芯片 105的数据量，暂时地不向主机 101发送指示写入命令 200的执行完成的消息或中断，确保了緩冲存储器 106中的待写入闪存芯片 105的数据量不会超过备用电源 1305的能力。

在一个例子中，中断控制电路 1301维护一个计数器。当控制电路 104将数据写入緩冲存储器 106时，计数器递增；而当控制电路 104将緩冲存储器 106中的数据取出并写入闪存芯片 105时，计数器递减。从而，当该计数器的值超过预定阈值时，中断控制电路 1301实施中断抑制。而随着控制电路 104不断地取出緩冲存储器 106 中的数据并写入闪存芯片 105 , 使得计数器递减到预定阈值之下时，中断控制电路 1 301恢复向主机 101发送指示写入命令 200操作完成的消息或中断。有多种类似方式可获得緩冲存储器 106中待写入闪存芯片 105的数据量，如提供緩冲队列，并监视队列深度。在一个例子中，控制电路 104记录写入緩冲存储器 106的数据量和写入闪存芯片 105的数据量，而中断控制电路 1301计算二者的差值得到在緩冲存储器 106中緩存的待写入闪存芯片 105的数据量。预定阈值的大小可以预先设定。其与备用电源 1305的电量、存储设备 102的功耗等因素相关。对于特定的备用电源 1305和存储设备 102, 可通过实验测定合适的预定阈值。以及出于可靠性的考虑，优选地在设定阈值时，提供一定的裕度。由于电容、电池的电量会随着时间而发生变化，还可以在运行时测量备用电源 1305的电量或指示该电量的参数，如在美国专利文献 US8031551B2中所提到的。并建立该参数与阈值的对应关系存储在存储设备 102中，用于在运行时检测备用电源 1305的参数，并调整阈值。还可以通过主机 101向存储设备 102设置该阈值。可提供专用的阈值设置命令，由主机 101发出，由存储设备 102接收。在阈值设置命令中可携带要设定的阈值，也可基于该阈值设置命令引起存储设备 102检测备用电源 1305的指示电量的参数，并进而改变阈值设定。

在一个例子中，中断控制电路 1301抑制向主机 101发送消息或中断的活动通过緩存要向主机 101发送的消息或中断而实现。具体地，中断控制电路 1301可緩存用于向主机 101标识写入命令 200的标识符。可选地，可以緩存写入命令 200本身。还可以緩存写入命令 200所指示的緩冲存储器地址 204, 因为该緩冲存储器地址 204 可向主机 101指示哪个或哪些存储单元应当被释放。并且，中断控制电路 1301对消息或中断的抑制，并不依赖于写入命令 200中携带的緩冲存储器地址 204。对于写入命令中不包括緩冲存储器地址，而由存储设备 102处理緩冲存储器 106的分配的情况，也可实施消息或中断抑制。这种情况下，可以緩存写入命令本身或写入命令的标识符。

需要指出的是，即使中断控制电路 1301抑制了向主机 101发送消息或中断的活动，控制电路 104依然将緩冲存储器 106中的数据写入到闪存芯片 105中。

在发生掉电的情况下，由中断控制电路 1301所緩存的消息或中断被丢弃，与之相对应的尚未被写入到闪存芯片 105的数据也被丢弃，而将緩冲存储器 106中已经向主机 101发送了指示执行完成的消息或中断的写入命令相对应的数据写入到闪存芯片 105中。

还将注意到的是，当緩冲存储器 106为空时，主机 101可向存储设备 102发出多个写入命令，并很快接收到指示写入命令完成的消息或中断。此时，主机 101 会体验到存储设备 102具有很好的写入性能。当緩冲存储器 106的空闲空间被耗尽，或由于中断控制电路 1301实施了中断抑制，主机 101会体验到存储设备 102的写入性能迅速变差。这种性能上的颠簸是不利的，因为写入过程消耗的时间变得不可预测。

为减少颠簸，中断控制电路 1301还监视一定时间期间内向主机 101发出消息或中断的次数。如果在一定时间期间内发出的消息或中断次数过多，诸如超过了一定的阈值，则中断控制电路 1301将抑制向主机 101发送消息或中断的活动。这样，当存储设备 102中的緩冲存储器 106的空闲空间较多时，虽然存储设备 102可以接受较多的并发的写入命令，但通过中断控制电路 1301的中断抑制，而不会向主机发出过多的消息或中断。这里的实施监视的时间周期是可以由用户设置的，并且可以在运行时动态调整，而相应的阈值也是可以由用户设置的，并且可以在运行时动态调整。

还将指出的是，为减少颠簸而实施的消息或中断抑制与为同备用电源的电量相适应而实施的消息或中断抑制，可以单独实施，也可以组合实施。前面已经描述了单独实施为减少颠簸而实施的消息或中断抑制以及为同备用电源的电量相适应而实施的消息或中断抑制的例子。在组合实施的例子中，中断控制电路 1301检测在緩冲存储器 106中且尚未写入闪存芯片 105中的数据量。当该数据量超过第一预定阈值时，中断控制电路 1301产生第一中断抑制信号。而中断控制电路 1301还监视一定时间期间内向主机 101实际发出消息或中断的次数。如果在一定时间期间内发出的消息或中断次数超过了一定的第二阈值，中断控制电路 1301产生第二中断抑制信号。若第一中断抑制信号或第二中断抑制信号中的任何一者有效，则中断控制电路 1301实施消息或中断抑制，例如，中断控制电路 1301暂时地不向主机 101发送消息或中断，而是将其緩存起来。进一步地，随着中断抑制的实施以及随着緩冲存储器 106中的数据被写入闪存芯片 105 , 在緩冲存储器 106中尚未写入闪存芯片 105中的数据量将小于第一阈值，从而第一中断抑制信号将变为无效；而随着中断抑制的实施以及随着时间的流逝，在一定时间期间内发出的消息或中断次数将小于第二阈值，从而第二中断抑制信号将变为无效。当第一中断抑制信号与第二中断抑制二者均变为无效后，中断控制电路 1301将可以将緩存的或新产生的消息或中断发送给主机 101。

图 14A与 14B根据本发明的又一实施例的存储设备执行中断抑制的流程图。为同备用电源的电量相适应而实施消息或中断抑制。在步骤 1402, 存储设备 102接收到来自主机 101的要写入存储设备的数据。在一个例子中，该数据包含于写入命令 200中。在其他例子中，该数据可通过 DMA方式从主机 101传输到存储设备 102。在步骤 1404, 控制电路 104将该数据写入到緩冲存储器 106, 并将计数器递增。计数器的值指示在緩冲存储器 106中尚未被写入到闪存芯片 105中的数据量。对于具有固定数据量的写入命令，对计数器的递增可以是增加单位数量，例如 1。对于具有可变数据量的写入命令，对计数器的递增可以是增加与数据量相对应的数值。前面已经公开了，当将数据写入到緩冲存储器 106之后，中断控制电路 1301可向主机 101发送消息或中断，以指示对写入命令的执行完成。而为实施中断抑制，在步骤 1406, 中断控制电路 1301判断计数器是否小于预定阈值。如果计数器的值小于预定阈值，则执行步骤 1408 , 中断控制电路 1301向主机发送指示写入命令已经处理完成的消息或中断。在步骤 1406, 若中断控制电路 1301发现计数器大于预定阈值，则不向主机 1 01发送指示写入命令已执行完成的消息或中断。中断控制电路 1301可通过对消息或中断的緩存来实施消息或中断抑制。

继续参看图 14B , 其展示了与图 14A所展示的方法流程图并发的另一部分方法的流程图。当緩冲存储器 106中具有尚未写入闪存芯片 105的数据时，控制电路 1 04从緩冲存储器 106中读出数据，步骤 1410。并且，在步骤 1412, 控制电路 104还将读出的数据写入到闪存芯片 105 , 并且将计数器递减。计数器的递减可以是单位数量或与数据量相对应的数值。步骤 1410与 1412的执行是与步骤 1402、 1404、 1406、 1408的执行并行的。因而，在步骤 1406 , 若中断控制电路 1301发现计数器大于预定阈值，中断控制器 1301实施中断抑制时，随着步骤 1410、 1412的执行，緩冲的数据被不断的写入闪存芯片 105 , 从而计数器的值递减，并使得计数器的值将可以变得小于预定阈值。

图 15为根据本发明的又一实施例的存储设备 102执行中断抑制的流程图。为减少颠簸而实施消息或中断抑制。在步骤 1502, 存储设备 102接收到来自主机 101 的要写入存储设备的数据。在一个例子中，该数据包含于写入命令 200中。在其他例子中，该数据可通过 DMA方式从主机 101传输到存储设备 102。在步骤 1504, 控制电路 104将该数据写入到緩冲存储器 106, 并将计数器递增。计数器的值指示在緩冲存储器 106中尚未被写入到闪存芯片 105中的数据量。前面已经公开了，当将数据写入到緩冲存储器 106之后，中断控制电路 1301可向主机 101发送消息或中断，以指示对写入命令的执行完成，并对发送消息或中断的次数进行计数。而为实施中断抑制，在步骤 1506, 中断控制电路 1301判断预定时间间隔内发出的中断次数是否大于预定阈值。在一个例子中，可使用每隔一定时间产生到时信号的定时器。并监视两次到时信号之间发生的消息或中断次数。如果中断次数不大于预定阈值，则执行步骤 1510 , 中断控制电路 1301向主机发送指示写入命令已经处理完成的消息或中断。在步骤 15 06, 若中断控制电路 1301发现计数器大于预定阈值，则不向主机 101发送指示写入命令已执行完成的消息或中断。中断控制电路 1301可通过对消息或中断的緩存来实施消息或中断抑制。在另一个例子中，每当定时器的到时信号有效时，为计数器设定预定数值，该数值表示在下一次定时器到时信号有效前，可向主机 101发出的消息或中断的数量，并且每发出一消息或中断，将该计数器递减。若在下一定时器到时信号有效前，计数器递减为 0 , 则中断控制器 1301开始实施中断抑制。在一个例子中，定时器的定时间隔和 /或预定阈值可以由主机 101或者控制电路 104更新。还需要指出的是，中断控制器 1301实施的消息或中断抑制，并不影响控制电路 104将緩冲存储器 106中的数据写入到闪存芯片 105中。在緩冲存储器 106中存在待写入的数据的情况下，控制电路 104就可以与其他操作并行地将緩冲存储器 106中的数据写入到闪存芯片 105中。

在进一步的实施例中，可将图 14A、 14B所展示的为同备用电源的电量相适应而实施的消息或中断抑制，与图 15所展示的为减少颠簸而实施的消息或中断抑制相结合。控制电路 104接收要写入存储设备 102的数据，并将数据写入緩冲存储器 1 06。中断控制电路 1301检测在緩冲存储器 106中且尚未写入闪存芯片 105中的数据量。当该数据量超过第一预定阈值时，中断控制电路 1301产生第一中断抑制信号。而中断控制电路 1301还监视一定时间期间内向主机 101实际发出消息或中断的次数。如果在一定时间期间内发出的消息或中断次数超过了一定的第二阈值，中断控制电路产生第二中断抑制信号。若第一中断抑制信号或第二中断抑制信号中的任何一者有效，则中断控制电路 1301实施消息或中断抑制，例如，中断控制电路 1301暂时地不向主机 101发送消息或中断，而是将其緩存起来。进一步地，随着中断抑制的实施以及随着緩冲存储器 106中的数据被写入闪存芯片 105 , 在緩冲存储器 106中且尚未写入闪存芯片 105中的数据量将小于第一阈值，从而第一中断抑制信号将变为无效；而随着中断抑制的实施以及随着时间的流逝，在一定时间期间内发出的消息或中断次数将小于第二阈值，从而第二中断抑制信号将变为无效。当第一中断抑制信号与第二中断抑制二者均变为无效后，中断控制电路 1301将可以将緩存的或新产生的消息或中断发送给主机 101。

图 16 A是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图。图 16A中的存储设备同图 7C中的存储设备相似，用于执行根据图 6所展示的 DMA 描述符 600。其不同之处在于，其还包括中断控制器 1601。中断控制器 1601耦合到 DMA写接口 735和 Flash接口控制器 737。如同前面所提到的，对于第一 DMA微指令， DMA写操作控制器 734利用 DMA主机地址 621和緩冲存储器地址 622, 通过 DMA写接口 735在主机 101和存储设备 102之间发起 DMA写操作，将存储在 DMA 主机地址 621处的数据，传输到緩冲存储器地址 622所指示的位置，所传输的数据可以具有预定的长度（例如 4K字节）。接下来，中断控制器 1601记录被写入到緩冲存储器 106但尚未被写入到闪存芯片 105中的数据量。由于每条 DMA微指令对应相同数量的数据（例如 4K字节），可由中断控制器 1601维护计数器，并在基于第一 D MA微指令而将数据写入到緩冲存储器 106时（或之后），使计数器递增单位值（例如 1 , 对应于 4K字节）。对于第二 DMA 指令， DMA写操作控制器 734执行类似的操作，将存储在 DMA主机地址 631处的数据，传输到緩冲存储器地址 632所指示的位置。基于第二 DMA微指令而将数据写入到緩冲存储器 106时（或之后），依然使计数器递增单位值。前面已经公开了，对于每一条 DMA微指令， Flash接口控制器 737将写入到緩冲存储器 106的数据，基于逻辑地址到物理地址转换电路 736所提供的物理地址，写入到闪存芯片 105中。接着，中断控制器 1601将计数器递减单位值。

在基于第一 DMA微指令或第二 DMA微指令以 DMA方式将数据写入到緩冲存储器 106之后，中断控制器 1601检查计数器是否大于预定阈值。若计数器大于预定阈值，意味着緩冲存储器 106中已经存储了过多的待写入数据。在意外掉电的情况下，存储设备 102上的备用电源的电量不足以支持将这些待写入数据保存到闪存芯片 105中。因而，中断控制器 1601抑制向主机 101发送的指示对第一 DMA微指令或第二 DMA 指令的执行完成的消息或中断。在一个例子中，当 DMA描述符 600所包括的第一 DMA微指令与第二 DMA微指令均执行完成，即基于第一 DMA微指令和第二 DMA微指令所传输的数据均写入緩冲存储器 106后，闪存控制器基于计数器是否大于预定阈值而决定是否向主机 101发送指示 DMA描述符 600执行完成的消息或中断。在意外掉电实际发生时，为中断控制器 1601所抑制的消息或中断，以及与这些消息或中断所对应的 DMA ^：指令或其 DMA描述符被丢弃。而与中断控制器 1601 已经向主机 101发送的消息或中断相对应的 DMA ^敫指令或 DMA描述符所指示传输的数据，将利用备用电源而写入到闪存芯片 105中。

在另一个实施例中，中断控制器 1601还利用另一计数器记录在一预定时间间隔内向主机 101实际发送的消息或中断的数量。可通过设置一定时器来获得预定时间间隔。若在预定时间间隔内，向主机 101实际发送的消息或中断的数量超出了另一阈值，则中断控制器 1601抑制向主机 101发送的消息或中断。

在依然另一个实施例中，为同备用电源的电量相适应而实施的消息或中断抑制，与为减少颠簸而实施的消息或中断抑制相结合。当中断控制器 1601检测到緩冲存储器 106中的尚未写入到闪存芯片 105的数据超过预定阈值，则产生第一中断抑制信号。当中断控制器 1601检测到在预定时间间隔内向主机 101实际发送的消息或中断的数量超出了另一预定阈值，则产生第二中断抑制信号。当第一中断抑制信号与第二中断抑制信号中的任意一者有效时，中断控制器 1601实施消息或中断抑制。随着 Flash接口控制器 737将緩冲存储器 106中的数据写入闪存芯片 105 , 第一中断抑制信号可变为无效，随着时间的流逝以及定时器再次发出到时信号，第二中断抑制信号可变为无效。当第一中断抑制信号与第二中断抑制信号均变为无效时，中断控制器 1 601停止实施中断抑制，而向主机 101发送所緩存的消息或中断。

这里的定时器的时间周期是可以由用户设置的，并且可以在运行时动态调整，而相应的阈值（包括与緩冲存储器 106中的待写入闪存芯片 105的数据量相关的阈值，以及与预定时间间隔内向主机 101实际发送的消息或中断的数量相关的阈值）也是可以由用户设置的，并且可以在运行时动态调整。

图 16B是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图。图 16B中的存储设备同图 16A中的存储设备相似，用于执行根据图 6所展示的 DMA 描述符 600。其不同之处在于，其还包括中断緩冲存储器 1613。中断緩冲存储器 161 3耦合到中断控制器 1601。当中断控制器 1601判定要执行消息或中断抑制时，其将消息或中断緩存在中断緩冲存储器 1613中。在一个例子中，中断控制器将所有要发送给主机 101的消息或中断均緩存在中断緩冲存储器 1613中。并且，在无需实施中断控制的情况下，从中断緩冲存储器 1613中取出消息或中断，并发送给主机 101。在一个例子中，在中断緩冲存储器 1613中緩存的是用于向主机 101标识 DMA描述符 600的标识符。可选地，可以緩存第一 DMA微指令和第二 DMA微指令。还可以緩存緩冲存储器地址 622与緩冲存储器地址 632, 因为该緩冲存储器地址 622、 632 可向主机 101指示 DMA描述符 600。在优选的实施例中，在中断緩冲緩冲器中緩存緩冲存储器地址 622与緩存緩冲存储器地址 632中的一个。通过在消息或中断中向主机 101指示緩存緩冲存储器地址 622与緩存緩冲存储器地址 632中的一个，参照图 9 A、图 9B中公开的实施例，主机 101可得到与之对应的 10请求链表，并因而获知哪个 10请求被完成。

在另一个实施例中，可不设置中断緩冲存储器 1613 , 而作为替代，在緩冲存储器 106中緩存要发送给主机 101的消息或中断。

图 16C是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图。图 16C中的存储设备同图 16A中的存储设备相似，用于执行根据图 6所展示的 DMA 描述符 600。其不同之处在于，中断控制器 1602不是耦合到 DMA写接口 735而是耦合到 DMA写操作控制器 734和 Flash接口控制器 737。如同前面所提到的，对于第一 DMA 指令， DMA写操作控制器 734利用 DMA主机地址 621和緩冲存储器地址 622, 通过 DMA写接口 735在主机 101和存储设备 102之间发起 DMA写操作，将存储在 DMA主机地址 621处的数据，传输到緩冲存储器地址 622所指示的位置，所传输的数据可以具有预定的长度（例如 4K字节）。接下来，中断控制器 1602记录被写入到緩冲存储器 106但尚未被写入到闪存芯片 105中的数据量。由于每条 DM A微指令对应相同数量的数据（例如 4K字节），可由中断控制器 1602维护计数器，并在基于第一 DMA微指令而将数据写入到緩冲存储器 106时（或之后），使计数器递增单位值（例如 1 , 对应于 4K字节）。对于第二 DMA微指令， DMA写操作控制器 734执行类似的操作，将存储在 DMA主机地址 631处的数据，传输到緩冲存储器地址 632所指示的位置。基于第二 DMA微指令而将数据写入到緩冲存储器 106时（或之后），依然使计数器递增单位值。前面已经公开了，对于每一条 DMA微指令， F1 ash接口控制器 737将写入到緩冲存储器 106的数据，基于逻辑地址到物理地址转换电路 736所提供的物理地址，写入到闪存芯片 105中。接着，中断控制器 1602将计数器递减单位值。

当中断控制器 1602判定要执行消息或中断抑制时，中断控制器 1602指示 D MA写操作控制器 734暂停从微指令 FIF0733中获取 DMA微指令的操作。以此方式，将尚未被执行的 DMA微指令緩存在 FIF0733中。而对应已经通过 DMA写操作控制器 734和 DMA写接口 735而被执行的 DMA微指令，中断控制器 1602向主机 101 发送指示这些 DMA微指令被执行完成的消息或中断。或者，在一个例子中，当一个 DMA描述符所对应的全部 DMA 指令均已经通过 DMA写操作控制器 734和 DMA 写接口 735而被执行后，中断控制器 1602向主机 101发送指示这些 DMA ^敫指令或该 DMA描述符被执行完成的消息或中断。当随着緩冲存储器 106中的数据被写入到闪存芯片 105 , 中断控制器 1602判定无需再实施中断抑制时，其指示 DMA写操作控制器从微指令 FIF0733中获取 DMA微指令并执行。

当掉电实际发生时，微指令 FIF0733中的微指令被丢弃，而与中断控制器 16 02已经向主机 101发送的消息或中断相对应的 DMA ^敫指令或 DMA描述符所指示传输的数据，将利用备用电源而写入到闪存芯片 105中。

在另一个实施例中，中断控制器 1602也维护定时器来监视一定时间间隔内向主机 101发送的消息或中断的数量。当一定时间间隔内向主机 101发送的消息或中断的数量超过阈值时，中断控制器 1602抑制向主机 101发送消息或中断的活动，即指示 DMA写操作控制器 734暂停从微指令 FIF0733中获取 DMA微指令。

在依然另一个实施例中，在中断控制器 1602中，为同备用电源的电量相适应而实施的消息或中断抑制，与为减少颠簸而实施的消息或中断抑制相结合。

图 16D是根据本发明的又一实施例的执行中断抑制的存储设备的结构框图。图 16D中的存储设备同图 12中的存储设备相似，用于执行根据图 6所展示的 DMA 描述符 600。其不同之处在于，还包括中断控制器 1603。中断控制器 1603耦合到 D MA写操作控制器 734以及 Flash接口 1231、 Flash接口 1232 (未示出）、 Flash接口 1233 (未示出）。中断控制器 1603为同 Flash接口 1231相耦合的闪存芯片设置第一计数器，为同 Flash接口 1232相耦合的闪存芯片设置第二计数器，为同 Flash接口 1 233相耦合的闪存芯片设置第三计数器。在 Flash接口 1231、 1232、 1233的每一个分别禹合了多个闪存芯片或闪存管芯的情况下，可为同 Flash接口 1231、 1232、 1233 的每一个所耦合的多个闪存芯片或闪存管芯分别设置与之对应的计数器。在为同备用电源的电量相适应而实施消息或中断抑制时，优选地针对同 Flash接口 1231、 1232、 1233相耦合的多个闪存芯片或管芯分别监控其待写入的数据量。

作为举例，在一个实施例中， Flash接口 1231、 1232、 1233的每一个均同一个闪存芯片相耦合，而每个闪存芯片上包括一个闪存管芯，第一计数器、第二计数器与第三计数器分别对应于与 Flash接口 1231相耦合的闪存芯片或管芯、与 Flash接口 1232相耦合的闪存芯片或管芯以及与 Flash接口 1233相禹合的闪存芯片或管芯。对于 Flash接口 1231、 1232、 1233的每一个均耦合到多个闪存芯片或管芯的情况，可釆用类似的方式实施。当在 DMA写控制器 734的控制下，执行 DMA微指令，并通过 DMA写接口 735在主机 101和存储设备 102之间发起 DMA操作，将数据以 DM A方式写入緩冲存储器 106后，中断控制器 1603通过 DMA写操作控制器 734获得该 DMA 指令所对应的用于闪存芯片 105的逻辑地址，并进而获得与该逻辑地址相对应用于闪存芯片 105的物理地址，从而确定该 DMA微指令的数据将写入的闪存芯片或管芯，并将与为该闪存芯片或管芯而设置的计数器（例如，第二计数器）递增。中断控制器 1603也可釆用其他方式获得与 DMA微指令相对应的用于闪存芯片 105 的物理地址。当 Flash接口 1231、 1232、 1233之一（例如 Flash接口 1232 ) 将数据写入到与其耦合的闪存芯片 105时，指示中断控制器 1603将对应于写入数据的闪存芯片或管芯的计数器（在该例子中，第二计数器）递减。

当第一计数器、第二计数器和第三计数器中的任何一个超过预定阈值时，中断控制器 1603实施中断抑制。当第一计数器、第二计数器和第三计数器均未超过预定阈值时，中断控制器 1603解除中断抑制。还将意识到，对应于第一计数器、第二计数器与第三计数器的预定阈值可以彼此不同，以同与其相对应的各个闪存芯片或管芯相适应。

在另一个实施例中，中断控制器 1603也维护定时器来监视一定时间间隔内向主机 101发送的消息或中断的数量。当一定时间间隔内向主机 101发送的消息或中断的数量超过阈值时，中断控制器 1603抑制向主机 101发送消息或中断的活动，即指示 DMA写操作控制器 734暂停从微指令 FIF0733中获取 DMA微指令。

在依然另一个实施例中，在中断控制器 1603中，为同备用电源的电量相适应而实施的消息或中断抑制，与为减少颠簸而实施的消息或中断抑制相结合。

前面已经提到，存储设备 102可以支持对多个 DMA描述符 600的并发操作。对于多个 DMA描述符 600的每一个，通过在緩冲存储器 106中创建的链表，将与一个 DMA描述符 600相对应的 DMA数据关联在一起，使得对多个 DMA 指令的操作顺序变得不重要。在中断控制器 1603向主机 101发送的消息或中断，可以指示对 DMA微指令的执行完成，也可指示对与 DM A微指令相关联的 DMA描述符的执行完成。

已经为了示出和描述的目的而展现了对本发明的描述，并且不旨在以所公开的形式穷尽或限制本发明。对所属领域技术人员，许多调整和变化是显而易见的。

Claims

权利要求书

1. 一种控制数据传输过程中的中断的方法，用于在信息处理设备和存储设备之间传输数据，所述存储设备包括闪存存储器，该方法包括：

所述存储设备接收所述信息处理设备发送的写请求；

响应于所述写请求，向所述闪存存储器中写入数据；

向所述信息处理设备发送消息，以指示所述写请求的完成，并计算预定时间间隔内向所述信息处理设备发送消息的次数；

其中，若所述次数大于预定阈值，则停止向所述信息处理设备发送消息。

2. 根据权利要求 1所述的方法，其中若所述次数不大于预定阈值，则允许向所述信息处理设备发送消息。

3. 根据权利要求 1或 2所述的方法，其中所述信息处理设备可设置所述预定阈值和 /或所述预定时间间隔。

4. 一种存储设备，包括闪存存储器、控制电路以及接口单元，所述控制电路还包括中断控制器，所述存储设备与信息处理设备可通信地连接；

所述接口单元接收信息处理设备发送的写请求；

所述控制电路基于所述写请求向所述闪存存储器中写入数据；

所述中断控制器向所述信息处理设备发送中断，以指示所述写请求的执行完成；所述中断控制器统计预定时间间隔内向所述信息处理设备发送的中断的次数；所述中断控制器还将所述次数同预定阈值相比较，若所述次数大于预定阈值，则抑制向所述信息处理设备发送中断。

5. 根据权利要求 4所述的存储设备，其中若所述中断次数不大于预定阈值，则所述中断控制器允许向所述信息处理设备发送中断。

6. 根据权利要求 4所述的存储设备，其中响应于所述接口单元接收信息处理设备发送的写请求，所述控制电路緩存所述写请求。

7. 一种控制数据传输过程中的中断的方法，用于在信息处理设备和存储设备之间传输数据，所述存储设备包括闪存存储器和緩冲存储器，该方法包括：

所述存储设备接收所述信息处理设备发送的写请求；

基于所述写请求，将数据写入所述緩冲存储器，并使计数器递增；

将所述緩冲存储器中的所述数据取出并写入所述闪存存储器，并使所述计数器递减；若所述计数器小于第一预定阈值，且预定时间间隔内向所述信息处理设备发送消息的次数小于第二预定阈值，则向所述信息处理设备发送指示所述写请求的执行完成的消息。

8. 根据权利要求 7所述的方法，其中所述计数器不小于第一预定阈值，或者预定时间间隔内向所述信息处理设备发送消息的次数不小于第二预定阈值，则不向所述信息处理设备发送指示所述写请求的执行完成的消息。

9. 一种存储设备，包括闪存存储器、緩冲存储器、控制电路以及接口单元，所述控制电路还包括中断控制器，所述存储设备与信息处理设备可通信地连接；

所述接口单元接收信息处理设备发送的写请求；所述控制电路基于所述写请求，将数据写入所述緩冲存储器，并使计数器递增；所述控制电路将所述緩冲存储器中的所述数据取出并写入所述闪存存储器，并使所述计数器递减；

所述中断控制器统计预定时间间隔内向所述信息处理设备发送的指示所述写请求的执行完成的消息的次数；

若所述计数器小于第一预定阈值，且所述次数小于第二预定阈值，所述中断控制器向所述信息处理设备发送指示所述写请求执行完成的消息。

10. 根据权利要求 9所述的存储设备，所述计数器不小于第一预定阈值，或者预定时间间隔内向所述信息处理设备发送消息的次数不小于第二预定阈值，则所述中断控制器不向所述信息处理设备发送指示所述写请求的执行完成的消息。