WO2013121502A1 - プロセッサシステム - Google Patents

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WO2013121502A1
WO2013121502A1 PCT/JP2012/053236 JP2012053236W WO2013121502A1 WO 2013121502 A1 WO2013121502 A1 WO 2013121502A1 JP 2012053236 W JP2012053236 W JP 2012053236W WO 2013121502 A1 WO2013121502 A1 WO 2013121502A1
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core
wdt
storage device
abnormality
processor
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寿郎 徳永
真一 落合
Original Assignee
三菱電機株式会社
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    • G06F2201/88—Monitoring involving counting

Definitions

  • the present invention relates to a processor system including a plurality of processor units.
  • the description will be focused on a multi-core CPU in which a plurality of processing systems (CPU cores, hereinafter simply referred to as cores) are arranged in one CPU (Central Processing Unit) package.
  • CPU Central Processing Unit
  • the description in the present specification is also applied to a multi-CPU system and a multi-processor system in which a CPU (single-core CPU or multi-core CPU) is arranged. That is, the “core” of the multi-core CPU shown below can be read as “CPU” and “processor” in the multi-CPU system and multi-processor system.
  • the term “processor unit” is used as a concept including “core” in a multi-core CPU and “CPU” and “processor” in a multi-CPU system and a multi-processor system.
  • the RAS method detects an abnormality of one core of a multi-core CPU with a watchdog timer (hereinafter abbreviated as “WDT”), and logs information on a memory (hereinafter simply referred to as “WDT”). This is an error handling method in which a log is also saved in a backup storage device.
  • WDT is a hardware time meter of a computer.
  • WDT reset operation when the main program falls into an illegal state such as a hang-up and a regular watchdog operation (WDT reset operation) is not performed (WDT timeout), exception processing (WDT exception) is performed. Executed.
  • Exception handling is often performed when the system is reset for the purpose of returning the hung system to normal operation, but it is performed when the system is forcibly stopped or when the power is turned off and then on again. There is also.
  • WDT performs more complicated processing. For example, if the log information saving process started due to WDT time-out does not complete within a certain time, WDT will ensure the system after a certain delay time has passed, whether or not the log information is saved. To reset.
  • WDT is most often used in embedded systems, and the microcontroller may have a built-in WDT.
  • a method of applying WDT not only to a single CPU but also to a system having a plurality of CPUs such as a multicore CPU and a multiprocessor has been proposed.
  • a processor in a multiprocessor system, notifies another processor that its own processor is in an abnormal operation state with a WDT exception, and the other processor performs an abnormal recovery operation to a processor in an abnormal operation state.
  • a method is disclosed in which an interrupt that triggers the operation is notified and when a processor in an abnormal operation state does not accept the interrupt, another processor resets the processor in an abnormal operation state.
  • the present invention has been made in view of the above points, and is intended to be able to save log information of other processor units in which no abnormality has occurred when an abnormality occurs in any of the processor units. With a purpose.
  • a processor system includes: Multiple processor units; A first storage device for storing log information of each processor unit; A second storage device different from the first storage device; Each processor unit When an abnormality occurs in any of the processor units, the log information of the own processor unit stored in the first storage device is written into the second storage device.
  • each processor unit writes log information of its own processor unit of the first storage device to the second storage device when an abnormality occurs in any of the processor units. For this reason, log information of the processor unit in which no abnormality has occurred can be saved.
  • FIG. 3 shows a configuration example of a CPU board according to the first embodiment.
  • FIG. 5 illustrates an example of normal operation according to Embodiment 1;
  • FIG. 6 illustrates an operation example when an abnormality occurs according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of a CPU board according to the second embodiment.
  • FIG. 10 illustrates an example of normal operation according to Embodiment 2.
  • FIG. 5 illustrates an example of normal operation according to Embodiment 1
  • FIG. 6 illustrates an operation example when an abnormality occurs according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
  • FIG. 3
  • FIG. 6 is a diagram for explaining an operation example when an abnormality occurs according to Embodiment 2.
  • FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
  • FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
  • FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
  • FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of the CPU board 100 according to the present embodiment.
  • the hardware components of the CPU board 100 include N cores 116 to 118, N WDTs 120 to 122 corresponding to the cores, a memory 125, a backup storage device 126, an interrupt controller 119, and a delay device 123.
  • Each of the cores 116 to 118 corresponds to an example of a processor unit.
  • the memory 125 corresponds to an example of a first storage device.
  • the backup storage device 126 corresponds to an example of a second storage device.
  • the interrupt controller 119 corresponds to an example of an abnormality notification device.
  • the software components of the cores 116 to 118 include applications (periodic processing APP) 101 to 103 for periodically resetting WDT, OSs (Operating System) 104 to 106, RAS processing units 107 to 109, and WDT drivers 110 to 112, and WDT exception handlers 113-115.
  • applications periodic processing APP
  • OSs Operating System
  • RAS processing units 107 to 109
  • WDT drivers 110 to 112
  • WDT exception handlers 113-115 The software components of the cores 116 to 118 include applications (periodic processing APP) 101 to 103 for periodically resetting WDT, OSs (Operating System) 104 to 106, RAS processing units 107 to 109, and WDT drivers 110 to 112, and WDT exception handlers 113-115.
  • an external WDT having a mechanism for notifying the occurrence of a CPU abnormality by performing a timer operation may be used. Further, in the following description, it is described that “each WDT is set to notify the interrupt controller 119 of WDT exceptions for all the cores when a WDT timeout occurs”, but the same is used instead of the WDTs 120 to 122. You may use the hardware which performs operation
  • Each WDT is set to notify the interrupt controller 119 of WDT exceptions for all the cores when a WDT timeout occurs.
  • the interrupt controller 119 receives the WDT exception, the interrupt controller 119 is set to notify the WDT exception to all the cores in a round robin manner.
  • the WDT notifies the interrupt controller 119 of WDT exceptions for all the cores when a WDT timeout occurs. That is, the WDT outputs WDT exception occurrence notifications (N WDT exception occurrence notifications) for the number of cores to the interrupt controller 119 for one occurrence of WDT timeout.
  • the interrupt controller 119 receives the WDT exception occurrence notification from the WDT, the interrupt controller 119 notifies each core of the occurrence of an abnormality sequentially in a round robin manner. As a result, the occurrence of abnormality is sequentially notified to all the cores for one occurrence of WDT timeout.
  • the RAS processing unit of each core that has received the notification of occurrence of abnormality stores the log of its own core in the backup storage device 126.
  • the RAS processing unit of each core that has received the abnormality occurrence notification can know which core WDT has output the WDT exception occurrence notification by the type of WDT exception.
  • the RAS processing unit of the core other than the abnormal core determines whether or not the storage of the log of the abnormal core in the backup storage device 126 is started. When the saving of the log of the abnormal core has not been started, the RAS processing unit of the core other than the abnormal core stores the log of the abnormal core in the backup storage device 126.
  • the cyclic processing APP-1 (101) of the core 1 (116) periodically performs WDT reset.
  • the periodic process APP-1 (101) resets the WDT-1 (120) via the WDT driver 110.
  • the WDT reset is performed before the WDT timeout occurs, so that no WDT exception occurs.
  • the same processing (102 ⁇ 111 ⁇ 121, 103 ⁇ 112 ⁇ 122 arrows) is performed in the core 2 (117) and the core N (118).
  • WDT-1 calls a process for resetting the board after a predetermined time delay (an arrow from 120 to 123 in FIG. 3). After a predetermined time delay in S101, the board reset process S102 is called (arrow from 123 to 124 in FIG. 3). This delay time is sufficiently longer than the time when the RAS processing unit finishes saving the logs of all the cores in the backup storage device 126. In S113, WDT-1 (120) notifies the interrupt controller 119 of WDT exceptions for the number of cores (arrow from 120 to 119 in FIG. 3).
  • the interrupt controller 119 inputs WDT exception notifications for all the cores from WDT-1 (120), and notifies the WDT-1 (120) exception to the WDT exception handler of each core in round robin (FIG. 3). 119 to 113, 114, 115).
  • the WDT exception handler 113 of the abnormal core determines whether or not copying of the log of the abnormal core to the backup storage device 126 has started, and if the copy has not started, the abnormal core in S125.
  • the interrupt controller 119 notifies the occurrence of the WDT exception to the WDT exception handler of each core by round robin, and therefore, other than the RAS processing unit 1 (107) of the abnormal core (core 1),
  • the RAS processing of the core may have started copying the log of the abnormal core (S135 in FIG. 6). Therefore, the RAS processing unit 1 (107) confirms whether or not log copying has been started by the RAS processing unit of another core in S124.
  • step S126 the RAS processing unit 1 (107) determines whether or not log copying has been completed for all the cores. If log copying has not been completed for any of the cores, the RAS processing unit 1 (107) performs RAS processing. The processing of part 1 (107) is completed. On the other hand, if the log copy of all the cores has been completed in S125, the RAS processing unit 1 (107) calls the board reset processing of S102 (in FIG. 3, the RAS processing unit of the core N completes all the copies. This is an example of confirming that this is an arrow from 109 to 124).
  • the board reset processing of the board reset device 124 of FIG. 3 is also called after the delay of the delay device 123. However, when the completion of all RAS processing is confirmed, the board reset is performed without waiting for the delay. The board can be reset as much as that.
  • the RAS processing unit 2 (108) of the core 2 (117) resets the WDT-2 (121) via the WDT driver 111 (arrow from 108 to 111 in FIG. 3). This is a process for preventing a WDT timeout other than that in the abnormal core from occurring during the RAS process by receiving the exception occurrence notification of WDT-1 (120).
  • the WDT exception handler 114 of the core 2 (117) notifies the RAS processing unit 2 (108) of the core 2 (117) of an abnormality (an arrow from 114 to 108 in FIG. 3).
  • the RAS processing unit 2 (108) copies the log of the core 2 (117) to the backup storage device 126 (arrows from 108 to 128, 131 in FIG.
  • the RAS processing unit 2 (108) confirms whether or not copying of the log of the abnormal core (core 1) to the backup storage device 126 is started in S134, and if not, the abnormal core is detected in S135. Is copied to the backup storage device 126 (the arrow from 127 to 130 in FIG. 3 is replaced by the RAS processing unit 2 (108) of the core 2). As a result, the RAS processing unit other than the abnormal core can substitute and copy the log of the abnormal core to the backup storage device 126.
  • the RAS processing unit 2 (108) determines whether or not all log copies have been completed. If the log copy has not been completed in any of the cores, the RAS processing unit 2 The process of (108) is completed. On the other hand, if the log copy of all the cores has been completed in S136, the RAS processing unit 2 (108) calls the board reset process in S102.
  • Embodiment 2 FIG. In the first embodiment described above, one WDT exception is generated for all the cores. However, in this embodiment, there is a hypervisor, and the WDT exception received by one core is transferred to the other via the hypervisor. An example of performing WDT abnormality notification to all cores by notifying the core will be described.
  • the hypervisor in the present embodiment refers to a hypervisor for embedded devices, and is software that simultaneously executes a plurality of OSs on a multi-core, and realizes cooperation between OSs and protection of the execution environment.
  • FIG. 14 shows a simple block diagram of an embedded hypervisor in a 2-core CPU. As shown in FIG. 14, the hypervisor 1 operates on the core 1 and links the core 1 and the OS 1, and the hypervisor 2 operates on the core 2 and links the core 2 and the OS 2. Cooperation between the hypervisor 1 and the hypervisor 2 is also achieved.
  • FIG. 7 is a block diagram showing a configuration example of the CPU board 200 according to the present embodiment. Since the hardware components of the CPU board 200 are the same as those described in the first embodiment, a description thereof will be omitted. As for the software components of the cores 216 to 218, the elements having the same names as those in the first embodiment are the same as those described in the first embodiment, so the description is omitted and only the elements different from the first embodiment are described. To do. Between each core and the OS, there is a hypervisor (250 for the entire hypervisor and 251 to 253 for the hypervisor on each core constituting the entire hypervisor). Each hypervisor includes abnormality notification sending / receiving sections 254 to 256 for notifying other hypervisors of the abnormality notification received from the WDT exception handler.
  • Each hypervisor includes abnormality notification sending / receiving sections 254 to 256 for notifying other hypervisors of the abnormality notification received from the WDT exception handler.
  • an external WDT having a mechanism for notifying the occurrence of an abnormality of the CPU by performing a timer operation may be used instead of the WDTs 220 to 222.
  • the hypervisor may be replaced with other means having a mechanism for sending and receiving abnormality notifications between the CPUs.
  • the abnormality notification giving / receiving unit in the hypervisor of each core notifies the RAS processing unit of the core of the abnormality, and the RAS processing unit of each core starts processing execution in parallel.
  • the RAS processing unit of each core Upon receipt of the abnormality notification, stores the log of its own core in the backup storage device 226.
  • the RAS processing unit of each core that has received the abnormality notification can know which core WDT has notified the abnormality by the type of the WDT exception.
  • the RAS processing unit of the core other than the abnormal core determines whether saving of the log of the abnormal core to the backup storage device is started. If the saving of the log of the abnormal core has not been started, the RAS processing unit of the core other than the abnormal core stores the log of the abnormal core in the backup storage device.
  • the cyclic processing APP-1 (201) of the core 1 (216) periodically performs WDT reset.
  • the periodic process APP-1 (201) resets the WDT-1 (220) via the WDT driver 210.
  • the WDT reset is performed before the WDT timeout occurs, so that no WDT exception occurs.
  • the same processing (arrows 202 ⁇ 211 ⁇ 221 and 203 ⁇ 212 ⁇ 222) is performed in the core 2 (217) and the core N (218).
  • WDT-1 calls a process for performing a board reset after a delay of a predetermined time (an arrow from 220 to 223 in FIG. 9). After a predetermined time delay in S201, the board reset process S202 is called (arrow from 223 to 224 in FIG. 9). This delay time is sufficiently longer than the time when the RAS processing unit finishes saving the logs of all the cores in the backup storage device 226. In S213, the WDT-1 (220) notifies the interrupt controller 219 of the WDT exception (an arrow from 220 to 219 in FIG. 9).
  • step S271 the interrupt controller 219 receives a WDT exception from the WDT-1 (220), and notifies the WDT exception handler of each core by multicast to notify the WDT-1 (220) exception (from 219 to 213, 214, 215 in FIG. 9). Arrow to).
  • the RAS processing unit 1 (207) cannot save the log of the abnormal core in the backup storage device 126 (S222).
  • the abnormal core WDT exception handler 213 operates normally in S221
  • the RAS processing unit 1 (207) does nothing in S223 and S224.
  • the core 2 (217) since the core 2 (217) first receives the WDT exception, the RAS processing unit 1 (207) does nothing.
  • the core 1 (216) operates after receiving an abnormality notification from the hypervisor (in this example, the hypervisor of the core 2) that first receives the WDT exception (described later).
  • the RAS processing unit N (209) does nothing (S252). Thereafter, the core N (218) operates after receiving an abnormality notification from the hypervisor (in this example, the hypervisor of the core 2) that first receives the WDT exception (described later).
  • the RAS processing unit 2 (208) resets its own core WDT-2 (221) (arrow from 208 to 211 in FIG. 9). This is a process for preventing a WDT timeout other than that in the abnormal core from occurring during the RAS process by receiving the exception occurrence notification of WDT-1 (220).
  • the abnormality notification giving / receiving unit 255 notifies the RAS processing unit 2 (208) of the own core of the abnormality (an arrow from 255 to 208 in FIG. 9).
  • the RAS processing unit 2 (208) copies the log of its own core to the backup storage device 226 (arrow from 208 to 227, 230 in FIG. 9).
  • the RAS processing unit 2 (208) confirms whether or not copying of the log of the abnormal core has started in S238, and if not, copies the log of the abnormal core to the backup storage device 226 in S239. (The arrow from 226 to 229 in FIG. 9 is replaced by the RAS processing unit 2 (208) of the core 2). As a result, the RAS processing unit other than the abnormal core can substitute and copy the log of the abnormal core to the backup storage device 226.
  • the RAS processing unit 2 (208) determines whether or not the log copy of all the cores has been completed. The processing of part 2 (208) is completed. On the other hand, when the log copy of all the cores is completed in S240, the RAS processing unit 2 (108) calls the board reset process of S102 (FIG. 9 shows an example in which the core N calls this process. Arrow from 209 to 224).
  • the RAS processing unit 1 (207) of the abnormality occurrence core does not operate normally in S226, the RAS processing unit 1 (207) of the abnormality occurrence core (core 1) does not operate.
  • the processes of S227 to S229 and S280 are performed.
  • S227 is the same as S236,
  • S228 is the same as S238,
  • S229 is the same as S237, and
  • S280 is the same as S240. For this reason, description of each step is omitted.
  • the WDT exception handler 213 of the core 1 (216) first obtains a WDT exception, S223 is YES, and the processing of S233 and S234 of FIG. 12 is performed as shown in S225. Thereafter, the processing after S227 is performed.
  • the processing of the core N (218) notified of the abnormality of WDT-1 (220) by the processing of S234 in FIG. 12 will be described with reference to FIG.
  • the abnormality notification giving / receiving unit 256 receives the abnormality notification of WDT-1 (220).
  • the processing of S255 to S260 is performed.
  • S255 to S260 are the same as S235 to S240 in FIG. For this reason, description of each step is omitted. If the WDT exception handler 215 of the core N (218) first acquires a WDT exception, the result of S251 is YES, and the processing of S233 and S234 of FIG. 12 is performed as shown in S253. Thereafter, the processing after S255 is performed.

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Abstract

　メモリ２２５は、各コア１１６～１１８のログ情報を記憶している。いずれかのコアに異常が発生した場合に、各コアは、メモリ２２５に記憶されている、自コアのログ情報をバックアップ記憶装置１２６に書き込む。これにより、異常が発生したコア以外のコアのログ情報をバックアップ記憶装置１１６に保存することができる。

Description

プロセッサシステム
　本発明は、複数のプロセッサユニットが含まれるプロセッサシステムに関する。
　本明細書では、以降、１つのＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）パッケージ内に複数の処理系（ＣＰＵコア、以下、単にコアという）が配置されているマルチコアＣＰＵを中心にして説明を進めるが、複数のＣＰＵ（シングルコアＣＰＵ又はマルチコアＣＰＵ）が配置されているマルチＣＰＵシステム、マルチプロセッサシステムにも本明細書に記載の説明は適用される。
　つまり、以下で示すマルチコアＣＰＵの「コア」は、マルチＣＰＵシステム、マルチプロセッサシステムにおける個々の「ＣＰＵ」、「プロセッサ」と読み替えることができる。
　また、「プロセッサユニット」との語は、マルチコアＣＰＵにおける「コア」と、マルチＣＰＵシステム、マルチプロセッサシステムにおける「ＣＰＵ」及び「プロセッサ」のいずれも含む概念として用いている。
　ＲＡＳ方式（ＲＡＳ：　Ｒｅｌｉａｂｉｌｉｔｙ，　Ａｖａｉｌａｂｉｌｉｔｙ，　Ｓｅｒｖｉｃｅａｂｉｌｉｔｙ））は、マルチコアＣＰＵの１つのコアの異常をｗａｔｃｈｄｏｇ　ｔｉｍｅｒ（以下、「ＷＤＴ」と略記とする）で検知して、メモリ上のログ情報（以下、単に「ログ」ともいう）をバックアップ記憶装置に保存する異常対処方式である。
　ＷＤＴはコンピュータのハードウェア時間計測器である。
　ＲＡＳ方式では、メインのプログラムがハングアップなどの不正な状態に陥ってしまい規則的なウォッチドッグ操作（ＷＤＴのリセット操作）が行なわれなかった（ＷＤＴタイムアウト）場合に、例外処理（ＷＤＴ例外）が実行される。
　例外処理は、ハングアップしたシステムを正常動作に戻すことを目的としてシステムをリセットする場合に実行させることが多いが、システムを強制停止させる場合や電源を切断した後の再投入時に実行されることもある。
　障害を引き起こした問題のデバッグに役立つ情報などを媒体に保存する機能を持つＲＡＳ方式の場合、ＷＤＴはより複雑な処理を行う。
　たとえば、ＷＤＴのタイムアウトによって開始されたログ情報の保存処理がある時間内に完了しなかった場合に、ログ情報が保存されていてもいなくても、ＷＤＴは、一定のディレイ時間経過後にシステムを確実にリセットさせる。
　ＷＤＴが最も多く使われているのは組み込みシステムで、マイクロコントローラにＷＤＴが内蔵されることもある。
　単体のＣＰＵだけでなく、マルチコアＣＰＵ、マルチプロセッサなど複数のＣＰＵを持つシステムに対してＷＤＴを適用する方法も提案されている。
　また、特許文献１では、マルチプロセッサシステムにおいて、あるプロセッサが、自プロセッサが動作異常状態であることを別のプロセッサにＷＤＴ例外で通知し、その別のプロセッサが動作異常状態のプロセッサへ異常回復動作のトリガとなる割込みを通知し、動作異常状態のプロセッサが割込みを受付けない場合には、その別のプロセッサが動作異常状態のプロセッサをリセットする方式が開示されている。
特開２０００－３１１１５５号公報
　あるプロセッサに異常が発生した場合に、異常が発生したプロセッサのログ情報に加え、異常が発生していない他のプロセッサのログ情報も障害解析やシステム復旧のための重要な手掛かりとなる。
　特許文献１の技術では、異常が発生したプロセッサのログ情報はバックアップ記憶装置に保存されるが、異常が発生していない他のプロセッサのログ情報は保存されない。
　この発明は、このような点に鑑みたものであり、いずれかのプロセッサユニットに異常が発生した場合に、異常が発生していない他のプロセッサユニットのログ情報を保存できるようにすることを主な目的とする。
　本発明に係るプロセッサシステムは、
　複数のプロセッサユニットと、
　各プロセッサユニットのログ情報を記憶する第１の記憶装置と、
　前記第１の記憶装置とは異なる第２の記憶装置とを有し、
　各プロセッサユニットは、
　いずれかのプロセッサユニットにおいて異常が発生した場合に、前記第１の記憶装置に記憶されている、自プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とする。
　本発明によれば、各プロセッサユニットは、いずれかのプロセッサユニットにおいて異常が発生した場合に、第１の記憶装置の自プロセッサユニットのログ情報を第２の記憶装置に書き込む。
　このため、異常が発生していないプロセッサユニットのログ情報を保存することができる。
実施の形態１に係るＣＰＵボードの構成例を示す図。 実施の形態１に係る正常時の動作例を説明する図。 実施の形態１に係る異常発生時の動作例を説明する図。 実施の形態１に係る異常発生時の動作例を示すフローチャート図。 実施の形態１に係る異常発生時の動作例を示すフローチャート図。 実施の形態１に係る異常発生時の動作例を示すフローチャート図。 実施の形態２に係るＣＰＵボードの構成例を示す図。 実施の形態２に係る正常時の動作例を説明する図。 実施の形態２に係る異常発生時の動作例を説明する図。 実施の形態２に係る異常発生時の動作例を示すフローチャート図。 実施の形態２に係る異常発生時の動作例を示すフローチャート図。 実施の形態２に係る異常発生時の動作例を示すフローチャート図。 実施の形態２に係る異常発生時の動作例を示すフローチャート図。 実施の形態２に係るハイパーバイザとＯＳ、コア、アプリケーションとの関係を示す図。
　以下に示す実施の形態１及び実施の形態２では、いずれかのコアに異常が発生した場合に、異常が発生していない他のコアのログ情報をバックアップ記憶装置に保存できる構成を説明する。
　また、実施の形態１及び実施の形態２では、異常発生が発生した異常発生コアの異常対処機能（ＲＡＳ機能）が正常に動作しない場合でも、異常発生コアのログ情報を、バックアップ記憶装置に保存できる構成を説明する。
　従来の技術では、マルチコアＣＰＵの一つのコアの異常をＷＤＴで検知してメモリ上のログをバックアップ記憶装置に保存して最終的にボードリセットするような異常対処方式（ＲＡＳ方式）において、異常発生コア上のＲＡＳ機能が正常に動作しない場合、異常発生コアの異常発生時のログを保存することができないという課題がある。
　例えば、特許文献１の技術では、ＷＤＴで検知した１つのプロセッサの異常を他のプロセッサに通知して、他のプロセッサ経由で異常発生プロセッサに対して異常回復動作のトリガをかけるが、この異常回復動作は異常発生プロセッサ自身が行うため、この異常回復動作が正常に動作しない場合、異常発生プロセッサのログをバックアップ記憶装置に保存することはできない。
　実施の形態１及び実施の形態２では、このような点に鑑み、異常発生コアのログを、異常発生コアのＲＡＳ機能が正常に動作しない場合でも、バックアップ記憶装置に保存できるようにする構成、及び、異常が発生していない他のコアのログをバックアップ記憶装置に保存できる構成を説明する。
　実施の形態１．
［実施の形態１：構成の説明］
　図１は、本実施の形態に係るＣＰＵボード１００の構成例を示すブロック図である。
　ＣＰＵボード１００のハードウェア構成要素は、Ｎ個のコア１１６～１１８と、各コアに対応するＮ個のＷＤＴ１２０～１２２と、メモリ１２５と、バックアップ記憶装置１２６と、割込みコントローラ１１９と、ディレイ装置１２３と、ボードリセット装置１２４である。
　コア１１６～１１８は、それぞれ、プロセッサユニットの例に相当する。
　また、メモリ１２５は、第１の記憶装置の例に相当する。
　また、バックアップ記憶装置１２６は、第２の記憶装置の例に相当する。
　また、割込みコントローラ１１９は、異常通知装置の例に相当する。
　コア１１６～１１８のソフトウェア構成要素は、ＷＤＴを周期的にリセットするアプリケーション（周期処理ＡＰＰ）１０１～１０３と、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）１０４～１０６と、ＲＡＳ処理部１０７～１０９と、ＷＤＴドライバ１１０～１１２と、ＷＤＴ例外ハンドラ１１３～１１５である。
　なお、ＷＤＴ１２０～１２２に代えて、タイマ動作をして、ＣＰＵの異常発生を通知する仕組みをもつ外部ＷＤＴを用いてもよい。
　また、後述では、「各ＷＤＴは、ＷＤＴタイムアウトが発生すると全コア数分のＷＤＴ例外を割込みコントローラ１１９に通知するよう設定される」旨を説明しているが、ＷＤＴ１２０～１２２に代えて、同じ動作を行うハードウェアを用いてもよい。
［実施の形態１：設定の説明］
　実施の形態１における、ＷＤＴ１２０～１２２と割込みコントローラ１１９のハードウェア設定について説明する。
　各ＷＤＴは、ＷＤＴタイムアウトが発生すると全コア数分のＷＤＴ例外を割込みコントローラ１１９に通知するよう設定される。
　割込みコントローラ１１９は、ＷＤＴ例外を受付けると、ラウンドロビンで全コアに対してＷＤＴ例外を通知するよう設定される。
［実施の形態１：動作の概要説明］
　次に動作について説明する。
　実施の形態１では、ＷＤＴ例外発生時に全コアのＲＡＳ処理部に順番に異常発生が通知され、各コアのＲＡＳ処理部は、自コアのログをバックアップ記憶装置１２６に保存する。
　また、異常発生コアのＲＡＳ処理部が正常に動作しない場合は、正常動作する他コアのＲＡＳ処理部が代替して異常発生コアのログの保存を行う。
　本実施の形態に係る動作の概要は以下の通りである。
　ｉ）前述の［実施の形態１：設定の説明］の通り、ＷＤＴは、ＷＤＴタイムアウトが発生すると全コア数分のＷＤＴ例外を割込みコントローラ１１９に通知する。
　つまり、ＷＤＴは、１回のＷＤＴタイムアウト発生に対して、コア数分のＷＤＴ例外発生通知（Ｎ個のＷＤＴ例外発生通知）を割込みコントローラ１１９に出力する。
　割込みコントローラ１１９は、ＷＤＴからのＷＤＴ例外発生通知を入力すると、各コアへラウンドロビンで順番に異常発生の通知を行う。
　これらにより、１回のＷＤＴのタイムアウト発生に対して、全てのコアへ順番に異常の発生が通知される。
　ｉｉ）異常発生通知を受けた各コアのＲＡＳ処理部では、各自のコアのログをバックアップ記憶装置１２６に保存する。
　ｉｉｉ）異常発生通知を受けた各コアのＲＡＳ処理部は、どのコアのＷＤＴがＷＤＴ例外発生通知を出力したかをＷＤＴ例外の種類で知ることができる。
　異常発生コア以外のコアのＲＡＳ処理部は、異常発生コアのログのバックアップ記憶装置１２６への保存が開始されているかどうかを判定する。
　そして、異常発生コアのログの保存が開始されていない場合には、異常発生コア以外のコアのＲＡＳ処理部は、異常発生コアのログのバックアップ記憶装置１２６への保存を行う。
［実施の形態１：動作の詳細説明］
　次に、本実施の形態に係る動作の詳細について説明する。
（動作の詳細説明：正常時の動作）
　まず正常時の動作を、図２を用いて説明する。
　コア１（１１６）の周期処理ＡＰＰ－１（１０１）は周期的にＷＤＴリセットを行う。
　周期処理ＡＰＰ－１（１０１）は、ＷＤＴドライバ１１０を経由してＷＤＴ－１（１２０）をリセットする。
　正常時はＷＤＴタイムアウトが発生する前にＷＤＴリセットが行われるため、ＷＤＴ例外は発生しない。
　コア２（１１７）、コアＮ（１１８）においても同様の処理（１０２→１１１→１２１、１０３→１１２→１２２の矢印）が行われる。
（動作の詳細説明：異常発生時の動作）
　次に、異常発生時の動作を、図４、図５及び図６のフローチャートを用いて説明する。
　この時のブロック図上での処理の流れは図３を使って補足する。
　ここでは、コア１（１１６）に異常が発生し、ＷＤＴ－１（１２０）でＷＤＴ例外が発生した例で説明する。
　Ｓ１１１において、ＷＤＴタイムアウトが発生する。
　Ｓ１１２において、ＷＤＴ－１（１２０）は一定時間ディレイ後にボードリセットを行う処理を呼出す（図３の１２０から１２３への矢印）。
　Ｓ１０１において一定時間ディレイした後に、ボードリセット処理Ｓ１０２が呼出される（図３の１２３から１２４への矢印）。
　このディレイ時間はＲＡＳ処理部が全てのコアのログをバックアップ記憶装置１２６に保存を終える時間に比べて十分大きい時間とする。
　Ｓ１１３において、ＷＤＴ－１（１２０）はコア数分のＷＤＴ例外を割込みコントローラ１１９に通知する（図３の１２０から１１９への矢印）。
　Ｓ１７１において、割込みコントローラ１１９はＷＤＴ－１（１２０）より全コア数分のＷＤＴ例外通知を入力し、ラウンドロビンで各コアのＷＤＴ例外ハンドラにＷＤＴ－１（１２０）の例外を通知する（図３の１１９から１１３，１１４，１１５への矢印）。
　次に、コア１（１１６）への例外通知後の動作（Ｓ１２０：ログバックアップ処理）を、図５を参照して説明する。
　Ｓ１２１において異常発生コア（コア１）のＷＤＴ例外ハンドラ１１３が正常に動作せず、異常発生コアのＲＡＳ処理部１（１０７）が実行されなかった場合には、異常発生コアのＲＡＳ処理部１（１０７）による異常発生コアのログのバックアップ記憶装置１２６への保存はできない（Ｓ１２２）。
　Ｓ１２１において異常発生コアのＷＤＴ例外ハンドラ１１３が正常に動作した場合、Ｓ１２３において、ＷＤＴ例外ハンドラ１１３は、自コアのＲＡＳ処理部１（１０７）に異常を通知する（図３の１１３から１０７への矢印）。
　Ｓ１２４において、ＲＡＳ処理部１（１０７）は、異常発生コアのログのバックアップ記憶装置１２６へのコピーが開始されているかどうかを判断し、コピーが開始されていない場合には、Ｓ１２５で異常発生コアのログをバックアップ記憶装置へコピーする（図３の１０７から１２７，１３０への矢印）。
　ここで各コアのログのバックアップ記憶装置１２６へのコピーが開始されたかどうかは、メモリ１２５上のフラグやセマフォなどの共有資源を使って確認できるものとする。
　前述したように、割込みコントローラ１１９はラウンドロビンにより各コアのＷＤＴ例外ハンドラにＷＤＴ例外の発生を通知するため、異常発生コア（コア１）のＲＡＳ処理部１（１０７）よりも先に、他のコアのＲＡＳ処理が、異常発生コアのログのコピーを開始している場合がある（図６のＳ１３５）。
　このため、ＲＡＳ処理部１（１０７）は、Ｓ１２４で他のコアのＲＡＳ処理部によりログのコピーが開始されているか否かを確認する。
　次に、ＲＡＳ処理部１（１０７）は、Ｓ１２６において、全てのコアのログコピーが完了しているかどうかの判断を行い、いずれかのコアにてログコピーが完了していない場合は、ＲＡＳ処理部１（１０７）の処理が完了する。
　一方、Ｓ１２５において全てのコアのログコピーが完了していた場合には、ＲＡＳ処理部１（１０７）は、Ｓ１０２のボードリセット処理を呼出す（図３ではコアＮのＲＡＳ処理部が全てのコピー完了したことを確認した例であり、１０９から１２４への矢印となる）。
　ここで、全てのコアのログコピーが完了したかどうかは、メモリ１２５上のフラグやセマフォなどの共有資源を使って確認できるものとする。
　また、図３のボードリセット装置１２４のボードリセット処理は、ディレイ装置１２３のディレイ後にも呼出されるが、全てのＲＡＳ処理の完了を確認した時点でボードリセットを行う方が、ディレイを待たずにその分だけ早くボードリセットできる効果がある。
　次に、コア２（１１７）及びコアＮ（１１８）への例外通知後の動作（Ｓ１３０：ログバックアップ処理）を、図６を参照して説明する。
　以下では、コア２（１１７）の処理として説明するが、コアＮ（１１８）でも同様の処理が行われる。
　Ｓ１３１において、コア２（１１７）のＲＡＳ処理部２（１０８）がＷＤＴドライバ１１１を経由してＷＤＴ－２（１２１）をリセットする（図３の１０８から１１１経由で１２１への矢印）。
　これは、ＷＤＴ－１（１２０）の例外発生通知の受信によるＲＡＳ処理を行っている間に、異常発生コア以外のＷＤＴタイムアウトが発生しないようにするための処理である。
　次に、Ｓ１３２において、コア２（１１７）のＷＤＴ例外ハンドラ１１４がコア２（１１７）のＲＡＳ処理部２（１０８）に異常を通知する（図３の１１４から１０８への矢印）。
　次に、ＲＡＳ処理部２（１０８）は、Ｓ１３３において、コア２（１１７）のログをバックアップ記憶装置１２６へコピーする（図３の１０８から１２８，１３１への矢印）。
　次に、ＲＡＳ処理部２（１０８）は、Ｓ１３４において異常発生コア（コア１）のログのバックアップ記憶装置１２６へのコピーが開始されているか確認し、開始されていなければ、Ｓ１３５で異常発生コアのログをバックアップ記憶装置１２６へコピーする（図３の１２７から１３０への矢印をコア２のＲＡＳ処理部２（１０８）が代替して実施）。
　これにより、異常発生コア以外のＲＡＳ処理部が代替して異常発生コアのログをバックアップ記憶装置１２６へコピーすることができる。
　次に、Ｓ１３６において、ＲＡＳ処理部２（１０８）は、全てのログコピーが完了しているかどうかの判断を行い、いずれかのコアにてログコピーが完了していない場合は、ＲＡＳ処理部２（１０８）の処理が完了する。
　一方、Ｓ１３６において全てのコアのログコピーが完了していた場合には、ＲＡＳ処理部２（１０８）は、Ｓ１０２のボードリセット処理を呼出す。
［実施の形態１：効果］
　以上のように、全コアのＲＡＳ処理部に順番に異常発生を通知し、各コアのＲＡＳ処理部が、自コアのログ情報をバックアップ記憶装置に保存する。
　このため、異常発生コア以外の他のコアのログ情報も、バックアップ記憶装置に保存することができ、ボード全体の障害解析に役立てることができる。
　また、異常発生コアのＲＡＳ処理部が正常に動作しない場合でも、異常発生コアのログ情報の保存を正常動作する他のコアが代替することにより、異常発生コアのログ情報をバックアップ記憶装置に保存することができる。
　また、本実施の形態では、ＷＤＴの設定や割込みコントローラの設定は既存の技術を利用しているため、本実施の形態に係る仕組みを簡易かつ安価に実現することが可能である。
　実施の形態２．
　以上の実施の形態１では、１回のＷＤＴ例外を全コア数分発生させたが、本実施の形態では、ハイパーバイザが存在し、１つのコアが受取ったＷＤＴ例外をハイパーバイザ経由で他のコアへ通知することにより、全コアへＷＤＴ異常通知を行う例を説明する。
　なお、本実施の形態におけるハイパーバイザは、組込み機器向けハイパーバイザを指し、マルチコア上で複数のＯＳを同時実行し、かつＯＳ間の連携と実行環境保護を実現するソフトウェアである。
　図１４に、２コアＣＰＵにおける組込みハイパーバイザの簡単なブロック図を示す。
　図１４に示すように、ハイパーバイザ１は、コア１で動作し、コア１とＯＳ１との連携を行い、ハイパーバイザ２は、コア２で動作し、コア２とＯＳ２との連携を行う。
　また、ハイパーバイザ１とハイパーバイザ２との間でも連携が図られる。
［実施の形態２：構成の説明］
　図７は、本実施の形態に係るＣＰＵボード２００の構成例を示すブロック図である。
　ＣＰＵボード２００のハードウェア構成要素は、実施の形態１で説明したものと同じであるため、説明を割愛する。
　コア２１６～２１８のソフトウェア構成要素については、実施の形態１と同じ名称の要素は実施の形態１で説明したものと同様であるため、説明を割愛し、実施の形態１と異なる要素だけを説明する。
　各コアとＯＳの間にはハイパーバイザ（ハイパーバイザ全体は２５０，ハイパーバイザ全体を構成する各コア上のハイパーバイザは２５１～２５３）が存在する。
　各ハイパーバイザにはＷＤＴ例外ハンドラより受取った異常通知を他のハイパーバイザに通知するための異常通知授受部２５４～２５６が含まれている。
　また、実施の形態１において説明したように、ＷＤＴ２２０～２２２に代えて、タイマ動作をして、ＣＰＵの異常発生を通知する仕組みをもつ外部ＷＤＴを用いてもよい。
　また、ハイパーバイザも、各ＣＰＵ間で異常通知を授受する仕組みを持つ他の手段に代えてもよい。
［実施の形態２：設定の説明］
　実施の形態２における、割込みコントローラ２１９のハードウェア設定について説明する。
　割込みコントローラ２１９は、ＷＤＴ例外発生通知を入力すると、マルチキャストで全コアに対してＷＤＴ例外を通知するよう設定される。
［実施の形態２：動作の概要説明］
　次に動作について説明する。
　本実施の形態では、マルチキャストにより、ハイパーバイザ経由で全コアのＲＡＳ処理部に異常発生が通知され、各コアのＲＡＳ処理部は、自コアのログをバックアップ記憶装置２２６に保存する。
　また、異常発生コアのＲＡＳ処理部が正常に動作しない場合は、正常動作する他コアのＲＡＳ処理部が代替して異常発生コアのログの保存を行う。
　本実施の形態に係る動作の概要は以下の通りである。
　ｉ）前述の［実施の形態２：構成の説明］の通り、割込みコントローラ２１９は、ＷＤＴ例外の発生が通知されると、各コアへマルチキャストで一斉に異常通知する。
　ｉｉ）コアの上位にはハイパーバイザが存在する。
　上記の割込みコントローラ２１９から各コアへの異常通知は、各コアのＷＤＴ例外ハンドラに対して行われる。
　ＷＤＴ例外ハンドラは早いもの勝ちでその異常通知を受取る。
　最初に異常通知を受取ったＷＤＴ例外ハンドラは、自分のコアのハイパーバイザ内の異常通知授受部に対して異常を通知する。
　異常通知授受部は、他のコアのハイパーバイザ内の異常通知授受部に対して異常を通知する。
　各コアのハイパーバイザ内の異常通知授受部は、そのコアのＲＡＳ処理部に異常を通知し、各コアのＲＡＳ処理部は同時並行に処理実行を開始する。
　ｉｉｉ）異常通知を受けた各コアのＲＡＳ処理部は、各自のコアのログをバックアップ記憶装置２２６に保存する。
　ｉｖ）異常通知を受けた各コアのＲＡＳ処理部は、どのコアのＷＤＴが異常通知を行ったかをＷＤＴ例外の種類で知ることができる。
　異常発生コア以外のコアのＲＡＳ処理部は、異常発生コアのログのバックアップ記憶装置への保存が開始されているかどうかを判定する。
　そして、異常発生コアのログの保存が開始されていない場合には、異常発生コア以外のコアのＲＡＳ処理部は、異常発生コアのログのバックアップ記憶装置への保存を行う。
［実施の形態２：動作の詳細説明］
　次に、本実施の形態に係る動作の詳細について説明する。
（動作の詳細説明：正常時の動作）
　まず正常時の動作を、図８を用いて説明する。
　コア１（２１６）の周期処理ＡＰＰ－１（２０１）は周期的にＷＤＴリセットを行う。
　周期処理ＡＰＰ－１（２０１）は、ＷＤＴドライバ２１０を経由してＷＤＴ－１（２２０）をリセットする。
　正常時はＷＤＴタイムアウトが発生する前にＷＤＴリセットが行われるため、ＷＤＴ例外は発生しない。
　コア２（２１７）、コアＮ（２１８）においても同様の処理（２０２→２１１→２２１、２０３→２１２→２２２の矢印）が行われる。
（動作の詳細説明：異常発生時の動作）
　次に、異常発生時の動作を、図１０～図１３のフローチャートを用いて説明する。
　この時のブロック図上での処理の流れは図９を使って補足する。
　ここでは、コア１（２１６）に異常が発生し、ＷＤＴ－１（２２０）でＷＤＴ例外が発生し、割込みコントローラ２１９からのＷＤＴ例外を最初に受取るのはコア２（２１７）である例で説明する。
　Ｓ２１１において、ＷＤＴタイムアウトが発生する。
　Ｓ２１２において、ＷＤＴ－１（２２０）は一定時間ディレイ後にボードリセットを行う処理を呼出す（図９の２２０から２２３への矢印）。
　Ｓ２０１において一定時間ディレイした後に、ボードリセット処理Ｓ２０２が呼出される（図９の２２３から２２４への矢印）。
　このディレイ時間はＲＡＳ処理部が全てのコアのログをバックアップ記憶装置２２６に保存を終える時間に比べて十分大きい時間とする。
　Ｓ２１３において、ＷＤＴ－１（２２０）はＷＤＴ例外を割込みコントローラ２１９に通知する（図９の２２０から２１９への矢印）。
　Ｓ２７１において、割込みコントローラ２１９はＷＤＴ－１（２２０）よりＷＤＴ例外を受け、マルチキャストで各コアのＷＤＴ例外ハンドラにＷＤＴ－１（２２０）の例外を通知する（図９の２１９から２１３，２１４，２１５への矢印）。
　本実施の形態では、コア２（２１７）が最初にＷＤＴ例外を受取った場合について説明する（このため図９の２１９から２１３への矢印は実線、２１９から２１３の矢印と２１９から２１５の矢印は点線としている）。
　次に、コア１（１１６）の動作（Ｓ２２０：ログバックアップ処理）を、図１１を参照して説明する。
　Ｓ２２１において異常発生コア（コア１）のＷＤＴ例外ハンドラ２１３が正常に動作せず、異常発生コアのＲＡＳ処理部１（２０７）が実行されなかった場合には、異常発生コアのＲＡＳ処理部１（２０７）による異常発生コアのログのバックアップ記憶装置１２６への保存はできない（Ｓ２２２）。
　Ｓ２２１において異常発生コアのＷＤＴ例外ハンドラ２１３が正常に動作した場合、本例では、Ｓ２２３及びＳ２２４において、ＲＡＳ処理部１（２０７）は何もしない。
　本例では、コア２（２１７）が最初にＷＤＴ例外を受け取るので、ＲＡＳ処理部１（２０７）は何もしない。
　以降、コア１（２１６）は、最初にＷＤＴ例外を受取ったハイパーバイザ（本例ではコア２のハイパーバイザ）からの異常通知を受けてから動作する（後述）。
　次に、コアＮ（２１８）の動作（Ｓ２５０：ログバックアップ処理）を、図１３を参照して説明する。
　Ｓ２５１において、本例ではコア２が最初にＷＤＴ例外を受け取るので、ＲＡＳ処理部Ｎ（２０９）は何もしない（Ｓ２５２）。
　以降、コアＮ（２１８）は、最初にＷＤＴ例外を受取ったハイパーバイザ（本例ではコア２のハイパーバイザ）からの異常通知を受けてから動作する（後述）。
　次に、ＷＤＴ例外を最初に受取ったコア２（２１７）の動作（Ｓ２３０：ログバックアップ処理）を、図１２を参照して説明する。
　Ｓ２３１において、本例ではコア２（２１７）のＷＤＴ例外ハンドラ２１４がＷＤＴ例外を最初に受取るので、Ｓ２３３へ進み、ＷＤＴ例外ハンドラ２１４は自コアの異常通知授受部２５５にＷＤＴ－１（２２０）の異常を通知する（図９の２１４から２５５への矢印）。
　Ｓ２３４において、異常通知授受部２５５は他コアの異常通知授受部２５４、２５６にＷＤＴ－１（２２０）の例外発生を伝える（図９の２５５から２５４，２５６への２つの矢印）。
　なお、例外発生を受取った後の、コア１とコアＮの動作は後述する。
　Ｓ２３５において、ＲＡＳ処理部２（２０８）は、自コアのＷＤＴ－２（２２１）をリセットする（図９の２０８から２１１経由で２２１への矢印）。
　これは、ＷＤＴ－１（２２０）の例外発生通知の受信によるＲＡＳ処理を行っている間に、異常発生コア以外のＷＤＴタイムアウトが発生しないようにするための処理である。
　次に、Ｓ２３６において、異常通知授受部２５５は自コアのＲＡＳ処理部２（２０８）に異常を通知する（図９の２５５から２０８への矢印）。
　次に、Ｓ２３７において、ＲＡＳ処理部２（２０８）は自コアのログをバックアップ記憶装置２２６にコピーする（図９の２０８から２２７，２３０への矢印）。
　次に、ＲＡＳ処理部２（２０８）は、Ｓ２３８において異常発生コアのログのコピーが開始されているか確認し、開始されていなければ、Ｓ２３９で異常発生コアのログをバックアップ記憶装置２２６へコピーする（図９の２２６から２２９への矢印をコア２のＲＡＳ処理部２（２０８）が代替して実施）。
　これにより、異常発生コア以外のＲＡＳ処理部が代替して異常発生コアのログをバックアップ記憶装置２２６へコピーすることができる。
　次に、Ｓ２４０において、ＲＡＳ処理部２（２０８）は、全てのコアのログコピーが完了しているかどうかの判断を行い、いずれかのコアにてログコピーが完了していない場合は、ＲＡＳ処理部２（２０８）の処理が完了する。
　一方、Ｓ２４０において全てのコアのログコピーが完了していた場合には、ＲＡＳ処理部２（１０８）は、Ｓ１０２のボードリセット処理を呼出す（図９はコアＮがこの処理を呼出している例で２０９から２２４への矢印）。
　次に、図１２のＳ２３４の処理によりＷＤＴ－１（２２０）の異常を通知されたコア１（２１６）の処理を、図１１を参照して説明する。
　Ｓ２２６においてコア１の異常通知授受部２５４が正常に動作しなければ、異常発生コア（コア１）のＲＡＳ処理部１（２０７）は動作しない。
　一方、異常通知授受部２５４が正常に動作すれば、Ｓ２２７～Ｓ２２９及びＳ２８０の処理が行われる。
　Ｓ２２７はＳ２３６と同じであり、Ｓ２２８はＳ２３８と同じであり、Ｓ２２９はＳ２３７と同じであり、Ｓ２８０はＳ２４０と同じである。
　このため、各ステップの説明を割愛する。
　なお、コア１（２１６）のＷＤＴ例外ハンドラ２１３がＷＤＴ例外を最初に取得した場合は、Ｓ２２３でＹＥＳとなり、Ｓ２２５に示すように、図１２のＳ２３３及びＳ２３４の処理が行われる。
　その後、Ｓ２２７以降の処理が行われる。
　次に、図１２のＳ２３４の処理によりＷＤＴ－１（２２０）の異常を通知されたコアＮ（２１８）の処理を、図１３を参照して説明する。
　Ｓ２５４において、異常通知授受部２５６はＷＤＴ－１（２２０）の異常通知を受取る。
　以降は、Ｓ２５５～Ｓ２６０の処理が行われる。
　なお、Ｓ２５５～Ｓ２６０は、図１２のＳ２３５～Ｓ２４０と同じである。
　このため、各ステップの説明を割愛する。
　なお、コアＮ（２１８）のＷＤＴ例外ハンドラ２１５がＷＤＴ例外を最初に取得した場合は、Ｓ２５１でＹＥＳとなり、Ｓ２５３に示すように、図１２のＳ２３３及びＳ２３４の処理が行われる。
　その後、Ｓ２５５以降の処理が行われる。
［実施の形態２：効果］
　実施の形態１の方式では各コアへ順番に異常通知するためのに例外通知の遅延が発生するのに対し、実施の形態２の方式では各コアへの異常通知は一斉に行われるため、この遅延が発生せず、ＲＡＳ処理部の同時並行処理を早く完了することができる効果がある。
　それ以外の効果は実施の形態１の効果と同様である。
　１００　ＣＰＵボード、１０１　周期処理ＡＰＰ－１、１０２　周期処理ＡＰＰ－２、１０３　周期処理ＡＰＰ－Ｎ、１０４　ＯＳ－１、１０５　ＯＳ－２、１０６　ＯＳ－Ｎ、１０７　ＲＡＳ処理部１、１０８　ＲＡＳ処理部２、１０９　ＲＡＳ処理部Ｎ、１１０　ＷＤＴドライバ、１１１　ＷＤＴドライバ、１１２　ＷＤＴドライバ、１１３　ＷＤＴ例外ハンドラ、１１４　ＷＤＴ例外ハンドラ、１１５　ＷＤＴ例外ハンドラ、１１６　コア１、１１７　コア２、１１８　コアＮ、１１９　割込みコントローラ、１２０　ＷＤＴ－１、１２１　ＷＤＴ－２、１２２　ＷＤＴ－Ｎ、１２３　ディレイ装置、１２４　ボードリセット装置、１２５　メモリ、１２６　バックアップ記憶装置、２００　ＣＰＵボード、２０１　周期処理ＡＰＰ－１、２０２　周期処理ＡＰＰ－２、２０３　周期処理ＡＰＰ－Ｎ、２０４　ＯＳ－１、２０５　ＯＳ－２、２０６　ＯＳ－Ｎ、２０７　ＲＡＳ処理部１、２０８　ＲＡＳ処理部２、２０９　ＲＡＳ処理部Ｎ、２１０　ＷＤＴドライバ、２１１　ＷＤＴドライバ、２１２　ＷＤＴドライバ、２１３　ＷＤＴ例外ハンドラ、２１４　ＷＤＴ例外ハンドラ、２１５　ＷＤＴ例外ハンドラ、２１６　コア１、２１７　コア２、２１８　コアＮ、２１９　割込みコントローラ、２２０　ＷＤＴ－１、２２１　ＷＤＴ－２、２２２　ＷＤＴ－Ｎ、２２３　ディレイ装置、２２４　ボードリセット装置、２２５　メモリ、２２６　バックアップ記憶装置、２５０　ハイパーバイザ、２５１　ハイパーバイザ１、２５２　ハイパーバイザ２、２５３　ハイパーバイザＮ、２５４　異常通知授受部、２５５　異常通知授受部、２５６　異常通知授受部。

Claims (7)

  1. 　複数のプロセッサユニットと、
    　各プロセッサユニットのログ情報を記憶する第１の記憶装置と、
    　前記第１の記憶装置とは異なる第２の記憶装置とを有し、
    　各プロセッサユニットは、
    　いずれかのプロセッサユニットにおいて異常が発生した場合に、前記第１の記憶装置に記憶されている、自プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とするプロセッサシステム。
  2. 　各プロセッサユニットは、
    　自プロセッサユニットに異常が発生していなくても、自プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とする請求項１に記載のプロセッサシステム。
  3. 　各プロセッサユニットは、
    　他のプロセッサユニットにおいて異常が発生した場合に、前記第１の記憶装置に記憶されている、異常が発生した異常発生プロセッサユニットのログ情報の前記第２の記憶装置への書き込みが開始しているか否かを判定し、
    　前記異常発生プロセッサユニットのログ情報の前記第２の記憶装置への書き込みが開始していない場合に、前記第１の記憶装置に記憶されている前記異常発生プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とする請求項１に記載のプロセッサシステム。
  4. 　前記プロセッサシステムは、更に、
    　いずれかのプロセッサユニットにおいて異常が発生した場合に、ラウンドロビンにより、異常の発生を各プロセッサユニットに通知する異常発生通知装置を有し、
    　各プロセッサユニットは、
    　前記異常発生通知装置により異常の発生が通知された際に、自プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とする請求項１に記載のプロセッサシステム。
  5. 　前記プロセッサシステムは、更に、
    　いずれかのプロセッサユニットにおいて異常が発生した場合に、マルチキャストにより、異常の発生を各プロセッサユニットに通知する異常発生通知装置を有し、
    　各プロセッサユニットは、
    　前記複数のプロセッサユニットの中で最初に前記異常発生通知装置からの通知を取得した場合に、異常の発生を他のプロセッサユニットに通知し、自プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とする請求項１に記載のプロセッサシステム。
  6. 　各プロセッサユニットは、
    　いずれかのプロセッサユニットにおいて異常が発生したことを他のプロセッサユニットから通知された際に、自プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とする請求項５に記載のプロセッサシステム。
  7. 　複数のプロセッサユニットと、
    　各プロセッサユニットのログ情報を記憶する第１の記憶装置と、
    　いずれかのプロセッサユニットにおいて異常が発生した場合に、前記第１の記憶装置に記憶されているログ情報が書き込まれる第２の記憶装置とを有し、
    　各プロセッサユニットは、
    　他のプロセッサユニットにおいて異常が発生した場合に、前記第１の記憶装置に記憶されている、異常が発生した異常発生プロセッサユニットのログ情報の前記第２の記憶装置への書き込みが開始しているか否かを判定し、
    　前記異常発生プロセッサユニットのログ情報の前記第２の記憶装置への書き込みが開始していない場合に、前記第１の記憶装置に記憶されている前記異常発生プロセッサユニットのログ情報を前記第２の記憶装置に書き込むことを特徴とするプロセッサシステム。
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