WO2013086764A1 - 用sti的拐角应力增强mosfet性能 - Google Patents

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WO2013086764A1
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朱慧珑
骆志炯
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    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations

Definitions

  • the present invention relates to the field of semiconductor fabrication technology, and more particularly to structures and methods for enhancing MOSFET performance using shallow trench (STI) corner stress.
  • Background technique STI
  • the carrier mobility of the transistor can be increased or decreased.
  • electrons and holes have different responses to the same type of strain.
  • the application of compressive stress in the direction of current flow is advantageous for hole mobility, but is detrimental to electron mobility.
  • the application of tensile stress is advantageous for electron mobility, but is detrimental to hole mobility.
  • introducing a tensile stress in the channel direction increases the mobility of electrons in the channel; on the other hand, for a PMOS device, introducing a compressive stress in the channel direction increases the hole in the channel. Mobility.
  • strained trench engineering which is designed to increase channel carrier mobility, is playing an increasingly important role. However, the smaller the device pitch, the harder it is to apply strong stress to the MOSFET.
  • a method of fabricating a MOS device comprising the steps of: providing a semiconductor substrate; forming a trench on the semiconductor substrate; and two MOS regions surrounded by the trench; Filling the trench with a dielectric material having stress; removing at least a dielectric material having stress in the trench immediately adjacent to a location on each MOS region where a channel is to be formed to form an exposed region; Filling a dielectric material in the region; and forming a MOS device on the MOS region, wherein a channel is formed at a position where a channel is to be formed, a gate is formed over the channel, and a source and a drain are formed on both sides of the channel; Wherein the boundary of each exposed region in the length direction of the channel is substantially aligned with the boundary of the position where the channel is to be formed, or the boundary of each exposed region is expanded along the length of the channel : until up to the corresponding MOS region The boundaries are aligned.
  • a MOS device comprising: a semiconductor substrate; a trench formed on the semiconductor substrate; and two MOS regions surrounded by the trench; a dielectric material having stress, filled in An exposed region, the exposed region being a region obtained by removing a dielectric material at least in a trench immediately adjacent to a position on each MOS region where a channel is to be formed; a dielectric material, filled in In the exposed region; and a channel formed at a position where a channel is to be formed, a gate formed over the channel, and a source and a drain formed on both sides of the channel; wherein in the length direction of the channel The boundary of each exposed area is substantially aligned with the boundary of the position where the channel is to be formed, or the boundary of each exposed area is expanded along the length of the channel until it is aligned with the boundary of the corresponding MOS area.
  • a method of fabricating a MOS device comprising the steps of: providing a semiconductor substrate; forming a trench on the semiconductor substrate; and two MOS regions surrounded by the trench; Filling a dielectric material having stress; removing at least the dielectric material having stress in the trenches outside the mutually distant ends of the two MOS regions, and removing portions of the dielectric material having stress respectively forming exposed regions; in the exposed regions Filling a dielectric material; and forming a MOS device on the MOS region, wherein a channel is formed at a position where a channel is to be formed, a gate is formed over the channel, and a source and a drain are formed on both sides of the channel; wherein The boundary of each exposed region in the length direction is substantially aligned with the boundary of the MOS region, or the boundary of each exposed region extends in the channel direction along the length direction of the channel until the boundary of the position where the channel is to be formed is encountered.
  • a MOS device comprising: a semiconductor substrate; a trench formed on the semiconductor substrate; and two MOS regions surrounded by the trench; a dielectric material having stress, filled in the In the trench (320, 420); the exposed region, the exposed region is a region obtained by removing the stressed dielectric material in at least the trenches outside the mutually distant ends of the two MOS regions; dielectric material, filling In the exposed region; and a channel formed at a position where a channel is to be formed, a gate formed over the channel, and a source and a drain formed on both sides of the channel; wherein the length of the channel
  • the boundary of each of the exposed regions is substantially aligned with the boundary of the MOS region, or the boundary of each exposed region extends in the channel direction along the length direction of the channel until the boundary of the position where the channel is to be formed is encountered.
  • the resulting unit stress is much smaller than the unit stress where the stressed dielectric material is located.
  • a "corner effect” is generated on the boundary where the material of the dielectric material with stress is removed.
  • a larger force can be generated between the edge of the stressed dielectric material remaining and the contacted substrate, so that it can be in the channel of the MOSFET.
  • a greater stress is generated, which makes it easier to enhance the performance of the MOSFET.
  • a semiconductor substrate 100 is provided, which may be of any type known in the electronic arts, such as bulk semiconductors, semiconductor-on-insulator (SOI).
  • the material may be monocrystalline silicon, gallium arsenide or indium phosphide.
  • the semiconductor substrate 100 is a (100) crystal orientation or a (1 10 ) crystal orientation silicon substrate.
  • the choice of crystal orientation depends on the performance requirements of the finished device.
  • the (100) crystal orientation of the substrate is beneficial to increase the mobility of electrons in the device; (1 10) the crystal orientation of the substrate is beneficial to increase the mobility of holes in the device, and Due to its nature, the mobility of electrons is greater than the mobility of holes.
  • CMOS device if the PMOS device and the NMOS device performance are expected to be as close as possible, a (1 10 ) crystal orientation substrate is preferred;
  • the performance of a high NMOS device is preferably a (100) crystal orientation substrate.
  • the semiconductor substrate provided can be P-type, N-type, or undoped.
  • the step of forming a trench on the semiconductor substrate and the MOS region surrounded by the trench is performed next.
  • oxide 105 is first formed on semiconductor substrate 100.
  • the oxides include, but are not limited to, SiO 2 and have a thickness, for example, in the range of about 5-20 nm.
  • Methods of forming the oxide include, but are not limited to, chemical vapor deposition (CVD), plasma assisted CVD, atomic layer deposition (ALD), evaporation, reactive sputtering, chemical solution deposition, or other similar deposition processes.
  • the oxide may also be formed using a thermal oxidation process or a combination of a thermal oxidation process and a deposition process. For example, in the case where the substrate is Si, a thin SiO 2 is formed by thermal oxidation on a silicon substrate, and the remaining SiO 2 is deposited by a deposition process to a predetermined height. .
  • a nitride 1 10 is formed on the oxide 105.
  • the nitrides include, but are not limited to, SiN, S13N4, and have a thickness, for example, in the range of about 50 to 150 nm.
  • Methods of forming the nitride include, but are not limited to, chemical vapor deposition (CVD), plasma assisted CVD, atomic layer deposition (ALD), evaporation, reactive sputtering, chemical solution deposition, or other similar deposition processes.
  • oxide and the nitride are patterned to form a patterned hard mask, and a portion of the substrate is removed by the patterned hard mask to form a trench in the substrate, and the unremoved substrate corresponds to the MOS. Area.
  • nitride 1 10, oxide 105 is patterned, and a portion of semiconductor substrate 100 is removed to form trenches 120 and MOS regions 1 15a and U 5b surrounded by trenches, wherein MOS regions 1 15a There is also a groove between 1 and 15b.
  • Figure la is a top view of the resulting structure
  • Figure b is a plan view taken along line AA' of Figure la.
  • Methods of patterning and removal include, but are not limited to, one-step etching and wet etching, preferably reactive ion etching (RIE).
  • RIE reactive ion etching
  • the method of forming the trench includes, but is not limited to, the above method, and in still another embodiment, the trench may be formed by directly cutting the substrate by a dicing process. More generally, the grooves can be formed using any suitable method in the art.
  • a strained nitride 130 is formed in the trench 120 to fill the trench, as shown in FIG. Figure 3a is a top view of the resulting structure, Figure 3b is its A plan view taken along line AA of Figure 3a. It can be seen from Figure 3a that the strained nitride 130 completely surrounds the MOS region from all sides. In the case where the MOS to be fabricated is an NMOS, the nitride should have a tensile stress, and in the case where the MOS to be fabricated is a PMOS, the nitride should have a compressive stress.
  • the structure can be formed by depositing strained nitride 130 and by etch back or chemical mechanical polishing (CMP) of the nitride.
  • CMP chemical mechanical polishing
  • the structure can be formed by depositing the nitride nitride 130 and by etching back the CMP or CMP to expose the substrate in the MOS region.
  • a layer of oxide 125 is formed in the trench prior to filling the strained nitride.
  • Methods of forming the oxides include, but are not limited to, chemical vapor deposition (CVD), plasma assisted CVD, atomic layer deposition (ALD), evaporation, reactive sputtering, chemical solution deposition, or other similar deposition processes.
  • This oxide is used as a buffer layer between the strained nitride and the substrate.
  • the oxide 125 is also present on the MOS region, as shown in FIG.
  • the oxide 125 is not present on the exposed substrate surface in the MOS region.
  • a step of removing a portion of the strained nitride in the trench is then performed.
  • the strained nitride 130 in the trench immediately adjacent to the position where the channel is to be formed on each of the MOS regions (U 5a, 1 15b ) is removed, and the strained nitrogen is removed.
  • the portions of the compound form exposed regions 1251, 1252, 1253, and 1254, respectively, and the boundaries of each exposed region are substantially aligned with the boundaries of the locations where the channels are to be formed, in the length direction of the channel.
  • substantially means that the boundary of the exposed area and the boundary of the location where the channel is to be formed are aligned within the range of process error.
  • Figures 4c and 4d are cross-sectional views taken along line AA, and BB, respectively, of Figure 4a.
  • the position in the picture. , S and D correspond to the channel, source and drain to be formed, respectively.
  • the boundaries of the exposed regions 1251, 1252, 1253, and 1254 may extend along the length direction of the channel to be formed (the direction indicated by the double arrow in FIG. 4b) until aligned with the corresponding MOS region boundary. .
  • the tensile strain nitride 130 located at the periphery of the MOS region has a corner effect due to the corner effect.
  • the tensile stress is more concentrated in the channel, resulting in greater stress.
  • the MOS device is a PMOS device, it is removed.
  • the compressive stress nitride 130 located at the periphery of the MOS region has a compressive stress concentrated on the channel due to the corner effect. Greater stress is obtained.
  • corner effect described herein, please refer to the related related technical documents which are well known to those skilled in the art.
  • the step is accomplished by depositing dielectric material 135 and planarizing to a hard mask exposed on the MOS region using an etch back or CMP process, as shown in FIG. 5, wherein FIG. 5a is The top view after this step, Figs. 5b and 5c are cross-sectional views taken along line AA, and BB, respectively, in Fig. 5a.
  • the structure can be formed by depositing the dielectric material 135 and by etching back the dielectric material 135 or CMP to expose the substrate in the MOS region.
  • Methods of removing nitride 1 10 include, but are not limited to, selective RIE etching with respect to dielectric material 135.
  • the strained nitride 130 is covered by the dielectric material 135 and is thus unaffected.
  • the oxide 105 on the MOS region is removed to expose the substrate 100 on the MOS region. At this time, a certain thickness of the dielectric material 135 is also removed.
  • a MOS device is formed using a conventional MOS process in which a channel is formed at a position where a channel is to be formed (corresponding to a position C in FIG. 4), a gate is formed over the channel, and both sides of the channel (corresponding to the figure)
  • the positions S and D in 4 form the source and the drain, as shown in Fig. 7, wherein Fig. 7a is a top view after the step, and Fig. 7b is a cross-sectional view taken along AA of Fig. 7a.
  • the second embodiment is basically the same as the first embodiment, and the same portions as those of the first embodiment will not be described in detail below, and the differences will be mainly described.
  • a substrate similar to the first embodiment is provided.
  • At least the strained nitrides 230 in the trenches adjacent to the positions where the channels are to be formed on each of the MOS regions (215a, 215b) are removed, and the portions where the strained nitride is removed are respectively formed.
  • Exposed regions 2251, 2252, 2253, and 2254 the boundaries of each exposed region are substantially aligned with the boundaries of the locations where the channels are to be formed, in the length direction of the channel.
  • substantially means that the boundary of the exposed area is aligned with the boundary of the location where the channel is to be formed within the range of process error.
  • the positions C, S, and D in the figure correspond to the channel, source, and drain to be formed, respectively.
  • the boundaries of the exposed regions 2251, 2252, 2253, and 2254 may extend along the length direction of the channel to be formed (the direction indicated by the double arrow in FIG. 10b) until aligned with the corresponding MOS region boundary.
  • Methods for removing strained nitride include, but are not limited to, RIE etching that is selective with respect to the underlying materials.
  • the MOS device is an NMOS device
  • the tensile strain nitride in the trench corresponding to the position of the MOS region corresponding to the channel to be formed is removed, the tensile strain nitride 230 located at the periphery of the MOS region has a corner effect due to the corner effect The tensile stress is more concentrated on the channel, resulting in greater stress.
  • the MOS device is a PMOS device
  • the compressive strain nitride 230 located at the periphery of the MOS region due to the corner effect The compressive stress is concentrated more on the channel, resulting in greater stress.
  • FIG. 10a the steps similar to those in the first embodiment are continued to form a MOS device in which a channel is formed at a position where a channel is to be formed (corresponding to a position C in Fig. 10), above the channel.
  • a gate is formed, and a source and a drain are formed on both sides of the channel (corresponding to positions S and D in FIG. 10), as shown in FIG. 11, wherein FIG. 11a is a top view after the step, FIG. Ib is a cross-sectional view taken along AA' in Fig. 11a.
  • a semiconductor substrate 300 is provided, which may be of any type known in the electronic arts, such as bulk semiconductors, semiconductor-on-insulator (SOI).
  • the material may be monocrystalline silicon, gallium arsenide or indium phosphide.
  • the semiconductor substrate 300 is a (100) crystal orientation or a (1 10 ) crystal orientation silicon substrate.
  • the choice of crystal orientation depends on the performance requirements of the finished device.
  • the (100) crystal orientation of the substrate is beneficial to increase the mobility of electrons in the device; (1 10) the crystal orientation of the substrate is favorable. In order to increase the mobility of holes in the device, due to its nature, the mobility of electrons is greater than the mobility of holes.
  • CMOS device if the PMOS device and the NMOS device performance are expected to be as close as possible, a (1 10 ) crystal orientation substrate is preferred; if a higher NMOS device performance is pursued, a (100) crystal orientation is preferred.
  • substrate if a higher NMOS device performance is pursued, a (100) crystal orientation is preferred.
  • the semiconductor substrate provided can be P-type, N-type, or undoped.
  • the step of forming a trench on the semiconductor substrate and the MOS region surrounded by the trench is performed next.
  • oxide 305 is first formed on semiconductor substrate 300.
  • the oxide includes, but is not limited to, SiO 2 and has a thickness, for example, in the range of about 5-20 nm.
  • Methods of forming the oxide include, but are not limited to, chemical vapor deposition (CVD), plasma assisted CVD, atomic layer deposition (ALD), evaporation, reactive sputtering, chemical solution deposition, or other similar deposition processes.
  • the oxide may be formed using a thermal oxidation process or a combination of a thermal oxidation process and a deposition process. For example, in the case where the substrate is Si, the silicon substrate is thermally oxidized to form a thin SiO 2 , and the remaining SiO 2 is deposited by a deposition process to a predetermined height.
  • a nitride 3 10 is formed on the oxide 305.
  • the nitrides include, but are not limited to, SiN, Si 3 N 4 , and have a thickness, for example, in the range of about 50 to 150 nm.
  • Methods of forming the nitride include, but are not limited to, chemical vapor deposition (CVD), plasma assisted CVD, atomic layer deposition (ALD), evaporation, reactive sputtering, chemical solution deposition, or other similar deposition processes.
  • the oxide and the nitride are patterned to form a patterned hard mask, and a portion of the substrate is removed by the patterned hard mask to form a trench in the substrate, and the unremoved substrate corresponds to the MOS Area.
  • nitride 3 10 , oxide 305 are patterned, and a portion of semiconductor substrate 300 is removed to form trench 320 and MOS regions 3 15a and 3 15b surrounded by trenches, wherein MOS region 3 15a There is also a groove between 315b and 315b.
  • Fig. 12a is a top view of the resulting structure
  • Fig. 12b is a plan view taken along line AA' of Fig. 12a.
  • MOS regions Two MOS regions are shown, but this is only illustrative, and more than two MOS regions can be patterned and removed on the substrate including, but not limited to, dry etching and wet etching. Reactive ion etching (RIE) is preferred.
  • RIE Reactive ion etching
  • the method of forming the trench includes, but is not limited to, the above method, and in still another embodiment, the substrate may be directly cut by a dicing process to form a trench. More generally, the grooves can be formed using any suitable method in the art.
  • a step of filling the trench with a dielectric material having stress, followed by stress Dielectric materials include, but are not limited to, strained nitrides.
  • a strained nitride 330 is formed in trench 320 to fill the trench, as shown in FIG. Fig. 14a is a top view of the resulting structure, and Fig. 14b is a plan view taken along line AA of Fig. 14a. It can be seen from Figure 14a that the strained nitride 330 completely surrounds the MOS region from all sides. In the case where the MOS to be fabricated is an NMOS, the nitride should have a compressive stress, and in the case where the MOS to be fabricated is a PMOS, the nitride should have a tensile stress.
  • the structure can be formed by depositing strained nitride 330 and by etch back or chemical mechanical polishing (CMP) of the nitride.
  • CMP chemical mechanical polishing
  • the structure can be formed by depositing strained nitride 330 and by etch back or chemical mechanical polishing (CMP) of the nitride.
  • the structure can be formed by depositing the strain nitride 330 and by etching back the CMP or CMP to expose the substrate in the MOS region.
  • a layer of oxide 325 is formed in the trench prior to filling the strained nitride.
  • Methods of forming the oxide include, but are not limited to, chemical vapor deposition (CVD), plasma assisted CVD, atomic layer deposition (ALD), evaporation, reactive sputtering, chemical solution deposition, or other similar deposition processes.
  • This oxide is used as a buffer layer between the strained nitride and the substrate.
  • the oxide 325 is also present on the MOS region, as shown in FIG.
  • the oxide 325 is not present on the exposed substrate surface in the MOS region.
  • a step of removing a portion of the strained nitride in the trench is then performed.
  • the strained nitrides 330 in the trenches outside the mutually distant ends of the two MOS regions (315a, 315b) are removed, and the portions where the strained nitride is removed form the exposed regions, respectively.
  • the MOS area boundaries are aligned. As used herein, “substantially” means that the boundary of the exposed area is aligned with the boundary of the MOS area within the range of process error.
  • the exposed regions 3251, 3252 may extend in the channel direction along the length direction of the channel to be formed (the direction indicated by the double arrow in FIG. 15b) until the position where the channel is to be formed is encountered. boundary.
  • the position in Figure 15b: S, D and D correspond to the channel, source and drain to be formed, respectively.
  • Figures 15c and 15d are cross-sectional views taken along lines AA' and ⁇ ' of Figure 15b, respectively.
  • Methods of removing strained nitride include, but are not limited to, RIE etching that is selective with respect to the underlying material.
  • the peripheral strain-strain nitrogen is removed. After the compounding, the residual compressive strain nitride 330 has a compressive stress concentrated on the channel due to the corner effect, thereby obtaining greater stress. In the case where the MOS device is a PMOS device, after the peripheral strain strain nitride is removed, the residual tensile strain nitride 330 has a tensile stress more concentrated on the channel due to the corner effect, thereby obtaining a larger stress.
  • a dielectric material 335 such as an oxide, is filled in the exposed areas.
  • the step is accomplished by depositing dielectric material 335 and planarizing to a hard mask exposed on the MOS region using an etch back or CMP process, as shown in FIG. 16, wherein FIG. 16a is The top view after this step, Figs. 16b and 16c are cross-sectional views taken along line AA' and BB in Fig. 16a, respectively.
  • the structure can be formed by depositing the dielectric material 335 and by etching back the dielectric material 335 or Cp to expose the substrate in the MOS region.
  • removing nitride 310 as shown in Figures 17a, b, wherein Figures 17a and 17b are cross-sectional views taken along lines AA' and BB', respectively.
  • Methods of removing nitride 310 include, but are not limited to, selective RIE etching with respect to dielectric material 335.
  • the strained nitride 330 is covered by the dielectric material 335 and is thus unaffected.
  • the oxide 305 on the MOS region is removed to expose the substrate 300 on the MOS region. At this time, a certain thickness of the dielectric material 335 is also removed.
  • a MOS device is formed using a conventional MOS process in which a channel is formed at a position where a channel is to be formed (corresponding to a position C in FIG. 15), a gate is formed over the channel, and both sides of the channel (corresponding to the figure) Positions S and D in 15 form a source and a drain, as shown in Fig. 18, wherein Fig. 18a is a top view after the step, and Fig. 18b is a cross-sectional view taken along AA of Fig. 18a.
  • the fourth embodiment is basically the same as the third embodiment, and the same portions as those of the third embodiment will not be described in detail below, and the differences will be mainly described.
  • a substrate similar to the third embodiment is provided.
  • the two M ⁇ S regions and the trenches surrounding the MOS regions are formed. Unlike the third embodiment, the two MOS regions are directly adjacent with no trench therebetween, similar to the case shown in FIG.
  • the dielectric material including but not limited to strained nitride, fills the trench, similar to the situation shown in Figure 9.
  • At least the strained nitrides in the trenches outside the mutually distant ends of the two MOS regions are removed, and the portions where the strained nitride is removed form exposed regions 4251, 4252, respectively.
  • the boundary of each exposed region in the length direction of the channel is substantially aligned with the boundary of the MOS region.
  • substantially means that the boundary of the exposed area is aligned with the boundary of the MOS area within the range of process error.
  • the exposed regions 4251, 4252 may extend in the channel direction along the length direction of the channel to be formed (the direction indicated by the double arrow in FIG. 19b) until the position where the channel is to be formed is encountered. boundary.
  • the locations in Figure 19b (:, S, and D correspond to the channel, source, and drain, respectively, to be formed.
  • Methods of removing strained nitride include, but are not limited to, selective RIE etching with respect to the underlying material.
  • the MOS device is an NMOS device
  • the peripheral compressive strain nitride after the peripheral compressive strain nitride is removed, the residual compressive strain nitride 430 has a compressive stress concentrated on the channel due to the corner effect, thereby obtaining a larger stress.
  • the MOS device is a PMOS device
  • the peripheral tensile strain nitride after the peripheral tensile strain nitride is removed, the residual tensile strain nitride 430 has a tensile stress more concentrated on the channel due to the corner effect, thereby obtaining a larger stress.
  • a MOS device is then formed in which a channel is formed at a position where a channel is to be formed, a gate is formed over the channel, and a source and a drain are formed on both sides of the channel. .

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种制作金属氧化物半导体（MOS）器件的方法，利用浅沟槽隔离（STI）的拐角应力增强金属氧化物半导体场效应晶体管（MOSFET）的性能，包括如下步骤：提供半导体衬底；在半导体衬底上形成沟槽以及由沟槽围绕的两个MOS区；在沟槽中填充具有应力的介质材料；至少去除与在每个MOS区上欲形成沟道的位置紧邻的、沟槽中的具有应力的介质材料，以形成露出区域；在露出区域中填充介质材料；以及在MOS区上形成MOS器件，其中在欲形成沟道的位置形成沟道，在沟道上方形成栅极，以及在沟道两侧形成源极和漏极；其中在沟道的长度方向上每个露出区域的边界基本上与欲形成沟道的位置的边界对齐，或者每个露出区域的边界沿着沟道的长度方向扩展，直到与对应的MOS区边界对齐。

Description

用 STI的拐角应力增强 MOSFET性能 优先权要求
本申请要求了 2011 年 12 月 14 曰 提交的 、 申请号为 201 110417139.2、 发明名称为 "用 STI的拐角应力增强 MOSFET性能" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体制造技术领域， 特别涉及用浅沟槽 （STI ) 的拐 角应力增强 MOSFET性能的结构和方法。 背景技术
理论和经验研究已经证实，当将应力施加到晶体管的沟道中时，晶 体管的载流子迁移率会得以提高或降低。 然而,还已知，电子和空穴对相 同类型的应变具有不同的响应。 例如,在电流流动的方向上施加压应力 对空穴迁移率有利， 但是对电子迁移率有害。 而施加张应力对电子迁 移率有利,但是对空穴迁移率有害。 具体而言， 对于 NMOS器件， 在沿 沟道方向引入张应力提高了其沟道中电子的迁移率； 另一方面， 对于 PMOS器件， 在沿沟道方向引入压应力提高了其沟道中空穴的迁移率。 随着器件特征尺寸的不断缩小， 以提高沟道载流子迁移率为目的的应 变沟道工程起到越来越重要的作用。 然而， 器件节距越小， 越难以将 强的应力施加到 MOSFET上。
因此， 仍需要一种易于增强沟道中应力的新的结构和方法。 发明内容
为了解决上述问题， 根据本发明的一方面， 提供了一种制作 MOS 器件的方法， 包括如下步骤： 提供半导体衬底； 在半导体衬底上形成 沟槽以及由沟槽围绕的两个 MOS区； 在所述沟槽中填充具有应力的介 质材料； 至少去除与在每个 MOS区上欲形成沟道的位置紧邻的、 沟槽 中的具有应力的介质材料， 以形成露出区域； 在所述露出区域中填充 介质材料； 以及在 MOS区上形成 MOS器件， 其中在欲形成沟道的位 置形成沟道， 在沟道上方形成栅极， 以及在沟道两側形成源极和漏极； 其中在沟道的长度方向上每个露出区域的边界基本上与欲形成沟道的 位置的边界对齐， 或者每个露出区域的边界沿着沟道的长度方向扩展， : 直到与对应的 MOS区边界对齐。
根据本发明的一方面，提供了一种 MOS器件， 包括： 半导体衬底; 在半导体衬底上形成的沟槽以及由沟槽围绕的两个 MOS区； 具有应力 的介质材料， 填充在所述沟槽中； 露出区域， 所述露出区域是去除了 至少位于与在每个 MOS区上欲形成沟道的位置紧邻的沟槽中的具有应 力的介质材料所得到的区域； 介质材料， 填充在所述露出区域中； 以 及在欲形成沟道的位置形成的沟道， 在沟道上方形成的栅极， 以及在 沟道两侧形成的源极和漏极； 其中在沟道的长度方向上每个露出区域 的边界基本上与欲形成沟道的位置的边界对齐， 或者每个露出区域的 边界沿着沟道的长度方向扩展， 直到与对应的 MOS区边界对齐。
根据本发明的一方面， 提供了一种制作 MOS器件的方法， 包括如 下步骤： 提供半导体村底； 在半导体衬底上形成沟槽以及由沟槽围绕 的两个 MOS区； 在所述沟槽中填充具有应力的介质材料； 至少去除在 两个 MOS区的相互远离端外侧的沟槽中的具有应力的介质材料，去除 具有应力的介质材料的部分分別形成露出区域； 在所述露出区域中填 充介质材料； 以及在 MOS区上形成 MOS器件， 其中在欲形成沟道的 位置形成沟道， 在沟道上方形成栅极， 以及在沟道两侧形成源极和漏 极； 其中在沟道的长度方向上每个露出区域的边界基本上与 MOS区边 界对齐， 或者每个露出区域的边界沿着沟道的长度方向向沟道方向延 伸， 直到遇到欲形成沟道的位置的边界。
根据本发明的一方面， 还提供了一种 MOS器件， 包括： 半导体村 底； 在半导体衬底上形成的沟槽以及由沟槽围绕的两个 MOS区； 具有 应力的介质材料， 填充在所述沟槽 （ 320、 420 ) 中； 露出区域， 所迷 露出区域是去除了至少在两个 MOS区的相互远离端外侧的沟槽中的具 有应力的介质材料所得到的区域； 介质材料， 填充在所述露出区域中； 以及在欲形成沟道的位置形成的沟道， 在沟道上方形成的栅极， 以及 在沟道两侧形成的源极和漏极； 其中在沟道的长度方向上每个露出区 域的边界基本上与 MOS区边界对齐， 或者每个露出区域的边界沿着沟 道的长度方向向沟道方向延伸， 直到遇到欲形成沟道的位置的边界。 相同的应力， 但由于衬底的厚度很大， 因此产生的单位应力远远小于 具有应力的介质材料所在处的单位应力。 在去除具有应力的介质材料 质材料的边界上， "拐角效应 （ Corner Effect ) " 由此产生。 在本发明 的实施例中， 在去除具有应力的介质材料后， 由于保留下的具有应力 的介质材料边缘与相接触的村底之间能够产生更大的作用力， 因此能 够在 MOSFET 的沟道中生成更大的应力， 从而能够更容易地增强 MOSFET的性能。 附图说明
通过参考以下描述和用于示出各个实施例的附图可以最好地理解 实施例。 在附图中：
图 la-lb、 2、 3a-3b、 4a-4d、 5a-5c、 6a-6b、 7a-7b、 8a-8b、 9、 10a-10b、 l l a-l lb、 12a-12b、 〗3、 14a-14b、 15a-15d 16a-16c、 17a- 17b、 18a- 18b 以及 19a-19b分别示出了本发明各步骤对应的器件的截面图。 具体实施方式
下面， 参考附图描述本发明的实施例的一个或多个方面， 其中在 整个附图中一般用相同的参考标记来指代相同的元件。 在下面的描迷 中， 为了解释的目的， 阐述了许多特定的细节以提供对本发明实施例 的一个或多个方面的彻底理解。 然而， 对本领域技术人员来说可以说 例的一个或多个方面。
<第一实施例〉
首先提供半导体衬底 100 , 其可以是电子领域中已知的任何类型， 例如体半导体、 绝缘层上半导体（SOI ) 。 材料可以为单晶硅、 砷化镓 或磷化铟等。 在一个具体实施例中， 半导体衬底 100是（ 100 ) 晶向或 ( 1 10 )晶向的硅衬底。晶向的选择取决于成品器件性能的要求， （ 100 ) 晶向的衬底有利于增加器件中电子的迁移率； （ 1 10 ) 晶向的衬底有利 于增加器件中空穴的迁移率， 而由于自身的性质， 电子的迁移率大于 空穴的迁移率。 所以例如在 CMOS器件中， 若期望其中的 PMOS器件 和 NMOS器件性能尽可能接近， 则优选（1 10 )晶向的衬底； 若追求更 高的 NMOS器件的性能， 优选（ 100 )晶向的衬底。 另外， 所提供的半 导体衬底可以是 P型的、 N型的或未掺杂的。
接下执行在半导体衬底上形成沟槽以及由沟槽围绕的 MOS区的步 骤。
为此， 在一个实施例中首先形成硬掩膜。 在一个具体实施例中， 首先在半导体衬底 100 上形成氧化物 105。 所迷氧化物包括但不限于 Si02 , 厚度例如在大约 5-20nm的范围内。 形成所述氧化物的方法包括 但不限于化学气相沉积（ CVD )、等离子辅助 CVD、原子层沉积（ ALD )、 蒸镀、 反应溅射、 化学溶液沉积或其他类似沉积工艺。 作为替代， 所 述氧化物还可以利用热氧化工艺或热氧化工艺与沉积工艺的组合形 成。 例如在衬底为 Si的情况下， 在硅衬底热氧化形成薄的 Si02, 再利 用沉积工艺沉积其余的 Si02达预定的高度。 .
接着， 在氧化物 105上形成氮化物 1 10。 所述氮化物包括但不限于 SiN、 S13N4 , 厚度例如在大约 50- 150nm的范围内。 形成所述氮化物的 方法包括但不限于化学气相沉积 （CVD ) 、 等离子辅助 CVD、 原子层 沉积（ALD ) 、 蒸镀、 反应溅射、 化学溶液沉积或其他类似沉积工艺。
接着， 图案化所迷氧化物和氮化物， 以形成图案化的硬掩膜， 并 借助图案化的硬掩膜去除部分衬底从而在衬底中形成沟槽， 未被去除 的衬底对应 MOS区。 在一个具体实施例中， 图案化氮化物 1 10, 氧化 物 105， 并去除部分半导体衬底 100 , 以形成沟槽 120以及由沟槽围绕 的 MOS区 1 15a和 U 5b, 其中 MOS区 1 15a和 1 15b之间也存在沟槽。 图 la是所得到结构的顶视图， 图 〗 b是其沿图 la中线 AA' 截取的平 面图。 图中示出了两个 MOS区， 但这只是示意性的， 可以在村底上形 成多于两个的 MOS区。 图案化以及去除的方法包括但不限于千法刻蚀 和湿法刻蚀， 优选反应离子刻蚀 （RIE ) 。
形成沟槽的方法包括但不限于上述方法， 在又一实施例中， 还可 以通过切割工艺直接对衬底进行切割'而形成沟槽。 更一般地， 可以利 用本领域任何合适的方法形成沟槽。
接着执行在沟槽中填充具有应力的介质材料的步骤， 具有应力的 介质材料包括但不限于应变氮化物。
为此， 在一个具体实施例中， 在沟槽 120 中形成应变氮化物 130 以填充沟槽， 如图 3所示。 图 3a是所得到结构的顶视图， 图 3b是其 沿图 3a中线 AA， 截取的平面图。 从图 3a中可以看出应变氮化物 130 从四周完全包围 MOS区。 在要制作的 MOS为 NMOS的情况下， 所述 氮化物应当具有张应力， 而在要制作的 MOS为 PMOS的情况下， 所述 氮化物应当具有压应力。 具体地， 可以通过沉积应变氮化物 130 并通 过对氮化物进行回蚀或化学机械抛光 （CMP ) 来形成所述结构。
在通过直接切割衬底形成沟槽的具体实施例中， 可以通过沉积应 变氮化物 130并通过对氮化物进行回蚀或 CMP以露出 MOS区中的衬 底来形成所述结构。
优选地， 在填充应变氮化物之前， 在沟槽中形成一层氧化物 125。 形成所迷氧化物的方法包括但不限于化学气相沉积 （CVD ) 、 等离子 辅助 CVD、 原子层沉积 （ALD ) 、 蒸镀、 反应溅射、 化学溶液沉积或 其他类似沉积工艺。 该氧化物用作应变氮化物和衬底之间的緩冲层。 在使用硬掩膜的具体实施例中， MOS 区上也存在所述氧化物 125 , 如 图 2所示。 在通过直接切割衬底形成沟槽的具体实施例中， MOS区中 露出的衬底表面上不存在氧化物 125。
接着执行去除沟槽中的部分应变氮化物的步骤。
为此， 至少去除与在每个 MOS区 （ U 5a、 1 15b ) 上欲形成沟道的 位置 （图 4a中虚线所包围的区域） 紧邻的、 沟槽中的应变氮化物 130， 去除应变氮化物的部分分别形成露出区域 1251、 1252、 1253和 1254 , 在沟道的长度方向上， 每个露出区域的边界基本上与欲形成沟道的位 置的边界对齐。 这里所述的 "基本上" 是指露出区域的边界与欲形成 沟道的位置的边界在工艺误差的范围内对齐。 图 4c和 4d分別为沿图 4a中 AA， 和 BB， 线所截取的截面图。 图中位置。、 S和 D分别对应 于欲形成的沟道、 源极以及漏极。 在另一实施例中， 露出区域 1251、 1252、 1253和 1254 的边界可以沿着欲形成的沟道的长度方向 （图 4b 中双箭头所指的方向）扩展， 直到与对应的 MOS区边界对齐。 去除应 蚀 、 、 、 ， 、 、 . 、
在 MOS器件为 NMOS器件的情况中， 在去除了与 MOS区的欲形 成沟道的位置对应的沟槽中的张应变氮化物后， 由于拐角效应， 位于 MOS区外围的张应变氮化物 130具有的张应力更集中于所迷沟道， 从 而得到了更大的应力。 而在 MOS器件为 PMOS器件的情况中， 在去除 了与 MOS区的欲形成沟道的位置对应的沟槽中的压应变氮化物后， 由 于拐角效应，位于 MOS区外围的压应变氮化物 130具有的压应力更集 中于所述沟道， 从而得到了更大的应力。 关于这里所述的 "拐角效应" 的详细解释请参见已公开的相关技术文献， 这是本领域技术人员熟知 的。
下面仍接着图 4a所示的情形进行描述。
在露出区域中填充介质材料 135 , 例如氧化物。 在利用硬掩膜的具 体实施例中， 该步骤是通过沉积介质材料 135并利用回蚀或 CMP工艺 平坦化至露出 MOS区上的硬掩膜实现的， 如图 5所示， 其中图 5a为 该步骤后的顶视图， 图 5b和 5c分别为沿图 5a中 AA， 和 BB， 线所截 取的截面图。 在通过直接切割衬底形成沟槽的具体实施例中， 可以通 过沉积所述介质材料 135并通过对介质材料 135进行回蚀或 CMP以露 出 MOS区中的衬底来形成所述结构。
在利用硬掩膜的具体实施例中， 之后还包括如下步骤： 去除氮化 物 1 10， 如图 6a、 b所示， 其中图 6a和 6b分别为沿 AA' 和 BB， 线所 截取的截面图。 去除氮化物 1 10 的方法包括但不限于相对于介质材料 135具有选择性的 RIE刻蚀。在此步骤中，应变氮化物 130被介质材料 135覆盖， 故不受影响。 接着， 去除 MOS区上的氧化物 105， 以露出 MOS区上的衬底 100。 此时， 一定厚度的介质材料 135也被去除。
接下来使用常规 MOS工艺形成 MOS器件， 其中在欲形成沟道的 位置（对应于图 4中的位置 C )形成沟道， 在沟道上方形成栅极， 以及 在沟道两侧 （对应于图 4中的位置 S和 D ) 形成源极和漏极， 如图 7 所示， 其中图 7a为该步骤后的顶视图， 图 7b为沿图 7a中 AA， 所截 取的截面图。
<第二实施例 >
第二实施例与第一实施例基本相同， 以下对与第一实施例相同的 部分不再详述， 重点描述不同之处。
提供与第一实施例相似的衬底。
形成 MOS区 215a和 215b以及围绕 MOS区 215a和 215b的沟槽 220 , 与第一实施例不同的是 MOS区 215a和 215b二者直接相邻， 之 间不存在沟槽。 图 8a是所得到结构的顶视图， 图 8b是其沿图 la中线 AA， 截取的平面图。 接着执行与第一实施例中类似的步骤， 在沟槽 220 中形成具有应 力的介质材料， 包括但不限于应变氮化物 230 , 以填充沟槽， 如图 9所 示0
至少去除与在每个 MOS区（215a、 215b )上欲形成沟道的位置（图 10a中虚线所包围的区域） 紧邻的、 沟槽中的应变氮化物 230 , 去除应 变氮化物的部分分别形成露出区域 2251、 2252、 2253和 2254 , 在沟道 的长度方向上， 每个露出区域的边界基本上与欲形成沟道的位置的边 界对齐。 这里所述的 "基本上" 是指露出区域的边界与欲形成沟道的 位置的边界在工艺误差的范围内对齐。 图中位置 C、 S 和 D分别对应 于欲形成的沟道、 源极以及漏极。 在另一实施例中， 露出区域 2251、 2252、 2253和 2254的边界可以沿着欲形成的沟道的长度方向 （图 10b 中双箭头所指的方向）扩展， 直到与对应的 MOS区边界对齐。 去除应 变氮化物的方法包括但不限于相对于下面的材料具有选择性的 RIE 刻 蚀。
在 MOS器件为 NMOS器件的情况中， 在去除了与 MOS区的欲形 成沟道的位置对应的沟槽中的张应变氮化物后， 由于拐角效应， 位于 MOS区外围的张应变氮化物 230具有的张应力更集中于所述沟道, 从 而得到了更大的应力。 而在 MOS器件为 PMOS器件的情况中， 在去除 了与 MOS区的欲形成沟道的位置对应的沟槽中的压应变氮化物后， 由 于拐角效应， 位于 MOS区外围的压应变氮化物 230具有的压应力更集 中于所述沟道， 从而得到了更大的应力。
以图 10a 所示的情形为例继续与第一实施例中相似的步骤， 形成 MOS器件， 其中在欲形成沟道的位置（对应于图 10中的位置 C )形成 沟道， 在沟道上方形成栅极， 以及在沟道两侧 （对应于图 10中的位置 S和 D ) 形成源极和漏极， 如图 1 1 所示， 其中图 1 1a为该步骤后的顶 视图， 图 l ib为沿图 1 1a中 AA' 所截取的截面图。
<第三实施例 >
首先提供半导体村底 300, 其可以是电子领域中已知的任何类型， 例如体半导体、 绝缘层上半导体 （SOI ) 。 材料可以为单晶硅、 砷化镓 或磷化铟等。 在一个具体实施例中， 半导体衬底 300是 （ 100 ) 晶向或 ( 1 10 )晶向的硅衬底。晶向的选择取决于成品器件性能的要求， （ 100 ) 晶向的衬底有利于增加器件中电子的迁移率； （ 1 10 ) 晶向的衬底有利 于增加器件中空穴的迁移率， 而由于自身的性质， 电子的迁移率大于 空穴的迁移率。 所以例如在 CMOS器件中， 若期望其中的 PMOS器件 和 NMOS器件性能尽可能接近， 则优选（ 1 10 )晶向的衬底； 若追求更 高的 NMOS器件的性能， 优选（ 100 )晶向的衬底。 另外， 所提供的半 导体衬底可以是 P型的、 N型的或未掺杂的。
接下执行在半导体衬底上形成沟槽以及由沟槽围绕的 MOS区的步 骤。
为此， 在一个实施例中首先形成硬掩膜。 在一个具体实施例中， 首先在半导体衬底 300 上形成氧化物 305。 所述氧化物包括但不限于 Si02 , 厚度例如在大约 5- 20nm的范围内。 形成所述氧化物的方法包括 但不限于化学气相沉积（CVD )、等离子辅助 CVD、原子层沉积（ ALD )、 蒸镀、 反应溅射、 化学溶液沉积或其他类似沉积工艺。 作为替代， 所 迷氧化物还可以利用热氧化工艺或热氧化工艺与沉积工艺的组合形 成。 例如在衬底为 Si的情况下， 在硅衬底热氧化形成薄的 Si02 , 再利 用沉积工艺沉积其余的 Si02达预定的高度。
接着， 在氧化物 305上形成氮化物 3 10。 所述氮化物包括但不限于 SiN、 Si3N4 , 厚度例如在大约 50- 1 50nm的范围内。 形成所述氮化物的 方法包括但不限于化学气相沉积 （CVD ) 、 等离子辅助 CVD、 原子层 沉积（ALD ) 、 蒸镀、 反应溅射、 化学溶液沉积或其他类似沉积工艺。
接着， 图案化所述氧化物和氮化物， 以形成图案化的硬掩膜， 并 借助图案化的硬掩膜去除部分衬底从而在衬底中形成沟槽， 未被去除 的衬底对应 MOS区。 在一个具体实施例中， 图案化氮化物 3 10 , 氧化 物 305 , 并去除部分半导体衬底 300 , 以形成沟槽 320以及由沟槽围绕 的 MOS区 3 15a和 3 15b , 其中 MOS区 3 15a和 315b之间也存在沟槽。 图 12a是所得到结构的顶视图， 图 12b是其沿图 12a中线 AA' 截取的 平面图。 图中示出了两个 MOS区， 但这只是示意性的， 可以在衬底上 形成多于两个的 MOS区图案化以及去除的方法包括但不限于干法刻蚀 和湿法刻蚀， 优选反应离子刻蚀 （RIE ) 。
形成沟槽的方法包括但不限于上迷方法， 在又一实施例中， 还可 以通过切割工艺直接对衬底进行切割而形成沟槽。 更一般地， 可以利 用本领域任何合适的方法形成沟槽。
接着执行在沟槽中填充具有应力的介质材料的步骤， 具有应力的 介质材料包括但不限于应变氮化物。
为此， 在一个具体实施例中， 在沟槽 320 中形成应变氮化物 330 以填充沟槽， 如图 14所示。 图 14a是所得到结构的顶视图， 图 14b是 其沿图 14a中线 AA， 截取的平面图。 从图 14a中可以看出应变氮化物 330从四周完全包围 MOS区。 在要制作的 MOS为 NMOS的情况下， 所述氮化物应当具有压应力， 而在要制作的 MOS为 PMOS的情况下， 所述氮化物应当具有张应力。 具体地， 可以通过沉积应变氮化物 330 并通过对氮化物进行回蚀或化学机械抛光 （CMP ) 来形成所迷结构。 在一个具体实施例中， 可以通过沉积应变氮化物 330 并通过对氮化物 进行回蚀或化学机械抛光（CMP ) 来形成所述结构。
在.通过直接切割衬底形成沟槽的具体实施例中， 可以通过沉积应 变氮化物 330并通过对氮化物进行回蚀或 CMP以露出 MOS区中的衬 底来形成所述结构。
优选地， 在填充应变氮化物之前， 在沟槽中形成一层氧化物 325。 形成所述氧化物的方法包括但不限于化学气相沉积 （CVD ) 、 等离子 辅助 CVD、 原子层沉积 （ALD ) 、 蒸镀、 反应溅射、 化学溶液沉积或 其他类似沉积工艺。 该氧化物用作应变氮化物和村底之间的緩沖层。 在使用硬掩膜的具体实施例中， MOS 区上也存在所述氧化物 325 , 如 图 13所示。在通过直接切割衬底形成沟槽的具体实施例中， MOS区中 露出的衬底表面上不存在氧化物 325。
接着执行去除沟槽中的部分应变氮化物的步骤。
为此， 至少去除在两个 MOS区 （315a、 315b ) 的相互远离端外侧 的沟槽中的应变氮化物 330 ,去除应变氮化物的部分分別形成露出区域
MOS区边界对齐。 这里所述的 "基本上"是指露出区域的边界与 MOS 区边界在工艺误差的范围内对齐。 在另一实施例中， 露出区域 3251、 3252可以沿着欲形成的沟道的长度方向（图 15b中双箭头所指的方向 ) 向沟道方向延伸，直到遇到欲形成沟道的位置的边界。图 15b中位置 ：、 S和 D分别对应于欲形成的沟道、 源极以及漏极。 图 15c和 15d分别 为沿图 15b中 AA' 和 ΒΒ' 线所截取的截面图。 去除应变氮化物的方 法包括但不限于相对于下面的材料具有选择性的 RIE刻蚀。
在 MOS器件为 NMOS器件的情况中， 在去除了外围的压应变氮 化物后， 由于拐角效应， 剩余压应变氮化物 330 具有的压应力更集中 于所述沟道， 从而得到了更大的应力。 而在 MOS器件为 PMOS器件的 情况中， 在去除了外围的张应变氮化物后， 由于拐角效应， 剩余张应 变氮化物 330 具有的张应力更集中于所述沟道， 从而得到了更大的应 力。
下面仍接着图 15b所示的情形进行描述。'
在露出区域中填充介质材料 335 , 例如氧化物。 在利用硬掩膜的具 体实施例中， 该步骤是通过沉积介质材料 335并利用回蚀或 CMP工艺 平坦化至露出 MOS 区上的硬掩膜实现的， 如图 16 所示， 其中图 16a 为该步骤后的顶视图， 图 16b和 16c分别为沿图 16a中 AA' 和 BB， 线所截取的截面图。 在通过直接切割衬底形成沟槽的具体实施例中， 可以通过沉积所述介质材料 335 并通过对介质材料 335 进行回蚀或 C P以露出 MOS区中的衬底来形成所述结构。
在利用硬掩膜的具体实施例中， 之后还包括如下步骤： 去除氮化 物 310, 如图 17a、 b所示， 其中图 17a和 17b分别为沿 AA' 和 BB' 线所截取的截面图。 去除氮化物 310 的方法包括但不限于相对于介质 材料 335具有选择性的 RIE刻蚀。 在此步骤中， 应变氮化物 330被介 质材料 335覆盖， 故不受影响。 接着， 去除 MOS区上的氧化物 305 , 以露出 MOS区上的衬底 300。 此时， 一定厚度的介质材料 335也被去 除。
接下来使用常规 MOS工艺形成 MOS器件， 其中在欲形成沟道的 位置 （对应于图 15 中的位置 C ) 形成沟道， 在沟道上方形成栅极， 以 及在沟道两侧 （对应于图 15中的位置 S和 D ) 形成源极和漏极， 如图 18所示， 其中图 18a为该步骤后的顶视图， 图 18b为沿图 18a中 AA， 所截取的截面图。
<第四实施例 >
第四实施例与第三实施例基本相同， 以下对与第三实施例相同的 部分不再详述， 重点描述不同之处。
提供与第三实施例相似的衬底。
形成两个 M〇S区以及围绕 MOS 区的沟槽， 与第三实施例不同的 是两个 MOS区直接相邻， 之间不存在沟槽， 类似于图 8所示的情形。
接着执行与第一实施例中类似的步骤， 在沟槽中形成具有应力的 介质材料， 包括但不限于应变氮化物， 以填充沟槽， 类似于图 9 所示 的情形。
至少去除在两个 MOS 区的相互远离端外侧的沟槽中的应变氮化 物， 去除应变氮化物的部分分别形成露出区域 4251、 4252。 其中在沟 道的长度方向上每个露出区域的边界基本上与 MOS区边界对齐。 这里 所述的 "基本上" 是指露出区域的边界与 MOS区边界在工艺误差的范 围内对齐。 在另一实施例中， 露出区域 4251、 4252可以沿着欲形成的 沟道的长度方向 （图 19b 中双箭头所指的方向） 向沟道方向延伸， 直 到遇到欲形成沟道的位置的边界。 图 19b 中位置（：、 S和 D分别对应 于欲形成的沟道、 源极以及漏极。 去除应变氮化物的方法包括但不限 于相对于下面的材料具有选择性的 RIE刻蚀。
在 MOS 器件为 NMOS 器件的情况中， 在去除了外围的压应变氮 化物后， 由于拐角效应， 剩余压应变氮化物 430 具有的压应力更集中 于所述沟道， 从而得到了更大的应力。 而在 MOS器件为 PMOS器件的 情况中， 在去除了外围的张应变氮化物后， 由于拐角效应， 剩余张应 变氮化物 430 具有的张应力更集中于所述沟道， 从而得到了更大的应 力。
接着形成 MOS器件， 其中在欲形成沟道的位置形成沟道， 在沟道 上方形成栅极， 以及在沟道两侧形成源极和漏极。 。
以上所述四个实施例仅是本发明的较佳实施例， 并非对本发明作 任何限制。 因此， 在不脱离本发明技术方法的原理和随附权利要求书 所保护范围的情况下， 可以对本发明做出各种修改、 变化。

Claims

权 利 要 求
1 一种制作 MOS器件的方法， 包括如下步骤：
提供半导体衬底；
在半导体衬底上形成沟槽以及由沟槽围绕的两个 MOS区； 在所述沟槽中填充具有应力的介质材料；
至少去除与在每个 MOS区上欲形成沟道的位置紧邻的、 沟槽中的 所述具有应力的介质材料， 以形成露出区域；
在所述露出区域中填充介质材料； 以及
在 MOS区上形成 MOS器件，其中在欲形成沟道的位置形成沟道， 在沟道上方形成栅极， 以及在沟道两侧形成源极和漏极； 道的位置的边界对齐， 或者每个露出区域的边界沿着沟道的长度方向 扩展， 直到与对应的 MOS区边界对齐。
2. 权利要求 1的方法，其中所述两个 MOS区形成为使得二者直接 相邻， 之间不存在沟槽。
3. 权利要求 1或 2的方法， 其中所述 MOS器件为 NMOS器件，
4. 权利要求 1或 2的方法， 其中所述 MOS器件为 PMOS器件， 并且所述具有应力的介质材料为具有压应力的应变氮化物。
5. 权利要求 1或 2的方法， 其中形成沟槽的步骤进一步包括： 在所述半导体衬底上依次形成第一氧化物和第一氮化物； 以及 图案化所述第一氧化物、 第一氮化物以形成图案化的硬掩膜， 并 借助所述图案化的硬掩膜去除部分衬底从而在衬底中形成所述沟槽。
6. 权利要求 1或 2的方法， 其中形成沟槽的步骤进一步包括： 通过切割工艺直接对所述村底进行切割而形成所迷沟槽。
7. 权利要求 1或 2的方法， 还包括在填充具有应力的介质材料的 步骤之前在所述沟槽中形成第二氧化物的步骤。
8. 权利要求 5的方法， 其中在填充介质材料的步骤之后还包括去 除所迷硬掩膜的步骤。
9. 一种 MOS器件， 包括：
半导体衬底； 在半导体衬底上形成的沟槽以及由沟槽围绕的两个 MOS区； 具有应力的介质材料， 填充在所迷沟槽中；
露出区域， 所述露出区域是去除了至少位于与在每个 MOS区上欲 形成沟道的位置紧邻的沟槽中的具有应力的介质材料所得到的区域； 介质材料， 填充在所述露出区域中； 以及
在欲形成沟道的位置形成的沟道， 在沟道上方形成的栅极， 以及 在沟道两侧形成的源极和漏极；
其中在沟道的长度方向上每个露出区域的边界基本上与欲形成沟 道的位置的边界对齐， 或者每个露出区域的边界沿着沟道的长度方向 扩展， 直到与对应的 MOS区边界对齐。
10. 权利要求 9的器件， 其中所述两个 MOS区二者直接相邻， 之 间不存在沟槽。
11. 权利要求 9或 10的器件，其中所述 MOS器件为 NMOS器件， 并且所迷具有应力的介质材料为具有张应力的应变氮化物。
12. 权利要求 9或 10的器件， 其中所述 MOS器件为 PMOS器件，
13. 一种制作 MOS器件的方法， 包括如下步骤：
提供半导体村底；
在半导体衬底上形成沟槽以及由沟槽围绕的两个 MOS区； 在所述沟槽中填充具有应力的介质材料；
至少去除在两个 MOS区的相互远离端外側的沟槽中的具有应力的 介质材料， 去除具有应力的介质材料的部分分别形成露出区域；
在所述露出区域中填充介质材料；. 以及
在 MOS区上形成 MOS器件，其中在欲形成沟道的位置形成沟道， 在沟道上方形成栅极， 以及在沟道两侧形成源极和漏极；
其中在沟道的长度方向上每个露出区域的边界基本上与 MOS区边 界对齐， 或者每个露出区域的边界沿着沟道的长度方向向沟道方向延 伸， 直到遇到欲形成沟道的位置的边界。
14. 权利要求 13的方法，其中所述两个 MOS区形成为使得二者直 接相邻， 之间不存在沟槽。
15. 权利要求 13或 14的方法，其中所述 MOS器件为 NMOS器件，
16. 权利要求 13或 14的方法，其中所述 MOS器件为 PMOS器件，
' 17. ;权利要求 13或 14的方法、， 其 形成沟槽^步骤进一步包括： 在所述半导体衬底上依次形成第一氧化物和第一氮化物； 以及 图案化所述第一氧化物、 第一氮化物以形成图案化的硬掩膜， 并 借助所述图案化的硬掩膜去除部分衬底从而在衬底中形成所述沟槽。
18. 权利要求 13或 14的方法， 其中形成沟槽的步骤进一步包括： 通过切割工艺直接对所述衬底进行切割而形成所述沟槽。
19. 权利要求 13或 14的方法，还包括在填充具有应力的介质材料 的步骤之前在所述沟槽中形成第二氧化物的步骤。
20. 权利要求 17的方法， 其中在填充介质材料的步骤之后还包括 去除所迷硬掩膜的步骤。
21. 一种 MOS器件， 包括：
半导体衬底；
在半导体衬底上形成的沟槽以及由沟槽围绕的两个 MOS区； 具有应力的介质材料， 填充在所迷沟槽中；
露出区域， 所述露出区域是去除了至少在两个 MOS区的相互远离 端外側的沟槽中的具有应力的介质材料所得到的区域；
介质材料， 填充在所迷露出区域中； 以及
在欲形成沟道的位置形成的沟道， 在沟道上方形成的栅极， 以及 在沟道两侧形成的源极和漏极；
其中在沟道的长度方向上每个露出区域的边界基本上与 MOS区边 界对齐， 或者每个露出区域的边界沿着沟道的长度方向向沟道方向延 伸， 直到遇到欲形成沟道的位置的边界。
22. 权利要求 21的器件，其中所述两个 MOS区二者直接相邻，之 间不存在沟槽。
23. 权利要求 21或 22的器件，其中所述 MOS器件为 NMOS器件，
24. 权利要求 21或 22的器件，其中所述 MOS器件为 PMOS器件，
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