WO2013079520A1 - Verfahren und vorrichtung zum feststellen eines fehlers in verbindungleitungen zwischen einer zentraleinheit und einer mehrzahl von voreinander unabhängigen elektronischen baueinheiten - Google Patents

Verfahren und vorrichtung zum feststellen eines fehlers in verbindungleitungen zwischen einer zentraleinheit und einer mehrzahl von voreinander unabhängigen elektronischen baueinheiten Download PDF

Info

Publication number
WO2013079520A1
WO2013079520A1 PCT/EP2012/073819 EP2012073819W WO2013079520A1 WO 2013079520 A1 WO2013079520 A1 WO 2013079520A1 EP 2012073819 W EP2012073819 W EP 2012073819W WO 2013079520 A1 WO2013079520 A1 WO 2013079520A1
Authority
WO
WIPO (PCT)
Prior art keywords
test signal
unit
interface
detecting
algorithm
Prior art date
Application number
PCT/EP2012/073819
Other languages
English (en)
French (fr)
Inventor
Timo Weiss
Jochen Widmaier
Matthias Siemss
Guenter Weiss
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to EP12805961.5A priority Critical patent/EP2786162B1/de
Priority to ES12805961T priority patent/ES2854830T3/es
Priority to JP2014542890A priority patent/JP5941993B2/ja
Priority to CN201280058636.0A priority patent/CN103959079B/zh
Priority to US14/360,418 priority patent/US9341666B2/en
Publication of WO2013079520A1 publication Critical patent/WO2013079520A1/de

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D3/00—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
    • G01D3/08—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups with provision for safeguarding the apparatus, e.g. against abnormal operation, against breakdown
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/005—Testing of electric installations on transport means
    • G01R31/006—Testing of electric installations on transport means on road vehicles, e.g. automobiles or trucks
    • G01R31/007—Testing of electric installations on transport means on road vehicles, e.g. automobiles or trucks using microprocessors or computers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/52—Testing for short-circuits, leakage current or ground faults
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/58—Testing of lines, cables or conductors

Definitions

  • the present invention relates to a method for detecting a fault in connection lines between a central processing unit and a plurality of independent electronic components, to a corresponding device and to a corresponding computer program product.
  • the present invention provides a method, furthermore a device which uses this method and finally a corresponding computer program product according to the main claims.
  • Advantageous embodiments emerge from the respective subclaims and the following description.
  • the present invention provides a method of detecting at least one fault in interconnections between a plurality of electronic terminal units and a plurality of independent peripheral units, the terminal units being controlled by an algorithm programmably programmed into a control unit, and wherein the interconnections between the peripheral ones Units and the terminal units are each carried out by means of at least one two-wire line, the method comprising the following steps:
  • the present invention further provides an apparatus adapted to perform the steps of the method according to the invention or a variant thereof in corresponding devices. Also by this embodiment of the invention in the form of a device, the object underlying the invention can be solved quickly and efficiently.
  • a device can be understood as meaning an electrical device which processes sensor signals and outputs control signals in dependence thereon.
  • the device may have an interface, which may be formed in hardware and / or software.
  • the interfaces may be part of a so-called system ASIC that includes a variety of functions of the device.
  • the interfaces are their own integrated circuits or at least partially consist of discrete components.
  • the interfaces may be software modules that are present, for example, on a microcontroller in addition to other software modules. Overcoupling is to be understood as a transmission of electrical signals that are understood either by an electrically conductive connection between two electrical conductors and / or by a wireless transmission of signals between two very close electrical conductors.
  • a computer program product with program code which can be stored on a machine-readable carrier such as a semiconductor memory, a hard disk memory or an optical memory and is used to carry out the method according to one of the embodiments described above or variants thereof if the program product is installed on a computer is also of advantage or a device is executed.
  • a machine-readable carrier such as a semiconductor memory, a hard disk memory or an optical memory
  • a peripheral unit can be understood to be an electronic component which is arranged in a separate housing of its own and is electrically connected or at least connectable to other components via a connecting line.
  • a semiconductor device or a sensor can be understood as a peripheral unit in the sense of this description.
  • a connection unit can be understood to mean an electronic unit which is designed to have an interface, which is extended by test functions, for the transmission of signals between a central unit and peripheral units.
  • Such a termination unit may be implemented, for example, in the form of an ASIC in which fixed wiring of control commands or algorithms is implemented.
  • An interface may be understood to mean a device for transmitting signals, such as a cable or a connection plug.
  • a test signal can be understood to mean a signal having a predefined voltage, in particular a static voltage, over a certain predefined period of time.
  • An overcoupling of the test signal can be understood as an effect of the test signal on another interface, which may be due, for example, to a faulty isolation between caused the two interfaces. Such faulty insulation can be caused, for example, in the manufacture of the interfaces by the accidental application of a solder tag or damage to an insulation sheath of a cable of the interface.
  • An error value can generally be understood as meaning that an error exists.
  • a register can be understood as a memory which can receive the information about an error that has occurred.
  • An algorithm can be understood as a processing rule for executing commands, wherein the processing rule is fixed, ie, implemented statically in a hardware of a module.
  • the algorithm is implemented non-volatilely, that is, can not be loaded as software into a corresponding computer unit of the module, so that it is deleted from the computer unit of the module after a powerless or voltage-free switching of the module.
  • the present invention is based on the recognition that a relatively high time requirement and complexity of a software-controlled cross-coupling test can be considerably reduced by a hardware-based test.
  • the terminal units formed, for example, for contacting as peripheral sensors or ASICs in these peripheral sensors may comprise a hardware circuit in which the algorithm for controlling the cross-coupling test is implemented. In this way, for example, the operational readiness of a equipped with PSI5 interfaces control device after the start of a vehicle can be achieved faster.
  • a step of applying a further test signal to the interface of the second terminal unit may further be provided, wherein the application of the further test signal is monitored and / or controlled by the second algorithm and further comprising steps of detecting overcoupling of the second tester further test signal is provided to the first interface in the first terminal unit and storing a third error value representing the coupling of the further test signal in a third register, wherein the steps of detecting the coupling of the further test signal and the storing of the third error value monitored by the first algorithm become.
  • Such an embodiment of the present invention offers the possibility that not only one of the terminal units can be used as a "master" for verifying the accuracy of the interconnections between the units, thus allowing a significantly greater number of possible errors to be tested.
  • a detection of an overcoupling of the further test signal on at least one second interface of the second connection unit and a transfer of a fourth error value representing the coupling over can also take place in a fourth register wherein the detection of the over-coupling of the further test signal and the deposition of the fourth error value are monitored and / or controlled by the second algorithm.
  • Such an embodiment of the present invention also offers the advantage that, even if a second connection unit is used as the master for outputting the further test signal, an error between a connection between two interfaces of the second connection unit can be detected.
  • the error detection of faults in the connection lines between the modules should be carried out by one or more hardware-implemented algorithms. It is therefore particularly favorable when the switching of the individual connection units as a "master" to output a corresponding test signal is also carried out by the corresponding algorithms in the respective connection units. According to a further embodiment of the present invention, therefore, before the step of applying the further test signal, a control signal can be output from the first algorithm to the second algorithm in order to start the application of the further test signal by the second algorithm.
  • Interface of the first terminal unit not only the effect of this test signal are evaluated on an interface of a second terminal unit, but also the effect of the test signal to one or more other interfaces are evaluated.
  • a favorable embodiment of the present invention therefore, in the step of detecting, detecting a coupling of the test signal to an interface of at least one third terminal unit and depositing a fifth error value representing the coupling of the test signal to the interface of the third terminal unit in a fifth register wherein the detection of the coupling of the test signal to the interface of the third terminal unit and the deposition of the fifth error value are monitored and / or controlled by a third algorithm programmed by a non-volatile third terminal unit.
  • a predefined period of time can be waited between the step of applying and the step of detecting.
  • the error value can be stored in the first register in the step of detection , where the first Register is part of the second terminal unit or wherein the first register is part of the control unit of the central unit.
  • the approach presented above can be used in a scenario in which the method is carried out using PSI5 interfaces at least as an interface in the first terminal unit and as an interface in the second terminal unit.
  • the approach described above can be used in the field of automotive technology or automotive electronics.
  • Fig. 1 is a block diagram of a vehicle employing an embodiment of the present invention
  • Fig. 2 is a flow chart of an embodiment of the present invention as a method
  • FIG. 3 is another more detailed flowchart of a method of use in an embodiment of the present invention.
  • Fig. 1 shows a block diagram of a vehicle 100 in which an embodiment of the present invention is used.
  • a software-controlled central unit 110 is provided.
  • the central processing unit 110 comprises a control unit 115, which is embodied, for example, as a microcontroller or digital signal processor and which is connected to terminal units 117, for example via an SPI bus 116, which serve as a hardware interface for the contact. tion are provided by external units described in more detail below.
  • the connection units 1 17 are connected to interfaces of a plurality of peripheral units 130 via connection lines 120, which are each configured as two-wire signal lines (for example in the form of a PSI5 connection line or interface). In Fig. 1 are without
  • connection units 117 Restrict the generality only three peripheral units 130, namely a first unit 130a, a second unit 130b and a third unit 130c.
  • further units 130 may be provided, which are connected analogously by means of corresponding connection lines 120 to respectively assigned connection units 117.
  • Each of the connection units 117 comprises, for example, a first interface 140, a second interface 150, a non-volatile algorithm 160 stored in hardware of the relevant connection unit 117 and a register 170 in which one or more error values can be stored.
  • the peripheral units 130 may be sensors (for example acceleration sensors, pressure sensors or structure-borne noise sensors or the like) which send a corresponding sensor signal to one of the interfaces 140 or 150 of the terminal units 1 17, so that the relevant terminal unit 17 evaluates the signal transmitted by the relevant sensor For example, and may activate a personal security device such as an air bag 180 or a seat belt pretensioner 190 to optimize safety of an occupant 195 of the vehicle 100.
  • sensors for example acceleration sensors, pressure sensors or structure-borne noise sensors or the like
  • a personal security device such as an air bag 180 or a seat belt pretensioner 190 to optimize safety of an occupant 195 of the vehicle 100.
  • the first interface 140a of the first connection unit 117a is connected to the first peripheral unit 130a via a first connection line 120a second interface 150a of the first connection unit 117a via a second connection line 120b with the first peripheral
  • Unit 130a connected, the first interface 140b of the second terminal unit 117b via a third connecting line 120c to a second peripheral unit 130b, the second interface 150b of the second terminal unit 117b via a fourth connecting line 120d also connected to the second peripheral unit 130b, the first interface 140c the third connection unit
  • each of the peripheral units 130 is connected to a corresponding connection unit 117 of the central unit 110 only via a connecting line 120.
  • the control unit 115 sends a signal, for example to the first connection unit 1 17a, to carry out the error check by an algorithm 160a implemented in the hardware of the first connection unit 117a or a correspondingly equipped control unit which uses this algorithm 160a can run to start.
  • a test signal is applied to the first interface 140a of the first connection unit 117a.
  • This test signal can be, for example, that a predefined voltage level is impressed between the two wires of the first connecting lines 120a. If a fault now exists in the connections 120, for example as a result of faulty insulation or a solder tail 125 between one of the wires of the first connection line 120a and a wire of the third connection line 120c, this error can be detected on the first interface 140b of the second connection unit 1 17b. In this case, for example, a voltage level on the third connection line 120c will be greater than would be the case without the error in the form of the solder tag 125.
  • the overcoupling of the test signal from the first connection line 120a to the third connection line 120c can be detected at the first interface 140b of the second connection unit 1 17b.
  • the second terminal unit 117b is in this case in a state in which no test signal is output to one of the connection lines 120c and 120d via one of the interfaces 140b or 150b, but rather overcoupling of the test signal to the third and / or fourth connection line 120 and 120d monitored at the respective interfaces at 140b and 150b.
  • test signal Coupled to the third connection line 120c this can be detected by the hardwired into the hardware of the second terminal unit 1 17b algorithm 160b and stored in a corresponding memory or a corresponding register 170b of the second terminal unit 1 17b.
  • an error between the first connection line 120a and the fifth connection line 120e may also be detected at the first interface 140c of the third connection unit 1 17c, this error being caused for example by a second solder tail 126.
  • the algorithm 160c which is non-volatile programmed into the hardware of the third terminal unit 1 17c, an error value representing this error can be detected at the first interface 140c of the third terminal unit 1 17c and this error value stored in a register or memory Store memory 170c of third terminal unit 1 117c.
  • the first peripheral unit 130a may also be the algorithm 160a or a control unit executing the algorithm 160a). a representative of this error 127
  • a control signal (for example via the SPI bus 116 and the control unit 15 of the central processing unit 110) can be sent to the algorithm 160b (or one of them) by the algorithm 160a of the first connection unit 117a Algorithm-executing control unit) of the second terminal unit 117b, whereupon the algorithm 160b in the second terminal unit 117b (or the control unit that executes this algorithm 160b in the second terminal unit 117b), for example, a (further) test signal via the first interface 140b of second terminal unit 117b outputs to the third connection line 120c.
  • This further test signal may, for example, correspond to the test signal in form and amplitude previously output via the first interface 140a of the first connection unit 117a.
  • the error 125 caused by the solder tail between the first and third connection lines tion 120a and 120c are also recognized in the first interface 140a of the first connection unit 117a and stored in the memory 170a by a corresponding error value representing this error 125.
  • each of the interfaces 140 and 150 shown in FIG. 1 can now serve as the master interface, via which a corresponding test signal is output to the associated connection line 120, wherein in the other interfaces, either to same connection unit or to other connection unit, a review of the respective interfaces on a
  • the error values stored in the registers 170 of the individual connection units 1 17 can be read, for example, by the control unit 15 of the central unit 110, so that the error status of the respective connection lines 120 is detected.
  • This read-out can again take place, for example, using a software-based algorithm in the central unit 110, since this read-out does not require such a large number of commands to be processed and can therefore be carried out with sufficient speed.
  • only one read command is required if a register stores the
  • PSI5 software-controlled cross-coupling test
  • FIG. 2 shows a flow chart of an embodiment of the present invention as a method 200 for detecting at least one fault in connection lines between a device which has been transiently injected into a central processing unit. programmed algorithm central unit and a plurality of mutually independent electronic modules.
  • the connection lines between the central unit and the plurality of units are each carried out by means of a two-wire line.
  • the method 200 includes a step of outputting 210 a start signal from the central processing unit to a first one of the units to start detecting the error.
  • the method 200 comprises a step of applying 220 a test signal to an interface of a first one of the modules, wherein the application of the test signal is monitored by a first algorithm non-volatilely programmed in the first module.
  • the method 200 comprises a step of detecting 230 a coupling of the test signal to an interface of a second structural unit and depositing an overcoupling error value in a first register, wherein the detection and removal of the error value by a non-volatilely programmed in the second structural unit Algorithm is monitored.
  • the method comprises a step of reading out 240 the at least one error value by the central unit from at least the first register in order to detect the error in the connection lines between the central unit and the plurality of units.
  • a hardware-based cross-coupling test leads to a reduction of the test time while relieving the (software-controlled main) processor. This is achieved through an automatic test procedure that does not require any control intervention by the processor during the test. Typically, the commands "Start the Cross Coupling Test” and “Read the Test Results” are sufficient. This reduces the overall complexity of the software of the algorithm running in the processor. After the start of the test, the activation and status acquisition of the individual interfaces is carried out automatically by the test circuit. The test results are stored in result registers.
  • test procedure depends on the number of modules (which are implemented, for example, as ASICs) with (PSI5) interfaces on a board.
  • modules which are implemented, for example, as ASICs
  • PSI5 interfaces
  • -ASIC master
  • PSI5 interface
  • FIG. 3 shows a flowchart of steps which are carried out, for example, in a master ASIC, that is to say in a connection unit which applies a test signal to an interface.
  • a first step 305 the corresponding connection unit receives a signal (for example from the central unit 110 of FIG. 1), so that the relevant master connection unit can recognize that it is allowed to operate as a master connection unit. If such a signal is not received, it is jumped back along the path 307 to step 305, so that the relevant connection unit waits again for a corresponding signal of the control unit 15, that it is allowed to operate as a master connection unit. If it is detected in step 305 that the relevant connection unit is known as
  • step 309 is performed, in which it is checked whether all interfaces to interconnections are turned off (ie disabled). Consequently, in step 309 it is checked whether all PSI interfaces are switched off. If this is not the case, the program jumps back to step 305 in accordance with path 311 and is again expected to receive a signal that the relevant connection unit is to operate as a master connection unit. If it is detected in step 309 that all interfaces on connection lines are switched off, a subsequent step 313 is entered, in which it is checked whether there is no short circuit to a voltage source (for example a battery) at the nth interface of the module Count variable n represents a natural number (starting at number 1).
  • a voltage source for example a battery
  • step 313 If it has been determined in step 313 that in fact there is no short circuit at the nth interface of the connection unit, the interface no. N is turned on in step 315 and subsequently waited for a predetermined time in accordance with step 317, so that a voltage level on one at the interface no . n connected to the connecting line. Following this, it is checked in a step 319, whether a (filtered) output of an interface voltage comparator monitoring the voltage at interface No. n is greater than a predetermined threshold value. If this is not the case, an error value is stored corresponding to path 321 in a register 170 (corresponding to FIG. 1), which represents a fault "short circuit to ground” is jumped to a step 323, which will be explained further below.
  • step 319 it is checked in a subsequent step 323 whether a (filtered) output of an interface voltage comparator monitoring another interface of the terminal unit is also present provides a value greater than or equal to the threshold. If so, in a subsequent step 325, a logical "1" (as an error value) is written to a cross-coupling result register (which may also be located in memory 170, for example), thus causing a fault in the form of a short circuit or a low-resistance connection between The interface number n and the further interface of the relevant (master) connection unit can then be identified, followed by the interface number n of the connection unit being switched off in a step 327. If it is detected in step 323 that the output of a section monitoring the further interface - Supply voltage comparator delivers a value not greater than that
  • Threshold value or the output of all interface voltage comparators monitoring the further interfaces of the relevant (master) connection unit deliver values which are all no greater than corresponding threshold values is also jumped to step 327, in which interface no. N is switched off. After switching off the interface no. N in step 327, a waiting of a predefined settling time takes place in step 329. Following step 329, it is checked in step 331 whether the count variable corresponds to a number representing the maximum number nmax of interfaces in the respective (master) port unit.
  • step 331 In the case where a fault "short circuit to the power supply voltage" (ie, battery) is detected in step 313, an error value is stored (step 332) representing a short circuit to the power supply voltage such as the battery and jumped to step 331 If it has been detected in step 331 that the currently used count variable n is actually smaller than the maximum number nmax of interface in the relevant (master) connection unit, the count variable n is incremented by the value 1 and jumped to step 309. Wrd in step 331 is detected that the currently used count variable n is not smaller than the maximum number nmax of interfaces in the relevant (master) port unit is jumped back to step 305.
  • a fault "short circuit to the power supply voltage" ie, battery
  • the other port units eg ASICs, which in this case work as “slave ASICs” or dependent ASICs
  • PSI5 monitor mode and monitor their interfaces for possible coupling to the master ASIC (PSI5) interfaces, as will be described in more detail with reference to the worndia- program of FIG. 4.
  • a dependent working unit that is, for example, a dependent ASIC, that is, an ASIC not operating as a master ASIC or a unit not operating as a master terminal unit. These steps are performed in parallel (corresponding to the arrow 403 in FIG. 4) in all the connection units shown in FIG. 1, which do not operate as a master connection unit.
  • a first step 405 it is checked whether the relevant structural unit (for example from the control unit 115 of the central unit 110) has received a signal that the relevant terminal unit should operate as a controlled connection unit (that is to say as a slave connection unit).
  • the system jumps to a subsequent step 407, in which it is checked whether a (filtered) value of an output of an interface voltage comparator monitoring a relevant interface of the respective connection unit exceeds a specific threshold value. If this is the case, in a subsequent step
  • an error value is entered in a corresponding cross-coupling result register, which represents an error of the coupling of the test signal to the relevant interface of the (dependent) connection unit.
  • control commands for activating the cross-coupling test and for reading the result registers can provide an indication of the incorporation of the invention in an ASIC. Clear evidence of a hardware-based test is possible if the communication between the processor and the ASICs is interrupted during the test procedure and correct test results are still stored in the result register after the test has ended.
  • an exemplary embodiment comprises a "and / or" link between a first feature and a second feature, then this is to be read so that the embodiment according to one embodiment, both the first feature and the second feature and according to another embodiment either only first feature or only the second feature.

Abstract

Die Erfindung betrifft ein Verfahren (200) zum Feststellen zumindest eines Fehlers (125, 126, 127) in Verbindungsleitungen (120) zwischen einer Mehrzahl von elektronischen Anschlusseinheiten (117a-c) und einer Mehrzahl von voneinander unabhängigen peripheren Einheiten (130), wobei die Anschlusseinheit (117a-c) durch einen flüchtig in eine Steuereinheit (115) einprogrammierten Algorithmus gesteuert werden und wobei die Verbindungleitungen (120) zwischen den peripheren Einheiten (130a-c) und der Anschlusseinheiten (117) je mittels zumindest einer Zweidrahtleitung ausgeführt sind. Das Verfahren (200) umfasst einen Schritt des Ausgebens (210) eines Startsignals von der Steuereinheit (115) an eine erste (130a) der Anschlusseinheiten (117a), um das Feststellen des Fehlers (125) zu starten. Ferner umfasst das Verfahren (200) einen Schritt des Anlegens (220) eines Testsignals an eine Schnittstelle (140a) einer ersten der Anschlusseinheiten (117a), wobei das Anlegen des Testsignals durch einen nicht-flüchtig in der ersten Anschlusseinheit (117a) einprogrammierten ersten Algorithmus (160a) überwacht und/oder gesteuert wird. Auch umfasst das Verfahren (200) einen Schritt des Erfassens (230) eines Überkoppelns des Testsignals an eine Schnittstelle (140b) einer zweiten Anschlusseinheit (117b) und Ablegen eines das Überkoppeln repräsentierenden Fehlerwertes in einem ersten Register (170b), wobei das Erfassen und Ablegen des Fehlerwertes durch einen nicht-flüchtig in der zweiten Anschlusseinheit (117b) einprogrammierten zweiten Algorithmus (160b) überwacht und/oder gesteuert wird. Schließlich umfasst das Verfahren (200) einen Schritt des Auslesens (240) des zumindest einen Fehlerwertes durch die Steuereinheit (110) zumindest aus dem ersten Register (170b), um den Fehler in den Verbindungsleitungen (120) zwischen der ersten Anschlusseinheit (117a) und der Mehrzahl von peripheren Einheiten (130) festzustellen.

Description

Beschreibung
Titel
Verfahren und Vorrichtung zum Feststellen eines Fehlers in Verbindungleitungen zwischen einer Zentraleinheit und einer Mehrzahl von voreinander unabhängigen elektronischen Baueinheiten
Stand der Technik
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Feststellen eines Fehlers in Verbindungleitungen zwischen einer Zentraleinheit und einer Mehrzahl von voneinander unabhängigen elektronischen Baueinheiten, auf eine entsprechende Vorrichtung sowie auf ein entsprechendes Computerprogrammprodukt.
Ein Cross-Coupling-Test (deutsch: Test auf Kreuzverkopplung) zwischen PSI5- Schnittstellen eines oder mehrerer ASICs auf einer Leiterkarte wurde bisher per
Software-Steuerung durchgeführt. Dies ist jedoch sehr zeitaufwändig, da die Steuerung des Tests per Software eine erhebliche Anzahl von auszulesenden und auszuführenden Befehlen erfordert. Insbesondere in der Kraftfahrzeugtechnik, in der alle sicherheitsrelevanten Systeme vor einem Beginn einer Fahrt gründlich geprüft werden müssen, kann dies in zukünftigen Fahrzeugen mit einer hohen Anzahl von miteinander verbundenen Sensoren als Baueinheiten einen erheblichen Zeitaufwand bedeuten, bevor das Fahrzeug in Betrieb genommen werden kann. Dies ist für einen Nutzer des Fahrzeugs wenig komfortabel. Offenbarung der Erfindung
Vor diesem Hintergrund wird mit der vorliegenden Erfindung ein Verfahren, weiterhin einer Vorrichtung, die dieses Verfahren verwendet sowie schließlich ein entsprechendes Computerprogrammprodukt gemäß den Hauptansprüchen vor- gestellt. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen und der nachfolgenden Beschreibung. Die vorliegende Erfindung schafft ein Verfahren zum Feststellen zumindest eines Fehlers in Verbindungsleitungen zwischen einer Mehrzahl von elektronischen Anschlusseinheiten und einer Mehrzahl von voneinander unabhängigen periphe- ren Einheiten, wobei die Anschlusseinheit durch einen flüchtig in eine Steuereinheit einprogrammierten Algorithmus gesteuert werden und wobei die Verbindungleitungen zwischen den peripheren Einheiten und der Anschlusseinheiten je mittels zumindest einer Zweidrahtleitung ausgeführt sind, wobei das Verfahren die folgenden Schritte aufweist:
- Ausgeben eines Startsignals von der Steuereinheit an eine erste der Anschlusseinheiten, um das Feststellen des Fehlers zu starten;
Anlegen eines Testsignals an eine Schnittstelle einer ersten der Anschlusseinheiten, wobei das Anlegen des Testsignals durch einen nicht-flüchtig in der ersten Anschlusseinheit einprogrammierten ersten Algorithmus über- wacht und/oder gesteuert wird;
Erfassen eines Überkoppelns des Testsignals an eine Schnittstelle einer zweiten Anschlusseinheit und Ablegen eines das Überkoppeln repräsentierenden Fehlerwertes in einem ersten Register, wobei das Erfassen und Ablegen des Fehlerwertes durch einen nicht-flüchtig in der zweiten Anschluss- einheit einprogrammierten zweiten Algorithmus überwacht und/oder gesteuert wird; und
Auslesen des zumindest einen Fehlerwertes durch die Steuereinheit zumindest aus dem ersten Register, um den Fehler in den Verbindungsleitungen zwischen der ersten Anschlusseinheit und der Mehrzahl von peripheren Ein- heiten festzustellen.
Die vorliegende Erfindung schafft ferner eine Vorrichtung, die ausgebildet ist, um die Schritte des erfindungsgemäßen Verfahrens oder einer Variante davon in entsprechenden Einrichtungen durchzuführen bzw. umzusetzen. Auch durch die- se Ausführungsvariante der Erfindung in Form einer Vorrichtung kann die der Erfindung zugrunde liegende Aufgabe schnell und effizient gelöst werden.
Unter einer Vorrichtung kann vorliegend ein elektrisches Gerät verstanden werden, das Sensorsignale verarbeitet und in Abhängigkeit davon Steuersignale ausgibt. Die Vorrichtung kann eine Schnittstelle aufweisen, die hard- und/oder softwaremäßig ausgebildet sein kann. Bei einer hardwaremäßigen Ausbildung können die Schnittstellen beispielsweise Teil eines sogenannten System-ASICs sein, der verschiedenste Funktionen der Vorrichtung beinhaltet. Es ist jedoch auch möglich, dass die Schnittstellen eigene, integrierte Schaltkreise sind oder zumindest teilweise aus diskreten Bauelementen bestehen. Bei einer software- mäßigen Ausbildung können die Schnittstellen Softwaremodule sein, die beispielsweise auf einem Mikrocontroller neben anderen Softwaremodulen vorhanden sind. Unter einem Überkoppeln ist einer Übertragung von elektrischen Signalen zu verstehen, die entweder durch eine elektrisch leitfähige Verbindung zwischen zwei elektrischen Leitern und/oder durch eine drahtlose Übertragung von Signalen zwischen zwei sich sehr nahe kommenden elektrischen Leitern zu verstehen.
Von Vorteil ist auch ein Computerprogrammprodukt mit Programmcode, der auf einem maschinenlesbaren Träger wie einem Halbleiterspeicher, einem Festplattenspeicher oder einem optischen Speicher gespeichert sein kann und zur Durchführung des Verfahrens nach einer der vorstehend beschriebenen Ausführungsformen oder Varianten davon verwendet wird, wenn das Programmprodukt auf einem Computer oder einer Vorrichtung ausgeführt wird.
Unter einer peripheren Einheit kann ein elektronisches Bauelement verstanden werden, welches in einem separaten eigenen Gehäuse angeordnet und über eine Verbindungsleitung mit weiteren Komponenten elektrisch verbunden oder zumindest verbindbar ist. Beispielsweise kann ein Halbleiter-Bauelement oder ein Sensor als periphere Einheit im Sinne dieser Beschreibung verstanden werden. Unter einer Anschlusseinheit kann eine elektronische Einheit verstanden werden, die eine um Testfunktionen erweiterte Schnittstelle zur Übertragung von Signalen zwischen einer Zentraleinheit und peripheren Einheiten ausgebildet ist. Eine solche Anschlusseinheit kann beispielsweise in der Form eines ASICs implementiert sein, in dem eine feste Verdrahtung von Steuerbefehlen oder - algorithmen implementiert ist. Unter einer Schnittstelle kann eine Vorrichtung zu Übertragung von Signalen wie beispielsweise ein Kabel oder ein Anschlussstecker verstanden werden. Unter einem Testsignal kann ein Signal mit einer vordefinierten Spannung, insbesondere einer statischen Spannung über einen bestimmten vordefinierten Zeitraum verstanden werden. Unter einem Überkoppeln des Testsignals kann eine Wirkung des Testsignals auf eine andere Schnittstelle verstanden werden, die beispielsweise durch eine fehlerhafte Isolation zwischen den beiden Schnittstellen verursacht ist. Eine solche fehlerhafte Isolation kann beispielsweise bei der Herstellung der Schnittstellen durch das versehentliche Aufbringen einer Lötfahne oder eine Beschädigung eines Isolationsmantels eines Kabels der Schnittstelle verursacht werden. Unter einem Fehlerwert kann allgemein eine Information verstanden werden, dass ein Fehler vorliegt. Unter einem Register kann ein Speicher verstanden werden, der die Information über einen aufgetretenen Fehler aufnehmen kann. Unter einem Algorithmus kann eine Abarbeitungsvorschrift zur Abarbeitung von Befehlen verstanden werden, wobei die Abarbeitungsvorschrift fest, d.h. statisch in einer Hardware einer Baueinheit implementiert ist. Insbesondere ist der Algorithmus nicht-flüchtig implementiert, das heißt nicht als Software in eine entsprechende Rechnereinheit der Baueinheit ladbar, so dass er nach einem Stromlos- oder Spannungslos-Schalten der Baueinheit wieder aus der Rechnereinheit der Baueinheit gelöscht wird.
Die vorliegende Erfindung basiert auf der Erkenntnis, dass ein relativ hoher Zeitbedarf und eine Komplexität eines per Software gesteuerten Cross-Coupling- Tests durch einen hardwarebasierten Test erheblich reduziert werden können. Insbesondere können die Anschlusseinheiten, die beispielsweise zur Kontaktie- rung von als peripheren Sensoren oder ASICs in diesen peripheren Sensoren gebildet sind, eine Hardware-Schaltung aufweisen, in denen der Algorithmus zur Steuerung des Kreuzverkopplungstests implementiert ist. Auf diese Weise kann beispielsweise die Betriebsbereitschaft eines mit PSI5-Schnittstellen ausgerüsteten Steuergerätes nach dem Start eines Fahrzeuges schneller erreicht werden.
Günstig ist es, wenn gemäß seiner Ausführungsform der vorliegenden Erfindung im Schritt des Erfassens ferner ein Erfassen eines Überkoppelns des Testsignals auf eine zweite Schnittstelle der ersten Anschlusseinheit und ein Ablegen eines das Überkoppeln repräsentierenden zweiten Fehlerwertes in ein zweites Register erfolgen, wobei das Erfassen eines Überkoppelns des Testsignals auf eine zweite Schnittstelle der ersten Anschlusseinheit und das Ablegen des zweiten Fehlerwertes durch den ersten Algorithmus überwacht und/oder gesteuert werden. Eine derartige Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass nicht nur eine Wirkung des Testsignals an einer anderen Anschlusseinheit als der das Testsignal ausgebenden Anschlusseinheit gemessen werden kann, wodurch sich der hier vorgestellten Ansatz nicht nur zur Überprüfung von Verbin- düngen zwischen einzelnen Anschlusseinheiten, sondern auch zur Überprüfung der Verbindung einzelner Schnittstelle ein der eigenen Anschlusseinheit eignet.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann ferner ein Schritt des Anlegens eines weiteren Testsignals an der Schnittstelle der zweiten Anschlusseinheit vorgesehen sein, wobei das Anlegens des weiteren Testsignals durch den zweiten Algorithmus überwacht und/oder gesteuert wird und wobei ferner Schritte des Erfassens eines Überkoppelns des weiteren Testsignals an die erste Schnittstelle in der ersten Anschlusseinheit und des Ablegens eines das Überkoppeln des weiteren Testsignals repräsentierenden dritten Fehlerwertes in einem dritten Register vorgesehen ist, wobei die Schritte des Erfassens des Überkoppelns des weiteren Testsignals und des Ablegens des dritten Fehlerwertes durch den ersten Algorithmus überwacht werden. Eine derartige Ausführungsform der vorliegenden Erfindung bietet die Möglichkeit, dass nicht nur eine der Anschlusseinheiten als„Master" für die Überprüfung der Fehlerfreiheit der Verbindungsleitungen zwischen den Baueinheiten verwendbar ist. Auf diese Weise wird eine deutlich größere Anzahl von möglichen Fehlern prüfbar.
Auch kann gemäß einer zusätzlichen Ausführungsform der vorliegenden Erfin- dung im Schritt des Erfassens eines Überkoppelns des weiteren Testsignals ferner ein Erfassen eines Überkoppelns des weiteren Testsignals auf zumindest eine zweite Schnittstelle der zweiten Anschlusseinheit und ein Ablegen eines das Überkoppeln repräsentierenden vierten Fehlerwertes in einem vierten Register erfolgen, wobei das Erfassen des Überkoppelns des weiteren Testsignals und das Ablegen des vierten Fehlerwertes durch den zweiten Algorithmus überwacht und/oder gesteuert werden. Eine derartige Ausführungsform der vorliegenden Erfindung bietet ebenfalls den Vorteil, dass, auch wenn eine zweite Anschlusseinheit als Master zum Ausgeben des weiteren Testsignals verwendet wird, ein Fehler zwischen einer Verbindung zwischen zwei Schnittstellen der zweiten An- Schlusseinheit erkannt werden kann.
Um eine Entlastung der Software-gesteuerten Zentraleinheit zu erreichen, sollte die Durchführung der Fehlererkennung von Fehlern in den Verbindungsleitungen zwischen den Baueinheiten durch einen oder mehrere in Hardware implementier- te Algorithmen erfolgen. Besonders günstig ist es daher, wenn einen die Um- schaltung der einzelnen der Anschlusseinheiten als„Master" zur Ausgabe eines entsprechenden Testsignals ebenfalls durch die entsprechenden Algorithmen in den jeweiligen Anschlusseinheiten erfolgt. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann daher vor dem Schritt des Anlegens des weiteren Testsignals ein Steuersignal vom ersten Algorithmus an den zweiten Algorithmus ausgegeben werden, um das Anlegen des weiteren Testsignals durch den zweiten Algorithmus zu starten.
Um eine möglichst schnelle und effiziente Überprüfung der Verbindungen zwischen der Steuereinheit der Zentraleinheit und der Mehrzahl von Anschlussein- heiten zu ermöglichen, sollte nach einem Anlegen eines Testsignals an eine
Schnittstelle der ersten Anschlusseinheit nicht nur die Wirkung dieses Testsignals auf eine Schnittstelle einer zweiten Anschlusseinheit ausgewertet werden, sondern auch noch die Wirkung des Testsignals auf eine oder mehrere weitere Schnittstellen ausgewertet werden. Gemäß einer günstigen Ausführungsform der vorliegenden Erfindung kann daher im Schritt des Erfassens ferner ein Erfassen eines Überkoppelns des Testsignals auf eine Schnittstelle zumindest einer dritten Anschlusseinheit und ein Ablegen eines das Überkoppeln des Testsignals auf die Schnittstelle der dritten Anschlusseinheit repräsentierenden fünften Fehlerwertes in einem fünften Register erfolgen, wobei das Erfassen des Überkoppelns des Testsignals auf die Schnittstelle der dritten Anschlusseinheit und das Ablegen des fünften Fehlerwertes durch einen durch einen nicht-flüchtig in der dritten Anschlusseinheit einprogrammierten dritten Algorithmus überwacht und/oder gesteuert werden. Um sicherzustellen, dass ein Überkoppeln des Testsignals auf eine andere
Schnittstelle korrekt erfasst wird, sollte ein Einschwingen des Testsignals auf der Schnittstelle der ersten Anschlusseinheit berücksichtigt werden. Gemäß einer Ausführungsform der vorliegenden Erfindung kann daher zwischen dem Schritt des Anlegens und dem Schritt des Erfassens eine vordefinierte Zeitdauer abge- wartet werden.
Um ein besonders schnelles Abspeichern der Fehlerwerte in den betreffenden Baueinheiten oder ein besonders schnelles Auslesen der ermittelten Fehlerwerte durch die Steuereinheit der Zentraleinheit zu ermöglichen, kann gemäß einer be- sonderen Ausführungsform der vorliegenden Erfindung im Schritt des Erfassens ein Ablegen des Fehlerwertes in dem ersten Register erfolgen, wobei das erste Register ein Teil der zweiten Anschlusseinheit ist oder wobei das erste Register ein Teil der Steuereinheit der Zentraleinheit ist.
Besonders vorteilhaft kann der vorstehend vorgestellte Ansatz in einem Szenario eingesetzt werden, in dem das Verfahren unter Verwendung von PSI5- Schnittstellen zumindest als Schnittstelle in der ersten Anschlusseinheit und als Schnittstelle in der zweiten Anschlusseinheit ausgeführt wird. Insbesondere kann der vorstehend beschriebene Ansatz im Bereich der Kraftfahrzeugtechnik oder der Kraftfahrzeugelektronik eingesetzt werden.
Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen beispielhaft näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines Fahrzeugs, in dem ein Ausführungsbeispiel der vorliegenden Erfindung eingesetzt wird;
Fig. 2 ein Ablaufdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung als Verfahren;
Fig. 3 weiteres detaillierteres Ablaufdiagramm eines Verfahrens zur Anwendung in einem Ausführungsbeispiels der vorliegenden Erfindung; und
Fig. 4 ein weiteres detaillierteres Ablaufdiagramm eines Verfahrens zur Anwendung in einem Ausführungsbeispiel der vorliegenden Erfindung.
In der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung werden für die in den verschiedenen Figuren dargestellten und ähnlich wirkenden Elemente gleiche oder ähnliche Bezugszeichen verwendet, wobei auf eine wiederholte Beschreibung dieser Elemente verzichtet wird.
Fig. 1 zeigt ein Blockschaltbild eines Fahrzeugs 100, in dem ein Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. Hierbei ist eine Softwaregesteuerte Zentraleinheit 110 vorgesehen. Die Zentraleinheit 1 10 umfasst eine Steuereinheit 115, die beispielsweise als Mikrocontroller oder digitaler Signalprozessor ausgebildet ist und die beispielsweise über einen SPI-Bus 116 mit Anschlusseinheiten 117 verbunden sind, die als Hardware-Schnittstelle zur Kontak- tierung von nachfolgend noch näher beschriebenen externen Einheiten vorgesehen sind. Die Anschlusseinheiten 1 17 sind über Verbindungsleitungen 120, die jeweils als Zweidraht-Signalleitungen (beispielsweise in der Form einer PSI5- Verbindungsleitung oder Schnittstelle) ausgestaltet sind, mit Schnittstellen einer Mehrzahl von peripheren Einheiten 130 verbunden. In der Fig. 1 sind dabei ohne
Beschränkung der Allgemeinheit nur drei periphere Einheiten 130, nämlich eine erste Einheit 130a, eine zweite Einheit 130b und eine dritte Einheit 130c. Es können jedoch noch weitere (in der Fig. 1 nicht explizit dargestellte) Einheit 130 vorgesehen sein, die analog mittels entsprechender Verbindungsleitungen 120 mit jeweils zugeordneten Anschlusseinheiten 117 angeschlossen sind. Jede der Anschlusseinheiten 117 umfasst beispielsweise eine erste Schnittstelle 140 eine zweite Schnittstelle 150, einen in einer Hardware der betreffenden Anschlusseinheit 117 nicht-flüchtig eingespeicherten Algorithmus 160 sowie ein Register 170, in welchem ein oder mehrere Fehlerwerte eingespeichert werden können.
Die peripheren Einheiten 130 können Sensoren (beispielsweise Beschleunigungssensoren, Drucksensoren oder Körperschallsensoren oder ähnliche) sein, die ein entsprechendes Sensorsignal an eine der Schnittstellen 140 oder 150 der Anschlusseinheiten 1 17 senden, sodass die betreffende Anschlusseinheit 1 17 das von dem jeweils betreffenden Sensor gesendete Signal auswerten kann und beispielsweise ein Personensicherheitsmittel wie einen Airbag 180 oder einen Gurtstraffer 190 zur Optimierung einer Sicherheit eines Insassen 195 des Fahrzeugs 100 aktivieren kann. Um nun die einzelnen Schnittstellen 140 bzw. 150 der jeweiligen Anschlusseinheiten 117 der Zentraleinheit 1 10 mit der Steuereinheit 115 der Zentraleinheit zu verbinden, ist beispielsweise die erste Schnittstelle 140a der ersten Anschlusseinheit 117a über eine erste Verbindungsleitung 120a mit der ersten peripheren Einheit 130a verbunden, die zweite Schnittstelle 150a der ersten Anschlussein- heit 117a über eine zweite Verbindungsleitung 120b mit der ersten peripheren
Einheit 130a verbunden, die erste Schnittstelle 140b der zweiten Anschlusseinheit 117b über eine dritte Verbindungsleitung 120c mit einer zweiten peripheren Einheit 130b, die zweite Schnittstelle 150b der zweiten Anschlusseinheit 117b über eine vierte Verbindungsleitung 120d ebenfalls mit der zweiten peripheren Einheit 130b verbunden, die erste Schnittstelle 140c der dritten Anschlusseinheit
1 17c über eine fünfte Verbindungsleitung 120e mit einer dritten peripheren Ein- heit 130c verbunden und eine zweite Schnittstelle 150c der dritten Anschlusseinheit 1 17c über eine sechste Verbindungsleitung 120f mit der dritten peripheren Einheit 130c Zentraleinheit 110 verbunden. Es ist auch denkbar, dass jede der peripheren Einheiten 130 nur über eine Verbindungsleitung 120 mit einer entsprechenden Anschlusseinheit 117 der Zentraleinheit 110 verbunden ist.
Um nun die korrekte Funktion und Fehlerfreiheit der einzelnen Verbindungsleitungen 120 zu prüfen, wurde bisher ein Prüfalgorithmus durch die Softwaregesteuerte Steuereinheit 115 in der Zentraleinheit 110 ausgeführt, was jedoch durch das Einlesen, Interpretieren und Ausführen von einzelnen Kommandos des Prüfalgorithmus in der Steuereinheit 1 15 aufwändig und somit langsam war. Gemäß dem hier vorgestellten Ansatz wird nun von der Steuereinheit 115 ein Signal, beispielsweise an die erste Anschlusseinheit 1 17a geschickt, um das Durchführen der Fehlerprüfung durch einen in der Hardware der ersten Anschlusseinheit 117a implementierten Algorithmus 160a bzw. eine entsprechend ausgestattete Steuereinheit, die diesen Algorithmus 160a ausführen kann, zu starten.
Dazu wird beispielsweise ein Testsignal an der ersten Schnittstelle 140a der ersten Anschlusseinheit 117a angelegt. Dieses Testsignal kann beispielsweise darin bestehen, dass ein vordefinierter Spannungspegel zwischen den beiden Drähten der ersten Verbindungsleitungen 120a aufgeprägt wird. Besteht nun ein Fehler in den Verbindungen 120, beispielsweise durch eine schadhafte Isolation oder eine Lötfahne 125 zwischen einem der Drähte der ersten Verbindungsleitung 120a und einem Draht der dritten Verbindungsleitung 120c, kann dieser Fehler an der ersten Schnittstelle 140b der zweiten Anschlusseinheit 1 17b erkannt werden. In diesem Fall wird beispielsweise ein Spannungspegel auf der dritten Verbindungsleitung 120c größer sein, als dies ohne den Fehler in Form der Lötfahne 125 der Fall wäre. An der ersten Schnittstelle 140b der zweiten Anschlusseinheit 1 17b kann somit das Überkoppeln des Testsignals von der ersten Verbindungsleitung 120a auf die dritte Verbindungsleitung 120c erfasst werden. Die zweite Anschlusseinheit 117b ist in diesem Fall in einem Zustand, in dem selbst kein Testsignal auf eine der Verbindungsleitungen 120c und 120d über eine der Schnittstellen 140b oder 150b ausgegeben wird, sondern es wird vielmehr ein Überkoppeln des Testsignals auf die dritte und/oder vierte Verbindungsleitung 120 bzw. 120d an den jeweiligen Schnittstellen an 140b und 150b überwacht. Wird nun erkannt, dass beispielsweise durch das Vorliegen des Fehlers 125 das Testsignal auf die dritte Verbindungsleitung 120c überkoppelt, kann dies durch den in die Hardware der zweiten Anschlusseinheit 1 17b fest einprogrammierten Algorithmus 160b erfasst und in einen entsprechenden Speicher bzw. ein entsprechendes Register 170b der zweiten Anschlusseinheit 1 17b gespeichert werden.
Auf die vorstehend beschriebene Weise kann auch ein Fehler zwischen der ersten Verbindungsleitung 120a und der fünften Verbindungsleitung 120e an der ersten Schnittstelle 140c der dritten Anschlusseinheit 1 17c erkannt werden, wobei dieser Fehler beispielsweise durch eine zweite Lötfahne 126 verursacht ist. In diesem Fall kann durch die Verwendung des Algorithmus 160c, der in die Hardware der dritten Anschlusseinheit 1 17c nicht-flüchtig einprogrammiert ist, einen diesen Fehler repräsentierenden Fehlerwert an der ersten Schnittstelle 140c der dritten Anschlusseinheit 1 17c erfassen und diesen Fehlerwert in einem Register oder einen Speicher 170c der dritten Anschlusseinheit 1 117c einspeichern.
Um auch einen Fehler (beispielsweise durch einen Kurzschluss 127) zwischen der ersten und zweiten Verbindungsleitung 120a und 120b festzustellen, die in Schnittstellen einer einzigen peripheren Einheit beispielsweise der ersten peripheren Einheit 130a kann auch der Algorithmus 160a oder eine Steuereinheit, die den Algorithmus 160a ausführt) einen diesen Fehler 127 repräsentierenden
Fehlerwert an der zweiten Schnittstelle 150a der ersten Anschlusseinheit 117a aufzeichnen und im dem Speicher oder dem Register 170a einspeichern.
Um nun möglichst alle auftretenden Fehler in den Verbindungsleitungen erfassen zu können, kann durch den Algorithmus 160a der ersten Anschlusseinheit 117a ein Steuersignal (beispielsweise über den SPI-Bus 116 und die Steuereinheit 1 15 der Zentraleinheit 1 10) an den Algorithmus 160b (oder eine diesen Algorithmus ausführende Steuereinheit) der zweiten Anschlusseinheit 117b senden, woraufhin der Algorithmus 160b in der zweiten Anschlusseinheit 117b (bzw. die Steuer- einheit, die diesen Algorithmus 160b in der zweiten Anschlusseinheit 117b ausführt) beispielsweise ein (weiteres) Testsignal über die erste Schnittstelle 140b der zweiten Anschlusseinheit 117b auf die dritte Verbindungsleitung 120c ausgibt. Dieses weitere Testsignal kann beispielsweise dem zuvor über die erste Schnittstelle 140a der ersten Anschlusseinheit 117a ausgegebenen Testsignal in Form und Amplitude entsprechen. Auf diese Weise kann beispielsweise der Fehler 125, der durch die Lötfahne zwischen der ersten und dritten Verbindungslei- tung 120a und 120c besteht, auch in der ersten Schnittstelle 140a der ersten Anschlusseinheit 117a erkannt und im Speicher 170a durch einen entsprechenden, diesen Fehler 125 repräsentierenden Fehlerwert abgelegt werden. Durch eine Wiederholung dieser vorstehend beschriebenen Vorgehensweise kann nun beispielsweise jede der in Fig. 1 dargestellten Schnittstellen 140 bzw. 150 als Master-Schnittstelle dienen, über welche ein entsprechendes Testsignal auf die zugehörige Verbindungsleitung 120 ausgegeben wird, wobei in den anderen Schnittstellen, die entweder zur gleichen Anschlusseinheit oder zu anderen Anschlusseinheit gehören, eine Überprüfung der jeweiligen Schnittstellen auf ein
Überkoppeln des an der Master-Schnittstelle angelegten Testsignals möglich wird. Dabei kann diese Überprüfung ohne die Ausführungen eines entsprechenden Software-Codes in der Steuereinheit 1 15 der Zentraleinheit 110 erfolgen, wodurch die Ausführung der Überprüfung der Fehlerfreiheit in den Verbindungs- leitungen 120 gegenüber einer Anwendung eines Software-gesteuerten Algorithmus deutlich schneller ist.
Abschließend können die in den Registern 170 der einzelnen Anschlusseinheiten 1 17 eingespeicherten Fehlerwerte beispielsweise durch die Steuereinheit 1 15 der Zentraleinheit 110 ausgelesen werden, sodass der Fehlerstatus der jeweiligen Verbindungsleitungen 120 erfasst wird. Dieses Auslesen kann beispielsweise wieder unter Verwendung eines Software-basierten Algorithmus in der Zentraleinheit 110 erfolgen, da dieses Auslesen keine so große Anzahl von abzuarbeitenden Kommandos erfordert und daher hinreichend schnell ausgeführt wer- den kann. Ferner ist nur ein Lese-Kommando erforderlich, wenn ein Register die
Fehlereinträge aller Schnittstellen enthält.
Dagegen würde ein per Software gesteuerter Cross-Coupling-Test (wie er im Stand der Technik erfolgt) erfolgt eine Vielzahl von Steuerkommandos an die zu testenden (PSI5-) Schnittstellen erfordern. Jede einzelne PSI5-Schnittstelle muss durch Software-Kommandos ein- und ausgeschaltet werden und der Status aller Schnittstellen ist nach jedem Einschaltkommando zu erfassen.
Fig. 2 zeigt ein Ablaufdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung als Verfahren 200 zum Feststellen zumindest eines Fehlers in Verbindungsleitungen zwischen einer durch einen flüchtig in eine Zentraleinheit einpro- grammierten Algorithmus gesteuerten Zentraleinheit und einer Mehrzahl von voreinander unabhängigen elektronischen Baueinheiten. Die die Verbindungsleitungen zwischen der Zentraleinheit und der Mehrzahl von Baueinheiten sind je mittels Zweidrahtleitung ausgeführt. Das Verfahren 200 umfasst einen Schritt des Ausgebens 210 eines Startsignals von der Zentraleinheit an eine erste der Baueinheiten, um das Feststellen des Fehlers zu starten. Weiterhin umfasst das Verfahren 200 einen Schritt des Anlegens 220 eines Testsignals an eine Schnittstelle einer ersten der Baueinheiten, wobei das Anlegen des Testsignals durch einen nicht-flüchtig in der ersten Baueinheit einprogrammierten ersten Algorithmus überwacht wird. Hierdurch wird ein Kurzschluss-nach-Masse-Monitor realisiert. Ferner umfasst das Verfahren 200 einen Schritt des Erfassens 230 eines Über- koppelns des Testsignals an eine Schnittstelle einer zweiten Baueinheit und Ablegen eines das Überkoppeln repräsentierenden Fehlerwertes in einem ersten Register, wobei das Erfassen und Ablegen des Fehlerwertes durch einen nichtflüchtig in der zweiten Baueinheit einprogrammierten zweiten Algorithmus überwacht wird. Schließlich umfasst das Verfahren einen Schritt des Auslesens 240 des zumindest einen Fehlerwertes durch die Zentraleinheit zumindest aus dem ersten Register, um den Fehler in den Verbindungsleitungen zwischen der Zentraleinheit und der Mehrzahl von Baueinheiten festzustellen.
Ein hardwarebasierter Cross-Coupling-Test, wie er vorstehend beschrieben wurde, führt zu einer Reduzierung der Testzeit bei gleichzeitiger Entlastung des (Software-gesteuerten Haupt-) Prozessors. Dies wird erreicht durch einen automatischen Testablauf, der während des laufenden Tests keine Steuereingriffe durch den Prozessor erfordert. Typischerweise sind die Kommandos„Start des Cross Coupling Tests" und„Lesen der Testergebnisse" ausreichend. Damit wird die Komplexität der Software des Algorithmus, der im Prozessor abläuft, insgesamt reduziert. Nach dem Start des Tests erfolgt die Aktivierung und Statuserfassung der einzelnen Schnittstellen automatisch durch die Testschaltung. Die Testergebnisse werden in Ergebnisregistern gespeichert.
Der Testablauf ist abhängig von der Anzahl an Baueinheiten (die beispielsweise als ASICs ausgeführt sind) mit (PSI5-) Schnittstellen auf einer Platine. Bei mehreren Baueinheiten bzw. ASICs wird eine Baueinheit (ASIC) nach der anderen zum„Master(-ASIC)", das seine (PSI5-) Schnittstell(en) sequentiell für eine kurze Zeit aktiviert (d.h. ein Testsignals an der betreffenden Schnittstelle aufgibt) und die jeweils nicht aktiven Schnittstellen auf Verkopplung überwacht, wie es mit Bezug zu Fig. 3 detaillierter beschrieben wird.
Fig. 3 zeigt ein Ablaufdiagramm von Schritten, die beispielsweise in einem Mas- ter-ASIC, das heißt in einer Anschlusseinheit, die an einer Schnittstelle ein Testsignal anlegt, ausgeführt werden. In einem ersten Schritt 305 empfängt die entsprechende Anschlusseinheit ein Signal (beispielsweise von der Zentraleinheit 1 10 aus Fig. 1), sodass die betreffende Master-Anschlusseinheit erkennen kann, dass sie als Master- Anschlusseinheit arbeiten darf/soll. Wird ein solches Signal nicht empfangen, wird entlang dem Pfad 307 zurück zu Schritt 305 gesprungen, so dass die betreffende Anschlusseinheit wieder auf ein entsprechendes Signal der Steuereinheit 1 15 wartet, dass sie als Master- Anschlusseinheit arbeiten darf/soll. Wird im Schritt 305 erkannt, dass die betreffende Anschlusseinheit als
Master-Anschlusseinheit arbeiten darf/soll, wird ein nachfolgender Schritt 309 ausgeführt, in dem überprüft wird, ob alle Schnittstellen zu Verbindungsleitungen ausgeschaltet (d.h. deaktiviert) sind. Folglich wird im Schritt 309 überprüft, ob alle PSI-Interfaces ausgeschaltet sind. Ist dies nicht der Fall, wird entsprechend Pfad 311 zum Schritt 305 zurückgesprungen und erneut auf ein Signal erwartet, dass die betreffende Anschlusseinheit als Master-Anschlusseinheit arbeiten soll. Wird im Schritt 309 erkannt, dass alle Schnittstellen an Verbindungsleitungen ausgeschaltet sind, wird zu einem nachfolgenden Schritt 313 gesprungen, in dem überprüft wird, ob an der n-ten Schnittstelle der Baueinheit keinen Kurzschluss zu einer Spannungsquelle (beispielsweise eine Batterie) besteht, wobei die Zählvariable n eine natürliche Zahl (beginnend bei Zahl 1) darstellt. Wrd in Schritt 313 festgestellt, dass tatsächlich kein Kurzschluss an der n-ten Schnittstelle der Anschlusseinheit vorliegt, wird die Schnittstelle Nr. n im Schritt 315 eingeschaltet und nachfolgend entsprechend Schritt 317 eine vorbestimmte Zeit abgewartet, damit sich ein Spannungspegel auf einer an der Schnittstelle Nr. n angeschlossenen Verbindungsleitung einschwingen kann. Hieran anschließend wird in einem Schritt 319. überprüft, ob eine (gefilterte) Ausgabe eines die Spannung an Schnittstelle Nr. n überwachenden Schnittstellen-Spannungskomparators größer als ein vorbestimmter Schwellwert ist. Ist dies nicht der Fall, wird entsprechend Pfad 321 in einem Register 170 (entsprechend der Fig. 1) ein Fehlerwert abgespeichert, der einen Fehler„Kurzschluss nach Masse" repräsentiert. Hiernach wird zu einem Schritt 323 gesprungen, der nachfolgend noch weiter erläutert wird. Wird in Schritt 319 dagegen festgestellt, dass die Ausgabe auf Schnittstelle Nr. n größer als der Schwellwert ist, wird in einem nachfolgenden Schritt 323 überprüft, ob eine (gefilterte) Ausgabe eines, eine weitere Schnittstelle der An- Schlusseinheit überwachenden, Schnittstellen-Spannungskomparators ebenfalls einen Wert liefert, der größer als ein bzw. der Schwellwert ist. Ist dies der Fall, wird in einem nachfolgenden Schritt 325 eine logische„1 " (als Fehlerwert) in ein Kreuzkopplungsergebnisregister (welches beispielsweise ebenfalls im Speicher 170 angeordnet sein kann) geschrieben, wodurch ein Fehler in der Form eines Kurzschlusses ist oder einer niederohmigen Verbindung zwischen der Schnittstelle Nr. n und der weiteren Schnittstelle der betreffenden (Master-) Anschlusseinheit erkennbar wird. Hieran anschließend wird in einem Schritt 327 die Schnittstelle Nr. n der Anschlusseinheit ausgeschaltet. Wird im Schritt 323 erkannt, dass die Ausgabe eines die weitere Schnittstelle überwachenden Schnitt- stellen-Spannungskomparators einen Wert liefert, der nicht größer als der
Schwellwert ist bzw. die Ausgabe aller die weiteren Schnittstellen der betreffenden (Master-) Anschlusseinheit überwachenden Schnittstellen- Spannungskomparatoren Werte liefern, die alle nicht größer als entsprechende Schwellenwerte sind, wird ebenfalls zum Schritt 327 gesprungen, in der die Schnittstelle Nr. n abgeschaltet wird. Nach dem Abschalten der Schnittstelle Nr. n im Schritt 327 erfolgt in Schritt 329 ein Abwarten einer vordefinierten Einschwingzeit. Auf Schritt 329 folgend wird im Schritt 331 überprüft, ob die Zählvariable einer Zahl entspricht, die die maximale Anzahl nmax von Schnittstellen in der betreffenden (Master-) Anschlusseinheit repräsentiert. Auch wird im Fall, dass im Schritt 313 ein Fehler„Kurzschluss zur Versorgungsspannung" (das heißt beispielsweise zur Batterie) erkannt wird, ein Fehlerwert abgespeichert (Schritt 332), der einen Kurzschluss zur Versorgungsspannung wie beispielsweise der Batterie darstellt und weiter zum Schritt 331 gesprungen. Wrd in Schritt 331 erkannt, dass die aktuell verwendete Zählvariable n tatsächlich kleiner als die maximale Anzahl nmax von Schnittstelle in der betreffenden (Master-) Anschlusseinheit ist, wird die Zählvariable n um den Wert 1 inkrementiert und zum Schritt 309 gesprungen. Wrd im Schritt 331 erkannt, dass die aktuell verwendete Zählvariable n nicht kleiner als die maximale Anzahl nmax von Schnittstellen in der betreffenden (Master-) Anschlusseinheit ist, wird zurück zum Schritt 305 ge- Sprüngen. Die anderen Anschlusseinheiten (z.B. ASICs, die in diesem Fall als„Slave- ASICs" oder abhängige ASICs arbeiten) werden in einen Monitormodus geschaltet und überwachen ihre (PSI5-) Schnittstellen auf eine eventuelle Verkopplung mit dem Master-ASIC (PSI5-) Schnittstellen, wie dies mit Bezug zum Ablaufdia- gramm gemäß Fig. 4 näher beschrieben wird.
Fig. 4 zeigt ein Ablaufdiagramm von Schritten, die in einer abhängig arbeitenden Baueinheit (das heißt beispielsweise einem abhängigen ASIC, also einem nicht als Master-ASIC arbeitenden ASIC oder einer nicht als Master-Anschlusseinheit arbeitender Baueinheit) ausgeführt werden. Diese Schritte werden parallel (entsprechend dem Pfeil 403 in Fig. 4) in allen in Fig. 1 dargestellten Anschlusseinheiten durchgeführt, die nicht als Master-Anschlusseinheit arbeiten. In einem ersten Schritt 405 wird überprüft, ob die betreffende Baueinheit (beispielsweise von der Steuereinheit 115 der Zentraleinheit 1 10) ein Signal erhalten hat, dass die betreffende Anschlusseinheit als gesteuerte Anschlusseinheit (das heißt als Sla- ve-Anschlusseinheit) arbeiten soll. Ist dies der Fall, wird zu einem nachfolgenden Schritt 407 gesprungen, in dem überprüft wird, ob ein (gefilterter) Wert einer Ausgabe eines eine betreffende Schnittstelle der jeweiligen Anschlusseinheit überwachenden Schnittstellen-Spannungskomparators einen bestimmten Schwellwert überschreitet. Ist dies der Fall, wird in einem nachfolgenden Schritt
409 ein Fehlerwert in ein entsprechendes Kreuzkopplungsergebnisregister eingetragen, der einen Fehler des Überkoppelns des Testsignals auf die betreffende Schnittstelle der (abhängigen) Anschlusseinheit repräsentiert. Zur Untersuchung, ob die vorliegende Erfindung in einem Produkt implementiert ist, können Steuerkommandos zur Aktivierung des Cross-Coupling-Tests und zum Lesen der Ergebnisregister ein Indiz für den Einbau der Erfindung in einem ASIC liefern. Ein eindeutiger Nachweis für einen hardwarebasierten Test ist möglich, wenn während des Testablaufs die Kommunikation zwischen Prozessor und ASICs unterbrochen wird und nach Ablauf des Tests dennoch korrekte Testergebnisse in dem Ergebnisregister gespeichert sind.
Die beschriebenen und in den Figuren gezeigten Ausführungsbeispiele sind nur beispielhaft gewählt. Unterschiedliche Ausführungsbeispiele können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann ein Ausführungsbeispiel durch Merkmale eines weiteren Ausführungsbeispiels ergänzt werden.
Ferner können erfindungsgemäße Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden.
Umfasst ein Ausführungsbeispiel eine„und/oder"-Verknüpfung zwischen einem ersten Merkmal und einem zweiten Merkmal, so ist dies so zu lesen, dass das Ausführungsbeispiel gemäß einer Ausführungsform sowohl das erste Merkmal als auch das zweite Merkmal und gemäß einer weiteren Ausführungsform entweder nur das erste Merkmal oder nur das zweite Merkmal aufweist.

Claims

Verfahren (200) zum Feststellen zumindest eines Fehlers (125, 126, 127) in Verbindungsleitungen (120) zwischen einer Mehrzahl von elektronischen Anschlusseinheiten (1 17a-c) und einer Mehrzahl von voneinander unabhängigen peripheren Einheiten (130), wobei die Anschlusseinheit (1 17a-c) durch einen flüchtig in eine Steuereinheit (1 15) einprogrammierten Algorithmus gesteuert werden und wobei die Verbindungsleitungen (120) zwischen den peripheren Einheiten (130a-c) und der Anschlusseinheiten (117) je mittels zumindest einer Zweidrahtleitung ausgeführt sind, wobei das Verfahren (200) die folgenden Schritte aufweist:
- Ausgeben (210) eines Startsignals von der Steuereinheit (115) an eine erste (130a) der Anschlusseinheiten (117a), um das Feststellen des Fehlers (125) zu starten;
- Anlegen (220) eines Testsignals an eine Schnittstelle (140a) einer ersten der Anschlusseinheiten (1 17a), wobei das Anlegen des Testsignals durch einen nicht-flüchtig in der ersten Anschlusseinheit (117a) einprogrammierten ersten Algorithmus (160a) überwacht und/oder gesteuert wird;
Erfassen (230) eines Überkoppelns des Testsignals an eine Schnittstelle (140b) einer zweiten Anschlusseinheit (117b) und Ablegen eines das Überkoppeln repräsentierenden Fehlerwertes in einem ersten Register (170b), wobei das Erfassen und Ablegen des Fehlerwertes durch einen nicht-flüchtig in der zweiten Anschlusseinheit (117b) einprogrammierten zweiten Algorithmus (160b) überwacht und/oder gesteuert wird; und
- Auslesen (240) des zumindest einen Fehlerwertes durch die Steuereinheit (110) zumindest aus dem ersten Register (170b), um den Fehler in den Verbindungsleitungen (120) zwischen der ersten Anschlusseinheit (1 17a) und der Mehrzahl von peripheren Einheiten (130) festzustellen.
2. Verfahren (200) gemäß Anspruch 1 , dadurch gekennzeichnet, dass im Schritt des Erfassens (230) ferner ein Erfassen eines Überkoppelns des Testsignals auf eine zweite Schnittstelle (150a) der ersten Anschlusseinheit (1 17a) und ein Ablegen eines das Überkoppeln repräsentierenden zweiten Fehlerwertes in ein zweites Register (170a) erfolgt, wobei das Erfassen eines Überkoppelns des Testsignals auf die zweite Schnittstelle (150a) der ersten Anschlusseinheit (1 17a) und das Ablegen des zweiten Fehlerwertes durch den ersten Algorithmus (160a) überwacht wird.
Verfahren (200) gemäß einem der vorangegangenen Ansprüche, gekennzeichnet, durch einen Schritt des Anlegens eines weiteren Testsignals an der Schnittstelle (140b) der zweiten Anschlusseinheit (117b), wobei das Anlegens des weiteren Testsignals durch den zweiten Algorithmus (160b) überwacht wird und wobei ferner Schritte des Erfassens eines Überkoppelns des weiteren Testsignals an die erste Schnittstelle (140a) in der ersten Anschlusseinheit (1 17a) und des Ablegens eines das Überkoppeln des weiteren Testsignals repräsentierenden dritten Fehlerwertes in einem dritten Register (170a) vorgesehen ist, wobei die Schritte des Erfassens des Überkoppelns des weiteren Testsignals und des Ablegens des dritten Fehlerwertes durch den ersten Algorithmus (160a) überwacht und/oder gesteuert werden.
Verfahren (200) gemäß Anspruch 3, dadurch gekennzeichnet, dass im Schritt des Erfassens eines Überkoppelns des weiteren Testsignals ferner ein Erfassen eines Überkoppelns des weiteren Testsignals auf zumindest eine zweite Schnittstelle (150b) der zweiten Anschlusseinheit (117b) und ein Ablegen eines das Überkoppeln repräsentierenden vierten Fehlerwertes in einem vierten Register (170b) erfolgt, wobei das Erfassen des Überkoppelns des weiteren Testsignals und das Ablegen des vierten Fehlerwertes durch den zweiten Algorithmus (160b) überwacht und/oder gesteuert wird.
Verfahren (200) gemäß einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, dass vor dem Schritt des Anlegens des weiteren Testsignals ein Steuersignal vom ersten Algorithmus (160a) an den zweiten Algorithmus (160b) ausgegeben wird, um das Anlegen des weiteren Testsignals durch den zweiten Algorithmus (160b) zu starten.
Verfahren (200) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass im Schritt des Erfassens (230) ferner ein Erfassen eines Überkoppelns des Testsignals auf eine Schnittstelle (140c) einer dritten Anschlusseinheit (1 17c) und ein Ablegen eines das Überkoppeln des Testsignals auf die Schnittstelle (140c) der dritten Anschlusseinheit (117c) repräsentierenden fünften Fehlerwertes in einem fünften Register (170c) erfolgt, wobei das Erfassen des Überkoppelns des Testsignals auf die Schnittstelle (140c) der dritten Anschlusseinheit (117c) und das Ablegen des fünften Fehlerwertes durch einen nicht-flüchtig in der dritten Anschlusseinheit (1 17c) einprogrammierten dritten Algorithmus (160c) überwacht und/oder gesteuert wird.
Verfahren (200) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass zwischen dem Schritt des Anlegens (220) und dem Schritt des Erfassens (230) eine vordefinierte Zeitdauer abgewartet wird.
Verfahren (200) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass im Schritt des Erfassens (230) ein Ablegen des Fehlerwertes in dem ersten Register (170b) erfolgt, wobei das erste Register ein Teil der zweiten Anschlusseinheit (117b) ist oder wobei das erste Register (170b) ein Teil der Steuereinheit (1 15) ist.
Verfahren (200) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das Verfahren (200) unter Verwendung von PSI5- Schnittstellen (140a-b, 150a-b) zumindest als Schnittstelle in der ersten Anschlusseinheit (117a) und als Schnittstelle in der zweiten Anschlusseinheit (1 17b) ausgeführt wird.
10. Verfahren (200) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass im Schritt des Erfassens (230) ein Kurzschluss zu einem Massepotential und/oder ein Kurzschluss zu einem Versorgungs- spannungspotential, insbesondere zu einem Batteriespannungspotential als Überkoppeln des Testsignals erfasst wird.
1 1 Vorrichtung (110, 120, 130), die Einheiten aufweist, die ausgebildet sind, um die Schritte eines Verfahrens (200) gemäß einem der Ansprüche 1 bis 10 durchzuführen.
12. Computer-Programmprodukt mit Programmcode zur Durchführung des Verfahrens (200) nach einem der Ansprüche 1 bis 10, wenn das Programmprodukt auf einer Vorrichtung (1 15, 117) ausgeführt wird.
PCT/EP2012/073819 2011-11-30 2012-11-28 Verfahren und vorrichtung zum feststellen eines fehlers in verbindungleitungen zwischen einer zentraleinheit und einer mehrzahl von voreinander unabhängigen elektronischen baueinheiten WO2013079520A1 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP12805961.5A EP2786162B1 (de) 2011-11-30 2012-11-28 Verfahren zum feststellen eines fehlers in verbindungleitungen zwischen einer zentraleinheit und einer mehrzahl von voreinander unabhängigen elektronischen baueinheiten
ES12805961T ES2854830T3 (es) 2011-11-30 2012-11-28 Procedimiento para la determinación de un fallo en las líneas de conexión entre una unidad central y múltiples componentes electrónicos independientes entre sí
JP2014542890A JP5941993B2 (ja) 2011-11-30 2012-11-28 互いに独立した複数の電子構成部品と中央処理装置との間の接続ラインにおける欠陥を検出する方法および装置
CN201280058636.0A CN103959079B (zh) 2011-11-30 2012-11-28 用于确定在中央单元和多个相互独立的电子构件之间的连接线中的故障的方法和装置
US14/360,418 US9341666B2 (en) 2011-11-30 2012-11-28 Method and device for establishing a fault in connecting lines between a central unit and a plurality of electronic components which are independent of one another

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102011087451A DE102011087451A1 (de) 2011-11-30 2011-11-30 Verfahren und Vorrichtung zum Feststellen eines Fehlers in Verbindungleitungen zwischen einer Zentraleinheit und einer Mehrzahl von voreinander unabhängigen elektronischen Baueinheiten
DE102011087451.8 2011-11-30

Publications (1)

Publication Number Publication Date
WO2013079520A1 true WO2013079520A1 (de) 2013-06-06

Family

ID=47429748

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2012/073819 WO2013079520A1 (de) 2011-11-30 2012-11-28 Verfahren und vorrichtung zum feststellen eines fehlers in verbindungleitungen zwischen einer zentraleinheit und einer mehrzahl von voreinander unabhängigen elektronischen baueinheiten

Country Status (7)

Country Link
US (1) US9341666B2 (de)
EP (1) EP2786162B1 (de)
JP (1) JP5941993B2 (de)
CN (1) CN103959079B (de)
DE (1) DE102011087451A1 (de)
ES (1) ES2854830T3 (de)
WO (1) WO2013079520A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106303823A (zh) * 2015-06-23 2017-01-04 哈曼贝克自动系统股份有限公司 外围传感器接口信号到音频信号的转换

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011087451A1 (de) * 2011-11-30 2013-06-06 Robert Bosch Gmbh Verfahren und Vorrichtung zum Feststellen eines Fehlers in Verbindungleitungen zwischen einer Zentraleinheit und einer Mehrzahl von voreinander unabhängigen elektronischen Baueinheiten
US10604095B2 (en) * 2018-03-29 2020-03-31 Veoneer Us, Inc. Sensor communication control considering EMC compliance for restraint control module
CN113687643B (zh) * 2021-08-31 2023-04-18 重庆长安新能源汽车科技有限公司 一种电动汽车的电机主动短路功能测试系统及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0418665A1 (de) * 1989-09-11 1991-03-27 Siemens Aktiengesellschaft GerÀ¤t zum Nachweis und zur Unterscheidung von funktionellen Fehlern in einer elektrischen Versorgungsschaltung
DE102007059365A1 (de) * 2007-06-21 2008-12-24 Continental Teves Ag & Co. Ohg Elektronische Überwachungsschaltung zur Überwachung der elektrischen Verbindung von mindestens zwei Geräten

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2892153A (en) * 1956-03-19 1959-06-23 Dehavilland Aircraft Canada Method and apparatus for finding faults in a plurality of conductors
JPS53118783A (en) * 1977-03-28 1978-10-17 Ricoh Co Ltd Wiring tester for multi-core cable
US5066919A (en) * 1990-04-03 1991-11-19 Ford Motor Company Fault detection and isolation in automotive wiring harness by network analysis method
CN2192891Y (zh) * 1993-09-01 1995-03-22 胡南 电路板质量控制检测器
US5592475A (en) * 1993-12-07 1997-01-07 Raychem Corporation Distributed digital loop system with trunk unit interface
US5600576A (en) * 1994-03-11 1997-02-04 Northrop Grumman Corporation Time stress measurement device
US5559427A (en) * 1994-04-04 1996-09-24 Fluke Corporation Instrument and method for testing local area network cables
JP3298738B2 (ja) * 1994-05-19 2002-07-08 富士通株式会社 通信装置
DE19510332A1 (de) * 1995-03-22 1996-10-02 Pilz Gmbh & Co Schaltungsanordnung und Verfahren zum Testen von nicht intermittierenden Gebern
JP3535004B2 (ja) * 1998-02-27 2004-06-07 富士通株式会社 ライブラリ装置
US6130487A (en) * 1999-02-19 2000-10-10 Paccar Inc Electronic interface and method for connecting the electrical systems of a truck and trailer
US6434715B1 (en) * 1999-06-14 2002-08-13 General Electric Company Method of detecting systemic fault conditions in an intelligent electronic device
US6457071B1 (en) * 1999-08-05 2002-09-24 Hewlett-Packard Company System and method for determining connection accuracy at an interface
US6859053B1 (en) * 1999-11-16 2005-02-22 Toray Engineering Co., Ltd. Probe apparatus manufacturing method thereof and substrate inspecting method using the same
US6882158B2 (en) * 2001-01-24 2005-04-19 General Dynamics Ots (Aerospace) Inc. Series arc fault diagnostic for aircraft wiring
US7394445B2 (en) * 2002-11-12 2008-07-01 Power-One, Inc. Digital power manager for controlling and monitoring an array of point-of-load regulators
US6989642B2 (en) * 2003-10-16 2006-01-24 Invacare Corporation Method and apparatus for embedding motor error parameter data in a drive motor of a power driven wheelchair
US7203881B1 (en) * 2004-06-29 2007-04-10 Sun Microsystems, Inc. System and method for simulating system operation
US7120559B1 (en) * 2004-06-29 2006-10-10 Sun Microsystems, Inc. System and method for performing automated system management
EP1769255B1 (de) * 2004-07-19 2009-04-15 Kodak IL Ltd. Vorrichtung und verfahren zur verbindungsverifikation
US7124041B1 (en) * 2004-09-27 2006-10-17 Siemens Energy & Automotive, Inc. Systems, methods, and devices for detecting circuit faults
US20070208520A1 (en) * 2006-03-01 2007-09-06 Siemens Energy & Automation, Inc. Systems, devices, and methods for arc fault management
US20080155293A1 (en) * 2006-09-29 2008-06-26 Schweitzer Engineering Laboratories, Inc. Apparatus, systems and methods for reliably detecting faults within a power distribution system
US7683630B2 (en) * 2006-11-30 2010-03-23 Electro Scientific Industries, Inc. Self test, monitoring, and diagnostics in grouped circuitry modules
US20100007354A1 (en) * 2008-07-08 2010-01-14 Deaver Sr Brian J System and Method for Predicting a Fault in a Power Line
DE102008042641A1 (de) * 2008-10-07 2010-04-08 Robert Bosch Gmbh Steuereinrichtung für ein Sensorsystem, Sensorsystem und Verfahren zum Übertragen von Signalen in einem Sensorsystem
EP2510599B1 (de) * 2009-12-10 2015-07-01 ABB Technology AG Leitungsstörungsdetektor
CN101923133B (zh) * 2010-01-21 2012-11-07 上海大学 集成电路片上系统核间连线故障的测试系统和方法
KR20120032925A (ko) * 2010-09-29 2012-04-06 삼성전자주식회사 전기기기, 전기기기 시스템 및 그 아크 결함 검출 방법
DE102011106687A1 (de) * 2011-07-06 2013-01-10 Festo Ag & Co. Kg Signalverarbeitungssystem und Verfahren zur Verarbeitung von Signalen in einem Busknoten
DE102011087451A1 (de) 2011-11-30 2013-06-06 Robert Bosch Gmbh Verfahren und Vorrichtung zum Feststellen eines Fehlers in Verbindungleitungen zwischen einer Zentraleinheit und einer Mehrzahl von voreinander unabhängigen elektronischen Baueinheiten
DE102012213670A1 (de) * 2012-08-02 2014-05-22 Bayerische Motoren Werke Aktiengesellschaft Steuervorrichtung zur Ansteuerung einer Laserdiode
DE102012218067A1 (de) * 2012-10-02 2014-04-03 Wobben Properties Gmbh Verfahren zum Überwachen mehrerer elektrischer Energieleitungen eines Leitungsstrangs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0418665A1 (de) * 1989-09-11 1991-03-27 Siemens Aktiengesellschaft GerÀ¤t zum Nachweis und zur Unterscheidung von funktionellen Fehlern in einer elektrischen Versorgungsschaltung
DE102007059365A1 (de) * 2007-06-21 2008-12-24 Continental Teves Ag & Co. Ohg Elektronische Überwachungsschaltung zur Überwachung der elektrischen Verbindung von mindestens zwei Geräten

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106303823A (zh) * 2015-06-23 2017-01-04 哈曼贝克自动系统股份有限公司 外围传感器接口信号到音频信号的转换
CN106303823B (zh) * 2015-06-23 2020-06-23 哈曼贝克自动系统股份有限公司 外围传感器接口信号到音频信号的转换

Also Published As

Publication number Publication date
JP2015500984A (ja) 2015-01-08
JP5941993B2 (ja) 2016-06-29
DE102011087451A1 (de) 2013-06-06
ES2854830T3 (es) 2021-09-23
CN103959079A (zh) 2014-07-30
US20160041218A1 (en) 2016-02-11
CN103959079B (zh) 2016-11-16
EP2786162A1 (de) 2014-10-08
US9341666B2 (en) 2016-05-17
EP2786162B1 (de) 2021-01-06

Similar Documents

Publication Publication Date Title
EP2526431B1 (de) Verfahren und vorrichtung zur überwachung eines frequenzsignals
DE102018220065A1 (de) Betriebsverfahren für eine redundante Sensoranordnung eines Fahrzeugsystems und korrespondierende redundante Sensoranordnung
EP3249415B1 (de) Testpunktkarten-einrichtung für einen prüftisch mit fehlersuche
DE102013203358A1 (de) System und verfahren zum verifizieren der integrität eines sicherheitskritischen fahrzeugsteuerungssystems
DE102016220197A1 (de) Verfahren zum Verarbeiten von Daten für ein automatisiertes Fahrzeug
EP2786162B1 (de) Verfahren zum feststellen eines fehlers in verbindungleitungen zwischen einer zentraleinheit und einer mehrzahl von voreinander unabhängigen elektronischen baueinheiten
DE102011077528A1 (de) Diagnose integrierter treiberschaltungen
EP3132271B1 (de) Verfahren und vorrichtung zum ermitteln eines innenwiderstandes eines versorgungsnetzes zur energieversorgung einer personenschutzeinrichtung eines fahrzeugs
DE202006011861U1 (de) Peripherer Anschluss mit Grenz-Abfrage Testfunktion
EP1397694B1 (de) Verfahren zur überwachung einer spannungsversorgung eines steuergeräts in einem kraftfahrzeug
DE102005034161B3 (de) Elektronische Vorrichtung
EP2729857B1 (de) Dokumentation von fehlern in einem fehlerspeicher eines kraftfahrzeugs
EP4051548A1 (de) Schaltvorrichtung für ein bremssystem für ein fahrzeug, bremssystem mit einer schaltvorrichtung und verfahren zum betreiben einer schaltvorrichtung
DE102010043100B4 (de) Verfahren und Vorrichtung zur Diagnose einer Funktionsfähigkeit einer Energieversorgungseinrichtung
DE102015222248A1 (de) Verfahren und Steuergerät zum Inbetriebnehmen einer in einer Daisy-Chain-Topologie gestalteten Sensorserienschaltung, Sensorserienschaltung in Daisy-Chain-Topologie und Rückhaltemittel
DE102018212372A1 (de) Verfahren zur Plausibilisierung einer Messgröße eines Sensors in einem Kraftfahrzeug
DE102013216558B4 (de) Verfahren zur Diagnose eines steuerbaren Schaltelements eines Motorsteuergeräts
DE102005031724B4 (de) Verfahren und Vorrichtung zur Diagnose von elektronischen Systemen eines Kraftfahrzeugs
DE102017115775A1 (de) Fahrzeug-Bord-Steuervorrichtung
DE102016215640A1 (de) Verfahren, Sensor und Steuergerät zum Übertragen eines Datenpakets von einem Sensor zu einem Steuergerät
DE102008045961B4 (de) Schnittstelle für mehrere Empfänger und eine Widerstandskette
DE102021200095A1 (de) Kommunikationsnetzwerk für ein Fahrzeug und Verfahren zum Betreiben eines Kommunikationsnetzwerks
DE102022205985A1 (de) Verfahren zum Testen einer elektronischen Einheit
DE102021208954A1 (de) Verfahren und Vorrichtung zum Überwachen eines Betriebs mindestens einer elektrischen Last für ein Fahrzeug
DE102017220481A1 (de) Vorrichtung zum Steuern von Funktionen für ein Fahrzeug, Fahrzeugsystem für ein Fahrzeug und Verfahren zum Rücksetzen elektrischer Schaltungen einer Vorrichtung zum Steuern von Funktionen für ein Fahrzeug

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2012805961

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12805961

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14360418

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2014542890

Country of ref document: JP

Kind code of ref document: A