WO2013069041A1 - 有機ｅｌ表示パネル及び有機ｅｌ表示装置 - Google Patents

有機ｅｌ表示パネル及び有機ｅｌ表示装置 Download PDF

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WO2013069041A1
WO2013069041A1 PCT/JP2011/006191 JP2011006191W WO2013069041A1 WO 2013069041 A1 WO2013069041 A1 WO 2013069041A1 JP 2011006191 W JP2011006191 W JP 2011006191W WO 2013069041 A1 WO2013069041 A1 WO 2013069041A1
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display
cathode electrode
electrode
organic
area
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PCT/JP2011/006191
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晋也 小野
浩平 戎野
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パナソニック株式会社
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/80522—Cathodes combined with auxiliary electrodes

Definitions

  • the present invention relates to an organic EL display panel and an organic EL display device using an organic EL (Electro Luminescence) element.
  • Patent Document 1 a configuration in which an auxiliary electrode is provided in order to prevent a voltage drop at a central portion in the display panel surface as the display panel is enlarged is known. (See FIG. 4 of Patent Document 1).
  • Patent Document 1 the technique disclosed in Patent Document 1 is also referred to as Conventional Technology A.
  • a plurality of first electrodes as pixel electrodes are arranged on an interlayer insulating film, the plurality of pixel electrodes are partitioned by partition walls, and a light emitting functional layer is formed in a region partitioned by the partition walls.
  • a second electrode as a common electrode is formed in common so as to cover all the light emitting functional layers partitioned by the partition walls.
  • a second electrode power supply line as a power supply source for the common electrode is provided in a peripheral region of the effective region.
  • the auxiliary electrode described above is provided between the pixel electrodes on the interlayer insulating film.
  • the auxiliary electrode is electrically connected to the second electrode in the effective region. As a result, power is supplied to the second electrode via the auxiliary electrode, and a voltage drop in the effective region is prevented.
  • a P-type TFT is disclosed as a drive TFT (Thin Film Transistor) for driving a light emitting element (see FIG. 2, paragraph 0018 of Patent Document 1).
  • the conventional technique A has the following problems.
  • the light emitting functional layer is composed of an organic EL material (organic light emitting layer), a hole injection layer, a hole transport layer, an electron transport layer, an electron injection layer, a hole block layer, and an electron block layer.
  • organic EL material organic light emitting layer
  • hole injection layer hole transport layer
  • electron transport layer electron transport layer
  • electron injection layer electron injection layer
  • hole block layer hole block layer
  • electron block layer an electron block layer
  • an object of the present invention is to provide an organic EL display panel and an organic EL display device that can improve imbalance in the voltage distribution of the common electrode and suppress display deterioration.
  • an organic EL display panel includes a plurality of anode electrodes arranged in a display region on a substrate, a peripheral region of the display region, and a display region. And an auxiliary wiring arranged separately from the anode electrode in the display region, a partition wall formed with a plurality of openings formed on the anode electrode or the auxiliary wiring in the display region, and a partition wall Above, a plurality of cathode electrodes formed to face the anode electrodes, and formed in the openings formed on the anode electrodes in the partition and between the anode electrodes and the cathode electrodes.
  • An organic light emitting layer and a charge functional layer formed in common with each of the organic light emitting layers across the plurality of openings between the cathode electrode and the partition, and the cathode Electrode edge And an end portion of the charge functional layer is provided above the partition wall located near the boundary between the display region and the peripheral region of the display region.
  • the voltage distribution imbalance of the common electrode can be improved and display deterioration can be suppressed.
  • FIG. 1 is a block diagram showing a configuration of a display device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing the configuration of the display area.
  • FIG. 3 is a diagram illustrating an example of a configuration of the pixel portion.
  • FIG. 4 is a diagram illustrating a circuit configuration example of the sub-pixel unit.
  • FIG. 5 is a timing chart for explaining the operation of the sub-pixel unit according to Embodiment 1 of the present invention.
  • FIG. 6A is an enlarged view of the area near the edge of the display area.
  • FIG. 6B is a partial cross-sectional view of the display panel according to Embodiment 1 of the present invention.
  • FIG. 7 is a diagram for explaining a part of a formula related to the cathode electrode and the auxiliary wiring.
  • FIG. 8 is a diagram illustrating an example of characteristics in the display area.
  • FIG. 9 is a diagram illustrating another example of the circuit configuration of the sub-pixel unit.
  • FIG. 10 is a timing chart for explaining the operation of the sub-pixel unit.
  • FIG. 11 is an enlarged view of the area near the edge of the display area.
  • FIG. 12 is a cross-sectional view of a part of the display panel according to Modification 1 of Embodiment 1 of the present invention.
  • FIG. 13 is an external view of a display device including a display panel.
  • FIG. 14 is an enlarged view of the vicinity of the end of the display area of the organic EL display panel.
  • FIG. 15 is a diagram showing a configuration in which the charge functional layer is formed in common over the light emitting elements.
  • FIG. 16 is a diagram illustrating an example of a circuit configuration of a sub-pixel unit using an N-type TFT.
  • FIG. 17 is a timing chart for explaining the operation of the sub-pixel unit.
  • FIG. 18 is a diagram for explaining the operation of the sub-pixel unit.
  • FIG. 19 is a diagram for explaining the luminance state of the display area.
  • An N-type TFT is used as a driving TFT for an organic light-emitting element, and a source electrode of the N-type TFT is electrically connected to an anode electrode included in the organic light-emitting element. Further, the organic light emitting layer included in the organic light emitting element is configured such that a current corresponding to a voltage between the gate electrode and the source electrode of the N-type TFT flows to the cathode electrode through the anode electrode during the light emission period. Emits light.
  • VEE cathode voltage
  • the amount of increase in the anode potential of the organic light emitting layer depends on the cathode voltage (VEE).
  • VEE cathode voltage
  • the rate of increase of the cathode voltage (VEE) is higher than the peripheral region, the amount by which the potential of the gate electrode of the N-type TFT, that is, the one electrode of the capacitor is increased, is increased.
  • the compression rate is also higher in the central region than in the peripheral region. Therefore, even if the capacitors in the peripheral region and the central region hold the same voltage in the writing period, the voltages held in the light emitting period are different.
  • an organic EL display panel includes a TFT layer including an N-type TFT as a driving TFT, an interlayer insulating film formed over the TFT layer, and a display region on the interlayer insulating film.
  • a plurality of anode electrodes arranged in the display area, auxiliary wirings arranged in the display area and in the display area and separated from the anode electrode in the display area, and the anode electrode in the display area Alternatively, a partition wall formed with a plurality of openings formed on the auxiliary wiring, a cathode electrode formed opposite to the plurality of anode electrodes above the partition wall, and formed on the anode electrode in the partition wall.
  • the organic light emitting layer formed between the anode electrode and the cathode electrode in each of the openings formed, and between the cathode electrode and the partition wall, and each of the plurality of openings over the plurality of openings.
  • the driving TFT of the organic light emitting element is an N-type TFT and the common electrode is a cathode electrode
  • the end portion of the cathode electrode And the edge part of the said charge functional layer was provided above the partition located near the boundary of the said display area and the peripheral area
  • the cathode electrode and the auxiliary wiring are directly connected in the peripheral area of the display area. Therefore, no current flows between the cathode electrode and the auxiliary wiring without passing through the charge functional layer in the peripheral region of the display region. That is, the current flowing between the cathode electrode and the auxiliary wiring is via the contact resistance by the charge functional layer.
  • the contact resistance by the charge functional layer is a resistance generated at a portion where the auxiliary wiring and the charge functional layer are connected. Therefore, the current path from each pixel to the auxiliary wiring can be made uniform between the central region and the peripheral region of the display region, and the potential difference of the cathode voltage (VEE) generated in the central region and the peripheral region of the display region is more uniform.
  • VEE cathode voltage
  • the cathode electrode is supplied with power from the power supply wiring via at least the charge functional layer in the entire area of the cathode electrode.
  • a parasitic capacitance exists between the gate electrode of the N-type TFT and the drain electrode of the N-type TFT.
  • the potential of the other electrode of the capacitor is more increased in the peripheral area than in the central area of the display area due to an increase in the potential of the cathode voltage (VEE). Pushed up.
  • VEE cathode voltage
  • the peripheral area is provided with a power supply wiring for supplying power to the cathode electrode, and the power supply wiring is electrically connected to the auxiliary wiring arranged in the peripheral area of the display area.
  • the auxiliary wiring arranged in the peripheral area of the display area is arranged in the display area through the lower part of the partition located near the boundary between the display area and the peripheral area of the display area. Connected to the wiring, the cathode electrode is connected to the auxiliary wiring disposed in the display area via the charge functional layer.
  • the auxiliary wiring arranged in the peripheral area of the display area is not directly connected to the cathode electrode in the peripheral area of the display area.
  • the auxiliary wiring arranged in the peripheral region of the display region is not directly connected to the cathode electrode in the peripheral region of the display region.
  • the voltage of the cathode electrode in the peripheral region of the display region and the voltage of the cathode electrode in the display region are both voltages through the charge functional layer corresponding to the voltage set in the auxiliary wiring. Become. As a result, an imbalance in the voltage distribution of the cathode electrode as the common electrode can be suppressed, and display deterioration can be prevented.
  • connection resistance between the cathode electrode per unit area in the central region of the display region and the auxiliary wiring is R cont (pix), and the cathode electrode per unit area in the peripheral region of the display region
  • connection resistance with the auxiliary wiring is R cont (EDGE)
  • the resistance of the cathode electrode is R CAT
  • the resistance of the auxiliary wiring is R BUS
  • R cont (EDGE) + R CAT ⁇ R cont (pix) The relational expression + R BUS is satisfied.
  • the current flowing through the pixel flows preferentially through the auxiliary wiring having a lower resistance than the cathode electrode having a high resistance. Therefore, the amount of voltage drop due to resistance is reduced, and the voltage distribution of the cathode electrode is made uniform. Therefore, display unevenness in the display area can be reduced.
  • the anode electrode and the auxiliary wiring are formed in the same wiring layer on the interlayer insulating film.
  • the distance from the center of the display region to the end of the cathode electrode is longer than the distance from the center of the display region to the end of the charge functional layer, and the end of the charge functional layer is formed from the cathode. Covered by electrodes.
  • the cathode electrode also has a function of sealing the charge functional layer. For this reason, it is possible to prevent the charge functional layer made of the organic material from being deteriorated by reacting with moisture in the air by a simple configuration using the existing member called the cathode electrode.
  • the end portion of the cathode electrode and the end portion of the charge functional layer extend to above the partition located near the boundary between the display region and the peripheral region of the display region.
  • the partition is made of an organic material, and the surface of the partition is subjected to a liquid repellent treatment.
  • the organic light emitting layer is formed by a coating method, if the surface of the partition wall that separates pixels does not have liquid repellency, the partition wall does not function to separate pixels. Therefore, the surface of the partition wall has liquid repellency.
  • the partition is made of an organic material having liquid repellency.
  • the organic light emitting layer is formed by a coating method, if the surface of the partition wall that separates pixels does not have liquid repellency, the partition wall does not function to separate pixels. Therefore, the said partition is comprised with the organic material which has liquid repellency.
  • the charge functional layer comprises at least an electron transport layer or an electron injection layer.
  • an organic EL display device includes the organic EL display panel.
  • an organic EL display panel includes a plurality of anode electrodes arranged in a display area on a substrate, a peripheral area of the display area, and the display area.
  • An auxiliary wiring arranged separately from the anode electrode, a partition wall formed with a plurality of openings formed on the anode electrode or the auxiliary wiring in the display region, and a plurality of partitions above the partition wall.
  • a cathode electrode formed to face the anode electrode, and an organic light emitting layer formed between the anode electrode and the cathode electrode in each of the openings formed on the anode electrode in the partition.
  • the organic EL display panel which concerns on this one aspect
  • mode of the said invention can be applied, and it concerns on the other one aspect
  • the organic EL display panel and preferred examples can be appropriately combined.
  • the light emitting functional layer includes an organic EL material (organic light emitting layer), a hole injection layer, a hole transport layer, an electron transport layer, an electron injection layer, a hole block layer, and an electron block.
  • organic EL material organic light emitting layer
  • the light-emitting element is patterned. For this reason, a patterning process is required for each layer included in the light emitting functional layer, and equipment for the patterning process is required, resulting in a complicated manufacturing process and high cost.
  • the charge functional layer included in the light emitting functional layer for example, composed of at least one of an electron transport layer and an electron injection layer as a charge functional layer is formed in common over each light emitting element, for each light emitting element,
  • the step of patterning the charge functional layer can be omitted, the manufacturing process can be simplified, and the cost can be reduced.
  • FIG. 14 is an enlarged view of the vicinity of the end of the display area of the organic EL display panel.
  • FIG. 15 is a diagram showing a configuration in which the charge functional layer is formed in common over the respective light emitting elements.
  • FIG. 15 is a cross-sectional view of the vicinity of the edge of the display area shown in FIG. Specifically, FIG. 15 is a cross-sectional view of the vicinity of the edge of the display area along the line A9-C9 in FIG.
  • the line A9-C9 is a line passing through the position B9 in FIG.
  • the TFT layer 132J is formed on the substrate 133J.
  • a power supply wiring 110J is provided in the TFT layer 132J.
  • An interlayer insulating film 131J is formed on the TFT layer 132J.
  • An auxiliary wiring 121J and an anode electrode 122J as a pixel electrode are formed on the interlayer insulating film 131J.
  • the anode electrode 122J is electrically connected to the TFT of the TFT layer 132J through a contact hole (not shown) formed in the interlayer insulating film 131J.
  • the auxiliary wiring 121J is electrically connected to the power supply wiring 110J by the contact plug 134J.
  • a partition wall 130J is formed above the interlayer insulating film 131J.
  • the organic light emitting layer 140J is formed in each opening formed in the partition wall 130J.
  • the charge functional layer 151J is formed over a plurality of openings formed in the partition wall 130J.
  • the cathode electrode 152J is formed on the charge functional layer 151J. That is, the cathode electrode 152J is a common electrode that is commonly used as the cathode of a plurality of light emitting elements.
  • the peripheral area of the display area is an area outside the display area and surrounding the display area.
  • the peripheral area of the display area is also simply referred to as a peripheral area.
  • the cathode electrode 152J as the common electrode and the auxiliary wiring 121J are electrically connected via at least the charge functional layer 151J. Will be connected.
  • the cathode electrode 152J is directly connected to the auxiliary wiring 121J electrically connected to the power supply wiring 110J without interposing the charge functional layer 151J.
  • the drain electrode of the P-type TFT is connected to the organic EL element, and the electrostatic holding capacitance is P-type. It is disposed between the source and gate electrodes of the TFT.
  • the voltage of the gate electrode of the driving TFT is increased as the potential of the lower electrode of the organic EL element (anode potential) is increased from the OFF voltage of the organic EL element to the ON voltage when switching from the writing period to the light emission period. Does not occur (bootstrap phenomenon).
  • FIG. 16 is a diagram illustrating an example of a circuit configuration of the sub-pixel unit PX9 using N-type TFTs.
  • the sub-pixel unit PX9 is one sub-pixel unit among the three sub-pixel units that form one pixel unit.
  • a scanning line 521, a control line 522, and a signal line 511 are provided in association with each other in the sub-pixel unit PX9.
  • the sub-pixel unit PX9 includes a drive transistor T1, switching transistors T2, T3, T4, a capacitor C10, a light emitting element EL9, a cathode power supply line serving as a negative power supply, and a power supply wiring serving as a positive power supply.
  • the cathode power supply line supplies a cathode voltage VEE.
  • the power supply wiring supplies the voltage VDD.
  • the drive transistor T1 is an N-type TFT. That is, the drive transistor T1 is an N-type drive TFT.
  • the light emitting element EL9 is an organic EL element.
  • FIG. 17 is a timing chart for explaining the operation of the sub-pixel unit PX9.
  • FIG. 17 shows waveforms of voltages generated in each of the control line 522, the scanning line 521, and the signal line 511.
  • FIG. 18 is a diagram for explaining the operation of the sub-pixel unit PX9.
  • the source electrode of the driving transistor T1 is It is in an off state (see FIGS. 17 and 18A).
  • Vg (0) is the gate voltage of the drive transistor T1 immediately before the start of light emission.
  • Vs (0) is the source voltage of the drive transistor T1 immediately before the start of light emission.
  • Vgs (0) is a gate-source voltage of the driving transistor T1 immediately before the start of light emission.
  • the gate-source voltage of the drive transistor T1 immediately after the start of light emission is Vgs shown in Equation 1.
  • the pixel current i pixel of the driving transistor T1 has a value represented by the following Expression 2.
  • C para is a capacitance component between the gate and source electrodes of the drive transistor T1 (drive transistor T1) from all the capacitive components connected to the gate electrode of the drive transistor T1, including the parasitic capacitance C0 of the drive transistor T1. (Including the parasitic capacitance).
  • C 1 represents the capacitance of the capacitor C10 is a capacitance component.
  • Vgs (1) is a gate-source voltage of the driving transistor T1 during light emission.
  • Vs (1) is the source voltage of the drive transistor T1 during light emission.
  • V T is the threshold voltage of the drive transistor T1.
  • V EE is equivalent to VEE.
  • Vs (1) is a voltage obtained by adding ON voltage of the light emitting element EL9 corresponding to the pixel current i pixel to VEE. From Equation 2, it can be seen that the pixel current i pixel is a function of VEE. That is, in the display region, when the cathode voltage (VEE) of each light emitting element EL9 greatly varies depending on the position of the pixel including the light emitting element EL9, the variation of the pixel current i pixel flowing through the light emitting element EL9 also increases ( (Refer FIG.18 (b)). In this case, the light emission amount of each light emitting element EL9 in the display region varies.
  • the auxiliary wiring 121J is electrically connected to the cathode electrode 152J through at least the charge functional layer 151J, and therefore the contact by the charge functional layer 151J. Resistance is generated.
  • the auxiliary wiring 121J is directly connected to the cathode electrode 152J as the common electrode without interposing the charge functional layer 151J. Therefore, contact resistance due to the charge functional layer 151J does not occur.
  • the charge functional layer 151J is interposed between the cathode electrode 152J as the common electrode and the auxiliary wiring 121J, thereby causing contact resistance.
  • the cathode electrode 152J as the common electrode and the auxiliary wiring 121J are directly connected, so that no contact resistance occurs.
  • FIG. 19A is a diagram illustrating a state of the luminance (relative luminance) of the display area.
  • FIG. 19B is a diagram illustrating a state of luminance (relative luminance) along the line X1-X2 in FIG.
  • the amount of current flowing between the auxiliary wiring 121J and the cathode electrode 152J as the common electrode in the peripheral area of the display area as the effective area is the same as the auxiliary wiring 121J and the cathode electrode 152J in the display area. It means that it becomes relatively larger than the amount of current flowing during the period. That is, in FIG. 15, the amount of current flowing through the current path LI2 in the peripheral region is relatively larger than the amount of current flowing through the current path LI1.
  • FIG. 1 is a block diagram showing a configuration of display apparatus 1000 according to Embodiment 1 of the present invention.
  • the display device 1000 includes a display panel 100, a scanning line driving circuit 200, and a data line driving circuit 300.
  • the display panel 100 is an organic EL display panel using an organic EL (Electro Luminescence) element which is an organic light emitting element. That is, the display device 1000 including the display panel 100 that is an organic EL display panel is an organic EL display device.
  • organic EL Electro Luminescence
  • the display panel 100 is an active matrix display panel including a thin film transistor for each pixel portion.
  • the display panel 100 is a top emission type display panel.
  • the display panel 100 may be a bottom emission type display panel.
  • the display panel 100 includes a display area R10 for displaying an image.
  • the display region R10 is formed on a substrate 133 described later.
  • FIG. 2 is a diagram showing a configuration of the display region R10.
  • the position CP is the center position of the display region R10.
  • a plurality of pixel portions PX10 are arranged. That is, the display panel 100 includes a plurality of pixel portions PX10. The plurality of pixel portions PX10 are arranged in a matrix. Each of the plurality of pixel units PX10 emits light according to a signal supplied from the outside.
  • FIG. 3 is a diagram illustrating an example of the configuration of the pixel unit PX10.
  • the pixel unit PX10 includes sub-pixel units PX. R, PX. G, PX. B.
  • Sub-pixel unit PX. R, PX. G, PX. B is a pixel portion that emits red, green, and blue light, respectively.
  • the sub-pixel portions PXR, PXG, and PXB include light emitting regions LR1.1, LR1.2, and LR1.3, respectively.
  • the light emitting regions LR1.1, LR1.2, and LR1.3 are regions that emit red, green, and blue light, respectively.
  • each of B is also simply referred to as a sub-pixel unit PX.
  • each of the light emitting regions LR1.1, LR1.2, and LR1.3 is also simply referred to as a light emitting region LR1.
  • the pixel unit PX10 is not limited to the sub-pixel unit of the three primary colors of RGB.
  • four primary colors such as RGBW and RGBY, and further sub-pixel units corresponding to the respective primary colors may be added.
  • it may be configured by pen tile-arranged sub-pixels arranged in a matrix as one unit cell by combining RG and BG.
  • FIG. 4 is a diagram illustrating a circuit configuration example of the sub-pixel unit PX.
  • a scanning line 221, a control line 222, and a signal line 311 are provided in association with each other in the sub-pixel unit PX.
  • the subpixel unit PX includes a driving transistor T1, switching transistors T2, T3, T4, a capacitor C10, and a light emitting element EL1.
  • the driving transistor T1 is an N-type thin film transistor (TFT).
  • Each of the switching transistors T2, T3, and T4 is an N-type thin film transistor (TFT).
  • TFT thin film transistor
  • Each of the switching transistors T2, T3, and T4 is not limited to an N-type TFT, and may be a P-type TFT.
  • the light emitting element EL1 is an organic EL element.
  • the organic EL element emits brighter light as the current supplied to the organic EL element itself is larger.
  • the binary high voltage state and low voltage state of the signal and the signal line are also referred to as “H level” and “L level”, respectively.
  • the gate electrode, the drain electrode, and the source electrode of each transistor are also referred to as a gate, a drain, and a source, respectively.
  • the gates of the switching transistors T2 and T3 are electrically connected to the scanning line 221.
  • One of the drain and the source of the switching transistor T2 is connected to the signal line 311.
  • the other of the drain and the source of the switching transistor T2 is connected to the node N3.
  • One of the drain and source of the switching transistor T3 is connected to the power line PL3.
  • Power supply line PL3 supplies reference voltage Vref.
  • the other of the drain and the source of the switching transistor T3 is connected to the node N1.
  • a capacitor C10 is provided between the node N1 and the node N3.
  • the gate of the switching transistor T4 is connected to the control line 222.
  • One of the drain and the source of the switching transistor T4 is connected to the node N3.
  • the other of the drain and the source of the switching transistor T4 is connected to the node N2.
  • the gate of the driving transistor T1 is connected to the node N1.
  • the drain of the driving transistor T1 is connected to a power supply line PL2 that supplies a voltage VDD that is a high power supply.
  • the source of the driving transistor T1 is connected to the node N2.
  • a parasitic capacitance C0 exists between the gate electrode of the N-type driving transistor T1 and the drain electrode of the driving transistor T1.
  • the anode of the light emitting element EL1 is connected to the node N2.
  • the cathode of the light emitting element EL1 is connected to a power supply line PL1 that supplies a voltage (cathode voltage) VEE that is a low power supply.
  • a scanning line 221, a control line 222, and a signal line 311 are provided in association with each of the plurality of sub-pixel units PX included in the display panel 100. That is, the display panel 100 includes a plurality of scanning lines 221, a plurality of control lines 222, and a plurality of signal lines 311.
  • the scanning line driving circuit 200 is connected to the display panel 100 by a plurality of connectors 210.
  • the scanning line driving circuit 200 is connected to a plurality of scanning lines 221 and a control line 222 via a plurality of connectors 210.
  • the scanning line driving circuit 200 controls the plurality of scanning lines 221 and the control line 222.
  • the data line driving circuit 300 is connected to the display panel 100 by a plurality of connectors 310.
  • the data line driving circuit 300 is connected to a plurality of signal lines 311 via a plurality of connectors 310.
  • the data line driver circuit 300 controls the plurality of signal lines 311.
  • FIG. 5 is a timing chart for explaining the operation of the sub-pixel unit PX according to Embodiment 1 of the present invention.
  • FIG. 5 shows waveforms of voltages generated on the control line 222, the scanning line 221, and the signal line 311.
  • the control line 222, the scanning line 221 and the signal line 311 corresponding to the sub-pixel unit PX are controlled as in the waveform shown in FIG. 5, so that the data voltage is written from the signal line 311 to the capacitor C10. It is.
  • This data voltage is a voltage that determines the current that flows through the light emitting element EL1 during the light emission period.
  • the control line 222 and the scanning line 221 corresponding to the sub-pixel unit PX have the control line 222 at the H level as shown in the waveform of FIG. 5, and the switching transistor T4 is turned on.
  • a data voltage is applied between the gate and source of the driving transistor T1, and a current corresponding to the data voltage flows.
  • the light emitting element EL1 emits light.
  • a ring-shaped power supply wiring 110 is provided in the peripheral region of the display region R10.
  • the peripheral region of the display region R10 is a region outside the display region R10.
  • the power supply wiring 110 is provided inside the peripheral area of the display area R10.
  • auxiliary wirings 121 are arranged in a grid pattern.
  • the auxiliary wiring 121 is made of a conductive material.
  • the plurality of auxiliary wirings 121 are electrically connected to the power supply wiring 110.
  • Each auxiliary wiring 121 is an electrode for preventing a voltage drop of the power supply line PL1 that supplies the voltage VEE at the central portion in the display region R10.
  • the auxiliary wiring 121 arranged in the peripheral region of the display region R10 is not shown for the sake of simplification.
  • FIG. 6A is an enlarged view of a region R20 near the end of the display region R10. Region R20 is the region shown in FIG.
  • auxiliary wiring 121 arranged in the horizontal direction in the display area, the cathode electrode 152 described later, and the like are not shown.
  • a plurality of pixel portions PX10 arranged in the vertical direction are arranged between two adjacent auxiliary wirings 121 in the horizontal direction of FIG. 6A.
  • Each pixel unit PX10 includes sub pixel units PX. R, PX. G, PX. B.
  • the light emitting regions LR1.1, LR1.2, and LR1.3 shown in FIG. 6A are the light emitting regions LR1.1, LR1.2, and LR1.3 in one pixel unit PX10 shown in FIG.
  • FIG. 6B is a partial cross-sectional view of display panel 100 according to Embodiment 1 of the present invention. Specifically, FIG. 6B is a cross-sectional view of the vicinity of the end of the display region R10 along the line A1-C1 of FIG. 6A.
  • the A1-C1 line is a line passing through the position B1 in FIG. 6A.
  • components for example, a resin layer, sealing glass, and the like
  • the resin layer not shown is formed of a high resistance material.
  • the resin layer is formed so as to cover a cathode electrode 152 to be described later and a portion where the cathode electrode 152 is not formed.
  • FIGS. 6A and 6B are not a configuration that is applied only to the upper end of the display region R10 in FIG.
  • the configuration near the lower end, the left end, and the right end of the display region R10 is also the configuration shown in FIGS. 6A and 6B. That is, the configuration in the vicinity of the peripheral region of the display region R10 is the configuration illustrated in FIGS. 6A and 6B.
  • the peripheral area of the display area R10 is an area in the display area R10 and an end area of the display area R10.
  • the display panel 100 includes a substrate 133, a TFT layer 132, an interlayer insulating film 131, a power supply wiring 110, an auxiliary wiring 121, an anode electrode 122, a partition wall 130, and a charge functional layer 151.
  • a TFT layer 132 is formed on the substrate 133.
  • an element such as a transistor included in each pixel unit PX10 in the display region R10 is formed. That is, the TFT layer 132 includes an N-type drive transistor T1. In other words, the TFT layer 132 includes an N-type TFT as a driving TFT.
  • the interlayer insulating film 131 is formed on the TFT layer 132.
  • a power supply wiring 110 is formed in the interlayer insulating film 131.
  • the anode electrode 122 is an electrode corresponding to the anode of the light emitting element EL1. That is, the anode electrode 122 is a lower electrode of the light emitting element EL1.
  • the anode electrode 122 is formed on the interlayer insulating film 131.
  • the anode electrode 122 is provided corresponding to each sub-pixel unit PX in the display region R10. That is, a plurality of anode electrodes 122 are disposed in the display region R10 on the interlayer insulating film 131.
  • an auxiliary wiring 121 is formed on the interlayer insulating film 131.
  • the auxiliary wiring 121 is disposed in the peripheral area of the display area R10 and in the display area R10.
  • the auxiliary wiring 121 arranged in the peripheral region of the display region R10 is electrically connected to the power supply wiring 110 by the contact plug 134.
  • the connection between the auxiliary wiring 121 and the power supply wiring 110 is not limited to a mode in which the auxiliary wiring 121 and the power supply wiring 110 are provided in different layers and are electrically connected by the contact plug 134.
  • the power supply wiring 110 and the auxiliary wiring 121 may be formed in the same layer. In that case, a separate member is provided to electrically connect the auxiliary wiring 121 and the power supply wiring 110.
  • auxiliary wiring 121 is disposed separately from the anode electrode 122 in the display region R10. That is, the auxiliary wiring 121 is not directly connected to each anode electrode 122.
  • Each anode electrode 122 is electrically connected to the drive transistor T1 of each pixel portion PX10 of the TFT layer 132 through a contact hole (not shown) formed in the interlayer insulating film 131.
  • the anode electrode 122 and the auxiliary wiring 121 may be formed in the same wiring layer on the interlayer insulating film 131.
  • a partition wall 130 is formed above the interlayer insulating film 131 so as to cover at least the end of the anode electrode 122.
  • the partition wall 130 is made of an organic material. Further, the surface of the partition wall 130 is subjected to a liquid repellent treatment.
  • the liquid repellent process is, for example, a liquid repellent process using fluorine plasma or the like.
  • the organic material which comprises the partition 130 may have liquid repellency.
  • the surface of the partition wall 130 is not subjected to liquid repellency treatment, and the partition wall 130 is made of an organic material having liquid repellency.
  • the organic material having liquid repellency includes, for example, a fluororesin.
  • the fluororesin contained in the partition wall 130 (bank) is not particularly limited as long as it has fluorine atoms in at least some of the polymer repeating units. Examples of the fluororesin include fluorinated polyolefin resin, fluorinated polyimide resin, fluorinated polyacrylic resin, and the like.
  • a plurality of openings are formed in the partition wall 130.
  • the plurality of openings are openings H10 or openings H11 as shown in FIG. 6A.
  • the opening H10 exposes the auxiliary wiring 121 immediately before the charge functional layer 151 is formed.
  • the opening H10 is formed on the auxiliary wiring 121.
  • the opening H11 is provided in association with each sub-pixel part PX.
  • the opening H11 exposes the anode electrode 122 in a step before the charge functional layer 151 and the organic light emitting layer 140 are formed.
  • the opening H11 is formed on the anode electrode 122. That is, a plurality of openings formed on the anode electrode 122 or the auxiliary wiring 121 are formed in the partition wall 130 in the display region R10.
  • the cathode electrode 152 is a common electrode used in common as the cathode of each light emitting element EL1 in the display region R10.
  • the cathode electrode 152 is formed on the charge functional layer 151 described later.
  • the cathode electrode 152 is formed in common for each sub-pixel unit PX in the display region R10. That is, the cathode electrode 152 is formed above the partition wall 130 so as to face the plurality of auxiliary wirings 121 and the anode electrode 122.
  • the power supply wiring 110 is a wiring for finally supplying a cathode voltage (VEE) to the cathode electrode 152.
  • the power supply wiring 110 is provided at least in the peripheral region of the display region R10. That is, the power supply wiring 110 for supplying power to the cathode electrode 152 is provided in the peripheral region of the display region R10.
  • the power supply wiring 110 is electrically connected to the auxiliary wiring 121 arranged in the peripheral region of the display region R10 by a contact plug 134.
  • the cathode electrode 152 is supplied with power (cathode voltage (VEE)) from the power line 110 through the contact plug 134, the auxiliary line 121, and the charge functional layer 151 in the display region R 10. That is, the cathode electrode 152 is supplied with power from the power line 110 through at least the charge functional layer 151 in the display region R10. In other words, the cathode electrode 152 receives power supply from the power supply wiring 110 via at least the charge functional layer 151 in the entire region of the cathode electrode 152.
  • VEE cathode voltage
  • the auxiliary wiring 121 disposed in the peripheral region of the display region R10 is below a partition wall 130 located near the boundary between the display region R10 and the peripheral region of the display region R10.
  • a portion of the auxiliary wiring 121 located in the peripheral region of the display region R10 is included in the auxiliary wiring 121 via the partition 130 located near the boundary between the display region R10 and the peripheral region of the display region R10. It is connected to a part located in the display area R10.
  • the partition wall 130 positioned near the boundary between the display region R10 and the peripheral region of the display region R10 is a portion of the partition wall 130 positioned near the boundary between the display region R10 and the peripheral region of the display region R10, that is, the partition wall 130. Is part of.
  • auxiliary wiring 121 arranged in the peripheral region of the display region R10 is not directly connected to the cathode electrode 152 in the peripheral region of the display region R10.
  • the cathode electrode 152 is connected to the auxiliary wiring 121 arranged in the display region R10 via the charge functional layer 151.
  • the charge functional layer 151 is formed of a high-resistance material. Therefore, a current flowing between the power supply wiring 110 and the organic light emitting layer 140 in the sub-pixel unit PX located at the peripheral portion of the display region R10 flows through the current path LI1. That is, the current needs to pass through the high-resistance charge functional layer 151.
  • the wiring resistance of the auxiliary wiring 121 is set to be smaller than the wiring resistance of the cathode electrode 152, the main cause of the potential fluctuation of the cathode electrode 152 is the wiring resistance of the auxiliary wiring 121, and the potential distribution of the cathode electrode 152 is changed. It can be greatly uniformized.
  • the organic light emitting layer 140 is a layer mainly composed of an organic light emitting material that emits light by recombination of holes and electrons.
  • the organic light emitting layer 140 corresponds to a part of the light emitting element EL1.
  • the organic light emitting layer 140 is formed in the opening H11 corresponding to each sub-pixel unit PX.
  • the organic light emitting layer 140 is formed on the anode electrode 122. That is, the organic light emitting layer 140 is formed in each of the plurality of openings H11 formed in the partition wall 130. In other words, the organic light emitting layer 140 is formed between the anode electrode 122 and the cathode electrode 152 in each opening H11 formed on the anode electrode 122 in the partition wall 130.
  • the charge functional layer 151 is an electron transport layer, an electron injection layer, or a layer in which an electron transport layer and an electron injection layer are laminated in this order. That is, the charge functional layer 151 is a higher resistance material than the anode electrode 122 and the cathode electrode 152 which are conductive layers. That is, the charge functional layer 151 includes at least an electron transport layer or an electron injection layer.
  • the charge functional layer 151 is formed so as to cover a plurality of openings formed in the partition wall 130. That is, the charge functional layer 151 is formed so as to cover the top of the organic light emitting layer 140 corresponding to each sub-pixel unit PX in the display region R10. That is, the charge functional layer 151 is formed in common with respect to the plurality of organic light emitting layers 140 formed in the plurality of openings H11. In addition, the charge functional layer 151 is formed between the cathode electrode 152 and the partition wall 130. That is, the charge functional layer 151 is formed in common with respect to each of the organic light emitting layers 140 across the plurality of openings between the cathode electrode 152 and the partition wall 130.
  • the source electrode of the N-type driving transistor T1 is electrically connected to the anode (anode electrode 122) of the light emitting element EL1. That is, the source electrode of the N-type TFT (drive transistor T1) is electrically connected to the anode electrode 122.
  • a current corresponding to the voltage (Vgs) between the gate electrode and the source electrode of the N-type TFT (drive transistor T 1) passes through the anode electrode 122 during the light emission period of FIG. As a result, light is emitted by flowing to the cathode electrode 152.
  • connection resistance between the cathode electrode 152 per unit area in the central region of the display region R10 and the auxiliary wiring 121 is R cont (pix), and the cathode electrode per unit area in the peripheral region of the display region R10.
  • the connection resistance between the auxiliary wiring 121 and R 152 is R cont (EDGE)
  • the resistance of the cathode electrode 152 is R CAT
  • the resistance of the auxiliary wiring 121 is R BUS
  • R CAT and R BUS of Formula 3 are expressed by Formula 4 and Formula 5 below, respectively.
  • R CAT R ⁇ (CAT) ⁇ n (Formula 4)
  • R BUS R ⁇ (BUS) ⁇ L PIX / w BUS ⁇ m (Formula 5)
  • R ⁇ (CAT) in Equation 4 is the sheet resistance of the cathode electrode 152 as the cathode.
  • the sheet resistance is a value obtained by dividing the resistivity of the cathode electrode 152 by the film thickness of the cathode electrode 152.
  • R ⁇ (BUS) in Equation 5 is the sheet resistance of the auxiliary wiring 121.
  • the sheet resistance of the auxiliary wiring 121 is a value obtained by dividing the resistivity of the auxiliary wiring 121 by the film thickness of the auxiliary wiring 121.
  • L PIX is a pixel pitch. That is, L PIX is a distance between two adjacent pixel portions PX10.
  • w BUS is the width of the auxiliary wiring 121 in the short direction.
  • the sheet resistance value of the cathode electrode 152 is larger than the sheet resistance value of the auxiliary wiring 121.
  • FIG. 7 is a diagram for explaining a part of a formula related to the cathode electrode 152 and the auxiliary wiring 121.
  • FIG. 7A is a diagram showing the configuration of the power supply wiring 110 and the auxiliary wiring 121 according to the first embodiment.
  • a plurality of auxiliary wirings 121 are electrically connected to the power supply wiring 110.
  • the pixel portion PX10 at the upper end of the display region R10 is also referred to as an upper end pixel.
  • the pixel portion PX10 at the lower end of the display region R10 is also referred to as a lower end pixel.
  • the leftmost pixel portion PX10 of the display region R10 is also referred to as a leftmost pixel.
  • the rightmost pixel portion PX10 of the display region R10 is also referred to as a rightmost pixel.
  • the upper end pixel, the lower end pixel, the left end pixel, and the right end pixel are pixels close to the power supply wiring 110.
  • a certain pixel portion PX10 in the display region R10 is referred to as a pixel A.
  • the number of pixels (pixel unit PX10) arranged from the pixel A to the uppermost pixel closest to the pixel A is referred to as the upper pixel number.
  • the number of pixels arranged from the pixel A to the lowermost pixel closest to the pixel A is referred to as the lower pixel number.
  • the number of pixels arranged from the pixel A to the leftmost pixel closest to the pixel A is referred to as the left pixel number.
  • the number of pixels arranged from the pixel A to the rightmost pixel closest to the pixel A is referred to as the right pixel number.
  • N in Equation 4 is the smallest number (integer) among the number of upper pixels, the number of lower pixels, the number of left pixels, and the number of right pixels.
  • peripheral area of the display area R10 is also simply referred to as a peripheral area A.
  • the peripheral area A is an area outside the display area R10.
  • the line L1 indicates the position of the end of the cathode electrode 152 in the peripheral region A.
  • a line L2 in FIGS. 6A and 6B indicates the position of the end of the charge functional layer 151 in the peripheral region A.
  • the end of the cathode electrode 152 and the end of the charge functional layer 151 are located near the boundary between the display region R10 and the peripheral region of the display region R10. It is provided above the partition wall 130.
  • the end of the cathode electrode 152 and the end of the charge functional layer 151 are provided on the partition wall 130 located near the boundary between the display region R10 and the peripheral region of the display region R10. Yes.
  • the end portion of the cathode electrode 152 and the end portion of the charge functional layer 151 are extended to above the partition wall 130 located near the boundary between the display region R10 and the peripheral region of the display region R10. Yes.
  • the contact resistance by the charge functional layer 151 is a resistance generated at a portion where the auxiliary wiring 121 and the charge functional layer 151 are connected, a resistance generated at an interface where the cathode electrode 152 and the charge functional layer 151 are joined, and , The electric resistance of the charge functional layer 151.
  • the main factor of potential fluctuation of the cathode electrode 152 can be the wiring resistance of the auxiliary wiring 121.
  • the potential distribution of the cathode electrode 152 can be made substantially uniform, and the difference in the amount of current generated in the central region and the peripheral region in the display region R10 can be reduced.
  • the compression ratio of the potential difference set in the capacitor C10 can be made substantially the same in the peripheral region and the central region of the display region R10. Thereby, the influence on display uniformity can be suppressed small. That is, the voltage distribution imbalance of the cathode electrode 152 as the common electrode can be improved, and display deterioration can be suppressed.
  • the distance from the center of the display region R10 (position CP in FIG. 2) to the end of the cathode electrode 152 is longer than the distance from the center of the display region R10 to the end of the charge functional layer 151.
  • a straight line passing through the position CP in FIG. 2 on the surface of the display region R10 is referred to as a straight line A.
  • the distance from the position CP on the straight line A to the end of the cathode electrode 152 is longer than the distance from the position CP on the straight line A to the end of the charge functional layer 151 located in the vicinity of the end of the cathode electrode 152. That is, the distance from the center on the straight line A passing through the center (position CP) of the display region R10 to the end of the cathode electrode 152 is located near the end of the cathode electrode 152 from the center on the straight line A. , Longer than the distance to the end of the charge functional layer 151.
  • the end of the cathode electrode 152 on the straight line A is located in the center (position) of the display region R10 from the end of the charge functional layer 151 on the straight line A, which is located in the vicinity of the end of the cathode electrode 152. It is arranged at a position far from CP). Further, the end portion of the charge functional layer 151 is covered with the cathode electrode 152.
  • the cathode electrode 152 also has a function of sealing the charge functional layer 151. Therefore, the charge functional layer 151 made of an organic material can be prevented from reacting with moisture in the air and being deteriorated with a simple configuration using the existing member called the cathode electrode 152.
  • the parasitic capacitance C0 exists between the gate electrode of the N-type drive transistor T1 and the drain electrode of the drive transistor T1. That is, a parasitic capacitance C0 exists between the gate electrode of the N-type TFT (drive transistor T1) and the drain electrode of the N-type TFT.
  • the potential of the other electrode of the capacitor C10 is pushed up more in the peripheral region than in the central region of the display region R10 due to the increase in the potential of the cathode voltage (VEE), Due to the presence of the parasitic capacitance C0 between the gate electrode of the N-type TFT (drive transistor T1) and the drain electrode of the N-type TFT, the potential increase of one electrode of the capacitor C10 is suppressed.
  • VEE cathode voltage
  • the auxiliary wiring 121 arranged in the peripheral region of the display region R10 is not directly connected to the cathode electrode 152 in the peripheral region of the display region R10.
  • the voltage is a voltage through the charge functional layer 151 having a high resistance or a high resistance layer.
  • the high resistance layer is, for example, a resin layer (not shown) formed so as to cover the auxiliary wiring 121 and the like on which the charge functional layer 151 is not formed in the upper region in the peripheral region of the display region R10.
  • connection resistance between the cathode electrode 152 and the auxiliary wiring 121 per unit area in the central region of the display region R10 is R cont (pix), and the unit area in the peripheral region of the display region R10.
  • R cont the connection resistance between the cathode electrode 152 and the auxiliary wiring 121
  • the resistance of the cathode electrode 152 is R CAT
  • the resistance of the auxiliary wiring 121 is R BUS
  • the current flowing through the pixel flows predominantly through the auxiliary wiring 121 having a lower resistance than the cathode electrode 152 having a high resistance. Therefore, a rapid change in the voltage drop in the peripheral region of the display region R10 due to the resistance of the cathode electrode 152 is reduced, and the voltage distribution of the cathode electrode 152 is made uniform. Therefore, display unevenness in the display region R10 can be reduced.
  • the partition 130 does not function to partition pixels unless the surface of the partition 130 that separates pixels has liquid repellency. Therefore, as described above, the partition wall 130 is made of an organic material. Further, the surface of the partition wall 130 is subjected to a liquid repellent treatment. That is, the surface of the partition wall 130 has liquid repellency.
  • the minimum amount of ink overflowing from the partition wall can be increased, and mixing of adjacent colors of inks can be prevented.
  • the organic light emitting layer 140 is formed by a coating method, the thickness of the applied organic light emitting layer 140 can be formed uniformly.
  • the organic material constituting the partition wall 130 may have liquid repellency.
  • the surface of the partition wall 130 is not subjected to liquid repellency treatment, and the partition wall 130 is made of an organic material having liquid repellency.
  • the partition wall 130 is made of an organic material having liquid repellency, the minimum amount of ink overflowing from the partition wall can be increased when applying different ink types for each color. It is possible to prevent the inks from mixing and mixing colors.
  • the organic light emitting layer 140 is formed by a coating method, the thickness of the applied organic light emitting layer 140 can be formed uniformly.
  • FIG. 8 is a diagram showing an example of characteristics in the display area.
  • Vdrop in FIG. 8A is a voltage fluctuation amount in the display area with respect to the display end voltage VEE0 of the cathode voltage VEE of the light emitting element EL1. That is, the cathode voltage in the display area is represented by VEE0 + Vdrop.
  • the horizontal axis in FIG. 8A corresponds to one line (hereinafter also referred to as a measurement line) in the horizontal direction (row direction) in the display region R10.
  • FIG. 8A is a diagram showing a change in the voltage drop of each light emitting element EL1 corresponding to the measurement line.
  • the display end indicates an end in the horizontal direction (row direction) of the display region R10.
  • the display center corresponds to the position CP in FIG.
  • the horizontal axes in FIGS. 8B and 8C are the same as the horizontal axis in FIG.
  • the voltage / current distribution has the same shape as in FIG.
  • the characteristic line L21 indicates the characteristic of the comparison technique (hereinafter also referred to as comparison technique A) having the configuration described in FIG.
  • a characteristic line L22 indicates the characteristic in the configuration of the present embodiment.
  • FIG. 8B is a diagram showing the characteristics of the amount of change in the gate-source voltage of each drive transistor T1 corresponding to the measurement line.
  • a characteristic line L31 indicates the characteristic of the comparative technique A.
  • a characteristic line L32 indicates the characteristic in the configuration of the present embodiment. As shown in FIG. 8B, it can be seen that the difference in the amount of change in the gate-source voltage between the display end and the display center is smaller in the present embodiment than in the comparative technique A.
  • FIG. 8C is a diagram showing the characteristics of the current flowing through each sub-pixel unit PX corresponding to the measurement line.
  • a characteristic line L41 indicates the characteristic of the comparative technique A.
  • a characteristic line L42 indicates the characteristic in the configuration of the present embodiment. As shown in FIG. 8C, it can be seen that the amount of change in the current flowing through the sub-pixel portion at the display end and the display center is smaller in the present embodiment than in the comparison technique A.
  • circuit configuration of the sub-pixel unit PX is not limited to the configuration shown in FIG.
  • the circuit configuration of the sub-pixel unit PX may be the circuit configuration illustrated in FIG.
  • the circuit configuration of FIG. 9 is different from the circuit configuration of FIG. 4 in that control lines 223 and 224 are further provided in association with the sub-pixel unit PX and a capacitor C20 is further provided. Note that the circuit of FIG. 9 is a circuit for compensating the threshold voltage V T of the drive transistor T1.
  • the circuit shown in FIG. 9 operates according to the timing chart shown in FIG.
  • the configuration of the power supply wiring 110 and the auxiliary wiring 121 is not limited to the configuration of FIG.
  • the plurality of auxiliary wirings 121 included in the display panel 100 may be arranged along only the vertical direction. Even in this configuration, the above-described Expression 3 is satisfied. In this case, if the pixel A is in the region R32 in FIG. 7B, m ⁇ n.
  • the configuration may be such that the two power supply wirings 110 are arranged so as to sandwich the two long sides of the display region R10.
  • FIG. 11 is an enlarged view of a region R20 near the end of the display region R10.
  • FIG. 12 is a cross-sectional view of a part of the display panel 100 according to Modification 1 of Embodiment 1 of the present invention. Specifically, FIG. 12 is a cross-sectional view of the vicinity of the end of the display region R10 along the line A1-C1 of FIG. 11 and 12 indicates the position of the end of the cathode electrode 152 in the peripheral region A. A line L2 in FIG. 11 and FIG. 12 indicates the position of the end of the charge functional layer 151 in the peripheral region A.
  • the end of the cathode electrode 152 and the end of the charge functional layer 151 are provided above the partition wall 130 located near the boundary between the display region R10 and the peripheral region of the display region R10. ing.
  • the end portion of the charge functional layer 151 is provided on the partition wall 130 located near the boundary between the display region R10 and the peripheral region of the display region R10.
  • the end of the cathode electrode 152 is provided on the charge functional layer 151. That is, the end portion of the cathode electrode 152 is provided above the partition wall 130 located near the boundary between the display region R10 and the peripheral region of the display region R10. In other words, the end portion of the cathode electrode 152 and the end portion of the charge functional layer 151 extend to above the partition wall 130 located near the boundary between the display region R10 and the peripheral region of the display region R10. .
  • the end of the cathode electrode 152 is located in the vicinity of the end of the charge functional layer 151 and closer to the center of the display region R10 (position CP in FIG. 2) than the end of the charge functional layer 151. Be placed. That is, the end portion of the charge functional layer 151 is not covered with the cathode electrode 152.
  • the same effect as that of the first embodiment can be obtained. That is, the voltage distribution imbalance of the cathode electrode 152 as the common electrode can be improved, and display deterioration can be suppressed. In addition, the same effect can be obtained even when the portion where the charge functional layer 151 is covered with the cathode electrode 152 and the portion where it is not covered are mixed in the vicinity of the end portion of the charge functional layer 151. it can.
  • FIG. 13 is an external view of a display device 1000 including the display panel 100.
  • FIG. 13 is an external view of a display device 1000 including the display panel 100.
  • the present invention can be applied to any pixel configuration in which the pixel current varies due to an imbalance in the voltage distribution of the common electrode. For example, this is true even if the driving TFT is a P-type TFT. Even when the P-type TFT operates in the saturation region, the pixel current depends on the voltage between the source and drain of the driving TFT, and the non-uniform voltage distribution of the common electrode causes the voltage between the source and drain of the driving TFT to fluctuate. As a result, the pixel current is made non-uniform. Therefore, if the uniformity of the voltage distribution of the common electrode is improved, the pixel current can be made uniform, and the display quality can be improved.
  • the present invention can be used as an organic EL display panel and an organic EL display device that can improve imbalance in the voltage distribution of the common electrode and suppress display deterioration.
  • Display panel 110 110J Power supply wiring 121, 121J Auxiliary wiring 122, 122J Anode electrode 130, 130J Partition 131, 131J Interlayer insulation film 132, 132J TFT layer 133, 133J Substrate 134, 134J Contact plug 140, 140J Organic light emitting layer 151, 151J Charge functional layer 152, 152J Cathode electrode 200
  • Scan line drive circuit 300 Data line drive circuit 1000
  • Display device C0 Parasitic capacitance

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Abstract

　隔壁（１３０）の上方において、複数の陽極電極（１２２）に対向して形成された陰極電極（１５２）と、隔壁（１３０）に形成された複数の開口部に亘って各有機発光層（１４０）に対して共通して形成された電荷機能層（１５１）とを備える。前記陰極電極（１５２）の端部及び電荷機能層（１５１）の端部は、表示領域と表示領域の周辺領域との境界付近に位置する隔壁（１３０）の上方に設けられている。

Description

有機ＥＬ表示パネル及び有機ＥＬ表示装置
　本発明は、有機ＥＬ（Electro Luminescence）素子を用いた有機ＥＬ表示パネル及び有機ＥＬ表示装置に関する。
　従来、この種の有機ＥＬ表示パネル及び有機ＥＬ表示装置としては、表示パネルの大画面化に伴い、表示パネル面内の中央部分での電圧降下を防止するため補助電極を設ける構成が知られている（特許文献１の図４参照）。以下においては、特許文献１に示される技術を、従来技術Ａともいう。
　この従来技術Ａでは、層間絶縁膜上に画素電極としての第１電極を複数配置し、この複数の画素電極間を隔壁で区画し、この隔壁で区画された領域に発光機能層を形成している。前記隔壁によって区画されたすべての発光機能層を覆って共通電極としての第２電極が共通に形成されている。そして、前記共通電極用の電源供給源としての第２電極用電源線が有効領域の周辺領域に設けられている。
　上述した補助電極は、前記層間絶縁膜上であって、画素電極間に設けられている。補助電極は、有効領域内では、前記第２電極と電気的に接続されている。これにより、前記補助電極を介して前記第２電極に電源供給がなされ、有効領域内の電圧降下を防いでいる。
　尚、従来技術Ａには、発光素子を駆動する駆動ＴＦＴ（Thin Film Transistor）として、Ｐ型のＴＦＴが開示されている（特許文献１の図２、段落００１８参照）。
特開２００８－２１８３９５号公報（図４、図２、段落００１８）
　しかし、上記従来技術Ａでは、以下のような問題が生じていた。
　即ち、上記従来技術Ａにおいて、前記発光機能層は、有機ＥＬ物質（有機発光層）、正孔注入層、正孔輸送層、電子輸送層、電子注入層、正孔ブロック層及び電子ブロック層の一部又は全部を含むものであるが、発光素子毎にパターニングされた構成である。そのため、前記発光機能層に含まれる各層毎にパターニングする工程が必要であり、そのための設備が必要となって、製造工程が複雑でコスト高を招来していた。
　また、有効領域（表示領域）において発光素子の共通電極の電圧分布の不均衡が生じることで、表示の不均一（表示劣化）が発生するという問題があった。
　そこで、本発明は、上記課題に鑑みてなされたものであって、共通電極の電圧分布の不均衡を改善し、表示劣化を抑制できる有機ＥＬ表示パネル及び有機ＥＬ表示装置を提供することを目的とする。
　上記課題を解決するためには、本発明の一態様に係る有機ＥＬ表示パネルは、基板上の表示領域内に複数配置された陽極電極と、前記表示領域の周辺領域及び前記表示領域内に配置され且つ前記表示領域内では前記陽極電極と分離して配置された補助配線と、前記表示領域において前記陽極電極又は前記補助配線上に形成された開口部が複数形成された隔壁と、前記隔壁の上方において、複数の前記陽極電極に対向して形成された陰極電極と、前記隔壁における前記陽極電極上に形成された各前記開口部内であって前記陽極電極と前記陰極電極との間に形成された有機発光層と、前記陰極電極と前記隔壁との間において、前記複数の開口部に亘って各前記有機発光層に対して共通して形成された電荷機能層と、を具備し、前記陰極電極の端部及び前記電荷機能層の端部は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の上方に設けられている。
　本発明により、共通電極の電圧分布の不均衡を改善し、表示劣化を抑制できる。
図１は、本発明の実施の形態１に係る表示装置の構成を示すブロック図である。 図２は、表示領域の構成を示す図である。 図３は、画素部の構成の一例を示す図である。 図４は、サブ画素部の回路構成例を示す図である。 図５は、本発明の実施の形態１に係るサブ画素部の動作を説明するためのタイミングチャートである。 図６Ａは、表示領域の端部付近の領域を拡大した図である。 図６Ｂは、本発明の実施の形態１に係る表示パネルの一部の断面図である。 図７は、陰極電極及び補助配線に関する式の一部を説明するための図である。 図８は、表示領域における特性の一例を示す図である。 図９は、サブ画素部の回路構成の他の例を示す図である。 図１０は、サブ画素部の動作を説明するためのタイミングチャートである。 図１１は、表示領域の端部付近の領域を拡大した図である。 図１２は、本発明の実施の形態１の変形例１に係る表示パネルの一部の断面図である。 図１３は、表示パネルを備える表示装置の外観図である。 図１４は、有機ＥＬ表示パネルの表示領域の端部付近を拡大した図である。 図１５は、電荷機能層を各発光素子にわたって共通して形成した構成を示す図である。 図１６は、Ｎ型のＴＦＴを用いたサブ画素部の回路構成の一例を示す図である。 図１７は、サブ画素部の動作を説明するためのタイミングチャートである。 図１８は、サブ画素部の動作を説明するための図である。 図１９は、表示領域の輝度の状態を説明するための図である。
　Ｎ型ＴＦＴを有機発光素子の駆動ＴＦＴとして用い、Ｎ型ＴＦＴのソース電極が、前記有機発光素子に含まれる陽極電極と電気的に接続されている。また、前記有機発光素子に含まれる有機発光層は、発光期間において前記Ｎ型ＴＦＴのゲート電極と前記ソース電極との間の電圧に応じた電流が前記陽極電極を介して陰極電極に流れることにより発光する。
　ここで、画素としての駆動回路内のコンデンサに電位差を設定する書込期間から、前記コンデンサに設定された電位差に応じた電流に基づいて前記有機発光層を発光させるための発光期間に移行すると、陽極電位が上昇する。これに基づき、前記コンデンサの他方の電極の電位が押し上げられる。一方で、前記Ｎ型ＴＦＴのゲート電極と前記Ｎ型ＴＦＴのドレイン電極との間の寄生容量の存在により、前記コンデンサの一方の電極の電位の押し上げは抑制される。その結果、書込期間から発光期間への移行により、コンデンサに設定された電位差が圧縮されるという現象が生ずる。
　陰極電圧（ＶＥＥ）の上昇が表示領域内で均一であれば、表示領域内の各コンデンサに設定された電位差の圧縮率も同程度になるので、表示バラツキへの影響は小さい。
　しかし、上記のように、表示領域内では、共通電極としての陰極電極と補助配線との間に少なくとも電荷機能層が介在するためコンタクト抵抗が生ずる。一方、表示領域の周辺領域において、陰極電極と補助配線とが直接接続されコンタクト抵抗が生じない構成では、陰極電圧（ＶＥＥ）の上昇率は、表示領域の中央領域の方が、表示領域の周縁領域より高くなる。
　そのため、前記有機発光層の陽極電位の上昇する量は、陰極電圧（ＶＥＥ）に依存する。これにより、陰極電圧（ＶＥＥ）の上昇率が周縁領域より高い中央領域では、前記Ｎ型ＴＦＴのゲート電極すなわち前記コンデンサの一方の電極の電位の押し上げ量も大きくなり、コンデンサに設定された電位差の圧縮率も、中央領域の方が周縁領域より高くなる。従って、周縁領域と中央領域との前記コンデンサは、書込期間において同じ電圧を保持していたとしても、発光期間において保持された電圧が異なってしまう。
　そこで、本発明の一態様に係る有機ＥＬ表示パネルは、駆動ＴＦＴとしてのＮ型ＴＦＴを含むＴＦＴ層と、前記ＴＦＴ層上に形成された層間絶縁膜と、前記層間絶縁膜上の表示領域内に複数配置された陽極電極と、前記表示領域の周辺領域及び前記表示領域内に配置され且つ前記表示領域内では前記陽極電極と分離して配置された補助配線と、前記表示領域において前記陽極電極又は前記補助配線上に形成された開口部が複数形成された隔壁と、前記隔壁の上方において、複数の前記陽極電極に対向して形成された陰極電極と、前記隔壁における前記陽極電極上に形成された各前記開口部内であって前記陽極電極と前記陰極電極との間に形成された有機発光層と、前記陰極電極と前記隔壁との間において、前記複数の開口部に亘って各前記有機発光層に対して共通して形成された電荷機能層と、を具備し、前記Ｎ型ＴＦＴのソース電極は、前記陽極電極と電気的に接続され、前記有機発光層は、発光期間において前記Ｎ型ＴＦＴのゲート電極と前記ソース電極との間の電圧に応じた電流が前記陽極電極を介して前記陰極電極に流れることにより発光し、前記陰極電極の端部及び前記電荷機能層の端部は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の上方に設けられている。
　すなわち、本発明の一態様に係る有機ＥＬ表示パネルでは、有機発光素子の駆動ＴＦＴをＮ型ＴＦＴとした場合であって、かつ、共通電極を陰極電極とした場合において、前記陰極電極の端部及び前記電荷機能層の端部を、前記表示領域と前記表示領域の周辺領域との境界付近に位置する隔壁の上方に設けるようにした。
　これにより、表示領域の周辺領域において陰極電極と補助配線とが直接接続される領域を無くすことができる。そのため、前記表示領域の周辺領域において、前記電荷機能層を介さないで前記陰極電極と前記補助配線との間を電流が流れることがなくなる。即ち、前記陰極電極と前記補助配線との間を流れる電流は、前記電荷機能層によるコンタクト抵抗を介することになる。ここで、電荷機能層によるコンタクト抵抗とは、補助配線と電荷機能層とが接続された部分に生じる抵抗である。従って、表示領域の中央領域と周縁領域とで各画素から補助配線への電流経路を画一化することができ、表示領域の中央領域及び周縁領域で生じる陰極電圧（ＶＥＥ）の電位差をより均一化できる。
　その結果、有機発光素子の駆動ＴＦＴとしてＮ型ＴＦＴを用いた場合であって、かつ、共通電極を陰極電極とした場合においても、共通電極としての陰極電極の電圧分布の不均衡を改善することができる。そのため、書込期間から発光期間への移行による、コンデンサに設定された電位差の圧縮率を、表示領域において均一化させ表示劣化を抑制することができる。
　また、好ましくは、前記陰極電極は、前記陰極電極の全領域において少なくとも前記電荷機能層を介して前記電源配線から電源供給を受ける。
　また、前記Ｎ型ＴＦＴの前記ゲート電極と前記Ｎ型ＴＦＴのドレイン電極との間には寄生容量が存在する。
　また、好ましくは、前記書込期間から前記発光期間に移行した場合、陰極電圧（ＶＥＥ）の電位の上昇により前記コンデンサの他方の電極の電位が、表示領域の中央領域よりも周縁領域において、より押し上げられる。一方で、前記Ｎ型ＴＦＴの前記ゲート電極と前記Ｎ型ＴＦＴのドレイン電極との間の寄生容量の存在により、前記コンデンサの一方の電極の電位の押し上げは抑制される。
　その結果、書込期間から発光期間への移行により、コンデンサに設定された電位差が圧縮されるという現象が生ずる。
　また、好ましくは、前記周辺領域には、前記陰極電極に電源供給するための電源配線が設けられ、前記電源配線は、前記表示領域の周辺領域に配置された前記補助配線と電気的に接続され、前記表示領域の周辺領域に配置された前記補助配線は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の下方を介して前記表示領域内に配置された前記補助配線と接続され、前記陰極電極は、前記電荷機能層を介して前記表示領域内に配置された前記補助配線と接続される。
　また、好ましくは、前記表示領域の周辺領域に配置された前記補助配線は、前記表示領域の周辺領域では前記陰極電極と直接接続されていない。
　本態様によると、前記表示領域の周辺領域に配置された前記補助配線は、前記表示領域の周辺領域では前記陰極電極と直接接続されていない。
　そのため、前記表示領域の周辺領域において前記陰極電極の電圧と、前記表示領域における前記陰極電極の電圧とは、共に前記補助配線に設定された電圧に対応して前記電荷機能層を介した電圧となる。その結果、前記共通電極としての陰極電極の電圧分布の不均衡を抑制し、表示劣化を防止できる。
　また、好ましくは、前記表示領域の中央領域における単位面積当たりの前記陰極電極と前記補助配線との接続抵抗をＲｃｏｎｔ（ｐｉｘ）とし、前記表示領域の周縁領域における単位面積当たりの前記陰極電極と前記補助配線との接続抵抗をＲｃｏｎｔ（ＥＤＧＥ）とし、前記陰極電極の抵抗をＲＣＡＴとし、前記補助配線の抵抗をＲＢＵＳとした場合、Ｒｃｏｎｔ（ＥＤＧＥ）＋ＲＣＡＴ≧Ｒｃｏｎｔ（ｐｉｘ）＋ＲＢＵＳなる関係式が満たされる。
　これにより、表示領域内のうち、画素に流れる電流が、高抵抗である前記陰極電極よりも低抵抗である前記補助配線に優位的に流れる。そのため、抵抗による電圧降下量を低減し、前記陰極電極の電圧分布が均一化される。よって、表示領域内での表示ムラを低減できる。
　また、好ましくは、前記陽極電極と前記補助配線とは、前記層間絶縁膜上の同一配線層において形成されている。
　また、好ましくは、前記表示領域の中央から前記陰極電極の端までの距離は、前記表示領域の中央から前記電荷機能層の端までの距離より長く、前記電荷機能層の端部は、前記陰極電極により覆われている。
　これにより、前記陰極電極は、前記電荷機能層を封止する機能を兼用する。そのため、前記陰極電極という既存部材を用いて簡易な構成により、有機材料で構成されている電荷機能層が空気中の水分等と反応して劣化することを防止できる。
　また、好ましくは、前記陰極電極の端部及び前記電荷機能層の端部は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の上方まで延設されている。
　また、好ましくは、前記隔壁は、有機材料により構成され、前記隔壁の表面は撥液処理がなされている。
　前記有機発光層を塗布方式により形成する場合、画素を区分けする前記隔壁の表面は撥液性を有しなければ、前記隔壁は画素を区分けする機能を果たさない。そのため、前記隔壁の表面は撥液性を有している。
　そのため、前記陰極電極により前記隔壁の表面の全体が覆われていなくても、前記隔壁が空気中の水分等と反応して劣化することを防止することができる。
　また、好ましくは、前記隔壁は、撥液性を有する有機材料により構成されている。
　前記有機発光層を塗布方式により形成する場合、画素を区分けする前記隔壁の表面は撥液性を有しなければ、前記隔壁は画素を区分けする機能を果たさない。そのため、前記隔壁は、撥液性を有する有機材料により構成されている。
　そのため、前記陰極電極により前記隔壁の表面の全体が覆われていなくても、前記隔壁が空気中の水分等と反応して劣化することを防止することができる。
　また、好ましくは、前記電荷機能層は、少なくとも電子輸送層又は電子注入層からなる。
　また、本発明の一態様に係る有機ＥＬ表示装置は、前記有機ＥＬ表示パネルを備える。
　また、本発明の他の一態様に係る有機ＥＬ表示パネルは、基板上の表示領域内に複数配置された陽極電極と、前記表示領域の周辺領域及び前記表示領域内に配置され且つ前記表示領域内では前記陽極電極と分離して配置された補助配線と、前記表示領域において前記陽極電極又は前記補助配線上に形成された開口部が複数形成された隔壁と、前記隔壁の上方において、複数の前記陽極電極に対向して形成された陰極電極と、前記隔壁における前記陽極電極上に形成された各前記開口部内であって前記陽極電極と前記陰極電極との間に形成された有機発光層と、前記陰極電極と前記隔壁との間において、前記複数の開口部に亘って各前記有機発光層に対して共通して形成された電荷機能層と、を具備し、前記陰極電極の端部及び前記電荷機能層の端部は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の上方に設けられている。
　なお、この本発明の他の一態様に係る有機ＥＬ表示パネルについては、上記本発明の一態様に係る有機ＥＬ表示パネルの好ましい例を適用することができ、本発明の他の一態様に係る有機ＥＬ表示パネルと好ましい例とは適宜組み合わせることができる。
　（本発明に至った経緯）
　本発明の実施の形態の説明に先立ち、本発明に至った経緯及び本発明が解決しようとする課題について詳細に説明する。
　上述のとおり、上記従来技術Ａにおいて、前記発光機能層は、有機ＥＬ物質（有機発光層）、正孔注入層、正孔輸送層、電子輸送層、電子注入層、正孔ブロック層及び電子ブロック層の一部又は全部を含むものであるが、発光素子毎にパターニングされた構成である。そのため、前記発光機能層に含まれる各層毎にパターニングする工程が必要であり、そのための設備が必要となって、製造工程が複雑でコスト高を招来していた。
　仮に、発光機能層に含まれる、例えば、電荷機能層としての電子輸送層及び電子注入層の少なくとも一方から構成される電荷機能層を、各発光素子にわたって共通で形成するとした場合、発光素子毎に電荷機能層をパターニングする工程を省くことができ、製造工程を簡略化し、コスト低減を図ることができる。
　図１４は、有機ＥＬ表示パネルの表示領域の端部付近を拡大した図である。
　図１５は、電荷機能層を各発光素子にわたって共通して形成した構成を示す図である。図１５は、図１４に示される表示領域の端部付近の断面図である。具体的には、図１５は、図１４のＡ９－Ｃ９線に沿った、表示領域の端部付近の断面図である。Ａ９－Ｃ９線は、図１４のＢ９の位置を経由する線である。
　図１５において、基板１３３Ｊ上には、ＴＦＴ層１３２Ｊが形成される。ＴＦＴ層１３２Ｊ内には、電源配線１１０Ｊが設けられている。ＴＦＴ層１３２Ｊ上には、層間絶縁膜１３１Ｊが形成される。層間絶縁膜１３１Ｊ上には、補助配線１２１Ｊと、画素電極としての陽極電極１２２Ｊとが形成される。この陽極電極１２２Ｊは、層間絶縁膜１３１Ｊに形成されるコンタクトホール（図示しない）を介してＴＦＴ層１３２ＪのＴＦＴと電気的に接続される。補助配線１２１Ｊは、コンタクトプラグ１３４Ｊにより、電源配線１１０Ｊと電気的に接続される。
　また、層間絶縁膜１３１Ｊの上方には、隔壁１３０Ｊが形成される。有効領域としての表示領域において、隔壁１３０Ｊに形成された各開口部内には、有機発光層１４０Ｊが形成される。
　電荷機能層１５１Ｊは、隔壁１３０Ｊに形成された複数の開口部に亘って形成される。陰極電極１５２Ｊは、電荷機能層１５１Ｊ上に形成される。すなわち、陰極電極１５２Ｊは、複数の発光素子のカソードとして共通して使用される共通電極である。
　図１４の線Ｌ１１は、表示領域の周辺領域における、陰極電極１５２Ｊの端の位置を示す。図１４の線Ｌ１２は、表示領域の周辺領域における、電荷機能層１５１Ｊの端の位置を示す。本明細書において、表示領域の周辺領域とは、表示領域外の領域であって、かつ、表示領域の周辺の領域である。以下においては、表示領域の周辺領域を、単に、周辺領域ともいう。
　しかし、図１５のような構成を想定した場合、有効領域としての表示領域内では、前記共通電極としての陰極電極１５２Ｊと前記補助配線１２１Ｊとは、少なくとも前記電荷機能層１５１Ｊを介して電気的に接続されることになる。一方、周辺領域では、前記陰極電極１５２Ｊは、電源配線１１０Ｊに電気的に接続される補助配線１２１Ｊと、前記電荷機能層１５１Ｊを介在することなく、直接接続されることになる。
　この場合であっても、上記従来技術Ａでは、発光素子を駆動する駆動ＴＦＴとして、Ｐ型のＴＦＴを用いる場合は、問題は生じない。
　即ち、Ｐ型ＴＦＴを駆動ＴＦＴとした用いた場合であって、かつ、陰極電極１５２Ｊが共通電極である場合、Ｐ型ＴＦＴのドレイン電極が有機ＥＬ素子に接続され、静電保持容量はＰ型ＴＦＴのソース・ゲート電極間に配置される。この場合、書込期間から発光期間への切替えに際して有機ＥＬ素子の下部電極の電位（アノードの電位）が有機ＥＬ素子のオフ電圧からオン電圧へと押し上げられるに伴い、駆動ＴＦＴのゲート電極の電圧が連動して押し上げられるという現象（ブートストラップ現象）が生じない。
　そのため、書込期間から発光期間への切替えに際して陰極電極１５２Ｊにおいて電圧変動が生じても、Ｐ型ＴＦＴのゲート電極の電圧が変動せず、有機ＥＬ素子に流れる電流に変動はない。
　しかし、発光素子を駆動する駆動ＴＦＴとして、Ｎ型のＴＦＴを用いた場合には、以下のようにブートストラップ現象が生ずる。
　図１６は、Ｎ型のＴＦＴを用いたサブ画素部ＰＸ９の回路構成の一例を示す図である。サブ画素部ＰＸ９は、１つの画素部を構成する３つのサブ画素部のうちの１つのサブ画素部である。
　図１６に示すように、サブ画素部ＰＸ９には、走査線５２１と、制御線５２２と、信号線５１１とが対応づけて設けられる。
　サブ画素部ＰＸ９は、駆動トランジスタＴ１と、スイッチングトランジスタＴ２，Ｔ３，Ｔ４と、コンデンサＣ１０と、発光素子ＥＬ９と、負側電源となる陰極電源線と、正側電源となる電源配線とを含む。当該陰極電源線は、陰極電圧ＶＥＥを供給する。当該電源配線は、電圧ＶＤＤを供給する。
　駆動トランジスタＴ１は、Ｎ型のＴＦＴである。すなわち、駆動トランジスタＴ１は、Ｎ型の駆動ＴＦＴである。発光素子ＥＬ９は、有機ＥＬ素子である。
　図１７は、サブ画素部ＰＸ９の動作を説明するためのタイミングチャートである。図１７は、制御線５２２、走査線５２１及び信号線５１１の各々で発生する電圧の波形を示す。
　図１８は、サブ画素部ＰＸ９の動作を説明するための図である。
　図１６～図１８を参照して、駆動回路としてのサブ画素部ＰＸ９内のコンデンサＣ１０に電位差を設定する書込期間においては、陰極電圧（ＶＥＥ）が変動しないため、駆動トランジスタＴ１のソース電極はオフした状態にある（図１７、図１８（ａ）参照）。
　図１８（ａ）において、Ｖｇ（０）は、発光開始直前の駆動トランジスタＴ１のゲート電圧である。Ｖｓ（０）は、発光開始直前の駆動トランジスタＴ１のソース電圧である。Ｖｇｓ（０）は、発光開始直前の駆動トランジスタＴ１のゲート－ソース間電圧である。
　前記コンデンサＣ１０に設定された電位差に応じた電流に基づいて前記有機発光層１４０Ｊを発光させる発光期間に移行すると、有機ＥＬ素子のアノード電圧が上昇する。これに基づき、前記コンデンサＣ１０の下部電極の電位Ｖｓが押し上げられる。
　この場合、発光開始直後の駆動トランジスタＴ１のゲート－ソース間電圧は、式１に示されるＶｇｓとなる。また、駆動トランジスタＴ１の画素電流ｉｐｉｘｅｌは、以下の式２に示される値となる。
Figure JPOXMLDOC01-appb-M000001
　式１において、Ｃｐａｒａは、駆動トランジスタＴ１の寄生容量Ｃ０を含む、駆動トランジスタＴ１のゲート電極に接続された全ての容量成分から、駆動トランジスタＴ１のゲート・ソース電極間の容量成分（駆動トランジスタＴ１の寄生容量を含む）を除いた値である。Ｃ１は、容量成分であるコンデンサＣ１０の容量を示す。Ｖｇｓ（１）は、発光時における駆動トランジスタＴ１のゲート－ソース間電圧である。Ｖｓ（１）は、発光時における駆動トランジスタＴ１のソース電圧である。
　図１８（ｂ）及び式２において、ＶＴ（ＴＦＴ）は、駆動トランジスタＴ１の閾値電圧である。また、ＶＥＥは、ＶＥＥに相当する。Ｖｓ（１）は画素電流ｉｐｉｘｅｌに応じた発光素子ＥＬ９のオン電圧をＶＥＥに加算した電圧である。式２により、画素電流ｉｐｉｘｅｌはＶＥＥの関数であることが分かる。すなわち、表示領域内において、各発光素子ＥＬ９の陰極電圧（ＶＥＥ）が、当該発光素子ＥＬ９を含む画素の位置によって大きく変動する場合、当該発光素子ＥＬ９に流れる画素電流ｉｐｉｘｅｌの変動も大きくなる（図１８（ｂ）参照）。この場合、表示領域内の各発光素子ＥＬ９の発光量にばらつきが生じる。
　一方で、駆動トランジスタＴ１のゲート電極と駆動トランジスタＴ１のドレイン電極との間の寄生容量Ｃ０を含む、駆動トランジスタＴ１のゲート電極に接続された容量成分の存在により、駆動トランジスタＴ１のゲート電極に接続される前記コンデンサＣ１０の一方の電極の電位の押し上げは抑制される。その結果、書込期間から発光期間への移行により、書込期間にコンデンサＣ１０に設定された電位差は書込期間の電位差に対して発光期間の電位差が圧縮されるという現象が生ずる。この圧縮量は式２に示されるように陰極電圧（ＶＥＥ）に依存するため、陰極電圧（ＶＥＥ）の上昇が表示領域内で均一であれば、当該表示領域内の各コンデンサＣ１０に設定された電位差の圧縮率も同程度になるので、表示バラツキへの影響は小さい。
　しかし、前記有効領域としての表示領域内では、前記補助配線１２１Ｊは、少なくとも前記電荷機能層１５１Ｊを介して、陰極電極１５２Ｊと電気的に接続されることになるため、前記電荷機能層１５１Ｊによるコンタクト抵抗が発生する。一方、表示領域の周辺領域では、前記補助配線１２１Ｊは、前記電荷機能層１５１Ｊを介在することなく、前記共通電極としての陰極電極１５２Ｊと直接接続されることになる。そのため、前記電荷機能層１５１Ｊによるコンタクト抵抗は発生しない。
　このように、図１５において、表示領域内では、共通電極としての陰極電極１５２Ｊと補助配線１２１Ｊとの間に電荷機能層１５１Ｊが介在してコンタクト抵抗が生じる。一方、表示領域の周辺領域では、共通電極としての陰極電極１５２Ｊと補助配線１２１Ｊとは直接接続されるためコンタクト抵抗が生じない。
　そのため、図１５の構成を想定した場合には、発光素子ＥＬ９の陰極電圧（ＶＥＥ）の上昇率が、特に表示領域の周縁領域において低くなり中央領域で高くなる。本明細書において、表示領域の周縁領域とは、表示領域内の領域であって、かつ、表示領域の端部の領域である。そのため、コンデンサＣ１０に設定された電位差の圧縮率も、周辺領域よりも中央領域の方が高くなる。その結果、図１９（ａ）及び（ｂ）のように、周縁領域から中央領域に向かって表示輝度が急に暗くなり（例えば、図１９（ｂ）の領域Ｒ１）、表示バラツキへの影響が大きくなる。図１９（ａ）は、表示領域の輝度（相対輝度）の状態を示す図である。図１９（ｂ）は、図１９（ａ）のＸ１－Ｘ２線に沿った輝度（相対輝度）の状態を示す図である。
　従って、前記有効領域としての表示領域の周辺領域において前記補助配線１２１Ｊと前記共通電極としての陰極電極１５２Ｊとの間に流れる電流量は、前記表示領域内において前記補助配線１２１Ｊと前記陰極電極１５２Ｊとの間に流れる電流量より相対的に大きくなることを意味する。すなわち、図１５において、周辺領域での電流経路ＬＩ２に流れる電流量は、電流経路ＬＩ１に流れる電流量より相対的に大きい。
　その結果、前記表示領域の周縁領域には、表示領域の中央付近より多くの電流が流れ、前記共通電極としての陰極電極１５２Ｊの電圧分布の不均衡が生じ、表示領域において表示の不均一（表示劣化）が発生するという問題があった。本発明は、このような課題に鑑みてなされたものである。
　以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称及び機能も同じである。従って、それらについての詳細な説明を省略する場合がある。
　なお、実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
　＜実施の形態１＞
　図１は、本発明の実施の形態１に係る表示装置１０００の構成を示すブロック図である。図１に示されるように、表示装置１０００は、表示パネル１００と、走査線駆動回路２００と、データ線駆動回路３００とを備える。
　表示パネル１００は、有機発光素子である有機ＥＬ（Electro Luminescence）素子を使用した有機ＥＬ表示パネルである。すなわち、有機ＥＬ表示パネルである表示パネル１００を備える表示装置１０００は、有機ＥＬ表示装置である。
　表示パネル１００は、画素部ごとに薄膜トランジスタを備えたアクティブマトリクス方式の表示パネルである。表示パネル１００は、トップエミッション方式の表示パネルである。なお、表示パネル１００は、ボトムエミッション方式の表示パネルであってもよい。
　表示パネル１００は、画像を表示するための表示領域Ｒ１０を含む。表示領域Ｒ１０は、後述の基板１３３上に形成される。
　図２は、表示領域Ｒ１０の構成を示す図である。図２において、位置ＣＰは、表示領域Ｒ１０の中央の位置である。
　表示パネル１００の表示領域Ｒ１０には、複数の画素部ＰＸ１０が配置される。すなわち、表示パネル１００は、複数の画素部ＰＸ１０を含む。当該複数の画素部ＰＸ１０は、行列状に配置される。複数の画素部ＰＸ１０の各々は、外部から供給される信号に応じて発光する。
　図３は、画素部ＰＸ１０の構成の一例を示す図である。
　図３に示すように、画素部ＰＸ１０は、サブ画素部ＰＸ．Ｒ，ＰＸ．Ｇ，ＰＸ．Ｂから構成される。サブ画素部ＰＸ．Ｒ，ＰＸ．Ｇ，ＰＸ．Ｂは、それぞれ、赤、緑及び青色の光を発する画素部である。
　サブ画素部ＰＸＲ，ＰＸＧ，ＰＸＢは、それぞれ、発光領域ＬＲ１．１，ＬＲ１．２，ＬＲ１．３を含む。発光領域ＬＲ１．１，ＬＲ１．２，ＬＲ１．３は、それぞれ、赤、緑及び青色の光を発する領域である。
　以下においては、サブ画素部ＰＸ．Ｒ，ＰＸ．Ｇ，ＰＸ．Ｂの各々を、単に、サブ画素部ＰＸとも表記する。また、以下においては、発光領域ＬＲ１．１，ＬＲ１．２，ＬＲ１．３の各々を、単に、発光領域ＬＲ１とも表記する。
　なお、画素部ＰＸ１０は、ＲＧＢの３原色のサブ画素部に限定されず、例えば、ＲＧＢＷやＲＧＢＹといった４原色、さらに原色を追加しそれぞれに対応したサブ画素部から構成されてもよい。また、例えば、ＲＧとＢＧとを組み合わせて１単位胞としてマトリクス配置されたペンタイル配置のサブ画素から構成されてもよい。
　図４は、サブ画素部ＰＸの回路構成例を示す図である。
　図４に示すように、サブ画素部ＰＸには、走査線２２１と、制御線２２２と、信号線３１１とが対応づけて設けられる。
　サブ画素部ＰＸは、駆動トランジスタＴ１と、スイッチングトランジスタＴ２，Ｔ３，Ｔ４と、コンデンサＣ１０と、発光素子ＥＬ１とを含む。
　駆動トランジスタＴ１は、Ｎ型の薄膜トランジスタ（ＴＦＴ）である。
　スイッチングトランジスタＴ２，Ｔ３，Ｔ４の各々は、Ｎ型の薄膜トランジスタ（ＴＦＴ）である。なお、スイッチングトランジスタＴ２，Ｔ３，Ｔ４の各々は、Ｎ型のＴＦＴに限定されることなく、Ｐ型のＴＦＴであってもよい。
　発光素子ＥＬ１は、有機ＥＬ素子である。有機ＥＬ素子は、当該有機ＥＬ素子自体に供給される電流が大きいほど、明るい光を発する。
　以下の説明において、信号及び信号線の２値的な高電圧状態及び低電圧状態を、それぞれ、「Ｈレベル」及び「Ｌレベル」とも称する。また、以下においては、各トランジスタのゲート電極、ドレイン電極及びソース電極を、それぞれ、ゲート、ドレイン及びソースともいう。
　図４に示されるように、スイッチングトランジスタＴ２，Ｔ３の各々のゲートは、走査線２２１と電気的に接続される。
　スイッチングトランジスタＴ２のドレイン及びソースの一方は、信号線３１１と接続される。スイッチングトランジスタＴ２のドレイン及びソースの他方は、ノードＮ３に接続される。
　スイッチングトランジスタＴ３のドレイン及びソースの一方は、電源線ＰＬ３と接続される。電源線ＰＬ３は、参照電圧Ｖｒｅｆを供給する。スイッチングトランジスタＴ３のドレイン及びソースの他方は、ノードＮ１と接続される。ノードＮ１と、ノードＮ３との間には、コンデンサＣ１０が設けられる。
　スイッチングトランジスタＴ４のゲートは、制御線２２２と接続される。スイッチングトランジスタＴ４のドレイン及びソースの一方は、ノードＮ３と接続される。スイッチングトランジスタＴ４のドレイン及びソースの他方は、ノードＮ２と接続される。
　駆動トランジスタＴ１のゲートは、ノードＮ１と接続される。駆動トランジスタＴ１のドレインは、高電源である電圧ＶＤＤを供給する電源線ＰＬ２と接続される。駆動トランジスタＴ１のソースは、ノードＮ２と接続される。Ｎ型の駆動トランジスタＴ１のゲート電極と駆動トランジスタＴ１のドレイン電極との間には寄生容量Ｃ０が存在する。
　発光素子ＥＬ１のアノードは、ノードＮ２と接続される。発光素子ＥＬ１のカソードは、低電源である電圧（陰極電圧）ＶＥＥを供給する電源線ＰＬ１と接続される。
　表示パネル１００に含まれる複数のサブ画素部ＰＸの各々には、走査線２２１、制御線２２２及び信号線３１１とが対応づけて設けられる。すなわち、表示パネル１００は、複数の走査線２２１と、複数の制御線２２２と、複数の信号線３１１とを含む。
　図１及び図４を参照して、走査線駆動回路２００は、複数のコネクタ２１０により、表示パネル１００と接続される。走査線駆動回路２００は、複数のコネクタ２１０を介して、複数の走査線２２１及び制御線２２２と接続される。走査線駆動回路２００は、複数の走査線２２１及び制御線２２２を制御する。
　データ線駆動回路３００は、複数のコネクタ３１０により、表示パネル１００と接続される。データ線駆動回路３００は、複数のコネクタ３１０を介して、複数の信号線３１１と接続される。データ線駆動回路３００は、複数の信号線３１１を制御する。
　図５は、本発明の実施の形態１に係るサブ画素部ＰＸの動作を説明するためのタイミングチャートである。図５は、制御線２２２、走査線２２１及び信号線３１１の各々で発生する電圧の波形を示す。
　書込期間において、サブ画素部ＰＸに対応する制御線２２２、走査線２２１及び信号線３１１は、図５に示す波形のように制御されることにより、信号線３１１からコンデンサＣ１０にデータ電圧が書き込まれる。このデータ電圧は、発光期間に発光素子ＥＬ１に流す電流を決める電圧である。
　また、発光期間において、サブ画素部ＰＸに対応する制御線２２２及び走査線２２１は、図５に示す波形のように制御線２２２がＨレベルになり、スイッチングトランジスタＴ４がオン状態になる。その結果、駆動トランジスタＴ１のゲート－ソース間にデータ電圧が印加され、データ電圧に対応した電流が流れる。これにより、発光素子ＥＬ１は発光する。
　再び、図１を参照して、表示領域Ｒ１０の周辺領域には、リング状の電源配線１１０が設けられる。以下、本明細書において、表示領域Ｒ１０の周辺領域とは、表示領域Ｒ１０外の領域である。
　電源配線１１０は、表示領域Ｒ１０の周辺領域の内部に設けられる。
　表示領域Ｒ１０には、複数の補助配線１２１が格子状に配置される。補助配線１２１は、導電性の材料で構成される。複数の補助配線１２１は、電源配線１１０と電気的に接続される。各補助配線１２１は、表示領域Ｒ１０内の中央部分における電圧ＶＥＥを供給する電源線ＰＬ１の電圧降下を防止するための電極である。
　なお、図１には、図の簡略化のために、表示領域Ｒ１０の周辺領域に配置される補助配線１２１は示していない。
　図６Ａは、表示領域Ｒ１０の端部付近の領域Ｒ２０を拡大した図である。領域Ｒ２０は、図１に示される領域である。
　図６Ａでは、図の簡略化のために、表示領域内で水平方向に沿って配置される補助配線１２１、後述の陰極電極１５２等は図示していない。
　図６Ａの水平方向において各隣り合う２つの補助配線１２１の間には、垂直方向に並ぶ複数の画素部ＰＸ１０が配置される。各画素部ＰＸ１０は、サブ画素部ＰＸ．Ｒ，ＰＸ．Ｇ，ＰＸ．Ｂから構成される。図６Ａに示される発光領域ＬＲ１．１，ＬＲ１．２，ＬＲ１．３は、図３に示す１つの画素部ＰＸ１０内の発光領域ＬＲ１．１，ＬＲ１．２，ＬＲ１．３である。
　図６Ｂは、本発明の実施の形態１に係る表示パネル１００の一部の断面図である。具体的には、図６Ｂは、図６ＡのＡ１－Ｃ１線に沿った、表示領域Ｒ１０の端部付近の断面図である。Ａ１－Ｃ１線は、図６ＡのＢ１の位置を経由する線である。なお、図６Ｂでは、図の簡略化のために、表示領域Ｒ１０内において、後述の陰極電極１５２の上方に形成される構成要素（例えば、樹脂層、封止ガラス等）は示していない。図示されない当該樹脂層は、高抵抗な材料で形成される。例えば、当該樹脂層は、後述の陰極電極１５２及び当該陰極電極１５２が形成されていない部分を覆うように形成される。
　なお、図６Ａ及び図６Ｂに示す構成は、図１の表示領域Ｒ１０の上端部だけに適用される構成ではない。表示領域Ｒ１０の下端部、左端部及び右端部付近の構成も、図６Ａ及び図６Ｂに示す構成である。すなわち、表示領域Ｒ１０の周縁領域付近の構成は、図６Ａ及び図６Ｂに示す構成である。表示領域Ｒ１０の周縁領域とは、表示領域Ｒ１０内の領域であって、かつ、表示領域Ｒ１０の端部の領域である。
　図６Ｂに示すように、表示パネル１００は、基板１３３と、ＴＦＴ層１３２と、層間絶縁膜１３１と、電源配線１１０と、補助配線１２１と、陽極電極１２２と、隔壁１３０と、電荷機能層１５１と、陰極電極１５２と、有機発光層１４０とを備える。
　基板１３３上には、ＴＦＴ層１３２が形成される。ＴＦＴ層１３２には、表示領域Ｒ１０内の各画素部ＰＸ１０に含まれるトランジスタ等の素子が形成される。すなわち、ＴＦＴ層１３２は、Ｎ型の駆動トランジスタＴ１を含む。言い換えれば、ＴＦＴ層１３２は、駆動ＴＦＴとしてのＮ型ＴＦＴを含む。
　層間絶縁膜１３１は、ＴＦＴ層１３２上に形成される。層間絶縁膜１３１内には、電源配線１１０が形成される。
　陽極電極１２２は、発光素子ＥＬ１のアノードに相当する電極である。すなわち、陽極電極１２２は、発光素子ＥＬ１の下部電極である。陽極電極１２２は、層間絶縁膜１３１上に形成される。陽極電極１２２は、表示領域Ｒ１０内の各サブ画素部ＰＸに対応して設けられる。すなわち、陽極電極１２２は、前記層間絶縁膜１３１上の表示領域Ｒ１０内に複数配置される。
　また、層間絶縁膜１３１上には、補助配線１２１が形成される。補助配線１２１は、前記表示領域Ｒ１０の周辺領域及び前記表示領域Ｒ１０内に配置される。表示領域Ｒ１０の周辺領域に配置された補助配線１２１は、コンタクトプラグ１３４により、電源配線１１０と電気的に接続される。
　なお、補助配線１２１と電源配線１１０との接続において、補助配線１２１及び電源配線１１０を別層に設け、コンタクトプラグ１３４により電気的に接続されている態様に限定されない。例えば、電源配線１１０と補助配線１２１は同層で形成されていてもよい。その場合、別部材を設け補助配線１２１と電源配線１１０とを電気的に接続する。
　また、補助配線１２１は、前記表示領域Ｒ１０内では前記陽極電極１２２と分離して配置される。つまり、補助配線１２１は、各陽極電極１２２と直接接続されない。各陽極電極１２２は、層間絶縁膜１３１に形成されるコンタクトホール（図示しない）を介してＴＦＴ層１３２の各画素部ＰＸ１０の駆動トランジスタＴ１と電気的に接続される。
　前記陽極電極１２２と前記補助配線１２１とは、前記層間絶縁膜１３１上の同一配線層において形成されていてもよい。
　層間絶縁膜１３１の上方には、少なくとも前記陽極電極１２２の端を覆うように隔壁１３０が形成される。前記隔壁１３０は、有機材料により構成される。また、前記隔壁１３０の表面は撥液処理がなされている。撥液処理は、例えば、フッ素プラズマ等による撥液処理である。
　なお、隔壁１３０を構成する有機材料は、撥液性を有していてもよい。この場合、前記隔壁１３０の表面は撥液処理がなされず、前記隔壁１３０は、撥液性を有する有機材料により構成されている。撥液性を有する有機材料は、例えば、フッ素樹脂を含むことを特徴とする。隔壁１３０（バンク）に含まれるフッ素樹脂は、その高分子繰り返し単位のうち、少なくとも一部の繰り返し単位にフッ素原子を有するものであればよく特に限定されない。フッ素樹脂の例には、フッ素化ポリオレフィン系樹脂、フッ素化ポリイミド樹脂、フッ素化ポリアクリル樹脂などが含まれる。
　隔壁１３０には、複数の開口部が形成される。当該複数の開口部は、図６Ａに示すように、開口部Ｈ１０又は開口部Ｈ１１である。
　開口部Ｈ１０は、電荷機能層１５１が形成される直前において、補助配線１２１を露出させる。開口部Ｈ１０は、補助配線１２１上に形成される。
　開口部Ｈ１１は、各サブ画素部ＰＸに対応づけて設けられる。開口部Ｈ１１は、電荷機能層１５１および有機発光層１４０が形成されるより前の工程において、陽極電極１２２を露出させる。開口部Ｈ１１は、陽極電極１２２上に形成される。つまり、隔壁１３０には、前記表示領域Ｒ１０において前記陽極電極１２２又は前記補助配線１２１上に形成された開口部が複数形成される。
　陰極電極１５２は、表示領域Ｒ１０内の各発光素子ＥＬ１のカソードとして共通して使用される共通電極である。陰極電極１５２は、後述の電荷機能層１５１上に形成される。陰極電極１５２は、表示領域Ｒ１０内の各サブ画素部ＰＸに対して共通して形成される。すなわち、陰極電極１５２は、前記隔壁１３０の上方において、複数の前記補助配線１２１及び前記陽極電極１２２に対向して形成される。
　電源配線１１０は、陰極電圧（ＶＥＥ）を、最終的に陰極電極１５２に供給するための配線である。電源配線１１０は、少なくとも表示領域Ｒ１０の周辺領域に設けられる。すなわち、表示領域Ｒ１０の前記周辺領域には、前記陰極電極１５２に電源供給するための電源配線１１０が設けられる。
　前記電源配線１１０は、コンタクトプラグ１３４により、前記表示領域Ｒ１０の周辺領域に配置された補助配線１２１と電気的に接続される。前記陰極電極１５２は、表示領域Ｒ１０内において、コンタクトプラグ１３４、前記補助配線１２１及び前記電荷機能層１５１を介して前記電源配線１１０から電源（陰極電圧（ＶＥＥ））の供給を受ける。すなわち、前記陰極電極１５２は、表示領域Ｒ１０内において、少なくとも前記電荷機能層１５１を介して前記電源配線１１０から電源供給を受ける。言い換えれば、前記陰極電極１５２は、前記陰極電極１５２の全領域において少なくとも前記電荷機能層１５１を介して前記電源配線１１０から電源供給を受ける。
　また、図６Ｂに示すように、前記表示領域Ｒ１０の周辺領域に配置された前記補助配線１２１は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する隔壁１３０の下方を介して前記表示領域Ｒ１０内に配置された前記補助配線１２１と接続される。言い換えれば、補助配線１２１のうち表示領域Ｒ１０の周辺領域に位置する部分は、表示領域Ｒ１０と表示領域Ｒ１０の周辺領域との境界付近に位置する隔壁１３０の下方を介して、補助配線１２１のうち表示領域Ｒ１０内に位置する部分と接続される。表示領域Ｒ１０と表示領域Ｒ１０の周辺領域との境界付近に位置する隔壁１３０とは、隔壁１３０のうち、表示領域Ｒ１０と表示領域Ｒ１０の周辺領域との境界付近に位置する部分、すなわち、隔壁１３０の一部である。
　また、前記表示領域Ｒ１０の周辺領域に配置された前記補助配線１２１は、前記表示領域Ｒ１０の周辺領域では前記陰極電極１５２と直接接続されていない。
　図６ＢのＢ１の位置付近において、陰極電極１５２は、前記電荷機能層１５１を介して前記表示領域Ｒ１０内に配置された補助配線１２１と接続される。なお、電荷機能層１５１は、高抵抗な材料で形成される。そのため、電源配線１１０と、表示領域Ｒ１０の周縁部に位置するサブ画素部ＰＸ内の有機発光層１４０との間に流れる電流は、電流経路ＬＩ１を経由して流れる。すなわち、当該電流は、高抵抗な電荷機能層１５１を経由する必要がある。補助配線１２１の配線抵抗は陰極電極１５２の配線抵抗よりも小さくなるよう設置されているため、陰極電極１５２の電位変動の主要因は補助配線１２１の配線抵抗となり、陰極電極１５２の電位の分布を大幅に均一化することができる。
　有機発光層１４０は、正孔と電子とが再結合することにより発光する有機発光材料を主成分とする層である。有機発光層１４０は、発光素子ＥＬ１の一部に相当する。有機発光層１４０は、各サブ画素部ＰＸに対応する開口部Ｈ１１内に形成される。有機発光層１４０は、陽極電極１２２上に形成される。すなわち、隔壁１３０に形成された複数の開口部Ｈ１１の各々には、有機発光層１４０が形成される。言い換えれば、有機発光層１４０は、前記隔壁１３０における前記陽極電極１２２上に形成された各前記開口部Ｈ１１内であって前記陽極電極１２２と前記陰極電極１５２との間に形成される。
　電荷機能層１５１は、電子輸送層、もしくは電子注入層、もしくは電子輸送層および電子注入層がこの順で積層された層である。すなわち、電荷機能層１５１は、導電層である陽極電極１２２や陰極電極１５２よりも高抵抗材料である。すなわち、前記電荷機能層１５１は、少なくとも電子輸送層又は電子注入層からなる。
　電荷機能層１５１は、隔壁１３０に形成された複数の開口部を覆うように形成される。すなわち、電荷機能層１５１は、表示領域Ｒ１０内の各サブ画素部ＰＸに対応する有機発光層１４０の上部を覆うように形成される。すなわち、電荷機能層１５１は、複数の開口部Ｈ１１にそれぞれ形成される複数の有機発光層１４０に対して共通して形成される。また、電荷機能層１５１は、陰極電極１５２と隔壁１３０との間に形成される。すなわち、電荷機能層１５１は、前記陰極電極１５２と前記隔壁１３０との間において、前記複数の開口部に亘って各前記有機発光層１４０に対して共通して形成される。
　また、Ｎ型の駆動トランジスタＴ１のソース電極は、発光素子ＥＬ１のアノード（陽極電極１２２）と電気的に接続される。すなわち、前記Ｎ型ＴＦＴ（駆動トランジスタＴ１）のソース電極は、前記陽極電極１２２と電気的に接続される。
　前記有機発光層１４０は、例えば、図５の発光期間において前記Ｎ型ＴＦＴ（駆動トランジスタＴ１）のゲート電極と前記ソース電極との間の電圧（Ｖｇｓ）に応じた電流が前記陽極電極１２２を介して前記陰極電極１５２に流れることにより発光する。
　なお、前記表示領域Ｒ１０の中央領域における単位面積当たりの前記陰極電極１５２と前記補助配線１２１との接続抵抗をＲｃｏｎｔ（ｐｉｘ）とし、前記表示領域Ｒ１０の周縁領域における単位面積当たりの前記陰極電極１５２と前記補助配線１２１との接続抵抗をＲｃｏｎｔ（ＥＤＧＥ）とし、前記陰極電極１５２の抵抗をＲＣＡＴとし、補助配線１２１の抵抗をＲＢＵＳとした場合、下記式３の関係式が満たされる。
　Ｒｃｏｎｔ（ＥＤＧＥ）＋ＲＣＡＴ≧Ｒｃｏｎｔ（ｐｉｘ）＋ＲＢＵＳ　・・・（式３）
　式３のＲＣＡＴ及びＲＢＵＳは、それぞれ、以下の式４および式５により表現される。
　ＲＣＡＴ＝Ｒ□（ＣＡＴ）×ｎ　・・・（式４）
　ＲＢＵＳ＝Ｒ□（ＢＵＳ）×ＬＰＩＸ／ｗＢＵＳ×ｍ　・・・（式５）
　式４のＲ□（ＣＡＴ）は、カソードとしての陰極電極１５２のシート抵抗である。シート抵抗とは、陰極電極１５２の抵抗率を、陰極電極１５２の膜厚で除した値である。式５のＲ□（ＢＵＳ）は、補助配線１２１のシート抵抗である。補助配線１２１のシート抵抗は、補助配線１２１の抵抗率を、補助配線１２１の膜厚で除した値である。
　ＬＰＩＸは、画素ピッチである。すなわち、ＬＰＩＸは、隣り合う２つの画素部ＰＸ１０の間の距離である。ｗＢＵＳは、補助配線１２１の短手方向の幅である。
　また、前記補助配線１２１のシート抵抗と前記陰極電極１５２のシート抵抗を比較した場合、前記補助配線１２１を設置した効果を得るためには、下記式６の関係式が満たされる。
　Ｒ□（ＣＡＴ）＞Ｒ□（ＢＵＳ）・・・（式６）
　すなわち、前記陰極電極１５２のシート抵抗の値は、前記補助配線１２１のシート抵抗の値より大きい。
　次に、式４のｎ及び式５のｍについて説明する。
　図７は、陰極電極１５２及び補助配線１２１に関する式の一部を説明するための図である。図７（ａ）は、実施の形態１に係る電源配線１１０および補助配線１２１の構成を示す図である。電源配線１１０には、複数の補助配線１２１が電気的に接続される。
　以下においては、表示領域Ｒ１０の上端の画素部ＰＸ１０を上端画素ともいう。また、以下においては、表示領域Ｒ１０の下端の画素部ＰＸ１０を下端画素ともいう。また、以下においては、表示領域Ｒ１０の左端の画素部ＰＸ１０を左端画素ともいう。また、以下においては、表示領域Ｒ１０の右端の画素部ＰＸ１０を右端画素ともいう。上端画素、下端画素、左端画素及び右端画素は、電源配線１１０に近接する画素である。
　以下においては、表示領域Ｒ１０内のある画素部ＰＸ１０を画素Ａという。
　また、以下においては、画素Ａから当該画素Ａに最も近い上端画素までに配置される画素（画素部ＰＸ１０）の数を、上画素数という。また、以下においては、画素Ａから当該画素Ａに最も近い下端画素までに配置される画素の数を、下画素数という。また、以下においては、画素Ａから当該画素Ａに最も近い左端画素までに配置される画素の数を、左画素数という。また、以下においては、画素Ａから当該画素Ａに最も近い右端画素までに配置される画素の数を、右画素数という。
　式４のｎは、上画素数、下画素数、左画素数及び右画素数のうち、最小の数（整数）である。式５のｍは、当該画素Ａに最も近い補助配線１２１から当該補助配線１２１に沿って数えた際の上画素数、下画素数、左画素数及び右画素数のうち、最小の数（整数）である。なお、図７（ａ）の領域Ｒ３１内に画素Ａがある場合、ｍ＝ｎである。
　式３の関係式が満たされることにより、表示領域Ｒ１０内のうち、画素に流れる電流が、高抵抗である前記陰極電極１５２よりも低抵抗である補助配線１２１に優位的に流れる。そのため、抵抗による電圧降下量を低減し、前記陰極電極１５２の電圧分布が均一化される。よって、表示領域Ｒ１０内での表示ムラを低減できる。
　以下においては、表示領域Ｒ１０の周辺領域を、単に、周辺領域Ａともいう。周辺領域Ａは、表示領域Ｒ１０外の領域である。
　図６Ａ及び図６Ｂの線Ｌ１は、周辺領域Ａにおける、陰極電極１５２の端の位置を示す。図６Ａ及び図６Ｂの線Ｌ２は、周辺領域Ａにおける、電荷機能層１５１の端の位置を示す。
　本実施の形態では、図６Ｂに示すように、前記陰極電極１５２の端部及び前記電荷機能層１５１の端部は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する前記隔壁１３０の上方に設けられている。
　具体的には、前記陰極電極１５２の端部及び前記電荷機能層１５１の端部は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する前記隔壁１３０上に設けられている。言い換えれば、前記陰極電極１５２の端部及び前記電荷機能層１５１の端部は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する前記隔壁１３０の上方まで延設されている。
　これにより、表示領域Ｒ１０の周辺領域において陰極電極１５２と補助配線１２１とが直接接続される領域を無くすことができる。そのため、前記表示領域Ｒ１０の周辺領域において、前記電荷機能層１５１を介さないで前記陰極電極１５２と前記補助配線１２１との間を電流が流れることがなくなる。即ち、前記陰極電極１５２と前記補助配線１２１との間を流れる電流は、前記電荷機能層１５１によるコンタクト抵抗を介することになる。
　ここで、電荷機能層１５１によるコンタクト抵抗とは、補助配線１２１と電荷機能層１５１とが接続された部分に生じる抵抗、陰極電極１５２と電荷機能層１５１とが接合された界面に生じる抵抗、および、電荷機能層１５１の電気抵抗である。
　従って、補助配線１２１の配線抵抗を陰極電極１５２の配線抵抗よりも小さくなるよう設定することにより、陰極電極１５２の電位変動の主要因を補助配線１２１の配線抵抗とすることができる。これにより、陰極電極１５２の電位の分布を大幅に均一化することができ、表示領域Ｒ１０内の中央領域及び周縁領域で生じる電流量の差を小さくできる。
　その結果、有機発光素子（発光素子ＥＬ１）の駆動ＴＦＴとしてＮ型ＴＦＴを用いた場合であって、かつ、共通電極を陰極電極とした場合においても、書込期間から発光期間への移行による、コンデンサＣ１０に設定された電位差の圧縮率を、表示領域Ｒ１０の周縁領域および中央領域において同程度とすることができる。これにより、表示均一性への影響を小さく抑制できる。すなわち、共通電極としての陰極電極１５２の電圧分布の不均衡を改善し、表示劣化を抑制できる。
　また、前記表示領域Ｒ１０の中央（図２の位置ＣＰ）から前記陰極電極１５２の端までの距離は、前記表示領域Ｒ１０の中央から前記電荷機能層１５１の端までの距離より長い。
　以下、具体的に説明する。ここで、表示領域Ｒ１０の面上において図２の位置ＣＰを通過する直線を直線Ａという。直線Ａ上における位置ＣＰから陰極電極１５２の端までの距離は、直線Ａ上における位置ＣＰから当該陰極電極１５２の端の近傍に位置する、電荷機能層１５１の端までの距離より長い。すなわち、表示領域Ｒ１０の中央（位置ＣＰ）を通過する直線Ａ上における該中央から陰極電極１５２の端までの距離は、該直線Ａ上における該中央から当該陰極電極１５２の端の近傍に位置する、電荷機能層１５１の端までの距離より長い。言い換えれば、直線Ａ上における前記陰極電極１５２の端部は、当該陰極電極１５２の端部の近傍に位置する、直線Ａ上における前記電荷機能層１５１の端部より前記表示領域Ｒ１０の中央（位置ＣＰ）から遠い位置に配置される。また、前記電荷機能層１５１の端部は、前記陰極電極１５２により覆われている。
　これにより、前記陰極電極１５２は、前記電荷機能層１５１を封止する機能を兼用する。そのため、前記陰極電極１５２という既存部材を用いて簡易な構成により、有機材料で構成されている電荷機能層１５１が空気中の水分等と反応して劣化することを防止できる。
　また、前述したように、Ｎ型の駆動トランジスタＴ１のゲート電極と駆動トランジスタＴ１のドレイン電極との間には寄生容量Ｃ０が存在する。すなわち、Ｎ型ＴＦＴ（駆動トランジスタＴ１）のゲート電極と前記Ｎ型ＴＦＴのドレイン電極との間には寄生容量Ｃ０が存在する。
　前記書込期間から前記発光期間に移行した場合、陰極電圧（ＶＥＥ）の電位の上昇により前記コンデンサＣ１０の他方の電極の電位が、表示領域Ｒ１０の中央領域よりも周縁領域においてより押し上げられ、前記Ｎ型ＴＦＴ（駆動トランジスタＴ１）のゲート電極と前記Ｎ型ＴＦＴのドレイン電極との間の寄生容量Ｃ０の存在により、前記コンデンサＣ１０の一方の電極の電位の押し上げは抑制される。
　その結果、書込期間から発光期間への移行により、コンデンサＣ１０に設定された電位差が圧縮されるという現象が生ずる。
　このような場合であっても、陰極電圧（ＶＥＥ）の電位分布は補助配線によって決定され、より均一となっているため、コンデンサＣ１０に設定された電位差の圧縮率を表示領域において均一化させ、表示劣化を抑制できる。
　また、前述したように、前記表示領域Ｒ１０の周辺領域に配置された補助配線１２１は、前記表示領域Ｒ１０の周辺領域では前記陰極電極１５２と直接接続されていない。
　そのため、前記表示領域Ｒ１０の周辺領域において前記補助配線１２１と前記陰極電極１５２との間に設定される電圧と、前記表示領域Ｒ１０において前記補助配線１２１と前記陰極電極１５２との間に設定される電圧とは、共に高抵抗な前記電荷機能層１５１又は高抵抗な層を介した電圧となる。高抵抗な層とは、例えば、表示領域Ｒ１０の周辺領域において、上部に電荷機能層１５１が形成されていない補助配線１２１等を覆うように形成される図示しない樹脂層である。
　その結果、前記共通電極としての陰極電極１５２の電圧分布の不均衡を抑制し、表示劣化を防止できる。
　また、前述したように、前記表示領域Ｒ１０の中央領域における単位面積当たりの前記陰極電極１５２と前記補助配線１２１との接続抵抗をＲｃｏｎｔ（ｐｉｘ）とし、前記表示領域Ｒ１０の周縁領域における単位面積当たりの前記陰極電極１５２と前記補助配線１２１との接続抵抗をＲｃｏｎｔ（ＥＤＧＥ）とし、前記陰極電極１５２の抵抗をＲＣＡＴとし、補助配線１２１の抵抗をＲＢＵＳとした場合、式３の関係式が満たされる。
　これにより、表示領域Ｒ１０内のうち、画素に流れる電流が、高抵抗である前記陰極電極１５２よりも低抵抗である補助配線１２１に優位的に流れる。そのため、特に陰極電極１５２の抵抗による表示領域Ｒ１０の周縁領域における電圧降下量の急激な変化を低減し、前記陰極電極１５２の電圧分布が均一化される。よって、表示領域Ｒ１０内での表示ムラを低減できる。
　なお、前記有機発光層１４０を塗布方式により形成する場合、画素を区分けする前記隔壁１３０の表面は撥液性を有しなければ、前記隔壁１３０は画素を区分けする機能を果たさない。そのため、前述したように、前記隔壁１３０は、有機材料により構成される。また、前記隔壁１３０の表面は撥液処理がなされている。すなわち、前記隔壁１３０の表面は撥液性を有している。
　そのため、各色で異なるインク種を塗布する際に、インクが前記隔壁から溢れる最小量を大きくすることができ、隣接する色のインク同士が混ざって混色することを防止することができる。また、有機発光層１４０を塗布方式により形成する場合、塗布された有機発光層１４０の膜厚を均一に形成することができる。
　また、前述したように、隔壁１３０を構成する有機材料は、撥液性を有していてもよい。この場合、前記隔壁１３０の表面は撥液処理がなされず、前記隔壁１３０は、撥液性を有する有機材料により構成されている。
　このように隔壁１３０が撥液性を有する有機材料によって構成されている場合でも、各色で異なるインク種を塗布する際に、インクが前記隔壁から溢れる最小量を大きくすることができ、隣接する色のインク同士が混ざって混色することを防止することができる。また、有機発光層１４０を塗布方式により形成する場合、塗布された有機発光層１４０の膜厚を均一に形成することができる。
　図８は、表示領域における特性の一例を示す図である。
　図８（ａ）のＶｄｒｏｐとは、発光素子ＥＬ１の陰極電圧ＶＥＥの、表示端電圧ＶＥＥ０に対する表示領域内の電圧変動量である。すなわち、表示領域内の陰極電圧は、ＶＥＥ０＋Ｖｄｒｏｐで表わされる。図８（ａ）の横軸は、表示領域Ｒ１０における水平方向（行方向）の１ライン（以下、測定ラインともいう）に対応する。
　すなわち、図８（ａ）は、測定ラインに対応する各発光素子ＥＬ１の降下電圧の変化を示す図である。表示端とは、表示領域Ｒ１０の水平方向（行方向）における端を示す。表示中央とは、図２の位置ＣＰに相当する。なお、図８（ｂ）及び（ｃ）の横軸も、図８（ａ）の横軸と同様である。また、表示領域Ｒ１０の垂直方向（列方向）においても、図８と同様の形状を持った電圧・電流分布となっている。
　特性線Ｌ２１は、図１５で説明した構成を有する比較技術（以下、比較技術Ａともいう）の特性を示す。特性線Ｌ２２は、本実施の形態の構成における特性を示す。
　図８（ａ）に示すように、本実施の形態は、比較技術Ａよりも、表示端と表示中央とにおける降下電圧の変化量が小さいことがわかる。
　図８（ｂ）は、測定ラインに対応する各駆動トランジスタＴ１のゲート－ソース間電圧の変化量の特性を示す図である。特性線Ｌ３１は、比較技術Ａの特性を示す。特性線Ｌ３２は、本実施の形態の構成における特性を示す。図８（ｂ）に示すように、本実施の形態は、比較技術Ａよりも、表示端と表示中央とにおけるゲート－ソース間電圧の変化量の差が小さいことがわかる。
　図８（ｃ）は、測定ラインに対応する各サブ画素部ＰＸに流れる電流の特性を示す図である。特性線Ｌ４１は、比較技術Ａの特性を示す。特性線Ｌ４２は、本実施の形態の構成における特性を示す。図８（ｃ）に示すように、本実施の形態は、比較技術Ａよりも、表示端と表示中央とにおけるサブ画素部に流れる電流の変化量が小さいことがわかる。
　すなわち、図８により、本実施の形態は、比較技術Ａよりも、表示バラツキが抑制されることがわかる。
　なお、サブ画素部ＰＸの回路構成は、図４に示す構成に限定されない。例えば、サブ画素部ＰＸの回路構成は、図９に示す回路構成であってもよい。
　図９の回路構成は、図４の回路構成と比較して、さらに制御線２２３，２２４がサブ画素部ＰＸに対応づけて設けられる点と、コンデンサＣ２０がさらに設けられる点が異なる。なお、図９の回路は、駆動トランジスタＴ１の閾値電圧ＶＴを補償するための回路である。
　図９に示す回路は、図１０に示すタイミングチャートに従って動作する。
　サブ画素部ＰＸの回路構成が、図９の回路構成であっても、表示領域Ｒ１０の端部付近の構成が、比較技術Ａの構成である場合、前述したのと同様な課題が生じる。
　しかしながら、本実施の形態では、サブ画素部ＰＸの回路構成が、図９の回路構成であっても、表示領域Ｒ１０の端部付近の構成を、図６Ｂの構成とすることで、前述した効果を得ることができる。
　なお、電源配線１１０及び補助配線１２１の構成は、図７（ａ）の構成に限定されない。例えば、図７（ｂ）のように、表示パネル１００に含まれる複数の補助配線１２１は、垂直方向のみに沿って配置されてもよい。この構成においても、前述の式３は満たされる。この場合、図７（ｂ）の領域Ｒ３２内に画素Ａがある場合、ｍ≠ｎである。
　また、例えば、図７（ｃ）のように、２本の電源配線１１０が、表示領域Ｒ１０の２つの長辺を挟むように配置された構成であってもよい。なお、２本の電源配線１１０は、垂直方向に沿った複数の補助配線１２１により、電気的に接続される。この構成においても、前述の式３は満たされる。この場合、図７（ｃ）の領域Ｒ３３内に画素Ａがある場合、ｍ＝ｎである。
　また、例えば、図７（ｄ）のように、１本の電源配線１１０が、表示領域Ｒ１０の２つの長辺のうちの一方の近傍に配置された構成であってもよい。なお、電源配線１１０には、垂直方向に沿った複数の補助配線１２１が電気的に接続される。この構成においても、前述の式３は満たされる。この場合、図７（ｄ）の領域Ｒ３４内に画素Ａがある場合、ｍ＝ｎである。
　＜実施の形態１の変形例１＞
　次に、実施の形態１の変形例１に係る構成について説明する。
　図１１は、表示領域Ｒ１０の端部付近の領域Ｒ２０を拡大した図である。
　図１２は、本発明の実施の形態１の変形例１に係る表示パネル１００の一部の断面図である。具体的には、図１２は、図１１のＡ１－Ｃ１線に沿った、表示領域Ｒ１０の端部付近の断面図である。図１１及び図１２の線Ｌ１は、周辺領域Ａにおける、陰極電極１５２の端の位置を示す。図１１及び図１２の線Ｌ２は、周辺領域Ａにおける、電荷機能層１５１の端の位置を示す。
　図１２の構成では、前記陰極電極１５２の端部及び前記電荷機能層１５１の端部は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する隔壁１３０の上方に設けられている。
　具体的には、前記電荷機能層１５１の端部は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する隔壁１３０上に設けられている。また、前記陰極電極１５２の端部は、前記電荷機能層１５１上に設けられている。すなわち、前記陰極電極１５２の端部は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する隔壁１３０の上方に設けられている。言い換えれば、前記陰極電極１５２の端部及び前記電荷機能層１５１の端部は、前記表示領域Ｒ１０と前記表示領域Ｒ１０の周辺領域との境界付近に位置する隔壁１３０の上方まで延設されている。
　ただし、前記陰極電極１５２の端部は、当該陰極電極１５２の端部の近傍に位置する、前記電荷機能層１５１の端部より前記表示領域Ｒ１０の中央（図２の位置ＣＰ）から近い位置に配置される。すなわち、前記電荷機能層１５１の端部は、前記陰極電極１５２により覆われていない。
　なお、図１２の上記以外の構成は、図６Ｂと同様なので詳細な説明は繰り返さない。
　この実施の形態１の変形例１に係る構成においても、実施の形態１と同様な効果を得ることができる。すなわち、共通電極としての陰極電極１５２の電圧分布の不均衡を改善し、表示劣化を抑制できる。また、前記電荷機能層１５１の端部近傍において、前記電荷機能層１５１が前記陰極電極１５２に覆われている部分と覆われていない部分とが混在していても、同様の効果を得ることができる。
　（表示装置の外観図）
　図１３は、表示パネル１００を備える表示装置１０００の外観図である。
　以上、本発明における表示装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　また、本発明は共通電極の電圧分布の不均衡により、画素電流が変動するような画素構成であれば適用が可能である。例えば、駆動ＴＦＴがＰ型ＴＦＴであっても成立する。Ｐ型ＴＦＴが飽和領域動作している場合でも、画素電流は駆動ＴＦＴのソース・ドレイン間の電圧に依存し、共通電極の電圧分布の不均一は駆動ＴＦＴのソース・ドレイン間の電圧を変動させ、結果として画素電流を不均一化させる。よって共通電極の電圧分布の均一性を改善すれば、画素電流を均一化させることが可能となり、表示品位を改善することができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、共通電極の電圧分布の不均衡を改善し、表示劣化を抑制できる有機ＥＬ表示パネル及び有機ＥＬ表示装置として、利用することができる。
１００　表示パネル
１１０，１１０Ｊ　電源配線
１２１，１２１Ｊ　補助配線
１２２，１２２Ｊ　陽極電極
１３０，１３０Ｊ　隔壁
１３１，１３１Ｊ　層間絶縁膜
１３２，１３２Ｊ　ＴＦＴ層
１３３，１３３Ｊ　基板
１３４，１３４Ｊ　コンタクトプラグ
１４０，１４０Ｊ　有機発光層
１５１，１５１Ｊ　電荷機能層
１５２，１５２Ｊ　陰極電極
２００　走査線駆動回路
３００　データ線駆動回路
１０００　表示装置
Ｃ０　寄生容量
Ｃ１０　コンデンサ
ＥＬ１，ＥＬ９　発光素子
Ｈ１０，Ｈ１１　開口部
ＰＸ，ＰＸ．Ｒ，ＰＸ．Ｇ，ＰＸ．Ｂ，ＰＸ９　サブ画素部
ＰＸ１０　画素部
Ｔ１　駆動トランジスタ
Ｔ２，Ｔ３，Ｔ４　スイッチングトランジスタ
 

Claims (14)

  1. 　駆動ＴＦＴ（Thin Film Transistor）としてのＮ型ＴＦＴを含むＴＦＴ層と、
    　前記ＴＦＴ層上に形成された層間絶縁膜と、
    　前記層間絶縁膜上の表示領域内に複数配置された陽極電極と、
    　前記表示領域の周辺領域及び前記表示領域内に配置され且つ前記表示領域内では前記陽極電極と分離して配置された補助配線と、
    　前記表示領域において前記陽極電極又は前記補助配線上に形成された開口部が複数形成された隔壁と、
    　前記隔壁の上方において、複数の前記陽極電極に対向して形成された陰極電極と、
    　前記隔壁における前記陽極電極上に形成された各前記開口部内であって前記陽極電極と前記陰極電極との間に形成された有機発光層と、
    　前記陰極電極と前記隔壁との間において、前記複数の開口部に亘って各前記有機発光層に対して共通して形成された電荷機能層と、を具備し、
    　前記Ｎ型ＴＦＴのソース電極は、前記陽極電極と電気的に接続され、
    　前記有機発光層は、発光期間において前記Ｎ型ＴＦＴのゲート電極と前記ソース電極との間の電圧に応じた電流が前記陽極電極を介して前記陰極電極に流れることにより発光し、
    　前記陰極電極の端部及び前記電荷機能層の端部は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の上方に設けられている、
    　有機ＥＬ表示パネル。
  2. 　前記陰極電極は、前記陰極電極の全領域において少なくとも前記電荷機能層を介して電源配線から電源供給を受ける、
    　請求項１に記載の有機ＥＬ表示パネル。
  3. 　前記Ｎ型ＴＦＴの前記ゲート電極と前記Ｎ型ＴＦＴのドレイン電極との間には寄生容量が存在する、
    　請求項１又は２に記載の有機ＥＬ表示パネル。
  4. 　前記周辺領域には、前記陰極電極に電源供給するための電源配線が設けられ、
    　前記電源配線は、前記表示領域の周辺領域に配置された前記補助配線と電気的に接続され、
    　前記表示領域の周辺領域に配置された前記補助配線は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の下方を介して前記表示領域内に配置された前記補助配線と接続され、
    　前記陰極電極は、前記電荷機能層を介して前記表示領域内に配置された前記補助配線と接続される、
    　請求項１乃至請求項３のいずれか１項に記載の有機ＥＬ表示パネル。
  5. 　前記表示領域の周辺領域に配置された前記補助配線は、前記表示領域の周辺領域では前記陰極電極と直接接続されていない、
    　請求項４に記載の有機ＥＬ表示パネル。
  6. 　前記表示領域の中央領域における単位面積当たりの前記陰極電極と前記補助配線との接続抵抗をＲｃｏｎｔ（ｐｉｘ）とし、前記表示領域の周縁領域における単位面積当たりの前記陰極電極と前記補助配線との接続抵抗をＲｃｏｎｔ（ＥＤＧＥ）とし、前記陰極電極の抵抗をＲＣＡＴとし、前記補助配線の抵抗をＲＢＵＳとした場合、
    　Ｒｃｏｎｔ（ＥＤＧＥ）＋ＲＣＡＴ≧Ｒｃｏｎｔ（ｐｉｘ）＋ＲＢＵＳ
    　なる関係式が満たされる、
    　請求項１乃至請求項５のいずれか１項に記載の有機ＥＬ表示パネル。
  7. 　前記陽極電極と前記補助配線とは、前記層間絶縁膜上の同一配線層において形成されている、
    　請求項１乃至請求項６のいずれか１項に記載の有機ＥＬ表示パネル。
  8. 　前記表示領域の中央から前記陰極電極の端までの距離は、前記表示領域の中央から前記電荷機能層の端までの距離より長く、
    　前記電荷機能層の端部は、前記陰極電極により覆われている、
    　請求項１乃至請求項７のいずれか１項に記載の有機ＥＬ表示パネル。
  9. 　前記陰極電極の端部及び前記電荷機能層の端部は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の上方まで延設されている、
    　請求項１乃至請求項８のいずれか１項に記載の有機ＥＬ表示パネル。
  10. 　前記隔壁は、有機材料により構成され、前記隔壁の表面は撥液処理がなされている、
    　請求項１乃至請求項９のいずれか１項に記載の有機ＥＬ表示パネル。
  11. 　前記隔壁は、撥液性を有する有機材料により構成されている、
    　請求項１乃至請求項９のいずれか１項に記載の有機ＥＬ表示パネル。
  12. 　前記電荷機能層は、少なくとも電子輸送層又は電子注入層からなる、
    　請求項１乃至請求項１１のいずれか１項に記載の有機ＥＬ表示パネル。
  13. 　請求項１乃至請求項１２のいずれか１項に記載の有機ＥＬ表示パネルを備えた、
    　有機ＥＬ表示装置。
  14. 　基板上の表示領域内に複数配置された陽極電極と、
    　前記表示領域の周辺領域及び前記表示領域内に配置され且つ前記表示領域内では前記陽極電極と分離して配置された補助配線と、
    　前記表示領域において前記陽極電極又は前記補助配線上に形成された開口部が複数形成された隔壁と、
    　前記隔壁の上方において、複数の前記陽極電極に対向して形成された陰極電極と、
    　前記隔壁における前記陽極電極上に形成された各前記開口部内であって前記陽極電極と前記陰極電極との間に形成された有機発光層と、
    　前記陰極電極と前記隔壁との間において、前記複数の開口部に亘って各前記有機発光層に対して共通して形成された電荷機能層と、を具備し、
    　前記陰極電極の端部及び前記電荷機能層の端部は、前記表示領域と前記表示領域の周辺領域との境界付近に位置する前記隔壁の上方に設けられている、
    　有機ＥＬ表示パネル。
     
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