WO2013023596A1 - 一种低密度奇偶校验码译码装置和译码方法 - Google Patents

一种低密度奇偶校验码译码装置和译码方法 Download PDF

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variable
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白栋
李继龙
邢观斌
高鹏
申红兵
王伟平
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北京泰美世纪科技有限公司
国家广播电影电视总局广播科学研究院
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    • H03M13/112—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule with correction functions for the min-sum rule, e.g. using an offset or a scaling factor
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    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization
    • H03M13/658—Scaling by multiplication or division

Definitions

  • the present invention relates to the field of forward error correction coding in a digital communication system, and more particularly to a method for decoding a structured LDPC code having a mask structure. Background technique
  • the LDPC code was first proposed by Gallager and is a linear block code with a very sparse check matrix. That is to say, there are only a very small number of non-"0" elements in the check matrix (for binary codes, non-"0" elements are " ⁇ elements". Further research by Mackay et al. shows that the performance of LDPC codes is The message passing (MP) iterative decoding algorithm can approach the Shannon limit.
  • MP message passing
  • the check matrix of the QC-LDPC code is composed of several sub-matrices. These sub-matrices are either an all-zero sub-matrix or a circular permutation matrix (Circulant Permutation Matrix) obtained by cyclically shifting the unit matrix. More generally, the non-zero sub-array can also be composed of a plurality of cyclic permutation matrices.
  • the QC-LDPC code can be encoded by the single-bit shift register. At the same time, due to the regularity of the check matrix structure, the storage space required by the check matrix can be greatly reduced, and the data can be searched in the decoding process. site.
  • an irregular LDPC code having a specific degree distribution is proved to provide a preferred set performance.
  • the structured LDPC code parameters are often not well matched with the preferred degree distribution.
  • a structured LDPC code with a mask structure is proposed, which solves the problems of accurate approximation of the degree distribution, code stop set design and the like.
  • the LDPC decoder is usually implemented by a dedicated hardware circuit, and the decoding throughput is improved by a parallel structure.
  • its fixed structure [difficult to satisfy LDPC for different parameters (code length, code rate) and check matrix structure) The code is decoded. Summary of the invention
  • An object of the present invention is to provide a low density parity check code decoding apparatus and a decoding method.
  • An aspect of the present invention provides a low density parity check code decoding apparatus, including: a storage unit, configured to store an initialized variable node likelihood ratio, an updated variable node likelihood ratio, and an updated check node likelihood Ratio
  • a control unit configured to perform check node update control and variable node update control, where the check node update control includes reading the variable node likelihood in the storage unit according to a modulus structure of a check matrix of the LDPC code a part of the variable node likelihood ratio information; and storing the updated check node likelihood ratio to the storage unit according to the modular structure of the check matrix of the LDPC code; the variable node update control including the calibration according to the LDPC code Detecting a module structure of the matrix, reading a part of the check node likelihood ratio information in the check node likelihood ratio in the storage unit; and updating the variable node according to a modulus structure of the check matrix of the LDPC code The likelihood ratio is saved to the storage unit;
  • a processing unit configured to perform a check node update and a variable node update, where the check node update includes a check relationship of the coded bits constrained by the check matrix of the LDPC code and the part of the variable read by the control unit Calculating the updated check node likelihood ratio according to the node likelihood ratio information; the variable node update includes a check relationship of the coded bits constrained by the check matrix of the LDPC code and the read by the control unit A part of the check node likelihood ratio information is calculated, and the updated variable node likelihood ratio is calculated.
  • Another aspect of the present invention provides a low density parity check code decoding method, including: Step a: Initializing a storage unit;
  • Step b reading, according to a modulus structure of the check matrix of the LDPC code, part of the variable node likelihood ratio information in the variable node likelihood ratio in the storage unit;
  • Step c Calculate the updated check node likelihood ratio according to the check relationship of the coded bits constrained by the check matrix of the LDPC code and the part of the variable node likelihood ratio information read by the control unit;
  • Step d saving the updated check node likelihood ratio to the storage unit according to the modular structure of the check matrix of the LDPC code;
  • Step e reading, according to a modulus structure of the check matrix of the LDPC code, a part of the check node likelihood ratio information in the likelihood ratio of the check nodes in the storage unit;
  • Step f calculating, according to a check relationship of the coded bits constrained by the check matrix of the LDPC code, and the part of the check node likelihood ratio information read by the control unit, calculating the updated variable node likelihood ratio;
  • Step g According to the modular structure of the check matrix of the LDPC code, the updated variable node likelihood ratio is saved to the storage unit.
  • the decoding control unit is improved, and the selection and update of the data of the storage unit are controlled according to the modulo structure, thereby realizing the structuring and parameterization design of the decoder.
  • the tubular design ensures the performance.
  • FIG. 1 is a block diagram showing the structure of a decoding apparatus according to an embodiment of the present invention.
  • Figure 2 is a schematic illustration of a mask pattern.
  • FIG. 3 is a flowchart of a decoding method according to an embodiment of the present invention. detailed description
  • FIG. 1 is a block diagram showing the structure of a decoding apparatus according to an embodiment of the present invention.
  • the decoding apparatus 10 of the present embodiment includes a storage unit 11, a control unit 12, a processing unit 13, and a parity unit 14.
  • the control unit 12 includes a check node control unit 121, a variable node control unit 122, and an initialization unit 123.
  • the processing unit 13 includes a check node processing unit 131 and a variable node processing unit
  • the storage unit 11 is configured to store information required and generated in the decoding process, such as storing an initialized variable node likelihood ratio, an updated variable node likelihood ratio, and an updated check node likelihood ratio.
  • the storage unit 11 includes a first storage area 111 and a second storage area 112, and the first storage area 111 is used.
  • the stored log likelihood ratio LLRn of each received symbol is stored;
  • the second storage area 112 is configured to store the updated check node likelihood ratio Lmn and the updated variable node likelihood ratio Znm.
  • the storage unit 11 may be a memory such as a SDRAM (Synchronous Dynamic Random Access Memory) or a DDR (Double Data Rate SDRAM).
  • the control unit 12 is configured to perform space allocation on the storage unit 11, a lookup table establishment, a mechanism for storing the check matrix, an index for addressing the data in the decoding process, and an iteration according to the modular structure of the check matrix of the LDPC code.
  • the process of decoding is controlled.
  • the check node control unit 121 is configured to read a part of the variable node likelihood ratio information in the variable node likelihood ratio in the storage unit 11 according to the modular structure of the check matrix of the LDPC code; according to the LDPC code
  • the modular structure of the check matrix stores the updated check node likelihood ratio to the storage unit 11.
  • variable node control unit 122 is configured to read, according to the modular structure of the check matrix of the LDPC code, part of the check node likelihood ratio information in the check node likelihood ratio in the storage unit 11; verifying according to the LDPC code
  • the modular structure of the matrix saves the updated variable node likelihood ratio to the storage unit 11.
  • the control unit 12 may be a digital processor such as a DSP (Digital Signal Processor) or a CPU (Central Processing Unit), or may be an FPGA (Field - Programmable Gate Array). ), programmable logic devices such as CPLD (Complex Programmable Logic Device).
  • DSP Digital Signal Processor
  • CPU Central Processing Unit
  • FPGA Field - Programmable Gate Array
  • CPLD Complex Programmable Logic Device
  • the processing unit 13 is configured to calculate an updated check node likelihood ratio and an updated variable node likelihood ratio according to the check relationship of the coded bits constrained by the check matrix of the LDPC code under the control of the control unit 12.
  • the check node processing unit 131 is configured to calculate the updated information according to the check relationship of the coded bits constrained by the check matrix of the LDPC code and the part of the variable node likelihood ratio information read by the control unit.
  • the variable node processing unit 132 is configured to calculate the updated variable node likelihood according to the check relationship of the coded bits constrained by the check matrix of the LDPC code and the part of the check node likelihood ratio information read by the control unit. ratio.
  • the processing unit 13 may be a digital processor such as a DSP or a CPU, or may be a programmable logic device such as an FPGA or a CPLD.
  • the parity unit 14 is configured to perform the verification of the updated variable node likelihood ratio calculated by the processing unit 13 into the check equation. Specifically, the parity unit 14 is specifically configured to substitute the updated variable node likelihood ratio calculated by the processing unit into the check equation, and if all the check equations are satisfied, the decoding is successful; If the equation is not satisfied, the control unit performs the check node update again.
  • the control and variable node update controls cause the processing unit to perform check node update and variable node update again until the decoding is successful or the maximum number of iterations is reached.
  • control unit 12 the processing unit 13 and the parity unit 14 may be integrated into the same component or may be implemented by separate components.
  • the decoding device 10 further includes a check unit table 141 and a variable unit table 142, which check unit table
  • each row includes a plurality of elements, each row corresponding to a check equation, each element including a start address Addr of the memory block of the row check equation, a corresponding offset Shift, and a corresponding one of the memory blocks Mask pattern Mask.
  • the variable unit table 142 includes a plurality of rows, each row including a plurality of elements, each of which includes a start address Addr of the check likelihood ratio storage block associated with the set of variable nodes and a mask pattern Mask corresponding to the storage block.
  • the check unit table 141 and the variable unit table 142 may be established in the storage unit 11, or may be established in the internal memory of the control unit 12 and/or the processing unit 13, and may also be established with the control unit 12 and/or processed.
  • the external memory to which the unit 13 is connected for example, an externally disposed flash memory.
  • This embodiment is exemplified by an LDPC code having a code rate of 1/2.
  • the base matrix B has a dimension of 18x36 and an expansion ratio K of 256.
  • the preferred row redistribution and column redistribution of the check matrix H are:
  • the elements of the line being masked are set to "0"; the code can be expressed as:
  • the decoding algorithm is chosen to be the Min-Sum algorithm.
  • the algorithm steps are as follows:
  • Zn is the information of the variable node n
  • Znm is the information that the variable node n passes to the check node m
  • LLRn is the Log-Likelihood Ratio of each received symbol.
  • Lmn is the information that the check node m passes to the variable node n
  • N(m) ⁇ n represents the check node
  • the superscript i indicates the number of iterations
  • the symbol indicates the symbol operation
  • the min indicates the minimum operation
  • ⁇ is the normalization factor
  • variable node update is performed according to formulas (4) and (5):
  • M(n) ⁇ m represents a set of all check nodes except the check node m connected to the variable node n
  • M(n) represents a set of all check nodes connected to the variable node n.
  • the above decoding process requires the establishment of the accessor 11 including the first storage area 111 and the second storage area 112, wherein the first storage area 111 is configured to store the log likelihood ratio LLRn of each received symbol, a total of 9216 data.
  • the second storage area 112 is configured to store the check node information Lmn and the variable node information Znm, a total of 134x256 data, that is, allocate a block of size 256 for each of the 174 cyclic permutation matrices. .
  • check unit table 141 has a total of 18 lines, and each line represents a check equation.
  • Each element in a row is a triple (Addr, Shift, Mask) that stores the starting address of the memory block participating in the row check equation, the corresponding offset, and the mask pattern corresponding to the memory block.
  • the variable unit table 142 has a total of 36 rows, and the elements in each row are a binary group (Addr, Mask), respectively, the check address of the set of variable nodes is related to the start address of the memory block and the mask corresponding to the memory block. pattern.
  • the offset is 37;
  • FIG. 2 is a schematic diagram of a mask pattern.
  • the mask pattern is: Definition mask(16) represents a four-bit unsigned hexadecimal number with a total of 16 bits, each representing the adjustment scheme of the 16 units of the memory block.
  • the definition mask (2) represents a sixteen-bit unsigned binary number whose value is equal to mask (16). When a bit of mask (2) is "1", it means that all 16 cells corresponding to this bit are masked and do not participate in the operation.
  • FIG. 3 is a flowchart of a decoding method according to an embodiment of the present invention.
  • the decoding device 10 performs the following steps:
  • Step a initializing the storage unit 11
  • the initialization unit 123 initializes the updated variable node likelihood ratio Znm in the second storage area 112 to the likelihood ratio information received by the channel, according to each element of the i-th row of the variable unit table 142,
  • the updated check node likelihood ratio Lmn initialization formula is:
  • Step b Read a part of variable node likelihood ratio information in the variable node likelihood ratio in the storage unit according to a modulus structure of a check matrix of the LDPC code.
  • the check node control unit 121 reads the check unit table 141 in rows and reads the updated variable node likelihood ratio in the second storage area 112 for corresponding to the check unit table element.
  • the variable node likelihood ratio portion of the mask pattern Mask is "1" does not participate in the operation, and the read variable node likelihood ratio and check unit table data of the participating operation are transmitted to the check node processing unit.
  • Step c Calculate the updated check node likelihood ratio according to the check relationship of the coded bits constrained by the check matrix of the LDPC code and the part of the variable node likelihood ratio information read by the control unit.
  • check node processing unit 131 according to the formula
  • Step d Save the updated check node likelihood ratio to the storage unit according to the modular structure of the check matrix of the LDPC code.
  • Step e Read, according to a modular structure of the check matrix of the LDPC code, a part of the check node likelihood ratio information in the likelihood ratio of the check nodes in the storage unit.
  • variable node control unit 122 reads the variable unit table 142 in rows and reads the updated check node likelihood ratio in the second storage area 112 for the mask corresponding to the check unit table element.
  • the pattern pattern Mask is "1".
  • the check node likelihood ratio is not involved in the operation, and the read check node likelihood ratio and check unit table data of the participating participating operations are sent to the variable node processing unit.
  • Step f Calculate the updated variable node likelihood ratio according to the check relationship of the coded bits constrained by the check matrix of the LDPC code and the part of the check node likelihood ratio information read by the control unit.
  • variable node processing unit 132 calculates the updated variable node likelihood ratio according to the formula TM, where M(n) ⁇ m is shown with the variable node n A set of all check nodes connected to the check node m, M(n) represents a set of all check nodes connected to the variable node n.
  • Step g According to the modular structure of the check matrix of the LDPC code, the updated variable node likelihood ratio is saved to the storage unit.
  • Step h Substituting the updated variable node likelihood ratio calculated by the processing unit into the check equation for verification.
  • the parity unit 14 substitutes the updated variable node likelihood ratio calculated by the processing unit 13 into the check equation. If all the check equations are satisfied, the decoding is successful; If the calibration equation is not satisfied, then step b to step h are performed again until the decoding is successful or the maximum number of iterations is reached.
  • the decoding control unit is improved, and the selection and update of the data of the storage unit are controlled according to the modulo structure, thereby realizing the structuring and parameterization design of the decoder.
  • the tubular design ensures the performance.

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Abstract

本发明公开了一种低密度奇偶校验码译码装置，包括存储单元；控制单元，用于执行校验节点更新控制和变量节点更新控制，校验节点更新控制包括根据LDPC码的校验矩阵的模结构，读取存储单元中的变量节点似然比中的一部分变量节点似然比信息；将更新的校验节点似然比保存至该存储单元；变量节点更新控制包括根据LDPC码的校验矩阵的模结构，读取存储单元中的校验节点似然比中的一部分校验节点似然比信息；将更新的变量节点似然比保存至该存储单元；处理单元，用于执行校验节点更新和变量节点更新。本发明的译码装置根据模结构控制对存储单元数据的选取和更新，从而实现了译码器结构化和参数化设计，达到了简化设计保证性能的效果。

Description

一种低密度奇偶校验码译码装置和译码方法
技术领域
本发明涉及数字通信系统中的前向纠错编码领域，尤其涉及一种纠错编码 方式为具有掩模结构的结构化 LDPC码的译码方法。 背景技术
Shannon在著名的 "通信的数学理论" 中， 阐明了在有噪声信道中实现可 靠传输的途径是编码。他提出了有噪声信道中信息可传输的最大速率， 即信道 容量；同时也推导出了信息可无错误传输所需的最小信噪比值，被称为 Shannon 极限。 虽然 Shannon的信道编码理论给出了最佳编码的极限性能， 但并没有给 出具体的编码方案。 以此为基础， 人们一直致力于寻找性能上接近 Shannon极 限的编码方案。
LDPC码最早由 Gallager提出，是一种校验矩阵非常稀疏的线性分组码。也 就是说， 其校验矩阵中只有非常少量的非 "0" 元素 （对于二进制码来说， 非 "0" 元素即为 "Γ 元素）。 Mackay等人的进一步研究表明， LDPC码的性能 在消息传递（MP )迭代译码算法下可以接近 Shannon极限。
为了解决 LDPC码编码复杂度较高的问题， 近年来提出了结构化的 LDPC 码， 例如具有准循环 （Quasi Circulant ) 结构的 LDPC码。 QC-LDPC码的校验 矩阵由若干子矩阵构成。这些子矩阵要么是一个全零子阵，要么是一个由单位 矩阵循环移位得到的循环置换矩阵（ Circulant Permutation Matrix )。 更一般的， 非全零子阵还可以由多个循环置换矩阵构成。 QC-LDPC码可以采用筒单的移 位寄存器的方式进行编码， 同时由于其校验矩阵结构的规律性， 可以大量减少 校验矩阵所需的存储空间， 且有利于译码过程中数据的寻址。
为了进一步提升 LDPC码的性能， 具有特定度分布的非规则 LDPC码被证 明提供了优选的集性能。 然而， 受制于码长、 结构化参数等具体指标的限制， 结构化 LDPC码参数与优选的度分布之间往往不能很好的匹配。 为此， 带掩模 结构的结构化 LDPC码被提出， 解决了度分布的精确近似、 码停止集设计等问 题。 LDPC译码器通常采用专用的硬件电路来实现，通过并行的结构来提高译 码吞吐量， 然而其固定的结构 [艮难满足对不同参数（码长、 码率）和校验矩阵 结构的 LDPC码进行译码。 发明内容
本发明的目的是提供一种低密度奇偶校验码译码装置和译码方法。
本发明的一个方面提供了一种低密度奇偶校验码译码装置， 包括： 存储单元， 用于存储初始化的变量节点似然比、 更新的变量节点似然比和 更新的校验节点似然比；
控制单元， 用于执行校验节点更新控制和变量节点更新控制， 所述校验节 点更新控制包括根据 LDPC码的校验矩阵的模结构， 读取所述存储单元中的所 述变量节点似然比中的一部分变量节点似然比信息； 和根据 LDPC码的校验矩 阵的模结构， 将更新的校验节点似然比保存至该存储单元； 所述变量节点更新 控制包括根据 LDPC码的校验矩阵的模结构， 读取所述存储单元中的所述校验 节点似然比中的一部分校验节点似然比信息； 和根据 LDPC码的校验矩阵的模 结构， 将更新的变量节点似然比保存至该存储单元；
处理单元， 用于执行校验节点更新和变量节点更新， 所述校验节点更新包 括根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所述控制单元读取 的所述一部分变量节点似然比信息，计算得到所述更新的校验节点似然比； 所 述变量节点更新包括根据 LDPC码的校验矩阵所约束的编码比特的校验关系和 所述控制单元读取的所述一部分校验节点似然比信息 ,计算得到所述更新的变 量节点似然比。
本发明的另一个方面提供了一种低密度奇偶校验码译码方法， 包括： 步骤 a、 初始化存储单元；
步骤 b、根据 LDPC码的校验矩阵的模结构，读取所述存储单元中的所述变 量节点似然比中的一部分变量节点似然比信息；
步骤 c、根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所述控制 单元读取的所述一部分变量节点似然比信息，计算得到所述更新的校验节点似 然比； 步骤 d、根据 LDPC码的校验矩阵的模结构，将更新的校验节点似然比保存 至该存储单元；
步骤 e、根据 LDPC码的校验矩阵的模结构，读取所述存储单元中的所述校 验节点似然比中的一部分校验节点似然比信息；
步骤 f、根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所述控制 单元读取的所述一部分校验节点似然比信息 ,计算得到所述更新的变量节点似 然比；
步骤 g、据 LDPC码的校验矩阵的模结构，将更新的变量节点似然比保存至 该存储单元。
由于本发明针对低密度奇偶校验码中存在的模结构， 改进了译码控制单 元，根据模结构控制对存储单元数据的选取和更新，从而实现了译码器结构化 和参数化设计， 达到了筒化设计保证性能的效果。 附图说明
图 1是本发明一个实施例提供的译码装置的构成框图
图 2为掩模图样的示意图。
图 3是本发明一个实施例提供的译码方法的流程图。 具体实施方式
下面结合附图对本发明的低密度奇偶校验码译码装置和译码方法的优选 实施例进行详细说明。
请参照图 1 , 图 1是本发明一个实施例提供的译码装置的构成框图。
本实施例的译码装置 10包括存储单元 11、控制单元 12、处理单元 13和奇偶 校验单元 14。 控制单元 12包括校验节点控制单元 121、 变量节点控制单元 122 和初始化单元 123。处理单元 13包括校验节点处理单元 131和变量节点处理单元
132。
存储单元 11用于存储译码过程中所需要的和所产生的信息，例如存储初始 化的变量节点似然比、 更新的变量节点似然比和更新的校验节点似然比。具体 而言， 存储单元 11包括第一存储区 111和第二存储区 112 , 该第一存储区 111用 于存储接收到的各码元的对数似然比 LLRn; 第二存储区 112用于存储更新的校 验节点似然比 Lmn和更新的变量节点似然比 Znm。 存储单元 11可以是 SDRAM ( Synchronous Dynamic Random Access Memory , 同步动态随机存取存储器 )、 DDR ( Double Data Rate SDRAM, 双倍速率同步动态随机存储器 )等存储器。
控制单元 12用于根据 LDPC码的校验矩阵的模结构， 对存储单元 11进行空 间分配、 查找表建立、 存储校验矩阵的机构、 为译码过程中的数据的寻址提供 索引、 对迭代译码的过程进行控制等。 具体而言， 校验节点控制单元 121用于 根据 LDPC码的校验矩阵的模结构， 读取该存储单元 11中的该变量节点似然比 中的一部分变量节点似然比信息； 根据 LDPC码的校验矩阵的模结构， 将更新 的校验节点似然比保存至该存储单元 11。变量节点控制单元 122用于根据 LDPC 码的校验矩阵的模结构，读取该存储单元 11中的该校验节点似然比中的一部分 校验节点似然比信息； 根据 LDPC码的校验矩阵的模结构， 将更新的变量节点 似然比保存至该存储单元 11。
控制单元 12可以是 DSP ( Digital Signal Processor, 数字信号处理）、 CPU ( Central Processing Unit , 中央处理器 )等数字处理器， 也可以是 FPGA ( Field - Programmable Gate Array , 现场可编程门阵歹 'J )、 CPLD ( Complex Programmable Logic Device, 复杂可编程逻辑器件）等可编程逻辑器件。
处理单元 13用于在控制单元 12的控制下， 根据 LDPC码的校验矩阵所约束 的编码比特的校验关系计算更新的校验节点似然比和更新的变量节点似然比。 具体而言，该校验节点处理单元 131用于根据 LDPC码的校验矩阵所约束的编码 比特的校验关系和该控制单元读取的该一部分变量节点似然比信息，计算得到 该更新的校验节点似然比。该变量节点处理单元 132用于根据 LDPC码的校验矩 阵所约束的编码比特的校验关系和该控制单元读取的该一部分校验节点似然 比信息， 计算得到该更新的变量节点似然比。 处理单元 13可以是 DSP、 CPU等 数字处理器， 也可以是 FPGA、 CPLD等可编程逻辑器件。
奇偶校验单元 14用于将处理单元 13计算得到的该更新的变量节点似然比 代入校验方程进行校验。具体而言， 奇偶校验单元 14具体用于将该处理单元计 算得到的该更新的变量节点似然比代入校验方程， 若所有校验方程均满足， 则 表示译码成功； 若有校验方程不满足， 则使该控制单元再次执行校验节点更新 控制和变量节点更新控制，使该处理单元再次执行校验节点更新和变量节点更 新， 直至译码成功或达到最大迭代次数。
控制单元 12、处理单元 13和奇偶校验单元 14可以集成为同一个部件，也可 以由分离的多个部件实现。
此外，译码装置 10还包括校验单元表 141和变量单元表 142,该校验单元表
141包括多行， 每行包括多个元素， 每一行对应一个校验方程， 每个元素包括 该行校验方程的存储块的起始地址 Addr、相应的偏移量 Shift和该存储块对应的 掩模图样 Mask。 该变量单元表 142包括多行， 每行包括多个元素， 每个元素包 括该组变量节点相关的校验似然比存储块的起始地址 Addr和该存储块对应的 掩模图样 Mask。
该校验单元表 141和变量单元表 142可以建立在该存储单元 11当中，也可以 建立在控制单元 12和 /或处理单元 13内部存储器中， 还可以建立在与该控制单 元 12和 /或处理单元 13相连接的外部存储器中， 例如， 外部设置的闪存。
下面结合本发明的译码方法， 介绍译码装置 10详细的工作原理和工作过 程。
本实施例以一个码率为 1/2的 LDPC码来举例说明。 该码长 N=9216, 校验 矩阵为 H。 基础矩阵 B的维度为 18x36, 扩张比 K选为 256。 校验矩阵 H的优选行 重分布和列重分布为：
行重分布为 {λ7, λ8, λ9, λΐθ} = {17/288, 223/288, 1/18, 2/18}
列重分布为 {ρ15, ρ14, ρ5, ρ4, ρ3, ρ2} = {7/64, 1/576, 1/9, 1/36, 5/18,
17/36}
该码是一个具有掩模结构的结构化 LDPC码， 其基础矩阵 Β的 "1" 的数目 为 134个。 其中的 "0"用 256x256维的全 "0"矩阵 Ζ替换， 基础矩阵 Β中的 "1" 用 256x256维的掩模循环置换矩阵 Ρ替换， Ρ中 "1"的行号 i和列号 j满足 j = (i + k) mod 256, 其中 k为循环置换矩阵的偏移量。 其中被掩模的行所有元素置 "0" ; 该码可表示为：
0: (1,239,0) (4,166,0) (5,247,0) (11,31,0) (12,217,0) (14,72,0) (18,192,0) (19,0,0)
1: (2,251,0) (5,153,0) (11,159,0x200) (14,48,0) (15,31,0) (19,0,0) (20,0,0) 5,230,0) (6,182,0) (11,91
2,255,0) (3,196,0) (5,171,0) (7,26,0) (10,11:
(22,0,0)
4:
2,212,0) (3,115,0) (5,93,0) (8,210,0) (9,29,0) (14,249,0) (18,39,0) (23,0,0)
(24,0,0)
6: ,60,0) (5,46,0) (11,40,0) (13,180,0) (17,192,0) (24,0,0) (25,0,0)
7: 4,1,0) (10,247,0) (11,142,0) (14,210,0) (16,192,0) (25,0,0) (26,0,0) 8: ,66,0) (10,208,0) (11,31,0) (14, 116,0) (15,20,0) (26,0,0) (27,0,0)
9:
10: 5,248,0) (6,255,0) (11,55,0) (14,56,0) (16,201,0) (28,0,0) (29,0,0)
Figure imgf000008_0001
13: 5,39,0) (8,76,0) (11,225,0) (14,185,0) (15,118,0) (31,0,0) (32,0,0)
14:
15: 1,183,0) (5,111,0) (11,230,0) (12,246,0) (14,105,0) (33,0,0) (34,0,0) 16: 5,87,0) (8,244,0) (9,183,0) (11,139,0) (14,141,0) (34,0,0) (35,0,0)
17:
首先对该译码装置 10的译码原理进行介绍。
译码算法选择为 Min-Sum算法。 其算法步骤如下：
按照公式（ 1 )和（ 2 )进行初始化：
(1)
(2)
其中， Zn为变量节点 n的信息， Znm为变量节点 n传递给校验节点 m的信息， LLRn为各接收码元的对数似然比（ Log-Likelihood Ratio )。
按照公式（3 )进行校验节点更新：
min \ Z irl)
、《 Π a 其中， Lmn为校验节点 m传递给变量节点 n的信息， N(m)\n表示与校验节点 m相连的除变量节点 n之外的所有变量节点的集合， 上标 i表示迭代次数， 符号 表示取符号运算， min表示取最小值运算， α为归一化因子。
按照公式（4 )和（5 )进行变量节点更新：
= LLRnw + , V L« m n
m e (n)\m (4)
= LLR + Y L(i)
m eM (n) (5)
其中， M(n)\m 示与变量节点 n相连的除校验节点 m之外的所有校验节点 的集合， M(n)表示与变量节点 n相连的所有校验节点的集合。
上述译码过程要求建立存取器 11 , 包括第一存储区 111和第二存储区 112 , 其中，第一存储区 111用于存储各接收码元的对数似然比 LLRn,共 9216个数据； 第二存储区 112用于存储校验节点信息 Lmn和变量节点信息 Znm,共 134x256个 数据， 也就是为所述 134个循环置换矩阵中的每个循环置换矩阵分配一段大小 为 256的存储块。
建立 2个查找表， 即校验单元表 （ CNU— Table ) 141和变量单元表 ( VNU— Table ) 142。 其中校验单元表 141共 18行， 每一行代表一个校验方程。 一行中的每个元素是一个三元组（Addr, Shift, Mask ), 分别存储参与该行校 验方程的存储块的起始地址、 相应的偏移量和该存储块对应的掩模图样。
变量单元表 142共 36行， 每一行中的元素是一个二元组（Addr, Mask ), 分别该组变量节点相关的校验似然比存储块的起始地址和该存储块对应的掩 模图样。
例如， 三元组（ 15 , 37, 0x2300 )代表所在存储块参与运算的参数为是： 起始地址为 15 X 256 = 3840;
偏移量为 37;
请参照图 2, 图 2为掩模图样的示意图。 掩模图样为： 定义 mask(16)表示一 个四位无符号十六进制数，共有 16个比特，每一位代表该存储块的 16个单元的 调整方案。 定义 mask (2)表示一个十六位无符号二进制数， 其数值等于 mask (16)。 mask (2)的某一位为 "1" 时， 表示该位对应的 16个单元全部被掩模， 不 参与运算。 对应关系为： mask(2) 的第 i比特， 控制存储块的第 i x 16单元至第 i X 16+15单元。 例如 mask (16) =0x2300时， 代表该存储开的第 128单元至第 160 单元、 第 192单元至第 223单元被掩模， 不参与运算。
请一并参照图 1和图 3 ,图 3是本发明一个实施例提供的译码方法的流程图。 该译码装置 10执行如下步骤：
步骤 a、 初始化该存储单元 11 ;
在本实施例中，该初始化单元 123将第二存储区 112中的更新的变量节点似 然比 Znm初始化为信道接收到的似然比信息， 根据变量单元表 142第 i行的每一 个元素 ， 将更新 的 校验节 点似 然 比 Lmn初始化公式 为 ：
L LLRix256 + k ， = 0, 1,· · · , 255。 步骤 b、根据 LDPC码的校验矩阵的模结构，读取所述存储单元中的所述变 量节点似然比中的一部分变量节点似然比信息。
在本实施例中，校验节点控制单元 121按行读取校验单元表 141和读取该第 二存储区 112中的该更新的变量节点似然比， 对于对应于校验单元表元素中掩 模图样 Mask为 "1 " 的变量节点似然比部分不参与运算， 将读取的参与运算的 变量节点似然比和校验单元表数据发送至该校验节点处理单元。
步骤 c、根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所述控制 单元读取的所述一部分变量节点似然比信息，计算得到所述更新的校验节点似 然比。
在 本 实 施 例 中 ， 校 验 节 点 处 理 单 元 131 根 据 公 式
('·)
Figure imgf000010_0001
比，其 中， Lmn为校验节点 m传递给变量节点 n的信息， N(m)\n表示与校验节点 m相连 的除变量节点 n之外的所有变量节点的集合， 上标 i表示迭代次数， 符号 sign(.) 表示取符号运算， min表示取最小值运算， α为归一化因子。
步骤 d、根据 LDPC码的校验矩阵的模结构，将更新的校验节点似然比保存 至该存储单元。
步骤 e、根据 LDPC码的校验矩阵的模结构，读取所述存储单元中的所述校 验节点似然比中的一部分校验节点似然比信息。
在本实施例中，变量节点控制单元 122按行读取变量单元表 142和读取该第 二存储区 112中的该更新的校验节点似然比， 对于对应于校验单元表元素中掩 模图样 Mask为 "1" 校验节点似然比部分不参与运算， 将读取的参与运算的校 验节点似然比和校验单元表数据发送至该变量节点处理单元。
步骤 f、根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所述控制 单元读取的所述一部分校验节点似然比信息 ,计算得到所述更新的变量节点似 然比。
Z« = LLR„ + ∑ L(') 在本实施例中， 变量节点处理单元 132根据公式 ™ "计算 得到该更新的变量节点似然比， 其中， M(n)\m 示与变量节点 n相连的除校验 节点 m之外的所有校验节点的集合， M(n)表示与变量节点 n相连的所有校验节 点的集合。
步骤 g、据 LDPC码的校验矩阵的模结构，将更新的变量节点似然比保存至 该存储单元。
步骤 h、 将所述处理单元计算得到的所述更新的变量节点似然比代入校验 方程进行校验。
在本实施例中，奇偶校验单元 14将所述处理单元 13计算得到的所述更新的 变量节点似然比代入校验方程， 若所有校验方程均满足， 则表示译码成功； 若 有校验方程不满足， 则再次执行步骤 b至步骤 h, 直至译码成功或达到最大迭代 次数。
由于本发明针对低密度奇偶校验码中存在的模结构， 改进了译码控制单 元，根据模结构控制对存储单元数据的选取和更新，从而实现了译码器结构化 和参数化设计， 达到了筒化设计保证性能的效果。
为了举例说明本发明的实现，描述了上述的具体实施方式。但是本发明的 其他变化和修改，对于本领域技术人员是显而易见的，在本发明所公开的实质 和基本原则范围内的任何修改 /变化或者仿效变换都属于本发明的权利要求保 护范围。

Claims

权 利 要 求
1、 一种低密度奇偶校验码译码装置， 其特征在于， 包括：
存储单元， 用于存储初始化的变量节点似然比、 更新的变量节点似然 比和更新的校验节点似然比；
控制单元， 用于执行校验节点更新控制和变量节点更新控制， 所述校 验节点更新控制包括根据 LDPC码的校验矩阵的模结构， 读取所述存储单 元中的所述变量节点似然比中的一部分变量节点似然比信息；和根据 LDPC 码的校验矩阵的模结构， 将更新的校验节点似然比保存至该存储单元； 所 述变量节点更新控制包括根据 LDPC码的校验矩阵的模结构， 读取所述存 储单元中的所述校验节点似然比中的一部分校验节点似然比信息； 和根据 LDPC 码的校验矩阵的模结构， 将更新的变量节点似然比保存至该存储单 元；
处理单元， 用于执行校验节点更新和变量节点更新， 所述校验节点更 新包括根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所述控制 单元读取的所述一部分变量节点似然比信息， 计算得到所述更新的校验节 点似然比； 所述变量节点更新包括根据 LDPC码的校验矩阵所约束的编码 比特的校验关系和所述控制单元读取的所述一部分校验节点似然比信息， 计算得到所述更新的变量节点似然比。
2、 根据权利要求 1所述的译码装置， 其特征在于， 所述装置还包括奇 偶校验单元， 用于将所述处理单元计算得到的所述更新的变量节点似然比 代入校验方程进行校验。
3、 根据权利要求 2所述的译码装置， 其特征在于， 所述奇偶校验单元 具体用于将所述处理单元计算得到的所述更新的变量节点似然比代入校验 方程， 若所有校验方程均满足， 则表示译码成功； 若有校验方程不满足， 则使所述控制单元再次执行校验节点更新控制和变量节点更新控制， 使所 述处理单元再次执行校验节点更新和变量节点更新， 直至译码成功或达到 最大迭代次数。
4、 根据权利要求 1所述的译码装置， 其特征在于， 所述存储单元包括 第一存储区和第二存储区， 所述第一存储区用于存储接收到的各码元的对 数似然比 LLRn; 第二存储区用于存储更新的校验节点似然比 Lmn和更新 的变量节点似然比 Znm。
5、 根据权利要求 1所述的译码装置， 其特征在于， 所述控制单元包括 校验节点控制单元和变量节点控制单元，
所述校验节点控制单元， 用于根据 LDPC码的校验矩阵的模结构， 读 取所述存储单元中的所述变量节点似然比中的一部分变量节点似然比信 息； 根据 LDPC码的校验矩阵的模结构， 将更新的校验节点似然比保存至 该存储单元；
所述变量节点控制单元， 用于根据 LDPC码的校验矩阵的模结构， 读 取所述存储单元中的所述校验节点似然比中的一部分校验节点似然比信 息； 根据 LDPC码的校验矩阵的模结构， 将更新的变量节点似然比保存至 该存储单元。
6、 根据权利要求 1所述的译码装置， 其特征在于， 所述处理单元包括 校验节点处理单元和变量节点处理单元，
所述校验节点处理单元， 用于根据 LDPC码的校验矩阵所约束的编码 比特的校验关系和所述控制单元读取的所述一部分变量节点似然比信息， 计算得到所述更新的校验节点似然比；
所述变量节点处理单元， 用于根据 LDPC码的校验矩阵所约束的编码 比特的校验关系和所述控制单元读取的所述一部分校验节点似然比信息， 计算得到所述更新的变量节点似然比。
7、 根据权利要求 4所述的译码装置， 其特征在于， 所述译码装置还包 括校验单元表和变量单元表， 所述校验单元表包括多行， 每行包括多个元 素， 每一行对应一个校验方程， 每个元素包括该行校验方程的存储块的起 始地址 Addr、 相应的偏移量 Shift和该存储块对应的掩模图样 Mask; 所述 变量单元表包括多行， 每行包括多个元素， 每个元素包括该组变量节点相 关的校验似然比存储块的起始地址 Addr和该存储块对应的掩模图样 Mask。
8、 根据权利要求 7所述的译码装置， 其特征在于， 所述译码装置还包 括初始化单元， 用于将第二存储区中的更新的变量节点似然比 Znm初始化 为信道接收到的似然比信息， 根据变量单元表第 i行的每一个元素， 将更 新的校验节点似然比 Lmn初始化公式为： Lw k = LLKw ， k = u, i, - - - , ^。
9、 根据权利要求 8所述的译码装置， 其特征在于，
所述校验节点控制单元， 具体用于按行读取校验单元表和读取所述存 储单元中的所述更新的变量节点似然比， 对于对应于校验单元表元素中掩 模图样 Mask为 " 1 " 的变量节点似然比部分不参与运算， 将读取的参与运 算的变量节点似然比和校验单元表数据发送至所述校验节点处理单元； 所 述 校 验 节 点 处 理 单 元 ， 具 体 用 于 根 据 公 式
Figure imgf000014_0001
计算得到所述更新的校验节点似然比， 其中， Lmn为校验节点 m传递给变量节点 n的信息， N(m)\n表示与校验节 点 m相连的除变量节点 n之外的所有变量节点的集合， 上标 i表示迭代次 数， 符号 sign ( )表示取符号运算， min表示取最小值运算， α为归一化 因子；
所述变量节点控制单元， 具体用于按行读取变量单元表和读取所述存 储单元中的所述更新的校验节点似然比， 对于对应于校验单元表元素中掩 模图样 Mask为 " 1 " 校验节点似然比部分不参与运算， 将读取的参与运算 的校验节点似然比和校验单元表数据发送至所述变量节点处理单元；
Z« = LLR„+ ∑ L(i)
所述变量节点处理单元，具体用于根据公式 ™^W 计算得 到所述更新的变量节点似然比， 其中， ^1(11)\111表示与变量节点 n相连的除 校验节点 m之外的所有校验节点的集合， M(n)表示与变量节点 n相连的所 有校验节点的集合。
10、 一种低密度奇偶校验码译码方法， 其特征在于， 包括：
步骤 a、 初始化存储单元；
步骤 b、 根据 LDPC码的校验矩阵的模结构， 读取所述存储单元中的 所述变量节点似然比中的一部分变量节点似然比信息；
步骤 c、 根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所 述控制单元读取的所述一部分变量节点似然比信息， 计算得到所述更新的 校验节点似然比；
步骤 d、 根据 LDPC码的校验矩阵的模结构， 将更新的校验节点似然 比保存至该存储单元；
步骤 e、 根据 LDPC码的校验矩阵的模结构， 读取所述存储单元中的 所述校验节点似然比中的一部分校验节点似然比信息；
步骤 f、根据 LDPC码的校验矩阵所约束的编码比特的校验关系和所述 控制单元读取的所述一部分校验节点似然比信息， 计算得到所述更新的变 量节点似然比；
步骤 g、 据 LDPC码的校验矩阵的模结构， 将更新的变量节点似然比 保存至该存储单元。
11、 根据权利要求 9所述的译码方法， 其特征在于， 所述方法还包括： 步骤 h、 将所述处理单元计算得到的所述更新的变量节点似然比代入 校验方程进行校验。
12、 根据权利要求 11所述的译码方法， 其特征在于， 所述步骤 h具体 包括将所述处理单元计算得到的所述更新的变量节点似然比代入校验方 程， 若所有校验方程均满足， 则表示译码成功； 若有校验方程不满足， 则 再次执行步骤 b至步骤 h, 直至译码成功或达到最大迭代次数。
13、 根据权利要求 10所述的译码方法， 其特征在于， 所述存储单元包 括第一存储区和第二存储区， 所述第一存储区用于存储接收到的各码元的 对数似然比 LLRn; 第二存储区用于存储更新的校验节点似然比 Lmn和更 新的变量节点似然比 Znm。
14、根据权利要求 13所述的译码方法，其特征在于，所述方法还包括： 步骤 i、 提供一个校验单元表和一个变量单元表， 所述校验单元表包括 多行， 每行包括多个元素， 每一行对应一个校验方程， 每个元素包括该行 校验方程的存储块的起始地址 Addr、 相应的偏移量 Shift和该存储块对应 的掩模图样 Mask; 所述变量单元表包括多行， 每行包括多个元素， 每个元 素包括该组变量节点相关的校验似然比存储块的起始地址 Addr 和该存储 块对应的掩模图样 Mask。
15、 根据权利要求 14所述的译码方法， 其特征在于， 所述步骤 a具体 包括：
将第二存储区中的更新的变量节点似然比 Znm初始化为信道接收到的 似然比信息， 根据变量单元表第 i行的每一个元素， 将更新的校验节点似 然比 Lmn初始 4匕公式为： 5"k = LLRix256 + k ， ^ = 0,1,···, 255。
16、 根据权利要求 15所述的译码方法， 其特征在于，
所述步骤 b具体包括： 按行读取校验单元表和读取所述存储单元中的 所述更新的变量节点似然比，对于对应于校验单元表元素中掩模图样 Mask 为 " 1 " 的变量节点似然比部分不参与运算， 将读取的参与运算的变量节点 似然比和校验单元表数据发送至所述校验节点处理单元；
所述步骤 c具体包括： 根据公式
Figure imgf000016_0001
计 算得到所述更新的校验节点似然比， 其中， Lmn为校验节点 m传递给变量 节点 n的信息， N(m)\n表示与校验节点 m相连的除变量节点 n之外的所有 变量节点的集合， 上标 i表示迭代次数， 符号 sign ( )表示取符号运算， min表示取最小值运算， α为归一化因子；
所述步骤 e具体包括： 按行读取变量单元表和读取所述存储单元中的 所述更新的校验节点似然比，对于对应于校验单元表元素中掩模图样 Mask 为 " 1 " 校验节点似然比部分不参与运算， 将读取的参与运算的校验节点似 然比和校验单元表数据发送至所述变量节点处理单元；
Z^ = LLRn + ∑ L(i)
所述步骤 f具体包括： 根据公式 ™^W ™ "计算得到所述更新 的变量节点似然比， 其中， M(n)\m表示与变量节点 n相连的除校 3全节点 m 之外的所有校验节点的集合， M(n)表示与变量节点 n相连的所有校验节点 的集合。
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