CN105680879B - 兼容dvb-s2x标准的ldpc译码器设计方法 - Google Patents

Abstract

本发明公开了一种兼容DVB‑S2X标准的LDPC译码器设计方法，主要解决现有系统中译码器迭代时间长的问题。其实现步骤是：1.设计数据缓存器，将输入单路数据进行顺序调整后转换为360路并行数据缓存，并对其译码初始化；2.设计第一桶形移位模块，将变量节点更新后的360路数据进行移位并进行校验节点更新；3.设计第二桶形移位模块，将校验节点更新完成后的360路数据进行移位和变量节点更新；4.当译码迭代次数达到设置的最大迭代次数后，对360路数据计算硬判决信息；5.对硬判决信息进行译码判决后顺序输出，完成译码。本发明减少了LDPC译码器的迭代时间，使得译码器的吞吐量提高一倍。

Description

兼容DVB-S2X标准的LDPC译码器设计方法

技术领域

本发明属于无线通信领域，涉及一种兼容DVB-S2X标准的LDPC译码器设计方法，可用于DVB-S2和DVB-S2X标准中所有码长和码率LDPC码的译码。

背景技术

低密度奇偶校验码简称LDPC码，是一种线性分组码。众多研究结果表明LDPC码性能良好，更加适合未来通信系统对数据传输的有效性和可靠性的要求，所以越来越多的通信标准都使用LDPC码作为其信道编码方案。DVB-S2和DVB-S2X标准中都采用了LDPC码，针对这些标准的LDPC码译码器的高速FPGA实现吸引了众多关注。串行结构的LDPC译码器由于校验节点更新单元和变量节点更新单元都只有一个，所以校验节点更新和变量节点更新需要交替进行。串行结构硬件结构简单，消耗的硬件资源少，但是由于各个节点需要共用校验节点更新单元和变量节点更新单元，所以需要轮流进行更新，这会导致译码器的时延变得非常大，译码时延会随着码长的增加而增加。基于串行结构的LDPC译码器吞吐量小，不能满足DVB-S2和DVB-S2X标准中高速数据吞吐量的要求。全并行结构的LDPC译码器每个节点都使用独立的更新模块，所有的节点更新都同时进行，所以全并行结构的LDPC译码器译码速度最快。全并行结构中校验节点更新单元和变量节点更新单元与校验矩阵中校验节点和变量节点的个数是对应的，各个处理单元之间的连接复杂，硬件复杂度最大，随着码长的增加，复杂度呈指数增长，所以全并行结构适合于码长较短且校验矩阵固定的LDPC码。由于DVB-S2和DVB-S2X标准中LDPC码有多种码长和码率，其校验矩阵是各不相同的，采用全并行结构需要实现每种LDPC码校验矩阵中每个节点之间的连接关系，而且DVB-S2和DVB-S2X标准中LDPC码码长很大，这会导致硬件实现复杂度非常高，芯片布局难以实现。结合DVB-S2和DVB-S2X中IRA-LDPC码的特点，译码器的硬件实现适合采用部分并行结构。部分并行结构是串行结构和并行结构的一个折中，部分并行结构将校验矩阵中校验节点和变量节点分组，每组使用一个更新模块，各个模块并行处理，而每个更新模块的中的节点消息更新则是串行处理。采用部分并行结构可以减少芯片使用面积，但是相对于全并行结构，译码器的吞吐量也会随之下降。在LDPC译码过程中，一次译码迭代时间越短，则LDPC译码器吞吐量越高。现有的LDPC译码器在译码过程中一次迭代时间的缩短可以直接通过提高译码器的并行度来实现，但是提高并行度需要消耗较多的硬件资源。对于DVB-S2和DVB-S2X标准来说，LDPC译码器的并行度最高为360，另外LDPC译码器的并行度还可以进一步降低为360的整数因子，如180、90、45。

DVB-S2和DVB-S2X标准中LDPC码码长较大、码率较多，这意味着译码器需要支持更多不同种类的LDPC码，存储更多不同LDPC码的参数，译码器的实现难度较大。DVB-S2X作为DVB-S2的拓展标准，有着更高的传输效率，这就要求LDPC译码器支持更大的吞吐量，如何在使用尽量少的硬件资源的基础上提高译码器的吞吐量，成了众多业内学者和技术研究人员的研究重点。2007年，Gomes等人在“Flexible Parallel Architecture for DVB-S2 LDPCDecoders”提出了采用部分并行结构设计DVB-S2标准中的LDPC译码器，降低了译码器的实现难度。2011年K.C.Cinnati Loi等人在“Improvements on the design andimplementation of DVB-S2 LDPC decoders”提出了通过增加并行度和使用流水处理提高DVB-S2标准中LDPC译码器吞吐量的改进设计方法。上述LDPC译码器的设计方法中，由于只使用了一个桶形移位模块，校验节点更新和变量节点更新需要交替进行，限制了译码器的吞吐量；而且因为DVB-S2X标准在2014年发布，上述LDPC译码器不兼容DVB-S2X标准。

发明内容

本发明的目的在于针对上述已有的缺点，提出一种兼容DVB-S2X标准的LDPC译码器设计方法，以实现在不增加译码器的并行度的基础上提高译码器的吞吐量。

本发明的技术思路是：通过增加一个桶形移位模块和部分存储资源，可以在不增加译码器的并行度的基础上减少LDPC译码器在迭代过程中的译码时间，从而实现对吞吐量的增加，其设计方案包括如下：

(1)设计LLR缓存模块，用于对低密度奇偶校验码LDPC输入译码器的对数似然比信息按照码长和码率进行顺序调整，并将完成顺序调整的1路对数似然比信息转换为并行的360路对数似然比信息，然后将这360路对数似然比信息进行缓存；

(2)设计参数控制模块，用于生成低密度奇偶校验码LDPC的地址参数；设计变量节点更新模块，用于按照地址参数控制缓存的360路对数似然比信息输出，使得第一次译码迭代开始前的第i个变量节点传递给第j个校验节点的对数似然比信息L⁽⁰⁾(q_ij)等于第i个变量节点对应的初始对数似然比信息L(P_i)，即L⁽⁰⁾(q_ij)＝L(P_i)，完成译码初始化；

(3)设计译码迭代模块，用于进行第l次译码迭代，l的初始值为1：

译码迭代模块包含参数控制子模块、第一桶形移位子模块、校验节点更新子模块、第二桶形移位子模块、校验节点消息缓存子模块、变量节点和值缓存子模块和变量节点更新子模块。

(3a)对校验节点进行第l次更新：

(3a1)设计参数控制子模块，用于生成低密度奇偶校验码LDPC校验节点更新中使用的移位参数s_c1、s_c2和s_c3，设计第一桶形移位子模块用于按照这三个移位参数控制第l-1次译码迭代时的360路第i个变量节点传递给第j个校验节点的对数似然比信息L^(l-1)(q_ij)进行移位；

(3a2)设计校验节点更新子模块，用于移位之后，用低密度奇偶校验码LDPC中第l-1次译码迭代时第i′个变量节点传递给第j个校验节点的对数似然比信息L^(l-1)(q_i'j)，计算第l次译码迭代时第j个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_ji)，完成校验节点的第l次更新：

其中α为修正因子，V_j表示所有与第j个校验节点相连的变量节点的集合，V_j\i表示除第i个变量节点之外所有与第j个校验节点相连的变量节点的集合，i′∈V_j\i表示i′是集合V_j\i中的元素，∏为求积运算，sgn(.)为求符号位运算，min(.)为求最小值运算，|.|为求绝对值运算；

(3b)对变量节点进行第l次更新：

(3b1)设计参数控制子模块，用于生成低密度奇偶校验码LDPC变量节点更新中使用的移位参数s_v1、s_v2和s_v3，设计第二桶形移位模块用于按照这三个移位参数控制第l次译码迭代时的360路第j个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_ji)进行移位；

(3b2)设计校验节点消息缓存子模块、变量节点和值缓存子模块和变量节点更新子模块，用于移位之后，用低密度奇偶校验码LDPC中第i个变量节点对应的初始对数似然比信息L(P_i)和第l次译码迭代时第j′个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_j'i)，计算第l次译码迭代时第i个变量节点传递给第j个校验节点的对数似然比信息L^(l)(q_ij)，完成变量节点的第l次更新：

其中C_i表示所有与第i个变量节点相连的校验节点的集合，C_i\j表示除第j个校验节点之外所有与第i个变量节点相连的校验节点的集合，j′∈C_i\j表示j′是集合C_i\j的元素；

(4)将设定最大迭代次数h与译码迭代次数l进行比较，其中h为整数，1≤h≤50：

当译码迭代次数l小于设定的最大迭代次数h时，令l＝l+1，返回步骤(3)，进行下一次译码迭代；

设计硬判决信息计算模块，用于计算硬判决信息：

当译码迭代次数l等于设定的最大迭代次数h时，停止译码迭代，并用低密度奇偶校验码LDPC码中第i个变量节点对应的初始对数似然比信息L(P_i)和第h次译码迭代时第j个校验节点传递给第i个变量节点的对数似然比信息L^(h)(r_ji)，计算达到最大迭代次数h时第i个变量节点的硬判决信息L^(h)(q_i)：

(5)设计译码判决输出模块，用于对达到最大迭代次数h时第i个变量节点的硬判决信息L^(h)(q_i)进行译码判决，如果L^(h)(q_i)≥0，译码结果判决为0，否则，译码结果判决为1，然后顺序输出译码结果，完成译码。

本发明具有如下优点：

1)本发明采用了两个移位模块同时进行校验节点更新和变量节点更新，可以使译码过程中一次译码迭代的时间缩短为只使用一个移位模块时的一半，在不增加并行度的基础上使LDPC译码器的吞吐量提高一倍左右。

2)本发明对移位过程进行了分级流水设计，将360路数据的移位分为3级进行移位，提高了移位过程的处理速度，避免了其成为译码器的速度瓶颈。

3)本发明采用了兼容性设计，可以对DVB-S2和DVB-S2X标准中的所有LDPC码进行译码。

附图说明

图1是本发明的实现流程图；

图2是本发明设计的LDPC译码器的结构框图；

图3是本发明中DVB-S2X标准码长为64800的LDPC码的误码率性能仿真图；

图4是本发明中DVB-S2X标准码长为16200的LDPC码的误码率性能仿真图。

具体实施方式

下面通过附图和实施例，对本发明的技术方法作进一步的描述。

参照图1，本发明的实现步骤如下：

步骤1：设计LLR缓存模块，将输入的对数似然比信息顺序调整后进行串并转换并缓存。

该LLR缓存模块包括对数似然比调整器、串并转换器和缓存器；

1.1)设计对数似然信息调整器，利用该调整器将LDPC码输入译码器的对数似然比信息按如下规则进行顺序调整：

对输入的k个信息位对数似然比信息直接顺序输出，不进行顺序调整；

对输入的n-k个校验位对数似然比信息进行顺序调整，其中n为LDPC码的码长：

将校验位对数似然比信息按顺序分为360个含有q个对数似然比的校验块，第x个校验块表示为Q_x，x＝1，2，…，360，其中q＝(n-k)/360；

对校验块Q_x中第y个对数似然信息进行顺序调整后的位置为k+360×(y-1)+x；

1.2)设计串并转换器，用于将完成顺序调整的1路对数似然比信息转换为并行的360路对数似然比信息；

1.3)设置缓存器，用于将串并转换后的360路对数似然比信息进行缓存。

步骤2：译码初始化。

2.1)设计参数控制模块，用于生成LDPC码的地址参数：

将LDPC码的校验矩阵中前q行的非零元素对应的列位置p与LDPC码的信息位长度k和LDPC码的码长n进行比较，若p≤k，生成的地址参数为其中q＝(n-k)/360，为向下取整运算；若k＜p≤n，生成的地址参数为p-k-1+k/360；

2.2)设计变量节点更新模块，用于完成译码初始化：

按照地址参数控制缓存的360路对数似然比信息输出，使得第一次译码迭代开始前的第i个变量节点传递给第j个校验节点的对数似然比信息L⁽⁰⁾(q_ij)等于第i个变量节点对应的初始对数似然比信息L(P_i)，即L⁽⁰⁾(q_ij)＝L(P_i)。

步骤3：设计译码迭代模块，用于进行第l次译码迭代，l的初始值为1。

译码迭代模块包含参数控制子模块、第一桶形移位子模块、校验节点更新子模块、第二桶形移位子模块、校验节点消息缓存子模块、变量节点和值缓存子模块和变量节点更新子模块。

3.1)对校验节点进行第l次更新：

3.1.1)设计参数控制子模块，用于生成LDPC码校验节点更新中使用的移位参数s_c1、s_c2和s_c3：

首先，将LDPC码的校验矩阵中前q行的非零元素对应的列位置p与LDPC码的信息位长度k和LDPC码的码长n进行比较，若p≤k，则需要进行大小s_c为(p-1)mod360的移位，其q＝(n-k)/360，mod为取模运算；若k＜p≤n，则需要进行大小s_c为0的移位；

其次，对校验节点更新中的各级进行移位，即：

第一级移位参数s_c1为其中为向下取整运算；

第二级移位参数s_c2为

第三级移位参数s_c3为(s_c mod90)mod15。

3.1.2)设计第一桶形移位子模块，按照三个移位参数s_c1、s_c2和s_c3控制第l-1次译码迭代时的360路第i个变量节点传递给第j个校验节点的对数似然比信息L^(l-1)(q_ij)进行移位，该移位采用如下三级流水处理的方式：

第一级移位是将输入的360路对数似然比信息向左进行大小为s_c1×90的循环移位；

第二级移位是将第一级移位后输出的360路对数似然比信息再向左进行大小为s_c2×15的循环移位；

第三级移位是将第二级移位后输出的360路对数似然比信息再向左进行大小为s_c3的循环移位。

3.1.3)设计校验节点更新子模块，用于完成校验节点的第l次更新：

移位之后，用LDPC码中第l-1次译码迭代时第i′个变量节点传递给第j个校验节点的对数似然比信息L^(l-1)(q_i'j)，计算第l次译码迭代时第j个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_ji)：

其中α为修正因子，V_j表示所有与第j个校验节点相连的变量节点的集合，V_j\i表示除第i个变量节点之外所有与第j个校验节点相连的变量节点的集合，i′∈V_j\i表示i′是集合V_j\i中的元素，∏为求积运算，sgn(.)为求符号位运算，min(.)为求最小值运算，|.|为求绝对值运算；

3.2)对变量节点进行第l次更新：

3.2.1)设计参数控制子模块，用于生成LDPC码变量节点更新中使用的移位参数s_v1、s_v2和s_v3：

首先，将LDPC码的校验矩阵中前q行的非零元素对应的列位置p与LDPC码的信息位长度k和LDPC码的码长n进行比较，若p≤k，则需要进行大小s_v为360-(p-1)mod360的移位，其中q＝(n-k)/360，mod为取模运算；若k＜p≤n，则需要进行大小s_v为360的移位；

其次，对变量节点更新中的各级进行移位，即：

第一级移位参数s_v1为其中为向下取整运算；

第二级移位参数s_v2为

第三级移位参数s_v3为(s_v mod90)mod15；

3.2.2)设计第二桶形移位模块，按照三个移位参数s_v1、s_v2和s_v3控制第l次译码迭代时的360路第j个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_ji)进行移位，该移位采用如下三级流水处理的方式：

第一级移位是将输入的360路对数似然比信息向左进行大小为s_v1×90的循环移位；

第二级移位是将第一级移位后输出的360路对数似然比信息再向左进行大小为s_v2×15的循环移位；

第三级移位是将第二级移位后输出的360路对数似然比信息再向左进行大小为s_v3的循环移位；

3.2.3)设计校验节点消息缓存子模块、变量节点和值缓存子模块和变量节点更新子模块，用于完成变量节点的第l次更新：

移位之后，用LDPC码中第i个变量节点对应的初始对数似然比信息L(P_i)和第l次译码迭代时第j′个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_j'i)，计算第l次译码迭代时第i个变量节点传递给第j个校验节点的对数似然比信息L^(l)(q_ij)：

其中C_i表示所有与第i个变量节点相连的校验节点的集合，C_i\j表示除第j个校验节点之外所有与第i个变量节点相连的校验节点的集合，j′∈C_i\j表示j′是集合C_i\j的元素。

步骤4：判断是否达到最大迭代次数。

将设定的最大迭代次数h与译码迭代次数l进行比较，其中h为整数，1≤h≤50：

当译码迭代次数l小于设定的最大迭代次数h时，令l＝l+1，返回步骤(3)，进行下一次译码迭代；

设计硬判决信息计算模块，用于计算硬判决信息：

当译码迭代次数l等于设定的最大迭代次数h时，停止译码迭代，并用LDPC码中第i个变量节点对应的初始对数似然比信息L(P_i)和第h次译码迭代时第j个校验节点传递给第i个变量节点的对数似然比信息L^(h)(r_ji)，计算达到最大迭代次数h时第i个变量节点的硬判决信息L^(h)(q_i)：

步骤5：设计译码判决输出模块，用于进行译码判决并输出译码结果。

对达到最大迭代次数h时第i个变量节点的硬判决信息L^(h)(q_i)进行译码判决，如果L^(h)(q_i)≥0，译码结果判决为0，否则，译码结果判决为1，然后顺序输出译码结果，完成译码。

通过上述步骤1-步骤5设计的译码器如图2所示。

本发明的效果可通过以下仿真结果进一步说明：

1.仿真条件

仿真信道为AWGN信道，调制方式为QPSK，采用归一化最小和算法，修正因子α大小为0.875，译码最高迭代次数h为30。

2.仿真内容与结果

仿真1，对DVB-S2X标准中码长为64800，码率为9/20和11/20的两种LDPC码用MATLAB软件实现的译码仿真结果与用本发明设计的译码器在硬件FPGA上的译码仿真结果进行对比。结果如图3所示。

仿真2，对DVB-S2X标准中码长为16200，码率为7/15和32/45的两种LDPC码用MATLAB软件实现的译码仿真结果与用本发明设计的译码器在硬件FPGA上的译码仿真结果进行对比。结果如图4所示。

从图3和图4的仿真可以看出，本发明设计的LDPC译码器与MATLAB软件上LDPC码译码仿真曲线基本重合。

Claims (3)

1.一种兼容DVB-S2X标准的LDPC译码器设计方法，其包括：

(1)设计LLR缓存模块，用于对低密度奇偶校验码LDPC输入译码器的对数似然比信息按照码长和码率进行顺序调整，并将完成顺序调整的1路对数似然比信息转换为并行的360路对数似然比信息，然后将这360路对数似然比信息进行缓存；

(2)设计参数控制模块，用于生成低密度奇偶校验码LDPC的地址参数；设计变量节点更新模块，用于按照地址参数控制缓存的360路对数似然比信息输出，使得第一次译码迭代开始前的第i个变量节点传递给第j个校验节点的对数似然比信息L⁽⁰⁾(q_ij)等于第i个变量节点对应的初始对数似然比信息L(P_i)，即L⁽⁰⁾(q_ij)＝L(P_i)，完成译码初始化；

(3)设计译码迭代模块，用于进行第l次译码迭代，l的初始值为1：

译码迭代模块包含参数控制子模块、第一桶形移位子模块、校验节点更新子模块、第二桶形移位子模块、校验节点消息缓存子模块、变量节点和值缓存子模块和变量节点更新子模块；

(3a)对校验节点进行第l次更新：

(3a1)设计参数控制子模块，用于生成低密度奇偶校验码LDPC校验节点更新中使用的移位参数s_c1、s_c2和s_c3，设计第一桶形移位子模块用于按照这三个移位参数控制第l-1次译码迭代时的360路第i个变量节点传递给第j个校验节点的对数似然比信息L^(l-1)(q_ij)进行移位：

首先，将LDPC码的校验矩阵中前q行的非零元素对应的列位置p与LDPC码的信息位长度k和LDPC码的码长n进行比较，若p≤k，则需要进行大小s_c为(p-1)mod360的移位，其q＝(n-k)/360，mod为取模运算；若k＜p≤n，则需要进行大小s_c为0的移位；

其次，对校验节点更新中的各级进行移位，即：

第一级移位参数s_c1为其中为向下取整运算；

第二级移位参数s_c2为

第三级移位参数s_c3为(s_cmod90)mod15；

然后，采用如下三级流水处理的方式进行移位：

第一级移位是将输入的360路对数似然比信息向左进行大小为s_c1×90的循环移位；

第二级移位是将第一级移位后输出的360路对数似然比信息再向左进行大小为s_c2×15的循环移位；

第三级移位是将第二级移位后输出的360路对数似然比信息再向左进行大小为s_c3的循环移位；

(3a2)设计校验节点更新子模块，用于移位之后，用低密度奇偶校验码LDPC中第l-1次译码迭代时第i′个变量节点传递给第j个校验节点的对数似然比信息L^(l-1)(q_i'j)，计算第l次译码迭代时第j个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_ji)，完成校验节点的第l次更新：

其中α为修正因子，V_j表示所有与第j个校验节点相连的变量节点的集合，V_j\i表示除第i个变量节点之外所有与第j个校验节点相连的变量节点的集合，i′∈V_j\i表示i′是集合V_j\i中的元素，Π为求积运算，sgn(.)为求符号位运算，min(.)为求最小值运算，|.|为求绝对值运算；

(3b)对变量节点进行第l次更新：

(3b1)设计参数控制子模块，用于生成低密度奇偶校验码LDPC变量节点更新中使用的移位参数s_v1、s_v2和s_v3，设计第二桶形移位模块用于按照这三个移位参数控制第l次译码迭代时的360路第j个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_ji)进行移位：

首先，将LDPC码的校验矩阵中前q行的非零元素对应的列位置p与LDPC码的信息位长度k和LDPC码的码长n进行比较，若p≤k，则需要进行大小s_v为360-(p-1)mod360的移位，其中q＝(n-k)/360，mod为取模运算；若k＜p≤n，则需要进行大小s_v为360的移位；

其次，对变量节点更新中的各级进行移位，即：

第一级移位参数s_v1为其中为向下取整运算；

第二级移位参数s_v2为

第三级移位参数s_v3为(s_vmod90)mod15；

然后，采用如下三级流水处理的方式对数似然比信息L^(l)(r_ji)进行移位：

第一级移位是将输入的360路对数似然比信息向左进行大小为s_v1×90的循环移位；

第二级移位是将第一级移位后输出的360路对数似然比信息再向左进行大小为s_v2×15的循环移位；

第三级移位是将第二级移位后输出的360路对数似然比信息再向左进行大小为s_v3的循环移位；

(3b2)设计校验节点消息缓存子模块、变量节点和值缓存子模块和变量节点更新子模块，用于移位之后，用低密度奇偶校验码LDPC中第i个变量节点对应的初始对数似然比信息L(P_i)和第l次译码迭代时第j′个校验节点传递给第i个变量节点的对数似然比信息L^(l)(r_j'i)，计算第l次译码迭代时第i个变量节点传递给第j个校验节点的对数似然比信息L^(l)(q_ij)，完成变量节点的第l次更新：

其中C_i表示所有与第i个变量节点相连的校验节点的集合，C_i\j表示除第j个校验节点之外所有与第i个变量节点相连的校验节点的集合，j′∈C_i\j表示j′是集合C_i\j的元素；

(4)将设定最大迭代次数h与译码迭代次数l进行比较，其中h为整数，1≤h≤50：

当译码迭代次数l小于设定的最大迭代次数h时，令l＝l+1，返回步骤(3)，进行下一次译码迭代；

设计硬判决信息计算模块，用于计算硬判决信息：

当译码迭代次数l等于设定的最大迭代次数h时，停止译码迭代，并用低密度奇偶校验码LDPC码中第i个变量节点对应的初始对数似然比信息L(P_i)和第h次译码迭代时第j个校验节点传递给第i个变量节点的对数似然比信息L^(h)(r_ji)，计算达到最大迭代次数h时第i个变量节点的硬判决信息L^(h)(q_i)：

(5)设计译码判决输出模块，用于对达到最大迭代次数h时第i个变量节点的硬判决信息L^(h)(q_i)进行译码判决，如果L^(h)(q_i)≥0，译码结果判决为0，否则，译码结果判决为1，然后顺序输出译码结果，完成译码。

2.根据权利要求1中所述的译码器设计方法，其中步骤1)中通过LLR缓存模块，对输入译码器的对数似然比信息进行顺序调整，按如下规则进行：

对输入的k个信息位对数似然比信息直接顺序输出，不进行顺序调整；

对输入的n-k个校验位对数似然比信息进行顺序调整，其中n为LDPC码的码长：

将校验位对数似然比信息按顺序分为360个含有q个对数似然比的校验块Q_x，x＝1，2，…，360，其中q＝(n-k)/360；

对校验块Q_x中第y个对数似然信息进行顺序调整后的位置为k+360×(y-1)+x。

3.根据权利要求1中所述的译码器设计方法，其中步骤2)中通过参数控制模块，生成低密度奇偶校验码LDPC的地址参数，按如下规则进行：

将LDPC码的校验矩阵中前q行的非零元素对应的列位置p与LDPC码的信息位长度k和LDPC码的码长n进行比较，若p≤k，生成的地址参数为其中q＝(n-k)/360，为向下取整运算；若k＜p≤n，生成的地址参数为p-k-1+k/360。