WO2013018636A1 - Display device and method for driving same - Google Patents

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耕平 田中
豪 鎌田
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Abstract

In a liquid crystal display device of the present invention, said liquid crystal display device having a configuration wherein one pixel is divided into a plurality of sub-pixels, power consumption is reduced by reducing amplitude of video signals. In each of the pixel forming sections, a capacitor (Ctr) is provided between a pixel electrode (1011) for bright display and a pixel electrode (1012) for dark display. A selection period is configured of a first charge period and a second charge period. During the first charge period, potential of a source bus line (SL) is applied to the pixel electrode (1011) for bright display. During the second charge period, the potential of the source bus line (SL) is applied to the pixel electrode (1012) for dark display, while the pixel electrode (1011) for bright display is in a floating state.

Description

表示装置およびその駆動方法Display device and driving method thereof
　本発明は、表示装置に関し、詳しくは、視野角特性を改善するために１つの画素が複数の副画素に分割された構成の表示装置およびその駆動方法に関する。 The present invention relates to a display device, and more particularly to a display device having a configuration in which one pixel is divided into a plurality of sub-pixels in order to improve viewing angle characteristics and a driving method thereof.
　従来より、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を備えるアクティブマトリクス型液晶表示装置が知られている。アクティブマトリクス型液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部が含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。 Conventionally, an active matrix liquid crystal display device including a thin film transistor (TFT) as a switching element is known. The display portion of the active matrix liquid crystal display device includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines (scanning signal lines), the plurality of source bus lines, and a plurality of gates. A plurality of pixel forming portions provided corresponding to the intersections with the bus lines are included. These pixel forming portions are arranged in a matrix to constitute a pixel array.
　図３０は、従来の一般的なアクティブマトリクス型液晶表示装置の画素形成部の構成を示す回路図である。図３０に示すように、画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート電極が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース電極が接続された薄膜トランジスタＴ９１と、その薄膜トランジスタＴ９１のドレイン電極に接続された画素電極９２と、上記複数個の画素形成部に共通的に設けられた共通電極（対向電極）ＣＯＭおよび補助容量電極ＣＳと、画素電極９２と共通電極ＣＯＭとによって形成される液晶容量Ｃｌｃと、画素電極９２と補助容量電極ＣＳとによって形成される補助容量Ｃｓｔｇとが含まれている。また、液晶容量Ｃｌｃと補助容量Ｃｓｔｇとによって画素容量が形成されている。そして、薄膜トランジスタＴ９１のゲート電極がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該薄膜トランジスタＴ９１のソース電極がソースバスラインＳＬから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、補助容量Ｃｓｔｇは必ずしも設けられているわけではない。 FIG. 30 is a circuit diagram showing a configuration of a pixel forming portion of a conventional general active matrix type liquid crystal display device. As shown in FIG. 30, the pixel forming portion includes a thin film transistor T91 having a gate electrode connected to a gate bus line GL passing through a corresponding intersection and a source electrode connected to a source bus line SL passing through the intersection. The pixel electrode 92 connected to the drain electrode of the thin film transistor T91, the common electrode (counter electrode) COM and the auxiliary capacitance electrode CS provided in common to the plurality of pixel forming portions, the pixel electrode 92, and the common electrode A liquid crystal capacitor Clc formed by COM and an auxiliary capacitor Cstg formed by the pixel electrode 92 and the auxiliary capacitor electrode CS are included. In addition, a pixel capacitor is formed by the liquid crystal capacitor Clc and the auxiliary capacitor Cstg. Then, based on the video signal that the source electrode of the thin film transistor T91 receives from the source bus line SL when the gate electrode of the thin film transistor T91 receives the active scanning signal from the gate bus line GL, the voltage indicating the pixel value is applied to the pixel capacitor. Retained. Note that the auxiliary capacitor Cstg is not necessarily provided.
　また、視野角特性を改善するために１つの画素が複数（典型的には２個）の副画素に分割された構成の液晶表示装置も知られている（例えば、日本の特開２００６－１３３５７７号公報を参照）。この構成は「マルチ画素構造」などと呼ばれている。マルチ画素構造を持つ液晶表示装置においては、複数の副画素の輝度が互いに異なる輝度となるように液晶の駆動が行われる。図３１は、マルチ画素構造を持つ従来の液晶表示装置における画素形成部の構成例を示す回路図である。図３１に示すように、この液晶表示装置においては、画素形成部ＰＩＸ９は、２個の副画素部（第１副画素部ＰＩＸ９ａおよび第２副画素部ＰＩＸ９ｂ）によって構成されている。双方の副画素部（ＰＩＸ９ａ，ＰＩＸ９ｂ）は、共通の構成要素として、トランジスタ（Ｔ９２，Ｔ９３）と画素電極（Ｅ９１，Ｅ９２）と液晶容量（ＣｌｃＡ，ＣｌｃＢ）と保持容量（ＣｓｔＡ，ＣｓｔＢ）とを備えている。ここで、第２副画素部ＰＩＸ９ｂは、更に、走査信号線ＧＬｉ＋１にゲート電極が接続されるとともに画素電極Ｅ９２にソース電極が接続されたトランジスタＴ９４と、そのトランジスタＴ９４のドレイン電極に接続された容量電極Ｅ９３と、容量電極Ｅ９３と共通電極（補助容量電極）ＣＯＭ９０２とによって形成されるバッファ容量Ｃｄｏｗｎとを備えている。このような構成において、走査信号線ＧＬｉが選択状態にされると、第１副画素部ＰＩＸ９ａ内の画素電極Ｅ９１の電位と第２副画素部ＰＩＸ９ｂ内の画素電極Ｅ９２の電位とが等しくなる。その後、走査信号線ＧＬｉ＋１が選択状態にされると、トランジスタＴ９４がオン状態となる。これにより、画素電極Ｅ９２と容量電極Ｅ９３との間で電荷が移動し、画素電極Ｅ９２の電位が変動する。その結果、画素電極Ｅ９１と画素電極Ｅ９２とは異なる電位となり、第１副画素部ＰＩＸ９ａと第２副画素部ＰＩＸ９ｂとは異なる輝度となる。 Also known is a liquid crystal display device in which one pixel is divided into a plurality of (typically two) sub-pixels in order to improve viewing angle characteristics (for example, Japanese Patent Application Laid-Open No. 2006-133577). Issue no.). This configuration is called “multi-pixel structure” or the like. In a liquid crystal display device having a multi-pixel structure, the liquid crystal is driven so that the luminance values of the plurality of sub-pixels are different from each other. FIG. 31 is a circuit diagram showing a configuration example of a pixel formation portion in a conventional liquid crystal display device having a multi-pixel structure. As shown in FIG. 31, in this liquid crystal display device, the pixel forming portion PIX9 is configured by two subpixel portions (a first subpixel portion PIX9a and a second subpixel portion PIX9b). Both sub-pixel portions (PIX9a, PIX9b) include transistors (T92, T93), pixel electrodes (E91, E92), liquid crystal capacitors (ClcA, ClcB), and storage capacitors (CstA, CstB) as common components. I have. Here, the second sub-pixel portion PIX9b further includes a transistor T94 having a gate electrode connected to the scanning signal line GLi + 1 and a source electrode connected to the pixel electrode E92, and a capacitor connected to the drain electrode of the transistor T94. An electrode E93, and a buffer capacitor Cdown formed by a capacitor electrode E93 and a common electrode (auxiliary capacitor electrode) COM902 are provided. In such a configuration, when the scanning signal line GLi is selected, the potential of the pixel electrode E91 in the first subpixel unit PIX9a is equal to the potential of the pixel electrode E92 in the second subpixel unit PIX9b. Thereafter, when the scanning signal line GLi + 1 is selected, the transistor T94 is turned on. As a result, charges move between the pixel electrode E92 and the capacitor electrode E93, and the potential of the pixel electrode E92 varies. As a result, the pixel electrode E91 and the pixel electrode E92 have different potentials, and the first subpixel unit PIX9a and the second subpixel unit PIX9b have different luminance.
　なお、米国特許第７３５８９４５号明細書には、画素形成部を図３２に示すような構成にした上で、薄膜トランジスタＴ９５と薄膜トランジスタＴ９６とを異なるサイズにして薄膜トランジスタＴ９５と薄膜トランジスタＴ９６との間で充電能力に差を設けることによって２つの副画素の輝度を互いに異なる輝度とする液晶表示装置の発明が開示されている。 In US Pat. No. 7,358,945, the pixel forming portion is configured as shown in FIG. 32, and the thin film transistor T95 and the thin film transistor T96 are made to have different sizes, so that the charging capability between the thin film transistor T95 and the thin film transistor T96 is obtained. An invention of a liquid crystal display device in which the luminance of two subpixels is made different from each other by providing a difference is disclosed.
　ところで、近年、液晶表示装置における表示画像の高精細化の進展が顕著である。高精細化の例としては、テレビ用大型パネルの４Ｋ化（解像度：３８４０×２０４８）が挙げられる。表示画像が高精細化すると、パネルの駆動に伴う消費電力が増大する。パネルの消費電力については、ソースバスラインの充放電に起因する電力が大半を占めている。ソースバスラインの充放電に起因する消費電力は、（ソースバスラインの本数）×（ソースバスラインの配線容量）×（駆動周波数）×（映像信号の振幅の２乗）で求められる。従って、映像信号の振幅を小さくすることによって、パネルの消費電力を効果的に低減することできる。そこで、日本の特開２００９－１０９６００号公報には、画素電極電位を増幅することにより映像信号の振幅の低減を可能にする液晶表示装置の発明が開示されている。この液晶表示装置では、画素形成部を図３３に示すような構成にして次のような駆動が行われる。１水平走査期間の前半の期間には、ゲートバスラインＧＬにオフレベルの電位が与えられた状態で、符号９で示すラインにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ９０２，Ｔ９０３がオン状態となる。その結果、節点９９１には映像信号電位（ソースバスラインＳＬの電位）が与えられ、節点９９２には共通電極ＣＯＭの電位が与えられる。その後、１水平走査期間の後半になると、符号９で示すラインにオフレベルの電位が与えられた状態で、ゲートバスラインＧＬにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ９０１がオン状態となる。その結果、節点９９２に映像信号電位が与えられる。すなわち、節点９９２の電位は共通電極電位から映像信号電位に上昇する。このとき、節点９９１はフローティング状態となっているため、節点９９２の電位の上昇に伴い、容量Ｃ９１を介して節点９９１の電位は上昇する。以上のようにして、より大きな電圧が画素電極－共通電極間に印加される。 By the way, in recent years, progress of high definition display images in liquid crystal display devices is remarkable. As an example of high definition, there is a 4K conversion (resolution: 3840 × 2048) of a large TV panel. When the display image has a higher definition, the power consumption associated with driving the panel increases. As for the power consumption of the panel, most of the power is due to charging / discharging of the source bus line. The power consumption due to charging / discharging of the source bus line is obtained by (number of source bus lines) × (wiring capacity of source bus lines) × (driving frequency) × (square of amplitude of video signal). Therefore, the power consumption of the panel can be effectively reduced by reducing the amplitude of the video signal. Japanese Patent Application Laid-Open No. 2009-109600 discloses a liquid crystal display device that can reduce the amplitude of a video signal by amplifying the pixel electrode potential. In the liquid crystal display device, the pixel forming portion is configured as shown in FIG. 33 and the following driving is performed. In the first half of one horizontal scanning period, an on-level potential is applied to the line indicated by reference numeral 9 while an off-level potential is applied to the gate bus line GL. Accordingly, the thin film transistors T902 and T903 are turned on. As a result, the video signal potential (the potential of the source bus line SL) is applied to the node 991, and the potential of the common electrode COM is applied to the node 992. Thereafter, in the second half of one horizontal scanning period, an on-level potential is applied to the gate bus line GL while an off-level potential is applied to the line indicated by reference numeral 9. Accordingly, the thin film transistor T901 is turned on. As a result, a video signal potential is applied to the node 992. That is, the potential of the node 992 rises from the common electrode potential to the video signal potential. At this time, since the node 991 is in a floating state, the potential of the node 991 increases via the capacitor C91 as the potential of the node 992 increases. As described above, a larger voltage is applied between the pixel electrode and the common electrode.
日本の特開２００６－１３３５７７号公報Japanese Unexamined Patent Publication No. 2006-133777 米国特許第７３５８９４５号明細書US Pat. No. 7,358,945 日本の特開２００９－１０９６００号公報Japanese Unexamined Patent Publication No. 2009-109600
　ところが、日本の特開２００９－１０９６００号公報に開示された発明においては、１水平走査期間の前半の期間に、節点９９２（図３３参照）に共通電極電位が与えられる。すなわち、共通電極電位を用いたプリチャージが行われる。このため、画素電極電位は、映像信号電位と共通電極電位との差に応じて増幅される。しかしながら、共通電極電位は自由に設定できるものではないので、映像信号電位と共通電極電位との差を充分に大きくすることができず、画素電極電位の増幅の程度は充分ではない。また、１つの画素形成部につき液晶容量Ｃｌｃが１つだけ設けられた構成であるので、マルチ画素構造を持つ液晶表示装置に日本の特開２００９－１０９６００号公報に開示された発明を適用することはできない。さらに、１つの画素形成部内に３つの薄膜トランジスタが設けられるので、開口率が小さくなる。 However, in the invention disclosed in Japanese Unexamined Patent Publication No. 2009-109600, a common electrode potential is applied to the node 992 (see FIG. 33) during the first half of one horizontal scanning period. That is, precharge using the common electrode potential is performed. Therefore, the pixel electrode potential is amplified according to the difference between the video signal potential and the common electrode potential. However, since the common electrode potential cannot be set freely, the difference between the video signal potential and the common electrode potential cannot be sufficiently increased, and the degree of amplification of the pixel electrode potential is not sufficient. In addition, since only one liquid crystal capacitor Clc is provided for each pixel formation portion, the invention disclosed in Japanese Unexamined Patent Publication No. 2009-109600 is applied to a liquid crystal display device having a multi-pixel structure. I can't. Further, since three thin film transistors are provided in one pixel formation portion, the aperture ratio is reduced.
　また、図３１に示したマルチ画素構造を持つ液晶表示装置においては、次のような理由により、消費電力が低減されるよう映像信号の振幅を小さくすることはできない。正極性の書き込みが行われるフレームにおいては、トランジスタＴ９４がオン状態になると、保持容量ＣｓｔＢからバッファ容量Ｃｄｏｗｎへと正電荷が移動する。その結果、第２副画素部ＰＩＸ９ｂ内の画素電極Ｅ９２の電位は、第１副画素部ＰＩＸ９ａ内の画素電極Ｅ９１の電位よりも低くなる。負極性の書き込みが行われるフレームにおいては、トランジスタＴ９４がオン状態になると、バッファ容量Ｃｄｏｗｎから保持容量ＣｓｔＢへと正電荷が移動する。その結果、第２副画素部ＰＩＸ９ｂ内の画素電極Ｅ９２の電位は、第１副画素部ＰＩＸ９ａ内の画素電極Ｅ９１の電位よりも高くなる。以上より、正極性の書き込みが行われるフレームおよび負極性の書き込みが行われるフレームの双方において、第２副画素部ＰＩＸ９ｂにおける液晶印加電圧は、第１副画素部ＰＩＸ９ａにおける液晶印加電圧よりも小さくなる。また、第１副画素部ＰＩＸ９ａにおいては、映像信号電位と共通電極電位との差の電圧が液晶に印加される。従って、第２副画素部ＰＩＸ９ｂにおいては、映像信号電位と共通電極電位との差の電圧よりも小さい電圧が液晶に印加される。以上より、消費電力が低減されるよう映像信号の振幅を小さくすることはできない。 Further, in the liquid crystal display device having the multi-pixel structure shown in FIG. 31, the amplitude of the video signal cannot be reduced so as to reduce the power consumption for the following reason. In a frame in which positive writing is performed, when the transistor T94 is turned on, positive charge moves from the storage capacitor CstB to the buffer capacitor Cdown. As a result, the potential of the pixel electrode E92 in the second subpixel unit PIX9b is lower than the potential of the pixel electrode E91 in the first subpixel unit PIX9a. In a frame in which negative polarity writing is performed, when the transistor T94 is turned on, positive charges move from the buffer capacitor Cdown to the storage capacitor CstB. As a result, the potential of the pixel electrode E92 in the second subpixel portion PIX9b is higher than the potential of the pixel electrode E91 in the first subpixel portion PIX9a. As described above, the liquid crystal applied voltage in the second sub-pixel unit PIX9b is smaller than the liquid crystal applied voltage in the first sub-pixel unit PIX9a in both the frame where the positive polarity writing is performed and the frame where the negative polarity writing is performed. . Further, in the first sub-pixel unit PIX9a, a difference voltage between the video signal potential and the common electrode potential is applied to the liquid crystal. Accordingly, in the second sub-pixel unit PIX9b, a voltage smaller than the difference voltage between the video signal potential and the common electrode potential is applied to the liquid crystal. Thus, the amplitude of the video signal cannot be reduced so that power consumption is reduced.
　そこで本発明は、１つの画素が複数の副画素に分割された構成の液晶表示装置において、映像信号の振幅を低減することによる低消費電力化を実現することを目的とする。 Therefore, an object of the present invention is to realize low power consumption by reducing the amplitude of a video signal in a liquid crystal display device in which one pixel is divided into a plurality of sub-pixels.
　本発明の第１の局面は、複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の第１走査信号線と、前記複数本の映像信号線と前記複数本の第１走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置であって、
　前記第１走査信号線と１対１で対応するように設けられた第２走査信号線を更に備え、
　各画素形成部は、
　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
　　前記第１画素電極と前記共通電極とによって形成される第１の表示用容量と、
　　前記第２画素電極と前記共通電極とによって形成される第２の表示用容量と、
　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第１画素電極に第２導通端子が接続された第１スイッチング素子と、
　　前記第２走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第２画素電極に第２導通端子が接続された第２スイッチング素子と
　　電気的に前記第１画素電極と前記第２画素電極との間に形成される第１の結合容量と
を含むことを特徴とする。 According to a first aspect of the present invention, there are a plurality of video signal lines, a plurality of first scanning signal lines intersecting with the plurality of video signal lines, the plurality of video signal lines, and the plurality of first signals. An active matrix display having a plurality of pixel formation portions arranged in a matrix corresponding to intersections with one scanning signal line and a common electrode provided in common to the plurality of pixel formation portions. A device,
A second scanning signal line provided to correspond to the first scanning signal line on a one-to-one basis;
Each pixel forming part
A first pixel electrode and a second pixel electrode to which a potential corresponding to an image to be displayed is to be respectively applied;
A first display capacitor formed by the first pixel electrode and the common electrode;
A second display capacitor formed by the second pixel electrode and the common electrode;
A first switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the first pixel electrode;
A control terminal is connected to the second scanning signal line, a first conduction terminal is connected to the video signal line, and a second switching element having a second conduction terminal connected to the second pixel electrode is electrically connected to the second switching element. And a first coupling capacitor formed between one pixel electrode and the second pixel electrode.
　本発明の第２の局面は、本発明の第１の局面において、
　任意の画素形成部に着目したとき、
　　１画面分の表示が行われる期間である１フレーム期間は、前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間であって第１充電期間および第２充電期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
　　対応する第１走査信号線には、前記第１充電期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記第１充電期間以外の期間には前記第１スイッチング素子をオフ状態にする電位が与えられ、
　　対応する第２走査信号線には、前記第２充電期間には前記第２スイッチング素子をオン状態にする電位が与えられ、前記第２充電期間以外の期間には前記第２スイッチング素子をオフ状態にする電位が与えられることを特徴とする。 According to a second aspect of the present invention, in the first aspect of the present invention,
When focusing on an arbitrary pixel formation part,
One frame period, which is a period during which one screen is displayed, is a period for changing the potentials of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed, and is a first charging period. And a selection period including the second charging period and a non-selection period that is a period other than the selection period,
The corresponding first scanning signal line is supplied with a potential for turning on the first switching element during the first charging period, and the first switching element is turned off during a period other than the first charging period. Is given a potential to
The corresponding second scanning signal line is given a potential for turning on the second switching element during the second charging period, and the second switching element is turned off during a period other than the second charging period. It is characterized in that a potential is applied.
　本発明の第３の局面は、本発明の第１の局面において、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とを含む第１透明電極および前記第１画素電極として機能する部分と電気的に接続された第２透明電極からなる２層の透明電極を更に備え、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とは電気的に分離され、
　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極とによって前記第１の結合容量が形成されていることを特徴とする。 According to a third aspect of the present invention, in the first aspect of the present invention,
2 comprising a first transparent electrode including a portion functioning as the first pixel electrode and a portion functioning as the second pixel electrode, and a second transparent electrode electrically connected to the portion functioning as the first pixel electrode. A layer of transparent electrodes;
The portion functioning as the first pixel electrode and the portion functioning as the second pixel electrode are electrically separated,
The first coupling capacitor is formed by a portion functioning as the second pixel electrode in the first transparent electrode and the second transparent electrode.
　本発明の第４の局面は、本発明の第２の局面において、
　前記第１走査信号線と１対１で対応するように設けられた第１補助容量配線と、
　前記第２走査信号線と１対１で対応するように設けられた第２補助容量配線と
を更に備え、
　各画素形成部は、
　　電気的に前記第１画素電極と前記第１補助容量配線との間に形成される第１の補助容量と、
　　電気的に前記第２画素電極と前記第２補助容量配線との間に形成される第２の補助容量と
を更に含むことを特徴とする。 According to a fourth aspect of the present invention, in the second aspect of the present invention,
A first auxiliary capacitance line provided to correspond to the first scanning signal line on a one-to-one basis;
A second auxiliary capacitance line provided to correspond to the second scanning signal line on a one-to-one basis;
Each pixel forming part
A first auxiliary capacitor electrically formed between the first pixel electrode and the first auxiliary capacitor line;
It further includes a second auxiliary capacitor electrically formed between the second pixel electrode and the second auxiliary capacitor line.
　本発明の第５の局面は、本発明の第４の局面において、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とを含む第１透明電極および前記第１画素電極として機能する部分と電気的に接続された第１電極部を含む第２透明電極からなる２層の透明電極を更に備え、
　前記第２透明電極は、前記第１補助容量配線として機能する第２電極部と前記第２補助容量配線として機能する第３電極部とを更に含み、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とは電気的に分離され、
　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極のうちの前記第１電極部とによって前記第１の結合容量が形成され、
　前記第１透明電極のうち前記第１画素電極として機能する部分と前記第２透明電極のうちの前記第２電極部とによって前記第１の補助容量が形成され、
　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極のうちの前記第３電極部とによって前記第２の補助容量が形成されていることを特徴とする。 According to a fifth aspect of the present invention, in the fourth aspect of the present invention,
A first transparent electrode including a portion that functions as the first pixel electrode and a portion that functions as the second pixel electrode; and a first electrode portion that is electrically connected to the portion that functions as the first pixel electrode. It further comprises a two-layer transparent electrode composed of two transparent electrodes,
The second transparent electrode further includes a second electrode portion functioning as the first auxiliary capacitance wiring and a third electrode portion functioning as the second auxiliary capacitance wiring,
The portion functioning as the first pixel electrode and the portion functioning as the second pixel electrode are electrically separated,
The first coupling capacitance is formed by a portion functioning as the second pixel electrode of the first transparent electrode and the first electrode portion of the second transparent electrode,
The first auxiliary capacitance is formed by a portion functioning as the first pixel electrode of the first transparent electrode and the second electrode portion of the second transparent electrode,
The second auxiliary capacitor is formed by a portion functioning as the second pixel electrode in the first transparent electrode and the third electrode portion in the second transparent electrode.
　本発明の第６の局面は、本発明の第４の局面において、
　前記第１充電期間から前記第２充電期間に切り替わる際および前記第２充電期間から前記非選択期間に切り替わる際に前記第１画素電極に生じる電位の変化と前記第２充電期間から前記非選択期間に切り替わる際に前記第２画素電極に生じる電位の変化とが等しくなるように、前記第１の補助容量の容量値と前記第２の補助容量の容量値とが設定されていることを特徴とする。 A sixth aspect of the present invention is the fourth aspect of the present invention,
Changes in the potential generated in the first pixel electrode when switching from the first charging period to the second charging period and when switching from the second charging period to the non-selection period, and from the second charging period to the non-selection period The capacitance value of the first auxiliary capacitor and the capacitance value of the second auxiliary capacitor are set so that the change in potential generated in the second pixel electrode when switching to the same is made. To do.
　本発明の第７の局面は、本発明の第２の局面において、
　各画素形成部は、
　　前記第１画素電極と前記第１走査信号線との間に形成される第１の寄生容量と、
　　前記第２画素電極と前記第２走査信号線との間に形成される第２の寄生容量と
を更に含み、
　前記第１充電期間から前記第２充電期間に切り替わる際および前記第２充電期間から前記非選択期間に切り替わる際に前記第１画素電極に生じる電位の変化と前記第２充電期間から前記非選択期間に切り替わる際に前記第２画素電極に生じる電位の変化とが等しくなるように、前記第１の寄生容量の容量値と前記第２の寄生容量の容量値とが設定されていることを特徴とする。 According to a seventh aspect of the present invention, in the second aspect of the present invention,
Each pixel forming part
A first parasitic capacitance formed between the first pixel electrode and the first scanning signal line;
A second parasitic capacitance formed between the second pixel electrode and the second scanning signal line;
Changes in the potential generated in the first pixel electrode when switching from the first charging period to the second charging period and when switching from the second charging period to the non-selection period, and from the second charging period to the non-selection period The capacitance value of the first parasitic capacitance and the capacitance value of the second parasitic capacitance are set so that a change in potential generated in the second pixel electrode when switching to the same is made. To do.
　本発明の第８の局面は、本発明の第２の局面において、
　前記第１走査信号線と１対１で対応するように設けられた第１補助容量配線と、
　前記第２走査信号線と１対１で対応するように設けられた第２補助容量配線と
を更に備え、
　各画素形成部は、
　　電気的に前記第１画素電極と前記第１補助容量配線との間に形成される第１の補助容量と、
　　電気的に前記第２画素電極と前記第２補助容量配線との間に形成される第２の補助容量と、
　　前記第１画素電極と前記第１走査信号線との間に形成される第１の寄生容量と、
　　前記第２画素電極と前記第２走査信号線との間に形成される第２の寄生容量と
を更に含み、
　前記第１充電期間から前記第２充電期間に切り替わる際および前記第２充電期間から前記非選択期間に切り替わる際に前記第１画素電極に生じる電位の変化と前記第２充電期間から前記非選択期間に切り替わる際に前記第２画素電極に生じる電位の変化とが等しくなるように、前記第１の補助容量の容量値と前記第２の補助容量の容量値と前記第１の寄生容量の容量値と前記第２の寄生容量の容量値とが設定されていることを特徴とする。 According to an eighth aspect of the present invention, in the second aspect of the present invention,
A first auxiliary capacitance line provided to correspond to the first scanning signal line on a one-to-one basis;
A second auxiliary capacitance line provided to correspond to the second scanning signal line on a one-to-one basis;
Each pixel forming part
A first auxiliary capacitor electrically formed between the first pixel electrode and the first auxiliary capacitor line;
A second storage capacitor electrically formed between the second pixel electrode and the second storage capacitor line;
A first parasitic capacitance formed between the first pixel electrode and the first scanning signal line;
A second parasitic capacitance formed between the second pixel electrode and the second scanning signal line;
Changes in the potential generated in the first pixel electrode when switching from the first charging period to the second charging period and when switching from the second charging period to the non-selection period, and from the second charging period to the non-selection period The capacitance value of the first auxiliary capacitance, the capacitance value of the second auxiliary capacitance, and the capacitance value of the first parasitic capacitance so that the change in potential generated in the second pixel electrode when switching to And a capacitance value of the second parasitic capacitance are set.
　本発明の第９の局面は、本発明の第２の局面において、
　各画素形成部は、
　　表示すべき画像に応じた電位が与えられるべき第３画素電極と、
　　前記第３画素電極と前記共通電極とによって形成される第３の表示用容量と、
　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第３画素電極に第２導通端子が接続された第３スイッチング素子と、
　　電気的に前記第３画素電極と前記第２画素電極との間に形成される第２の結合容量とを含み、
　前記第１の結合容量の容量値と前記第２の結合容量の容量値とが異なる値に設定されていることを特徴とする。 According to a ninth aspect of the present invention, in the second aspect of the present invention,
Each pixel forming part
A third pixel electrode to be supplied with a potential corresponding to an image to be displayed;
A third display capacitor formed by the third pixel electrode and the common electrode;
A third switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the third pixel electrode;
A second coupling capacitor electrically formed between the third pixel electrode and the second pixel electrode;
The capacitance value of the first coupling capacitor and the capacitance value of the second coupling capacitor are set to different values.
　本発明の第１０の局面は、本発明の第９の局面において、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とを含む第１透明電極および前記第２画素電極として機能する部分と電気的に接続された第２透明電極からなる２層の透明電極を更に備え、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とは互いに電気的に分離され、
　前記第１透明電極のうち前記第１画素電極として機能する部分と前記第２透明電極とによって前記第１の結合容量が形成され、
　前記第１透明電極のうち前記第３画素電極として機能する部分と前記第２透明電極とによって前記第２の結合容量が形成されていることを特徴とする。 According to a tenth aspect of the present invention, in a ninth aspect of the present invention,
A first transparent electrode including a portion functioning as the first pixel electrode, a portion functioning as the second pixel electrode, and a portion functioning as the third pixel electrode, and a portion functioning as the second pixel electrode electrically It further comprises a two-layer transparent electrode consisting of connected second transparent electrodes,
The portion functioning as the first pixel electrode, the portion functioning as the second pixel electrode, and the portion functioning as the third pixel electrode are electrically separated from each other,
The first coupling capacitor is formed by the portion of the first transparent electrode that functions as the first pixel electrode and the second transparent electrode,
The second coupling capacitance is formed by a portion functioning as the third pixel electrode in the first transparent electrode and the second transparent electrode.
　本発明の第１１の局面は、本発明の第２の局面において、
　各画素形成部は、
　　表示すべき画像に応じた電位が与えられるべき第３画素電極と、
　　前記第３画素電極と前記共通電極とによって形成される第３の表示用容量と、
　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第３画素電極に第２導通端子が接続された第３スイッチング素子と、
　　前記第１の結合容量とは直列に接続され、電気的に前記第１画素電極と前記第２画素電極との間に形成される第２の結合容量とを含むことを特徴とする。 An eleventh aspect of the present invention is the second aspect of the present invention,
Each pixel forming part
A third pixel electrode to be supplied with a potential corresponding to an image to be displayed;
A third display capacitor formed by the third pixel electrode and the common electrode;
A third switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the third pixel electrode;
The first coupling capacitor is connected in series and includes a second coupling capacitor electrically formed between the first pixel electrode and the second pixel electrode.
　本発明の第１２の局面は、本発明の第１１の局面において、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とを含む第１透明電極および前記第１画素電極として機能する部分と電気的に接続された第２透明電極からなる２層の透明電極を更に備え、
　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とは互いに電気的に分離され、
　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極とによって前記第１の結合容量が形成され、
　前記第１透明電極のうち前記第３画素電極として機能する部分と前記第２透明電極とによって前記第２の結合容量が形成されていることを特徴とする。 A twelfth aspect of the present invention is the eleventh aspect of the present invention,
A first transparent electrode including a portion functioning as the first pixel electrode, a portion functioning as the second pixel electrode, and a portion functioning as the third pixel electrode, and a portion functioning as the first pixel electrode electrically It further comprises a two-layer transparent electrode consisting of connected second transparent electrodes,
The portion functioning as the first pixel electrode, the portion functioning as the second pixel electrode, and the portion functioning as the third pixel electrode are electrically separated from each other,
The first coupling capacitance is formed by a portion functioning as the second pixel electrode in the first transparent electrode and the second transparent electrode,
The second coupling capacitance is formed by a portion functioning as the third pixel electrode in the first transparent electrode and the second transparent electrode.
　本発明の第１３の局面は、本発明の第１の局面において、
　１画面分の表示が行われる期間である１フレーム期間のうちの前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間のことを選択期間と定義し、前記第１スイッチング素子をオン状態にするために前記第１走査信号線に与えられる電位を第１のオン電位と定義し、前記第２スイッチング素子をオン状態にするために前記第２走査信号線に与えられる電位を第２のオン電位と定義し、各選択期間に前記第１走査信号線に前記第１のオン電位が与えられている期間を第１のオン期間と定義し、各選択期間に前記第２走査信号線に前記第２のオン電位が与えられている期間を第２のオン期間と定義したとき、前記第１のオン電位と前記第２のオン電位とが異なっている、または、前記第１のオン期間の長さと前記第２のオン期間の長さとが異なっていることを特徴とする。 According to a thirteenth aspect of the present invention, in the first aspect of the present invention,
A period for changing the potentials of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed in one frame period which is a period during which one screen is displayed is a selection period. A potential applied to the first scanning signal line to turn on the first switching element is defined as a first on-potential, and the second switching element is turned on to turn on the second switching element. A potential applied to the scanning signal line is defined as a second on potential, a period in which the first on potential is applied to the first scanning signal line in each selection period is defined as a first on period, When a period in which the second on potential is applied to the second scanning signal line in each selection period is defined as a second on period, the first on potential is different from the second on potential. Or the first on-period Characterized in that the length of the length and the second on-period are different.
　本発明の第１４の局面は、本発明の第１の局面において、
　第１駆動モードおよび第２駆動モードからなる２つの駆動モードを切り替えるための駆動モード制御部を更に有し、
　任意の画素形成部に着目したとき、
　　１画面分の表示が行われる期間である１フレーム期間は、前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間であって第１充電期間および第２充電期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
　　前記第１駆動モードが選択されているときには、
　　　対応する第１走査信号線には、前記第１充電期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記第１充電期間以外の期間には前記第１スイッチング素子をオフ状態にする電位が与えられ、
　　　対応する第２走査信号線には、前記第２充電期間には前記第２スイッチング素子をオン状態にする電位が与えられ、前記第２充電期間以外の期間には前記第２スイッチング素子をオフ状態にする電位が与えられ、
　　前記第２駆動モードが選択されているときには、
　　　対応する第１走査信号線には、前記選択期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記非選択期間には前記第１スイッチング素子をオフ状態にする電位が与えられ、
　　　対応する第２走査信号線には、前記選択期間には前記第２スイッチング素子をオン状態にする電位が与えられ、前記非選択期間には前記第２スイッチング素子をオフ状態にする電位が与えられることを特徴とする。 In a fourteenth aspect of the present invention, in the first aspect of the present invention,
A drive mode control unit for switching between two drive modes including the first drive mode and the second drive mode;
When focusing on an arbitrary pixel formation part,
One frame period, which is a period during which one screen is displayed, is a period for changing the potentials of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed, and is a first charging period. And a selection period including the second charging period and a non-selection period that is a period other than the selection period,
When the first drive mode is selected,
The corresponding first scanning signal line is supplied with a potential for turning on the first switching element during the first charging period, and the first switching element is turned off during a period other than the first charging period. Is given a potential to
The corresponding second scanning signal line is given a potential for turning on the second switching element during the second charging period, and the second switching element is turned off during a period other than the second charging period. Is given a potential to
When the second drive mode is selected,
The corresponding first scanning signal line is given a potential for turning on the first switching element during the selection period, and given a potential for turning off the first switching element during the non-selection period. ,
The corresponding second scanning signal line is given a potential for turning on the second switching element during the selection period, and given a potential for turning off the second switching element during the non-selection period. It is characterized by that.
　本発明の第１５の局面は、本発明の第２の局面において、
　前記複数個の画素形成部は、複数の色用の画素形成部からなり、
　前記複数の色用の画素形成部のうち少なくとも１つの色用の画素形成部については、それ以外の色用の画素形成部とは前記第１の結合容量の容量値が異なっていることを特徴とする。 According to a fifteenth aspect of the present invention, in the second aspect of the present invention,
The plurality of pixel forming portions includes a plurality of color pixel forming portions,
Among the plurality of color pixel formation portions, at least one color pixel formation portion has a capacitance value of the first coupling capacitance different from that of the other color pixel formation portions. And
　本発明の第１６の局面は、複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の第１走査信号線と、表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極を有し前記複数本の映像信号線と前記複数本の第１走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置の駆動方法であって、
　各画素形成部に関し、
　　１画面分の表示が行われる期間である１フレーム期間毎に前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させる画素電極電位変化ステップと、
　　前記第１画素電極および前記第２画素電極の電位を維持する画素電極電位維持ステップと
を含み、
　前記表示装置は、前記第１走査信号線と１対１で対応するように設けられた第２走査信号線を備え、
　各画素形成部は、
　　前記第１画素電極と前記共通電極とによって形成される第１の表示用容量と、
　　前記第２画素電極と前記共通電極とによって形成される第２の表示用容量と、
　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第１画素電極に第２導通端子が接続された第１スイッチング素子と、
　　前記第２走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第２画素電極に第２導通端子が接続された第２スイッチング素子と、
　　電気的に前記第１画素電極と前記第２画素電極との間に形成される第１の結合容量と
を含み、
　任意の画素形成部に着目したとき、
　　前記画素電極電位変化ステップは、
　　　対応する第２走査信号線に前記第２スイッチング素子をオフ状態にする電位を与えた状態で、対応する第１走査信号線に前記第１スイッチング素子をオン状態にする電位を与える第１ステップと、
　　　対応する第１走査信号線に前記第１スイッチング素子をオフ状態にする電位を与えた状態で、対応する第２走査信号線に前記第２スイッチング素子をオン状態にする電位を与える第２ステップと
を含み、
　　前記画素電極維持ステップでは、対応する第１走査信号線には前記第１スイッチング素子をオフ状態にする電位が与えられ、対応する第２走査信号線には前記第２スイッチング素子をオフ状態にする電位が与えられることを特徴とする。 According to a sixteenth aspect of the present invention, a plurality of video signal lines, a plurality of first scanning signal lines intersecting with the plurality of video signal lines, and a potential corresponding to an image to be displayed should be given, respectively. A plurality of pixel forming portions each having a first pixel electrode and a second pixel electrode and arranged in a matrix corresponding to intersections of the plurality of video signal lines and the plurality of first scanning signal lines; A driving method of an active matrix display device having a common electrode provided in common to the plurality of pixel formation portions,
Regarding each pixel formation part,
A pixel electrode potential changing step for changing the potential of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed every frame period, which is a period during which one screen is displayed;
A pixel electrode potential maintaining step of maintaining a potential of the first pixel electrode and the second pixel electrode,
The display device includes a second scanning signal line provided to correspond to the first scanning signal line on a one-to-one basis,
Each pixel forming part
A first display capacitor formed by the first pixel electrode and the common electrode;
A second display capacitor formed by the second pixel electrode and the common electrode;
A first switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the first pixel electrode;
A second switching element having a control terminal connected to the second scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the second pixel electrode;
A first coupling capacitor electrically formed between the first pixel electrode and the second pixel electrode;
When focusing on an arbitrary pixel formation part,
The pixel electrode potential changing step includes:
A first step of applying a potential for turning on the first switching element to a corresponding first scanning signal line in a state where a potential for turning off the second switching element is applied to the corresponding second scanning signal line; ,
A second step of applying a potential for turning on the second switching element to a corresponding second scanning signal line in a state where a potential for turning off the first switching element is applied to the corresponding first scanning signal line; Including
In the pixel electrode maintaining step, a potential for turning off the first switching element is applied to the corresponding first scanning signal line, and the second switching element is turned off to the corresponding second scanning signal line. A potential is applied.
　本発明の第１の局面によれば、各画素形成部には第１画素電極および第２画素電極が含まれ、第１画素電極に対応して設けられている第１スイッチング素子と第２画素電極に対応して設けられている第２スイッチング素子とは互いに異なる走査信号線に接続されている。このため、第１画素電極と第２画素電極とに互い異なるタイミングで映像信号電位を与えることが可能となる。また、第１画素電極－第２画素電極間には容量（第１の結合容量）が形成されている。このため、一方の画素電極における電位の変化の影響を他方の画素電極の電位に及ぼすことが可能となる。以上より、比較的簡易な構成で、選択期間終了時点に２つの画素電極間に電位差を生じさせて視野角特性を向上させることが可能となる。 According to the first aspect of the present invention, each pixel forming portion includes a first pixel electrode and a second pixel electrode, and a first switching element and a second pixel provided corresponding to the first pixel electrode. The second switching elements provided corresponding to the electrodes are connected to different scanning signal lines. For this reason, the video signal potential can be applied to the first pixel electrode and the second pixel electrode at different timings. In addition, a capacitor (first coupling capacitor) is formed between the first pixel electrode and the second pixel electrode. For this reason, it is possible to influence the potential change of one pixel electrode on the potential of the other pixel electrode. From the above, it is possible to improve the viewing angle characteristics by generating a potential difference between the two pixel electrodes at the end of the selection period with a relatively simple configuration.
　本発明の第２の局面によれば、第１画素電極および第２画素電極の電位を表示画像に応じて変化させるための選択期間は、第１充電期間と第２充電期間とからなっている。第１充電期間には第１画素電極の電位が映像信号電位に等しくされ、第２充電期間には第２画素電極の電位が映像信号電位に等しくされる。ここで、第１画素電極－第２画素電極間には容量（第１の結合容量）が形成されていて、かつ、第２充電期間には第１画素電極はフローティング状態となる。このため、第２充電期間には、第２画素電極の電位の変化に伴って第１画素電極の電位が増幅される。このようにして、マルチ画素構造（１つの画素が複数の副画素に分割された構成）を持つ表示装置において、選択期間終了時点には、第２画素電極の電位は映像信号電位に等しくなり、（正極性の書き込みが行われるときには）第１画素電極の電位は映像信号電位よりも高くなる。このため、映像信号の振幅を従来よりも小さくしても、第１画素電極に従来と同様の電位を与えることが可能となる。これにより、マルチ画素構造を持つ表示装置において、映像信号の振幅を低減することによる低消費電力化が実現される。また、比較的簡易な構成であるため、大型パネルのみならず中小型パネルにも比較的容易に適用することができる。 According to the second aspect of the present invention, the selection period for changing the potentials of the first pixel electrode and the second pixel electrode according to the display image includes a first charging period and a second charging period. . In the first charging period, the potential of the first pixel electrode is made equal to the video signal potential, and in the second charging period, the potential of the second pixel electrode is made equal to the video signal potential. Here, a capacitor (first coupling capacitor) is formed between the first pixel electrode and the second pixel electrode, and the first pixel electrode is in a floating state during the second charging period. For this reason, in the second charging period, the potential of the first pixel electrode is amplified with a change in the potential of the second pixel electrode. Thus, in a display device having a multi-pixel structure (a configuration in which one pixel is divided into a plurality of sub-pixels), at the end of the selection period, the potential of the second pixel electrode becomes equal to the video signal potential, The potential of the first pixel electrode becomes higher than the video signal potential (when positive writing is performed). For this reason, even if the amplitude of the video signal is made smaller than before, it is possible to apply the same potential to the first pixel electrode as before. Thereby, in a display device having a multi-pixel structure, low power consumption can be realized by reducing the amplitude of the video signal. Moreover, since it is a comparatively simple structure, it can be applied to not only large panels but also medium and small panels relatively easily.
　本発明の第３の局面によれば、２層の透明電極によって第１の結合容量が形成されるので（図７参照）、開口率を向上させることができ、かつ、開口率に影響を及ぼすことなく第１の結合容量を設定することができる。 According to the third aspect of the present invention, since the first coupling capacitance is formed by the two layers of transparent electrodes (see FIG. 7), the aperture ratio can be improved and the aperture ratio is affected. The first coupling capacitance can be set without any problem.
　本発明の第４の局面によれば、マルチ画素構造を持つ表示装置において、比較的明るい表示（以下、「明表示」という。）が行われる画素および比較的暗い表示（以下、「暗表示」という。）が行われる画素のそれぞれに補助容量が設けられる（図１１参照）。このため、双方の画素における補助容量の容量値に調整を施すことによって、明表示用の画素および暗表示用の画素の双方で正負の極性間での画素容量への印加電圧の偏りの発生を抑制することが可能となる。 According to the fourth aspect of the present invention, in a display device having a multi-pixel structure, pixels that perform relatively bright display (hereinafter referred to as “bright display”) and relatively dark display (hereinafter referred to as “dark display”). A supplementary capacitor is provided for each of the pixels in which the operation is performed (see FIG. 11). For this reason, by adjusting the capacitance value of the auxiliary capacitor in both pixels, it is possible to generate a bias in the applied voltage to the pixel capacitor between the positive and negative polarities in both the bright display pixel and the dark display pixel. It becomes possible to suppress.
　本発明の第５の局面によれば、２層の透明電極によって第１の結合容量や第１の補助容量や第２の補助容量が形成されるので（図１３参照）、開口率を向上させることができ、かつ、開口率に影響を及ぼすことなく第１の結合容量，第１の補助容量，および第２の補助容量を設定することができる。 According to the fifth aspect of the present invention, since the first coupling capacitance, the first auxiliary capacitance, and the second auxiliary capacitance are formed by the two layers of transparent electrodes (see FIG. 13), the aperture ratio is improved. In addition, the first coupling capacitance, the first auxiliary capacitance, and the second auxiliary capacitance can be set without affecting the aperture ratio.
　本発明の第６の局面によれば、明表示用の画素におけるフィードスルー電圧の大きさと暗表示用の画素におけるフィードスルー電圧の大きさとが等しくなる。このため、明表示用の画素および暗表示用の画素の双方で正負の極性間での画素容量への印加電圧の偏りの発生が抑制され、画面への焼き付きの発生などが抑制される。 According to the sixth aspect of the present invention, the magnitude of the feedthrough voltage in the pixel for bright display is equal to the magnitude of the feedthrough voltage in the pixel for dark display. For this reason, the occurrence of bias in the applied voltage to the pixel capacitance between the positive and negative polarities is suppressed in both the bright display pixel and the dark display pixel, and the occurrence of image sticking to the screen is suppressed.
　本発明の第７の局面によれば、マルチ画素構造を持つ表示装置において、明表示用の画素および暗表示用の画素のそれぞれに画素電極－走査信号線間に形成される寄生容量が設けられる（図１４参照）。また、それらの寄生容量の容量値は、明表示用の画素におけるフィードスルー電圧の大きさと暗表示用の画素におけるフィードスルー電圧の大きさとが等しくなるように設定される。このため、明表示用の画素および暗表示用の画素の双方で正負の極性間での画素容量への印加電圧の偏りの発生が抑制され、画面への焼き付きの発生などが抑制される。 According to the seventh aspect of the present invention, in the display device having a multi-pixel structure, each of the bright display pixel and the dark display pixel is provided with the parasitic capacitance formed between the pixel electrode and the scanning signal line. (See FIG. 14). The capacitance values of the parasitic capacitances are set so that the magnitude of the feedthrough voltage in the bright display pixel is equal to the magnitude of the feedthrough voltage in the dark display pixel. For this reason, the occurrence of bias in the applied voltage to the pixel capacitance between the positive and negative polarities is suppressed in both the bright display pixel and the dark display pixel, and the occurrence of image sticking to the screen is suppressed.
　本発明の第８の局面によれば、マルチ画素構造を持つ表示装置において、明表示用の画素および暗表示用の画素のそれぞれに補助容量と画素電極－走査信号線間に形成される寄生容量とが設けられる（図１７参照）。また、それらの容量の容量値は、明表示用の画素におけるフィードスルー電圧の大きさと暗表示用の画素におけるフィードスルー電圧の大きさとが等しくなるように設定される。このため、明表示用の画素および暗表示用の画素の双方で正負の極性間での画素容量への印加電圧の偏りの発生が抑制され、画面への焼き付きの発生などが抑制される。 According to the eighth aspect of the present invention, in the display device having a multi-pixel structure, the parasitic capacitance formed between the auxiliary capacitance and the pixel electrode-scanning signal line in each of the bright display pixel and the dark display pixel. Are provided (see FIG. 17). The capacitance values of these capacitors are set such that the magnitude of the feedthrough voltage in the bright display pixel is equal to the magnitude of the feedthrough voltage in the dark display pixel. For this reason, the occurrence of bias in the applied voltage to the pixel capacitance between the positive and negative polarities is suppressed in both the bright display pixel and the dark display pixel, and the occurrence of image sticking to the screen is suppressed.
　本発明の第９の局面によれば、各画素形成部には第１画素電極，第２画素電極，および第３画素電極が含まれ、それら画素電極の電位を表示画像に応じて変化させるための選択期間は、第１充電期間と第２充電期間とからなっている。第１充電期間には第１画素電極の電位および第３画素電極の電位が映像信号電位に等しくされ、第２充電期間には第２画素電極の電位が映像信号電位に等しくされる。ここで、第１画素電極－第２画素電極間および第３画素電極－第２画素電極間には容量（第１の結合容量および第２の結合容量）が形成されていて、かつ、第２充電期間には第１画素電極および第３画素電極はフローティング状態となる。このため、第２充電期間には、第２画素電極の電位の変化に伴って第１画素電極の電位および第３画素電極の電位が増幅される。このようにして、選択期間終了時点には、第２画素電極の電位は映像信号電位に等しくなり、（正極性の書き込みが行われるときには）第１画素電極の電位および第３画素電極の電位は映像信号電位よりも高くなる。このため、映像信号の振幅を従来よりも小さくしても、第１画素電極および第３画素電極に従来と同様の電位を与えることが可能となる。また、第１の結合容量の容量値と第２の結合容量の容量値とは異なる値に設定されている。従って、選択期間終了時点には、第１画素電極の電位，第２画素電極の電位，および第３画素電極の電位は互いに異なる値となる。以上より、従来よりも消費電力を低減しつつ、より高い精度で視野角特性を向上させることが可能となる。 According to the ninth aspect of the present invention, each pixel forming portion includes a first pixel electrode, a second pixel electrode, and a third pixel electrode, and the potential of these pixel electrodes is changed in accordance with the display image. The selection period includes a first charging period and a second charging period. In the first charging period, the potential of the first pixel electrode and the potential of the third pixel electrode are made equal to the video signal potential, and in the second charging period, the potential of the second pixel electrode is made equal to the video signal potential. Here, capacitances (first coupling capacitance and second coupling capacitance) are formed between the first pixel electrode and the second pixel electrode, and between the third pixel electrode and the second pixel electrode, and the second During the charging period, the first pixel electrode and the third pixel electrode are in a floating state. For this reason, in the second charging period, the potential of the first pixel electrode and the potential of the third pixel electrode are amplified in accordance with the change in the potential of the second pixel electrode. Thus, at the end of the selection period, the potential of the second pixel electrode becomes equal to the video signal potential, and (when positive writing is performed) the potential of the first pixel electrode and the potential of the third pixel electrode are It becomes higher than the video signal potential. For this reason, even if the amplitude of the video signal is made smaller than before, it is possible to apply the same potential to the first pixel electrode and the third pixel electrode as before. Further, the capacitance value of the first coupling capacitor and the capacitance value of the second coupling capacitor are set to different values. Accordingly, at the end of the selection period, the potential of the first pixel electrode, the potential of the second pixel electrode, and the potential of the third pixel electrode are different from each other. As described above, it is possible to improve the viewing angle characteristics with higher accuracy while reducing the power consumption as compared with the prior art.
　本発明の第１０の局面によれば、２層の透明電極によって第１の結合容量や第２の結合容量が形成されるので（図２１参照）、開口率を向上させることができ、かつ、開口率に影響を及ぼすことなく第１の結合容量および第２の結合容量を設定することができる。 According to the tenth aspect of the present invention, since the first coupling capacitance and the second coupling capacitance are formed by the two layers of transparent electrodes (see FIG. 21), the aperture ratio can be improved, and The first coupling capacitance and the second coupling capacitance can be set without affecting the aperture ratio.
　本発明の第１１の局面によれば、本発明の第９の局面と同様、従来よりも消費電力を低減しつつ、より高い精度で視野角特性を向上させることが可能となる。 According to the eleventh aspect of the present invention, similarly to the ninth aspect of the present invention, it is possible to improve the viewing angle characteristics with higher accuracy while reducing the power consumption as compared with the prior art.
　本発明の第１２の局面によれば、２層の透明電極によって第１の結合容量や第２の結合容量が形成されるので（図２４参照）、開口率を向上させることができ、かつ、開口率に影響を及ぼすことなく第１の結合容量および第２の結合容量を設定することができる。 According to the twelfth aspect of the present invention, since the first coupling capacitance and the second coupling capacitance are formed by the two layers of transparent electrodes (see FIG. 24), the aperture ratio can be improved, and The first coupling capacitance and the second coupling capacitance can be set without affecting the aperture ratio.
　本発明の第１３の局面によれば、マルチ画素構造を持つ表示装置において、例えば明表示用の画素について充分な長さの充電時間を確保することにより、充電不足に起因する表示品位の低下を抑制しつつ視野角特性を向上することが可能となる。 According to the thirteenth aspect of the present invention, in a display device having a multi-pixel structure, for example, by securing a sufficiently long charging time for pixels for bright display, the display quality is reduced due to insufficient charging. The viewing angle characteristics can be improved while suppressing.
　本発明の第１４の局面によれば、駆動モードを適宜切り替えることによって、視野角特性向上の効果も得られるし、また、高速駆動の際の充電不足に起因する表示品位の低下を抑制するという効果も得られる。 According to the fourteenth aspect of the present invention, an effect of improving the viewing angle characteristic can be obtained by appropriately switching the driving mode, and the deterioration of display quality due to insufficient charging at the time of high-speed driving is suppressed. An effect is also obtained.
　本発明の第１５の局面によれば、第２充電期間における第１画素電極の電位の増幅の程度を色毎に異なる大きさとすることができる。これにより、より細かく視野角特性を調整することが可能となる。 According to the fifteenth aspect of the present invention, the degree of amplification of the potential of the first pixel electrode in the second charging period can be different for each color. This makes it possible to adjust the viewing angle characteristics more finely.
　本発明の第１６の局面によれば、本発明の第１の局面と同様の効果を表示装置の駆動方法において奏することができる。 According to the sixteenth aspect of the present invention, the same effect as that of the first aspect of the present invention can be achieved in the display device driving method.
本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置における画素形成部（１つの画素を形成する部分）の構成を示す等価回路図である。FIG. 2 is an equivalent circuit diagram illustrating a configuration of a pixel formation portion (a portion for forming one pixel) in the active matrix liquid crystal display device according to the first embodiment of the present invention. 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。In the said 1st Embodiment, it is a block diagram which shows the whole structure of a liquid crystal display device. 上記第１の実施形態における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the said 1st Embodiment. 上記第１の実施形態において、画素形成部近傍のレイアウトについて説明するための図である。FIG. 6 is a diagram for describing a layout in the vicinity of a pixel formation portion in the first embodiment. 上記第１の実施形態における駆動方法について説明するための信号波形図である。It is a signal waveform diagram for demonstrating the drive method in the said 1st Embodiment. 上記第１の実施形態において、映像信号電位と共通電極電位との差と透過率との関係を示す図である。In the said 1st Embodiment, it is a figure which shows the relationship between the difference of a video signal electric potential and a common electrode electric potential, and the transmittance | permeability. 上記第１の実施形態の変形例における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the modification of the said 1st Embodiment. 図７のＡ－Ａ線断面図である。FIG. 8 is a sectional view taken along line AA in FIG. 7. 本発明の第２の実施形態の考え方について説明するための信号波形図である。It is a signal waveform diagram for demonstrating the view of the 2nd Embodiment of this invention. 上記第２の実施形態において、液晶表示装置の全体構成を示すブロック図である。In the said 2nd Embodiment, it is a block diagram which shows the whole structure of a liquid crystal display device. 上記第２の実施形態における画素形成部の構成を示す等価回路図である。FIG. 5 is an equivalent circuit diagram illustrating a configuration of a pixel formation unit in the second embodiment. 上記第２の実施形態における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the said 2nd Embodiment. 上記第２の実施形態の第１の変形例における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the 1st modification of the said 2nd Embodiment. 上記第２の実施形態の第２の変形例における画素形成部の構成を示す等価回路図である。FIG. 10 is an equivalent circuit diagram illustrating a configuration of a pixel formation unit in a second modification of the second embodiment. 上記第２の実施形態の第２の変形例における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the 2nd modification of the said 2nd Embodiment. 上記第２の実施形態の第２の変形例における画素形成部近傍のレイアウトの別の例を示す図である。It is a figure which shows another example of the layout of the pixel formation part vicinity in the 2nd modification of the said 2nd Embodiment. 上記第２の実施形態の第２の変形例における画素形成部の構成の別の例を示す等価回路図である。It is an equivalent circuit diagram which shows another example of a structure of the pixel formation part in the 2nd modification of the said 2nd Embodiment. 本発明の第３の実施形態に係るアクティブマトリクス型液晶表示装置における画素形成部の構成を示す等価回路図である。It is an equivalent circuit diagram which shows the structure of the pixel formation part in the active matrix type liquid crystal display device which concerns on the 3rd Embodiment of this invention. 上記第３の実施形態における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the said 3rd Embodiment. 上記第３の実施形態における駆動方法について説明するための信号波形図である。It is a signal waveform diagram for demonstrating the drive method in the said 3rd Embodiment. 上記第３の実施形態の変形例における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the modification of the said 3rd Embodiment. 本発明の第４の実施形態に係るアクティブマトリクス型液晶表示装置における画素形成部の構成を示す等価回路図である。It is an equivalent circuit diagram which shows the structure of the pixel formation part in the active matrix type liquid crystal display device which concerns on the 4th Embodiment of this invention. 上記第４の実施形態における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the said 4th Embodiment. 上記第４の実施形態の変形例における画素形成部近傍のレイアウトを示す図である。It is a figure which shows the layout of the pixel formation part vicinity in the modification of the said 4th Embodiment. 本発明の第５の実施形態に係るアクティブマトリクス型液晶表示装置における駆動方法について説明するための信号波形図である。It is a signal waveform diagram for demonstrating the drive method in the active matrix type liquid crystal display device which concerns on the 5th Embodiment of this invention. 上記第５の実施形態の変形例について説明するための信号波形図である。It is a signal waveform diagram for demonstrating the modification of the said 5th Embodiment. 上記第５の実施形態の変形例について説明するための信号波形図である。It is a signal waveform diagram for demonstrating the modification of the said 5th Embodiment. 本発明の第６の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the active matrix type liquid crystal display device which concerns on the 6th Embodiment of this invention. 上記第６の実施形態における駆動方法について説明するための信号波形図である。It is a signal waveform diagram for demonstrating the drive method in the said 6th Embodiment. 従来の一般的なアクティブマトリクス型液晶表示装置の画素形成部の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel formation part of the conventional general active matrix type liquid crystal display device. マルチ画素構造を持つ従来の液晶表示装置における画素形成部の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the pixel formation part in the conventional liquid crystal display device which has a multi-pixel structure. マルチ画素構造を持つ従来の液晶表示装置における画素形成部の別の構成例を示す回路図である。It is a circuit diagram which shows another structural example of the pixel formation part in the conventional liquid crystal display device with a multi-pixel structure. 従来例における画素形成部の構成の一例を示す等価回路図である。It is an equivalent circuit diagram which shows an example of a structure of the pixel formation part in a prior art example.
　以下、本発明の実施形態について説明する。なお、以下の説明においては、画素電極電位について共通電極電位との差が大きくなることを意味するために「増幅」という用語を用いる。 Hereinafter, embodiments of the present invention will be described. In the following description, the term “amplification” is used to mean that the difference between the pixel electrode potential and the common electrode potential is increased.
＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示部１００と表示制御回路２００とゲートドライバ３００とソースドライバ４００とを備えている。表示部１００には、複数本のソースバスラインＳＬと、複数本のゲートバスラインＧＬと、それら複数本のソースバスラインＳＬと複数本のゲートバスラインＧＬとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。画素形成部の構成についての詳しい説明は後述する。 <1. First Embodiment>
<1.1 Overall configuration and operation overview>
FIG. 2 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention. The liquid crystal display device includes a display unit 100, a display control circuit 200, a gate driver 300, and a source driver 400. The display unit 100 is provided corresponding to a plurality of source bus lines SL, a plurality of gate bus lines GL, and intersections of the plurality of source bus lines SL and the plurality of gate bus lines GL. And a plurality of pixel formation portions. A detailed description of the configuration of the pixel formation portion will be given later.
　表示制御回路２００は、外部から送られる画像データＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ゲートドライバ３００の動作を制御するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ソースドライバ４００の動作を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳとを出力する。ゲートドライバ３００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを受け取り、各ゲートバスラインＧＬに走査信号を印加する。ソースドライバ４００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬに駆動用映像信号を印加する。 The display control circuit 200 receives image data DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a gate start pulse signal for controlling the operation of the gate driver 300. GSP and gate clock signal GCK, and source start pulse signal SSP, source clock signal SCK, and latch strobe signal LS for controlling the operation of source driver 400 are output. The gate driver 300 receives the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200, and applies a scanning signal to each gate bus line GL. The source driver 400 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and applies a driving video signal to each source bus line SL. .
　以上のようにして、各ゲートバスラインＧＬに走査信号が印加され、各ソースバスラインＳＬに駆動用映像信号が印加されることにより、外部から送られた画像データＤＡＴに基づく画像が表示部１００に表示される。 As described above, the scanning signal is applied to each gate bus line GL and the driving video signal is applied to each source bus line SL, whereby an image based on the image data DAT sent from the outside is displayed on the display unit 100. Is displayed.
＜１．２　画素構造＞
　図１は、本実施形態における画素形成部（１つの画素を形成する部分）の構成を示す等価回路図である。図１に示すように、画素形成部には、２個の薄膜トランジスタＴ１およびＴ２と、３個の容量Ｃｌｃ１，Ｃｌｃ２，およびＣｔｒとが含まれている。また、画素形成部を通過する配線として、２本のゲートバスラインＧＬ１およびＧＬ２と、１本のソースバスラインＳＬとが設けられている。以下においては、ゲートバスラインＧＬ１のことを「第１ゲートバスライン」といい、ゲートバスラインＧＬ２のことを「第２ゲートバスライン」という。なお、容量Ｃｌｃ１，容量Ｃｌｃ２，および容量Ｃｔｒに関し、それらの容量値も同じ符号“Ｃｌｃ１”，“Ｃｌｃ２”，および“Ｃｔｒ”でそれぞれ示すものとする。 <1.2 Pixel structure>
FIG. 1 is an equivalent circuit diagram illustrating a configuration of a pixel formation portion (a portion for forming one pixel) in the present embodiment. As shown in FIG. 1, the pixel forming portion includes two thin film transistors T1 and T2 and three capacitors Clc1, Clc2, and Ctr. In addition, two gate bus lines GL1 and GL2 and one source bus line SL are provided as wirings passing through the pixel formation portion. Hereinafter, the gate bus line GL1 is referred to as a “first gate bus line”, and the gate bus line GL2 is referred to as a “second gate bus line”. Note that regarding the capacitance Clc1, the capacitance Clc2, and the capacitance Ctr, their capacitance values are also indicated by the same symbols “Clc1”, “Clc2”, and “Ctr”, respectively.
　ところで、図１に示す画素形成部は、マルチ画素構造の画素を形成している。すなわち、１つの画素が複数の副画素（ここでは、２個の副画素）に分割されている。本実施形態においては、容量Ｃｌｃ１は明表示用の画素に設けられる容量であって、容量Ｃｌｃ２は暗表示用の画素に設けられる容量である。また、本実施形態に係る表示装置は液晶表示装置であるので、容量Ｃｌｃ１および容量Ｃｌｃ２はいわゆる液晶容量である。 Incidentally, the pixel formation portion shown in FIG. 1 forms a pixel having a multi-pixel structure. That is, one pixel is divided into a plurality of subpixels (here, two subpixels). In the present embodiment, the capacitor Clc1 is a capacitor provided in the pixel for bright display, and the capacitor Clc2 is a capacitor provided in the pixel for dark display. Further, since the display device according to the present embodiment is a liquid crystal display device, the capacitors Clc1 and Clc2 are so-called liquid crystal capacitors.
　画素形成部内における構成要素間の接続関係は次のとおりである。薄膜トランジスタＴ１については、ゲート電極は第１ゲートバスラインＧＬ１に接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は容量Ｃｌｃ１の一端および容量Ｃｔｒの一端に接続されている。薄膜トランジスタＴ２については、ゲート電極は第２ゲートバスラインＧＬ２に接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は容量Ｃｔｒの他端および容量Ｃｌｃ２の一端に接続されている。容量Ｃｌｃ１の一端は薄膜トランジスタＴ１のドレイン電極および容量Ｃｔｒの一端に接続され、容量Ｃｌｃ１の他端は共通電極ＣＯＭに接続されている。容量Ｃｌｃ２の一端は薄膜トランジスタＴ２のドレイン電極および容量Ｃｔｒの他端に接続され、容量Ｃｌｃ２の他端は共通電極ＣＯＭに接続されている。容量Ｃｔｒの一端は薄膜トランジスタＴ１のドレイン電極および容量Ｃｌｃ１の一端に接続され、容量Ｃｔｒの他端は薄膜トランジスタＴ２のドレイン電極および容量Ｃｌｃ２の一端に接続されている。 The connection relationship between the components in the pixel forming section is as follows. As for the thin film transistor T1, the gate electrode is connected to the first gate bus line GL1, the source electrode is connected to the source bus line SL, and the drain electrode is connected to one end of the capacitor Clc1 and one end of the capacitor Ctr. As for the thin film transistor T2, the gate electrode is connected to the second gate bus line GL2, the source electrode is connected to the source bus line SL, and the drain electrode is connected to the other end of the capacitor Ctr and one end of the capacitor Clc2. One end of the capacitor Clc1 is connected to the drain electrode of the thin film transistor T1 and one end of the capacitor Ctr, and the other end of the capacitor Clc1 is connected to the common electrode COM. One end of the capacitor Clc2 is connected to the drain electrode of the thin film transistor T2 and the other end of the capacitor Ctr, and the other end of the capacitor Clc2 is connected to the common electrode COM. One end of the capacitor Ctr is connected to the drain electrode of the thin film transistor T1 and one end of the capacitor Clc1, and the other end of the capacitor Ctr is connected to the drain electrode of the thin film transistor T2 and one end of the capacitor Clc2.
　以上のような構成において、容量Ｃｌｃ１の一端には明表示用の画素電極１０１１が存在する。すなわち、明表示用の画素電極１０１１と共通電極ＣＯＭとによって容量Ｃｌｃ１が形成されている。また、容量Ｃｌｃ２の一端には暗表示用の画素電極１０１２が存在する。すなわち、暗表示用の画素電極１０１２と共通電極ＣＯＭとによって容量Ｃｌｃ２が形成されている。さらに、容量Ｃｔｒの他端には、明表示用の画素電極１０１１との間または明表示用の画素電極１０１１と電気的に接続された電極との間で容量（明表示用の画素電極１０１１の電位を増幅するための容量）を形成するための電極（以下、「増幅用電極」という。）１０２が存在する。その増幅用電極１０２は暗表示用の画素電極１０１２と電気的に接続されているので、増幅用電極１０２の電位と暗表示用の画素電極１０１２の電位とは等しくなる。以下、明表示用の画素電極１０１１の電位を符号Ｖｐｉｘ１で表し、暗表示用の画素電極１０１２の電位（増幅用電極１０２の電位）を符号Ｖｐｉｘ２で表す。 In the configuration as described above, the pixel electrode 1011 for bright display exists at one end of the capacitor Clc1. That is, the capacitor Clc1 is formed by the pixel electrode 1011 for bright display and the common electrode COM. In addition, a pixel electrode 1012 for dark display exists at one end of the capacitor Clc2. That is, the capacitor Clc2 is formed by the pixel electrode 1012 for dark display and the common electrode COM. Further, the other end of the capacitor Ctr has a capacitor (a pixel of the bright display pixel electrode 1011 between the pixel electrode 1011 for bright display or an electrode electrically connected to the pixel electrode 1011 for bright display. There is an electrode (hereinafter referred to as “amplifying electrode”) 102 for forming a capacitor for amplifying the potential. Since the amplification electrode 102 is electrically connected to the pixel electrode 1012 for dark display, the potential of the amplification electrode 102 is equal to the potential of the pixel electrode 1012 for dark display. Hereinafter, the potential of the pixel electrode 1011 for bright display is represented by the symbol Vpix1, and the potential of the pixel electrode 1012 for dark display (the potential of the amplification electrode 102) is represented by the symbol Vpix2.
　なお、図１に示した構成においては、容量Ｃｌｃ１によって第１の表示用容量が実現され、容量Ｃｌｃ２によって第２の表示用容量が実現され、容量Ｃｔｒによって第１の結合容量が実現されている。また、薄膜トランジスタＴ１によって第１スイッチング素子が実現され、薄膜トランジスタＴ２によって第２スイッチング素子が実現され、明表示用の画素電極１０１１によって第１画素電極が実現され、暗表示用の画素電極１０１２によって第２画素電極が実現されている。また、薄膜トランジスタＴ１およびＴ２に関し、ゲート電極は制御端子に相当し、ソース電極は第１導通端子に相当し、ドレイン電極は第２導通端子に相当する。 In the configuration shown in FIG. 1, the first display capacitor is realized by the capacitor Clc1, the second display capacitor is realized by the capacitor Clc2, and the first coupling capacitor is realized by the capacitor Ctr. . The first switching element is realized by the thin film transistor T1, the second switching element is realized by the thin film transistor T2, the first pixel electrode is realized by the pixel electrode 1011 for bright display, and the second switching element is realized by the pixel electrode 1012 for dark display. A pixel electrode is realized. Regarding the thin film transistors T1 and T2, the gate electrode corresponds to the control terminal, the source electrode corresponds to the first conduction terminal, and the drain electrode corresponds to the second conduction terminal.
＜１．３　レイアウト＞
　図３は、図１に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。第１ゲートバスラインＧＬ１を形成するゲートメタルと第２ゲートバスラインＧＬ２を形成するゲートメタルとは互いに平行になるように配設されている。それらゲートメタルとソースバスラインＳＬを形成するソースメタルとは互いに直交するように配設されている。隣接する２本のソースバスラインＳＬ間の領域のうち第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が配設されている領域以外の部分には、図３に示すように、明表示用の画素電極１０１１として機能する透明電極１１１と、暗表示用の画素電極１０１２として機能する透明電極１１２とが形成されている。透明電極１１１と透明電極１１２との面積比については特に限定されない。また、上述した増幅用電極１０２として機能する電極１２が、隣接する２本のソースバスラインＳＬ間にゲートメタルによって図３に示すように形成されている。なお、本実施形態においては、透明電極１１１と透明電極１１２とは同じ層に形成されている。 <1.3 Layout>
FIG. 3 is a diagram showing a layout in the vicinity of the pixel formation portion for realizing the circuit configuration shown in FIG. The gate metal forming the first gate bus line GL1 and the gate metal forming the second gate bus line GL2 are arranged in parallel to each other. The gate metal and the source metal forming the source bus line SL are disposed so as to be orthogonal to each other. As shown in FIG. 3, in the area between the two adjacent source bus lines SL, the area other than the area where the first gate bus line GL1 and the second gate bus line GL2 are disposed is used for bright display. The transparent electrode 111 that functions as the pixel electrode 1011 and the transparent electrode 112 that functions as the pixel electrode 1012 for dark display are formed. The area ratio between the transparent electrode 111 and the transparent electrode 112 is not particularly limited. Further, the electrode 12 functioning as the amplification electrode 102 described above is formed by gate metal between two adjacent source bus lines SL as shown in FIG. In the present embodiment, the transparent electrode 111 and the transparent electrode 112 are formed in the same layer.
　薄膜トランジスタＴ１のドレイン電極と透明電極１１１とは、ソースメタルＳＥ１とコンタクトＣＴ１とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と電極１２とは、ソースメタルＳＥ２とコンタクトＣＴ２とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と透明電極１１２とは、ソースメタルＳＥ２とコンタクトＣＴ３とによって電気的に接続されている。以上のような構成において、ソースメタルＳＥ１と電極１２とによって容量Ｃｔｒが形成されている。 The drain electrode of the thin film transistor T1 and the transparent electrode 111 are electrically connected by the source metal SE1 and the contact CT1. The drain electrode of the thin film transistor T2 and the electrode 12 are electrically connected by the source metal SE2 and the contact CT2. The drain electrode of the thin film transistor T2 and the transparent electrode 112 are electrically connected by the source metal SE2 and the contact CT3. In the above configuration, the source metal SE1 and the electrode 12 form a capacitor Ctr.
　なお、図１に示した等価回路図上に図３の透明電極１１１，透明電極１１２，電極１２，ソースメタルＳＥ１，ソースメタルＳＥ２，およびコンタクトＣＴ１～ＣＴ３の位置を示すと、図４に示すとおりとなる。 The positions of the transparent electrode 111, the transparent electrode 112, the electrode 12, the source metal SE1, the source metal SE2, and the contacts CT1 to CT3 in FIG. 3 are shown on the equivalent circuit diagram shown in FIG. 1, as shown in FIG. It becomes.
＜１．４　駆動方法＞
　次に、本実施形態における駆動方法について説明する。図５は、選択期間（各画素形成部において表示すべき画像に応じて容量Ｃｌｃ１および容量Ｃｌｃ２への書き込みを行うための期間）における画素形成部の動作について説明するための信号波形図である。なお、図５において、符号Ｖｄａｔａは映像信号電位（ソースバスラインＳＬの電位）を表し、符号Ｖｃｏｍは共通電極電位を表している <1.4 Driving method>
Next, a driving method in the present embodiment will be described. FIG. 5 is a signal waveform diagram for explaining the operation of the pixel formation portion in the selection period (a period for writing to the capacitance Clc1 and the capacitance Clc2 in accordance with an image to be displayed in each pixel formation portion). In FIG. 5, the symbol Vdata represents the video signal potential (the potential of the source bus line SL), and the symbol Vcom represents the common electrode potential.
　選択期間の長さは、典型的には、従来の液晶表示装置における１水平走査期間の長さに相当する。図５に示すように、選択期間は、前半の期間（以下、「第１充電期間」という。）Ｔａと後半の期間（以下、「第２充電期間」という。）Ｔｂとで構成される。従って、１フレーム期間は、第１充電期間Ｔａおよび第２充電期間Ｔｂを含む選択期間と、選択期間以外の期間である非選択期間とからなる。第１充電期間Ｔａの長さと第２充電Ｔｂの長さは必ずしも等しくなくても良い。なお、各画素形成部において正極性の書き込みが行われるフレームと負極性の書き込みが行われるフレームとで同様の動作がなされるので、以下では正極性の書き込みが行われるフレーム（ここでは奇数フレームとする）に着目して説明する。 The length of the selection period typically corresponds to the length of one horizontal scanning period in a conventional liquid crystal display device. As shown in FIG. 5, the selection period includes a first half period (hereinafter referred to as “first charging period”) Ta and a second half period (hereinafter referred to as “second charging period”) Tb. Accordingly, one frame period includes a selection period including the first charging period Ta and the second charging period Tb and a non-selection period that is a period other than the selection period. The length of the first charging period Ta and the length of the second charging Tb are not necessarily equal. In addition, since the same operation is performed in a frame in which positive polarity writing is performed and a frame in which negative polarity writing is performed in each pixel formation unit, in the following, a frame in which positive polarity writing is performed (here, an odd frame is referred to as an odd frame). Will be described.
　まず、第１充電期間Ｔａには、第２ゲートバスラインＧＬ２にオフレベル（図５に示す例ではローレベル）の電位が与えられた状態で、第１ゲートバスラインＧＬ１にオンレベル（図５に示す例ではハイレベル）の電位が与えられる。これにより、薄膜トランジスタＴ１はオン状態かつ薄膜トランジスタＴ２はオフ状態となる。その結果、明表示用の画素電極１０１１（透明電極１１１）に映像信号電位Ｖｄａｔａが与えられる。なお、映像信号電位Ｖｄａｔａは、表示画像に応じて決定される電位である。 First, in the first charging period Ta, the first gate bus line GL1 is turned on (see FIG. 5) while the second gate bus line GL2 is supplied with the off-level (low level in the example shown in FIG. 5) potential. In this example, a high level potential is applied. Thus, the thin film transistor T1 is turned on and the thin film transistor T2 is turned off. As a result, the video signal potential Vdata is applied to the pixel electrode 1011 (transparent electrode 111) for bright display. Note that the video signal potential Vdata is a potential determined according to the display image.
　次に、第２充電期間Ｔｂには、第１ゲートバスラインＧＬ１にオフレベルの電位が与えられた状態で、第２ゲートバスラインＧＬ２にオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１はオフ状態かつ薄膜トランジスタＴ２はオン状態となる。その結果、暗表示用の画素電極１０１２（透明電極１１２）に映像信号電位Ｖｄａｔａが与えられる。これにより、画素電極電位Ｖｐｉｘ２は、共通電極電位Ｖｃｏｍを基準として負極性の電位から正極性の電位へと上昇する。このとき、明表示用の画素電極１０１１（透明電極１１１）はフローティング状態となっているため、画素電極電位Ｖｐｉｘ２の上昇に伴い、容量Ｃｔｒを介して画素電極電位Ｖｐｉｘ１は上昇する。 Next, in the second charging period Tb, an on-level potential is applied to the second gate bus line GL2 while an off-level potential is applied to the first gate bus line GL1. Thus, the thin film transistor T1 is turned off and the thin film transistor T2 is turned on. As a result, the video signal potential Vdata is applied to the dark display pixel electrode 1012 (transparent electrode 112). As a result, the pixel electrode potential Vpix2 rises from a negative potential to a positive potential with respect to the common electrode potential Vcom. At this time, since the pixel electrode 1011 for bright display (transparent electrode 111) is in a floating state, the pixel electrode potential Vpix1 rises via the capacitor Ctr as the pixel electrode potential Vpix2 rises.
　ここで、現フレームにおいて前フレームとは階調値が同じで極性が異なるデータが入力されていると仮定すると、第２充電期間Ｔｂの終了時点すなわち選択期間の終了時点における画素電極電位Ｖｐｉｘ１の値は、次式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
 なお、Ｃｐｉｘ１については次式（２）で表され、Ｃｐｉｘ２については次式（３）で表される。
　Ｃｐｉｘ１＝Ｃｌｃ１＋ＣＰ１　　　・・・（２）
　Ｃｐｉｘ２＝Ｃｌｃ２＋ＣＰ２　　　・・・（３）
ここで、ＣＰ１は明表示用の画素における寄生容量の容量値を表し、ＣＰ２は暗表示用の画素における寄生容量の容量値を表す。 Here, assuming that data having the same gradation value and different polarity from the previous frame are input in the current frame, the value of the pixel electrode potential Vpix1 at the end of the second charging period Tb, that is, at the end of the selection period. Is represented by the following equation (1).
Figure JPOXMLDOC01-appb-M000001
 Note that Cpix1 is represented by the following equation (2), and Cpix2 is represented by the following equation (3).
Cpix1 = Clc1 + CP1 (2)
Cpix2 = Clc2 + CP2 (3)
Here, CP1 represents the capacitance value of the parasitic capacitance in the pixel for bright display, and CP2 represents the capacitance value of the parasitic capacitance in the pixel for dark display.
　第２充電期間Ｔｂが終了すると、第２ゲートバスラインＧＬ２の電位がオンレベルからオフレベルに変化する。この電位の変化に伴い、画素電極電位Ｖｐｉｘ１，Ｖｐｉｘ２には「フィードスルー電圧」，「引き込み電圧」等と呼ばれる電圧変動ΔＶｇ１，ΔＶｇ２が生じる。その結果、画素電極電位Ｖｐｉｘ１の値は次式（４）で示す値となり、画素電極電位Ｖｐｉｘ２の値は「Ｖｄａｔａ－ΔＶｇ２」となる。なお、正極性の書き込みが行われる時には、画素電極電位Ｖｐｉｘ１，Ｖｐｉｘ２と共通電極電位Ｖｃｏｍとの差が小さくなるように上記電圧変動が生じ、負極性の書き込みが行われる時には、画素電極電位Ｖｐｉｘ１，Ｖｐｉｘ２と共通電極電位Ｖｃｏｍとの差が大きくなるように上記電圧変動が生じる。
Figure JPOXMLDOC01-appb-M000002
 このようにして、選択期間終了後に上記電圧変動が生じてから次のフレームで書き込みが行われるまでの期間、画素電極電位Ｖｐｉｘ１は上式（４）で示す値で維持され、画素電極電位Ｖｐｉｘ２は「Ｖｄａｔａ－ΔＶｇ２」で維持される（但し、リーク電流等に起因する電位の変動を無視している）。これにより、暗表示用の画素と明表示用の画素とで異なる大きさの電圧が液晶に印加され、視野角特性が向上する。ここでは奇数フレームの動作を説明したが、偶数フレームにおいても同様の動作が行われる。なお、画素電極電位Ｖｐｉｘ１については第１充電期間Ｔａが終了した時にも上記電圧変動が生じるが、説明の便宜上、図５では省略している。 When the second charging period Tb ends, the potential of the second gate bus line GL2 changes from the on level to the off level. Along with this change in potential, voltage fluctuations ΔVg1, ΔVg2 called “feedthrough voltage”, “pull-in voltage”, etc. occur in the pixel electrode potentials Vpix1, Vpix2. As a result, the value of the pixel electrode potential Vpix1 becomes a value represented by the following equation (4), and the value of the pixel electrode potential Vpix2 becomes “Vdata−ΔVg2”. Note that when positive writing is performed, the voltage variation occurs so that the difference between the pixel electrode potentials Vpix1 and Vpix2 and the common electrode potential Vcom is small, and when negative writing is performed, the pixel electrode potential Vpix1, The voltage fluctuation occurs so that the difference between Vpix2 and the common electrode potential Vcom becomes large.
Figure JPOXMLDOC01-appb-M000002
 In this manner, the pixel electrode potential Vpix1 is maintained at the value expressed by the above equation (4) and the pixel electrode potential Vpix2 is maintained during the period from the occurrence of the voltage variation to the writing of the next frame after the selection period ends. It is maintained at “Vdata−ΔVg2” (however, fluctuations in potential due to leakage current or the like are ignored). As a result, different voltages are applied to the liquid crystal between the dark display pixel and the bright display pixel, and the viewing angle characteristics are improved. Although the operation of odd frames has been described here, the same operation is performed in even frames. The pixel electrode potential Vpix1 varies even when the first charging period Ta ends, but is omitted in FIG. 5 for convenience of explanation.
　ところで、本実施形態においては、１水平走査期間中に容量Ｃｌｃ１の充電と容量Ｃｌｃ２の充電とが順次に行われる構成となっているので、画素形成部内の薄膜トランジスタには移動度の高いものを採用することが好ましい。例えば、酸化物半導体を用いた薄膜トランジスタを採用することが好ましい。これにより、比較的高いフレームレートでの駆動が行われても、充電不足に起因する表示品位の低下が抑制される。 By the way, in the present embodiment, the capacitor Clc1 and the capacitor Clc2 are sequentially charged during one horizontal scanning period, so that a thin film transistor in the pixel formation portion has high mobility. It is preferable to do. For example, a thin film transistor including an oxide semiconductor is preferably used. As a result, even if driving at a relatively high frame rate is performed, a reduction in display quality due to insufficient charging is suppressed.
　なお、選択期間の動作によって画素電極電位変化ステップが実現され、非選択期間の動作によって画素電極電位維持ステップが実現されている。また、第１充電期間Ｔａの動作によって第１ステップが実現され、第２充電期間Ｔｂの動作によって第２ステップが実現されている。 Note that the pixel electrode potential changing step is realized by the operation in the selection period, and the pixel electrode potential maintaining step is realized by the operation in the non-selection period. Further, the first step is realized by the operation of the first charging period Ta, and the second step is realized by the operation of the second charging period Tb.
＜１．５　効果＞
　本実施形態によれば、画素容量（液晶容量）を充電するための選択期間は、第１充電期間Ｔａと第２充電期間Ｔｂとで構成される。第１充電期間Ｔａには画素電極電位Ｖｐｉｘ１が映像信号電位Ｖｄａｔａに等しくされ、第２充電期間Ｔｂには画素電極電位Ｖｐｉｘ２が映像信号電位Ｖｄａｔａに等しくされる。ここで、明表示用の画素電極１０１１と暗表示用の画素電極１０１２との間には容量Ｃｔｒが形成されていて、かつ、第２充電期間Ｔｂには明表示用の画素電極１０１１はフローティング状態となっている。このため、第２充電期間Ｔｂには、画素電極電位Ｖｐｉｘ２の変化に伴って画素電極電位Ｖｐｉｘ１が増幅される。これにより、選択期間終了時点には、画素電極電位Ｖｐｉｘ２は映像信号電位Ｖｄａｔａに等しくなり、（正極性の書き込みが行われるときには）画素電極電位Ｖｐｉｘ１は映像信号電位Ｖｄａｔａよりも高くなる。マルチ画素構造を持つ従来の液晶表示装置においては、選択期間終了時点には、暗表示用の画素電極電位は映像信号電位よりも低くなっていて、明表示用の画素電極電位は映像信号電位に等しくなっていた。よって、本実施形態における液晶表示装置と従来の液晶表示装置とを比較すると、映像信号の振幅が同じ場合、明表示用の画素電極電圧（画素電極電位Ｖｐｉｘ２と共通電極電位Ｖｃｏｍとの差）は本実施形態における液晶表示装置の方が大きくなる。 <1.5 Effect>
According to the present embodiment, the selection period for charging the pixel capacitor (liquid crystal capacitor) includes the first charging period Ta and the second charging period Tb. In the first charging period Ta, the pixel electrode potential Vpix1 is made equal to the video signal potential Vdata, and in the second charging period Tb, the pixel electrode potential Vpix2 is made equal to the video signal potential Vdata. Here, a capacitor Ctr is formed between the pixel electrode 1011 for bright display and the pixel electrode 1012 for dark display, and the pixel electrode 1011 for bright display is in a floating state during the second charging period Tb. It has become. Therefore, in the second charging period Tb, the pixel electrode potential Vpix1 is amplified with the change of the pixel electrode potential Vpix2. Accordingly, at the end of the selection period, the pixel electrode potential Vpix2 becomes equal to the video signal potential Vdata, and (when positive writing is performed), the pixel electrode potential Vpix1 becomes higher than the video signal potential Vdata. In a conventional liquid crystal display device having a multi-pixel structure, the pixel electrode potential for dark display is lower than the video signal potential at the end of the selection period, and the pixel electrode potential for bright display becomes the video signal potential. It was equal. Therefore, when the liquid crystal display device according to the present embodiment is compared with the conventional liquid crystal display device, when the amplitude of the video signal is the same, the pixel electrode voltage for bright display (the difference between the pixel electrode potential Vpix2 and the common electrode potential Vcom) is The liquid crystal display device in this embodiment is larger.
　図６は、映像信号電位と共通電極電位との差と透過率との関係を示す図である。なお、液晶表示装置における液晶印加電圧と透過率との関係を表す特性のことを「ＶＴ特性」というので、図６に示す関係を表す特性のことをここでは便宜上「疑似ＶＴ特性」という。図６において、符号７１で示す細実線は暗表示用の画素における疑似ＶＴ特性を表している。上述したように、本実施形態によれば、第１充電期間Ｔａに明表示用の画素電極１０１１に映像信号電位Ｖｄａｔａが与えられた後、第２充電期間Ｔｂに画素電極電位Ｖｐｉｘ１は増幅される。このため、任意の透過率を得るために必要な「映像信号電位と共通電極電位との差」については、暗表示用の画素よりも明表示用の画素の方が小さくなる。従って、本実施形態によると、明表示用の画素では、例えば符号７２で示す太実線で表されるような疑似ＶＴ特性が得られる。 FIG. 6 is a diagram showing the relationship between the difference between the video signal potential and the common electrode potential and the transmittance. Note that the characteristic representing the relationship between the liquid crystal applied voltage and the transmittance in the liquid crystal display device is referred to as “VT characteristic”. Therefore, the characteristic representing the relationship shown in FIG. 6 is referred to as “pseudo VT characteristic” for convenience. In FIG. 6, a thin solid line denoted by reference numeral 71 represents a pseudo VT characteristic in a pixel for dark display. As described above, according to the present embodiment, after the video signal potential Vdata is applied to the pixel electrode 1011 for bright display during the first charging period Ta, the pixel electrode potential Vpix1 is amplified during the second charging period Tb. . For this reason, the “difference between the video signal potential and the common electrode potential” necessary for obtaining an arbitrary transmittance is smaller in the bright display pixel than in the dark display pixel. Therefore, according to the present embodiment, a pseudo-VT characteristic represented by, for example, a thick solid line indicated by reference numeral 72 is obtained in the bright display pixel.
　以上のように、本実施形態によれば、従来の液晶表示装置と比較して選択期間終了時点における明表示用の画素電極電圧が大きくなり、かつ、任意の透過率を得るために必要な映像信号の振幅は暗表示用の画素よりも明表示用の画素の方が小さくなる。このため、マルチ画素構造を持つ液晶表示装置において、映像信号の振幅を従来よりも小さくしても、従来と同様の画像表示を行うことが可能となる。このように映像信号の振幅を従来よりも小さくすることができるので、消費電力が従来よりも低減される。また、従来においてはマルチ画素構造は主としてテレビ用の大型パネルで採用されていたが、本実施形態に係る構成は、図１や図３から把握されるように簡易な構成であるので、モバイル用などの中小型パネルにも比較的容易に適用可能である。 As described above, according to the present embodiment, the pixel electrode voltage for bright display at the end of the selection period is larger than that of the conventional liquid crystal display device, and an image necessary for obtaining an arbitrary transmittance is obtained. The amplitude of the signal is smaller in the bright display pixel than in the dark display pixel. For this reason, in a liquid crystal display device having a multi-pixel structure, even if the amplitude of the video signal is made smaller than before, it is possible to perform the same image display as before. Thus, since the amplitude of the video signal can be made smaller than before, the power consumption is reduced more than before. In the past, the multi-pixel structure was mainly used in large panels for televisions. However, the configuration according to this embodiment is a simple configuration as can be understood from FIGS. It can be applied relatively easily to medium and small panels.
＜１．６　変形例＞
　図７は、上記第１の実施形態の変形例における画素形成部近傍のレイアウトを示す図である。上記第１の実施形態においては透明電極は１層であったが（図３参照）、本変形例においては透明電極は２層になっている。詳しくは、隣接する２本のソースバスラインＳＬ間の領域のうち第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が配設されている領域以外の部分に明表示用の画素電極１０１１として機能する上層透明電極１２１ａと暗表示用の画素電極１０１２として機能する上層透明電極１２１ｂとが設けられているのに加えて、上層透明電極１２１ａと上下方向に重なる部分を有するように、かつ、上層透明電極１２１ｂと上下方向に重なる部分を有するように、下層透明電極１２２が設けられている。そして、上層透明電極１２１ｂと下層透明電極１２２とによって容量Ｃｔｒが形成されている。なお、本変形例においては、上層透明電極１２１ａ，１２１ｂによって第１透明電極が実現され、下層透明電極１２２によって第２透明電極が実現されている。 <1.6 Modification>
FIG. 7 is a diagram showing a layout in the vicinity of the pixel formation portion in the modification of the first embodiment. In the first embodiment, the transparent electrode has one layer (see FIG. 3), but in the present modification, the transparent electrode has two layers. Specifically, the pixel electrode 1011 for bright display functions in a portion other than the region where the first gate bus line GL1 and the second gate bus line GL2 are disposed in the region between two adjacent source bus lines SL. In addition to the upper transparent electrode 121a and the upper transparent electrode 121b functioning as the pixel electrode 1012 for dark display being provided, the upper transparent electrode 121a and the upper transparent electrode The lower transparent electrode 122 is provided so as to have a portion overlapping the electrode 121b in the vertical direction. A capacitor Ctr is formed by the upper transparent electrode 121b and the lower transparent electrode 122. In this modification, the first transparent electrode is realized by the upper transparent electrodes 121a and 121b, and the second transparent electrode is realized by the lower transparent electrode 122.
　上層透明電極１２１ａと上層透明電極１２１ｂとは、電気的に分離されている。薄膜トランジスタＴ１のドレイン電極と上層透明電極１２１ａとは、ソースメタルＳＥ３とコンタクトＣＴ４とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と上層透明電極１２１ｂとは、ソースメタルＳＥ４とコンタクトＣＴ５とによって電気的に接続されている。ソースメタルＳＥ３と下層透明電極１２２とは、コンタクトＣＴ４によって電気的に接続されている。 The upper transparent electrode 121a and the upper transparent electrode 121b are electrically separated. The drain electrode of the thin film transistor T1 and the upper transparent electrode 121a are electrically connected by the source metal SE3 and the contact CT4. The drain electrode of the thin film transistor T2 and the upper transparent electrode 121b are electrically connected by the source metal SE4 and the contact CT5. The source metal SE3 and the lower transparent electrode 122 are electrically connected by a contact CT4.
　図８は、図７のＡ－Ａ線断面図である。図８に示すように、下層透明電極１２２よりも上層透明電極１２１ａ，１２１ｂの方が、共通電極ＣＯＭに近い側に配置されている。このような構成により、上層透明電極１２１ａと共通電極ＣＯＭとによって容量Ｃｌｃ１が形成され、上層透明電極１２１ｂと共通電極ＣＯＭとによって容量Ｃｌｃ２が形成されている。また、上述したように、上層透明電極１２１ｂと下層透明電極１２２とによって容量Ｃｔｒが形成されている。なお、コンタクトＣＴ４によって、上層透明電極１２１ａと下層透明電極１２２とソースメタルＳＥ３とが互いに電気的に接続されている。 FIG. 8 is a cross-sectional view taken along line AA in FIG. As shown in FIG. 8, the upper transparent electrodes 121a and 121b are arranged closer to the common electrode COM than the lower transparent electrode 122. With such a configuration, a capacitor Clc1 is formed by the upper transparent electrode 121a and the common electrode COM, and a capacitor Clc2 is formed by the upper transparent electrode 121b and the common electrode COM. Further, as described above, the upper layer transparent electrode 121b and the lower layer transparent electrode 122 form a capacitor Ctr. Note that the upper transparent electrode 121a, the lower transparent electrode 122, and the source metal SE3 are electrically connected to each other by the contact CT4.
　本変形例によれば、透明な２層の電極（上層透明電極と下層透明電極）によって容量Ｃｔｒが形成されている。このため、上記第１の実施形態（図３参照）と比較して開口率を大きくすることができ、かつ、（電極が透明であるので）開口率に影響を及ぼすことなく容量が設定される。 According to this modification, the capacitor Ctr is formed by two transparent layers of electrodes (upper transparent electrode and lower transparent electrode). For this reason, compared with the said 1st Embodiment (refer FIG. 3), an aperture ratio can be enlarged and a capacity | capacitance is set, without affecting an aperture ratio (since an electrode is transparent). .
＜２．第２の実施形態＞
＜２．０　考え方＞
　まず、本実施形態の考え方について説明する。「フィードスルー電圧」，「引き込み電圧」等と呼ばれる電圧変動に関し、上記第１の実施形態においては、ΔＶｇ１の大きさとΔＶｇ２の大きさとが異なることがある。このため、たとえ暗表示用の画素を基準にして対向調整（上記電圧変動を考慮して共通電極電位Ｖｃｏｍの設定を行うこと）が行われていても、明表示用の画素において、正極性の書き込みが行われる時の液晶印加電圧と負極性の書き込みが行われる時の液晶印加電圧とが異なる大きさとなる。例えば図９に示すように画素電極電位Ｖｐｉｘ１，Ｖｐｉｘ２が変化することになると、共通電極電位Ｖｃｏｍの値が０Ｖに設定された場合、明表示用の画素では、正極性の書き込みが行われる時の液晶印加電圧よりも負極性の書き込みが行われる時の液晶印加電圧の方が大きくなる。このように正負の極性で液晶印加電圧に偏りが生じる結果、液晶の信頼性が低下する（例えば、画面への焼き付きが生じる。）。 <2. Second Embodiment>
<2.0 Concept>
First, the concept of this embodiment will be described. Regarding voltage fluctuations called “feedthrough voltage”, “pull-in voltage”, etc., in the first embodiment, the magnitude of ΔVg1 may be different from the magnitude of ΔVg2. For this reason, even if the counter adjustment (the common electrode potential Vcom is set in consideration of the above-described voltage fluctuation) is performed on the basis of the dark display pixel, the positive display is performed in the bright display pixel. The liquid crystal applied voltage when writing is performed is different from the liquid crystal applied voltage when negative writing is performed. For example, when the pixel electrode potentials Vpix1 and Vpix2 change as shown in FIG. 9, when the value of the common electrode potential Vcom is set to 0 V, the pixel for bright display is subjected to positive polarity writing. The liquid crystal application voltage when negative polarity writing is performed is larger than the liquid crystal application voltage. As a result, the liquid crystal applied voltage is biased with positive and negative polarities, and as a result, the reliability of the liquid crystal is lowered (for example, image sticking occurs on the screen).
　ΔＶｇ１やΔＶｇ２の大きさは、ゲートバスラインに与えられるオンレベルの電位とオフレベルの電位との差および画素電極（または画素電極と電気的に接続された電極等）と他の電極等とによって形成される容量の大きさに依存する。そこで、本実施形態においては、液晶容量に並列に補助容量が設けられる構成とし、ΔＶｇ１の大きさとΔＶｇ２の大きさとができるだけ等しくなるように補助容量の容量値の調整が行われる。 The magnitude of ΔVg1 and ΔVg2 depends on the difference between the on-level potential and off-level potential applied to the gate bus line, the pixel electrode (or an electrode electrically connected to the pixel electrode, etc.) and other electrodes, etc. Depends on the size of the capacitance formed. Therefore, in this embodiment, an auxiliary capacitor is provided in parallel with the liquid crystal capacitor, and the capacitance value of the auxiliary capacitor is adjusted so that the magnitude of ΔVg1 and the magnitude of ΔVg2 are as equal as possible.
＜２．１　全体構成＞
　図１０は、本発明の第２の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置には、図２に示した第１の実施形態における構成要素に加えて、補助容量配線ドライバ５００が設けられている。また、表示部１００には、複数本のゲートバスラインＧＬおよび複数本のソースバスラインＳＬに加えて、複数本の補助容量配線ＣＳＬが形成されている。補助容量配線ドライバ５００は、表示制御回路２００から出力される補助容量配線制御信号ＳＣＳに基づいて、補助容量配線ＣＳＬの電位を制御する。それ以外の構成要素については、上記第１の実施形態と同様に動作する。なお、駆動方法については、上記第１の実施形態と同様である。 <2.1 Overall configuration>
FIG. 10 is a block diagram showing the overall configuration of an active matrix liquid crystal display device according to the second embodiment of the present invention. This liquid crystal display device is provided with an auxiliary capacitance wiring driver 500 in addition to the components in the first embodiment shown in FIG. In the display unit 100, a plurality of auxiliary capacitance lines CSL are formed in addition to the plurality of gate bus lines GL and the plurality of source bus lines SL. The auxiliary capacitance line driver 500 controls the potential of the auxiliary capacitance line CSL based on the auxiliary capacitance line control signal SCS output from the display control circuit 200. Other components operate in the same manner as in the first embodiment. The driving method is the same as that in the first embodiment.
＜２．２　画素構造＞
　図１１は、本実施形態における画素形成部の構成を示す等価回路図である。本実施形態においては、画素形成部を通過する配線として、第１ゲートバスラインＧＬ１，第２ゲートバスラインＧＬ２，およびソースバスラインＳＬに加えて、明表示用の画素および暗表示用の画素のそれぞれに対応するように補助容量配線ＣＳＬ１およびＣＳＬ２が設けられている。また、この画素形成部には、上記第１の実施形態における構成要素に加えて、明表示用の画素電極１０１１と電気的に接続された電極１０３１と、暗表示用の画素電極１０１２と電気的に接続された電極１０３２とが設けられている。このような構成において、補助容量配線ＣＳＬ１と電極１０３１とによって補助容量Ｃｃｓ１が形成され、補助容量配線ＣＳＬ２と電極１０３２とによって補助容量Ｃｃｓ２が形成されている。なお、以下においては、補助容量配線ＣＳＬ１のことを「第１補助容量配線」といい、補助容量配線ＣＳＬ２のことを「第２補助容量配線」という。また、ここでは各画素形成部を通過する配線として２本の補助容量配線が設けられることを前提に説明しているが、補助容量Ｃｃｓ１を形成するための補助容量配線と補助容量Ｃｃｓ２を形成するための補助容量配線とが同一の配線であっても良い。 <2.2 Pixel structure>
FIG. 11 is an equivalent circuit diagram illustrating a configuration of the pixel formation portion in the present embodiment. In the present embodiment, as a wiring that passes through the pixel forming portion, in addition to the first gate bus line GL1, the second gate bus line GL2, and the source bus line SL, a bright display pixel and a dark display pixel are connected. Auxiliary capacitance lines CSL1 and CSL2 are provided so as to correspond to each. In addition to the components in the first embodiment, the pixel formation portion includes an electrode 1031 electrically connected to the pixel electrode 1011 for bright display, and a pixel electrode 1012 for dark display and an electrical connection to the pixel electrode 1012 for dark display. And an electrode 1032 connected to each other. In such a configuration, the storage capacitor Ccs1 is formed by the storage capacitor line CSL1 and the electrode 1031, and the storage capacitor Ccs2 is formed by the storage capacitor line CSL2 and the electrode 1032. In the following description, the auxiliary capacitance line CSL1 is referred to as “first auxiliary capacitance line”, and the auxiliary capacitance line CSL2 is referred to as “second auxiliary capacitance line”. Here, the description is based on the premise that two auxiliary capacitor lines are provided as the lines passing through each pixel formation portion, but the auxiliary capacitor line and the auxiliary capacitor Ccs2 for forming the auxiliary capacitor Ccs1 are formed. The auxiliary capacitance wiring for this may be the same wiring.
　なお、本実施形態においては、補助容量Ｃｃｓ１によって第１の補助容量が実現され、補助容量Ｃｃｓ２によって第２の補助容量が実現されている。 In the present embodiment, the first auxiliary capacitor is realized by the auxiliary capacitor Ccs1, and the second auxiliary capacitor is realized by the auxiliary capacitor Ccs2.
＜２．３　レイアウト＞
　図１２は、図１１に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。なお、上記第１の実施形態（図３参照）と異なる点についてのみ説明する。本実施形態においては、図１２に示すように、透明電極１１１と上下方向に重なるように、かつ、第１ゲートバスラインＧＬ１に平行に延びるように、第１補助容量配線ＣＳＬ１が配設されている。さらに、透明電極１１２と上下方向に重なるように、かつ、第２ゲートバスラインＧＬ２に平行に延びるように、第２補助容量配線ＣＳＬ２が配設されている。このような構成において、薄膜トランジスタＴ１のドレイン電極に接続されたソースメタルＳＥ１と第１補助容量配線ＣＳＬ１とによって補助容量Ｃｃｓ１が形成され、薄膜トランジスタＴ２のドレイン電極に接続されたソースメタルＳＥ２と第２補助容量配線ＣＳＬ２とによって補助容量Ｃｃｓ２が形成されている。すなわち、ソースメタルＳＥ１が電極１０３１として機能しており、ソースメタルＳＥ２が電極１０３２として機能している。ここで、ΔＶｇ１とΔＶｇ２とができるだけ等しい大きさとなるように、ソースメタルＳＥ１と第１補助容量配線ＣＳＬ１とが重なる部分の大きさおよびソースメタルＳＥ２と第２補助容量配線ＣＳＬ２とが重なる部分の大きさが決定される。 <2.3 Layout>
12 is a diagram showing a layout in the vicinity of the pixel formation portion for realizing the circuit configuration shown in FIG. Only differences from the first embodiment (see FIG. 3) will be described. In the present embodiment, as shown in FIG. 12, the first auxiliary capacitance line CSL1 is disposed so as to overlap the transparent electrode 111 in the vertical direction and to extend in parallel with the first gate bus line GL1. Yes. Further, the second auxiliary capacitance line CSL2 is disposed so as to overlap the transparent electrode 112 in the vertical direction and to extend in parallel with the second gate bus line GL2. In such a configuration, the storage capacitor Ccs1 is formed by the source metal SE1 connected to the drain electrode of the thin film transistor T1 and the first storage capacitor line CSL1, and the source metal SE2 connected to the drain electrode of the thin film transistor T2 and the second auxiliary capacitor Ccs1. A storage capacitor Ccs2 is formed by the capacitor wiring CSL2. That is, the source metal SE1 functions as the electrode 1031 and the source metal SE2 functions as the electrode 1032. Here, the size of the portion where the source metal SE1 and the first auxiliary capacitance line CSL1 overlap and the size of the portion where the source metal SE2 and the second auxiliary capacitance line CSL2 overlap so that ΔVg1 and ΔVg2 are as equal as possible. Is determined.
＜２．４　効果＞
　本実施形態によれば、明表示用の画素および暗表示用の画素のそれぞれに補助容量が設けられ、明表示用の画素における上記電圧変動ΔＶｇ１の大きさと暗表示用の画素における上記電圧変動ΔＶｇ２の大きさとができるだけ等しくなるように、双方の画素における補助容量の容量値に調整が施される。これにより、暗表示用の画素および明表示用の画素の双方において正負の極性間での液晶印加電圧の偏りの発生が抑制され、液晶の信頼性の低下（画面への焼き付きの発生など）が抑制される。 <2.4 Effect>
According to this embodiment, each of the bright display pixel and the dark display pixel is provided with an auxiliary capacitor, and the magnitude of the voltage variation ΔVg1 in the bright display pixel and the voltage variation ΔVg2 in the dark display pixel. The capacitance values of the auxiliary capacitors in both the pixels are adjusted so that the size of each pixel becomes as equal as possible. As a result, the occurrence of a bias in the liquid crystal applied voltage between the positive and negative polarities is suppressed in both the dark display pixel and the bright display pixel, and the reliability of the liquid crystal is reduced (such as the occurrence of image sticking to the screen). It is suppressed.
＜２．５　変形例＞
＜２．５．１　第１の変形例＞
　図１３は、上記第２の実施形態の第１の変形例における画素形成部近傍のレイアウトを示す図である。本変形例においては、上記第１の実施形態の変形例と同様、透明電極が２層になっている。すなわち、隣接する２本のソースバスラインＳＬ間の領域のうち第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が配設されている領域以外の部分に明表示用の画素電極１０１１として機能する上層透明電極１２１ａと暗表示用の画素電極１０１２として機能する上層透明電極１２１ｂとが設けられているのに加えて、下層透明電極が設けられている。上層透明電極１２１ａ，１２１ｂについては、上記第１の実施形態の変形例と同様の形状となっている（図７参照）。従って、上層透明電極１２１ａと上層透明電極１２１ｂとは、電気的に分離されている。下層透明電極については、本変形例においては、図１３で符号１２２ａで示す部分と符号１２２ｂで示す部分と符号１２２ｃで示す部分とに分かれている。下層透明電極１２２ａは上記第１の実施形態の変形例と同様に機能し、下層透明電極１２２ｂは第１補助容量配線ＣＳＬ１として機能し、下層透明電極１２２ｃは第２補助容量配線ＣＳＬ２として機能する。なお、上層透明電極１２１ａと下層透明電極１２２ａとはコンタクトＣＴ４によって電気的に接続されている。本変形例においては、上層透明電極１２１ａ，１２１ｂによって第１透明電極が実現され、下層透明電極１２２ａ，１２２ｂ，および１２２ｃによって第２透明電極が実現されている。また、下層透明電極１２２ａによって第１電極部が実現され、下層透明電極１２２ｂによって第２電極部が実現され、下層透明電極１２２ｃによって第３電極部が実現されている。 <2.5 Modification>
<2.5.1 First Modification>
FIG. 13 is a diagram showing a layout in the vicinity of the pixel formation portion in the first modification of the second embodiment. In this modification, the transparent electrode has two layers as in the modification of the first embodiment. That is, the region between the two adjacent source bus lines SL functions as a bright display pixel electrode 1011 in a portion other than the region where the first gate bus line GL1 and the second gate bus line GL2 are disposed. In addition to the upper transparent electrode 121a and the upper transparent electrode 121b functioning as the pixel electrode 1012 for dark display, a lower transparent electrode is provided. The upper transparent electrodes 121a and 121b have the same shape as that of the modified example of the first embodiment (see FIG. 7). Therefore, the upper transparent electrode 121a and the upper transparent electrode 121b are electrically separated. In the present modification, the lower transparent electrode is divided into a portion denoted by reference numeral 122a, a portion denoted by reference numeral 122b, and a portion denoted by reference numeral 122c in FIG. The lower transparent electrode 122a functions in the same way as the modification of the first embodiment, the lower transparent electrode 122b functions as the first auxiliary capacitance line CSL1, and the lower transparent electrode 122c functions as the second auxiliary capacitance line CSL2. The upper transparent electrode 121a and the lower transparent electrode 122a are electrically connected by a contact CT4. In this modification, the first transparent electrode is realized by the upper transparent electrodes 121a and 121b, and the second transparent electrode is realized by the lower transparent electrodes 122a, 122b, and 122c. Further, the first electrode portion is realized by the lower transparent electrode 122a, the second electrode portion is realized by the lower transparent electrode 122b, and the third electrode portion is realized by the lower transparent electrode 122c.
　以上のような構成において、薄膜トランジスタＴ１のドレイン電極に接続された上層透明電極１２１ａと下層透明電極１２２ｂ（第１補助容量配線ＣＳＬ１）とによって補助容量Ｃｃｓ１が形成され、薄膜トランジスタＴ２のドレイン電極に接続された上層透明電極１２１ｂと下層透明電極１２２ｃ（第２補助容量配線ＣＳＬ２）とによって補助容量Ｃｃｓ２が形成されている。また、上層透明電極１２１ｂと下層透明電極１２２ａとによって容量Ｃｔｒが形成されている。 In the configuration as described above, the auxiliary capacitor Ccs1 is formed by the upper transparent electrode 121a and the lower transparent electrode 122b (first auxiliary capacitor line CSL1) connected to the drain electrode of the thin film transistor T1, and is connected to the drain electrode of the thin film transistor T2. Further, the auxiliary capacitance Ccs2 is formed by the upper transparent electrode 121b and the lower transparent electrode 122c (second auxiliary capacitance line CSL2). Further, a capacitor Ctr is formed by the upper transparent electrode 121b and the lower transparent electrode 122a.
　本変形例によれば、２つの透明な電極である上層透明電極１２１ａと下層透明電極１２２ｂとによって補助容量Ｃｃｓ１が形成され、かつ、２つの透明な電極である上層透明電極１２１ｂと下層透明電極１２２ｃとによって補助容量Ｃｃｓ２が形成される。このため、補助容量を設けることによる開口率の低下を抑制することができる。 According to this modification, the auxiliary capacitance Ccs1 is formed by the upper transparent electrode 121a and the lower transparent electrode 122b which are two transparent electrodes, and the upper transparent electrode 121b and the lower transparent electrode 122c which are two transparent electrodes. As a result, an auxiliary capacitor Ccs2 is formed. For this reason, the fall of the aperture ratio by providing an auxiliary capacity | capacitance can be suppressed.
＜２．５．２　第２の変形例＞
　図１４は、上記第２の実施形態の第２の変形例における画素形成部の構成を示す等価回路図である。ΔＶｇ１およびΔＶｇ２の大きさを調整するために、上記第２の実施形態においては液晶容量に並列に補助容量を備える構成としていたが、本変形例においては画素電極－ゲートバスライン間に形成される寄生容量の大きさに調整が施される。詳しくは、明表示用の画素電極１０１１－第１ゲートバスラインＧＬ１間に形成される寄生容量Ｃｇｄ１の大きさに基づいてΔＶｇ１の大きさが調整され、暗表示用の画素電極１０１２－第２ゲートバスラインＧＬ２間に形成される寄生容量Ｃｇｄ２の大きさに基づいてΔＶｇ２の大きさが調整される。なお、寄生容量Ｃｇｄ１によって第１の寄生容量が実現され、寄生容量Ｃｇｄ２によって第２の寄生容量が実現されている。ところで、通常の構成においても画素電極－ゲートバスライン間には寄生容量が存在するが、本変形例では寄生容量の大きさの調整が施されるので図１４において明示的に寄生容量Ｃｇｄ１およびＣｇｄ２を示している。 <2.5.2 Second Modification>
FIG. 14 is an equivalent circuit diagram showing a configuration of the pixel formation portion in the second modification of the second embodiment. In order to adjust the magnitudes of ΔVg1 and ΔVg2, in the second embodiment, the auxiliary capacitor is provided in parallel with the liquid crystal capacitor. However, in this modification, it is formed between the pixel electrode and the gate bus line. Adjustments are made to the size of the parasitic capacitance. More specifically, the size of ΔVg1 is adjusted based on the size of the parasitic capacitance Cgd1 formed between the pixel electrode 1011 for bright display and the first gate bus line GL1, and the pixel electrode 1012-second gate for dark display is adjusted. The magnitude of ΔVg2 is adjusted based on the magnitude of the parasitic capacitance Cgd2 formed between the bus lines GL2. The first parasitic capacitance is realized by the parasitic capacitance Cgd1, and the second parasitic capacitance is realized by the parasitic capacitance Cgd2. By the way, although the parasitic capacitance exists between the pixel electrode and the gate bus line even in the normal configuration, the parasitic capacitance is adjusted in this modification, so that the parasitic capacitances Cgd1 and Cgd2 are explicitly shown in FIG. Is shown.
　図１５は、図１４に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。本変形例においては、符号６１で示すように、明表示用の画素電極１０１１として機能する透明電極１１１と薄膜トランジスタＴ１のドレイン電極とを電気的に接続するためのソースメタルＳＥ１と第１ゲートバスラインＧＬ１とによって、寄生容量Ｃｇｄ１が形成されている。また、符号６２で示すように、暗表示用の画素電極１０１２として機能する透明電極１１２と薄膜トランジスタＴ２のドレイン電極とを電気的に接続するためのソースメタルＳＥ２と第２ゲートバスラインＧＬ２とによって、寄生容量Ｃｇｄ２が形成されている。このような構成において、ソースメタルＳＥ１と第１ゲートバスラインＧＬ１とが重なる部分の大きさおよびソースメタルＳＥ２と第２ゲートバスラインＧＬ２とが重なる部分の大きさに調整が施される。これにより、ΔＶｇ１の大きさとΔＶｇ２の大きさとができるだけ等しくなるように、寄生容量Ｃｇｄ１，Ｃｇｄ２の大きさ（容量値）が調整される。 FIG. 15 is a diagram showing a layout in the vicinity of the pixel formation portion for realizing the circuit configuration shown in FIG. In this modification, as indicated by reference numeral 61, the source metal SE1 and the first gate bus line for electrically connecting the transparent electrode 111 functioning as the pixel electrode 1011 for bright display and the drain electrode of the thin film transistor T1. A parasitic capacitance Cgd1 is formed by GL1. Further, as indicated by reference numeral 62, a source electrode SE2 for electrically connecting the transparent electrode 112 functioning as the pixel electrode 1012 for dark display and the drain electrode of the thin film transistor T2 and the second gate bus line GL2, A parasitic capacitance Cgd2 is formed. In such a configuration, the size of the portion where the source metal SE1 and the first gate bus line GL1 overlap and the size of the portion where the source metal SE2 and the second gate bus line GL2 overlap are adjusted. Thereby, the magnitudes (capacitance values) of the parasitic capacitances Cgd1 and Cgd2 are adjusted so that the magnitude of ΔVg1 and the magnitude of ΔVg2 are as equal as possible.
　なお、透明電極が２層になっている場合にも、明表示用の画素電極１０１１として機能する上層透明電極１２１ａと薄膜トランジスタＴ１のドレイン電極とを電気的に接続するためのソースメタルＳＥ３と第１ゲートバスラインＧＬ１とによって寄生容量Ｃｇｄ１を形成し、暗表示用の画素電極１０１２として機能する上層透明電極１２１ｂと薄膜トランジスタＴ２のドレイン電極とを電気的に接続するためのソースメタルＳＥ４と第２ゲートバスラインＧＬ２とによって寄生容量Ｃｇｄ２を形成し、ソースメタルＳＥ３と第１ゲートバスラインＧＬ１とが重なる部分６３の大きさおよびソースメタルＳＥ４と第２ゲートバスラインＧＬ２とが重なる部分６４の大きさを調整すれば良い（図１６参照）。 Even when the transparent electrode has two layers, the source metal SE3 for electrically connecting the upper transparent electrode 121a functioning as the pixel electrode 1011 for bright display and the drain electrode of the thin film transistor T1 with the first metal A parasitic capacitance Cgd1 is formed by the gate bus line GL1, and a source metal SE4 and a second gate bus for electrically connecting the upper transparent electrode 121b functioning as the pixel electrode 1012 for dark display and the drain electrode of the thin film transistor T2 are connected. The parasitic capacitance Cgd2 is formed by the line GL2, and the size of the portion 63 where the source metal SE3 and the first gate bus line GL1 overlap and the size of the portion 64 where the source metal SE4 and the second gate bus line GL2 overlap are adjusted. (See FIG. 16).
　また、画素形成部の構成に関し、本変形例の構成（図１４参照）と上記第２の実施形態の構成（図１１参照）とを組み合わせた構成にしても良い。すなわち、図１７に示すように、ΔＶｇ１およびΔＶｇ２の大きさを調整するための構成要素として、画素電極－補助容量配線間に形成される補助容量Ｃｃｓ１，Ｃｃｓ２および画素電極－ゲートバスライン間に形成される寄生容量Ｃｇｄ１，Ｃｇｄ２を備えるようにしても良い。 Further, regarding the configuration of the pixel forming portion, the configuration of the present modification (see FIG. 14) and the configuration of the second embodiment (see FIG. 11) may be combined. That is, as shown in FIG. 17, the components for adjusting the magnitudes of ΔVg1 and ΔVg2 are formed between the auxiliary capacitances Ccs1 and Ccs2 formed between the pixel electrode and the auxiliary capacitance line and between the pixel electrode and the gate bus line. Parasitic capacitances Cgd1 and Cgd2 may be provided.
＜３．第３の実施形態＞
＜３．１　構成＞
　図１８は、本発明の第３の実施形態に係るアクティブマトリクス型液晶表示装置の画素形成部の構成を示す等価回路図である。本実施形態においては、画素形成部には、図１に示した第１の実施形態における構成要素に加えて、１個の薄膜トランジスタＴ３と、２個の容量Ｃｌｃ３およびＣｔｒａが設けられている。なお、全体構成については上記第１の実施形態と同様であるので説明を省略する（図２）。 <3. Third Embodiment>
<3.1 Configuration>
FIG. 18 is an equivalent circuit diagram showing a configuration of a pixel formation portion of an active matrix liquid crystal display device according to the third embodiment of the present invention. In the present embodiment, the pixel forming portion is provided with one thin film transistor T3 and two capacitors Clc3 and Ctra in addition to the components in the first embodiment shown in FIG. The overall configuration is the same as that of the first embodiment, and a description thereof will be omitted (FIG. 2).
　薄膜トランジスタＴ３については、ゲート電極は第１ゲートバスラインＧＬ１に接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は容量Ｃｌｃ３の一端および容量Ｃｔｒａの一端に接続されている。容量Ｃｌｃ３の一端は薄膜トランジスタＴ３のドレイン電極および容量Ｃｔｒａの一端に接続され、容量Ｃｌｃ３の他端は共通電極ＣＯＭに接続されている。容量Ｃｔｒａの一端は薄膜トランジスタＴ３のドレイン電極および容量Ｃｌｃ３の一端に接続され、容量Ｃｔｒａの他端は薄膜トランジスタＴ２のドレイン電極，容量Ｃｌｃ２の一端，および容量Ｃｔｒの他端に接続されている。容量Ｃｔｒの容量値と容量Ｃｔｒａの容量値とは異なる値にされている。以上のような構成において、容量Ｃｌｃ３の一端には中間表示（明表示と暗表示との中間的な明るさの表示）用の画素電極１０１３が存在する。すなわち、中間表示用の画素電極１０１３と共通電極ＣＯＭとによって容量Ｃｌｃ３が形成されている。また、容量Ｃｔｒａの他端には、中間表示用の画素電極１０１３との間または中間表示用の画素電極１０１３と電気的に接続された電極との間で容量（中間表示用の画素電極１０１３の電位を増幅するための容量）を形成するための増幅用電極１０４が存在する。その増幅用電極１０４は暗表示用の画素電極１０１２と電気的に接続されているので、増幅用電極１０４の電位と暗表示用の画素電極１０１２の電位とは等しくなる。以下、中間表示用の画素電極１０１３の電位を符号Ｖｐｉｘ３で表す。また、上記第１の実施形態における増幅用電極１０２（図１参照）に代えて、容量Ｃｔｒの一端に、暗表示用の画素電極１０１２との間または暗表示用の画素電極１０１２と電気的に接続された電極との間で容量（明表示用の画素電極１０１１の電位を増幅するための容量）を形成するための増幅用電極１０３が存在する。その増幅用電極１０３は明表示用の画素電極１０１１と電気的に接続されているので、増幅用電極１０３の電位と明表示用の画素電極１０１１の電位とは等しくなる。 Regarding the thin film transistor T3, the gate electrode is connected to the first gate bus line GL1, the source electrode is connected to the source bus line SL, and the drain electrode is connected to one end of the capacitor Clc3 and one end of the capacitor Ctra. One end of the capacitor Clc3 is connected to the drain electrode of the thin film transistor T3 and one end of the capacitor Ctra, and the other end of the capacitor Clc3 is connected to the common electrode COM. One end of the capacitor Ctra is connected to the drain electrode of the thin film transistor T3 and one end of the capacitor Clc3, and the other end of the capacitor Ctra is connected to the drain electrode of the thin film transistor T2, one end of the capacitor Clc2, and the other end of the capacitor Ctr. The capacitance value of the capacitor Ctr and the capacitance value of the capacitor Ctra are set to different values. In the configuration as described above, the pixel electrode 1013 for intermediate display (display of intermediate brightness between bright display and dark display) is present at one end of the capacitor Clc3. That is, the capacitor Clc3 is formed by the intermediate display pixel electrode 1013 and the common electrode COM. Further, the other end of the capacitor Ctra is connected to the capacitor (the intermediate display pixel electrode 1013) between the intermediate display pixel electrode 1013 or an electrode electrically connected to the intermediate display pixel electrode 1013. There is an amplifying electrode 104 for forming a capacitor for amplifying the potential. Since the amplification electrode 104 is electrically connected to the pixel electrode 1012 for dark display, the potential of the amplification electrode 104 is equal to the potential of the pixel electrode 1012 for dark display. Hereinafter, the potential of the pixel electrode 1013 for intermediate display is denoted by reference numeral Vpix3. Further, instead of the amplification electrode 102 (see FIG. 1) in the first embodiment, one end of the capacitor Ctr is electrically connected to the pixel electrode 1012 for dark display or electrically connected to the pixel electrode 1012 for dark display. There is an amplification electrode 103 for forming a capacitance (capacitance for amplifying the potential of the pixel electrode 1011 for bright display) with the connected electrode. Since the amplification electrode 103 is electrically connected to the pixel electrode 1011 for bright display, the potential of the amplification electrode 103 is equal to the potential of the pixel electrode 1011 for bright display.
　なお、図１８に示した構成において、容量Ｃｌｃ３によって第３の表示用容量が実現され、容量Ｃｔｒａによって第２の結合容量が実現され、薄膜トランジスタＴ３によって第３スイッチング素子が実現され、中間表示用の画素電極１０１３によって第３画素電極が実現されている。 In the configuration shown in FIG. 18, a third display capacitor is realized by the capacitor Clc3, a second coupling capacitor is realized by the capacitor Ctra, a third switching element is realized by the thin film transistor T3, and an intermediate display is provided. A third pixel electrode is realized by the pixel electrode 1013.
＜３．２　レイアウト＞
　図１９は、図１８に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。図１９に示すように、２本の第１ゲートバスラインＧＬ１をそれぞれ形成するゲートメタルおよび第２ゲートバスラインＧＬ２を形成するゲートメタルが互いに平行になるように配設されている。それらゲートメタルとソースバスラインＳＬを形成するソースメタルとは互いに直交するように配設されている。隣接する２本のソースバスラインＳＬ間の領域のうち第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が配設されている領域以外の部分には、図１９に示すように、明表示用の画素電極１０１１として機能する透明電極１３１と、暗表示用の画素電極１０１２として機能する透明電極１３２と、中間表示用の画素電極１０１３として機能する透明電極１３３とが形成されている。また、増幅用電極１０３として機能する電極１５および増幅用電極１０４として機能する電極１４が、隣接する２本のソースバスラインＳＬ間にゲートメタルによって図１９に示すように形成されている。なお、本実施形態においては、透明電極１３１，透明電極１３２，および透明電極１３３は同じ層に形成されている。 <3.2 Layout>
FIG. 19 is a diagram showing a layout in the vicinity of the pixel formation portion for realizing the circuit configuration shown in FIG. As shown in FIG. 19, the gate metal forming the two first gate bus lines GL1 and the gate metal forming the second gate bus line GL2 are arranged in parallel to each other. The gate metal and the source metal forming the source bus line SL are disposed so as to be orthogonal to each other. As shown in FIG. 19, in the area between the two adjacent source bus lines SL, the area other than the area where the first gate bus line GL1 and the second gate bus line GL2 are disposed is used for bright display. The transparent electrode 131 that functions as the pixel electrode 1011, the transparent electrode 132 that functions as the pixel electrode 1012 for dark display, and the transparent electrode 133 that functions as the pixel electrode 1013 for intermediate display are formed. Further, an electrode 15 functioning as the amplification electrode 103 and an electrode 14 functioning as the amplification electrode 104 are formed between two adjacent source bus lines SL by gate metal as shown in FIG. In the present embodiment, the transparent electrode 131, the transparent electrode 132, and the transparent electrode 133 are formed in the same layer.
　薄膜トランジスタＴ１のドレイン電極と電極１５とは、ソースメタルＳＥ７とコンタクトＣＴ９とによって電気的に接続されている。薄膜トランジスタＴ１のドレイン電極と透明電極１３１とは、ソースメタルＳＥ７とコンタクトＣＴ１０とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と電極１４とは、ソースメタルＳＥ６とコンタクトＣＴ７とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と透明電極１３２とは、ソースメタルＳＥ６とコンタクトＣＴ８とによって電気的に接続されている。薄膜トランジスタＴ３のドレイン電極と透明電極１３３とは、ソースメタルＳＥ５とコンタクトＣＴ６とによって電気的に接続されている。以上のような構成において、ソースメタルＳＥ６と電極１５とによって容量Ｃｔｒが形成され、ソースメタルＳＥ５と電極１４とによって容量Ｃｔｒａが形成されている。 The drain electrode of the thin film transistor T1 and the electrode 15 are electrically connected by the source metal SE7 and the contact CT9. The drain electrode of the thin film transistor T1 and the transparent electrode 131 are electrically connected by the source metal SE7 and the contact CT10. The drain electrode of the thin film transistor T2 and the electrode 14 are electrically connected by the source metal SE6 and the contact CT7. The drain electrode of the thin film transistor T2 and the transparent electrode 132 are electrically connected by the source metal SE6 and the contact CT8. The drain electrode of the thin film transistor T3 and the transparent electrode 133 are electrically connected by the source metal SE5 and the contact CT6. In the above configuration, the source metal SE6 and the electrode 15 form a capacitor Ctr, and the source metal SE5 and the electrode 14 form a capacitor Ctra.
＜３．３　駆動方法＞
　次に、図２０を参照しつつ、本実施形態における駆動方法について説明する。上記第１の実施形態と同様、選択期間は第１充電期間Ｔａと第２充電期間Ｔｂとで構成される。 <3.3 Driving method>
Next, a driving method in the present embodiment will be described with reference to FIG. Similar to the first embodiment, the selection period includes a first charging period Ta and a second charging period Tb.
　まず、第１充電期間Ｔａには、第２ゲートバスラインＧＬ２にオフレベル（図２０に示す例ではローレベル）の電位が与えられた状態で、第１ゲートバスラインＧＬ１にオンレベル（図２０に示す例ではハイレベル）の電位が与えられる。これにより、薄膜トランジスタＴ１およびＴ３はオン状態かつ薄膜トランジスタＴ２はオフ状態となる。その結果、明表示用の画素電極１０１１（透明電極１３１）および中間表示用の画素電極１０１３（透明電極１３３）に映像信号電位Ｖｄａｔａが与えられる。 First, during the first charging period Ta, the first gate bus line GL1 is turned on (see FIG. 20) while the second gate bus line GL2 is supplied with the off-level (low level in the example shown in FIG. 20) potential. In this example, a high level potential is applied. As a result, the thin film transistors T1 and T3 are turned on and the thin film transistor T2 is turned off. As a result, the video signal potential Vdata is applied to the pixel electrode 1011 (transparent electrode 131) for bright display and the pixel electrode 1013 (transparent electrode 133) for intermediate display.
　次に、第２充電期間Ｔｂには、第１ゲートバスラインＧＬ１にオフレベルの電位が与えられた状態で、第２ゲートバスラインＧＬ２にオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１およびＴ３はオフ状態かつ薄膜トランジスタＴ２はオン状態となる。その結果、暗表示用の画素電極１０１２（透明電極１３２）に映像信号電位Ｖｄａｔａが与えられる。これにより、画素電極電位Ｖｐｉｘ２は、共通電極電位Ｖｃｏｍを基準として負極性の電位から正極性の電位へと上昇する。このとき、明表示用の画素電極１０１１（透明電極１３１）はフローティング状態となっているため、画素電極電位Ｖｐｉｘ２の上昇に伴い、容量Ｃｔｒを介して画素電極電位Ｖｐｉｘ１は上昇する。また、中間表示用の画素電極１０１３（透明電極１３３）もフローティング状態となっているため、画素電極電位Ｖｐｉｘ２の上昇に伴い、容量Ｃｔｒａを介して画素電極電位Ｖｐｉｘ３は上昇する。 Next, in the second charging period Tb, an on-level potential is applied to the second gate bus line GL2 while an off-level potential is applied to the first gate bus line GL1. Thus, the thin film transistors T1 and T3 are turned off and the thin film transistor T2 is turned on. As a result, the video signal potential Vdata is applied to the dark display pixel electrode 1012 (transparent electrode 132). As a result, the pixel electrode potential Vpix2 rises from a negative potential to a positive potential with respect to the common electrode potential Vcom. At this time, since the pixel electrode 1011 (transparent electrode 131) for bright display is in a floating state, the pixel electrode potential Vpix1 rises via the capacitor Ctr as the pixel electrode potential Vpix2 rises. In addition, since the intermediate display pixel electrode 1013 (transparent electrode 133) is also in a floating state, the pixel electrode potential Vpix3 rises via the capacitor Ctra as the pixel electrode potential Vpix2 rises.
　ところで、本実施形態においては、容量Ｃｔｒの容量値と容量Ｃｔｒａの容量値とが異なる値にされている。このため、第２充電期間Ｔｂにおいて、画素電極電位Ｖｐｉｘ１の変化の大きさと画素電極電位Ｖｐｉｘ３の変化の大きさとが異なっている。 Incidentally, in the present embodiment, the capacitance value of the capacitor Ctr and the capacitance value of the capacitor Ctra are set to different values. For this reason, the magnitude of the change in the pixel electrode potential Vpix1 and the magnitude of the change in the pixel electrode potential Vpix3 are different in the second charging period Tb.
＜３．４　効果＞
　本実施形態によれば、画素容量（液晶容量）を充電するための選択期間は、第１充電期間Ｔａと第２充電期間Ｔｂとで構成される。第１充電期間Ｔａには画素電極電位Ｖｐｉｘ１および画素電極電位Ｖｐｉｘ３が映像信号電位Ｖｄａｔａに等しくされ、第２充電期間Ｔｂには画素電極電位Ｖｐｉｘ２が映像信号電位Ｖｄａｔａに等しくされる。ここで、明表示用の画素電極１０１１と暗表示用の画素電極１０１２との間および中間表示用の画素電極１０１３と暗表示用の画素電極１０１２との間には容量が形成されていて、かつ、第２充電期間Ｔｂには明表示用の画素電極１０１１および中間表示用の画素電極１０１３はフローティング状態となっている。このため、第２充電期間Ｔｂには、画素電極電位Ｖｐｉｘ２の変化に伴って画素電極電位Ｖｐｉｘ１および画素電極電位Ｖｐｉｘ３が増幅される。これにより、選択期間終了時点には、画素電極電位Ｖｐｉｘ２は映像信号電位Ｖｄａｔａに等しくなり、（正極性の書き込みが行われるときには）画素電極電位Ｖｐｉｘ１および画素電極電位Ｖｐｉｘ３は映像信号電位Ｖｄａｔａよりも高くなる。また、明表示用の画素電極１０１１－暗表示用の画素電極１０１２間の容量Ｃｔｒと中間表示用の画素電極１０１３－暗表示用の画素電極１０１２間の容量Ｃｔｒａとは異なる容量値にされている。これにより、選択期間終了時点には、画素電極電位Ｖｐｉｘ１と画素電極電位Ｖｐｉｘ３とは異なる値となる（図２０に示す例では、Ｖｐｉｘ１＞Ｖｐｉｘ３）。従って、選択期間終了時点には、画素電極電位Ｖｐｉｘ１，画素電極電位Ｖｐｉｘ２，および画素電極電位Ｖｐｉｘ３は互いに異なる値となる。これにより、明表示用の画素，中間表示用の画素，および暗表示用の画素でそれぞれ異なる大きさの電圧が液晶に印加される。また、上記第１の実施形態と同様に、映像信号の振幅を従来よりも小さくしても、従来と同様の画像表示を行うことが可能となる。以上より、従来よりも消費電力を低減しつつ、より高い精度で視野角特性を向上させることが可能となる。 <3.4 Effects>
According to the present embodiment, the selection period for charging the pixel capacitor (liquid crystal capacitor) includes the first charging period Ta and the second charging period Tb. In the first charging period Ta, the pixel electrode potential Vpix1 and the pixel electrode potential Vpix3 are made equal to the video signal potential Vdata, and in the second charging period Tb, the pixel electrode potential Vpix2 is made equal to the video signal potential Vdata. Here, a capacitor is formed between the pixel electrode 1011 for bright display and the pixel electrode 1012 for dark display, and between the pixel electrode 1013 for intermediate display and the pixel electrode 1012 for dark display, and In the second charging period Tb, the pixel electrode 1011 for bright display and the pixel electrode 1013 for intermediate display are in a floating state. Therefore, in the second charging period Tb, the pixel electrode potential Vpix1 and the pixel electrode potential Vpix3 are amplified with the change of the pixel electrode potential Vpix2. Thereby, at the end of the selection period, the pixel electrode potential Vpix2 becomes equal to the video signal potential Vdata (when positive writing is performed), the pixel electrode potential Vpix1 and the pixel electrode potential Vpix3 are higher than the video signal potential Vdata. Become. The capacitance Ctr between the pixel electrode 1012 for bright display and the pixel electrode 1012 for dark display is different from the capacitance Ctra between the pixel electrode 1012 for intermediate display and the pixel electrode 1012 for dark display. . Thus, at the end of the selection period, the pixel electrode potential Vpix1 and the pixel electrode potential Vpix3 have different values (Vpix1> Vpix3 in the example shown in FIG. 20). Accordingly, at the end of the selection period, the pixel electrode potential Vpix1, the pixel electrode potential Vpix2, and the pixel electrode potential Vpix3 have different values. As a result, different voltages are applied to the liquid crystal in the bright display pixel, the intermediate display pixel, and the dark display pixel. Similarly to the first embodiment, even when the amplitude of the video signal is made smaller than that of the conventional image display, the same image display as the conventional image can be performed. As described above, it is possible to improve the viewing angle characteristics with higher accuracy while reducing the power consumption as compared with the prior art.
＜３．５　変形例＞
　図２１は、上記第３の実施形態の変形例における画素形成部近傍のレイアウトを示す図である。上記第３の実施形態においては透明電極は１層であったが（図１９参照）、本変形例においては透明電極は２層になっている。詳しくは、隣接する２本のソースバスラインＳＬ間の領域のうち第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が配設されている領域以外の部分に明表示用の画素電極１０１１として機能する上層透明電極１４１と暗表示用の画素電極１０１２として機能する上層透明電極１４２と中間表示用の画素電極１０１３として機能する上層透明電極１４３とが設けられているのに加えて、上層透明電極１４１，１４２，および１４３のそれぞれと上下方向に重なる部分を有するように、下層透明電極１４４が設けられている。なお、本変形例においては、上層透明電極１４１，１４２，および１４３によって第１透明電極が実現され、下層透明電極１４４によって第２透明電極が実現されている。 <3.5 Modification>
FIG. 21 is a diagram showing a layout in the vicinity of the pixel formation portion in the modification of the third embodiment. In the third embodiment, the transparent electrode has one layer (see FIG. 19), but in the present modification, the transparent electrode has two layers. Specifically, the pixel electrode 1011 for bright display functions in a portion other than the region where the first gate bus line GL1 and the second gate bus line GL2 are disposed in the region between two adjacent source bus lines SL. In addition to the upper transparent electrode 141, the upper transparent electrode 142 functioning as the pixel electrode 1012 for dark display, and the upper transparent electrode 143 functioning as the pixel electrode 1013 for intermediate display, the upper transparent electrode 141 is provided. , 142, and 143, the lower transparent electrode 144 is provided so as to have a portion that overlaps with each other in the vertical direction. In this modification, the first transparent electrode is realized by the upper transparent electrodes 141, 142, and 143, and the second transparent electrode is realized by the lower transparent electrode 144.
　上層透明電極１４１，１４２，および１４３は互いに電気的に分離されている。薄膜トランジスタＴ１のドレイン電極と上層透明電極１４１とは、ソースメタルＳＥ１０とコンタクトＣＴ１３とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と上層透明電極１４２とは、ソースメタルＳＥ９とコンタクトＣＴ１２とによって電気的に接続されている。また、コンタクトＣＴ１２によって、上層透明電極１４２と下層透明電極１４４とが接続されている。薄膜トランジスタＴ３のドレイン電極と上層透明電極１４３とは、ソースメタルＳＥ８とコンタクトＣＴ１１とによって電気的に接続されている。以上のような構成において、上層透明電極１４１と下層透明電極１４４とによって容量Ｃｔｒが形成され、上層透明電極１４３と下層透明電極１４４とによって容量Ｃｔｒａが形成されている。 The upper transparent electrodes 141, 142, and 143 are electrically separated from each other. The drain electrode of the thin film transistor T1 and the upper transparent electrode 141 are electrically connected by the source metal SE10 and the contact CT13. The drain electrode of the thin film transistor T2 and the upper transparent electrode 142 are electrically connected by the source metal SE9 and the contact CT12. Further, the upper transparent electrode 142 and the lower transparent electrode 144 are connected by the contact CT12. The drain electrode of the thin film transistor T3 and the upper transparent electrode 143 are electrically connected by the source metal SE8 and the contact CT11. In the configuration as described above, the upper transparent electrode 141 and the lower transparent electrode 144 form a capacitor Ctr, and the upper transparent electrode 143 and the lower transparent electrode 144 form a capacitor Ctra.
　本変形例によれば、透明な２層の電極によって容量Ｃｔｒ，Ｃｔｒａが形成されている。このため、開口率の低下を抑制しつつ、上記第３の実施形態と同様の効果を得ることができる。 According to this modification, the capacitors Ctr and Ctra are formed by two transparent electrodes. For this reason, the effect similar to the said 3rd Embodiment can be acquired, suppressing the fall of an aperture ratio.
＜４．第４の実施形態＞
＜４．１　構成＞
　図２２は、本発明の第４の実施形態に係るアクティブマトリクス型液晶表示装置の画素形成部の構成を示す等価回路図である。本実施形態においては、画素形成部には、図１に示した第１の実施形態における構成要素に加えて、１個の薄膜トランジスタＴ３と、２個の容量Ｃｌｃ３およびＣｔｒｂが設けられている。なお、全体構成については上記第１の実施形態と同様であるので説明を省略する（図２）。 <4. Fourth Embodiment>
<4.1 Configuration>
FIG. 22 is an equivalent circuit diagram showing a configuration of a pixel formation portion of an active matrix liquid crystal display device according to the fourth embodiment of the present invention. In the present embodiment, the pixel formation portion is provided with one thin film transistor T3 and two capacitors Clc3 and Ctrb in addition to the components in the first embodiment shown in FIG. The overall configuration is the same as that of the first embodiment, and a description thereof will be omitted (FIG. 2).
　薄膜トランジスタＴ３については、ゲート電極は第１ゲートバスラインＧＬ１に接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は容量Ｃｌｃ３の一端および容量Ｃｔｒｂの一端に接続されている。容量Ｃｌｃ３の一端は薄膜トランジスタＴ３のドレイン電極および容量Ｃｔｒｂの一端に接続され、容量Ｃｌｃ３の他端は共通電極ＣＯＭに接続されている。容量Ｃｔｒｂの一端は薄膜トランジスタＴ３のドレイン電極および容量Ｃｌｃ３の一端に接続され、容量Ｃｔｒｂの他端は薄膜トランジスタＴ１のドレイン電極，容量Ｃｌｃ１の一端，および容量Ｃｔｒの一端に接続されている。このように、容量Ｃｔｒと容量Ｃｔｒｂとは直列に接続されている。以上のような構成において、容量Ｃｌｃ３の一端には中間表示（明表示と暗表示との中間的な明るさの表示）用の画素電極１０１３が存在する。すなわち、中間表示用の画素電極１０１３と共通電極ＣＯＭとによって容量Ｃｌｃ３が形成されている。また、容量Ｃｔｒｂの他端には、中間表示用の画素電極１０１３との間または中間表示用の画素電極１０１３と電気的に接続された電極との間で容量（中間表示用の画素電極１０１３の電位を増幅するための容量）を形成するための増幅用電極１０５が存在する。その増幅用電極１０５は明表示用の画素電極１０１１と電気的に接続されているので、増幅用電極１０５の電位と明表示用の画素電極１０１１の電位とは等しくなる。 Regarding the thin film transistor T3, the gate electrode is connected to the first gate bus line GL1, the source electrode is connected to the source bus line SL, and the drain electrode is connected to one end of the capacitor Clc3 and one end of the capacitor Ctrb. One end of the capacitor Clc3 is connected to the drain electrode of the thin film transistor T3 and one end of the capacitor Ctrb, and the other end of the capacitor Clc3 is connected to the common electrode COM. One end of the capacitor Ctrb is connected to the drain electrode of the thin film transistor T3 and one end of the capacitor Clc3, and the other end of the capacitor Ctrb is connected to the drain electrode of the thin film transistor T1, one end of the capacitor Clc1, and one end of the capacitor Ctr. Thus, the capacitor Ctr and the capacitor Ctrb are connected in series. In the configuration as described above, the pixel electrode 1013 for intermediate display (display of intermediate brightness between bright display and dark display) is present at one end of the capacitor Clc3. That is, the capacitor Clc3 is formed by the intermediate display pixel electrode 1013 and the common electrode COM. The other end of the capacitor Ctrb has a capacitor (the intermediate display pixel electrode 1013) between the intermediate display pixel electrode 1013 or an electrode electrically connected to the intermediate display pixel electrode 1013. There is an amplification electrode 105 for forming a capacitor for amplifying the potential. Since the amplification electrode 105 is electrically connected to the pixel electrode 1011 for bright display, the potential of the amplification electrode 105 is equal to the potential of the pixel electrode 1011 for bright display.
＜４．２　レイアウト＞
　図２３は、図２２に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。図２３に示すように、２本の第１ゲートバスラインＧＬ１をそれぞれ形成するゲートメタルおよび第２ゲートバスラインＧＬ２を形成するゲートメタルが互いに平行になるように配設されている。それらゲートメタルとソースバスラインＳＬを形成するソースメタルとは互いに直交するように配設されている。隣接する２本のソースバスラインＳＬ間の領域のうち第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が配設されている領域以外の部分には、図２３に示すように、明表示用の画素電極１０１１として機能する透明電極１５１と、暗表示用の画素電極１０１２として機能する透明電極１５２と、中間表示用の画素電極１０１３として機能する透明電極１５３とが形成されている。また、増幅用電極１０２として機能する電極１７および増幅用電極１０５として機能する電極１６が、隣接する２本のソースバスラインＳＬ間にゲートメタルによって図２３に示すように形成されている。なお、本実施形態においては、透明電極１５１，透明電極１５２，および透明電極１５３は同じ層に形成されている。 <4.2 Layout>
FIG. 23 is a diagram showing a layout in the vicinity of the pixel formation portion for realizing the circuit configuration shown in FIG. As shown in FIG. 23, the gate metal forming each of the two first gate bus lines GL1 and the gate metal forming the second gate bus line GL2 are arranged in parallel to each other. The gate metal and the source metal forming the source bus line SL are disposed so as to be orthogonal to each other. As shown in FIG. 23, in the area between the two adjacent source bus lines SL, the area other than the area where the first gate bus line GL1 and the second gate bus line GL2 are disposed is used for bright display. The transparent electrode 151 that functions as the pixel electrode 1011, the transparent electrode 152 that functions as the pixel electrode 1012 for dark display, and the transparent electrode 153 that functions as the pixel electrode 1013 for intermediate display are formed. Further, the electrode 17 functioning as the amplification electrode 102 and the electrode 16 functioning as the amplification electrode 105 are formed between the two adjacent source bus lines SL by gate metal as shown in FIG. In the present embodiment, the transparent electrode 151, the transparent electrode 152, and the transparent electrode 153 are formed in the same layer.
　薄膜トランジスタＴ１のドレイン電極と電極１６とは、ソースメタルＳＥ１２とコンタクトＣＴ１５とによって電気的に接続されている。薄膜トランジスタＴ１のドレイン電極と透明電極１５１とは、ソースメタルＳＥ１２とコンタクトＣＴ１６とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と電極１７とは、ソースメタルＳＥ１３とコンタクトＣＴ１７とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と透明電極１５２とは、ソースメタルＳＥ１３とコンタクトＣＴ１８とによって電気的に接続されている。薄膜トランジスタＴ３のドレイン電極と透明電極１５３とは、ソースメタルＳＥ１１とコンタクトＣＴ１４とによって電気的に接続されている。以上のような構成において、ソースメタルＳＥ１２と電極１７とによって容量Ｃｔｒが形成され、ソースメタルＳＥ１１と電極１６とによって容量Ｃｔｒｂが形成されている。 The drain electrode of the thin film transistor T1 and the electrode 16 are electrically connected by the source metal SE12 and the contact CT15. The drain electrode of the thin film transistor T1 and the transparent electrode 151 are electrically connected by the source metal SE12 and the contact CT16. The drain electrode of the thin film transistor T2 and the electrode 17 are electrically connected by the source metal SE13 and the contact CT17. The drain electrode of the thin film transistor T2 and the transparent electrode 152 are electrically connected by the source metal SE13 and the contact CT18. The drain electrode of the thin film transistor T3 and the transparent electrode 153 are electrically connected by the source metal SE11 and the contact CT14. In the configuration as described above, the source metal SE12 and the electrode 17 form a capacitor Ctr, and the source metal SE11 and the electrode 16 form a capacitor Ctrb.
＜４．３　駆動方法＞
　駆動方法については、上記第３の実施形態と同様である（図２０参照）。但し、本実施形態においては、上記第３の実施形態とは異なる理由で、選択期間終了時点に画素電極電位Ｖｐｉｘ１と画素電極電位Ｖｐｉｘ３とが異なる値となる。これについて以下に説明する。暗表示用の画素電極１０１２－明表示用の画素電極１０１１間には、容量Ｃｔｒが存在する。一方、暗表示用の画素電極１０１２－中間表示用の画素電極１０１３間には、容量Ｃｔｒと容量Ｃｔｒｂとが直列に接続された状態で存在する。ここで、容量Ｃｔｒおよび容量Ｃｔｒｂに関し、それらの容量値も同じ符号“Ｃｔｒ”および“Ｃｔｒｂ”でそれぞれ示すものとする。そうすると、暗表示用の画素電極１０１２－明表示用の画素電極１０１１間の容量値はＣｔｒとなる。一方、暗表示用の画素電極１０１２－中間表示用の画素電極１０１３間の合成容量値をＣｘとすると、次式（５）が成立する。
Figure JPOXMLDOC01-appb-M000003
 上式（５）を変形すると、合成容量値Ｃｘは次式（６）で表される。
　Ｃｘ＝Ｃｔｒ・Ｃｔｒｂ／（Ｃｔｒ＋Ｃｔｒｂ）　　　・・・（６） <4.3 Driving method>
The driving method is the same as that in the third embodiment (see FIG. 20). However, in the present embodiment, the pixel electrode potential Vpix1 and the pixel electrode potential Vpix3 have different values at the end of the selection period for a reason different from that in the third embodiment. This will be described below. A capacitor Ctr exists between the pixel electrode 1012 for dark display and the pixel electrode 1011 for bright display. On the other hand, between the pixel electrode 1012 for dark display and the pixel electrode 1013 for intermediate display, the capacitor Ctr and the capacitor Ctrb are connected in series. Here, regarding the capacitance Ctr and the capacitance Ctrb, the capacitance values thereof are also denoted by the same symbols “Ctr” and “Ctrb”, respectively. As a result, the capacitance value between the pixel electrode 1012 for dark display and the pixel electrode 1011 for bright display becomes Ctr. On the other hand, when the combined capacitance value between the pixel electrode 1012 for dark display and the pixel electrode 1013 for intermediate display is Cx, the following equation (5) is established.
Figure JPOXMLDOC01-appb-M000003
 When the above equation (5) is modified, the combined capacitance value Cx is expressed by the following equation (6).
Cx = Ctr · Ctrb / (Ctr + Ctrb) (6)
　以上より、ＣｘよりもＣｔｒの方が大きくなることが把握される。従って、第２充電期間Ｔｂには、画素電極電位Ｖｐｉｘ３よりも画素電極電位Ｖｐｉｘ１の方が大きく増幅される。その結果、選択期間終了時点に画素電極電位Ｖｐｉｘ１と画素電極電位Ｖｐｉｘ３とが異なる値となる。 From the above, it is understood that Ctr is larger than Cx. Therefore, in the second charging period Tb, the pixel electrode potential Vpix1 is amplified more greatly than the pixel electrode potential Vpix3. As a result, the pixel electrode potential Vpix1 and the pixel electrode potential Vpix3 have different values at the end of the selection period.
＜４．４　効果＞
　本実施形態によれば、上記第３の実施形態と同様、従来よりも消費電力を低減しつつ、より高い精度で視野角特性を向上させることが可能となる。 <4.4 Effects>
According to the present embodiment, similarly to the third embodiment, it is possible to improve the viewing angle characteristics with higher accuracy while reducing the power consumption compared to the related art.
＜４．５　変形例＞
　図２４は、上記第４の実施形態の変形例における画素形成部近傍のレイアウトを示す図である。上記第４の実施形態においては透明電極は１層であったが（図２３参照）、本変形例においては透明電極は２層になっている。詳しくは、隣接する２本のソースバスラインＳＬ間の領域のうち第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が配設されている領域以外の部分に明表示用の画素電極１０１１として機能する上層透明電極１６１と暗表示用の画素電極１０１２として機能する上層透明電極１６２と中間表示用の画素電極１０１３として機能する上層透明電極１６３とが設けられているのに加えて、上層透明電極１６１，１６２，および１６３のそれぞれと上下方向に重なる部分を有するように、下層透明電極１６４が設けられている。なお、本変形例においては、上層透明電極１６１，１６２，および１６３によって第１透明電極が実現され、下層透明電極１６４によって第２透明電極が実現されている。 <4.5 Modification>
FIG. 24 is a diagram showing a layout in the vicinity of the pixel formation portion in the modification of the fourth embodiment. In the fourth embodiment, the transparent electrode has one layer (see FIG. 23), but in the present modification, the transparent electrode has two layers. Specifically, the pixel electrode 1011 for bright display functions in a portion other than the region where the first gate bus line GL1 and the second gate bus line GL2 are disposed in the region between two adjacent source bus lines SL. In addition to the upper transparent electrode 161, the upper transparent electrode 162 functioning as the pixel electrode 1012 for dark display, and the upper transparent electrode 163 functioning as the pixel electrode 1013 for intermediate display, the upper transparent electrode 161 is provided. , 162, and 163 are provided with lower transparent electrodes 164 so as to have portions that overlap in the vertical direction. In the present modification, the first transparent electrode is realized by the upper transparent electrodes 161, 162, and 163, and the second transparent electrode is realized by the lower transparent electrode 164.
　上層透明電極１６１，１６２，および１６３は互いに電気的に分離されている。薄膜トランジスタＴ１のドレイン電極と上層透明電極１６１とは、ソースメタルＳＥ１５とコンタクトＣＴ２０とによって電気的に接続されている。また、コンタクトＣＴ２０によって、上層透明電極１６１と下層透明電極１６４とが接続されている。薄膜トランジスタＴ２のドレイン電極と上層透明電極１６２とは、ソースメタルＳＥ１６とコンタクトＣＴ２１とによって電気的に接続されている。薄膜トランジスタＴ３のドレイン電極と上層透明電極１６３とは、ソースメタルＳＥ１４とコンタクトＣＴ１９とによって電気的に接続されている。以上のような構成において、上層透明電極１６２と下層透明電極１６４とによって容量Ｃｔｒが形成され、上層透明電極１６３と下層透明電極１６４とによって容量Ｃｔｒｂが形成されている。 The upper transparent electrodes 161, 162, and 163 are electrically separated from each other. The drain electrode of the thin film transistor T1 and the upper transparent electrode 161 are electrically connected by the source metal SE15 and the contact CT20. Further, the upper transparent electrode 161 and the lower transparent electrode 164 are connected by the contact CT20. The drain electrode of the thin film transistor T2 and the upper transparent electrode 162 are electrically connected by the source metal SE16 and the contact CT21. The drain electrode of the thin film transistor T3 and the upper transparent electrode 163 are electrically connected by the source metal SE14 and the contact CT19. In the configuration as described above, the upper transparent electrode 162 and the lower transparent electrode 164 form a capacitor Ctr, and the upper transparent electrode 163 and the lower transparent electrode 164 form a capacitor Ctrb.
　本変形例によれば、透明な２層の電極によって容量Ｃｔｒ，Ｃｔｒｂが形成されている。このため、開口率の低下を抑制しつつ、かつ、従来よりも消費電力を低減しつつ、より高い精度で視野角特性を向上させることが可能となる。 According to this modification, the capacitors Ctr and Ctrb are formed by two transparent electrodes. For this reason, it is possible to improve the viewing angle characteristics with higher accuracy while suppressing the decrease in the aperture ratio and reducing the power consumption as compared with the related art.
＜５．第５の実施形態＞
＜５．１　構成等＞
　全体構成，画素構造，および画素形成部近傍のレイアウトについては、上記第１の実施形態と同様であるので説明を省略する（図１，図２，および図３を参照）。 <5. Fifth Embodiment>
<5.1 Configuration etc.>
The overall configuration, pixel structure, and layout in the vicinity of the pixel formation portion are the same as those in the first embodiment, and a description thereof will be omitted (see FIGS. 1, 2, and 3).
＜５．２　駆動方法＞
　図２５は、本実施形態における駆動方法について説明するための信号波形図である。選択期間の長さは、典型的には、従来の液晶表示装置における１水平走査期間の長さに相当する。本実施形態においては、選択期間は、第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２の双方にオンレベルの電位が与えられる期間Ｔｐと第１ゲートバスラインＧＬ１のみにオンレベルの電位が与えられる期間Ｔｑとで構成される。期間Ｔｐには、薄膜トランジスタＴ１はオン状態かつ薄膜トランジスタＴ２はオン状態となる。このとき、容量Ｃｔｒによる明表示用の画素電極１０１１－暗表示用の画素電極１０１２間の容量結合（図１参照）により、画素電極電位Ｖｐｉｘ２は画素電極電位Ｖｐｉｘ１よりも低い電位にまで上昇する。これによりソースバスラインＳＬ－暗表示用の画素電極１０１２間に電位差が生じ、暗表示用の画素において薄膜トランジスタＴ２を介して充電が行われる。期間Ｔｑには、薄膜トランジスタＴ１はオン状態かつ薄膜トランジスタＴ２はオフ状態となる。これにより、明表示用の画素でのみ充電が行われ、画素電極電位Ｖｐｉｘ１は映像信号電位Ｖｄａｔａにまで上昇する。 <5.2 Driving method>
FIG. 25 is a signal waveform diagram for describing a driving method in the present embodiment. The length of the selection period typically corresponds to the length of one horizontal scanning period in a conventional liquid crystal display device. In the present embodiment, in the selection period, an on-level potential is applied only to the first gate bus line GL1 during a period Tp during which an on-level potential is applied to both the first gate bus line GL1 and the second gate bus line GL2. Period Tq. In the period Tp, the thin film transistor T1 is turned on and the thin film transistor T2 is turned on. At this time, the pixel electrode potential Vpix2 rises to a potential lower than the pixel electrode potential Vpix1 by capacitive coupling between the pixel electrode 1012 for bright display and the pixel electrode 1012 for dark display by the capacitor Ctr (see FIG. 1). As a result, a potential difference is generated between the source bus line SL and the pixel electrode 1012 for dark display, and charging is performed via the thin film transistor T2 in the pixel for dark display. In the period Tq, the thin film transistor T1 is turned on and the thin film transistor T2 is turned off. As a result, only the pixels for bright display are charged, and the pixel electrode potential Vpix1 rises to the video signal potential Vdata.
　以上のように、第１ゲートバスラインＧＬ１よりも第２ゲートバスラインＧＬ２の方が、オンレベルの電位が与えられる期間（ゲートオン期間）が短くなっている。また、図２５に示すように、第２ゲートバスラインＧＬ２についてのゲートオン電圧ＶＧＨ２は、第１ゲートバスラインＧＬ１についてのゲートオン電圧ＶＧＨ１よりも小さくなっている。このため、薄膜トランジスタＴ２の充電能力は薄膜トランジスタＴ１の充電能力よりも低くなっている。従って、上記容量結合によって生じた画素電極電位Ｖｐｉｘ１－画素電極電位Ｖｐｉｘ２間の差が選択期間中にゼロになることはない。このようにして、暗表示用の画素と明表示用の画素とで異なる大きさの電圧が液晶に印加される。 As described above, the period during which the on-level potential is applied (gate on period) is shorter in the second gate bus line GL2 than in the first gate bus line GL1. As shown in FIG. 25, the gate-on voltage VGH2 for the second gate bus line GL2 is lower than the gate-on voltage VGH1 for the first gate bus line GL1. For this reason, the charging capability of the thin film transistor T2 is lower than the charging capability of the thin film transistor T1. Therefore, the difference between the pixel electrode potential Vpix1 and the pixel electrode potential Vpix2 caused by the capacitive coupling does not become zero during the selection period. In this manner, voltages having different magnitudes are applied to the liquid crystal between the dark display pixel and the bright display pixel.
　なお、本実施形態においては、期間Ｔｐと期間Ｔｑとを合わせた期間（１水平走査期間に相当する期間）によって第１のオン期間が実現され、期間Ｔｐによって第２のオン期間が実現され、ＶＧＨ１によって第１のオン電位が実現され、ＶＧＨ２によって第２のオン電位が実現されている。 In the present embodiment, the first on-period is realized by a period (a period corresponding to one horizontal scanning period) that is a combination of the period Tp and the period Tq, and the second on-period is realized by the period Tp. A first on-potential is realized by VGH1, and a second on-potential is realized by VGH2.
＜５．３　効果＞
　本実施形態によれば、選択期間終了時点において、画素電極電位Ｖｐｉｘ１は映像信号電位Ｖｄａｔａに等しくなり、かつ、画素電極電位Ｖｐｉｘ２は画素電極電位Ｖｐｉｘ１よりも低くなる。このため、上記第１～第４の実施形態とは異なり、映像信号の振幅を低減することによる低消費電力化の効果は得られない。しかしながら、明表示用の画素については１水平走査期間に相当する長さの充電時間が得られるので、上記第１～第４の実施形態と比較して充電に関する負荷が小さくなる。従って、高速駆動が行われても、充電不足に起因する表示品位の低下が抑制される。以上より、視野角特性の向上および駆動の高速化の両立が可能となる。 <5.3 Effects>
According to this embodiment, at the end of the selection period, the pixel electrode potential Vpix1 is equal to the video signal potential Vdata, and the pixel electrode potential Vpix2 is lower than the pixel electrode potential Vpix1. Therefore, unlike the first to fourth embodiments, the effect of reducing the power consumption by reducing the amplitude of the video signal cannot be obtained. However, since the charging time of a length corresponding to one horizontal scanning period is obtained for the bright display pixel, the charging load is reduced as compared with the first to fourth embodiments. Therefore, even if high-speed driving is performed, deterioration in display quality due to insufficient charging is suppressed. As described above, it is possible to improve both viewing angle characteristics and drive speed.
　ところで、上述したように、米国特許第７３５８９４５号明細書に記載された液晶表示装置では、画素形成部が図３２に示すような構成にされ、薄膜トランジスタＴ９５と薄膜トランジスタＴ９６とを異なるサイズにすることによって、薄膜トランジスタＴ９５と薄膜トランジスタＴ９６との間で充電能力に差が設けられている。これに関し、ＩＧＺＯ等の酸化物半導体をチャネル部に用いた薄膜トランジスタが採用される場合、移動度が高いので、一般に設計当初の段階で薄膜トランジスタのサイズは小さくされている。従って、製造プロセスにおける加工精度を考慮すると、一方の薄膜トランジスタのサイズを他方の薄膜トランジスタのサイズよりも更に小さくすることは困難である。この点、本実施形態によれば、２つの薄膜トランジスタのサイズを異ならせることなく、２つの薄膜トランジスタの充電能力に差を設けることが可能となる。 Incidentally, as described above, in the liquid crystal display device described in US Pat. No. 7,358,945, the pixel formation portion is configured as shown in FIG. 32, and the thin film transistors T95 and T96 have different sizes. There is a difference in charging capability between the thin film transistor T95 and the thin film transistor T96. In this regard, when a thin film transistor using an oxide semiconductor such as IGZO in the channel portion is employed, since the mobility is high, the size of the thin film transistor is generally reduced at the initial stage of design. Therefore, considering the processing accuracy in the manufacturing process, it is difficult to make the size of one thin film transistor smaller than the size of the other thin film transistor. In this regard, according to the present embodiment, it is possible to provide a difference in the charging capability of the two thin film transistors without making the sizes of the two thin film transistors different.
＜５．４　変形例＞
　上記第５の実施形態においては、第１ゲートバスラインＧＬ１についてのゲートオン電圧ＶＧＨ１と第２ゲートバスラインＧＬ２についてのゲートオン電圧ＶＧＨ２とを異なる値にし、かつ、第１ゲートバスラインＧＬ１についてのゲートオン期間と第２ゲートバスラインＧＬ２についてのゲートオン期間とを異なる長さにしているが、本発明はこれに限定されない。図２６に示すように、第１ゲートバスラインＧＬ１と第２ゲートバスラインＧＬ２とでゲートオン期間の長さを同じにして、第１ゲートバスラインＧＬ１についてのゲートオン電圧ＶＧＨ１と第２ゲートバスラインＧＬ２についてのゲートオン電圧ＶＧＨ２とを異なる値にしても、上記第５の実施形態と同様の効果が得られる。また、図２７に示すように、第１ゲートバスラインＧＬ１と第２ゲートバスラインＧＬ２とでゲートオン電圧の値を同じにして、第１ゲートバスラインＧＬ１についてのゲートオン期間と第２ゲートバスラインＧＬ２についてのゲートオン期間とを異なる長さにしても、上記第５の実施形態と同様の効果が得られる。 <5.4 Modification>
In the fifth embodiment, the gate-on voltage VGH1 for the first gate bus line GL1 and the gate-on voltage VGH2 for the second gate bus line GL2 are set to different values, and the gate-on period for the first gate bus line GL1. However, the present invention is not limited to this, although the gate-on periods for the second gate bus line GL2 are different from each other. As shown in FIG. 26, the first gate bus line GL1 and the second gate bus line GL2 have the same gate-on period, and the gate-on voltage VGH1 and the second gate bus line GL2 for the first gate bus line GL1. Even if the gate-on voltage VGH2 is set to a different value, the same effect as in the fifth embodiment can be obtained. In addition, as shown in FIG. 27, the gate-on voltage value of the first gate bus line GL1 and the second gate bus line GL2 are the same, and the gate-on period of the first gate bus line GL1 and the second gate bus line GL2 Even if the gate-on period is different from each other, the same effect as in the fifth embodiment can be obtained.
＜６．第６の実施形態＞
＜６．１　構成等＞
　図２８は、本発明の第６の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。図２に示した第１の実施形態における構成要素に加えて、表示制御回路２００内に駆動モード制御部２１０が設けられている。本実施形態に係る液晶表示装置には、第１駆動モードと第２駆動モードという２つの駆動モードが設けられている。それら２つの駆動モードは、表示画像の種類等に応じて、駆動モード制御部２１０によって切り替えられる。例えば、動画表示であるか静止画表示であるかによって第１駆動モードと第２駆動モードとの切り替えが行われる。画素構造および画素形成部近傍のレイアウトについては、上記第１の実施形態と同様であるので説明を省略する（図１および図３を参照）。 <6. Sixth Embodiment>
<6.1 Configuration etc.>
FIG. 28 is a block diagram showing the overall configuration of an active matrix liquid crystal display device according to the sixth embodiment of the present invention. In addition to the components in the first embodiment shown in FIG. 2, a drive mode control unit 210 is provided in the display control circuit 200. The liquid crystal display device according to the present embodiment is provided with two drive modes, a first drive mode and a second drive mode. The two drive modes are switched by the drive mode control unit 210 according to the type of display image. For example, switching between the first drive mode and the second drive mode is performed depending on whether the display is a moving image display or a still image display. Since the pixel structure and the layout in the vicinity of the pixel formation portion are the same as those in the first embodiment, description thereof will be omitted (see FIGS. 1 and 3).
＜６．２　駆動方法＞
　第１駆動モードが選択されると、この液晶表示装置は上記第１の実施形態と同じように駆動される（図５参照）。すなわち、選択期間が第１充電期間Ｔａと第２充電期間Ｔｂとによって構成され、第１充電期間Ｔａには画素電極電位Ｖｐｉｘ１が映像信号電位Ｖｄａｔａに等しくされ、第２充電期間Ｔｂには画素電極電位Ｖｐｉｘ２が映像信号電位Ｖｄａｔａに等しくされる。これにより、明表示用の画素電極電圧と暗表示用の画素電極電圧とが異なる大きさとなり視野角特性が向上する。その際、映像信号の振幅を従来よりも小さくすることができるので、消費電力が従来よりも低減される。 <6.2 Driving method>
When the first drive mode is selected, the liquid crystal display device is driven in the same manner as in the first embodiment (see FIG. 5). That is, the selection period is constituted by the first charging period Ta and the second charging period Tb, the pixel electrode potential Vpix1 is made equal to the video signal potential Vdata in the first charging period Ta, and the pixel electrode in the second charging period Tb. The potential Vpix2 is set equal to the video signal potential Vdata. As a result, the pixel electrode voltage for bright display and the pixel electrode voltage for dark display become different in magnitude and the viewing angle characteristics are improved. At this time, since the amplitude of the video signal can be made smaller than before, the power consumption is reduced more than before.
　一方、第２駆動モードが選択されると、この液晶表示装置は次のように駆動される（図１および図２９参照）。選択期間になると、第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬの双方にオンレベル（図２９に示す例ではハイレベル）の電位が与えられる。これにより、薄膜トランジスタＴ１はオン状態かつ薄膜トランジスタＴ２はオン状態となる。その結果、明表示用の画素電極１０１１および暗表示用の画素電極１０１２の双方に映像信号電位Ｖｄａｔａが与えられる。すなわち、選択期間終了時点には、画素電極電位Ｖｐｉｘ１と画素電極電位Ｖｐｉｘ２とが等しくなっている。なお、選択期間の長さは、従来の液晶表示装置における１水平走査期間の長さに相当する。選択期間が終了すると、第１ゲートバスラインＧＬ１の電位および第２ゲートバスラインＧＬの電位はオンレベルからオフレベルに変化する。これにより、明表示用の画素電極１０１１と暗表示用の画素電極１０１２とで同じように上述した電圧変動が生じる。従って、明表示用の画素と暗表示用の画素との間で画素電極電位の差は生じない。このように、第２駆動モードが選択されたときには、マルチ画素構造を採用することによる視野角特性向上の効果は得られない。 On the other hand, when the second drive mode is selected, the liquid crystal display device is driven as follows (see FIGS. 1 and 29). In the selection period, an on-level (high level in the example shown in FIG. 29) potential is applied to both the first gate bus line GL1 and the second gate bus line GL. Accordingly, the thin film transistor T1 is turned on and the thin film transistor T2 is turned on. As a result, the video signal potential Vdata is applied to both the pixel electrode 1011 for bright display and the pixel electrode 1012 for dark display. That is, at the end of the selection period, the pixel electrode potential Vpix1 and the pixel electrode potential Vpix2 are equal. Note that the length of the selection period corresponds to the length of one horizontal scanning period in the conventional liquid crystal display device. When the selection period ends, the potential of the first gate bus line GL1 and the potential of the second gate bus line GL change from the on level to the off level. As a result, the above-described voltage fluctuation occurs in the same manner in the pixel electrode 1011 for bright display and the pixel electrode 1012 for dark display. Therefore, there is no difference in pixel electrode potential between the bright display pixel and the dark display pixel. Thus, when the second drive mode is selected, the effect of improving the viewing angle characteristics by adopting the multi-pixel structure cannot be obtained.
＜６．３　効果＞
　本実施形態によれば、液晶表示装置を２つの駆動モードで駆動することが可能となっている。第１駆動モードにおいては、上述したように視野角特性向上の効果が得られる。しかしながら、第１駆動モードにおいては明表示用の画素および暗表示用の画素の双方で１水平走査期間のほぼ半分の長さの充電時間しか得られないので、第１駆動モードによって高フレームレートでの駆動が行われると、充電不足の発生が懸念される。一方、第２駆動モードにおいては、視野角特性向上の効果は得られない。しかしながら、第２駆動モードにおいては、明表示用の画素および暗表示用の画素の双方で１水平走査期間に相当する長さの充電時間が得られる。従って、高速駆動が要求される場合に第２駆動モードによる駆動を行うことによって、充電不足に起因する表示品位の低下を抑制することが可能となる。例えば、変化の激しい動画を表示する際やアクティブシャッター方式による３Ｄ表示を行う際には、高フレームレートでの駆動が行われることが好ましいので、第２駆動モードを選択すれば良い。以上より、本実施形態によれば、駆動モードを適宜切り替えることによって、視野角特性向上の効果も得られるし、また、高速駆動の際の充電不足に起因する表示品位の低下を抑制するという効果も得られる。 <6.3 Effect>
According to the present embodiment, the liquid crystal display device can be driven in two drive modes. In the first drive mode, the effect of improving the viewing angle characteristics can be obtained as described above. However, in the first drive mode, only a half of the charging time of one horizontal scanning period can be obtained for both the bright display pixel and the dark display pixel. If this is performed, there is a concern that insufficient charging will occur. On the other hand, in the second drive mode, the effect of improving the viewing angle characteristics cannot be obtained. However, in the second drive mode, a charging time having a length corresponding to one horizontal scanning period is obtained in both the bright display pixel and the dark display pixel. Therefore, when high speed driving is required, driving in the second driving mode can suppress deterioration in display quality due to insufficient charging. For example, when displaying a rapidly changing moving image or when performing 3D display using the active shutter method, it is preferable to drive at a high frame rate, so the second drive mode may be selected. As described above, according to the present embodiment, the effect of improving the viewing angle characteristics can be obtained by appropriately switching the drive mode, and the effect of suppressing the deterioration of display quality due to insufficient charging during high-speed driving. Can also be obtained.
　また、上記第５の実施形態においては、選択期間中に画素電極電位Ｖｐｉｘ２は映像信号電位Ｖｄａｔａにまで上昇しないが（図２５参照）、本実施形態の第２駆動モードにおいては、選択期間中に画素電極電位Ｖｐｉｘ１も画素電極電位Ｖｐｉｘ２も映像信号電位Ｖｄａｔａに等しくなる。このため、本実施形態の第２駆動モードにおいては、上記第５の実施形態と比較して透過率が高くなるという効果が得られる。 In the fifth embodiment, the pixel electrode potential Vpix2 does not rise to the video signal potential Vdata during the selection period (see FIG. 25). However, in the second drive mode of the present embodiment, during the selection period. Both the pixel electrode potential Vpix1 and the pixel electrode potential Vpix2 are equal to the video signal potential Vdata. For this reason, in the 2nd drive mode of this embodiment, the effect that the transmittance | permeability becomes high compared with the said 5th Embodiment is acquired.
＜７．その他＞
　一般的なカラー液晶表示装置にはＲ（赤）色用，Ｇ（緑）色用，およびＢ（青）色用の３つの画素が含まれているところ、第２充電期間Ｔｂにおける明表示用の画素電極電位Ｖｐｉｘ１および中間表示用の画素電極電位Ｖｐｉｘ３の増幅量を色毎に調整することもできる。これにより、より細かく視野角特性を調整することが可能となる。このようにするために、例えば、上記第１の実施形態において、容量Ｃｔｒの容量値が色毎に異なる値とされる。第２充電期間Ｔｂの開始時点における画素電極電位Ｖｐｉｘ１の値は容量Ｃｔｒの容量値の大きさに関わらず映像信号電位Ｖｄａｔａの値となっていて、かつ、第２充電期間Ｔｂの終了時点における画素電極電位Ｖｐｉｘ１の値は上式（１）～（３）によって表されるので、容量Ｃｔｒの容量値が異なれば第２充電期間Ｔｂにおける画素電極電位Ｖｐｉｘ１の増幅量も異なることが把握される。なお、例えば３色のカラー液晶表示装置の場合、１色についてのみ他の２色と容量Ｃｔｒの容量値が異なるようにしても良い。 <7. Other>
A general color liquid crystal display device includes three pixels for R (red) color, G (green) color, and B (blue) color. For a bright display in the second charging period Tb. The amplification amount of the pixel electrode potential Vpix1 and the pixel electrode potential Vpix3 for intermediate display can be adjusted for each color. This makes it possible to adjust the viewing angle characteristics more finely. For this purpose, for example, in the first embodiment, the capacitance value of the capacitance Ctr is set to a different value for each color. The value of the pixel electrode potential Vpix1 at the start of the second charging period Tb is the value of the video signal potential Vdata regardless of the capacitance value of the capacitor Ctr, and the pixel at the end of the second charging period Tb. Since the value of the electrode potential Vpix1 is expressed by the above formulas (1) to (3), it can be understood that the amount of amplification of the pixel electrode potential Vpix1 in the second charging period Tb is different if the capacitance value of the capacitor Ctr is different. For example, in the case of a three-color liquid crystal display device, the capacitance value of the capacitor Ctr may be different from the other two colors for only one color.
　また、上記各実施形態および上記各変形例においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されず、液晶表示装置以外の表示装置にも本発明を適用することができる。また、本発明は大型パネルを有する表示装置において映像信号の振幅を小さくして消費電力を低減することができる点で有用であるが、小型パネルを有する表示装置にも本発明を適用することができる。 Further, in each of the above embodiments and each of the above modifications, the liquid crystal display device has been described as an example. However, the present invention is not limited to this, and the present invention can be applied to display devices other than the liquid crystal display device. it can. Further, the present invention is useful in that the display device having a large panel can reduce the power consumption by reducing the amplitude of the video signal. However, the present invention can also be applied to a display device having a small panel. it can.
　１００…表示部
　１０２，１０３，１０４，１０５…増幅用電極
　１１１，１２１，１２１ａ，１３１，１４１，１５１，１６１…明表示用の画素電極として機能する透明電極
　１１２，１２２，１３２，１４２，１５２，１６２…暗表示用の画素電極として機能する透明電極
　１３３，１４３，１５３，１６３…中間表示用の画素電極として機能する透明電極
　１０１１…明表示用の画素電極
　１０１２…暗表示用の画素電極
　１０１３…中間表示用の画素電極
　ＣＯＭ…共通電極
　Ｔ１，Ｔ２，Ｔ３…薄膜トランジスタ
　Ｃｌｃ１，Ｃｌｃ２，Ｃｌｃ３，Ｃｔｒ，Ｃｔｒａ，Ｃｔｒｂ…容量
　ＧＬ…ゲートバスライン
　ＧＬ１…第１ゲートバスライン
　ＧＬ２…第２ゲートバスライン
　ＳＬ…ソースバスライン
　ＣＳＬ…補助容量配線
　Ｖｃｏｍ…共通電極電位
　Ｖｄａｔａ…映像信号電位
　Ｖｐｉｘ１…明表示用の画素電極電位
　Ｖｐｉｘ２…暗表示用の画素電極電位
　Ｖｐｉｘ３…中間表示用の画素電極電位
　Ｔａ…第１充電期間
　Ｔｂ…第２充電期間 DESCRIPTION OF SYMBOLS 100 ... Display part 102,103,104,105 ... Amplifying electrode 111,121,121a, 131,141,151,161 ... Transparent electrode which functions as a pixel electrode for bright display 112,122,132,142,152, 162: Transparent electrodes functioning as pixel electrodes for dark display 133, 143, 153, 163 ... Transparent electrodes functioning as pixel electrodes for intermediate display 1011 ... Pixel electrodes for bright display 1012 ... Pixel electrodes for dark display 1013 ... Intermediate display pixel electrode COM ... Common electrode T1, T2, T3 ... Thin film transistor Clc1, Clc2, Clc3, Ctr, Ctra, Ctrb ... Capacitance GL ... Gate bus line GL1 ... First gate bus line GL2 ... Second gate bus line SL ... source bus line CSL ... auxiliary capacitor wiring Vcom ... common electrode potential Vdata ... Video signal potential Vpix1 ... Pixel electrode potential for bright display Vpix2 ... Pixel electrode potential for dark display Vpix3 ... Pixel electrode potential for intermediate display Ta ... First charging period Tb ... Second charging period

Claims (16)

  1. 　複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の第１走査信号線と、前記複数本の映像信号線と前記複数本の第１走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置であって、
    　前記第１走査信号線と１対１で対応するように設けられた第２走査信号線を更に備え、
    　各画素形成部は、
    　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
    　　前記第１画素電極と前記共通電極とによって形成される第１の表示用容量と、
    　　前記第２画素電極と前記共通電極とによって形成される第２の表示用容量と、
    　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第１画素電極に第２導通端子が接続された第１スイッチング素子と、
    　　前記第２走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第２画素電極に第２導通端子が接続された第２スイッチング素子と
    　　電気的に前記第１画素電極と前記第２画素電極との間に形成される第１の結合容量と
    を含むことを特徴とする、表示装置。     A plurality of video signal lines, a plurality of first scanning signal lines intersecting with the plurality of video signal lines, and intersections of the plurality of video signal lines and the plurality of first scanning signal lines, respectively. A display device of an active matrix type having a plurality of pixel forming portions arranged in a corresponding matrix and a common electrode provided in common to the plurality of pixel forming portions,
    A second scanning signal line provided to correspond to the first scanning signal line on a one-to-one basis;
    Each pixel forming part
    A first pixel electrode and a second pixel electrode to which a potential corresponding to an image to be displayed is to be respectively applied;
    A first display capacitor formed by the first pixel electrode and the common electrode;
    A second display capacitor formed by the second pixel electrode and the common electrode;
    A first switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the first pixel electrode;
    A control terminal is connected to the second scanning signal line, a first conduction terminal is connected to the video signal line, and a second switching element having a second conduction terminal connected to the second pixel electrode is electrically connected to the second switching element. A display device comprising: a first coupling capacitor formed between one pixel electrode and the second pixel electrode.
  2. 　任意の画素形成部に着目したとき、
    　　１画面分の表示が行われる期間である１フレーム期間は、前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間であって第１充電期間および第２充電期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
    　　対応する第１走査信号線には、前記第１充電期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記第１充電期間以外の期間には前記第１スイッチング素子をオフ状態にする電位が与えられ、
    　　対応する第２走査信号線には、前記第２充電期間には前記第２スイッチング素子をオン状態にする電位が与えられ、前記第２充電期間以外の期間には前記第２スイッチング素子をオフ状態にする電位が与えられることを特徴とする、請求項１に記載の表示装置。     When focusing on an arbitrary pixel formation part,
    One frame period, which is a period during which one screen is displayed, is a period for changing the potentials of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed, and is a first charging period. And a selection period including the second charging period and a non-selection period that is a period other than the selection period,
    The corresponding first scanning signal line is supplied with a potential for turning on the first switching element during the first charging period, and the first switching element is turned off during a period other than the first charging period. Is given a potential to
    The corresponding second scanning signal line is given a potential for turning on the second switching element during the second charging period, and the second switching element is turned off during a period other than the second charging period. The display device according to claim 1, wherein a potential is applied.
  3. 　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とを含む第１透明電極および前記第１画素電極として機能する部分と電気的に接続された第２透明電極からなる２層の透明電極を更に備え、
    　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とは電気的に分離され、
    　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極とによって前記第１の結合容量が形成されていることを特徴とする、請求項１に記載の表示装置。     2 comprising a first transparent electrode including a portion functioning as the first pixel electrode and a portion functioning as the second pixel electrode, and a second transparent electrode electrically connected to the portion functioning as the first pixel electrode. A layer of transparent electrodes;
    The portion functioning as the first pixel electrode and the portion functioning as the second pixel electrode are electrically separated,
    2. The display device according to claim 1, wherein the first coupling capacitance is formed by a portion functioning as the second pixel electrode in the first transparent electrode and the second transparent electrode. 3.
  4. 　前記第１走査信号線と１対１で対応するように設けられた第１補助容量配線と、
    　前記第２走査信号線と１対１で対応するように設けられた第２補助容量配線と
    を更に備え、
    　各画素形成部は、
    　　電気的に前記第１画素電極と前記第１補助容量配線との間に形成される第１の補助容量と、
    　　電気的に前記第２画素電極と前記第２補助容量配線との間に形成される第２の補助容量と
    を更に含むことを特徴とする、請求項２に記載の表示装置。     A first auxiliary capacitance line provided to correspond to the first scanning signal line on a one-to-one basis;
    A second auxiliary capacitance line provided to correspond to the second scanning signal line on a one-to-one basis;
    Each pixel forming part
    A first auxiliary capacitor electrically formed between the first pixel electrode and the first auxiliary capacitor line;
    The display device according to claim 2, further comprising: a second auxiliary capacitor electrically formed between the second pixel electrode and the second auxiliary capacitor line.
  5. 　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とを含む第１透明電極および前記第１画素電極として機能する部分と電気的に接続された第１電極部を含む第２透明電極からなる２層の透明電極を更に備え、
    　前記第２透明電極は、前記第１補助容量配線として機能する第２電極部と前記第２補助容量配線として機能する第３電極部とを更に含み、
    　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分とは電気的に分離され、
    　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極のうちの前記第１電極部とによって前記第１の結合容量が形成され、
    　前記第１透明電極のうち前記第１画素電極として機能する部分と前記第２透明電極のうちの前記第２電極部とによって前記第１の補助容量が形成され、
    　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極のうちの前記第３電極部とによって前記第２の補助容量が形成されていることを特徴とする、請求項４に記載の表示装置。     A first transparent electrode including a portion that functions as the first pixel electrode and a portion that functions as the second pixel electrode; and a first electrode portion that is electrically connected to the portion that functions as the first pixel electrode. It further comprises a two-layer transparent electrode composed of two transparent electrodes,
    The second transparent electrode further includes a second electrode portion functioning as the first auxiliary capacitance wiring and a third electrode portion functioning as the second auxiliary capacitance wiring,
    The portion functioning as the first pixel electrode and the portion functioning as the second pixel electrode are electrically separated,
    The first coupling capacitance is formed by a portion functioning as the second pixel electrode of the first transparent electrode and the first electrode portion of the second transparent electrode,
    The first auxiliary capacitance is formed by a portion functioning as the first pixel electrode of the first transparent electrode and the second electrode portion of the second transparent electrode,
    The second auxiliary capacitor is formed by a portion functioning as the second pixel electrode in the first transparent electrode and the third electrode portion in the second transparent electrode. Item 5. The display device according to Item 4.
  6. 　前記第１充電期間から前記第２充電期間に切り替わる際および前記第２充電期間から前記非選択期間に切り替わる際に前記第１画素電極に生じる電位の変化と前記第２充電期間から前記非選択期間に切り替わる際に前記第２画素電極に生じる電位の変化とが等しくなるように、前記第１の補助容量の容量値と前記第２の補助容量の容量値とが設定されていることを特徴とする、請求項４に記載の表示装置。 Changes in the potential generated in the first pixel electrode when switching from the first charging period to the second charging period and when switching from the second charging period to the non-selection period, and from the second charging period to the non-selection period The capacitance value of the first auxiliary capacitor and the capacitance value of the second auxiliary capacitor are set so that the change in potential generated in the second pixel electrode when switching to the same is made. The display device according to claim 4.
  7. 　各画素形成部は、
    　　前記第１画素電極と前記第１走査信号線との間に形成される第１の寄生容量と、
    　　前記第２画素電極と前記第２走査信号線との間に形成される第２の寄生容量と
    を更に含み、
    　前記第１充電期間から前記第２充電期間に切り替わる際および前記第２充電期間から前記非選択期間に切り替わる際に前記第１画素電極に生じる電位の変化と前記第２充電期間から前記非選択期間に切り替わる際に前記第２画素電極に生じる電位の変化とが等しくなるように、前記第１の寄生容量の容量値と前記第２の寄生容量の容量値とが設定されていることを特徴とする、請求項２に記載の表示装置。     Each pixel forming part
    A first parasitic capacitance formed between the first pixel electrode and the first scanning signal line;
    A second parasitic capacitance formed between the second pixel electrode and the second scanning signal line;
    Changes in the potential generated in the first pixel electrode when switching from the first charging period to the second charging period and when switching from the second charging period to the non-selection period, and from the second charging period to the non-selection period The capacitance value of the first parasitic capacitance and the capacitance value of the second parasitic capacitance are set so that a change in potential generated in the second pixel electrode when switching to the same is made. The display device according to claim 2.
  8. 　前記第１走査信号線と１対１で対応するように設けられた第１補助容量配線と、
    　前記第２走査信号線と１対１で対応するように設けられた第２補助容量配線と
    を更に備え、
    　各画素形成部は、
    　　電気的に前記第１画素電極と前記第１補助容量配線との間に形成される第１の補助容量と、
    　　電気的に前記第２画素電極と前記第２補助容量配線との間に形成される第２の補助容量と、
    　　前記第１画素電極と前記第１走査信号線との間に形成される第１の寄生容量と、
    　　前記第２画素電極と前記第２走査信号線との間に形成される第２の寄生容量と
    を更に含み、
    　前記第１充電期間から前記第２充電期間に切り替わる際および前記第２充電期間から前記非選択期間に切り替わる際に前記第１画素電極に生じる電位の変化と前記第２充電期間から前記非選択期間に切り替わる際に前記第２画素電極に生じる電位の変化とが等しくなるように、前記第１の補助容量の容量値と前記第２の補助容量の容量値と前記第１の寄生容量の容量値と前記第２の寄生容量の容量値とが設定されていることを特徴とする、請求項２に記載の表示装置。     A first auxiliary capacitance line provided to correspond to the first scanning signal line on a one-to-one basis;
    A second auxiliary capacitance line provided to correspond to the second scanning signal line on a one-to-one basis;
    Each pixel forming part
    A first auxiliary capacitor electrically formed between the first pixel electrode and the first auxiliary capacitor line;
    A second storage capacitor electrically formed between the second pixel electrode and the second storage capacitor line;
    A first parasitic capacitance formed between the first pixel electrode and the first scanning signal line;
    A second parasitic capacitance formed between the second pixel electrode and the second scanning signal line;
    Changes in the potential generated in the first pixel electrode when switching from the first charging period to the second charging period and when switching from the second charging period to the non-selection period, and from the second charging period to the non-selection period The capacitance value of the first auxiliary capacitance, the capacitance value of the second auxiliary capacitance, and the capacitance value of the first parasitic capacitance so that the change in potential generated in the second pixel electrode when switching to The display device according to claim 2, wherein a capacitance value of the second parasitic capacitance is set.
  9. 　各画素形成部は、
    　　表示すべき画像に応じた電位が与えられるべき第３画素電極と、
    　　前記第３画素電極と前記共通電極とによって形成される第３の表示用容量と、
    　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第３画素電極に第２導通端子が接続された第３スイッチング素子と、
    　　電気的に前記第３画素電極と前記第２画素電極との間に形成される第２の結合容量とを含み、
    　前記第１の結合容量の容量値と前記第２の結合容量の容量値とが異なる値に設定されていることを特徴とする、請求項２に記載の表示装置。     Each pixel forming part
    A third pixel electrode to be supplied with a potential corresponding to an image to be displayed;
    A third display capacitor formed by the third pixel electrode and the common electrode;
    A third switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the third pixel electrode;
    A second coupling capacitor electrically formed between the third pixel electrode and the second pixel electrode;
    The display device according to claim 2, wherein a capacitance value of the first coupling capacitor and a capacitance value of the second coupling capacitor are set to different values.
  10. 　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とを含む第１透明電極および前記第２画素電極として機能する部分と電気的に接続された第２透明電極からなる２層の透明電極を更に備え、
    　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とは互いに電気的に分離され、
    　前記第１透明電極のうち前記第１画素電極として機能する部分と前記第２透明電極とによって前記第１の結合容量が形成され、
    　前記第１透明電極のうち前記第３画素電極として機能する部分と前記第２透明電極とによって前記第２の結合容量が形成されていることを特徴とする、請求項９に記載の表示装置。     A first transparent electrode including a portion functioning as the first pixel electrode, a portion functioning as the second pixel electrode, and a portion functioning as the third pixel electrode, and a portion functioning as the second pixel electrode electrically It further comprises a two-layer transparent electrode consisting of connected second transparent electrodes,
    The portion functioning as the first pixel electrode, the portion functioning as the second pixel electrode, and the portion functioning as the third pixel electrode are electrically separated from each other,
    The first coupling capacitor is formed by the portion of the first transparent electrode that functions as the first pixel electrode and the second transparent electrode,
    10. The display device according to claim 9, wherein the second coupling capacitor is formed by a portion functioning as the third pixel electrode in the first transparent electrode and the second transparent electrode. 11.
  11. 　各画素形成部は、
    　　表示すべき画像に応じた電位が与えられるべき第３画素電極と、
    　　前記第３画素電極と前記共通電極とによって形成される第３の表示用容量と、
    　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第３画素電極に第２導通端子が接続された第３スイッチング素子と、
    　　前記第１の結合容量とは直列に接続され、電気的に前記第１画素電極と前記第２画素電極との間に形成される第２の結合容量とを含むことを特徴とする、請求項２に記載の表示装置。     Each pixel forming part
    A third pixel electrode to be supplied with a potential corresponding to an image to be displayed;
    A third display capacitor formed by the third pixel electrode and the common electrode;
    A third switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the third pixel electrode;
    The first coupling capacitor is connected in series and includes a second coupling capacitor electrically formed between the first pixel electrode and the second pixel electrode. 2. The display device according to 2.
  12. 　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とを含む第１透明電極および前記第１画素電極として機能する部分と電気的に接続された第２透明電極からなる２層の透明電極を更に備え、
    　前記第１画素電極として機能する部分と前記第２画素電極として機能する部分と前記第３画素電極として機能する部分とは互いに電気的に分離され、
    　前記第１透明電極のうち前記第２画素電極として機能する部分と前記第２透明電極とによって前記第１の結合容量が形成され、
    　前記第１透明電極のうち前記第３画素電極として機能する部分と前記第２透明電極とによって前記第２の結合容量が形成されていることを特徴とする、請求項１１に記載の表示装置。     A first transparent electrode including a portion functioning as the first pixel electrode, a portion functioning as the second pixel electrode, and a portion functioning as the third pixel electrode, and a portion functioning as the first pixel electrode electrically It further comprises a two-layer transparent electrode consisting of connected second transparent electrodes,
    The portion functioning as the first pixel electrode, the portion functioning as the second pixel electrode, and the portion functioning as the third pixel electrode are electrically separated from each other,
    The first coupling capacitance is formed by a portion functioning as the second pixel electrode in the first transparent electrode and the second transparent electrode,
    The display device according to claim 11, wherein the second coupling capacitor is formed by a portion functioning as the third pixel electrode of the first transparent electrode and the second transparent electrode.
  13. 　１画面分の表示が行われる期間である１フレーム期間のうちの前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間のことを選択期間と定義し、前記第１スイッチング素子をオン状態にするために前記第１走査信号線に与えられる電位を第１のオン電位と定義し、前記第２スイッチング素子をオン状態にするために前記第２走査信号線に与えられる電位を第２のオン電位と定義し、各選択期間に前記第１走査信号線に前記第１のオン電位が与えられている期間を第１のオン期間と定義し、各選択期間に前記第２走査信号線に前記第２のオン電位が与えられている期間を第２のオン期間と定義したとき、前記第１のオン電位と前記第２のオン電位とが異なっている、または、前記第１のオン期間の長さと前記第２のオン期間の長さとが異なっていることを特徴とする、請求項１に記載の表示装置。 A period for changing the potentials of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed in one frame period which is a period during which one screen is displayed is a selection period. A potential applied to the first scanning signal line to turn on the first switching element is defined as a first on-potential, and the second switching element is turned on to turn on the second switching element. A potential applied to the scanning signal line is defined as a second on potential, a period in which the first on potential is applied to the first scanning signal line in each selection period is defined as a first on period, When a period in which the second on potential is applied to the second scanning signal line in each selection period is defined as a second on period, the first on potential is different from the second on potential. Or the first on-phase Wherein the length of and the length of the second on-period are different, the display device according to claim 1.
  14. 　第１駆動モードおよび第２駆動モードからなる２つの駆動モードを切り替えるための駆動モード制御部を更に有し、
    　任意の画素形成部に着目したとき、
    　　１画面分の表示が行われる期間である１フレーム期間は、前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間であって第１充電期間および第２充電期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
    　　前記第１駆動モードが選択されているときには、
    　　　対応する第１走査信号線には、前記第１充電期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記第１充電期間以外の期間には前記第１スイッチング素子をオフ状態にする電位が与えられ、
    　　　対応する第２走査信号線には、前記第２充電期間には前記第２スイッチング素子をオン状態にする電位が与えられ、前記第２充電期間以外の期間には前記第２スイッチング素子をオフ状態にする電位が与えられ、
    　　前記第２駆動モードが選択されているときには、
    　　　対応する第１走査信号線には、前記選択期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記非選択期間には前記第１スイッチング素子をオフ状態にする電位が与えられ、
    　　　対応する第２走査信号線には、前記選択期間には前記第２スイッチング素子をオン状態にする電位が与えられ、前記非選択期間には前記第２スイッチング素子をオフ状態にする電位が与えられることを特徴とする、請求項１に記載の表示装置。     A drive mode control unit for switching between two drive modes including the first drive mode and the second drive mode;
    When focusing on an arbitrary pixel formation part,
    One frame period, which is a period during which one screen is displayed, is a period for changing the potentials of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed, and is a first charging period. And a selection period including the second charging period and a non-selection period that is a period other than the selection period,
    When the first drive mode is selected,
    The corresponding first scanning signal line is supplied with a potential for turning on the first switching element during the first charging period, and the first switching element is turned off during a period other than the first charging period. Is given a potential to
    The corresponding second scanning signal line is given a potential for turning on the second switching element during the second charging period, and the second switching element is turned off during a period other than the second charging period. Is given a potential to
    When the second drive mode is selected,
    The corresponding first scanning signal line is given a potential for turning on the first switching element during the selection period, and given a potential for turning off the first switching element during the non-selection period. ,
    The corresponding second scanning signal line is given a potential for turning on the second switching element during the selection period, and given a potential for turning off the second switching element during the non-selection period. The display device according to claim 1, wherein:
  15. 　前記複数個の画素形成部は、複数の色用の画素形成部からなり、
    　前記複数の色用の画素形成部のうち少なくとも１つの色用の画素形成部については、それ以外の色用の画素形成部とは前記第１の結合容量の容量値が異なっていることを特徴とする、請求項２に記載の表示装置。     The plurality of pixel forming portions includes a plurality of color pixel forming portions,
    Among the plurality of color pixel formation portions, at least one color pixel formation portion has a capacitance value of the first coupling capacitance different from that of the other color pixel formation portions. The display device according to claim 2.
  16. 　複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の第１走査信号線と、表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極を有し前記複数本の映像信号線と前記複数本の第１走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置の駆動方法であって、
    　各画素形成部に関し、
    　　１画面分の表示が行われる期間である１フレーム期間毎に前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させる画素電極電位変化ステップと、
    　　前記第１画素電極および前記第２画素電極の電位を維持する画素電極電位維持ステップと
    を含み、
    　前記表示装置は、前記第１走査信号線と１対１で対応するように設けられた第２走査信号線を備え、
    　各画素形成部は、
    　　前記第１画素電極と前記共通電極とによって形成される第１の表示用容量と、
    　　前記第２画素電極と前記共通電極とによって形成される第２の表示用容量と、
    　　前記第１走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第１画素電極に第２導通端子が接続された第１スイッチング素子と、
    　　前記第２走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記第２画素電極に第２導通端子が接続された第２スイッチング素子と、
    　　電気的に前記第１画素電極と前記第２画素電極との間に形成される第１の結合容量と
    を含み、
    　任意の画素形成部に着目したとき、
    　　前記画素電極電位変化ステップは、
    　　　対応する第２走査信号線に前記第２スイッチング素子をオフ状態にする電位を与えた状態で、対応する第１走査信号線に前記第１スイッチング素子をオン状態にする電位を与える第１ステップと、
    　　　対応する第１走査信号線に前記第１スイッチング素子をオフ状態にする電位を与えた状態で、対応する第２走査信号線に前記第２スイッチング素子をオン状態にする電位を与える第２ステップと
    を含み、
    　　前記画素電極維持ステップでは、対応する第１走査信号線には前記第１スイッチング素子をオフ状態にする電位が与えられ、対応する第２走査信号線には前記第２スイッチング素子をオフ状態にする電位が与えられることを特徴とする、駆動方法。     A plurality of video signal lines, a plurality of first scanning signal lines intersecting with the plurality of video signal lines, and a first pixel electrode and a second pixel electrode to which a potential corresponding to an image to be displayed is to be applied. A plurality of pixel forming portions arranged in a matrix corresponding to intersections of the plurality of video signal lines and the plurality of first scanning signal lines, and the plurality of pixel forming portions. A driving method of an active matrix display device having a common electrode provided in common,
    Regarding each pixel formation part,
    A pixel electrode potential changing step for changing the potential of the first pixel electrode and the second pixel electrode in accordance with the image to be displayed every frame period, which is a period during which one screen is displayed;
    A pixel electrode potential maintaining step of maintaining a potential of the first pixel electrode and the second pixel electrode,
    The display device includes a second scanning signal line provided to correspond to the first scanning signal line on a one-to-one basis,
    Each pixel forming part
    A first display capacitor formed by the first pixel electrode and the common electrode;
    A second display capacitor formed by the second pixel electrode and the common electrode;
    A first switching element having a control terminal connected to the first scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the first pixel electrode;
    A second switching element having a control terminal connected to the second scanning signal line, a first conduction terminal connected to the video signal line, and a second conduction terminal connected to the second pixel electrode;
    A first coupling capacitor electrically formed between the first pixel electrode and the second pixel electrode;
    When focusing on an arbitrary pixel formation part,
    The pixel electrode potential changing step includes:
    A first step of applying a potential for turning on the first switching element to a corresponding first scanning signal line in a state where a potential for turning off the second switching element is applied to the corresponding second scanning signal line; ,
    A second step of applying a potential for turning on the second switching element to a corresponding second scanning signal line in a state where a potential for turning off the first switching element is applied to the corresponding first scanning signal line; Including
    In the pixel electrode maintaining step, a potential for turning off the first switching element is applied to the corresponding first scanning signal line, and the second switching element is turned off to the corresponding second scanning signal line. A driving method, wherein a potential is applied.
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