WO2013010299A1 - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
WO2013010299A1
WO2013010299A1 PCT/CN2011/002000 CN2011002000W WO2013010299A1 WO 2013010299 A1 WO2013010299 A1 WO 2013010299A1 CN 2011002000 W CN2011002000 W CN 2011002000W WO 2013010299 A1 WO2013010299 A1 WO 2013010299A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor device
threshold voltage
forming
fabricating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2011/002000
Other languages
English (en)
French (fr)
Inventor
梁擎擎
朱慧珑
钟汇才
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to US13/521,998 priority Critical patent/US20130020578A1/en
Publication of WO2013010299A1 publication Critical patent/WO2013010299A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs

Definitions

  • the present invention relates to a semiconductor device. More specifically, the present invention relates to a semiconductor device including a fin active region. The present invention also relates to a method of fabricating such a semiconductor device. Background technique
  • Finfets fin field effect transistors
  • VLSI very large scale integrated circuit
  • a semiconductor device may include: a fin active region disposed on the insulating layer; a threshold voltage adjusting layer disposed on top of the fin active region, the threshold voltage adjusting layer for adjusting a threshold voltage of the semiconductor device; a gate stack disposed on the threshold voltage adjustment layer, on sidewalls of the active region of the fin, and on the insulating layer and including a gate dielectric and formed on the gate dielectric a gate electrode; and a source region and a drain region respectively formed on both sides of the gate stack and in the active region of the fin.
  • a method of fabricating a semiconductor device may include: providing a substrate, the substrate comprising an insulating layer and a semiconductor layer disposed on the insulating layer; forming a threshold voltage adjusting layer on the semiconductor layer, the threshold voltage adjusting layer for adjusting a threshold voltage of the semiconductor device; Patterning the threshold voltage adjustment layer and the semiconductor layer to form a fin active region on the insulating layer; forming a gate dielectric layer and a gate electrode layer on the gate dielectric layer; and making the gate electrode layer, the gate dielectric layer, and The threshold voltage adjustment layer is patterned to form a gate stack disposed on the threshold voltage adjustment layer, on the sidewalls of the active region of the fin, and on the insulating layer; and, on both sides of the gate stack, A source region and a drain region are formed in the active region of the fin, respectively.
  • a method of fabricating a semiconductor device may include: providing a substrate, the substrate comprising an insulating layer and a semiconductor layer disposed on the insulating layer; forming a threshold voltage adjusting layer on the semiconductor layer, the threshold voltage adjusting layer for adjusting a threshold voltage of the semiconductor device; Patterning the threshold voltage adjusting layer and the semiconductor layer to form a fin active region on the insulating layer; forming a dummy gate stack disposed on the sidewall of the fin active region on the threshold voltage adjusting layer And an insulating layer; forming a source region and a drain region in the active region of the fin on both sides of the dummy gate stack; removing the dummy gate stack; and forming a gate stack, the gate stack being disposed at the threshold voltage adjustment layer On the sidewalls of the upper, fin active regions and on the insulating layer and including a gate dielectric and a gate electrode formed on the gate dielectric.
  • FIG. 1 shows a semiconductor device in accordance with an exemplary embodiment of the present invention, wherein FIG. 1(a) is a perspective view of a semiconductor device, and FIG. 1(b) is a semiconductor device along FIG. 1(a) Sectional view of the BB line.
  • FIG. 2 shows a semiconductor device in accordance with another exemplary embodiment of the present invention, wherein FIG. 2(a) is a perspective view of the semiconductor device, and FIG. 2(b) is a cross-sectional view of the semiconductor device of FIG. 2(a) along line BB Figure.
  • 3 to 8 illustrate fabrication of a semiconductor device in accordance with an exemplary embodiment of the present invention. Schematic diagram of the various steps of the method.
  • 9 to 15 are schematic views showing respective steps of a method of fabricating a semiconductor device in accordance with another exemplary embodiment of the present invention. detailed description
  • Figure 1 (a) is a perspective view of a semiconductor device
  • Figure 1 (b) is a cross-sectional view of the semiconductor device of Figure 1 (a) taken along line B-B.
  • a semiconductor device includes a fin active region 300 disposed on an insulating layer 101, and a threshold voltage disposed on top of the fin active region 300 for adjusting a semiconductor device.
  • a gate stack 500 is disposed on the threshold voltage adjustment layer 202, on the sidewalls of the fin active region 300, and on the insulating layer 101 and includes a gate dielectric 501 and a gate electrode 502 formed over the gate dielectric 501.
  • a source region 601 and a drain region 602 are formed in the fin active regions on both sides of the gate stack 500, respectively.
  • the structures on both sides of the gate stack 500 may be symmetrical. Or material combination: silicon dioxide, silicon nitride, etc.
  • the fin active region 3 ⁇ 00 may include a semiconductor material.
  • the gate dielectric 501 of the gate stack 500 can comprise a high k dielectric material, and the gate electrode 502 of the gate stack 500 can comprise a metal.
  • a semiconductor device in accordance with an exemplary embodiment of the present invention includes a threshold voltage adjustment layer 202.
  • the threshold voltage of the semiconductor device can be adjusted by the threshold voltage adjustment layer. This provides a convenient way to adjust the threshold voltage of a semiconductor device including a fin active region.
  • the threshold voltage adjustment layer 202 may include a material for adjusting a threshold voltage of the semiconductor device.
  • the material used to form the threshold voltage adjustment layer 202 may include rare earth elements (La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu). ), Sr, Al, Ga, In, Tl or others for adjustment The element of the threshold voltage.
  • the threshold voltage adjustment layer 202 can be an insulating material or a combination of materials: LaO x , ErO x ScO x , YO x , CeO x , PrO x , NdO x , PmO x , SmO x , EuO x , GdO x , TbO x, DyO x, HoO x, TmO x, YbO x, LuO x, SrO x, A1 2 0 3, Ga 2 0 3, InO x, T10 x.
  • Different threshold voltage adjustment layers can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or combination of materials selected from the group consisting of: LaO x , ErO x , ScO x , YO x , CeO x, PrO x, NdO x, PmO x, SmO x, EuO x, GdO x, TbO x, DyO x, HoO x, TmO x, YbO x, LuO x, SrO x; in the semiconductor device is a P-type field In the case of an effect transistor, the threshold voltage adjustment layer
  • the semiconductor device may further include a buffer layer 201 disposed between the top of the fin active region 300 and the threshold voltage adjustment layer 202.
  • the buffer layer 201 may include, for example, an insulating material.
  • the threshold voltage adjustment layer 202 may be formed of, for example, a metallic material.
  • the metallic material may include, for example but is not limited to, a material or a combination of materials selected from the group consisting of La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu, Sr, Al, Ga, In, Tl.
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or combination of materials selected from the group consisting of: La, Er, Sc, Y, Ce, Pr , Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu, Sr; in the case where the semiconductor device is a P-type field effect transistor, the threshold voltage material combination: Al, Ga, In, Tlêt
  • the gate stack 500 of the semiconductor device may further include a semiconductor layer 503 formed on the gate electrode 502.
  • the semiconductor layer 503 may include, for example, polysilicon.
  • the semiconductor layer 503 can prevent oxygen from entering the metal gate electrode.
  • the semiconductor device may further include a top portion and a side of the active region of the fin formed on both sides of the gate stack 500, respectively.
  • the semiconductor device according to an exemplary embodiment of the present invention may further include a substrate layer (not shown) under the insulating layer 101.
  • the base layer can be formed, for example, of a semiconductor material.
  • FIG. 2 illustrates a semiconductor device in accordance with another exemplary embodiment of the present invention.
  • 2(a) is a perspective view of a semiconductor device
  • FIG. 2(b) is a cross-sectional view of the semiconductor device of FIG. 2(a) taken along line B-B.
  • the shape of the gate stack in FIG. 2 is compared with the case where the gate stack of FIG. 1 is substantially conformally disposed on the threshold voltage adjustment layer, the sidewalls of the active region of the fin, and the insulating layer. Different.
  • a semiconductor device includes a fin active region 300 disposed on an insulating layer 101, and a threshold voltage disposed on top of the fin active region 300 for adjusting a semiconductor device.
  • Threshold voltage regulation layer 202, gate stack 500, and source and drain regions In the semiconductor device shown in Fig. 2, the structures on both sides of the gate stack 500 may be symmetrical. Therefore, in Fig. 2(a), the source region 601 on the side of the gate stack 500 is shown and the drain region on the other side of the gate stack 500 is not shown.
  • a gate stack 500 is disposed on the threshold voltage adjustment layer 202, on the sidewalls of the fin active region 300, and on the insulating layer 101 and includes a gate dielectric 501 and a gate electrode 502 formed on the gate dielectric 501.
  • the source and drain regions are formed in the active regions of the fins on both sides of the gate stack 500, respectively. Or material combination: silicon dioxide, silicon nitride, etc.
  • the fin active region may include a semiconductor material.
  • the gate dielectric 501 of the gate stack 500 can comprise a high k dielectric material
  • the gate electrode 502 of the gate stack 500 can comprise a metal.
  • a semiconductor device in accordance with an exemplary embodiment of the present invention includes a threshold voltage adjustment layer 202.
  • the threshold voltage adjustment layer may include a material for adjusting a threshold voltage of the semiconductor device.
  • the material used to form the threshold voltage adjustment layer 202 may include rare earth elements (La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu). ), Sr, Al, Ga, In, Tl or other elements used to adjust the threshold voltage.
  • the threshold voltage adjustment layer 202 can be an insulating material Material.
  • the insulating material can be, for example
  • Material or combination of materials LaO x , ErO x , ScO x , YO x , CeO x , PrO x , NdO x , PmO x , SmO x , EuO x , GdO x , TbO x , DyO x , HoO x , TmO x , YbO x , LuO x , SrO x , A1 2 0 3 , Ga 2 0 3 , InO x , T10 x .
  • Different threshold voltage adjustment layers can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or combination of materials selected from the group consisting of: LaO x , ErO x , ScO x , YO x , CeO x, PrO x, NdO x, PmO x, SmO x, EuO x, GdO x, TbO x, DyO x, HoO x, TmO x, YbO x, LuO x, SrO x; in the semiconductor device is a P-type field
  • the semiconductor device of the exemplary embodiment of the present invention may further include a buffer layer 201 disposed between the top of the fin active region 300 and the threshold voltage adjustment layer 202.
  • the buffer layer 201 may include, for example, an insulating material.
  • the threshold voltage adjustment layer 202 may be formed of, for example, a metallic material.
  • the metallic material may include, for example but is not limited to, a material or a combination of materials selected from the group consisting of La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu, Sr, Al, Ga, In, Tl.
  • different threshold voltage adjustment layers can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 can be
  • the threshold voltage is combined: Al, Ga, In, Tl.
  • the semiconductor device according to an exemplary embodiment of the present invention may further include a sidewall spacer 700 formed on both sides of the gate stack 500, on the top and sidewalls of the active region of the fin, respectively. .
  • the semiconductor device according to an exemplary embodiment of the present invention may further include a substrate layer (not shown) under the insulating layer 101.
  • the base layer can be formed, for example, of a semiconductor material.
  • FIGS. 3 through 8 A method of fabricating a semiconductor device.
  • FIG. 3 shows a schematic diagram of a first step of a method of fabricating a semiconductor device in accordance with an exemplary embodiment of the present invention.
  • 3 (a) is a perspective view
  • FIG. 3 (b) is a cross-sectional view taken along line B-B.
  • the substrate 100 may include an insulating layer 101 and a semiconductor layer 102 disposed on the insulating layer 101.
  • the insulating layer 101 may include but not
  • the substrate 100 may further include a substrate layer (not shown) under the insulating layer 101.
  • the base layer can be formed, for example, from a semiconductor material.
  • FIG. 4 shows a schematic diagram of a second step of a method of fabricating a semiconductor device in accordance with an exemplary embodiment of the present invention.
  • 4 (a) is a perspective view
  • FIG. 4 (b) is a cross-sectional view taken along line B-B.
  • a threshold voltage adjustment layer 202 for adjusting the threshold voltage of the semiconductor device is formed on the semiconductor layer 102.
  • the threshold voltage adjustment layer 202 may include a material for adjusting a threshold voltage of the semiconductor device.
  • the material used to form the threshold voltage adjustment layer 202 may include rare earth elements (La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu). ), Sr, Al, Ga, In, Tl or other elements used to adjust the threshold voltage.
  • threshold voltage adjustment layer 202 can be an insulating material.
  • the insulating material may include, for example, but not limited to, a material or combination of materials selected from the group consisting of LaO x , ErO x , ScO x , YO x , CeO x , PrO x , NdO x , PmO x , SmO x , EuO x, GdO x, TbO x , DyO x, HoO x, TmO x, YbO x, LuO x, SrO x, A1 2 0 3, Ga 2 0 3, InO x, T10 x.
  • Different threshold voltage adjustment layers can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or combination of materials selected from the group consisting of: LaO x , ErO x , ScO x, YO x, CeO x, PrO x, NdO x, PmO x, SmO x, EuO x, GdO x, TbO x, DyO x, HoO x, TmO x, YbO x, LuO x, SrO x; is to be formed
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or combination of materials selected from the group consisting of: A1 2 0 3 , Ga 2 0 3 , InO x , T10 x .
  • the semiconductor layer 102 may be A buffer layer 201 is formed thereon.
  • the buffer layer 201 may include, for example, an insulating material.
  • the threshold voltage adjustment layer 202 may be formed of, for example, a metallic material.
  • the metallic material may include, for example but is not limited to, a material or a combination of materials selected from the group consisting of La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu, Sr, Al, Ga, In, Tl.
  • different threshold voltage adjustment layers can be formed for different types of semiconductor devices.
  • the threshold electrical material combination La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho , Tm, Yb, Lu, Sr;
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or combination of materials selected from the group consisting of: Al , Ga, In, Tl.
  • FIG. 5 shows a schematic diagram of a third step of a method of fabricating a semiconductor device in accordance with an exemplary embodiment of the present invention.
  • 5 (a) is a perspective view
  • FIG. 5 (b) is a cross-sectional view taken along line B-B.
  • the threshold voltage adjustment layer 202 and the semiconductor layer are patterned to form a fin active region 300 on the insulating layer 101.
  • this can be accomplished by first etching the threshold voltage adjustment layer 202 to pattern it, and then etching the semiconductor layer using the patterned threshold voltage adjustment layer 202 as a mask.
  • the present invention is not limited thereto, and the threshold voltage adjusting layer and the semiconductor layer may be patterned by other processes known to those skilled in the art to form a fin active region.
  • the buffer layer 201 is also patterned in the step of forming the fin active region shown in FIG.
  • FIG. 6 shows a schematic diagram of a fourth step of a method of fabricating a semiconductor device in accordance with an exemplary embodiment of the present invention.
  • 6 (a) is a perspective view
  • FIG. 6 (b) is a cross-sectional view taken along line B-B.
  • a gate dielectric layer 501 and a gate electrode layer 502 on the gate dielectric layer 501 are formed.
  • the gate dielectric layer 501 and the gate electrode layer 502 may cover the fin active region 300 and the outer surface of the threshold voltage adjusting layer 202 and the upper surface of the insulating layer 101.
  • the gate dielectric layer 501 can comprise a high k dielectric material and the gate electrode layer 502 can comprise a metal.
  • the gate dielectric layer 501 and the gate electrode can be formed by deposition.
  • the invention is not limited thereto, and the gate dielectric layer and the gate electrode layer may also be formed by other processes known to those skilled in the art.
  • another semiconductor layer 503 may be formed on the gate electrode layer 502.
  • the other semiconductor layer 503 may include, for example, polysilicon.
  • FIG. 7 shows a schematic diagram of a fifth step of a method of fabricating a semiconductor device in accordance with an exemplary embodiment of the present invention.
  • Fig. 7 (a) is a perspective view
  • Fig. 7 (b) is a cross-sectional view taken along line B-B.
  • the gate electrode layer 502, the gate dielectric shield layer 501, and the threshold voltage adjusting layer 202 are patterned to form a gate stack 500.
  • a gate stack 500 is disposed on the threshold voltage adjustment layer 202, on the sidewalls of the fin active region 300, and on the insulating layer 101.
  • this can be done by first etching the gate electrode layer 502 to pattern it, then etching the gate dielectric layer 501 using the patterned gate electrode layer 502 as a mask, reusing the patterned gate electrode layer 502, and
  • the gate dielectric layer 501 is implemented by etching the threshold voltage adjustment layer 202 as a mask.
  • the invention is not limited thereto, and the gate electrode layer, the gate dielectric layer, and the threshold voltage adjustment layer may also be patterned by other processes known to those skilled in the art.
  • the other semiconductor layer 503 is also patterned.
  • thermal annealing may also be performed. This thermal annealing can be carried out, for example, at a temperature of (900 to 1000 ° C). By performing thermal annealing, ions can be further driven into the gate electrode layer to help adjust the threshold voltage of the semiconductor device.
  • FIG. 8 is a schematic view showing a sixth step of a method of fabricating a semiconductor device in accordance with an exemplary embodiment of the present invention.
  • 8 (a) is a perspective view
  • FIG. 8 (b) is a cross-sectional view along the B-B line.
  • a source region 601 and a drain region 602 are formed in the fin active regions on both sides of the gate stack 500, respectively.
  • the structures on both sides of the gate stack 500 may be symmetrical.
  • source region 601 and drain region 602 can be formed by implanting ions into the fin active regions on either side of gate stack 500, respectively.
  • the invention is not limited to this, but also The source and drain regions are formed by other processes known to those skilled in the art.
  • the buffer layer 201 over the portion of the fin active region where the source and drain regions are to be formed may be removed before the source and drain regions are formed.
  • the sidewall spacers 700 may be formed on both sides of the gate stack 500, the tops of the fin active regions, and the sidewalls before forming the source region 601 and the drain region 602, respectively.
  • the buffer layer 201 may be formed, the buffer layer 201 over the portion of the fin active region where the source and drain regions are to be formed may be removed after the spacer spacer 700 is formed.
  • a semiconductor device is fabricated by a method as shown in Figs. 3 to 8, which includes a threshold voltage adjusting layer.
  • the threshold voltage adjustment layer By the threshold voltage adjustment layer, the threshold voltage of the semiconductor device can be adjusted, which provides a convenient way to adjust the threshold voltage of the semiconductor device including the fin active region.
  • FIG. 9 shows a schematic diagram of a first step of a method of fabricating a semiconductor device in accordance with another exemplary embodiment of the present invention.
  • 9 (a) is a perspective view
  • FIG. 9 (b) is a cross-sectional view taken along line B-B.
  • the substrate 100 may include an insulating layer 101 and a semiconductor layer 102 disposed on the insulating layer 101.
  • the insulating layer 101 may include 1
  • the substrate 100 may further include a substrate layer (not shown) under the insulating layer 101.
  • the base layer can be formed, for example, from a semiconductor material.
  • FIG. 10 shows a schematic diagram of a second step of a method of fabricating a semiconductor device in accordance with another exemplary embodiment of the present invention.
  • 10 (a) is a perspective view
  • FIG. 10 (b) is a cross-sectional view taken along line B-B.
  • a threshold voltage adjustment layer 202 for adjusting a threshold voltage of a semiconductor device is formed on the semiconductor layer 102.
  • the threshold voltage adjustment layer 202 may include a material for adjusting a threshold voltage of the semiconductor device.
  • the material used to form the threshold voltage adjustment layer 202 may include rare earth elements (La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu). ), Sr, Al, Ga, In, Tl or other elements used to adjust the threshold voltage.
  • the threshold voltage adjustment layer 202 can be absolute Edge material.
  • the insulating material may include, for example, but not limited to, a material or combination of materials selected from the group consisting of LaO x , ErO x , ScO x , YO x , CeO x , PrO x , NdO x , PmO x , SmO x , EuO x, GdO x, TbO x , DyO x, HoO x, TmO x, YbO x,: LuO x, SrO x, A1 2 0 3, Ga 2 0 3, InO x, T10 x.
  • Different threshold voltage adjustment layers can be formed for different types of semiconductor devices.
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or a combination of materials selected from the group consisting of: LaO x , ErO x , ScO x , YO x, CeO x, PrO x, NdO x, PmO x, SmO x, EuO x, GdO x, TbO x, DyO x, HoO x, TmO x, YbO x, LuO x, SrO x; to be formed of
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or combination of materials selected from the group consisting of: A1 2 0 3 , Ga 2 0 3 , InO x , T10 x .
  • the buffer layer 201 may be formed on the semiconductor layer 102 before the threshold voltage adjustment layer 202 is formed.
  • the buffer layer 201 may include, for example, an insulating material.
  • the threshold voltage adjustment layer 202 may be formed of, for example, a metallic material.
  • the metallic material may include, for example but is not limited to, a material or a combination of materials selected from the group consisting of La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Tm, Yb, Lu, Sr, Al, Ga, In, Tl.
  • different threshold voltage adjustment layers can be formed for different types of semiconductor devices.
  • the threshold electrical material combination La, Er, Sc, Y, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho , Tm, Yb, Lu, Sr;
  • the threshold voltage adjustment layer 202 may include, but is not limited to, a material or a material combination selected from the group consisting of: Al , Ga, In, Tl.
  • FIG. 11 shows a schematic diagram of a third step of a method of fabricating a semiconductor device in accordance with another exemplary embodiment of the present invention.
  • 11 (a) is a perspective view
  • FIG. 11 (b) is a cross-sectional view taken along line B-B.
  • the threshold voltage adjustment layer 202 and the semiconductor layer are patterned to form a fin active region 300 on the insulating layer 101.
  • this can be accomplished by first etching the threshold voltage adjustment layer 202 to pattern it, and then etching the semiconductor layer using the patterned threshold voltage adjustment layer 202 as a mask.
  • the invention is not limited thereto and may also be known to those skilled in the art.
  • Other processes are to pattern the threshold voltage regulation layer and the semiconductor layer to form a fin active region.
  • the buffer layer 201 is also patterned in the step of forming the fin active region shown in FIG.
  • FIG. 12 is a schematic view showing a fourth step of a method of fabricating a semiconductor device in accordance with another exemplary embodiment of the present invention.
  • 12 (a) is a perspective view
  • FIG. 12 (b) is a cross-sectional view taken along line B-B.
  • a dummy gate stack 400 is formed.
  • a dummy gate stack 400 is disposed on the threshold voltage adjustment layer 202, on the sidewalls of the fin active region 300, and on the insulating layer 101.
  • the dummy gate stack 400 can include a dummy gate dielectric 401 and a dummy gate electrode 402 formed on the dummy gate dielectric 401.
  • the dummy gate stack can be formed by: forming a dummy gate dielectric layer and a dummy gate electrode layer on the dummy gate dielectric layer; and, making the dummy gate electrode layer, the dummy gate dielectric layer, and the threshold voltage The adjustment layer is patterned.
  • the invention is not limited thereto, and the dummy gate stack may be formed by other means.
  • the dummy gate electrode layer may be planarized after forming the dummy gate electrode layer.
  • FIG. 13 is a diagram showing a fifth step of a method of fabricating a semiconductor device in accordance with another exemplary embodiment of the present invention.
  • 13 (a) is a perspective view
  • FIG. 13 (b) is a cross-sectional view taken along line B-B.
  • source and drain regions are formed in the active regions of the fins on both sides of the dummy gate stack 400, respectively.
  • the structures on both sides of the dummy gate stack 400 may be symmetrical. Therefore, in Fig. 13, the source region 601 on the side of the dummy gate stack 400 is shown and the drain region on the other side of the dummy gate stack 400 is not shown.
  • the source and drain regions can be formed by implanting ions into the active regions of the fins on either side of the dummy gate stack 400, respectively.
  • the invention is not limited thereto, and the source and drain regions may also be formed by other processes known to those skilled in the art.
  • the buffer layer 201 over the portion of the fin active region where the source and drain regions are to be formed may be removed before the source and drain regions are formed.
  • the spacer spacers 700 may be formed on both sides of the dummy gate stack 400, the tops of the fin active regions, and the sidewalls before forming the source and drain regions, respectively.
  • the buffer layer 201 may be formed, the buffer layer 201 over the portion of the fin active region where the source and drain regions are to be formed may be removed after the spacer spacer 700 is formed.
  • FIG. 14A and 14B illustrate the fabrication of a semiconductor guide according to another exemplary embodiment of the present invention.
  • 14A(a) and 14B(a) are perspective views
  • Figs. 14A(b) and 14B(b) are cross-sectional views taken along line BB.
  • the dummy gate stack 400 is removed.
  • the dummy gate stack 400 can be removed by: first, forming a dielectric layer 800 overlying the dummy gate stack 400, as shown in FIG. 14A; then, removing the dummy gate stack 400 in the dielectric layer 800, As shown in Figure 14B. By removing the dummy gate stack 400, a gap can be formed in the dielectric layer 800. In one example, after forming dielectric layer 800, dielectric layer 800 can be planarized to expose dummy gate stack 400.
  • Fig. 15 is a diagram showing a seventh step of a method of fabricating a semiconductor device in accordance with another exemplary embodiment of the present invention.
  • 15 (a) is a perspective view
  • Fig. 15 (b) is a cross-sectional view taken along line B-B.
  • a 4-layer electrode stack 500 is formed.
  • the gate stack 500 is disposed on the threshold voltage adjustment layer 202, on the sidewalls of the fin active region 300, and on the insulating layer 101 and includes a gate dielectric shield 501 and a gate electrode 502 formed on the gate dielectric 501.
  • gate dielectric 501 can comprise a high-k dielectric material and gate electrode 502 can comprise a metal.
  • the gate can be formed by depositing a gate dielectric 501 on the threshold voltage adjustment layer 202, on the sidewalls of the fin active region 300, and on the insulating layer 101, and then depositing a gate electrode 502 on the gate dielectric 501.
  • Polar stack 500 the invention is not limited thereto, and the gate stack 500 may be formed by other processes known to those skilled in the art.
  • the gate stack 500 can be formed in the dielectric layer 800 formed in the step of removing the dummy gate stack 400, as shown in Fig. 15(a).
  • the gate stack 500 can be formed in the dielectric layer 800 by removing the gap formed by the dummy gate stack.
  • the structure of the gate stack 500 in the dielectric layer 800 can be similar to that of the dummy gate stack 400 shown in FIG.
  • the dielectric layer 800 can be used as an interlayer dielectric of a semiconductor device without being removed.
  • a semiconductor device is fabricated by a method as shown in Figs. 9 to 15, which includes a threshold voltage adjusting layer.
  • the threshold voltage adjustment layer By the threshold voltage adjustment layer, the threshold voltage of the semiconductor device can be adjusted, which provides a convenient way to adjust the threshold voltage of the semiconductor device including the fin active region.
  • a dummy gate stack is formed first and a dummy gate stack is used to form a source region and a drain region, and then the dummy gate stack is removed and shaped. Formed as a gate stack.
  • Such a process can protect the gate stack from the process of forming the source and drain regions to improve the performance of the gate stack.

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种涉及半导体器件以及半导体器件的制造方法，所述半导体器件可以包括：鳍有源区，该鳍有源区设置在绝缘层上；设置在鳍有源区顶部的阈值电压调节层，该阈值电压调节层用于调节所述半导体器件的阈值电压；栅极叠层，该栅极叠层设置在阈值电压调节层上、鳍有源区的侧壁上以及绝缘层上并且包括栅极电介质和形成在栅极电介质上的栅电极；以及，分别形成在栅极叠层两侧、鳍有源区中的源区和漏区。根据本发明的半导体器件包括阈值电压调节层，其可以对半导体器件的阈值电压进行调节。

Description

半导体器件及其制造方法 本申请要求了 201 1年 7月 20曰提交的、申请号为 201 110203389.6、 发明名称为"半导体器件及其制造方法"的中国专利申请的优先权，其全 部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件。 更具体而言， 本发明涉及一种包括 鳍有源区的半导体器件。 本发明还涉及这种半导体器件的制造方法。 背景技术
随着半导体技术的发展， 出现了包括鳍有源区的半导体器件， 比 如鳍型场效应晶体管（Finfet )。 对于下一代超大规模集成电路（VLSI ) 技术而言， 包括鳍有源区的半导体器件、 比如 Finfet是很有前景的半导 体器件。
然而， 如何调节包括鳍有源区的半导体器件的阈值电压是一个非 常有挑战性的技术问题。特别是对于包括高 k金属栅极的 CMOS Finfet 而言， 阔值电压的调节变得更为困难。 为了调节 N 型场效应晶体管 ( NFET )和 P型场效应晶体管（PFET )的阈值电压达到需要值， 通常 需要在 NFET和 PFET上形成不同的金属栅极。 然而， 这样的工艺使得 栅极在 NFET和 PFET边界处高度不容易控制， 成品率较低。
因此， 需要能够调节包括鳍有源区的半导体器件的阈值电压的简 单的解决方案。 发明内容
本发明的其中一个目的是克服以上缺点中的至少一些， 并提供一 种改进的半导体器件及其制造方法。
根据本发明的一个方面， 提供了一种半导体器件。 该半导体器件 可以包括： 鳍有源区， 该鳍有源区设置在绝缘层上； 设置在鳍有源区 顶部的阈值电压调节层， 所述阈值电压调节层用于调节半导体器件的 阈值电压； 栅极叠层， 该栅极叠层设置在阈值电压调节层上、 鳍有源 区的侧壁上以及绝缘层上并且包括栅极电介质和形成在栅极电介质上 的栅电极； 以及， 分别形成在栅极叠层两侧、 鳍有源区中的源区和漏 区。
根据本发明的另一个方面， 提供了一种制造半导体器件的方法。 该方法可以包括： 提供衬底， 该衬底包括绝缘层和设置在绝缘层上的 半导体层； 在半导体层上形成阈值电压调节层， 所述阈值电压调节层 用于调节半导体器件的阈值电压； 使阈值电压调节层和半导体层图案 化， 从而形成位于绝缘层上的鳍有源区； 形成栅极电介质层和位于栅 极电介质层上的栅电极层； 使栅电极层、 栅极电介质层和阈值电压调 节层图案化， 从而形成栅极叠层， 该栅极叠层设置在阈值电压调节层 上、 鳍有源区的侧壁上以及绝缘层上； 以及， 在栅极叠层两侧、 鳍有 源区中分别形成源区和漏区。
根据本发明的又一个方面， 提供了一种制造半导体器件的方法。 该方法可以包括: 提供衬底， 该衬底包括绝缘层和设置在绝缘层上的 半导体层； 在半导体层上形成阈值电压调节层， 所述阈值电压调节层 用于调节半导体器件的阈值电压； 使阈值电压调节层和半导体层图案 化， 从而形成位于绝缘层上的鳍有源区； 形成伪栅叠层， 该伪栅叠层 设置在阈值电压调节层上、 鳍有源区的侧壁上以及绝缘层上； 在伪栅 叠层两侧、 鳍有源区中分别形成源区和漏区； 去除伪栅叠层； 以及， 形成栅极叠层， 该栅 叠层设置在阈值电压调节层上、 鰭有源区的侧 壁上以及绝缘层上并且包括栅极电介质和形成在栅极电介质上的栅电 极。 附图说明
本发明的这些和其它目的、 特征和优点将会从结合附图对于本发 明示例性实施例的以下详细描述中变得更为清楚明了。 在附图中： 图 1 示出了根据本发明的一个示例性实施例的半导体器件， 其中 图 1 ( a ) 为半导体器件的立体图， 图 1 ( b ) 为图 1 ( a ) 的半导体器件 沿 B-B线的剖面图。
图 2 示出了根据本发明的另一个示例性实施例的半导体器件， 其 中图 2 ( a ) 为半导体器件的立体图， 图 2 ( b ) 为图 2 ( a ) 的半导体器 件沿 B-B线的剖面图。
图 3至图 8示出了制造根据本发明一个示例性实施例的半导体器 件的方法的各个步骤的示意图。
图 9至图 15示出了制造根据本发明另一个示例性实施例的半导体 器件的方法的各个步骤的示意图。 具体实施方式
以下将结合附图详细描述本发明的示例性实施例。 附图是示意性 的， 并未按比例绘制， 且只是为了说明本发明的实施例而并不意图限 制本发明的保护范围。 在附图中， 相同的附图标记表示相同或相似的 部件。 为了使本发明的技术方案更加清楚， 本领域熟知的工艺步骤及 器件结构在此省略。
首先， 参照图 1 详细描述根据本发明的一个示例性实施例的半导 体器件。 图 1 ( a ) 为半导体器件的立体图， 图 1 ( b ) 为图 1 ( a ) 的半 导体器件沿 B-B线的剖面图。
如图 1 所示， 根据本发明的一个示例性实施例的半导体器件包括 设置在绝缘层 101上的鳍有源区 300、设置在鰭有源区 300顶部的用于 调节半导体器件的阈值电压的阈值电压调节层 202、栅极叠层 500以及 源区 601和漏区 602。 栅极叠层 500设置在阈值电压调节层 202上、 鳍 有源区 300的侧壁上以及绝缘层 101上并且包括栅极电介质 501和形 成在栅极电介质 501上的栅电极 502。源区 601和漏区 602分别形成在 栅极叠层 500两侧的鳍有源区中。 在图 1 所示的半导体器件中， 在栅 极叠层 500两侧的结构可以是对称的。 或材料组合： 二^化硅、 氮化硅等。 鳍有源区 3^00、可以包括半导体材 料。 作为实例， 栅极叠层 500的栅极电介质 501 可以包括高 k电介质 材料， 栅极叠层 500的栅电极 502可以包括金属。
如图 1 所示， 根据本发明示例性实施例的半导体器件包括阈值电 压调节层 202。 通过该阈值电压调节层， 可以对半导体器件的阈值电压 进行调节。 这提供了一种能够调节包括鳍有源区的半导体器件的阔值 电压的简便的方式。 阈值电压调节层 202 可以包括用于调节半导体器 件的阈值电压的材料。 例如， 用于形成阈值电压调节层 202 的材料可 以包括稀土元素 （La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu ) 、 Sr、 Al、 Ga、 In、 Tl或其它用于调节 阈值电压的元素。 在一个实例中， 阈值电压调节层 202可以为绝缘材 材料或材料组合： LaOx、 ErOx ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx、 A1203、 Ga203、 InOx、 T10x。 对于不同类型的半导体器件， 可以形成不 同的阈值电压调节层。 例如， 在半导体器件为 N型场效应晶体管的情 况下， 阈值电压调节层 202可以包括但不限于从以下材料构成的组中 选取的材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx; 在半导体器件为 P型场效应晶体管的情况下， 阈值电压调节层
A1203、 Ga203、 InOx、 T10x。
可选地， 如图 1 所示， 根据本发明的一个示例性实施例的半导体 器件还可以包括设置在鳍有源区 300的顶部与阈值电压调节层 202之 间的緩沖层 201。緩沖层 201例如可以包括绝缘材料。 在半导体器件包 括緩沖层 201 的情况下， 阈值电压调节层 202例如可以由金属性材料 形成。 该金属性材料例如可以包括但不限于从以下材料构成的组中选 取的材料或材料组合： La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr、 Al、 Ga、 In、 Tl。 如前面所提 到的， 对于不同类型的半导体器件， 可以形成不同的阈值电压调节层。 例如， 在半导体器件为 N型场效应晶体管的情况下， 阈值电压调节层 202可以包括但不限于从以下材料构成的组中选取的材料或材料组合： La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr; 在半导体器件为 P型场效应晶体管的情况下， 阈值电压 料组合： Al、 Ga、 In、 Tl„
可选地， 如图 1 所示， 根据本发明的一个示例性实施例的半导体 器件的栅极叠层 500还可以包括形成在栅电极 502上的半导体层 503。 该半导体层 503例如可以包括多晶硅。 在栅电极 502包括金属的情况 下， 半导体层 503可以防止氧进入金属栅电极。
可选地， 如图 1 所示， 根据本发明的一个示例性实施例的半导体 器件还可以包括分别形成在栅极叠层 500 两侧、 鳍有源区的顶部和侧 壁上的侧墙隔离层 700。
可选地， 根据本发明一个示例性实施例的半导体器件还可以包括 位于绝缘层 101 之下的基底层 （未示出） 。 该基底层例如可以由半导 体材料形成。
图 2 示出了根据本发明的另一个示例性实施例的半导体器件。 其 中， 图 2 ( a ) 为半导体器件的立体图， 图 2 ( b ) 为图 2 ( a ) 的半导体 器件沿 B-B线的剖面图。
与图 1中栅极叠层大致保形地 (conformally)设置在阈值电压调节层 上、 鰭有源区的侧壁上以及绝缘层上的情形相比， 图 2 中栅极叠层的 形状有所不同。
如图 2 所示， 根据本发明另一个示例性实施例的半导体器件包括 设置在绝缘层 101上的鰭有源区 300、设置在鳍有源区 300顶部的用于 调节半导体器件的阈值电压的阈值电压调节层 202、栅极叠层 500以及 源区和漏区。 在图 2所示的半导体器件中， 在栅极叠层 500两侧的结 构可以是对称的。 因此， 在图 2 ( a ) 中， 示出了位于栅极叠层 500— 侧的源区 601而没有示出位于栅极叠层 500另一侧的漏区。
栅极叠层 500设置在阈值电压调节层 202上、 鳍有源区 300的侧 壁上以及绝缘层 101 上并且包括栅极电介质 501和形成在栅极电介质 501上的栅电极 502。 源区和漏区分别形成在栅极叠层 500两侧的鳍有 源区中。 或材料组合： 二^化硅、 氮化硅等。 鳍有源区 、可以包括半导体材 料。 作为实例， 栅极叠层 500的栅极电介质 501 可以包括高 k电介质 材料， 栅极叠层 500的栅电极 502可以包括金属。
如图 2 所示， 根据本发明示例性实施例的半导体器件包括阈值电 压调节层 202。 通过该阈值电压调节层， 可以对半导体器件的阈值电压 进行调节， 这提供了一种能够调节包括鳍有源区的半导体器件的阈值 电压的简便的方式。 阈值电压调节层 202 可以包括用于调节半导体器 件的阈值电压的材料。 例如， 用于形成阈值电压调节层 202 的材料可 以包括稀土元素 （La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu ) 、 Sr、 Al、 Ga、 In、 Tl或其它用于调节 阈值电压的元素。 在一个实例中， 阈值电压调节层 202 可以为绝缘材 料。 该绝缘材料例如可
材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx、 A1203、 Ga203、 InOx、 T10x。 对于不同类型的半导体器件， 可以形成不 同的阈值电压调节层。 例如， 在半导体器件为 N型场效应晶体管的情 况下， 阈值电压调节层 202 可以包括但不限于从以下材料构成的组中 选取的材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx; 在半导体器件为 P 型场效应晶体管的情况下， 阔值电压调节层
A1203、 Ga203、 InOx、 Τ10χ。
可选地， 如图 2 所示， 居本发明示例性实施例的半导体器件还 可以包括设置在鳍有源区 300的顶部与阈值电压调节层 202之间的緩 冲层 201。 緩冲层 201例如可以包括绝缘材料。 在半导体器件包括緩沖 层 201 的情况下， 阈值电压调节层 202例如可以由金属性材料形成。 该金属性材料例如可以包括但不限于从以下材料构成的组中选取的材 料或材料组合： La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr、 Al、 Ga、 In、 Tl。 如前面所提到的， 对于不同类型的半导体器件， 可以形成不同的阈值电压调节层。 例如， 在半导体器件为 N型场效应晶体管的情况下， 阈值电压调节层 202可
Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、
Yb、 Lu、 Sr; 在半导体器件为 P型场效应晶体管的情况下， 阈值电压 料组合： Al、 Ga、 In、 Tl。
可选地， 如图 2 所示， 根据本发明示例性实施例的半导体器件还 可以包括分别形成在栅极叠层 500 两侧、 鳍有源区的顶部和侧壁上的 侧墙隔离层 700。
可选地， 根据本发明示例性实施例的半导体器件还可以包括位于 绝缘层 101 之下的基底层 （未示出） 。 该基底层例如可以由半导体材 料形成。
下面， 参照图 3至图 8详细描述制造根据本发明的一个示例性实 施例的半导体器件的方法。
图 3 示出了制造根据本发明一个示例性实施例的半导体器件的方 法的第一步骤的示意图。 其中， 图 3 ( a )为立体图， 图 3 ( b )为沿 B-B 线的剖面图。
如图 3所示， 提供衬底 100。 衬底 100可以包括绝缘层 101和设置 在绝缘层 101上的半导体层 102。 作为实例， 绝缘层 101可以包括但不
材;或材料组合： 硅、口锗等。 、 、 : ' '
可选地， 衬底 100还可以包括位于绝缘层 101之下的基底层 （未 示出） 。 该基底层例如可以由半导体材料形成。
图 4 示出了制造根据本发明一个示例性实施例的半导体器件的方 法的第二步骤的示意图。 其中， 图 4 ( a )为立体图， 图 4 ( b )为沿 B-B 线的剖面图。
如图 4所示， 在半导体层 102上形成用于调节半导体器件的阔值 电压的阈值电压调节层 202。阈值电压调节层 202可以包括用于调节半 导体器件的阔值电压的材料。 例如， 用于形成阈值电压调节层 202 的 材料可以包括稀土元素（La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu ) 、 Sr、 Al、 Ga、 In、 Tl或其它用于 调节阈值电压的元素。 在一个实例中， 阈值电压调节层 202可以为绝 缘材料。 该绝缘材料例如可以包括但不限于从以下材料构成的组中选 取的材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx, SrOx、 A1203、 Ga203、 InOx、 T10x。 对于不同类型的半导体器件， 可以 形成不同的阈值电压调节层。 例如， 在要形成的半导体器件为 N型场 效应晶体管的情况下， 阈值电压调节层 202.可以包括但不限于从以下 材料构成的组中选取的材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx; 在要形成的半导体器件为 P型场效应晶体 管的情况下， 阈值电压调节层 202可以包括但不限于从以下材料构成 的组中选取的材料或材料组合： A1203、 Ga203、 InOx、 T10x。
可选地， 在形成阈值电压调节层 202之前， 可以在半导体层 102 上形成緩冲层 201。 緩冲层 201例如可以包括绝缘材料。 在半导体器件 包括緩冲层 201 的情况下， 阈值电压调节层 202例如可以由金属性材 料形成。 该金属性材料例如可以包括但不限于从以下材料构成的组中 选取的材料或材料组合： La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr、 Al、 Ga、 In、 Tl。 如前面所提 到的， 对于不同类型的半导体器件， 可以形成不同的阈值电压调节层。 例如， 在要形成的半导体器件为 N型场效应晶体管的情况下， 阈值电 材料组合： La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr; 在要形成的半导体器件为 P 型场效应晶 体管的情况下， 阈值电压调节层 202 可以包括但不限于从以下材料构 成的组中选取的材料或材料组合： Al、 Ga、 In、 Tl。
图 5 示出了制造根据本发明一个示例性实施例的半导体器件的方 法的第三步骤的示意图。 其中， 图 5 ( a )为立体图， 图 5 ( b )为沿 B-B 线的剖面图。
如图 5所示， 使阈值电压调节层 202和半导体层图案化， 从而形 成位于绝缘层 101上的鰭有源区 300。
在一个实例中， 这可以通过先刻蚀阈值电压调节层 202 从而使其 图案化、 再利用图案化的阈值电压调节层 202作为掩模刻蚀半导体层 来实现。 然而， 本发明不限于此， 也可以通过本领域技术人员所知的 其他工艺来使阈值电压调节层和半导体层图案化从而形成鳍有源区。
在半导体层上形成有緩沖层 201 的情况下， 在图 5所示的形成鳍 有源区的步骤中， 还使緩冲层 201图案化。
图 6 示出了制造根据本发明一个示例性实施例的半导体器件的方 法的第四步骤的示意图。 其中， 图 6 ( a )为立体图， 图 6 ( b )为沿 B-B 线的剖面图。
如图 6所示， 形成栅极电介质层 501和位于栅极电介质层 501上 的栅电极层 502。栅极电介质层 501和栅电极层 502可以覆盖鳍有源区 300和阔值电压调节层 202的外表面以及绝缘层 101的上表面。作为实 例， 栅极电介质层 501 可以包括高 k电介质材料， 栅电极层 502可以 包括金属。
在一个实例中， 可以通过沉积来形成栅极电介质层 501 和栅电极 层 502。 然而， 本发明不限于此， 也可以通过本领域技术人员所知的其 他工艺来形成栅极电介质层和栅电极层。
可选地， 如图 6所示， 在形成栅极电介质层 501和位于栅极电介 质层 501上的栅电极层 502之后， 还可以在栅电极层 502上形成另一 半导体层 503。 该另一半导体层 503例如可以包括多晶硅。
图 7 示出了制造根据本发明一个示例性实施例的半导体器件的方 法的第五步骤的示意图。 其中， 图 7 ( a )为立体图， 图 7 ( b )为沿 B-B 线的剖面图。
如图 7所示， 使栅电极层 502、 栅极电介盾层 501和阔值电压调节 层 202图案化， 从而形成栅极叠层 500。 栅极叠层 500设置在阈值电压 调节层 202上、 鳍有源区 300的侧壁上以及绝缘层 101上。
在一个实例中， 这可以通过先刻蚀栅电极层 502从而使其图案化、 然后利用图案化的栅电极层 502作为掩模刻蚀栅极电介质层 501、再利 用图案化的栅电极层 502和栅极电介质层 501作为掩模刻蚀阈值电压 调节层 202 来实现。 然而， 本发明不限于此， 也可以通过本领域技术 人员所知的其他工艺来使栅电极层、 栅极电介质层和阈值电压调节层 图案化。
在栅电极层 502上形成有另一半导体层 503 的情况下， 在如图 7 所示的形成栅极叠层的步骤中， 还使另一半导体层 503图案化。
可选地， 在形成栅极叠层 500之后， 还可以进行热退火。 该热退 火例如可以在 （ 900 至 1000°C ) 的温度下进行。 通过执行热退火， 可 或离子进一步驱入到栅极电 ^质层中， Σ而有助于调节半导体器^的 阈值电压。
图 8 示出了制造根据本发明一个示例性实施例的半导体器件的方 法的第六步骤的示意图。 其中， 图 8 ( a )为立体图， 图 8 ( b )为沿 B-B 线的剖面图。
如图 8所示，在栅极叠层 500两侧的鳍有源区中分别形成源区 601 和漏区 602。 在图 8所示的半导体器件中， 在栅极叠层 500两侧的结构 可以是对称的。
在一个实例中， 可以通过将离子分别注入到栅极叠层 500 两侧的 鳍有源区中来形成源区 601和漏区 602。 然而， 本发明不限于―此， 也可 以通过本领域技术人员所知的其他工艺来形成源区和漏区。
在形成了緩冲层 201的情况下， 可选地， 在形成源区和漏区之前， 可以去除鳍有源区的要形成源区和漏区的部分之上的緩冲层 201。
可选地， 在形成源区 601和漏区 602之前， 可以分别在栅极叠层 500两侧、 鳍有源区的顶部和侧壁上形成侧墙隔离层 700。 在形成了緩 冲层 201 的情况下， 可以在形成侧墙隔离层 700之后， 去除鳍有源区 的要形成源区和漏区的部分之上的緩冲层 201。
通过如图 3至图 8所示的方法， 制成了根据本发明的一个示例性 实施例的半导体器件， 该半导体器件包括阈值电压调节层。 通过该阈 值电压调节层， 可以对半导体器件的阈值电压进行调节， 这提供了一 种能够调节包括鳍有源区的半导体器件的阈值电压的简便的方式。
下面， 参照图 9至图 15详细描述制造根据本发明另一个示例性实 施例的半导体器件的方法。
图 9 示出了制造根据本发明另一个示例性实施例的半导体器件的 方法的第一步骤的示意图。 其中， 图 9 ( a ) 为立体图， 图 9 ( b ) 为沿 B-B线的剖面图。
如图 9所示， 提供衬底 100。 衬底 100可以包括绝缘层 101和设置 在绝缘层 101上的半导体层 102。 作为实例， 绝缘层 101可以包括 1旦不
材 ^或材料组合： 硅、 σ锗等。 、 、 ： ώ ' ' ' 、
. 可选地， 衬底 100还可以包括位于绝缘层 101之下的基底层 （未 示出） 。 该基底层例如可以由半导体材料形成。
图 10示出了制造根据本发明另一个示例性实施例的半导体器件的 方法的第二步骤的示意图。 其中， 图 10 ( a ) 为立体图， 图 10 ( b ) 为 沿 B-B线的剖面图。
如图 10所示， 在半导体层 102上形成用于调节半导体器件的阈值 电压的阈值电压调节层 202。阈值电压调节层 202可以包括用于调节半 导体器件的阈值电压的材料。 例如， 用于形成阈值电压调节层 202 的 材料可以包括稀土元素（La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu ) 、 Sr、 Al、 Ga、 In、 Tl或其它用于 调节阈值电压的元素。 在一个实例中， 阈值电压调节层 202 可以为绝 缘材料。 该绝缘材料例如可以包括但不限于从以下材料构成的组中选 取的材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 ： LuOx、 SrOx、 A1203、 Ga203、 InOx、 T10x。 对于不同类型的半导体器件， 可以 形成不同的阈值电压调节层。 例如， 在要形成的半导体器件为 N型场 效应晶体管的情况下， 阈值电压调节层 202 可以包括但不限于从以下 材料构成的组中选取的材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx; 在要形成的半导体器件为 P型场效应晶体 管的情况下， 阈值电压调节层 202 可以包括但不限于从以下材料构成 的组中选取的材料或材料组合： A1203、 Ga203、 InOx、 T10x。
可选地， 在形成阈值电压调节层 202 之前， 可以在半导体层 102 上形成緩冲层 201。 緩冲层 201例如可以包括绝缘材料。 在半导体器件 包括緩冲层 201 的情况下， 阈值电压调节层 202例如可以由金属性材 料形成。 该金属性材料例如可以包括但不限于从以下材料构成的组中 选取的材料或材料组合： La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr、 Al、 Ga、 In、 Tl。 如前面所提 到的， 对于不同类型的半导体器件， 可以形成不同的阈值电压调节层。 例如， 在要形成的半导体器件为 N型场效应晶体管的情况下， 阈值电 材料组合： La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr; 在要形成的半导体器件为 P型场效应晶 体管的情况下， 阈值电压调节层 202 可以包括但不限于从以下材料构 成的组中选取的材料或材料组合： Al、 Ga、 In、 Tl。
图 1 1示出了制造根据本发明另一个示例性实施例的半导体器件的 方法的第三步骤的示意图。 其中， 图 11 ( a ) 为立体图， 图 11 ( b ) 为 沿 B-B线的剖面图。
如图 11所示， 使阈值电压调节层 202和半导体层图案化， 从而形 成位于绝缘层 101上的鳍有源区 300。
在一个实例中， 这可以通过先刻蚀阔值电压调节层 202 从而使其 图案化、 再利用图案化的阈值电压调节层 202作为掩模刻蚀半导体层 来实现。 然而， 本发明不限于此， 也可以通过本领域技术人员所知的 其他工艺来使阈值电压调节层和半导体层图案化从而形成鳍有源区。 在半导体层上形成有緩冲层 201的情况下， 在图 1 1所示的形成鰭 有源区的步骤中， 还使緩冲层 201图案化。
图 12示出了制造根据本发明另一个示例性实施例的半导体器件的 方法的第四步骤的示意图。 其中， 图 12 ( a ) 为立体图， 图 12 ( b ) 为 沿 B-B线的剖面图。
如图 12所示， 形成伪栅叠层 400。 伪栅叠层 400设置在阈值电压 调节层 202上、 鳍有源区 300的侧壁上以及绝缘层 101上。 伪栅叠层 400可以包括伪栅电介质 401 和形成在伪栅电介质 401 上的伪栅电极 402。
在一个实例中， 可以通过以下方式来形成伪栅叠层： 形成伪栅电 介质层和位于伪栅电介质层上的伪栅电极层； 以及， 使伪栅电极层、 伪栅电介质层和阔值电压调节层图案化。 然而， 本发明不限于此， 也 可以通过其它方式来形成伪栅叠层。 可选地， 在形成伪栅电极层之后， 可以使该伪栅电极层平坦化。
图 13示出了制造根据本发明另一个示例性实施例的半导体器件的 方法的第五步骤的示意图。 其中， 图 13 ( a ) 为立体图， 图 13 ( b ) 为 沿 B-B线的剖面图。
如图 13所示， 在伪栅叠层 400两侧的鰭有源区中分别形成源区和 漏区。 在图 13所示的半导体器件中， 在伪栅叠层 400两侧的结构可以 是对称的。 因此，在图 13中， 示出了位于伪栅叠层 400—侧的源区 601 而没有示出位于伪栅叠层 400另一侧的漏区。
在一个实例中， 可以通过将离子分别注入到伪栅叠层 400 两侧的 鳍有源区中来形成源区和漏区。 然而， 本发明不限于此， 也可以通过 本领域技术人员所知的其他工艺来形成源区和漏区。
在形成了緩沖层 201的情况下， 可选地， 在形成源区和漏区之前， 可以去除鳍有源区的要形成源区和漏区的部分之上的緩冲层 201。
可选地， 在形成源区和漏区之前， 可以分别在伪栅叠层 400两侧、 鳍有源区的顶部和侧壁上形成侧墙隔离层 700。在形成了緩冲层 201的 情况下， 可以在形成侧墙隔离层 700之后， 去除鳍有源区的要形成源 区和漏区的部分之上的緩冲层 201。
图 14A和 14B示出了制造根据本发明另一个示例性实施例的半导 体器件的方法的第六步骤的示意图。 其中， 图 14A ( a ) 和图 14B ( a ) 为立体图， 图 14A ( b ) 和图 14B ( b ) 为沿 B-B线的剖面图。
如图 14A和 14B所示， 去除伪栅叠层 400。
作为实例， 可以通过以下方式来去除伪栅叠层 400: 首先， 形成覆 盖伪栅叠层 400的电介质层 800 , 如图 14A所示； 然后， 去除位于电 介质层 800中的伪栅叠层 400，如图 14B所示。通过去除伪栅叠层 400, 可以在电介质层 800中形成缝隙。 在一个实例中， 在形成电介质层 800 之后， 可以使电介质层 800平坦化从而露出伪栅叠层 400。
图 15示出了制造根据本发明另一个示例性实施例的半导体器件的 方法的第七步骤的示意图。 其中， 图 15 ( a ) 为立体图， 图 15 ( b ) 为 沿 B-B线的剖面图。
如图 15所示， 形成 4册极叠层 500。 栅极叠层 500设置在阈值电压 调节层 202上、 鳍有源区 300的侧壁上以及绝缘层 101上并且包括栅 极电介盾 501和形成在栅极电介质 501上的栅电极 502。
作为实例， 栅极电介质 501可以包括高 k电介廣材料， 栅电极 502 可以包括金属。
在一个实例中， 可以通过在阈值电压调节层 202上、 鳍有源区 300 的侧壁上以及绝缘层 101上沉积栅极电介质 501、然后在该栅极电介质 501上沉积栅电极 502来形成栅极叠层 500。 然而， 本发明不限于此， 也可以通过本领域技术人员所知的其他工艺来形成栅极叠层 500。
在一个实例中， 栅极叠层 500可以形成在在去除伪栅叠层 400的 步骤中所形成的电介质层 800中， 如图 15 ( a )所示。 特别是， 栅极叠 层 500可以形成在电介 层 800中通过去除伪栅叠层所形成的缝隙中。 电介质层 800中的栅极叠层 500的结构可以类似于图 13所示的伪栅叠 层 400的结构。 电介质层 800可以不必去除而用作半导体器件的层间 电介质。
通过如图 9至图 15所示的方法， 制成了根据本发明的另一个示例 性实施例的半导体器件， 该半导体器件包括阈值电压调节层。 通过该 阈值电压调节层， 可以对半导体器件的阔值电压进行调节， 这提供了 一种能够调节包括鳍有源区的半导体器件的阔值电压的简便的方式。
此外， 在如图 9至图 15所示的制造半导体器件的方法中， 先形成 伪栅叠层并利用伪栅叠层来形成源区和漏区， 然后去除伪栅叠层并形 成栅极叠层。 这样的工序可以保护栅极叠层免受形成源区和漏区的工 艺的影响从而改善栅极叠层的性能。
尽管已经参照附图详细地描述了本发明的示例性实施例， 但是这 样的描述应当被认为是说明性或示例性的， 而不是限制性的； 本发明 并不限于所公开的实施例。 上面以及权利要求中描述的不同实施例也 可以加以组合。 本领域技术人员在实施要求保护的本发明时， 根据对 于附图、 说明书以及权利要求的研究， 能够理解并实施所公开的实施 例的其他变型， 这些变型也落入本发明的保护范围内。
在权利要求中， 词语 "包括" 并不排除其他部件或步骤的存在并 且 "一" 或 "一个" 并不排除复数。 在相互不同的从属权利要求中陈 述了若干技术手段的事实并不意味着这些技术手段的组合不能有利地 加以利用。

Claims

权 利 要 求
1. 一种半导体器件， 包括：
鳍有源区， 所述鳍有源区设置在绝缘层上；
设置在所述鳍有源区顶部的闹值电压调节层， 所述阈值电压调节 层用于调节所述半导体器件的阈值电压；
栅极叠层， 所述栅极叠层设置在所述阈值电压调节层上、 所述鳍 有源区的侧壁上以及所述绝缘层上并且包括栅极电介质和形成在所述 栅极电介质上的栅电极； 以及
分别形成在所述栅极叠层两侧、 所述鳍有源区中的源区和漏区。
2. 根据权利要求 1所述的半导体器件， 其中所述半导体器件还包
3. 根据权利要求 2所述的半导体器件， 其中所述緩冲层包括绝缘 材料。
4. 根据权利要求 1所述的半导体器件， 其中所述阈值电压调节层 色括 La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr、 Al、 Ga、 In、 Tl或其它用于调节阈值电压的元素。
5. 根据权利要求 4所述的半导体器件， 其中所述阈值电压调节层 包括从以下材料构成的组中选取的材料或材料组合： LaOx、ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx、 A1203、 Ga203、 InOx、 T10x。
6. 根据权利要求 1所述的半导体器件， 其中所述栅极电介质包括 高 k电介质材料， 并且所述栅电极包括金属。
7. 根据权利要求 1所述的半导体器件， 其中所述栅极叠层还包括 形成在所述栅电极上的半导体层。
8. 根据权利要求 7所述的半导体器件， 其中所述半导体层包括多 晶硅。
9. 根据权利要求 1所述的半导体器件， 其中所述半导体器件还包 括分别形成在所述栅极叠层两侧、 所述鳍有源区的顶部和侧壁上的侧 墙隔离层。 .
10. 一种制造半导体器件的方法， 包括：
提供衬底， 所述衬底包括绝缘层和设置在所述绝缘层上的半导体 层；
在所述半导体层上形成阈值电压调节层， 所述阈值电压调节层用 于调节所述半导体器件的阈值电压；
使所述阈值电压调节层和所述半导体层图案化， 从而形成位于所 述绝缘层上的鳍有源区；
形成栅极电介质层和位于所述栅极电介质层上的栅电极层； 使所述栅电极层、 所述栅极电介质层和所述阈值电压调节层图案 化， 从而形成栅极叠层， 所述栅 叠层设置在所述阔值电压调节层上、 所述鳍有源区的侧壁上以及所述绝缘层上； 以及
在所述栅极叠层两侧、 所述鳍有源区中分别形成源区和漏区。
11. 根据权利要求 10所述的制造半导体器件的方法， 还包括在形 成阈值电压调节层的步骤之前， 在所述半导体层上形成緩沖层。
12. 根据权利要求 1 1所述的制造半导体器件的方法， 其中在形成 鳍有源区的步骤中， 还使所述緩冲层图案化。
13. 根据权利要求 10所述的制造半导体器件的方法， 其中所述阈 值电压调节层包括 La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr、 Al、 Ga、 In、 Tl或其它用于调节阈 值电压的元素。
14. 根据权利要求 13所述的制造半导体器件的方法， 其中所述阈
LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx、 A1203、 Ga203、 InOx、 T10
15. 根据权利要求 10所述的制造半导体器件的方法， 其中所述栅 极电介质层包括高 k电介质材料， 并且所述栅电极层包括金属。
16. 根据权利要求 10所述的制造半导体器件的方法， 还包括在形 成栅极电介质层和位于所述栅极电介质层上的栅电极层的步骤之后， 在所述栅电极层上形成另一半导体层。
17. 根据权利要求 16所述的制造半导体器件的方法， 其中所述另 一半导体层包括多晶硅。
18. 根据权利要求 16所述的制造半导体器件的方法， 其中在形成 栅极叠层的步骤中， 还使所述另一半导体层图案化。
19. 根据权利要求 10所述的制造半导体器件的方法， 还包括在形 成源区和漏区的步骤之前， 分别在所述栅极叠层两侧、 所述鳍有源区 的顶部和侧壁上形成侧墙隔离层。
20. 根据权利要求 10所述的制造半导体器件的方法， 还包括在形 成栅极叠层的步骤之后， 进行热退火。
21. 一种制造半导体器件的方法， 包括：
提供衬底， 所述衬底包括绝缘层和设置在所述绝缘层上的半导体 层；
在所述半导体层上形成阈值电压调节层， 所述阈值电压调节层用 于调节所述半导体器件的阈值电压；
使所述阈值电压调节层和所述半导体层图案化， 从而形成位于所 述绝缘层上的鳍有源区；
形成伪栅叠层， 所述伪栅叠层设置在所述阈值电压调节层上、 所 述鰭有源区的侧壁上以及所述绝缘层上；
在所述伪栅叠层两侧、 所述鳍有源区中分别形成源区和漏区； 去除所述伪栅叠层； 以及
形成栅极叠层， 所述栅极叠层设置在所述阔值电压调节层上、 所 述鳍有源区的侧壁上以及所述绝缘层上并且包括栅极电介质和形成在 所述栅极电介质上的栅电极。
22. 根据权利要求 21所述的制造半导体器件的方法， 还包括在形 成阈值电压调节层的步骤之前， 在所述半导体层上形成緩沖层。
23. 根据权利要求 22所述的制造半导体器件的方法， 其中在形成 鳍有源区的步骤中， 还使所述緩沖层图案化。
24. 根据权利要求 21所述的制造半导体器件的方法， 其中所述阈 值电压调节层包括 La、 Er、 Sc、 Y、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、
Tb、 Dy、 Ho、 Tm、 Yb、 Lu、 Sr、 Al、 Ga、 In、 Tl或其它用于调节阈 值电压的元素。
25. 根据权利要求 24所述的制造半导体器件的方法， 其中所述阈 值电压调节层包括从以下材料构成的组中选取的材料或材料组合： LaOx、 ErOx、 ScOx、 YOx、 CeOx、 PrOx、 NdOx、 PmOx、 SmOx、 EuOx、 GdOx、 TbOx、 DyOx、 HoOx、 TmOx、 YbOx、 LuOx、 SrOx、 A1203、 Ga203、 InOx、 T10
26. 根据权利要求 21所述的制造半导体器件的方法， 其中所述栅 极电介质包括高 k电介质材料， 并且所述栅电极包括金属。
27. 根据权利要求 21所述的制造半导体器件的方法， 其中形成伪 栅叠层的步骤包括：
形成伪栅电介质层和位于所述伪栅电介质层上的伪栅电极层； 以 及
使所述伪栅电极层、 所述伪栅电介质层和所述阈值电压调节层图 案化。
28. 根据权利要求 27所述的制造半导体器件的方法， 还包括在形 成伪栅电极层之后， 使所述伪栅电极层平坦化。
29. 根据权利要求 21所述的制造半导体器件的方法， 其中去除所 述伪栅叠层的步骤包括：
形成覆盖所述伪栅叠层的电介质层； 以及
去除位于所述电介质层中的所述伪栅叠层。
30. 根据权利要求 29所述的制造半导体器件的方法， 还包括在形 成所述电介质层之后， 使所述电介质层平坦化从而露出所述伪栅叠层。
31. 根据权利要求 21所述的制造半导体器件的方法， 还包括在形 成源区和漏区的步骤之前， 分别在所述伪栅叠层两侧、 所述鰭有源区 的顶部和侧壁上形成侧墙隔离层。
PCT/CN2011/002000 2011-07-20 2011-11-30 半导体器件及其制造方法 Ceased WO2013010299A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/521,998 US20130020578A1 (en) 2011-07-20 2011-11-30 Semiconductor Device and Method for Manufacturing the Same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201110203389.6 2011-07-20
CN201110203389.6A CN102891179B (zh) 2011-07-20 2011-07-20 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
WO2013010299A1 true WO2013010299A1 (zh) 2013-01-24

Family

ID=47534636

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2011/002000 Ceased WO2013010299A1 (zh) 2011-07-20 2011-11-30 半导体器件及其制造方法

Country Status (2)

Country Link
CN (1) CN102891179B (zh)
WO (1) WO2013010299A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078466B (zh) 2013-03-26 2017-02-08 中国科学院微电子研究所 Flash器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090085175A1 (en) * 2007-09-28 2009-04-02 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
CN101427380A (zh) * 2006-03-08 2009-05-06 飞思卡尔半导体公司 形成在具有垂直沟道区的晶体管中的电荷存储结构
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
US20100320545A1 (en) * 2009-06-18 2010-12-23 International Business Machines Corporation Planar and non-planar cmos devices with multiple tuned threshold voltages
CN102034831A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 具有环绕堆叠栅鳍式场效应晶体管存储器件及形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8716797B2 (en) * 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101427380A (zh) * 2006-03-08 2009-05-06 飞思卡尔半导体公司 形成在具有垂直沟道区的晶体管中的电荷存储结构
US20090085175A1 (en) * 2007-09-28 2009-04-02 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
US20100320545A1 (en) * 2009-06-18 2010-12-23 International Business Machines Corporation Planar and non-planar cmos devices with multiple tuned threshold voltages
CN102034831A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 具有环绕堆叠栅鳍式场效应晶体管存储器件及形成方法

Also Published As

Publication number Publication date
CN102891179A (zh) 2013-01-23
CN102891179B (zh) 2016-05-11

Similar Documents

Publication Publication Date Title
US8980719B2 (en) Methods for doping fin field-effect transistors
TWI634663B (zh) 半導體元件及其製造方法
TWI328268B (en) Semiconductor device and forming method thereof
KR101810353B1 (ko) 상이한 채널 재료를 갖는 다층 반도체 디바이스 구조물
TW200423301A (en) Doping of semiconductor fin device
CN104465760A (zh) 半导体器件
CN105244353B (zh) 包括带电荷穿通阻止层以降低穿通的cmos器件及其制造方法
KR20120018064A (ko) 인장 스트레스 막과 수소 플라즈마 처리를 이용한 ｃｍｏｓ 트랜지스터의 형성방법
CN102856377B (zh) n型半导体器件及其制造方法
CN106601678B (zh) 一种半导体器件及其制备方法、电子装置
WO2013170477A1 (zh) 半导体器件及其制造方法
CN103972278B (zh) 半导体器件及其制造方法
US9117926B2 (en) Semiconductor devices and methods for manufacturing the same
TWI805947B (zh) 水平gaa奈米線及奈米平板電晶體
CN102222693A (zh) 一种FinFET器件及其制造方法
CN103107139B (zh) 具有鳍状结构的场效晶体管的结构及其制作方法
CN106601675B (zh) 一种半导体器件及其制备方法、电子装置
CN104952798B (zh) 一种半导体器件的制造方法
WO2014012263A1 (zh) 半导体器件及其制造方法
CN106601741A (zh) 一种半导体器件及其制备方法、电子装置
WO2014071660A1 (zh) 半导体器件及其制造方法
WO2014071666A1 (zh) 半导体器件及其制造方法
CN102891179B (zh) 半导体器件及其制造方法
WO2012041038A1 (zh) 半导体器件以及形成应变半导体沟道的方法
CN102842618B (zh) 一种半导体结构及其制造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13521998

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11869570

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11869570

Country of ref document: EP

Kind code of ref document: A1