WO2012174771A1 - Mosfet及其制造方法 - Google Patents

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WO2012174771A1
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gate
mosfet
back gate
ion implantation
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朱慧珑
许淼
梁擎擎
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Institute of Microelectronics of CAS
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Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs

Definitions

  • the present invention relates to a MOSFET and a method of fabricating the same, and, more particularly, to a MOSFET having a back gate and a method of fabricating the same. Background technique
  • MOSFETs metal oxide semiconductor field effect transistors
  • MOSFETs In MOSFETs, on the one hand, it is desirable to increase the threshold voltage of the device to suppress short channel effects. On the other hand, it may also be desirable to reduce the threshold voltage of the device to reduce power consumption, such as in low voltage power supply applications, or both P-type and N-type. In the application of MOSFETs.
  • Channel doping is a known method of adjusting the threshold voltage.
  • the threshold voltage of the device is increased by increasing the impurity concentration of the channel region, the mobility of carriers becomes small, causing deterioration of device performance.
  • the highly cumbersome ions in the channel region may be neutralized with ions of the source region and the drain region and the adjacent region of the channel region, so that the ion concentration of the adjacent region is lowered, causing an increase in device resistance.
  • a MOSFET comprising:
  • the S0I wafer, the SOI wafer includes a semiconductor substrate, an insulating buried layer and a semiconductor layer, the insulating buried layer is located on the semiconductor substrate, and the semiconductor layer is located on the insulating buried layer;
  • the gate stack is disposed on the semiconductor layer, the gate stack includes a gate dielectric layer and a gate conductor, and the gate conductor is located on the gate dielectric layer;
  • a source region and a drain region the source region and the drain region being embedded in the semiconductor layer and located on both sides of the gate stack; a channel region embedded in the semiconductor layer and sandwiched between the source region and the drain region Between
  • the MOSFET further includes a back gate and a compensation implant region, the back gate is embedded in the semiconductor substrate, and the compensation implant region is located below the channel region and embedded in the back gate.
  • the cumbersome type of the back gate is opposite to the doping type of the compensation implant region.
  • a method of fabricating a MOSFET comprising:
  • the SOI wafer comprising a semiconductor substrate, an insulating buried layer and a semiconductor layer, the insulating buried layer is located on the semiconductor substrate, the semiconductor layer is located on the insulating buried layer;
  • the doping type of the dopant used in the first ion implantation and the third ion implantation is opposite.
  • a back gate and a compensation implant region are formed in a semiconductor substrate.
  • the generated bias electric field acts on the channel through the insulating buried layer.
  • the sidewall of the sidewall of the gate opening is further formed in the gate opening to reduce the width of the gate opening.
  • Doping of the back gate eg, when the sidewall spacer covers the sidewall of the gate opening to expose the bottom wall of the gate opening, the compensation implant region is formed to reduce the width and width of the back gate a doping concentration of the self-aligned portion of the gate opening is reduced; and the gate is reduced in width in the back gate when the sidewall spacer covers a sidewall and a bottom wall of the gate opening
  • the doping condition of the portion of the gate opening self-aligned may not be changed, or the doping concentration of the portion of the back gate which is self-aligned with the width-reduced gate opening may be reduced due to the
  • FIG. 1 through 9 schematically illustrate cross-sectional views of various stages of a method of fabricating a MOSFET in accordance with the present invention. detailed description
  • semiconductor structure refers to a semiconductor substrate formed after undergoing various steps of fabricating a semiconductor device and all layers or regions that have been formed on the semiconductor substrate.
  • a semiconductor substrate as an initial structure is a conventional SOI wafer including a semiconductor substrate 11, an insulating buried layer 12, and a semiconductor layer 13 in this order from bottom to top.
  • the thickness of the semiconductor layer 13 is, for example, about 5 nm and 20 nm, such as 10 ⁇ , 15 nm
  • the thickness of the insulating buried layer 12 is, for example, about 5 nm - 30 nm, such as 10 nm, 15 ⁇ , 20 nm or 25 nm.
  • the insulating buried layer 12 may be an oxide buried layer, an oxynitride buried layer or another insulating buried layer.
  • the semiconductor substrate 11 can be used to provide a back gate of the MOSFET.
  • the material of the semiconductor substrate 11 may be bulk silicon, or a Group IV semiconductor material such as SiGe, Ge, or a Group III-V compound semiconductor (eg, gallium arsenide) material.
  • Half The conductor layer 13 is composed, for example, of a semiconductor material selected from a group IV semiconductor (e.g., silicon, germanium or silicon germanium) or a lanthanum group V compound semiconductor (e.g., gallium arsenide).
  • the semiconductor layer 13 may be a single Crystal Si or SiGe.
  • the semiconductor layer 13 will be used to provide the source and drain regions of the MOSFET and the channel region.
  • SmartCutTM (referred to as "smart stripping” or “smart cutting") methods may be used, including bonding two wafers respectively comprising an oxide surface layer formed by thermal oxidation or deposition to each other, wherein two wafers Hydrogen implantation has been performed to form a hydrogen implantation region in a certain depth of the silicon body below the oxide surface layer, and then the hydrogen implantation region is transformed into a microcavity layer under pressure, temperature rise, etc., thereby facilitating micro The portions on both sides of the cavity layer are separated, and the portion containing the bonded oxide surface layer after peeling is used as the SOI wafer.
  • the thickness of the insulating buried layer of the S0I wafer can be varied by controlling the process parameters of thermal oxidation or deposition. By controlling the energy of hydrogen injection, the thickness of the semiconductor layer contained in the SOI wafer can be changed.
  • a patterning operation is performed to form a trench in the semiconductor layer 13, and an insulating material is filled therein, thereby forming an isolation region (STI) 14, to define an active region of the MOSFET, as shown in FIG.
  • STI isolation region
  • the patterning operation may include the steps of: forming a patterned photoresist mask on the semiconductor layer 13 by a photolithography process including exposure and development; by dry etching, such as ion milling, plasma etching, reactive ions Etching, laser ablation, or by wet etching in which an etchant solution is used, the exposed portion of the semiconductor layer 13 is removed, the etching step is stopped at the top of the insulating buried layer 12; the photoresist is removed by dissolving or ashing in a solvent Agent mask.
  • dry etching such as ion milling, plasma etching, reactive ions Etching, laser ablation, or by wet etching in which an etchant solution is used
  • the dummy gate stack may include a gate dielectric layer 15 having a thickness of about 1 nm to 4 nm and a dummy gate 16 having a thickness of about 30 nm to 100 nm (in an alternative embodiment, the gate dielectric layer 15 may not be included).
  • Deposition and patterning processes for forming dummy gate stacks are known, in which dummy gates 16 are typically patterned into strips.
  • the gate dielectric layer 15 may be composed of an oxide, an oxynitride, a high-k material such as Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , L3 ⁇ 40 3 , Zr0 2 or LaAlO or a combination thereof. ) or a combination of them.
  • the dummy gate 16 may be composed of a metal layer, a doped polysilicon layer, or a laminate including a metal layer and a doped polysilicon layer (in other embodiments, an insulating material such as silicon oxide, silicon oxynitride or silicon nitride may also be included) .
  • the channel region includes a portion (not shown) of the semiconductor layer 13 underlying the dummy gate stack, preferably undoped, or self-doped, or doped in a separate ion implantation step.
  • a first ion implantation is performed into the semiconductor substrate 11, as shown in FIG. Since the total thickness of the gate dielectric layer 15, the semiconductor layer 13, and the insulating buried layer 12 is only about ⁇ - 50 nm, the implanted ions can be easily Ground through these layers into the semiconductor substrate 11.
  • the implantation depth can be controlled by adjusting the energy and dose of ion implantation so that the implanted ions are mainly distributed in the semiconductor substrate 11 ⁇ .
  • the obtained ion implantation regions may be distributed on the upper portion of the semiconductor substrate 11 to be in contact with the insulating buried layer 12, or may be spaced apart from the upper insulating buried layer 12 without directly adjoining (not shown).
  • the distribution of the implanted ions is affected by the angle of ion implantation. If ions are implanted in a direction perpendicular to a main surface of the SOI wafer in the first ion implantation, a doping concentration in the semiconductor substrate 11 under the dummy gate 16 may be made smaller than the semiconductor substrate Doping concentration of other parts in 11 (see Figure 4). If in the first ion implantation, ions are implanted in a direction oblique to a main surface of the SOI wafer such that a doping concentration in the semiconductor substrate under the dummy gate is greater than other in the semiconductor substrate Partial doping concentration (not shown).
  • the type of dopant implanted in the ion implantation step depends on the type of MOSFET and the target value of the threshold voltage. If you want to lower the threshold voltage of the device, you can use a P-type dopant for P-type MOSFETs, such as boron (B or BF 2 ), indium (In ), or a combination thereof. For N-type MOSFETs, you can use N-type.
  • a dopant such as arsenic (As), phosphorus (P) or a combination thereof.
  • an N-type dopant such as arsenic (As), phosphorus (P) or a combination thereof may be used;
  • a P-type dopant may be used, for example Boron (B or BF 2 ), indium ( In ) or a combination thereof.
  • the implantation dose of the dopant can be selected according to the current state of the art and product requirements, and may be, for example, 1 ⁇ 10 13 ⁇ - 2 to lxl0' 5 cnf 2 .
  • the doping concentration in the back gate other than below the channel region is 10' 7 ⁇ 10 2fl cnf 3 .
  • the doping concentration in the back gate under the channel region is l X 10 15 cnf 3 to lxl0' 8 cnf 3 .
  • a short time ion implantation anneal i.e., "spike” annealing
  • Ion implantation annealing causes the implanted dopant to diffuse again to form a laterally extending doping profile below the dummy gate 16.
  • the doping concentration of the back gate 17 under the channel gradually decreases toward the center of the channel, and does not decrease to zero at the center of the channel, but reaches a minimum value greater than zero. (See Fig. 5, in which the doping profile in the back gate 17 is shown).
  • CMOS process including performing a second ion implantation, forming source and drain regions (not shown) in the semiconductor layer 13, and forming sidewalls 18 on both sides of the dummy gate 16 to form on the semiconductor structure.
  • the interlayer dielectric layer 19, and a portion of the interlayer dielectric layer 19 is removed by chemical mechanical planarization (CMP), which stops at the top of the dummy gate 16 and obtains a planar surface of the semiconductor structure (as shown in FIG. 6).
  • CMP chemical mechanical planarization
  • the gate dielectric layer 15 is used as a barrier layer for ion implantation to reduce damage to the surface of the semiconductor substrate 11 by the ion implantation operation; when the gate dielectric layer 15 is absent, the semiconductor substrate 11 is exposed, Thereby a gate opening having a width denoted L is formed.
  • an auxiliary mask layer is formed on the entire surface of the semiconductor structure, and the auxiliary mask layer may be an amorphous silicon layer.
  • the thickness d of the amorphous silicon layer may be 5 nm to 15 nm, and the formation temperature may be 300° C. and 400°. C.
  • the amorphous silicon layer covers the sidewalls and bottom of the gate opening.
  • the amorphous silicon layer can be anisotropically etched (for example, RIE) without using other masks, that is, not only the portion of the amorphous silicon layer outside the gate opening but also the amorphous portion can be removed.
  • a third ion implantation is performed with the gate opening having a reduced width as a window, and a reverse implanted region 21 is formed in the semiconductor substrate 11, as shown in FIG.
  • the depth of the third ion implantation can be made approximately the same as the first ion implantation.
  • the doping type of the dopant used for the third ion implantation is opposite to the doping type of the dopant used in the back gate implantation step shown in FIG.
  • the compensation implant region 21 is located below the trench and is embedded in the back gate 17.
  • the implant dose of the third ion implantation is lxl0"cnf 2 to lxl0' 8 cm - 2 .
  • the opposite doping type dopants provided by the two ion implantation operations interact with each other such that the effective doping concentration in the previously formed back gate under the channel region is significantly reduced (to reduce When the small threshold voltage is for the purpose), in other words, in the region occupied by the compensation injection region 21, this region still exhibits P-type doping for the N-type device; for the P-type device, this region still exhibits the N-type Doping, except that the doping concentration in this region is lower than the doping concentration in the back gate below the channel region; even, for device design needs (eg, to increase the threshold voltage), in the compensation implant region 21
  • the occupied area can form an inversion state, for example, in this region, for an N-type device, this region behaves as an N-type doping; for a P-type device, this region exhibits a P-type doping.
  • the doping condition in the back gate under the channel region is adjusted by the compensation implant region, which facilitates flexible adjustment of the threshold voltage of the device.
  • the auxiliary mask layer is formed to cover the sidewalls and the bottom wall of the gate opening, Since the thickness of the auxiliary mask layer is d, the auxiliary mask layer will fill the gate opening, and further, it is impossible to remove the gate opening by removing The auxiliary mask layer of the bottom wall to form a gate opening having a reduced width, thereby being compensated for not being able to compensate for the doping concentration in the back gate below the channel region due to the blocking of the auxiliary mask layer; It is still possible to form a secondary compensation implant region in the back gate below the channel region, but only the doping concentration of the secondary compensation implant region is less than the doping concentration of the compensation implant region 21. It is advantageous to keep the threshold voltage of the device from being lowered to an undesirably low value.
  • the depth of the compensation implant region may also be deeper than the back gate, so that the implanted ions introduced for forming the compensation implant region are left in the channel region as little as possible, which is beneficial to the channel region. Reduce the possibility of device performance degradation.
  • a short time annealing such as laser, electron beam or infrared irradiation, is performed to repair the lattice damage and activate the dopant that compensates for the implanted region 21.
  • Ion implantation annealing causes the implanted dopant to diffuse again.
  • the dopant conductivity type of the compensation implantation region 21 is opposite, the concentration of the dopant at the interface in the back gate is sharply changed by the compensation implantation region 21, forming a steep doping profile (see the back shown in FIG. 7). The doping profile of the gate).
  • a short channel (not shown) is formed in the semiconductor layer 13 over the compensation implant region 21, and the dose of the dopant received by the short channel is reduced as compared with the conventional long channel.
  • the back gate region 17 and the compensation implant region 21 will provide different bias fields to further control the electrical characteristics of the MOSFET to compensate for short channel effects in the MOSFET.
  • the sidewall spacer 20 can be selectively removed by wet etching.
  • a replacement gate material e.g., the metal material described above for forming the dummy gate 16
  • the thickness of the replacement gate material should be sufficient to fill the gate opening.
  • CMP is performed on the replacement gate material to obtain a flat structural surface
  • the terms “flattened”, “flat” or “flat” mean that the height difference between any two points in the plane is allowed in the process error.
  • the previously formed interlayer dielectric layer 19 serves as a stopper layer, so that the portion of the replacement gate material outside the gate gate can be completely removed.
  • the replacement gate 22 is formed in place of the remaining portion of the gate material in the gate opening, as shown in FIG.
  • the gate dielectric layer 15 may be further removed after the spacer 20 is removed, and then a new high-k dielectric layer (for example, Hf0 2 , HfSiO, HfSiON) is formed on the bottom and inner walls of the gate opening.
  • a new high-k dielectric layer for example, Hf0 2 , HfSiO, HfSiON
  • the thickness of the high-k dielectric layer may be 1 nm 3 nm.
  • a threshold adjustment layer e.g., TiN, TaN, TiAlN, TaAIN
  • TiN, TaN, TiAlN, TaAIN is first formed at the gate opening, and then the replacement gate material is filled.
  • a through hole 23 reaching the source region and the drain region is formed through the interlayer dielectric layer 19, passing through the interlayer dielectric layer 19,
  • the isolation region 14 and the insulating buried layer 12 form a via hole 24 that reaches the back gate 17, as shown in FIG. It is emphasized that when each MOSFET is isolated by an isolation region, the depth of the isolation region is preferably deeper than the back gate.
  • the via holes 23 and 24 are filled with a metal material to form a conductive via 25 electrically connected to the source and drain regions and a conductive via 26 electrically connected to the back gate 17, as shown in FIG.
  • the present invention also provides a MOSFET, including
  • the S0I wafer, the SOI wafer includes a semiconductor substrate, an insulating buried layer and a semiconductor layer, the insulating buried layer is located on the semiconductor substrate, and the semiconductor layer is located on the insulating buried layer;
  • the gate stack being on the semiconductor layer
  • a source region and a drain region the source region and the drain region being embedded in the semiconductor layer and located on both sides of the gate stack; a channel region embedded in the semiconductor layer and sandwiched between the source region and the drain region Between
  • the MOSFET further includes a back gate and a compensation implant region, the back gate is embedded in the semiconductor substrate, and the compensation implant region is located below the channel region and embedded in the back gate.
  • the cumbersome type of the back gate is opposite to the doping type of the compensation implant region.
  • the doping concentration of the back gate under the channel region gradually decreases or gradually increases toward the center of the channel region; optionally, the doping type of the back gate and the MOSFET are The conductivity type may be the same or different; optionally, the back gate may be adjacent to the insulating buried layer; optionally, the doping concentration of the compensation implant region gradually increases toward a center of the channel region;
  • the depth of the compensation implant region may be deeper than the back gate; optionally, when the MOSFETs are isolated by the isolation region, the isolation region may have a depth deeper than the back gate; a doping concentration in the back gate other than below the channel region is 10' 7 10 2 ° C n 3 ; alternatively, a doping concentration in the back gate below the channel region Is lxl0 13 C nf 3 to lxlO' 8 C nf 3 ; optionally, the doping concentration in the compensation implant region below the channel region is 10' 7 10 2 ° cnf 3 ; alternatively, The doping
  • each part of the MOSFET embodiment may be the same as those described in the foregoing method for forming a MOSFET, and will not be described again.

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Abstract

一种MOSFET及其制造方法，所述MOSFET包括SOI晶片、栅叠层、沟道区、源区和漏区。所述SOI晶片包括半导体衬底（11）、绝缘埋层（12）和半导体层（13），所述绝缘埋层（12）位于所述半导体衬底（11）上，所述半导体层（13）位于所述绝缘埋层（12）上；所述栅叠层位于半导体层（13）上；所述源区和漏区嵌于所述半导体层（13）中且位于所述栅堆叠两侧；沟道区嵌于所述半导体层（13）中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅（17）和补偿注入区（21），所述背栅（17）嵌于所述半导体衬底（11）中，所述补偿注入区（21）位于所述沟道区下方且嵌于所述背栅（17）中，所述背栅（17）的掺杂类型与所述补偿注入区（21）的掺杂类型相反。该MOSFET可以通过改变背栅（17）中的掺杂类型而实现对阈值电压的调节。

Description

MOSFET及其制造方法 本申请要求 2011年 6月 23 日提交的、 申请号为 201110170497. 8、 发明名称为 "MOSFET及其制造方法"的中国专利申请的优先权，其全部内容通过引用结合在本申 请中。 技术领域
本发明涉及一种 MOSFET及其制造方法， 更具体地， 涉及一种具有背栅的 MOSFET 及其制造方法。 背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管 （MOSFET) 的尺寸按比例缩小， 以提高集成度和降低制造成本。然而， 众所周知的是随着 MOSFET 的尺寸减小会产生短沟道效应。 随着 MOSFET的尺寸按比例缩小， 栅极的有效长度减 小， 使得实际上由栅极电压控制的耗尽层电荷的比例减少， 从而阈值电压随沟道长度 减小而下降。
在 MOSFET中， 一方面希望提高器件的阈值电压以抑制短沟道效应， 另一方面也 可能希望减小器件的阈值电压以降低功耗， 例如在低电压供电应用、 或同时使用 P型 和 N型 MOSFET的应用中。
沟道掺杂是调节阈值电压的已知方法。 然而， 如果通过增加沟道区的杂质浓度来 提高器件的阈值电压， 则载流子的迁移率变小， 引起器件性能变劣。 并且， 沟道区中 高惨杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的 离子浓度降低， 引起器件电阻增大。
Yan等人在 "Scaling the Si MOSFET : From bulk to SOI to bulk", IEEE Trans. Elect. Dev. , Vol. 39, p. 1704, 1992年 7月中提出， 在 SOI MOSFET中， 通过在绝 缘埋层的下方设置接地面 （即接地的背栅） 抑制短沟道效应。
然而， 上述具有接地的背栅的 SOI MOSFET仍然不能够满足器件在不断减小的沟 道长度的情形下对阈值电压的要求。
因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈 值电压， 而且不会劣化器件的性能。 发明内容
本发明的目的是提供一种利用背栅调节阈值电压的 M0SFET。
根据本发明的一方面， 提供一种 M0SFET, 包括：
S0I晶片， 所述 S0I晶片包括半导体衬底、 绝缘埋层和半导体层， 所述绝缘埋层 位于所述半导体衬底上， 所述半导体层位于所述绝缘埋层上；
栅叠层， 所述栅叠层位于半导体层上， 所述栅叠层包括栅介质层和栅极导体， 所 述栅极导体位于所述栅介质层上；
源区和漏区， 所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧； 沟道区， 嵌于所述半导体层中且夹在所述源区和漏区之间；
其中， 所述 M0SFET还包括背栅和补偿注入区， 所述背栅嵌于所述半导体衬底中， 所述补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的惨杂类型与所述 补偿注入区的掺杂类型相反。
根据本发明的另一方面， 提供一种制造 M0SFET的方法， 包括：
a) 提供 SOI晶片， 所述 S0I晶片包括半导体衬底、 绝缘埋层和半导体层， 所述 绝缘埋层位于所述半导体衬底上， 所述半导体层位于所述绝缘埋层上；
b ) 在所述半导体层上形成假栅；
c ) 执行第一离子注入， 以形成背栅， 所述背栅嵌于所述半导体衬底中且邻接于 所述绝缘埋层；
d) 执行第二离子注入， 在所述半导体层中形成源区和漏区；
e ) 去除所述假栅以形成栅极开口；
f ) 穿过所述栅极开口， 执行第三离子注入， 以形成补偿注入区， 所述补偿注入 区嵌于所述背栅中；
g) 在所述栅极开口中形成栅叠层；
其中， 在第一次离子注入与第三次离子注入中使用的掺杂剂的掺杂类型相反。 在本发明的 M0SFET中， 在半导体衬底中形成了背栅和补偿注入区。 在向背栅和 补偿注入区施加偏置电压时， 产生的偏置电场穿过绝缘埋层作用在沟道上。通过形成 所述补偿注入区， 且使所述补偿注入区的掺杂类型与所述背栅的掺杂类型相反， 利于 利用所述补偿注入区调节所述背栅的掺杂情况（如使所述背栅中与所述补偿注入区的 重合部分的掺杂浓度降低）， 利于灵活调节器件的阈值电压。 按照本发明提供的方法， 在形成栅极开口后， 通过在所述栅极开口中进一步形成 至少覆盖所述栅极开口的侧壁的所述侧墙以减小所述栅极开口的宽度，再经由宽度减 小的所述栅极开口进行与第一离子注入中使用的掺杂剂掺杂类型相反的第三次离子 注入， 以形成补偿注入区， 利于利用所述补偿注入区调节所述背栅的掺杂情况 （如， 在所述侧墙覆盖所述栅极开口的侧壁而暴露所述栅极开口的底壁时，形成的补偿注入 区使所述背栅中与宽度减小的所述栅极开口自对准的部分的掺杂浓度降低；而在所述 侧墙覆盖所述栅极开口的侧壁和底壁时，所述背栅中与宽度减小的所述栅极开口自对 准的部分的掺杂情况可以不变， 也可以由于形成补偿注入区， 而使所述背栅中与宽度 减小的所述栅极开口自对准的部分的掺杂浓度降低，只是降低的程度与暴露底壁时相 比较轻）， 利于灵活调节器件的阈值电压。 附图说明
图 1至 9示意性地示出了根据本发明的制造 M0SFET的方法的各个阶段的截面图。 具体实施方式
以下将参照附图更详细地描述本发明。 在各个附图中， 为了清楚起见， 附图中的 各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理 工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本发明。 除非在下文中特别指出， 半导体器件中的 各个部分可以由本领域的技术人员公知的材料构成。
在本申请中， 术语 "半导体结构"指在经历制造半导体器件的各个步骤后形成的 半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的优选实施例， 执行图 1至 9所示的制造 M0SFET的以下步骤。
参见图 1 , 作为初始结构的半导体衬底是常规的 S0I晶片， 从下至上依次包括半 导体衬底 11、 绝缘埋层 12和半导体层 13。 半导体层 13的厚度例如约为 5nm 20nm， 如 10隱、 15nm, 并且， 绝缘埋层 12的厚度例如约为 5nm - 30nm， 如 10nm、 15随、 20nm 或 25nm。其中所述绝缘埋层 12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。
半导体衬底 11可被用于提供 M0SFET的背栅。 半导体衬底 11材料可为体硅、 或 SiGe、 Ge等 IV族半导体材料、 或 III族 -V族化合物半导体 （如， 砷化镓） 材料。 半 导体层 13例如由选自 IV族半导体（如， 硅、锗或硅锗）或 ΠΙ族 V族化合物半导体 (如， 砷化镓） 的半导体材料组成， 本实施例中， 半导体层 13可为单晶 Si或 SiGe。 半导体层 13将用于提供 M0SFET的源区和漏区以及沟道区。
形成 S0I晶片的工艺是已知的。 例如， 可以使用 SmartCut™ (称为 "智能剥离" 或 "智能切割"） 方法， 包括将分别包含通过热氧化或沉积形成的氧化物表面层的两 个晶片彼此键合， 其中， 两个晶片之一已经进行氢注入， 从而在氧化物表面层以下的 一定深度的硅本体内形成氢注入区域， 然后， 在压力、 温度升高等情况下氢注入区域 转变成微空腔层， 从而有利于使微空腔层两边的部分分离， 剥离后包含键合的氧化物 表面层的部分作为 S0I晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变 S0I 晶片的绝缘埋层的厚度。通过控制氢注入的能量， 可以改变 S0I晶片中包含的半导体 层的厚度。
然后， 执行图案化操作， 以在半导体层 13中形成沟槽， 并在其中填充绝缘材料， 从而形成隔离区 （STI ) 14， 以限定 M0SFET的有源区， 如图 2所示。
该图案化操作可以包括以下步骤： 通过包含曝光和显影的光刻工艺， 在半导体层 13上形成含有图案的光抗蚀剂掩模； 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反 应离子蚀刻、激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 去除半导体层 13 的暴露部分， 该蚀刻步骤停止在绝缘埋层 12的顶部； 通过在溶剂中溶解或灰化去除 光抗蚀剂掩模。
然后， 在半导体层 13上形成假栅叠层， 如图 3所示。 该假栅叠层可包括厚度约 为 lnm- 4nm的栅介质层 15和厚度约为 30nm- lOOnm的假栅 16 (在替代的实施例中，也 可以不包括栅介质层 15 )。 用于形成假栅叠层的沉积工艺和图案化工艺是巳知的， 其 中， 假栅 16通常图案化为条状。
栅介质层 15可以由氧化物、氧氮化物、高 K材料（如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 L¾03、 Zr02或 LaAlO中的一种或其组合) 或其组合组成。 假栅 16可以由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成（在其他 实施例中， 也可以包括氧化硅、 氮氧化硅或氮化硅等绝缘材料）。
沟道区包括半导体层 13的位于假栅叠层下方的一部分（未示出），优选为不掺杂， 或者是自掺杂的， 或者在先前独立的离子注入步骤中进行掺杂。
然后， 向半导体衬底 11中进行第一离子注入， 如图 4所示。 由于栅介质层 15、 半导体层 13和绝缘埋层 12的总厚度仅为约 ΙΟηπι- 50nm， 因此， 注入的离子可以容易 地穿过这些层而进入半导体衬底 11 中。 可以通过调节离子注入的能量和剂量， 以控 制注入的深度， 使得注入离子主要分布在半导体衬底 11·中。
获得的离子注入区可以分布在半导体衬底 11的上部， 以与绝缘埋层 12相接， 也 可以与上层的绝缘埋层 12相距一定距离， 而不直接邻接 （未示出）。
由于假栅 16的阻挡， 使得注入离子的分布受到离子注入的角度的影响。 如果在 所述第一离子注入中， 按照与 S0I晶片的主表面垂直的方向注入离子， 可使得在所述 假栅 16下方的所述半导体衬底 11中的掺杂浓度小于所述半导体衬底 11中的其他部 分的掺杂浓度（参见图 4)。如果在所述第一离子注入中， 按照与 S0I晶片的主表面倾 斜的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度大于所述半 导体衬底中的其他部分的掺杂浓度 （未示出）。
在离子注入步骤中注入的掺杂剂类型取决于 M0SFET的类型以及阈值电压的目标 值。 如果希望降低器件的阈值电压， 对于 P型 M0SFET, 可以釆用 P型惨杂剂， 例如硼 (B或 BF2)、 铟 （In ) 或其组合； 对于 N型 M0SFET, 可以则釆用 N型掺杂剂， 例如砷 (As ), 磷（P )或其组合。 如果希望提高器件的阈值电压， 则对于 P型 M0SFET, 可以 采用 N型掺杂剂， 例如砷 （As )、 磷 （P ) 或其组合； 对于 N型 M0SFET, 可以采用 P 型掺杂剂， 例如硼 （B或 BF2)、 铟 ( In ) 或其组合。
摻杂剂的注入剂量可以根据工艺现状和产品要求来选择， 例如可以为 1χ1013 η— 2 至 lxl0'5cnf2。 此时， 位于所述沟道区下方以外的所述背栅中的掺杂浓度为 10'7~102fl cnf3。 位于所述沟道区下方的所述背栅中的掺杂浓度为 lX1015cnf3至 lxl0'8cnf3。
接着， 进行短时间的离子注入退火 （即 "尖峰"退火）， 例如激光、 电子束或红 外辐照等， 以修复晶格损伤并激活注入的惨杂剂。 离子注入退火使得注入的掺杂剂再 一次扩散， 形成向假栅 16下方的横向延伸的掺杂分布。
由于掺杂剂的横向扩散， 背栅 17在沟道下方的掺杂浓度朝着沟道的中心逐渐减 小， 并且在沟道的中心未减小到零， 而是达到一个大于零的最小值 （参见图 5， 其中 示出了背栅 17中的掺杂分布曲线）。
然后， 可以进行标准的 CMOS工艺， 包括进行第二离子注入， 在半导体层 13中形 成源区和漏区（未示出）， 再在假栅 16两侧形成侧墙 18, 在半导体结构上形成层间介 质层 19， 并通过化学机械平坦化 （CMP) 去除一部分层间介质层 19, 该平坦化处理停 止在假栅 16的顶部并获得了半导体结构的平整表面 （如图 6所示）。
然后， 以层间介质层 19和栅介质层 15作为掩模， 采用湿法蚀刻或干法蚀刻， 选 择性地去除假栅 16， 并暴露出位于假栅 16下方的栅介质层 15 (在替代的实施例中， 也可以一并去除栅介质层 15, 保留所述栅介质层 15， 利于在后续的离子注入过程中， 利用所述栅介质层 15作为离子注入的阻挡层， 以减少离子注入操作对半导体衬底 11 表面的损伤； 在没有栅介质层 15时， 则暴露半导体衬底 11 )， 从而形成了宽度表示为 L的栅极开口。
接着， 在半导体结构的整个表面上形成辅助掩模层， 所述辅助掩模层可为非晶硅 层， 非晶硅层的厚度 d可为 5nm- 15nm, 形成温度可为 300°C 400°C。 对于长栅长（相 对而言； 栅长 L>2d) 的器件， 该非晶硅层覆盖栅极开口的侧壁和底部。 接着， 可以在 不采用其他掩模的情况下， 对非晶硅层进行各向异性蚀刻（例如 RIE), 即， 不仅可以 去除非晶硅层位于栅极开口外部的部分，也可以去除非晶硅层位于栅极开口的底部上 的部分。 非晶硅层位于栅极开口内壁上的剩余部分形成了侧墙 20， 该侧墙 20减小了 栅极开口的宽度， 减小后的栅极开口的宽度 1大致满足 l=L-2d的关系。
接着， 以宽度减小的栅极开口作为窗口， 执行第三离子注入， 在半导体衬底 11 中形成补偿注入区 21 (reverse implanted region), 如图 7所示。 通过控制离子注 入的功率和剂量， 可以使得第三次离子注入的深度与第一次离子注入大致相同。 第三 离子注入采用的掺杂剂的惨杂类型与图 4所示的背栅注入步骤中釆用的掺杂剂的掺杂 类型相反。 补偿注入区 21位于沟道下方， 并嵌于背栅 17中。 本实施例中， 所述第三 离子注入的注入剂量为 lxl0"cnf2至 lxl0'8cm— 2。
在形成补偿注入区 21后， 两次离子注入操作提供的相反掺杂类型的掺杂剂相互 影响， 使得先前形成的位于沟道区下方的背栅中的有效掺杂浓度显著减小（以减小阈 值电压为目的时）， 换言之， 在所述补偿注入区 21所占据的区域内， 对于 N型器件， 此区域仍表现为 P型掺杂； 对于 P型器件， 此区域仍表现为 N型掺杂， 只是此区域内 的掺杂浓度低于沟道区下方的背栅中的掺杂浓度； 甚至， 出于器件设计的需要 （如为 增加阈值电压）， 在所述补偿注入区 21所占据的区域可以形成反型状态， 如， 在此区 域内， 对于 N型器件， 此区域表现为 N型掺杂； 对于 P型器件， 此区域表现为 P型掺 杂。 由此， 利用所述补偿注入区调节沟道区下方的背栅中的掺杂情况， 利于灵活调节 器件的阈值电压。 在本实施例中， 补偿注入区 21的掺杂类型与背栅的掺杂类型相反。
此外， 对于短栅长 （相对而言； 栅长 L<2d) 的器件， 若在形成背栅后， 再形成 所述辅助掩模层以覆盖所述栅极开口的侧壁和底壁后， 由于所述辅助掩模层的厚度为 d, 所述辅助掩模层将填满所述栅极开口， 进而， 无法通过去除覆盖所述栅极开口的 底壁的所述辅助掩模层以形成宽度减小的栅极开口，进而既可能因为所述辅助掩模层 的阻挡而无法沟道区下方的背栅中的掺杂浓度获得补偿；也可能是仍可以在沟道区下 方的背栅中形成次补偿注入区，而只是所述次补偿注入区的掺杂浓度小于所述补偿注 入区 21的掺杂浓度。 利于保持器件的阈值电压不被降至不期望的低值。
此外， 在替代的实施例中， 所述补偿注入区的深度也可深于所述背栅， 利于使为 形成所述补偿注入区而引入的注入离子尽量少地残留在沟道区中，利于减少器件性能 恶化的可能性。
接着， 进行短时间的退火， 例如激光、 电子束或红外辐照等， 以修复晶格损伤并 激活补偿注入区 21 的掺杂剂。 离子注入退火使得注入的惨杂剂再一次扩散。 然而， 由于补偿注入区 21的掺杂剂导电类型相反，补偿注入区 21在背栅中的界面处掺杂剂 的浓度急剧变化，形成陡变的掺杂分布曲线 (参见图 7中所示的背栅的掺杂分布曲线）。
在补偿注入区 21上方的半导体层 13中形成了短沟道 （未示出）， 与常规的长沟 道相比， 该短沟道接收的掺杂剂的剂量减少。
在对背栅 17施加偏置电压时， 背栅区 17和补偿注入区 21将提供不同的偏置电 场， 进一步控制 M0SFET的电学特性， 以补偿 M0SFET中的短沟道效应。
然后， 可以采用湿法蚀刻， 选择性地去除侧墙 20。 接着， 在半导体结构的整个表 面上沉积替代栅材料（例如， 可以是上述用于形成假栅 16的金属材料）， 替代栅材料 的厚度应当足以填充栅极开口。
接着， 对替代栅材料进行 CMP, 以获得平整的结构表面（本文件内， 术语"平整"、 "平坦"或 "平齐"等意指平面内任意两点间的高度差在工艺误差允许的范围内）。 在该 CMP中， 先前形成的层间介质层 19作为停止层， 从而可完全去除替代栅材料位 于栅极幵口外的部分。 替代栅材料在栅极开口内的剩余部分形成替代栅 22, 如图 8 所示。
优选地， 在上述步骤中， 如果需要， 可以在去除侧墙 20之后进一步去除栅介质 层 15，并随后在栅极开口底部和内壁上形成新的高 K介质层 (例如 Hf02、HfSiO、HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 L¾03、 Zr02、 LaAlO中的一种或其组合）。 高 K电介质 层的厚度可以为 lnm 3nm。
进一步优选地， 在新的高 K介质层之后， 在栅极开口首先形成阈值调节层（例如 TiN、 TaN、 TiAlN、 TaAIN), 然后填充替代栅材料。
然后， 穿过层间介质层 19形成到达源区和漏区的通孔 23, 穿过层间介质层 19、 隔离区 14和绝缘埋层 12形成到达背栅 17的通孔 24， 如图 8所示。 需强调的是， 在 以隔离区隔离各 M0SFET时， 所述隔离区的深度优选地深于所述背栅。
然后， 在通孔 23和 24中填充金属材料， 以形成与源区和漏区电连接的导电通道 25和与背栅 17电连接的导电通道 26， 如图 9所示。
本发明还提供了一种 M0SFET, 包括，
S0I晶片， 所述 S0I晶片包括半导体衬底、 绝缘埋层和半导体层， 所述绝缘埋层 位于所述半导体衬底上， 所述半导体层位于所述绝缘埋层上；
栅叠层， 所述栅叠层位于半导体层上；
源区和漏区， 所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧； 沟道区， 嵌于所述半导体层中且夹在所述源区和漏区之间；
其中， 所述 M0SFET还包括背栅和补偿注入区， 所述背栅嵌于所述半导体衬底中， 所述补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的惨杂类型与所述 补偿注入区的掺杂类型相反。
其中，位于所述沟道区下方的所述背栅的掺杂浓度朝着所述沟道区的中心逐渐减 小或逐渐增大； 可选地， 所述背栅的掺杂类型与 M0SFET的导电类型可相同或不同； 可选地， 所述背栅可邻接于所述绝缘埋层； 可选地， 所述补偿注入区的掺杂浓度朝着 所述沟道区的中心逐渐增大； 可选地， 所述补偿注入区的深度可深于所述背栅； 可选 地， 在以隔离区隔离各 M0SFET时， 所述隔离区的深度可深于所述背栅； 可选地， 位 于所述沟道区下方以外的所述背栅中的掺杂浓度为 10'7 102° Cn 3 ; 可选地， 位于所述 沟道区下方的所述背栅中的掺杂浓度为 lxl013 Cnf3至 lxlO'8 Cnf3 ; 可选地， 位于所述沟 道区下方的所述补偿注入区中的掺杂浓度为 10'7 102° cnf3 ; 可选地， 所述背栅和所述 补偿注入区中的掺杂元素分别为硼、 铟、 磷、 砷、 锑中的一种或其组合。
其中， 对 M0SFET各实施例中各部分的结构组成、 材料及形成方法等均可与前述 形成 M0SFET的方法实施例中描述的相同， 不再赘述。
以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改， 均 在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种 MOSFET, 包括，
SOI晶片， 所述 SOI晶片包括半导体衬底、 绝缘埋层和半导体层， 所述绝缘埋层 位于所述半导体衬底上， 所述半导体层位于所述绝缘埋层上；
栅叠层， 所述栅叠层位于半导体层上；
源区和漏区， 所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧； 沟道区， 嵌于所述半导体层中且夹在所述源区和漏区之间；
其中， 所述 MOSFET还包括： 背栅和补偿注入区， 所述背栅嵌于所述半导体衬底 中， 所述补偿注入区位于所述沟道区下方且嵌于所述背栅中， 所述背栅的掺杂类型与 所述补偿注入区的惨杂类型相反。
2、 根据权利要求 1所述的 MOSFET, 其中位于所述沟道区下方的所述背栅的掺杂 浓度朝着所述沟道区的中心逐渐减小或逐渐增大。
3、根据权利要求 1所述的 MOSFET,其中所述背栅的掺杂类型与 MOSFET的导电类 型相同或相反。
4、 根据权利要求 1所述的 MOSFET, 其中所述背栅邻接于所述绝缘埋层。
5、 根据权利要求 1所述的 MOSFET, 其中所述补偿注入区的掺杂浓度朝着所述沟 道区的中心逐渐增大。
6、 根据权利要求 1所述的 MOSFET, 其中所述补偿注入区的深度深于所述背栅。
7、根据权利要求 1所述的 MOSFET, 其中在以隔离区隔离各 MOSFET时， 所述隔离 区的深度深于所述背栅。
8、 根据权利要求 1所述的 MOSFET, 其中位于所述沟道区下方以外的所述背栅中 的掺杂浓度为 10'7〜102n Cn :i。
9、 根据权利要求 8所述的 MOSFET, 其中位于所述沟道区下方的所述背栅中的惨 杂浓度为 lxlO' 3至 lxl018cm
10、根据权利要求 1所述的 MOSFET,其中位于所述沟道区下方的所述补偿注入区 中的掺杂浓度为 10l7〜102° cm— 3。
11、根据权利要求 1所述的 MOSFET,其中所述背栅和所述补偿注入区中的掺杂元 素分别为硼、 铟、 磷、 砷、 锑中的一种或其组合。
12、 一种制造 MOSFET的方法， 包括 提供 SOI晶片， 所述 SOI晶片包括半导体衬底、 绝缘埋层和半导体层， 所述绝缘 埋层位于所述半导体衬底上， 所述半导体层位于所述绝缘埋层上；
在所述半导体层上形成假栅；
执行第一离子注入， 以形成背栅， 所述背栅嵌于所述半导体衬底中；
执行第二离子注入， 在所述半导体层中形成源区和漏区；
去除所述假栅以形成栅极开口；
经所述栅极开口， 执行第三离子注入， 以形成补偿注入区， 所述补偿注入区嵌于 所述背栅中， 在第一次离子注入与第三次离子注入中使用的掺杂剂的掺杂类型相反； 在所述栅极开口中形成栅叠层。
13、 根据权利要求 12 所述的方法， 其中， 所述第一离子注入的注入剂量为 lxl013cm 2至 lxl0' 2 o
14、 根据权利要求 12所述的方法， 其中， 在所述第一离子注入中， 按照与 S0I 晶片的主表面垂直的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂 浓度小于所述半导体衬底中的其他部分的惨杂浓度。
15、 根据权利要求 12所述的方法， 其中， 在所述第一离子注入中， 按照与 S0I 晶片的主表面倾斜的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂 浓度大于所述半导体衬底中的其他部分的掺杂浓度。
16、 根据权利要求 12所述的方法， 其中， 在所述第一离子注入中釆用的掺杂剂 的掺杂类型与 M0SFET的导电类型相同或相反。
17、 根据权利要求 12所述的方法， 其中， 通过在所述栅极开口的内壁上形成侧 墙以减小所述栅极开口的宽度， 经宽度减小的所述栅极开口执行所述第三离子注入。
18、 根据权利要求 12 所述的方法， 其中， 所述第三离子注入的注入剂量为 lxlO''!cm"23I lxl018cm_2。
19、 根据权利要求 12所述的方法， 其中， 还包括形成隔离区的步骤， 所述隔离 区的深度深于所述背栅。
20、 根据权利要求 12所述的方法， 其中， 所述第一次离子注入与所述第三次离 子注入中使用的掺杂剂分别为硼、 铟、 磷、 砷、 锑中的一种或其组合。
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