WO2012172804A1 - 送信処理方法、送信機、受信処理方法、および受信機 - Google Patents

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ミハイル ペトロフ
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Definitions

  • the present invention relates to a method of processing a digital signal on the transmission side, and more particularly to a bit permutation pattern applied to bits before being input to a mapper. Furthermore, the present invention relates to a method of processing a digital signal on the receiving side, in particular to a bit permutation pattern applied to the bits after being output by a demapper. In addition, the present invention relates to a transmitter and a receiver that perform each of these methods.
  • a transmitter is provided with a bit-interleaved coding and modulation (BICM) encoder (see, for example, Non-Patent Document 1).
  • BICM bit-interleaved coding and modulation
  • the BICM encoder performs the following steps.
  • a data block is encoded using, for example, a BCH (Bose -Chaudhuri-Hocquenghem) code as an outer code and a low-density parity check (LDPC) code as an inner code.
  • BCH Bit -Chaudhuri-Hocquenghem
  • LDPC low-density parity check
  • Bit interleaving including parity interleaving and column-row interleaving is performed on the bits of the codeword obtained as a result of encoding.
  • bit-interleaved codeword is demultiplexed into cell words.
  • demultiplexing includes processing equivalent to permutation of columns of an interleaver matrix in column-row interleaving when the modulation scheme is 16QAM, 64QAM, 256QAM, or the like.
  • the rules of permutation (including the bit interleaving in (2) above and the permutation performed in the demultiplexing in (3) above) applied to the bits of the LDPC codeword before mapping are determined by the transmitter and If an appropriate rule corresponding to the LDPC code used in the receiver and the constellation can be set, the reception performance of the receiver can be improved.
  • the permutation rule applied to the bits of the LDPC codeword before mapping is changed to an appropriate rule according to the LDPC code used in the transmitter and the receiver and the constellation. It is an object of the present invention to provide a transmission processing method and a reception processing method that realize improvement, and a transmitter and a receiver that execute each of these methods.
  • the transmission processing method of the present invention provides: A coding step for coding information bits based on a low density parity check code with a coding rate of 7/15 and a codeword length of 16200 based on FIG. 25; A bit interleaving step for performing column-row interleaving with or without parity interleaving and twisting on the bits of the codeword obtained as a result of encoding in the encoding step; A bit-cell demultiplexer that separates a bit sequence composed of bits after bit interleaving in the bit interleaving step into an 8-bit sequence and performs permutation to change the arrangement order of the 8-bit sequence according to a predetermined permutation rule.
  • Kissing step A mapping step of mapping each 8-bit cell word obtained as a result of the processing of the bit-cell demultiplexing step according to a 256QAM (Quadrature Amplitude Modulation) constellation;
  • b i bit sequence after the permutation
  • the permutation rule applied to the bits of the LDPC codeword before mapping becomes an appropriate rule according to the LDPC code and constellation used in the transmitter and the receiver.
  • the reception performance is improved.
  • FIG. 1 Schematic of DVB-T2 modulator.
  • the block diagram which shows the structure of the BICM encoder of FIG.
  • (A) It is a figure which shows the write-in process of the bit of the LDPC codeword of 16000 bits of codeword length performed by the column-row interleaver of 12 rows, (b) is performed by the column-row interleaver.
  • the figure which shows the input-output of the bit-cell demultiplexer of FIG. The block diagram which shows the structure of the bit-cell demultiplexer in the case of 16QAM constellation.
  • the figure which shows the input-output of the cell-bit multiplexer of FIG. The block diagram which shows the structure of the cell-bit multiplexer in the case of 16QAM constellation.
  • DBV-T2 Digital Video Broadcasting-Second Generation Terrestrial
  • ETSI EN 302 755 Non-Patent Document 1
  • DVB-T Digital Video Broadcasting-Second Generation Terrestrial
  • ETSI EN 302 755 Non-Patent Document 1
  • ETSI EN 302 755 (Non-Patent Document 1) details a channel coded modulation system for digital television services and general data.
  • FIG. 1 is a schematic diagram of a DVB-T2 modulator in the DVB-T2 system architecture (basic design concept).
  • the DVB-T2 modulator 1000 includes an input processing unit 1010, a bit-interleaved coding and modulation (BICM) encoder 1020, a frame configuration unit 1030, and an OFDM generation unit 1040.
  • BICM bit-interleaved coding and modulation
  • the input processing unit 1010 converts the input bit stream related to the broadcast service into a plurality of blocks having a predetermined length.
  • the BICM encoder 1020 performs BICM encoding processing based on DVB-T2 on the input.
  • the frame configuration unit 1030 generates a DVB-T2 transmission frame configuration using the input from the BICM encoder 1020 or the like.
  • the OFDM generation unit 1040 performs pilot addition, fast inverse Fourier transform, guard interval insertion, and the like on the DVB-T2 transmission frame configuration, and outputs a DVB-T2 transmission signal.
  • Non-patent Document 1 The BICM based on DVB-T2 is described in Chapter 6 of ETSI EN 302-755 (Non-patent Document 1) incorporated by reference.
  • FIG. 2 is a block diagram showing a configuration of the BICM encoder 1020 provided in the DVB-T2 modulator 1000 shown in FIG.
  • the BICM encoder 1020 includes an FEC encoder 1110, a bit interleaver 1120, a bit-cell demultiplexer 1130, and a QAM mapper 1140. However, in FIG. 2, constellation rotation, cell interleaver, and time interleaver are omitted.
  • the procedure for BICM coding based on DVB-T2 is forward error correction (FEC) coding, interleaving and interleaving of bits of a codeword obtained as a result of FEC coding. And demultiplexing the bits into cell words and mapping the cell words to complex QAM (quadrature amplitude modulation) symbols (also referred to as cells).
  • FEC forward error correction
  • the FEC encoder 1110 is configured by connecting a BCH (Bose (-Chaudhuri-Hocquenghem) encoder (encoder outside the organization BCH) 1111 and an LDPC (low-density parity check) encoder (encoder in the organization LDPC) 1112.
  • BCH BitCH
  • LDPC low-density parity check
  • the BCH encoder 1111 generates BCH parity by BCH encoding the baseband frame, and outputs a BCH codeword including the BCH parity to the LDPC encoder 1115.
  • LDPC encoder 1115 generates LDPC parity by LDPC encoding the BCH codeword, and outputs the LDPC codeword including the LDPC parity to bit interleaver 1120.
  • the codeword length of the LDPC codeword (also described as FEC frame) is 64000 bits or 16200 bits in the DVB-T2 standard.
  • LDPC codes are defined for both codeword lengths. However, as will be described later, only a codeword length of 16200 bits is relevant to the present invention.
  • the LDPC code provides most of the error correction capability of the system. On the other hand, the error floor remaining after LDPC decoding is reduced by the BCH code.
  • the bit interleaver 1120 includes a parity interleaver 1121 and a column-row interleaver 1125.
  • the parity interleaver 1121 interleaves the parity bits of the systematic LDPC codeword. Then, the column-row interleaver 1125 performs column-row interleaving on the bits of the LDPC codeword after the parity interleaving.
  • bit-cell demultiplexer 1130 demultiplexes the bits of the LDPC codeword after bit interleaving into cell words before mapping to the QAM constellation.
  • demultiplexing includes processing equivalent to column permutation of columns of the interleaver matrix of the column-row interleaver 1125 (processing to change the order of columns of the interleaver matrix).
  • bit-cell demultiplexer 1130 Each process such as constellation rotation, cell interleaving, time interleaving, etc. following the process performed by the bit-cell demultiplexer 1130 is for simplicity of explanation and is not relevant to understanding the principles of the present invention. Detailed description thereof is omitted.
  • the QAM mapper 1140 maps cell words to QAM constellations.
  • the LDPC code is a linear error correction code for transmitting a message on a noisy transmission channel. LDPC codes are used in applications where reliable and highly efficient information transmission is desired over band or return channel forced links in situations where there is poor noise for the data.
  • the LDPC code is defined as a sparse parity check matrix (the number of matrix elements having a value of 1 is very small).
  • the DVPC-T2 LDPC encoder 1115 treats the output of the BCH encoder 1111 as an information block, and systematically encodes the information block into an LDPC codeword.
  • the role of the LDPC encoder 1115 is to calculate a parity bit for each information block input to the LDPC encoder 1115, that is, for each BCH codeword.
  • special LDPC codes described in Tables A1 to A6 of Appendix A of the DVB-T2 standard ETSI EN 302 755 Non-Patent Document 1 are used.
  • LDPC codeword bits have different importance and constellation bits have different robust levels. Mapping the bits of the LDPC codeword directly, ie without interleaving, to the constellation does not lead to optimal performance. Therefore, a bit interleaver 1120 and a bit-cell demultiplexer 1130 are provided between the LDPC encoder 1115 and the QAM mapper 1140. In other words, the bit interleaver 1120 and the bit-cell demultiplexer 1130 achieve an improved association between the bits of the LDPC codeword and the bits transmitted by the QAM constellation.
  • the different importance of the bits of the LDPC codeword is due to the fact that not all of the bits of the LDPC codeword contain the same number of parity checks defined by the parity check matrix.
  • bits encoded in the QAM constellation are different. For example, in a 16QAM constellation, 4 bits are encoded and there are 2 robust levels. In the 64QAM constellation, 6 bits are encoded and there are 3 robust levels. In the 256QAM constellation, 8 bits are encoded and there are 4 robust levels.
  • the column-row interleaver 1125 of the bit interleaver 1120 continuously writes the bits received from the parity interleaver 1121 to the interleaver matrix in the column direction, and the bit in each column of the interleaver matrix. Is cyclically shifted by a prescribed number of bits (described as a twist), and column-row interleaving equivalent to sequentially reading out bits from the interleaver matrix in the row direction is performed.
  • the first bit of the LDPC codeword (FEC frame) is written first and read first.
  • N c column N r row interleaver matrix is defined.
  • Table 1 lists the values of two parameters (N c , N r ) for all related constellation sizes (denoted “modulation” in Table 1) and LDPC codes with a codeword length of 16200 bits.
  • the column-row interleaver is not used when the constellation is a QPSK (4QAM) constellation.
  • the write start position of each column is twisted (cyclically shifted) by the twist parameter t c shown in Table 2.
  • the twist parameter (twisting parameter) t c of each column of the interleaver matrix is shown in Table 2 as the constellation size (“modulation” in Table 2) in which the column-row interleaver is used in DVB-T2.
  • the code word length N ldpc of the LDPC code is shown in Table 2 as the constellation size (“modulation” in Table 2) in which the column-row interleaver is used in DVB-T2.
  • FIG. 4 shows a column in which the FEC frame generated by the FEC encoder 1110 (including the BCH encoder 1111 and the LDPC encoder 1115) is a long FEC frame of 64800 bits, and the 16QAM constellation is used as the QAM constellation.
  • the processing of the row interleaver 1125 is shown.
  • the interleaver matrix in this case is 8100 rows and 8 columns.
  • the column-row interleaver 1125 continues the bit received from the parity interleaver 1121 in the interleaver matrix while twisting the write start position in each column by the twist parameter t c shown in Table 2.
  • the writing is performed in the column direction, and the bits written in the interleaver matrix are continuously read in the row direction.
  • the MSB (most significant bit) of the baseband frame header is first written and read first.
  • “LSB of FEC frame” in FIG. 4 indicates an LSB (least significant bit) of the FEC frame after column-row interleaving (column twist interleaving) with twist.
  • 5 and 6 show an example of column-row interleaving when the number of columns of the interleaver matrix is 8 and 12, respectively, for an LDPC codeword having a codeword length of 16200 bits.
  • FIGS. 5 (a) and 6 (a) show the bit write processing of the column-row interleaver 1125
  • FIGS. 5 (b) and 6 (b) show the bit read of the column-row interleaver 1125.
  • Indicates processing In each figure, each small square corresponds to one bit of the LDPC code word, and each black square represents the first bit of the LDPC code word.
  • the arrows indicate the order in which bits are written to and read from the interleaver matrix. The twist processing is not shown in FIGS. 5A and 5B and FIGS. 6A and 6B.
  • the bits of the LDPC codeword are (row 1, column 1), (row 2, column 1),. (Row 2025, Column 1), (Row 1, Column 2),..., (Row 2025, Column 8) are written in this order, and as shown in FIG. 5B, (Row 1, Column 1) , (Row 1, column 2), ..., (row 1, column 8), (row 2, column 1), ..., (row 2025, column 8).
  • the code word length of the LDPC code is 16200 bits and the number of columns of the interleaver matrix is 8, and (2) the code word length of the LDPC code is 16200 bits and the number of columns of the interleaver matrix is 12. In this case, only two cases are relevant to the present invention.
  • each LDPC code after bit interleaving output from the bit interleaver 1120 is first demultiplexed into parallel cell words by a bit-cell demultiplexer 1130.
  • Each cell word includes as many bits as the number of bits ( ⁇ MOD ) encoded in the QAM constellation.
  • the number of bits of the cell word is 2 for the QPSK (4QAM) constellation, 4 for the 16QAM constellation, 6 for the 64QAM constellation, and 8 for the 256QAM constellation. Therefore, the number of QAM data cells for one LDPC codeword (FEC block) having a codeword length of 16200 bits is 162000 / ⁇ MOD . That is, 8100 cells for QPSK, 4050 cells for 16QAM, 2700 cells for 64QAM, and 2025 cells for 256QAM.
  • bit-cell demultiplexer 1130 of FIG. 2 will be described with reference to FIGS.
  • FIG. 7 is a diagram showing input / output of the bit-cell demultiplexer 1130 of FIG.
  • the bit stream output from the bit interleaver 1120 is demultiplexed into sub bit streams by a bit-cell demultiplexer 1130 as shown in FIG.
  • the number of sub-bitstreams N substreams is 2 in the QPSK (4QAM) constellation, and is equal to the number of columns of the interleaver matrix in the column-row interleaver 1125 in the high-order (16QAM, 64QAM, 256QAM) constellation.
  • demultiplexing includes a bit permutation step (conceptually equivalent to column permutation of columns of a column-row interleaver matrix).
  • FIG. 8 is a block diagram showing the configuration of the bit-cell demultiplexer in the case of 16QAM constellation.
  • the bit-cell demultiplexer 1130A shown in FIG. 8 includes a simple demultiplexer 1131A and a demultipermutator 1135A.
  • the simple demultiplexer 1131A receives one bit stream (v 0 , v 1 , v 2 ,...) From the bit interleaver 1120 and receives the first sub-bit stream (v 0,0 , v 0,1 , v 0, 2, 8th sub bit streams from ⁇ ) (v 7,0, v 7,1 , v 7,2, and outputs the 8 demultiplexed sub bit streams.) to de-permutation theta 1135A To do.
  • the output bits v i, j of the simple demultiplexer 1131A correspond to the input bits v i + 8 ⁇ j of the simple demultiplexer 1131A.
  • FIG. 9 is a block diagram showing the configuration of the bit-cell demultiplexer in the case of the 64QAM constellation.
  • the bit-cell demultiplexer 1130B shown in FIG. 9 includes a simple demultiplexer 1131B and a demultipermutator 1135B.
  • the simple demultiplexer 1131B receives one bit stream (v 0 , v 1 , v 2 ,%) From the bit interleaver 1120 and receives the first sub-bit stream (v 0,0 , v 0,1 , v 0, 2,...) 12th sub bit stream from (v 11,0, v 11,1, v 11,2, ⁇ ) 12 outputs the demultiplexed sub bit streams to de-permutation stator 1135B of To do.
  • the output bits v i, j of the simple demultiplexer 1131B correspond to the input bits v i + 12 ⁇ j of the simple demultiplexer 1131B.
  • FIG. 10 is a block diagram showing the configuration of the bit-cell demultiplexer in the case of the 256QAM constellation.
  • the bit-cell demultiplexer 1130C illustrated in FIG. 10 includes a simple demultiplexer 1131C and a demultipermutator 1135C.
  • the simple demultiplexer 1131C receives one bit stream (v 0 , v 1 , v 2 ,...) From the bit interleaver 1120 and receives the first sub-bit stream (v 0,0 , v 0,1 , v 0, 2, 8th sub bit streams from ⁇ ) (v 7,0, v 7,1 , v 7,2, and outputs the 8 demultiplexed sub bit streams.) to de-permutation theta 1135C To do.
  • the output bits v i, j of the simple demultiplexer 1131C correspond to the input bits v i + 8 ⁇ j of the simple demultiplexer 1131C.
  • Bit-cell demultiplexing by bit-cell demultiplexer 1130 is defined as a mapping of bit-interleaved input bits b di to output bits be , do .
  • do is di div N substreams
  • div is a function that returns the integer part of the division result obtained by dividing di by N substreams .
  • e is a demultiplexed bitstream (sub-bitstream output from the bit-cell demultiplexer 1130) number (0 ⁇ e ⁇ N substreams ).
  • v di is an input bit to the bit-cell demultiplexer 1130, and di is an input bit number. be and do are output bits from the bit-cell demultiplexer 1130, and do is a bit number in the sub-bitstream output from the bit-cell demultiplexer 1130.
  • each sub bit stream corresponds to one column of the interleaver matrix.
  • bits-cell demultiplexing is defined for 16QAM, 64QAM, and 256QAM (Table 13 in Chapter 6.2.1 of ETSI EN 302 755 v1.2.1 of Non-Patent Document 1) ), (B), (c)).
  • the parameters in Tables 13 (a), (b), and (c) define the permutation of the input bits to the output bits of the sub-bitstream.
  • LDPC codes may QAM constellation with codeword length 16200 bits is 16QAM constellation, the input bit V di is permutation to the output bit b e according to the following permutation rule (non-patent document 1 ETSI EN 302 755 v1.2.1, chapter 6.2.1, table 13 (a)).
  • v 0 b 7
  • v 1 b 1
  • v 2 b 4
  • v 3 b 2
  • v 4 b 5
  • v 5 b 3
  • v 6 b 6
  • v 7 B 0 .
  • the permutation rules are optimized for coding rates 1/2, 3/4, 4/5, 5/6 so that the error rate at the output of the LDPC decoder at the receiver is minimized. .
  • the remaining output bits [b Nsubstreams / 2, do ... B Nsubstreams-1, do ] are the second output cell words [y 0,2do + 1 ... Y ⁇ mod-1,2do + 1 ]
  • the number of cell words included in the demultipermutation by the demultipermutator is 1 (in the case of 256QAM) or 2 (in the case of 16QAM and 64QAM).
  • demultipermutation is conceptually equivalent to column permutation of an interleaver matrix in a bit-interleaver column-row interleaver.
  • each cell word output from the bit-cell demultiplexer is modulated based on a specific mapping constellation (QPSK, 16QAM, 64QAM, 256QAM, etc.). Details of the constellation and gray mapping applied to bits in DVB-T2 are shown in FIGS. 11, 12, 13, and 14. FIG.
  • the next-generation digital broadcasting standard for mobile reception is currently being formulated by the DVB standardization organization under the name DVB-NGH.
  • the DVB-NGH standard intends to use the same BICM structure as the BICM structure described above, including FEC coding, bit interleaving, demultiplexing, and QAM constellation mapping.
  • two LDPC code coding rates ie, 7/15, 8/15
  • the QAM constellation is the same as DVB-T2, and a QPSK (4QAM) constellation, a 16QAM constellation, a 64QAM constellation, and a 256QAM constellation are used.
  • DVB-NGH In DVB-NGH, only a short 16K (that is, 16200 bits) LDPC code is used. In DVB-NGH, LDPC codes used for newly introduced coding rates of 7/15 and 8/15 are proposed. The LDPC codes proposed for the coding rate 7/15 and the coding rate 8/15 are described in FIGS. 25 and 26, respectively, and the contents described in Non-Patent Document 2 are also useful.
  • FIG. 25 is a diagram showing addresses of the parity bit accumulator for an LDPC code having a codeword length of 16200 at a coding rate of 7/15
  • FIG. 26 is a parity bit for an LDPC code having a codeword length of 16200 at a coding rate of 8/15. It is a figure which shows the address of an accumulator.
  • the parallel or cyclic factor is 360, the same as DVB-S2.
  • FIGS. 25 and 26 conform to those described in Non-Patent Document 3, so that an engineer in this technical field can naturally understand the LDPC code from FIGS. 25 and 26.
  • An application example of FIG. 25 to the contents described in Non-Patent Document 3 (ETSI EN 302 307 V1.2.1 (Chapter 5.3.2 and Appendix B, C)) is described below.
  • the LDPC encoder systematically encodes an information block (output of the BCH encoder) i of size K ldpc into an LDPC code c of size N ldpc as shown in Equation 1 .
  • the parameters (N ldpc , K ldpc ) of the LDPC code are ( 16200 , 7560 ).
  • the role of the LDPC encoder is to determine N ldpc -K ldpc parity bits for each block of K ldpc information bits, and the procedure is as follows.
  • the parity bit is initialized as shown in Equation 2.
  • the first information bit i 0 is accumulated at each parity bit address specified in the first row of FIG. Specifically, the calculation of Equation 3 is performed.
  • the address of the parity bit accumulator is given in the second row of FIG.
  • x is the address of the parity bit accumulator corresponding to the 360th information bit i 360 , that is, the address of the parity bit accumulator described in the second row of FIG.
  • the final parity bit is obtained as follows.
  • DVB-S2 is used.
  • q is Q ldpc .
  • permutation by bit-cell demultiplexers is currently defined for coding rates of 7/15 and 8/15 for 16QAM constellation, 64QAM constellation and 256QAM constellation, respectively.
  • QPSK (4QAM) constellation does not require permutation by a bit-cell demultiplexer. This is because the robust levels of the two bits encoded using the QPSK constellation are the same.
  • the new DVB-NGH standard is a standard that revises the DVB-H standard for digital broadcasting for mobile devices and succeeds the DVB-H standard.
  • the DVB-NGH system is expected to adopt a structure similar to that of one of the DBV-T2 subsystems described above in “Background of Inventions”. .
  • this does not limit the scope of protection.
  • the embodiments of the present invention can be applied to any system having the structural features described in the supplement (Part 2).
  • Each embodiment of the present invention provides a system that performs bit signal processing on transmission bits before being input to a QAM mapper. Furthermore, each embodiment of the present invention provides a system that performs bit signal processing (processing opposite to bit signal processing performed on transmission bits on the transmission side) on the reception bits output from the QAM demapper. To do.
  • a digital signal including an audio signal and / or a video signal is transmitted or broadcast from a transmitter and received by a receiver (for example, a mobile terminal).
  • the BICM encoder is provided in the transmitter.
  • FIG. 15 is a block diagram showing the configuration of the BICM encoder according to the embodiment of the present invention.
  • the BICM encoder shown in FIG. 15 basically corresponds to the BICM encoder of the DVB-T2 standard described in detail in ⁇ the background of the inventor's invention >> with reference to FIGS.
  • 15 includes an FEC encoder 110, a bit interleaver 120, a bit-cell demultiplexer 130, and a QAM mapper 140.
  • the FEC encoder 110 includes a BCH encoder 111 and an LDPC encoder 115.
  • the supplement (part 2) can be applied to, for example, a system without the BCH encoder 111 preceding the LDPC encoder 115 and a system in which the BCH encoder 111 preceding the LDPC encoder 115 is replaced with an encoder using another code. It is.
  • the BCH encoder 111 receives a digital signal (baseband signal) composed of information bits such as an audio signal and / or a video signal.
  • the BCH encoder 111 generates BCH parity by BCH encoding the input baseband frame, and outputs a BCH codeword including the BCH parity to the LDPC encoder 115.
  • the LDPC encoder 115 generates an LDPC parity by encoding a BCH codeword using a specific LDPC code.
  • the LDPC code used in the embodiment is an LDPC code having a codeword length of 16200 at a coding rate of 7/15 based on FIG. 25 or a code rate of 8/15 based on FIG.
  • N ldpc 16200 data packets consisting of bits bit stream
  • the 16200-bit LDPC codeword is used to perform bit interleaving and parity interleaving and column twist interleaving, which are described based on Section 6.1.3 of the DVB-T2 standard, which is incorporated by reference. Input to the Lever 120.
  • the bit interleaver 120 includes a parity interleaver 121 and a column-row interleaver 125.
  • the parity interleaver 121 performs parity interleaving on the 16200-bit LDPC codeword to change the order of the bits in the parity part, and outputs the result to the column-row interleaver 125.
  • the parity interleaver 121 performs the calculation shown in Equation 5.
  • K ldpc is the number of information bits of the LDPC codeword, and the information bits are not interleaved.
  • the column-row interleaver 125 performs column twist interleaving (column-row interleaving with twist) on the 16200-bit LDPC codeword after the parity interleaving received from the parity interleaver 121, and column twist interleaving.
  • the 16200-bit LDPC codeword after the leaving is output to the bit-cell demultiplexer 130.
  • the number of matrix elements (the product of the number of columns and the number of rows) is 16200 bits of LDPC codewords, and the dimensions differ depending on the type of modulation used in the QAM mapper 140 ( An interleaver matrix is used for column twist interleaving.
  • An interleaver matrix is used for column twist interleaving.
  • the column-row interleaver 125 takes the column twist and the number of columns 8 and 12 into consideration, and writes 16200 bits (LDPC codeword after parity interleaving) output from the parity interleaver 121 as the write start position in each column. While twisting by the twist parameter t c shown in Table 2, the interleaver matrix is continuously written in the column direction, and the 16200 bits written in the interleaver matrix are continuously read in the row direction (FIGS. 4, 5, (See FIG. 6).
  • embodiments of the present invention may be applied to any value other than the column twist parameter values listed in Table 2, particularly in each permutation rule used by the bit-cell demultiplexer. is there.
  • column twist interleaving is part of the DVB-T2 system, and thus will be part of the DVB-NGH system, but embodiments of the present invention are useful for column-row interleaving processes without column twist. Can also be applied.
  • the bit-cell demultiplexer 130 permutates the 16200-bit LDPC codeword after the column twist interleaving processing by the column-row interleaver 125 according to each example of the embodiment of the present invention.
  • the permutation process applied, in particular the permutation rules, are: (1) the LDPC codeword used by the LDPC encoder 115, characterized by the codeword length and coding rate of the LDPC code, and (2) the QAM mapper 140. Depending on the size of the QAM constellation used.
  • the bit-cell demultiplexer 130 demultiplexes the bits of the LDPC codeword after bit interleaving input from the bit interleaver 120 into parallel cell words. Then, the bit-cell demultiplexer 130 performs permutation so that the cell word after permutation is mapped to a constellation symbol corresponding to a specific QAM mapping.
  • the number of output QAM data cells (number of cell words) and the effective number of bits ⁇ MOD of one cell word are the same as those for DVB-T2 described in ⁇ the background of the inventor's invention >>.
  • the number of QAM data cells is 8100 cells in QPSK (4QAM), 4050 cells in 16QAM, 2700 cells in 64QAM, and 2025 cells in 256QAM.
  • bit-cell demultiplexer 130 of FIG. 15 will be described with reference to FIGS.
  • FIG. 16 is a diagram showing input / output of the bit-cell demultiplexer 130 of FIG.
  • the bit stream output from the bit interleaver 120 is demultiplexed into sub-bit streams by the bit-cell demultiplexer 130 as shown in FIG.
  • the number of sub bitstreams N substreams is the same as in DVB-T2.
  • the number of sub-bitstreams is 2 for the QPSK (4QAM) constellation, 8 for the 16QAM constellation, 12 for the 64QAM constellation, and 8 for the 256QAM constellation.
  • bit-cell demultiplexer 130 After demultiplexing of bit-cell demultiplexing, permutation is performed by special interleaving of input bits b di into output bits be , do . However, do is di div N substreams , and div is a function that returns the integer part of the division result obtained by dividing di by N substreams .
  • e is a demultiplexed bitstream (sub-bitstream output from the bit-cell demultiplexer 1130) number (0 ⁇ e ⁇ N substreams ).
  • v di is an input bit to the bit-cell demultiplexer 130, and di is an input bit number.
  • do do are output bits from the bit-cell demultiplexer 130, and do is a bit number in the sub-bitstream output from the bit-cell demultiplexer 130.
  • FIG. 17 is a block diagram showing the configuration of the bit-cell demultiplexer in the case of 16QAM constellation.
  • the bit-cell demultiplexer 130A shown in FIG. 17 includes a simple demultiplexer 131A and a demultipermutator 135A.
  • the simple demultiplexer 131A receives one bit stream (v 0 , v 1 , v 2 ,...) From the bit interleaver 120 and receives the first sub-bit stream (v 0,0 , v 0,1 , v 0, 2, 8th sub bit streams from ⁇ ) (v 7,0, v 7,1 , v 7,2, and outputs the 8 demultiplexed sub bit streams.) to de-permutation stator 135A To do.
  • the output bits v i, j of the simple demultiplexer 131A correspond to the input bits v i + 8 ⁇ j of the simple demultiplexer 131A.
  • FIG. 18 is a block diagram showing the configuration of the bit-cell demultiplexer in the case of the 64QAM constellation.
  • the bit-cell demultiplexer 130B shown in FIG. 18 includes a simple demultiplexer 131B and a demultipermutator 135B.
  • the simple demultiplexer 131B receives one bit stream (v 0 , v 1 , v 2 ,%) From the bit interleaver 120 and receives the first sub-bit stream (v 0,0 , v 0,1 , v 0, 2,...) 12th sub bit stream from (v 11,0, v 11,1, v 11,2, ⁇ ) 12 outputs the demultiplexed sub bit streams to de-permutation stator 135B of To do.
  • the output bits v i, j of the simple demultiplexer 131B correspond to the input bits v i + 12 ⁇ j of the simple demultiplexer 131B.
  • the bit-cell demultiplexer 130C shown in FIG. 19 includes a simple demultiplexer 131C and a demultipermutator 135C.
  • the simple demultiplexer 131C receives one bit stream (v 0 , v 1 , v 2 ,...) From the bit interleaver 120 and receives the first sub-bit stream (v 0,0 , v 0,1 , v 0, 2, 8th sub bit streams from ⁇ ) (v 7,0, v 7,1 , v 7,2, and outputs the 8 demultiplexed sub bit streams.) to de-permutation theta 135C To do.
  • the output bits v i, j of the simple demultiplexer 131C correspond to the input bits v i + 8 ⁇ j of the simple demultiplexer 131C.
  • the cell words obtained as a result of processing by the bit-cell demultiplexer 130 are continuously output to the QAM mapper 140 of FIG.
  • the QAM mapper 140 converts the cell word (the output of the bit-cell demultiplexer) according to the specific 16QAM, 64QAM, 256QAM of FIGS. 12, 13 and 14, ie according to the bit label used in the DVB-T2 standard. Maps to a constellation symbol.
  • the demultiplexing parameter is indicated according to each example of the embodiment of the invention for applying the permutation scheme to different LDPC codes and different modulation methods.
  • the following permutation is applied to the demultipermutator of the bit-cell demultiplexer of FIGS. 17-19, which shows a portion of FIG.
  • the permutation rules used by the demultipermutator in the bit-cell demultiplexer are as follows: (Case A) When the code used by the LDPC encoder is an LDPC code having a code rate of 7/15 in FIG. 25 and a codeword length of 16200 bits, and the QAM constellation used by the QAM mapper is a 64QAM constellation, (Case B) When the code used by the LDPC encoder is an LDPC code with a code rate of 7/15 in FIG.
  • the QAM constellation used by the QAM mapper is a 256QAM constellation, (Case C)
  • the code used by the LDPC encoder is an LDPC code having a code rate of 8/15 in FIG. 26 and a codeword length of 16200 bits
  • the QAM constellation used by the QAM mapper is a 64QAM constellation
  • bit-cell demultiplexer 130B of FIG. 18 The processing of the bit-cell demultiplexer 130B of FIG. 18 in an example of the embodiment of the present invention will be described.
  • the example relates to a case where the LDPC encoder 115 uses an LDPC code having a codeword length of 16200 bits at a coding rate of 7/15 based on FIG. 25, and the QAM mapper 140 uses 64QAM as a modulation scheme.
  • the permutation of the demultipermutator 135B is executed as described in FIG. 18 on 12 bits for one row read out in the row direction of the interleaver matrix and demultiplexed therefrom.
  • de-permutation stator 135B are 12 input bits v di (v di, do) 12 outputs bits according to the following permutation rule b e (b e, do) to permutation.
  • the two cell words y 0-5 are output to the QAM mapper 140 for 64 QAM so as to be mapped to two consecutive modulation symbols.
  • bit-cell demultiplexer 130C of FIG. 19 The processing of the bit-cell demultiplexer 130C of FIG. 19 in another example of the embodiment of the present invention will be described.
  • the other example relates to a case where the LDPC encoder 115 uses an LDPC code having a codeword length of 16200 bits at a coding rate of 7/15 based on FIG. 25 and the QAM mapper 140 uses 256 QAM as a modulation scheme.
  • the permutation of the demultipermutator 135C is executed as described in FIG. 19 on 8 bits for one row read out in the row direction of the interleaver matrix and demultiplexed therefrom.
  • de-permutation theta 135C are 8 input bits v di (v di, do) 8 output bits according to the following permutation rule b e (b e, do) to permutation.
  • one cell word is extracted for each b e.
  • One cell word y 0-7 is output to the QAM mapper 140 for 256QAM so as to be mapped to one continuous modulation symbol.
  • bit-cell demultiplexer 130B of FIG. 18 The processing of the bit-cell demultiplexer 130B of FIG. 18 in still another example of the embodiment of the present invention will be described. Still another example relates to a case where the LDPC encoder 115 uses an LDPC code having a codeword length of 16200 bits at a coding rate of 8/15 based on FIG. 26, and the QAM mapper 140 uses 64QAM as a modulation scheme. .
  • the permutation of the demultipermutator 135B is executed as described in FIG. 18 on 12 bits for one row read out in the row direction of the interleaver matrix and demultiplexed therefrom.
  • de-permutation stator 135B are 12 input bits v di (v di, do) 12 outputs bits according to the following permutation rule b e (b e, do) to permutation.
  • the two cell words y 0-5 are output to the QAM mapper 140 for 64 QAM so as to be mapped to two consecutive modulation symbols.
  • a BICM decoder according to an embodiment of the present invention will be described with reference to the drawings.
  • the BICM decoder is provided in the receiver.
  • portable devices, mobile phones, tablet PCs, notebooks, televisions, and the like can be exemplified as devices including the BICM decoder in this embodiment.
  • the processing in the BICM decoder of the receiver is basically the reverse of the above-described processing performed in the BICM encoder of the transmitter.
  • the complex cell is demodulated based on constellation mapping (QPSK, 16QAM, 64QAM, 256QAM), and the transmitted bit cell word is determined.
  • One cell word in the case of 256QAM
  • two cell words in the case of 16QAM and 64QAM
  • the bitstream is further column-row deinterleaved by a column-row deinterleaver and parity deinterleaved by a parity deinterleaver.
  • the only bits that are parity deinterleaved by the parity deinterleaver are parity bits.
  • the output bits of the parity deinterleaver are decoded by an LDPC decoder corresponding to the LDPC code used for LDPC coding on the transmission side, and a coded bit stream is output.
  • FIG. 20 is a block diagram showing the configuration of the BICM decoder in the embodiment of the present invention.
  • the BICM decoder 300 shown in FIG. 20 includes a QAM demapper 310, a cell-bit multiplexer 320, a bit deinterleaver 330, and an FEC decoder 340.
  • the QAM demapper 310 demodulates the complex cell according to a specific modulation scheme (16QAM, 64QAM, 256QAM, etc.), and outputs the resulting cell word to the cell-bit multiplexer 320.
  • a specific modulation scheme (16QAM, 64QAM, 256QAM, etc.)
  • the number of bits of the cell word is 4, 6, and 8 for 16QAM, 64QAM, and 256QAM, respectively.
  • QAM demodulation performed by the QAM demapper 310 corresponds to QAM modulation performed by the QAM mapper 140 of the transmitter. If the transmitter QAM mapper 140 performs 16QAM modulation according to DVB-T2 labeling of FIG. 12, the QAM demapper 310 performs demodulation according to the same 16QAM of FIG. Cell) is demodulated into 4-bit cell words. The same contents can be said for all QAM modulations in FIGS.
  • the cell-bit multiplexer 320 includes a permutation block and a multiplexing block.
  • the permutation block processes the demodulated bits according to a permutation rule that is dependent on the modulation scheme and the LDPC code and is opposite to the permutation rule used on the transmitting side.
  • FIG. 21 is a diagram showing input / output of the cell-bit multiplexer 320 of FIG.
  • the cell word y composed of the input bit b is input to the cell-bit multiplexer 320 and permuted by the cell-bit multiplexer 320 to generate the output word v.
  • FIG. 22 is a block diagram showing the configuration of the cell-bit multiplexer in the case of 16QAM constellation.
  • the cell-bit multiplexer 320A shown in FIG. 22 includes an inverse demultipermutator 321A and a simple multiplexer 325A.
  • the inverse demultipermutator 321A receives 8 sub-bit streams (8 bits b 0-7 corresponding to two 4-bit y 0-3 cell words) from the QAM demapper 140 for 16QAM.
  • the inverse demultipermutator 321A performs permutation for changing the order of the received 8 sub-bitstreams (permutation for returning to the order before the rearrangement by the demultiplexer 135A on the transmission side).
  • the 8 sub-bitstreams after the mutation are output to the simple multiplexer 325A.
  • the simple multiplexer 325A multiplexes the 8 sub-bit streams after permutation into a 1 bit stream of 16200 bits and outputs the result.
  • the output bit v i + 8 ⁇ j of the simple multiplexer 325A corresponds to the input bit v i, j of the simple multiplexer 325A.
  • FIG. 23 is a block diagram showing a configuration of a cell-bit multiplexer in the case of a 64QAM constellation.
  • the cell-bit multiplexer 320B shown in FIG. 23 includes an inverse demultipermutator 321B and a simple multiplexer 325B.
  • the inverse demultipermutator 321B receives 12 sub-bit streams (12 bits b 0-11 corresponding to two 6-bit y 0-5 cell words) from the QAM demapper 140 for 64QAM.
  • the inverse demultipermutator 321B performs permutation for changing the order of the received 12 sub-bitstreams (permutation for returning to the order before the rearrangement by the demultiplexer 135B on the transmission side).
  • the 12 sub-bitstreams after the mutation are output to the simple multiplexer 325B.
  • the simple multiplexer 325B multiplexes the 12 sub-bit streams after permutation into a 1-bit stream of 16200 bits and outputs the result.
  • the output bit v i + 12 ⁇ j of the simple multiplexer 325B corresponds to the input bit v i, j of the simple multiplexer 325B.
  • FIG. 24 is a block diagram showing a configuration of a cell-bit multiplexer in the case of 256QAM constellation.
  • the cell-bit multiplexer 320C shown in FIG. 24 includes an inverse demultipermutator 321C and a simple multiplexer 325C.
  • the inverse demultipermutator 321C receives 8 sub-bit streams (8 bits b 0-7 corresponding to one 8-bit y 0-7 cell word) from the QAM demapper 140 for 256QAM.
  • the inverse demultipermutator 321C performs permutation for changing the order of the received 8 sub-bitstreams (permutation for returning the order before the rearrangement by the demultipermutator 135C on the transmission side).
  • the 8 sub-bitstreams after the mutation are output to the simple multiplexer 325C.
  • the simple multiplexer 325C multiplexes and outputs the 8 sub-bitstreams after permutation into a 16200-bit 1-bit stream. Note that the output bits v i + 8 ⁇ j of the simple multiplexer 325C correspond to the input bits v i, j of the simple multiplexer 325C.
  • the bit deinterleaver 330 includes a column-row deinterleaver 331 and a parity deinterleaver 335.
  • the column-row deinterleaver 331 receives a bit stream composed of 16200 bits v (v 0 , v 1 , v 2 ,...) From the cell-bit multiplexer 320 (320A to 320C).
  • the column-row deinterleaver 331 performs column-row deinterleaving with a twist (column twist deinterleaving) on the input 16200 bits. Specifically, the column-row deinterleaver 331 continuously writes the input 16200 bits to the deinterleaver matrix in the row direction, and reads the 16200 bits written to the deinterleaver matrix at the read start position in each column. Are continuously read in the column direction while being twisted by the twist parameter tc shown in Table 2.
  • the dimension of the deinterleaver matrix depends on the constellation size used for the demodulation process by the QAM demapper 310 and the codeword length of the LDPC code used for the LDPC decoding process by the LDPC decoder 341. More specifically, when the code length of the LDPC code is 16200 bits, the deinterleaver matrix is 8 columns 2025 rows in 16QAM, 12 columns 1350 rows in 64QAM, and 8 columns 2025 rows in 256QAM.
  • the value of the twist parameter t c used by the column-row interleaver 331 may be the same as the value of the twist parameter t c used by the column-row interleaver 125. Further, when the column-row interleaver 125 performs column-row interleaving without twisting, the column-row deinterleaving 331 may perform column-row deinterleaving without twisting.
  • the parity deinterleaver 335 performs deparity interleaving for changing the arrangement order of the LDPC parity bit portions of the bits input from the column-row deinterleaver 331 (the arrangement before being rearranged by the parity interleaver 121 on the transmission side). (Return processing in order) is performed (see Equation 5).
  • the FEC decoder 340 includes an LDPC decoder 341 and a BCH decoder 345. Note that the description in the supplement (part 2) applies to, for example, a system without the BCH decoder 345 subsequent to the LDPC decoder 341 and a system in which the BCH decoder 345 subsequent to the LDPC decoder 341 is replaced with a decoder using another code. Is possible.
  • the LDPC decoder 341 is used for encoding in the LDPC encoder 115 of FIG. 15 of the transmitter, and is an LDPC code having a codeword length of 16200 bits and an encoding rate of 8 based on FIG. / 15 and decoding using an LDPC code having a codeword length of 16200 bits.
  • the BCH decoder 345 performs a BCH decoding process on the decoding result of the LDPC decoder 341.
  • the permutation rules used by the multi-permutator in the cell-bit multiplexer are as follows: (Case A) When the code used by the LDPC decoder is an LDPC code with a code rate of 7/15 in FIG. 25 and a codeword length of 16200 bits, and the QAM demapper performs 64QAM demodulation, (Case B) When the code used by the LDPC decoder is an LDPC code with a code rate of 7/15 in FIG. 25 and a codeword length of 16200 bits, and the QAM demapper performs 256QAM demodulation, (Case C) When the code used by the LDPC decoder is an LDPC code with a code rate of 8/15 in FIG. 26 and a codeword length of 16200 bits, and the QAM demapper performs 64QAM demodulation, These three cases will be described in detail.
  • the processing of the cell-bit multiplexer 320B in FIG. 23 in an example of the embodiment of the present invention will be described.
  • the example relates to a case where the LDPC decoder 341 uses an LDPC code having a codeword length of 16200 bits at a coding rate of 7/15 based on FIG. 25 and the QAM demapper 310 performs 64QAM demodulation.
  • the permutation of the inverse multipermutator 321B is executed as described in FIG. 23 on 12 bits continuously input from the QAM demapper 310.
  • inverse multi-permutation stator 321B are 12 input bits of the two cells words b e (b e, do) the 12 output bits v di (v di, do) according to the following permutation rule Permutate.
  • the bit v thus permuted is multiplexed by the simple multiplexer 325B.
  • (Case B) The processing of the cell-bit multiplexer 320C of FIG. 24 in another example of the embodiment of the present invention will be described.
  • the other example relates to a case where the LDPC decoder 341 uses an LDPC code with a codeword length of 16200 bits at a coding rate of 7/15 based on FIG. 25 and the QAM demapper 310 performs 256QAM demodulation.
  • the permutation of the inverse multipermutator 321B is executed as described in FIG. 24 on 8 bits continuously input from the QAM demapper 310.
  • inverse multi-permutation theta 321C has one 8 input bits of cell word b e (b e, do) and 8 output bits v di (v di, do) according to the following permutation rule Permutate.
  • the bit v thus permuted is multiplexed by the simple multiplexer 325C.
  • the permutation of the inverse multipermutator 321B is executed as described in FIG. 23 on 12 bits continuously input from the QAM demapper 310.
  • inverse multi-permutation stator 321B are two cells words 12 input bit b e (b e, do) and 8 output bits v di (v di, do) according to the following permutation rule Permutate.
  • the bit v thus permuted is multiplexed by the simple multiplexer 325B.
  • Table 3 summarizes the permutation rules used by the demultipermutators 135B and 135C in FIGS. 18 and 19 and the inverse demultipermutators 321B and 325C in FIGS.
  • the above embodiment may relate to implementation using hardware and software.
  • the above-described embodiments may be implemented or executed using a computing device (processor).
  • the computing device or processor can be, for example, a main processor / general processor (DSP), a digital signal processor (DSP), an ASIC (application specific integrated circuit), an FPGA (field programmable gate array), other programmable logic devices, etc. It may be.
  • the above embodiments may be executed or realized by combining these devices.
  • the above embodiment may be realized by a mechanism of a software module that is executed by a processor or directly by hardware.
  • a combination of software modules and hardware implementation is also possible.
  • the software modules may be stored on various types of computer readable storage media, such as RAM, EPROM, EEPROM, flash memory, registers, hard disk, CD-ROM, DVD, etc.
  • Part 2 The transmission processing method, the transmitter, the reception processing method, the receiver, and the effects according to the embodiment will be summarized.
  • the first transmission processing method is: A coding step for coding information bits based on a low density parity check code with a coding rate of 7/15 and a codeword length of 16200 based on FIG. 25; A bit interleaving step for performing column-row interleaving with or without parity interleaving and twisting on the bits of the codeword obtained as a result of encoding in the encoding step; A bit-cell demultiplexer that separates a bit sequence composed of bits after bit interleaving in the bit interleaving step into 12-bit sequences and performs permutation to change the arrangement order of the 12-bit sequences according to a predetermined permutation rule.
  • the first transmitter is An encoder that encodes information bits based on a low density parity check code with a coding rate of 7/15 and a codeword length of 16200 based on FIG. 25;
  • a bit interleaver that performs column-row interleaving with or without parity interleaving and twisting on the bits of the codeword obtained as a result of encoding by the encoder;
  • a bit-cell demultiplexer that separates a bit sequence composed of bits after bit interleaving by the bit interleaver into a 12-bit sequence and performs permutation to change the arrangement order of the 12-bit sequence according to a predetermined permutation rule;
  • a mapper for mapping each of the 6-bit cell words obtained as a result of the processing of the bit-cell demultiplexer according to a 64 QAM (Quadrature Amplitude Modulation) constellation;
  • the first reception processing method is A demapping step of demapping the complex cell according to a 64QAM (Quadrature Amplitude Modulation) constellation; A 12-bit sequence based on the processing result of the demapping step is permutated to change the order of the 12-bit sequence according to a predetermined permutation rule, and the 12-bit sequence after the permutation is multiplexed into a 1-bit sequence.
  • 64QAM Quadrature Amplitude Modulation
  • Cell-bit multiplexing step to perform A bit deinterleaving step of performing column-row deinterleaving and parity deinterleaving with or without twist on the bits of the 1-bit sequence obtained as a result of the multiplexing; A decoding step of decoding the bits after bit deinterleaving in the bit deinterleaving step based on a low-density parity check code having a coding rate of 7/15 and a codeword length of 16200 based on FIG.
  • the first receiver A demapper for demapping complex cells according to a 64QAM (Quadrature Amplitude Modulation) constellation; A cell that permutates a 12-bit sequence based on the processing result of the demapper according to a predetermined permutation rule and changes the arrangement order of the 12-bit sequence, and multiplexes the permuted 12-bit sequence into a 1-bit sequence.
  • 64QAM Quadrature Amplitude Modulation
  • bit deinterleaver that performs column-row deinterleaving and parity deinterleaving with or without twist on the bits of the 1-bit sequence obtained as a result of the multiplexing
  • a decoder that decodes the bits after bit deinterleaving in the bit deinterleaver based on a low density parity check code with a coding rate of 7/15 and a codeword length of 16200 based on FIG.
  • the permutation rule applied to the bits of the LDPC codeword before mapping is appropriate according to the LDPC code and constellation used in the transmitter and the receiver. It becomes a rule and the reception performance of the receiver is improved.
  • the permutation rule applied to the bits obtained as a result of the demapping becomes an appropriate rule according to the LDPC code and constellation used in the transmitter and the receiver.
  • the reception performance of the receiver is improved.
  • the second transmission processing method is: A coding step for coding information bits based on a low density parity check code with a coding rate of 7/15 and a codeword length of 16200 based on FIG. 25; A bit interleaving step for performing column-row interleaving with or without parity interleaving and twisting on the bits of the codeword obtained as a result of encoding in the encoding step; A bit-cell demultiplexer that separates a bit sequence composed of bits after bit interleaving in the bit interleaving step into an 8-bit sequence and performs permutation to change the arrangement order of the 8-bit sequence according to a predetermined permutation rule.
  • Kissing step A mapping step of mapping each 8-bit cell word obtained as a result of the processing of the bit-cell demultiplexing step according to a 256QAM (Quadrature Amplitude Modulation) constellation;
  • b i bit sequence after the permutation
  • the second transmitter is An encoder that encodes information bits based on a low density parity check code with a coding rate of 7/15 and a codeword length of 16200 based on FIG. 25;
  • a bit interleaver that performs column-row interleaving with or without parity interleaving and twist on the bits of the codeword obtained as a result of encoding by the encoder;
  • a bit-cell demultiplexer that separates a bit sequence composed of bits after bit interleaving by the bit interleaver into an 8-bit sequence and performs permutation to change the arrangement order of the 8-bit sequence according to a predetermined permutation rule;
  • the second reception processing method is: A demapping step of demapping the complex cell according to a 256QAM (Quadrature Amplitude Modulation) constellation;
  • the 8-bit sequence based on the processing result of the demapping step is permutated to change the order of the 8-bit sequence according to a predetermined permutation rule, and the permuted 8-bit sequence is multiplexed into a 1-bit sequence.
  • Cell-bit multiplexing step to perform A bit deinterleaving step of performing column-row deinterleaving and parity deinterleaving with or without twist on the bits of the 1-bit sequence obtained as a result of the multiplexing; A decoding step of decoding the bits after bit deinterleaving in the bit deinterleaving step based on a low-density parity check code having a coding rate of 7/15 and a codeword length of 16200 based on FIG.
  • the second receiver is A demapper for demapping complex cells according to a 256QAM (Quadrature Amplitude Modulation) constellation; A cell that performs permutation on the 8-bit sequence based on the processing result of the demapper according to a predetermined permutation rule to change the order of the 8-bit sequence and multiplexes the permuted 8-bit sequence into a 1-bit sequence.
  • 256QAM Quadrature Amplitude Modulation
  • bit deinterleaver that performs column-row deinterleaving and parity deinterleaving with or without twist on the bits of the 1-bit sequence obtained as a result of the multiplexing
  • a decoder that decodes the bits after bit deinterleaving in the bit deinterleaver based on a low density parity check code with a coding rate of 7/15 and a codeword length of 16200 based on FIG.
  • the permutation rule applied to the bits of the LDPC codeword before mapping is appropriate according to the LDPC code and constellation used in the transmitter and the receiver. It becomes a rule and the reception performance of the receiver is improved.
  • the permutation rule applied to the bits obtained as a result of the demapping becomes an appropriate rule according to the LDPC code and constellation used in the transmitter and the receiver.
  • the reception performance of the receiver is improved.
  • the third transmission processing method is An encoding step for encoding information bits based on a low density parity check code with a coding rate of 8/15 and a codeword length of 16200 based on FIG. 26; A bit interleaving step for performing column-row interleaving with or without parity interleaving and twisting on the bits of the codeword obtained as a result of encoding in the encoding step; A bit-cell demultiplexer that separates a bit sequence composed of bits after bit interleaving in the bit interleaving step into 12-bit sequences and performs permutation to change the arrangement order of the 12-bit sequences according to a predetermined permutation rule.
  • the third transmitter is An encoder that encodes information bits based on a low density parity check code with a coding rate of 8/15 and a codeword length of 16200 based on FIG.
  • a bit interleaver that performs column-row interleaving with or without parity interleaving and twisting on the bits of the codeword obtained as a result of encoding by the encoder;
  • the third reception processing method is A demapping step of demapping the complex cell according to a 64QAM (Quadrature Amplitude Modulation) constellation; A 12-bit sequence based on the processing result of the demapping step is permutated to change the order of the 12-bit sequence according to a predetermined permutation rule, and the 12-bit sequence after the permutation is multiplexed into a 1-bit sequence.
  • 64QAM Quadrature Amplitude Modulation
  • Cell-bit multiplexing step to perform A bit deinterleaving step of performing column-row deinterleaving and parity deinterleaving with or without twist on the bits of the 1-bit sequence obtained as a result of the multiplexing; A decoding step of decoding the bits after bit deinterleaving in the bit deinterleaving step based on a low-density parity check code having a coding rate of 8/15 and a codeword length of 16200 based on FIG.
  • the third receiver A demapper for demapping complex cells according to a 64QAM (Quadrature Amplitude Modulation) constellation; A cell that permutates a 12-bit sequence based on the processing result of the demapper according to a predetermined permutation rule and changes the arrangement order of the 12-bit sequence, and multiplexes the permuted 12-bit sequence into a 1-bit sequence.
  • 64QAM Quadrature Amplitude Modulation
  • a bit deinterleaver that performs column-row deinterleaving and parity deinterleaving with or without twist on the bits of the 1-bit sequence obtained as a result of the multiplexing;
  • a decoder for decoding the bits after bit deinterleaving by the bit deinterleaver based on a low density parity check code having a coding rate of 8/15 and a codeword length of 16200 based on FIG.
  • the permutation rule applied to the bits of the LDPC codeword before mapping is appropriate according to the LDPC code and constellation used in the transmitter and the receiver. It becomes a rule and the reception performance of the receiver is improved.
  • the permutation rule applied to the bits obtained as a result of the demapping becomes an appropriate rule according to the LDPC code and constellation used in the transmitter and the receiver.
  • the reception performance of the receiver is improved.
  • the present invention can be used for a bit-cell demultiplexer and a cell-bit multiplexer corresponding to the bit-cell demultiplexer in a bit interleaved code modulation system using a low density parity check code.
  • BICM Encoder 110 FEC Encoder 111 BCH Encoder 115 LDPC Encoder 120 Bit Interleaver 121 Parity Interleaver 125 Column-Row Interleaver 130 Bit-Cell Demultiplexer 130A-130C Bit-Cell Demultiplexer 131 Simple Demultiplexer 131A-131C Simple Demultiplexer 135 Demultipermutator 135A to 135C Demultipermutator 140 QAM mapper 300 BICM decoder 310 QAM demapper 320 Cell-bit multiplexer 320A-320C Cell-bit multiplexer 321 Inverse demultipermutator 321A-321C Inverse demultipermuter Theta 325 Simplema Mux 325A ⁇ 325C simple multiplexer 330 bit deinterleaver 331 column - row deinterleaver 335 parity deinterleaver 340 BICM decoder 341 LDPC decoder 345 BCH decoder

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Abstract

　符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化し、符号語のビットに対してビットインターリービングし、ビットインターリービング後のビットからなるビット系列を８ビット系列に分離し、所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行い、所定のパーミュテーション規則は、ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7である。

Description

送信処理方法、送信機、受信処理方法、および受信機
　本発明は、送信側においてデジタル信号を処理する方法、特に、マッパに入力される前にビットに適用されるビットパーミュテーションパターンに関する。さらに、本発明は、受信側においてデジタル信号を処理する方法、特に、デマッパによって出力された後のビットに適用されるビットパーミュテーションパターンに関する。加えて、本発明は、これら方法のそれぞれを実行する送信機と受信機に関する。
　近年、送信機には、ビットインターリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）エンコーダが備えられている（例えば、非特許文献１参照）。
　ＢＩＣＭエンコーダは、例えば、次のステップを行う。
　（１）データブロックを、例えば、外符号としてＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号を用い、内符号として低密度パリティ検査（low - density parity check：ＬＤＰＣ）符号を用いて、符号化する。
　（２）符号化の結果得られた符号語のビットに対して、パリティインターリービング及びカラム‐ロウインターリービングを含むビットインターリービングを施す。
　（３）ビットインターリーブされた符号語をセル語に多重分離する。但し、多重分離には、変調方式が１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの場合、カラム‐ロウインターリービングにおけるインターリーバ行列の列のパーミュテーションに等価な処理が含まれる。
　（４）セル語をコンステレーションにマッピングする。
ＥＴＳＩ　ＥＮ　３０２　７５５　Ｖ１．２．１（ＤＶＢ－Ｔ２規格） "New 16k LDPC codes for NGH" Makiko Kan file name "TM-NGH580_NGH_sony_New_16k_Codes.pdf" Document-ID TM-H1115 and published on 12/12/2010 (www.dvb.org) ＥＴＳＩ　ＥＮ　３０２　３０７　Ｖ１．２．１（ＤＶＢ－Ｓ２規格）
　ところで、マッピング前にＬＤＰＣ符号語のビットに適用されるパーミュテーション（上記（２）のビットインターリービングと上記（３）の多重分離において行われるパーミュテーションを含む）の規則を、送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則にすることができれば、受信機の受信性能の向上が図られる。
　本発明は、マッピング前にＬＤＰＣ符号語のビットに適用するパーミュテーションの規則を送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則にして、受信機の受信性能の向上を実現する、送信処理方法及び受信処理方法、並びに、これらの方法のそれぞれを実行する送信機及び受信機を提供することを目的とする。
　上記目的を達成するために本発明の送信処理方法は、
　図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化する符号化ステップと、
　前記符号化ステップにおける符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリービングステップと、
　前記ビットインターリービングステップにおけるビットインターリービング後のビットからなるビット系列を８ビット系列に分離し、所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレキシングステップと、
　前記ビット‐セルデマルチプレキシングステップの処理の結果得られる８ビットの各セル語を２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッピングステップと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
　である
　ことを特徴とする。
　上記送信処理方法によれば、マッピング前にＬＤＰＣ符号語のビットに適用するパーミュテーションの規則が送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則となり、受信機の受信性能の向上が図られる。
ＤＶＢ－Ｔ２変調器の概略図。 図１のＢＩＣＭエンコーダの構成を示すブロック図。 ベースバンドフレーム、ＢＣＨパリティ、及びＬＤＰＣパリティを含むＬＤＰＣ符号語を示す図。 図２のカラム‐ロウインターリーバによって行われるツイストを伴うカラム‐ロウインターリービングの動作原理を示す図。 （ａ）８列のカラム‐ロウインターリーバによって行われる符号語長１６２００ビットのＬＤＰＣ符号語のビットの書き込み処理を示す図であり、（ｂ）はカラム‐ロウインターリーバによって行われる（ａ）で書き込まれたＬＤＰＣ符号語のビットの読み出し処理を示す図。 （ａ）１２列のカラム‐ロウインターリーバによって行われる符号語長１６０００ビットのＬＤＰＣ符号語のビットの書き込み処理を示す図であり、（ｂ）はカラム‐ロウインターリーバによって行われる（ａ）で書き込まれたＬＤＰＣ符号語のビットの読み出し処理を示す図。 図２のビット‐セルデマルチプレクサの入出力を示す図。 １６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図。 ６４ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図。 ２５６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図。 データの送受信のためにＤＶＢ－Ｔ２において適用可能なＱＰＳＫに対する特定のコンステレーションマッピングを示す図。 データの送受信のためにＤＶＢ－Ｔ２において適用可能な１６ＱＡＭに対する特定のコンステレーションマッピングを示す図。 データの送受信のためにＤＶＢ－Ｔ２において適用可能な６４ＱＡＭに対する特定のコンステレーションマッピングを示す図。 データの送受信のためにＤＶＢ－Ｔ２において適用可能な２５６ＱＡＭに対する特定のコンステレーションマッピングを示す図。 本発明の実施の形態におけるＢＩＣＭエンコーダの構成を示すブロック図。 図１５のビット‐セルデマルチプレクサの入出力を示す図。 １６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図。 ６４ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図。 ２５６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図。 本発明の実施の形態におけるＢＩＣＭデコーダの構成を示すブロック図。 図２０のセル‐ビットマルチプレクサの入出力を示す図。 １６ＱＡＭコンステレーションの場合におけるセル‐ビットマルチプレクサの構成を示すブロック図。 ６４ＱＡＭコンステレーションの場合におけるセル‐ビットマルチプレクサの構成を示すブロック図。 ２５６ＱＡＭコンステレーションの場合におけるセル‐ビットマルチプレクサの構成を示すブロック図。 符号化率７／１５で符号語長１６２００ビットのＬＤＰＣ符号を示す図。 符号化率８／１５で符号語長１６２００ビットのＬＤＰＣ符号を示す図。
　≪発明者が発明をするに至った経緯≫
　ＤＢＶ－Ｔ２（Digital Video Broadcasting - Second Generation Terrestrial）（ETSI EN 302 755：非特許文献１）は、テレビジョン規格であるＤＶＢ－Ｔを改良したものであり、ETSI EN 302 755（非特許文献１）には、デジタル地上波テレビジョン放送用の第２世代ベースライン伝送システムが記述されている。ETSI EN 302 755（非特許文献１）には、デジタルテレビジョンサービスと一般データを対象としたチャネル符号化変調システムが詳述されている。
　図１は、ＤＶＢ－Ｔ２システムアーキテクチャ（基本設計概念）におけるＤＶＢ－Ｔ２変調器の概略図である。ＤＶＢ－Ｔ２変調器１０００は、入力処理部１０１０、ビットインターリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）エンコーダ１０２０、フレーム構成部１０３０、及びＯＦＤＭ生成部１０４０を備える。
　入力処理部１０１０は、放送サービスに関する入力ビットストリームを所定長の複数ブロックに変換する。ＢＩＣＭエンコーダ１０２０は、入力に対してＤＶＢ－Ｔ２に基づくＢＩＣＭ符号化処理を施す。フレーム構成部１０３０は、ＢＩＣＭエンコーダ１０２０からの入力等を用いてＤＶＢ－Ｔ２方式の伝送フレーム構成を生成する。ＯＦＤＭ生成部１０４０はＤＶＢ－Ｔ２方式の伝送フレーム構成に対して、パイロット付加、高速逆フーリエ変換、ガードインターバル挿入などを行い、ＤＶＢ－Ｔ２方式の送信信号を出力する。
　ＤＶＢ－Ｔ２に基づくＢＩＣＭは参照により援用されるETSI EN 302 755（非特許文献１）の第６章に記載されている。
　以下、図１のＢＩＣＭエンコーダ１０２０の詳細について図２を参照しつつ説明する。
　図２は、図１に示すＤＶＢ－Ｔ２変調器１０００が備えるＢＩＣＭエンコーダ１０２０の構成を示すブロック図である。
　ＢＩＣＭエンコーダ１０２０は、ＦＥＣエンコーダ１１１０、ビットインターリーバ１１２０、ビット‐セルデマルチプレクサ１１３０、及びＱＡＭマッパ１１４０を備える。但し、図２では、コンステレーション回転、セルインターリーバ、時間インターリーバを省略している。
　基本的に、ＤＶＢ－Ｔ２に基づくＢＩＣＭ符号化の手順は、前方誤り訂正（forward - error - correction：ＦＥＣ）符号化、ＦＥＣ符号化の結果得られた符号語のビットのインターリービング、インターリービングされたビットをセル語に多重分離、セル語を複素ＱＡＭ（quadrature amplitude modulation）シンボル（セルとも記述される。）へのマッピングを含む。
　ＦＥＣエンコーダ１１１０は、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）エンコーダ（組織ＢＣＨ外エンコーダ）１１１１とＬＤＰＣ（low - density parity check）エンコーダ（組織ＬＤＰＣ内エンコーダ）１１１２とを連接することによって構成される。
　ＢＣＨエンコーダ１１１１は、図３に示すように、ベースバンドフレームをＢＣＨ符号化することによってＢＣＨパリティを生成して、ＢＣＨパリティを含むＢＣＨ符号語をＬＤＰＣエンコーダ１１１５へ出力する。そして、ＬＤＰＣエンコーダ１１１５は、図３に示すように、ＢＣＨ符号語をＬＤＰＣ符号化することによってＬＤＰＣパリティを生成して、ＬＤＰＣパリティを含むＬＤＰＣ符号語をビットインターリーバ１１２０へ出力する。
　ＬＤＰＣ符号語（ＦＥＣフレームとも記述される。）の符号語長は、ＤＶＢ－Ｔ２規格では、６４０００ビットまたは１６２００ビットである。ＤＶＢ－Ｔ２規格では、両方の符号語長に対して、ＬＤＰＣ符号が定義されている。しかしながら、後述するように、１６２００ビットの符号語長のみが本発明に関連する。ＬＤＰＣ符号によって、システムの誤り訂正能力のほとんどが与えられる。一方、ＢＣＨ符号によって、ＬＤＰＣ復号後に残留したエラーフロアが低減される。
　ビットインターリーバ１１２０は、パリティインターリーバ１１２１、及びカラム‐ロウインターリーバ１１２５を備える。
　パリティインターリーバ１１２１は、組織ＬＤＰＣ符号語のパリティビットをインターリービングする。そして、カラム‐ロウインターリーバ１１２５は、パリティインターリービング後のＬＤＰＣ符号語のビットをカラム‐ロウインターリービングする。
　続いて、ビット‐セルデマルチプレクサ１１３０は、ビットインターリービング後のＬＤＰＣ符号語のビットを、ＱＡＭコンステレーションへのマッピング前に、セル語に多重分離する。但し、多重分離は、カラム‐ロウインターリーバ１１２５のインターリーバ行列の列のパーミュテーション（インターリーバ行列の列の並び順を換える処理）と等価な処理を含む。
　ビット‐セルデマルチプレクサ１１３０によって行われる処理に続くコンステレーション回転、セルインターリービング、時間インターリービングなどの各処理については、説明を簡易にするため、また、本発明の原理の理解に関連しないため、その詳細な説明を省略する。
　ＱＡＭマッパ１１４０は、セル語をＱＡＭコンステレーションへマッピングする。
　ＬＤＰＣ符号は、雑音のある伝送チャネルでメッセージを送信するための線形誤り訂正符号である。ＬＤＰＣ符号は、データにとって劣悪な雑音が存在する状況下で、帯域または戻りチャネルの強制リンクで、信頼でき、高効率の情報伝送が望まれるアプリケーションにおいて使用される。ＬＤＰＣ符号は、疎な（値が１である行列要素が非常に少ない）パリティ検査行列として定義される。
　ＤＶＢ－Ｔ２のＬＤＰＣエンコーダ１１１５は、ＢＣＨエンコーダ１１１１の出力を情報ブロックとして扱い、組織的に情報ブロックをＬＤＰＣ符号語に符号化する。ＬＤＰＣエンコーダ１１１５の役割は、ＬＤＰＣエンコーダ１１１５に入力される、情報ブロックごとに、すなわち、ＢＣＨ符号語ごとにパリティビットを計算することである。ＬＤＰＣエンコーダ１１１５の処理には、ＤＶＢ－Ｔ２規格のＥＴＳＩ　ＥＮ　３０２　７５５（非特許文献１）の付録Ａの表Ａ１から表Ａ６において記されている特別なＬＤＰＣ符号が用いられる。
　ＬＤＰＣ符号語のビットには異なる重要度があり、また、コンステレーションのビットには異なるロバストレベルがある。ＬＤＰＣ符号語のビットを直接、即ちインターリービングせずにコンステレーションにマッピングすると、最適な性能には至らない。このため、ビットインターリーバ１１２０及びビット‐セルデマルチプレクサ１１３０がＬＤＰＣエンコーダ１１１５とＱＡＭマッパ１１４０との間に設けられる。言い換えると、ビットインターリーバ１１２０及びビット‐セルデマルチプレクサ１１３０によって、ＬＤＰＣ符号語のビットとＱＡＭコンステレーションによって伝送されるビットとの間の関連性の向上が達成される。
　ＬＤＰＣ符号語のビットの異なる重要度は、ＬＤＰＣ符号語のビットの全てがパリティ検査行列によって定義されるパリティ検査を同数含まないことに起因する。ビット（変数ノード）が接続されるパリティ検査（検査ノード）が多いほど、反復復号処理においてビットはより重要となる。この見解は当該技術分野において既知である。
　同様に、ＱＡＭコンステレーションにおいて符号化されたビットの重要度が異なることも、当該技術分野の技術者によく知られた事実である。例えば、１６ＱＡＭコンステレーションでは、４ビットが符号化され、２つのロバストレベルがある。６４ＱＡＭコンステレーションでは、６ビットが符号化され、３つのロバストレベルがある。２５６ＱＡＭコンステレーションでは、８ビットが符号化され、４つのロバストレベルがある。
　さらに、ＤＶＢ－Ｔ２規格では、ビットインターリーバ１１２０のカラム‐ロウインターリーバ１１２５は、パリティインターリーバ１１２１から受け取るビットを、インターリーバ行列に連続的に列方向に書き込み、インターリーバ行列の各列においてビットを規定ビット数分巡回シフトし（ツイストとして記載される。）、インターリーバ行列からビットを行方向に連続的に読み出す、ことと等価なカラム‐ロウインターリービングを行う。ＬＤＰＣ符号語（ＦＥＣフレーム）の第１ビットが、最初に書き込まれ、最初に読み出される。
　カラム‐ロウインターリービングでは、Ｎc列Ｎr行のインターリーバ行列が定義される。表１に、２つのパラメータ（Ｎc、Ｎr）の値を、全ての関連するコンステレーションサイズ（表１では「変調」と表記）と符号語長が１６２００ビットのＬＤＰＣ符号について記載する。なお、ＤＶＢ－Ｔ２では、コンステレーションがＱＰＳＫ（４ＱＡＭ）コンステレーションの場合には、カラム‐ロウインターリーバは使用されない。
Figure JPOXMLDOC01-appb-T000001
　各列の書き込み開始位置が、表２に示すツイストパラメータｔcだけツイスト（巡回シフト）される。但し、表２に、インターリーバ行列の各列のツイストパラメータ（twisting parameter）ｔcの値を、ＤＶＢ－Ｔ２でカラム‐ロウインターリーバが使用される、コンステレーションサイズ（表２では「変調」と表記）とＬＤＰＣ符号の符号語長Ｎldpcについて記載する。
Figure JPOXMLDOC01-appb-T000002
　図４は、ＦＥＣエンコーダ１１１０（ＢＣＨエンコーダ１１１１及びＬＤＰＣエンコーダ１１１５を含む）によって生成されるＦＥＣフレームが６４８００ビットの長いＦＥＣフレームであり、ＱＡＭコンステレーションとして１６ＱＡＭコンステレーションが使用される場合の、カラム‐ロウインターリーバ１１２５の処理を示している。この場合のインターリーバ行列は８１００行８列である。
　図４に示すように、カラム‐ロウインターリーバ１１２５は、パリティインターリーバ１１２１から受け取るビットを、各列において書き込み開始位置を表２に示されるツイストパラメータｔcだけツイストしながら、インターリーバ行列に連続的に列方向に書き込み、インターリーバ行列に書き込まれたビットを行方向に連続的に読み出す。ベースバンドフレームヘッダのＭＳＢ（most significant bit）が、最初に書き込まれ、最初に読み出される。なお、図４中の「ＦＥＣフレームのＬＳＢ」は、ツイストを伴うカラム‐ロウインターリービング（カラムツイストインターリービング）後のＦＥＣフレームのＬＳＢ（least significant bit）を示している。
　図５及び図６に、符号語長が１６２００ビットのＬＤＰＣ符号語に対する、インターリーバ行列の列数が８と１２のそれぞれの場合における、カラム‐ロウインターリービングの一例を示す。
　但し、図５（ａ）及び図６（ａ）はカラム‐ロウインターリーバ１１２５のビットの書き込み処理を示し、図５（ｂ）及び図６（ｂ）はカラム‐ロウインターリーバ１１２５のビットの読み出し処理を示す。各図において、小さな四角はそれぞれＬＤＰＣ符号語の１ビットに対応し、黒塗りの四角はＬＤＰＣ符号語の第１ビットを示す。矢印は、ビットがインターリーバ行列に書き込まれ、インターリーバ行列から読み出される順序を示す。なお、ツイスト処理は図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）には示されていない。
　例えば、インターリーバ行列の列数が８の場合、ＬＤＰＣ符号語のビットは、図５（ａ）に示すように、（行１、列１）、（行２、列１）、・・・、（行２０２５、列１）、（行１、列２）、・・・、（行２０２５、列８）の順序で書き込まれ、図５（ｂ）に示すように、（行１、列１）、（行１、列２）、・・・、（行１、列８）、（行２、列１）、・・・、（行２０２５、列８）の順序で読み出される。
　なお、（１）ＬＤＰＣ符号の符号語長が１６２００ビットでかつインターリーバ行列の列数が８の場合と、（２）ＬＤＰＣ符号の符号語長が１６２００ビットでかつインターリーバ行列の列数が１２の場合、の２つの場合のみが本発明に関連する。
　ＱＡＭマッピングに先立ち、ビットインターリーバ１１２０から出力されるビットインターリービング後の各ＬＤＰＣ符号は、まず、ビット‐セルデマルチプレクサ１１３０によって、並列のセル語に多重分離される。各セル語は、ＱＡＭコンステレーションで符号化されるビット数（ηMOD）と同数のビットを含む。セル語のビット数は、ＱＰＳＫ（４ＱＡＭ）コンステレーションでは２、１６ＱＡＭコンステレーションでは４、６４ＱＡＭコンステレーションでは６、２５６ＱＡＭコンステレーションでは８である。従って、符号語長が１６２００ビットのＬＤＰＣ符号語（ＦＥＣブロック）の１つに対するＱＡＭデータセルの数は、１６２０００／ηMODとなる。すなわち、ＱＰＳＫの場合８１００セル、１６ＱＡＭの場合４０５０セル、６４ＱＡＭの場合２７００セル、２５６ＱＡＭの場合２０２５セルである。
　以下、図２のビット‐セルデマルチプレクサ１１３０について図７から図１０を用いて説明する。
　図７は、図２のビット‐セルデマルチプレクサ１１３０の入出力を示す図である。
　ビットインターリーバ１１２０から出力されるビットストリームは、図７に示すように、ビット‐セルデマルチプレクサ１１３０によってサブビットストリームに多重分離される。サブビットストリーム数Ｎsubstreamsは、ＱＰＳＫ（４ＱＡＭ）コンステレーションでは２であり、高次数（１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ）コンステレーションではカラム‐ロウインターリーバ１１２５におけるインターリーバ行列の列数に等しい。後者の場合、多重分離は、ビットパーミュテーションステップ（概念的に、カラム‐ロウインターリーバのインターリーバ行列の列のパーミュテーションと等価な処理）を含む。
　図８は、１６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図である。但し、サブビットストリーム数Ｎsubstreamsが８、各サブビットストリームのビット数が１６２００／８＝２０２５である。
　図８に示すビット‐セルデマルチプレクサ１１３０Ａは、シンプルデマルチプレクサ１１３１Ａ、及びデマルチパーミュテータ１１３５Ａを備える。
　シンプルデマルチプレクサ１１３１Ａは、ビットインターリーバ１１２０から１ビットストリーム（ｖ0、ｖ1、ｖ2、・・・）を受け取り、第１サブビットストリーム（ｖ0,0、ｖ0,1、ｖ0,2、・・・）から第８サブビットストリーム（ｖ7,0、ｖ7,1、ｖ7,2、・・・）の８サブビットストリームに多重分離してデマルチパーミュテータ１１３５Ａへ出力する。なお、シンプルデマルチプレクサ１１３１Ａの出力ビットｖi,jは、シンプルデマルチプレクサ１１３１Ａの入力ビットｖi+8×jに対応する。
　デマルチパーミュテータ１１３５Ａは、シンプルデマルチプレクサ１１３１Ａから８サブビットストリームを受け取り、受け取った８サブビットストリームの並び順を換えるパーミュテーションを行い、パーミュテーション後の８サブビットストリームを出力する。図８に示されるように、デマルチパーミュテータ１１３５Ａの出力ビットｂ0,i～ｂ7,i（ｉ＝０，１，２，・・・）は２セル語（ｙ0,2×i～ｙ3,2×i、ｙ0,2×i+1～ｙ3,2×i+1）を含み、各セル語は１６ＱＡＭ用のＱＡＭマッパ１１４０へ送られる。
　図９は、６４ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図である。但し、サブビットストリーム数Ｎsubstreamsが１２、各サブビットストリームのビット数が１６２００／１２＝１３５０である。
　図９に示すビット‐セルデマルチプレクサ１１３０Ｂは、シンプルデマルチプレクサ１１３１Ｂ、及びデマルチパーミュテータ１１３５Ｂを備える。
　シンプルデマルチプレクサ１１３１Ｂは、ビットインターリーバ１１２０から１ビットストリーム（ｖ0、ｖ1、ｖ2、・・・）を受け取り、第１サブビットストリーム（ｖ0,0、ｖ0,1、ｖ0,2、・・・）から第１２サブビットストリーム（ｖ11,0、ｖ11,1、ｖ11,2、・・・）の１２サブビットストリームに多重分離してデマルチパーミュテータ１１３５Ｂへ出力する。なお、シンプルデマルチプレクサ１１３１Ｂの出力ビットｖi,jは、シンプルデマルチプレクサ１１３１Ｂの入力ビットｖi+12×jに対応する。
　デマルチパーミュテータ１１３５Ｂは、シンプルデマルチプレクサ１１３１Ｂから１２サブビットストリームを受け取り、受け取った１２サブビットストリームの並び順を換えるパーミュテーションを行い、パーミュテーション後の１２サブビットストリームを出力する。図９に示されるように、デマルチパーミュテータ１１３５Ｂの出力ビットｂ0,i～ｂ11,i（ｉ＝０，１，２，・・・）は２セル語（ｙ0,2×i～ｙ5,2×i、ｙ0,2×i+1～ｙ5,2×i+1）を含み、各セル語は６４ＱＡＭ用のＱＡＭマッパ１１４０へ送られる。
　図１０は、２５６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図である。但し、サブビットストリーム数Ｎsubstreamsが８、各サブビットストリームのビット数が１６２００／８＝２０２５である。
　図１０に示すビット‐セルデマルチプレクサ１１３０Ｃは、シンプルデマルチプレクサ１１３１Ｃ、及びデマルチパーミュテータ１１３５Ｃを備える。
　シンプルデマルチプレクサ１１３１Ｃは、ビットインターリーバ１１２０から１ビットストリーム（ｖ0、ｖ1、ｖ2、・・・）を受け取り、第１サブビットストリーム（ｖ0,0、ｖ0,1、ｖ0,2、・・・）から第８サブビットストリーム（ｖ7,0、ｖ7,1、ｖ7,2、・・・）の８サブビットストリームに多重分離してデマルチパーミュテータ１１３５Ｃへ出力する。なお、シンプルデマルチプレクサ１１３１Ｃの出力ビットｖi,jは、シンプルデマルチプレクサ１１３１Ｃの入力ビットｖi+8×jに対応する。
　デマルチパーミュテータ１１３５Ｃは、シンプルデマルチプレクサ１１３１Ｃから８サブビットストリームを受け取り、受け取った８サブビットストリームの並び順を換えるパーミュテーションを行い、パーミュテーション後の８サブビットストリームを出力する。図１０に示されるように、デマルチパーミュテータ１１３５Ｃの出力ビットｂ0,i～ｂ7,i（ｉ＝０，１，２，・・・）は１つのセル語（ｙ0,i～ｙ7,i）を含み、セル語は２５６ＱＡＭ用のＱＡＭマッパ１１４０へ送られる。
　ビット‐セルデマルチプレクサ１１３０によるビット‐セルデマルチプレキシングは、ビットインターリーブされた入力ビットｂdiの出力ビットｂe,doへのマッピングとして定義される。但し、ｄｏはｄｉ　ｄｉｖ　Ｎsubstreamsであり、ｄｉｖは、ｄｉをＮsubstreamsで除算した除算結果の整数部分を返す関数である。ｅは多重分離されたビットストリーム（ビット‐セルデマルチプレクサ１１３０から出力されるサブビットストリーム）番号（０≦ｅ＜Ｎsubstreams）である。ｖdiはビット‐セルデマルチプレクサ１１３０への入力ビットであり、ｄｉは入力ビット番号である。ｂe,doはビット‐セルデマルチプレクサ１１３０からの出力ビットであり、ｄｏはビット‐セルデマルチプレクサ１１３０から出力されるサブビットストリームにおけるビット番号である。
　符号語長１６２００ビットで１６ＱＡＭコンステレーションについて、図４の構成例が仮定されると、８サブビットストリームが上記の表１に従って形成される（Ｎsubstreams＝８）。各サブビットストリームのビット数は１６２００／８＝２０２５（ｄｏ　＝　ｄｉ　ｄｉｖ　Ｎsubstreams）であり、各サブビットストリームはインターリーバ行列の１列分である。
　ＤＶＢ－Ｔ２規格では、ＤＶＢ－Ｔ２における全ての有効なＬＤＰＣ符号の符号化率（１／２、３／５、２／３、３／４、４／５、５／６）と変調方式（ＱＰＳＫ、１６ＱＡＭ，６４ＱＡＭ、２５６ＱＡＭ）に対して、ビット‐セルデマルチプレキシングが定義されている（非特許文献１のＥＴＳＩ　ＥＮ　３０２　７５５　ｖ１．２．１の第６．２．１章の表１３（ａ），（ｂ），（ｃ）参照）。表１３（ａ）、（ｂ）、（ｃ）のパラメータは、入力ビットの、サブビットストリームの出力ビットへのパーミュテーションを定義する。
　例えば、ＬＤＰＣ符号が符号語長１６２００ビットでＱＡＭコンステレーションが１６ＱＡＭコンステレーションの場合、入力ビットＶdiは、次のパーミュテーション規則に従って出力ビットｂeにパーミュテーションされる（非特許文献１のＥＴＳＩ　ＥＮ　３０２　７５５　ｖ１．２．１の第６．２．１章の表１３（ａ）参照）。
　パーミュテーション規則は、ｖ0＝ｂ7、ｖ1＝ｂ1、ｖ2＝ｂ4、ｖ3＝ｂ2、ｖ4＝ｂ5、ｖ5＝ｂ3、ｖ6＝ｂ6、ｖ7＝ｂ0、である。
　パーミュテーション規則は、受信機におけるＬＤＰＣデコーダの出力での誤り率が最小となるように、符号化率１／２、３／４、４／５、５／６に対して最適化されている。
　ＱＰＳＫ（ＬＤＰＣ符号語長Ｎldpc＝６４８００、１６２００）と２５６ＱＡＭ（Ｎldpc＝１６２００のみ）を除いて、ビット‐セルデマルチプレクサの出力において、幅Ｎsubstreamsの語は、幅ηMOD＝Ｎsubstreams／２の２つのセル語に分けられる。最初のηMOD＝Ｎsubstreams／２ビット［ｂ0,do・・・ｂNsubstreams/2-1,do］が一組の第１出力セル語［ｙ0,2do・・・ｙηmod-1,2do］を形成し、残りの出力ビット［ｂNsubstreams/2,do・・・ｂNsubstreams-1,do］が第２出力セル語［ｙ0,2do+1・・・ｙηmod-1,2do+1］を形成し、ＱＡＭマッパへ出力される。
　ＱＰＳＫ（ＬＤＰＣ符号語長Ｎldpc＝６４８００、１６２００）と２５６ＱＡＭ（Ｎldpc＝１６２００のみ）の場合、ビット‐セルデマルチプレクサの出力である幅Ｎsubstreamsの語は、１つの出力セル語を形成し、ＱＡＭマッパへ出力される（［ｙ0,do・・・ｙηmod-1,do］＝［ｂ0,do・・・ｂNsubstreams-1,do］）。
　特に、デマルチパーミュテータによるデマルチパーミュテーションに含まれるセル語の数は１（２５６ＱＡＭの場合）または２（１６ＱＡＭと６４ＱＡＭの場合）である。
　別の言い方をすれば、デマルチパーミュテーションは、概念的には、ビットインターリーバのカラム‐ロウインターリーバにおけるインターリーバ行列の列のパーミュテーションと等価である。
　その後、ビット‐セルデマルチプレクサから出力される各セル語は、特定のマッピングコンステレーション（ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなど）に基づいて変調される。コンステレーションとＤＶＢ－Ｔ２においてビットに適用されるグレイマッピングの詳細を図１１、図１２、図１３、及び図１４に示す。
　携帯受信向けの次世代デジタル放送規格が、現在、ＤＶＢ－ＮＧＨという名称の下、ＤＶＢ標準化団体において、策定下にある。ＤＶＢ－ＮＧＨ規格では、ＦＥＣ符号化、ビットインターリービング、デマルチプレキシング、及びＱＡＭコンステレーションマッピングを含む、上述したＢＩＣＭ構造と同じＢＩＣＭ構造の使用が予定されている。ＤＶＢ－ＮＧＨ規格では、ＤＶＢ－Ｔ２におけるＬＤＰＣ符号の符号化率のいくつかに加えて、２つのＬＤＰＣ符号の符号化率（すなわち、７／１５、８／１５）が追加される。ＱＡＭコンステレーションはＤＶＢ－Ｔ２と同じであり、ＱＰＳＫ（４ＱＡＭ）コンステレーション、１６ＱＡＭコンステレーション、６４ＱＡＭコンステレーション、２５６ＱＡＭコンステレーションが使用される。
　ＤＶＢ－ＮＧＨでは、短い１６Ｋ（つまり、１６２００ビット）のＬＤＰＣ符号のみが使用される。ＤＶＢ－ＮＧＨでは、新たに導入される符号化率７／１５、８／１５のそれぞれに使用されるＬＤＰＣ符号が提案されている。符号化率７／１５及び符号化率８／１５のそれぞれにおいて提案されているＬＤＰＣ符号は、図２５及び図２６にそれぞれ記述され、非特許文献２の記載内容も役立つ。
　図２５及び図２６における符号の記述は、ＤＶＢ－Ｓ２規格で使用される記述と同じであり、より詳細には、非特許文献３（ＥＴＳＩ　ＥＮ　３０２　３０７　Ｖ１．２．１（２００９年４月）の第５．３．２章と付録Ｂ，Ｃ）により正確に記載されている。図２５は符号化率７／１５で符号語長１６２００のＬＤＰＣ符号に対するパリティビットアキュミュレータのアドレスを示す図であり、図２６は符号化率８／１５で符号語長１６２００のＬＤＰＣ符号に対するパリティビットアキュミュレータのアドレスを示す図である。並列または巡回係数（cyclic factor）はＤＶＢ－Ｓ２と同じ３６０である。
　なお、図２５及び図２６の表記は非特許文献３の記載に準じているので、当該技術分野の技術者であれば、図２５及び図２６からそのＬＤＰＣ符号について当然理解できるものであるが、非特許文献３（ＥＴＳＩ　ＥＮ　３０２　３０７　Ｖ１．２．１（２００９年４月）の第５．３．２章と付録Ｂ，Ｃ）の記載内容の図２５への適用例を以下に記載する。
　ＬＤＰＣエンコーダは、数１のように、サイズＫldpcの情報ブロック（ＢＣＨエンコーダの出力）ｉをサイズＮldpcのＬＤＰＣ符号ｃに組織的に符号化する。
Figure JPOXMLDOC01-appb-M000001
　但し、符号化率７／１５の場合、ＬＤＰＣ符号のパラメータ（Ｎldpc，Ｋldpc）は（１６２００，７５６０）である。
　ＬＤＰＣエンコーダの役割は、Ｋldpc個の情報ビットのブロック毎に、Ｎldpc－Ｋldpc個のパリティビットを決定することであり、その手順は以下の通りである。
　まず、パリティビットを数２に示すように初期化する。
Figure JPOXMLDOC01-appb-M000002
　１番目の情報ビットｉ0を図２５の第１行目において指定される各パリティビットアドレスにおいて累積する。具体的には数３の演算を行う。
Figure JPOXMLDOC01-appb-M000003
　次の３５９個の情報ビットｉm（ｍ＝１，２，・・・，３５９）について、ｉmを各パリティビットアドレス｛ｘ＋（ｍ　ｍｏｄ　３６０）×ｑ｝　ｍｏｄ　（Ｎldpc－Ｋldpc）において累積する。但し、ｘは１番目の情報ビットｉ0に対応するパリティビットアキュミュレータのアドレスを示し、ｑは符号化率７／１５に依存する係数であり、２４である。ｑはｑ＝（Ｎldpc－Ｋldpc）／３６０で与えられる。
　３６１番目の情報ビットｉ360に対して、パリティビットアキュミュレータのアドレスが図２５の第２行目に与えられている。同様の手法で、次の３５９個の情報ビットｉm（ｍ＝３６１，３６２，・・・，７１９）に対するパリティビットアキュミュレータのアドレスが｛ｘ＋（ｍ　ｍｏｄ　３６０）×ｑ｝　ｍｏｄ　（Ｎldpc－Ｋldpc）で得られる。但し、ｘは３６０番目の情報ビットｉ360に対応するパリティビットアキュミュレータのアドレス、すなわち、図２５の第２行目に記述されているパリティビットアキュミュレータのアドレスである。
　同様のやり方が、３６０個の新しい情報ビットのグループ毎に、図２５の新しい行がパリティビットアキュミュレータのアドレスを見つけるために使用される。
　情報ビットの全てに対して実行された後、最終的なパリティビットは次のようにして得られる。
　ｉ＝１から数４の演算を開始して連続的に行う。
Figure JPOXMLDOC01-appb-M000004
　ｐi（ｉ＝０，１，・・・，Ｎldpc－Ｋldpc－１）の最終内容がパリティビットｐiに等しい。
　なお、図２６の場合、上記適用例における図２５の各行の値を図２６の各行の値に置き換えることによって実現される。但し、ＬＤＰＣ符号のパラメータ（Ｎldpc，Ｋldpc）は（１６２００，８６４０）であり、ｑ＝２１である。
　但し、上記のＬＤＰＣ符号の説明では、ＤＶＢ－Ｓ２の表記に従っているが、ＤＶＢ－Ｔ２やＤＶＢ－ＮＧＨの表記に従えば、例えば、上記のｑはＱldpcになる。
　ＤＶＢ－ＮＧＨ規格において、１６ＱＡＭコンステレーション、６４ＱＡＭコンステレーション、及び２５６ＱＡＭコンステレーションのそれぞれに対して、符号化率７／１５、８／１５について、現在、ビット‐セルデマルチプレクサによるパーミュテーションは定義されていない。ＤＶＢ－Ｔ２と同様に、ＱＰＳＫ（４ＱＡＭ）コンステレーションでは、ビット‐セルデマルチプレクサによるパーミュテーションは必要とされない。なぜなら、ＱＰＳＫコンステレーションを使って符号化された２つのビットのロバストレベルは互いに同じであるからである。
　様々なＱＡＭコンステレーションサイズとの結合、及び様々な受信環境下で、符号化率７／１５、８／１５の新しいＬＤＰＣ符号の性能を最大にするために、ビット‐セルデマルチプレキシングに対して、新しい最適化されたパーミュテーション規則が要求される。
　≪発明の実施の形態≫
　以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。但し、実施の形態の説明は、本発明を限定するものとして理解されるべきではなく、本発明の一般的原理の単なる例示として理解されるべきである。補足（その２）において提示される本実施の形態の一般的原理は異なるシナリオやここに明瞭に記述されていない手法に適用可能であることは、技術者に承知されるべきである。
　以下に説明される本発明の実施の形態の多くはＤＶＢ－ＮＧＨシステムに言及する。新しいＤＶＢ－ＮＧＨ規格は、モバイル機器向けのデジタル放送用のＤＶＢ－Ｈ規格を改定し、ＤＶＢ－Ｈ規格の後を継ぐ規格である。
　まだ最終決定されていないが、ＤＶＢ－ＮＧＨシステムは上記の≪発明者が発明をするに至った経緯≫において説明したＤＢＶ－Ｔ２サブシステムの一つと同様の構造を採用することが予定されている。しかしながら、これは保護の範囲を制限するものではない。実際に、本発明の実施の形態は、補足（その２）で記述した構造の特徴を有するいかなるシステムにも適用可能である。
　本発明の各実施の形態は、ＱＡＭマッパに入力される前に送信ビットに対してビット信号処理を行うシステムを提供する。さらに、本発明の各実施の形態は、ＱＡＭデマッパから出力された受信ビットに対してビット信号処理（送信側で送信ビットに対して行われたビット信号処理と逆の処理）を行うシステムを提供する。
　例えば音声信号及び／または映像信号を含むデジタル信号が、送信機から送信または放送され、受信機（例えば、モバイル端末）によって受信される。
　＜送信サイド＞
　以下、本発明の実施の形態におけるＢＩＣＭエンコーダについて図面を参照しつつ説明する。なお、ＢＩＣＭエンコーダは送信機に備えられるものである。
　図１５は、本発明の実施の形態のＢＩＣＭエンコーダの構成を示すブロック図である。図１５に示すＢＩＣＭエンコーダは、基本的に図１から図１４を参照して≪発明者が発明をするに至った経緯≫において詳細に説明したＤＶＢ－Ｔ２規格のＢＩＣＭエンコーダに対応する。
　図１５に示すＢＩＣＭエンコーダ１００は、ＦＥＣエンコーダ１１０、ビットインターリーバ１２０、ビット‐セルデマルチプレクサ１３０、及びＱＡＭマッパ１４０を備える。
　ＦＥＣエンコーダ１１０は、ＢＣＨエンコーダ１１１及びＬＤＰＣエンコーダ１１５を備える。なお、補足（その２）の内容は、例えば、ＬＤＰＣエンコーダ１１５前段のＢＣＨエンコーダ１１１がないシステム、ＬＤＰＣエンコーダ１１５前段のＢＣＨエンコーダ１１１を他の符号を用いるエンコーダに置き換えたシステムに対しても適用可能である。
　ＢＣＨエンコーダ１１１には、特に音声信号及び／または映像信号などの情報ビットから構成されるデジタル信号（ベースバンド信号）が入力される。ＢＣＨエンコーダ１１１は、入力されるベースバンドフレームをＢＣＨ符号化することによってＢＣＨパリティを生成して、ＢＣＨパリティを含むＢＣＨ符号語をＬＤＰＣエンコーダ１１５へ出力する。
　ＬＤＰＣエンコーダ１１５は、特定のＬＤＰＣ符号を用いてＢＣＨ符号語を符号化することによってＬＤＰＣパリティを生成する。なお、この場合に、実施の形態で使用されるＬＤＰＣ符号は、図２５に基づく符号化率７／１５で符号語長１６２００のＬＤＰＣ符号、または、図２６に基づく符号化率８／１５で符号語長１６２００のＬＤＰＣ符号、である。
　ＬＤＰＣエンコーダ１１５は、ＬＤＰＣ符号化の結果得られたＬＤＰＣパリティを含むＮldpc＝１６２００ビットのＬＤＰＣ符号語（Ｎldpc＝１６２００ビットからなるデータパケットのビットストリーム）をビットインターリーバ１２０へ出力する。なお、Ｎldpc＝６４０００ビットからなるデータパケットのビットストリームの、ＬＤＰＣエンコーダ１１５からの出力は、ＤＶＢ－ＮＧＨ規格の携帯デバイス向けの信号の送信及び受信に対して予定されていない、ことに注意すべきである。１６２００ビットのＬＤＰＣ符号語は、参照によって援用されているＤＶＢ－Ｔ２規格の第６．１．３章に基づいて説明される、パリティインターリービングおよびカラムツイストインターリービングが実行されるために、ビットインターリーバ１２０に入力される。
　ビットインターリーバ１２０は、パリティインターリーバ１２１、及びカラム‐ロウインターリーバ１２５を備える。
　パリティインターリーバ１２１は、１６２００ビットのＬＤＰＣ符号語に対してそのパリティ部分のビットの並び順を換えるパリティインターリービングを行ってカラム‐ロウインターリーバ１２５へ出力する。
　具体的には、パリティインターリーバ１２１の入力をλ、パリティインターリーバ１２１の出力をｕとすると、パリティインターリーバ１２１は、数５に示す演算を行う。
Figure JPOXMLDOC01-appb-M000005
　但し、数５において、Ｋldpcは、ＬＤＰＣ符号語の情報ビットの数であり、情報ビットはインターリーブされない。パリティ検査行列の巡回係数（cyclic factor）が３６０である。符号化率７／１５の場合ではＱldpc＝２４、符号化率８／１５場合ではＱldpc＝２１である。
　カラム‐ロウインターリーバ１２５は、パリティインターリーバ１２１から受け取る、パリティインターリービング後の１６２００ビットのＬＤＰＣ符号語に対して、カラムツイストインターリービング（ツイストを伴うカラム‐ロウインターリービング）を行い、カラムツイストインターリービング後の１６２００ビットのＬＤＰＣ符号語をビット‐セルデマルチプレクサ１３０へ出力する。
　カラム‐ロウインターリーバ１２５は、行列要素の数（列数と行数の乗算値）がＬＤＰＣ符号語のビット数１６２００であり、ＱＡＭマッパ１４０において使用される変調の種類に応じて次元が異なる（列数と行数が異なる）、インターリーバ行列を、カラムツイストインターリービングの際に用いる。既に説明したように、１６ＱＡＭでＮldpc＝１６２００の場合、行数Ｎr＝２０２５、列数Ｎc＝８である。６４ＱＡＭでＮldpc＝１６２００の場合、行数Ｎr＝１３５０、列数Ｎc＝１２である。２５６ＱＡＭでＮldpc＝１６２００の場合、行数Ｎr＝２０２５、列数Ｎc＝８である。
　カラム‐ロウインターリーバ１２５は、カラムツイストと列数８、１２を考慮して、パリティインターリーバ１２１から出力される１６２００ビット（パリティインターリービング後のＬＤＰＣ符号語）を、各列において書き込み開始位置を表２に示されるツイストパラメータｔcだけツイストしながら、インターリーバ行列に連続的に列方向に書き込み、インターリーバ行列に書き込んだ１６２００ビットを、連続的に行方向に読み出す（図４、図５、図６参照）。
　しかしながら、本発明の実施の形態は、特にビット‐セルデマルチプレクサが用いる各パーミュテーション規則において、表２に挙げたカラムツイストパラメータの値以外の任意の値が適用され得ることに注意すべきである。さらに、カラムツイストインターリービングは、ＤＶＢ－Ｔ２システムの一部であり、従ってＤＶＢ－ＮＧＨシステムの一部になるであろうが、本発明の実施形態はカラムツイストなしのカラム‐ロウインターリービング処理にも適用され得る。
　ビット‐セルデマルチプレクサ１３０は、カラム‐ロウインターリーバ１２５によるカラムツイストインターリービング処理後の、１６２００ビットのＬＤＰＣ符号語を、本発明の実施の形態の各実施例に応じてパーミュテーションする。適用されるパーミュテーション処理、特にパーミュテーション規則は、（１）ＬＤＰＣ符号の符号語長と符号化率で特徴づけられる、ＬＤＰＣエンコーダ１１５によって使用されるＬＤＰＣ符号語、（２）ＱＡＭマッパ１４０によって使用されるＱＡＭコンステレーションのサイズ、に依存する。
　ビット‐セルデマルチプレクサ１３０は、既に説明したように、ビットインターリーバ１２０から入力されるビットインターリービング後のＬＤＰＣ符号語のビットを、並列セル語に多重分離する。それから、ビット‐セルデマルチプレクサ１３０は、パーミュテーション後のセル語が特定のＱＡＭマッピングに応じたコンステレーションシンボルにマッピングされるように、パーミュテーションを行う。出力ＱＡＭデータセルの数（セル語の数）と有効な１つのセル語のビット数ηMODは≪発明者が発明をするに至った経緯≫において説明したＤＶＢ－Ｔ２に対するものと同じである。特に、ＱＡＭデータセルは、ＱＰＳＫ（４ＱＡＭ）では８１００セル、１６ＱＡＭでは４０５０セル、６４ＱＡＭでは２７００セル、２５６ＱＡＭでは２０２５セルである。
　以下、図１５のビット‐セルデマルチプレクサ１３０について図１６から図１９を用いて説明する。
　図１６は、図１５のビット‐セルデマルチプレクサ１３０の入出力を示す図である。
　ビットインターリーバ１２０から出力されるビットストリームは、図１６に示すように、ビット‐セルデマルチプレクサ１３０によってサブビットストリームに多重分離される。サブビットストリーム数Ｎsubstreamsは、ＤＶＢ－Ｔ２と同じである。サブビットストリーム数は、特に、ＱＰＳＫ（４ＱＡＭ）コンステレーションでは２、１６ＱＡＭコンステレーションでは８、６４ＱＡＭコンステレーションでは１２、２５６ＱＡＭコンステレーションでは８である。
　ビット‐セルデマルチプレキシングの多重分離後、パーミュテーションが入力ビットｂdiの出力ビットｂe,doへの特別なインターリービングによって実施される。但し、ｄｏはｄｉ　ｄｉｖ　Ｎsubstreamsであり、ｄｉｖは、ｄｉをＮsubstreamsで除算した除算結果の整数部分を返す関数である。ｅは多重分離されたビットストリーム（ビット‐セルデマルチプレクサ１１３０から出力されるサブビットストリーム）番号（０≦ｅ＜Ｎsubstreams）である。ｖdiはビット‐セルデマルチプレクサ１３０への入力ビットであり、ｄｉは入力ビット番号である。ｂe,doはビット‐セルデマルチプレクサ１３０からの出力ビットであり、ｄｏはビット‐セルデマルチプレクサ１３０から出力されるサブビットストリームにおけるビット番号である。
　図１７は、１６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図である。但し、サブビットストリーム数Ｎsubstreamsが８、各サブビットストリームのビット数が１６２００／８＝２０２５である。
　図１７に示すビット‐セルデマルチプレクサ１３０Ａは、シンプルデマルチプレクサ１３１Ａ、及びデマルチパーミュテータ１３５Ａを備える。
　シンプルデマルチプレクサ１３１Ａは、ビットインターリーバ１２０から１ビットストリーム（ｖ0、ｖ1、ｖ2、・・・）を受け取り、第１サブビットストリーム（ｖ0,0、ｖ0,1、ｖ0,2、・・・）から第８サブビットストリーム（ｖ7,0、ｖ7,1、ｖ7,2、・・・）の８サブビットストリームに多重分離してデマルチパーミュテータ１３５Ａへ出力する。なお、シンプルデマルチプレクサ１３１Ａの出力ビットｖi,jは、シンプルデマルチプレクサ１３１Ａの入力ビットｖi+8×jに対応する。
　デマルチパーミュテータ１３５Ａは、シンプルデマルチプレクサ１３１Ａから８サブビットストリームを受け取り、受け取った８サブビットストリームの並び順を換えるパーミュテーションを行い、パーミュテーション後の８サブビットストリームを出力する。図１７に示されるように、デマルチパーミュテータ１３５Ａの出力ビットｂ0,i～ｂ7,i（ｉ＝０，１，２，・・・）は２セル語（ｙ0,2×i～ｙ3,2×i、ｙ0,2×i+1～ｙ3,2×i+1）を含み、各セル語は１６ＱＡＭ用のＱＡＭマッパ１４０へ送られる。
　図１８は、６４ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図である。但し、サブビットストリーム数Ｎsubstreamsが１２、各サブビットストリームのビット数が１６２００／１２＝１３５０である。
　図１８に示すビット‐セルデマルチプレクサ１３０Ｂは、シンプルデマルチプレクサ１３１Ｂ、及びデマルチパーミュテータ１３５Ｂを備える。
　シンプルデマルチプレクサ１３１Ｂは、ビットインターリーバ１２０から１ビットストリーム（ｖ0、ｖ1、ｖ2、・・・）を受け取り、第１サブビットストリーム（ｖ0,0、ｖ0,1、ｖ0,2、・・・）から第１２サブビットストリーム（ｖ11,0、ｖ11,1、ｖ11,2、・・・）の１２サブビットストリームに多重分離してデマルチパーミュテータ１３５Ｂへ出力する。なお、シンプルデマルチプレクサ１３１Ｂの出力ビットｖi,jは、シンプルデマルチプレクサ１３１Ｂの入力ビットｖi+12×jに対応する。
　デマルチパーミュテータ１３５Ｂは、シンプルデマルチプレクサ１３１Ｂから１２サブビットストリームを受け取り、受け取った１２サブビットストリームの並び順を換えるパーミュテーションを行い、パーミュテーション後の１２サブビットストリームを出力する。図１８に示されるように、デマルチパーミュテータ１３５Ｂの出力ビットｂ0,i～ｂ11,i（ｉ＝０，１，２，・・・）は２セル語（ｙ0,2×i～ｙ5,2×i、ｙ0,2×i+1～ｙ5,2×i+1）を含み、各セル語は６４ＱＡＭ用のＱＡＭマッパ１４０へ送られる。
　図１９は、２５６ＱＡＭコンステレーションの場合におけるビット‐セルデマルチプレクサの構成を示すブロック図である。但し、サブビットストリーム数Ｎsubstreamsが８、各サブビットストリームのビット数が１６２００／８＝２０２５である。
　図１９に示すビット‐セルデマルチプレクサ１３０Ｃは、シンプルデマルチプレクサ１３１Ｃ、及びデマルチパーミュテータ１３５Ｃを備える。
　シンプルデマルチプレクサ１３１Ｃは、ビットインターリーバ１２０から１ビットストリーム（ｖ0、ｖ1、ｖ2、・・・）を受け取り、第１サブビットストリーム（ｖ0,0、ｖ0,1、ｖ0,2、・・・）から第８サブビットストリーム（ｖ7,0、ｖ7,1、ｖ7,2、・・・）の８サブビットストリームに多重分離してデマルチパーミュテータ１３５Ｃへ出力する。なお、シンプルデマルチプレクサ１３１Ｃの出力ビットｖi,jは、シンプルデマルチプレクサ１３１Ｃの入力ビットｖi+8×jに対応する。
　デマルチパーミュテータ１３５Ｃは、シンプルデマルチプレクサ１３１Ｃから８サブビットストリームを受け取り、受け取った８サブビットストリームの並び順を換えるパーミュテーションを行い、パーミュテーション後の８サブビットストリームを出力する。図１９に示されるように、デマルチパーミュテータ１３５Ｃの出力ビットｂ0,i～ｂ7,i（ｉ＝０，１，２，・・・）は１つのセル語（ｙ0,i～ｙ7,i）を含み、セル語は２５６ＱＡＭ用のＱＡＭマッパ１１４０へ送られる。
　ビット‐セルデマルチプレクサ１３０（１３０Ａ～１３０Ｃ）による処理の結果得られるセル語は、図１５のＱＡＭマッパ１４０へ連続して出力される。ＱＡＭマッパ１４０は、セル語（ビット‐セルデマルチプレクサの出力）を、図１２、図１３、図１４の特定の１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭに従って、すなわち、ＤＶＢ－Ｔ２規格において使用されるビットラベルに従って、コンステレーションシンボルにマッピングする。
　次に、多重分離パラメータは、異なるＬＤＰＣ符号と異なる変調方法に対してパーミュテーションスキームを適用するための発明の実施の形態の各実施例に応じて示される。次のパーミュテーションは、図１５の一部分を示す、図１７から図１９のビット‐セルデマルチプレクサのデマルチパーミュテータに適用される。
　以下、ビット‐セルデマルチプレクサ内のデマルチパーミュテータが用いるパーミュテーション規則について、
　（ケースＡ）ＬＤＰＣエンコーダが用いる符号が図２５の符号化率７／１５で符号語長が１６２００ビットのＬＤＰＣ符号であり、ＱＡＭマッパが用いるＱＡＭコンステレーションが６４ＱＡＭコンステレーションである場合、
　（ケースＢ）ＬＤＰＣエンコーダが用いる符号が図２５の符号化率７／１５で符号語長が１６２００ビットのＬＤＰＣ符号であり、ＱＡＭマッパが用いるＱＡＭコンステレーションが２５６ＱＡＭコンステレーションである場合、
　（ケースＣ）ＬＤＰＣエンコーダが用いる符号が図２６の符号化率８／１５で符号語長が１６２００ビットのＬＤＰＣ符号であり、ＱＡＭマッパが用いるＱＡＭコンステレーションが６４ＱＡＭコンステレーションである場合、
の３つの場合について、詳細に説明する。
　（ケースＡ）
　本発明の実施の形態の一例における、図１８のビット‐セルデマルチプレクサ１３０Ｂの処理について記載する。当該一例は、ＬＤＰＣエンコーダ１１５が図２５に基づく符号化率７／１５で符号語長１６２００ビットのＬＤＰＣ符号を使用し、ＱＡＭマッパ１４０が変調方式として６４ＱＡＭを使用する場合に関するものである。
　デマルチパーミュテータ１３５Ｂのパーミュテーションは、インターリーバ行列の行方向に読み出され、それから多重分離された、１行分の１２ビット上で、図１８に記述するように実行される。
　デマルチプレキシング処理後、デマルチパーミュテータ１３５Ｂは、１２入力ビットｖdi（ｖdi,do）を次のパーミュテーション規則に従って１２出力ビットｂe（ｂe,do）にパーミュテーションする。
　パーミュテーション規則は、ｖ0＝ｂ2、ｖ1＝ｂ4、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ3、ｖ5＝ｂ6、ｖ6＝ｂ5、ｖ7＝ｂ8、ｖ8＝ｂ10、ｖ9＝ｂ7、ｖ10＝ｂ11、ｖ11＝ｂ9、である。
　上記パーミュテーション後、２つのセル語が各ｂeに対して抽出される。２つのセル語ｙ0-5は２つの連続した変調シンボルへマッピングされるように、６４ＱＡＭ用のＱＡＭマッパ１４０へ出力される。
　（ケースＢ）
　本発明の実施の形態の他の例における、図１９のビット‐セルデマルチプレクサ１３０Ｃの処理について記載する。当該他の例は、ＬＤＰＣエンコーダ１１５が図２５に基づく符号化率７／１５で符号語長１６２００ビットのＬＤＰＣ符号を使用し、ＱＡＭマッパ１４０が変調方式として２５６ＱＡＭを使用する場合に関するものである。
　デマルチパーミュテータ１３５Ｃのパーミュテーションは、インターリーバ行列の行方向に読み出され、それから多重分離された、１行分の８ビット上で、図１９に記述するように実行される。
　デマルチプレキシング処理後、デマルチパーミュテータ１３５Ｃは、８入力ビットｖdi（ｖdi,do）を次のパーミュテーション規則に従って８出力ビットｂe（ｂe,do）にパーミュテーションする。
　パーミュテーション規則は、ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7、である。
　上記パーミュテーション後、１つのセル語が各ｂeに対して抽出される。１つのセル語ｙ0-7は１つの連続した変調シンボルへマッピングされるように、２５６ＱＡＭ用のＱＡＭマッパ１４０へ出力される。
　（ケースＣ）
　本発明の実施の形態のさらに他の例における、図１８のビット‐セルデマルチプレクサ１３０Ｂの処理について記載する。当該さらに他の例は、ＬＤＰＣエンコーダ１１５が図２６に基づく符号化率８／１５で符号語長１６２００ビットのＬＤＰＣ符号を使用し、ＱＡＭマッパ１４０が変調方式として６４ＱＡＭを使用する場合に関するものである。
　デマルチパーミュテータ１３５Ｂのパーミュテーションは、インターリーバ行列の行方向に読み出され、それから多重分離された、１行分の１２ビット上で、図１８に記述するように実行される。
　デマルチプレキシング処理後、デマルチパーミュテータ１３５Ｂは、１２入力ビットｖdi（ｖdi,do）を次のパーミュテーション規則に従って１２出力ビットｂe（ｂe,do）にパーミュテーションする。
　パーミュテーション規則は、ｖ0＝ｂ0、ｖ1＝ｂ4、ｖ2＝ｂ5、ｖ3＝ｂ1、ｖ4＝ｂ6、ｖ5＝ｂ7、ｖ6＝ｂ2、ｖ7＝ｂ10、ｖ8＝ｂ3、ｖ9＝ｂ8、ｖ10＝ｂ9、ｖ11＝ｂ11、である。
　上記パーミュテーション後、２つのセル語が各ｂeに対して抽出される。２つのセル語ｙ0-5は２つの連続した変調シンボルへマッピングされるように、６４ＱＡＭ用のＱＡＭマッパ１４０へ出力される。
　＜受信サイド＞
　以下、本発明の実施の形態におけるＢＩＣＭデコーダについて図面を参照しつつ説明する。なお、ＢＩＣＭデコーダは受信機に備えられるものである。但し、本実施の形態におけるＢＩＣＭデコーダを備える機器として、携帯デバイス、モバイル電話機、タブレットＰＣ、ノートブック、テレビジョンなどを例示することができる。
　受信機のＢＩＣＭデコーダにおける処理は、基本的に、送信機のＢＩＣＭエンコーダにて行われる上記説明した処理の逆である。要するに、複素セルは、コンステレーションマッピング（ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ）に基づいて復調処理が施され、伝送されたビットセル語の決定が行われる。１つのセル語（２５６ＱＡＭの場合）または２つのセル語（１６ＱＡＭ、６４ＱＡＭの場合）は送信側で行われたパーミュテーションと逆のパーミュテーション規則に従ってビットパーミュテーションされる。それから、ビットストリームに多重される。ビットストリームは、さらに、カラム‐ロウデインターリーバによってカラム‐ロウデインターリービングされるとともに、パリティデインターリーバによってパリティデインターリービングされる。パリティデインターリーバによってパリティデインターリービングされるビットはパリティビットのみである。パリティデインターリーバの出力ビットは、送信側でＬＤＰＣ符号化に用いられたＬＤＰＣ符号に対応するＬＤＰＣデコーダによってデコードされ、符号化されたビットのストリームを出力する。
　以下、ＢＩＣＭデコーダを詳細に説明する。
　図２０は、本発明の実施の形態におけるＢＩＣＭデコーダの構成を示すブロック図である。
　図２０に示すＢＩＣＭデコーダ３００は、ＱＡＭデマッパ３１０、セル‐ビットマルチプレクサ３２０、ビットデインターリーバ３３０、及びＦＥＣデコーダ３４０を備える。
　ＱＡＭデマッパ３１０は、特定の変調方式（１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなど）に従って複素セルを復調し、その結果得られるセル語をセル‐ビットマルチプレクサ３２０へ出力する。但し、セル語のビット数は、１６ＱＡＭ、６４ＱＡＭ、及び２５６ＱＡＭのそれぞれに対して、４、６、８である。
　ＱＡＭデマッパ３１０で実行されるＱＡＭ復調は、送信機のＱＡＭマッパ１４０で実行されるＱＡＭの変調に対応するものである。仮に、送信機のＱＡＭマッパ１４０が図１２のＤＶＢ－Ｔ２ラベリングに従う１６ＱＡＭの変調を実行するならば、ＱＡＭデマッパ３１０は、図１２の同じ１６ＱＡＭに従う復調を実行し、これにより、各変調シンボル（複素セル）を４ビットのセル語に復調する。これと同様の内容が図１１、図１３及び図１４の全てのＱＡＭの変調に対して言える。
　セル‐ビットマルチプレクサ３２０は、パーミュテーションブロックと、マルチプレキシングブロックを含む。受信側では、パーミュテーションブロックは復調されたビットを、変調方式とＬＤＰＣ符号に依存する、送信側で使用されるパーミュテーション規則とは逆のパーミュテーション規則に従って処理する。
　以下、図２０のセル‐ビットマルチプレクサ３３０について図２１から図２４を用いて説明する。
　図２１は、図２０のセル‐ビットマルチプレクサ３２０の入出力を示す図である。
　入力ビットｂから構成されるセル語ｙは、セル‐ビットマルチプレクサ３２０に入力され、出力語ｖを生成するためにセル‐ビットマルチプレクサ３２０によってパーミュテーションされる。
　図２２は、１６ＱＡＭコンステレーションの場合におけるセル‐ビットマルチプレクサの構成を示すブロック図である。
　図２２に示すセル‐ビットマルチプレクサ３２０Ａは、インバースデマルチパーミュテータ３２１Ａ、及びシンプルマルチプレクサ３２５Ａを備える。
　インバースデマルチパーミュテータ３２１Ａには、１６ＱＡＭ用のＱＡＭデマッパ１４０から、８サブビットストリーム（４ビットｙ0-3のセル語の２つ分の８ビットｂ0-7）が入力される。インバースデマルチパーミュテータ３２１Ａは、受け取った８サブビットストリームの並び順を換えるパーミュテーション（送信側のデマルチパーミュテータ１３５Ａによって並び換えられる前の並び順に戻すパーミュテーション）を行い、パーミュテーション後の８サブビットストリームをシンプルマルチプレクサ３２５Ａへ出力する。
　シンプルマルチプレクサ３２５Ａは、パーミュテーション後の８サブビットストリームを１６２００ビットの１ビットストリームに多重して出力する。なお、シンプルマルチプレクサ３２５Ａの出力ビットｖi+8×jは、シンプルマルチプレクサ３２５Ａの入力ビットｖi,jに対応する。
　図２３は、６４ＱＡＭコンステレーションの場合におけるセル‐ビットマルチプレクサの構成を示すブロック図である。
　図２３に示すセル‐ビットマルチプレクサ３２０Ｂは、インバースデマルチパーミュテータ３２１Ｂ、及びシンプルマルチプレクサ３２５Ｂを備える。
　インバースデマルチパーミュテータ３２１Ｂには、６４ＱＡＭ用のＱＡＭデマッパ１４０から、１２サブビットストリーム（６ビットｙ0-5のセル語の２つ分の１２ビットｂ0-11）が入力される。インバースデマルチパーミュテータ３２１Ｂは、受け取った１２サブビットストリームの並び順を換えるパーミュテーション（送信側のデマルチパーミュテータ１３５Ｂによって並び換えられる前の並び順に戻すパーミュテーション）を行い、パーミュテーション後の１２サブビットストリームをシンプルマルチプレクサ３２５Ｂへ出力する。
　シンプルマルチプレクサ３２５Ｂは、パーミュテーション後の１２サブビットストリームを１６２００ビットの１ビットストリームに多重して出力する。なお、シンプルマルチプレクサ３２５Ｂの出力ビットｖi+12×jは、シンプルマルチプレクサ３２５Ｂの入力ビットｖi,jに対応する。
　図２４は、２５６ＱＡＭコンステレーションの場合におけるセル‐ビットマルチプレクサの構成を示すブロック図である。
　図２４に示すセル‐ビットマルチプレクサ３２０Ｃは、インバースデマルチパーミュテータ３２１Ｃ、及びシンプルマルチプレクサ３２５Ｃを備える。
　インバースデマルチパーミュテータ３２１Ｃには、２５６ＱＡＭ用のＱＡＭデマッパ１４０から、８サブビットストリーム（８ビットｙ0-7のセル語の１つ分の８ビットｂ0-7）が入力される。インバースデマルチパーミュテータ３２１Ｃは、受け取った８サブビットストリームの並び順を換えるパーミュテーション（送信側のデマルチパーミュテータ１３５Ｃによって並び換えられる前の並び順に戻すパーミュテーション）を行い、パーミュテーション後の８サブビットストリームをシンプルマルチプレクサ３２５Ｃへ出力する。
　シンプルマルチプレクサ３２５Ｃは、パーミュテーション後の８サブビットストリームを１６２００ビットの１ビットストリームに多重して出力する。なお、シンプルマルチプレクサ３２５Ｃの出力ビットｖi+8×jは、シンプルマルチプレクサ３２５Ｃの入力ビットｖi,jに対応する。
　インバースデマルチパーミュテータによって用いられるパーミュテーション規則の詳細については後述する。
　ビットデインターリーバ３３０は、カラム‐ロウデインターリーバ３３１、及びパリティデインターリーバ３３５を備える。
　カラム‐ロウデインターリーバ３３１には、セル‐ビットマルチプレクサ３２０（３２０Ａ～３２０Ｃ）から１６２００ビットｖ（ｖ0、ｖ1、ｖ2、・・・）からなるビットストリームが入力される。カラム‐ロウデインターリーバ３３１は、入力された１６２００ビットに対して、ツイストを伴うカラム‐ロウデインターリービング（カラムツイストデインターリービング）を行う。具体的には、カラム‐ロウデインターリーバ３３１は、入力された１６２００ビットをデインターリーバ行列に連続的に行方向に書き込み、デインターリーバ行列に書き込んだ１６２００ビットを、各列において読み出し開始位置を表２に示されるツイストパラメータｔｃだけツイストしながら、連続的に列方向に読み出す。デインターリーバ行列の次元は、ＱＡＭデマッパ３１０による復調処理に使用されるコンステレーションサイズとＬＤＰＣデコーダ３４１によるＬＤＰＣ復号処理に用いられるＬＤＰＣ符号の符号語長に依存する。より詳細には、ＬＤＰＣ符号の符号長が１６２００ビットの場合、デインターリーバ行列は、１６ＱＡＭでは８列２０２５行、６４ＱＡＭでは１２列１３５０行、２５６ＱＡＭでは８列２０２５行である。
　なお、カラム‐ロウデインターリーバ３３１が用いるツイストパラメータｔcの値はカラム‐ロウインターリーバ１２５が用いるツイストパラメータｔcの値と同じであればよい。また、カラム‐ロウインターリーバ１２５がツイストを伴わないカラム‐ロウインターリービングを行う場合には、カラム‐ロウデインターリーバ３３１はツイストを伴わないカラム‐ロウデインターリービングを行えばよい。
　パリティデインターリーバ３３５は、カラム‐ロウデインターリーバ３３１から入力されるビットのうちのＬＤＰＣパリティビット部分の並び順を換えるデパリティインターリービング（送信側のパリティインターリーバ１２１によって並び換えられる前の並び順に戻す処理）を行う（数５参照）。
　ＦＥＣデコーダ３４０は、ＬＤＰＣデコーダ３４１、及びＢＣＨデコーダ３４５を備える。なお、補足（その２）の記載内容は、例えば、ＬＤＰＣデコーダ３４１後段のＢＣＨデコーダ３４５がないシステム、ＬＤＰＣデコーダ３４１後段のＢＣＨデコーダ３４５を他の符号を用いるデコーダに置き換えたシステムに対しても適用可能である。
　ＬＤＰＣデコーダ３４１は、送信機の図１５のＬＤＰＣエンコーダ１１５において符号化に使用される、図２５に基づく符号化率７／１５で符号語長１６２００ビットのＬＤＰＣ符号または図２６に基づく符号化率８／１５で符号語長１６２００ビットのＬＤＰＣ符号を使って、復号する。
　ＢＣＨデコーダ３４５は、ＬＤＰＣデコーダ３４１の復号結果に対してＢＣＨ復号処理を行う。
　以下、セル‐ビットマルチプレクサ内のマルチパーミュテータが用いるパーミュテーション規則について、
　（ケースＡ）ＬＤＰＣデコーダが用いる符号が図２５の符号化率７／１５で符号語長が１６２００ビットのＬＤＰＣ符号であり、ＱＡＭデマッパが６４ＱＡＭ復調を行う場合、
　（ケースＢ）ＬＤＰＣデコーダが用いる符号が図２５の符号化率７／１５で符号語長が１６２００ビットのＬＤＰＣ符号であり、ＱＡＭデマッパが２５６ＱＡＭ復調を行う場合、
　（ケースＣ）ＬＤＰＣデコーダが用いる符号が図２６の符号化率８／１５で符号語長が１６２００ビットのＬＤＰＣ符号であり、ＱＡＭデマッパが６４ＱＡＭ復調を行う場合、
の３つの場合について、詳細に説明する。
　（ケースＡ）
　本発明の実施の形態の一例における、図２３のセル‐ビットマルチプレクサ３２０Ｂの処理について記載する。当該一例は、ＬＤＰＣデコーダ３４１が図２５に基づく符号化率７／１５で符号語長１６２００ビットのＬＤＰＣ符号を使用し、ＱＡＭデマッパ３１０が６４ＱＡＭ復調を行う場合に関するものである。
　インバースマルチパーミュテータ３２１Ｂのパーミュテーションは、ＱＡＭデマッパ３１０から連続して入力される１２ビット上で、図２３に記述するように実行される。
　パーミュテーション処理において、インバースマルチパーミュテータ３２１Ｂは、２つのセル語の１２入力ビットｂe（ｂe,do）を次のパーミュテーション規則に従って１２出力ビットｖdi（ｖdi,do）にパーミュテーションする。
　パーミュテーション規則は、ｖ0＝ｂ2、ｖ1＝ｂ4、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ3、ｖ5＝ｂ6、ｖ6＝ｂ5、ｖ7＝ｂ8、ｖ8＝ｂ10、ｖ9＝ｂ7、ｖ10＝ｂ11、ｖ11＝ｂ9、である。
　このようにしてパーミュテーションされたビットｖは、シンプルマルチプレクサ３２５Ｂによって多重される。
　（ケースＢ）
　本発明の実施の形態の他の例における、図２４のセル‐ビットマルチプレクサ３２０Ｃの処理について記載する。当該他の例は、ＬＤＰＣデコーダ３４１が図２５に基づく符号化率７／１５で符号語長１６２００ビットのＬＤＰＣ符号を使用し、ＱＡＭデマッパ３１０が２５６ＱＡＭ復調を行う場合に関するものである。
　インバースマルチパーミュテータ３２１Ｂのパーミュテーションは、ＱＡＭデマッパ３１０から連続して入力される８ビット上で、図２４に記述するように実行される。
　パーミュテーション処理において、インバースマルチパーミュテータ３２１Ｃは、１つのセル語の８入力ビットｂe（ｂe,do）を次のパーミュテーション規則に従って８出力ビットｖdi（ｖdi,do）にパーミュテーションする。
　パーミュテーション規則は、ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7、である。
　このようにしてパーミュテーションされたビットｖは、シンプルマルチプレクサ３２５Ｃによって多重される。
　（ケースＣ）
　本発明の実施の形態のさらに他の例における、図２３のセル‐ビットマルチプレクサ３２０Ｂの処理について記載する。当該さらに他の例は、ＬＤＰＣデコーダ３４１が図２６に基づく符号化率８／１５で符号語長１６２００ビットのＬＤＰＣ符号を使用し、ＱＡＭデマッパ３１０が６４ＱＡＭ復調を行う場合に関するものである。
　インバースマルチパーミュテータ３２１Ｂのパーミュテーションは、ＱＡＭデマッパ３１０から連続して入力される１２ビット上で、図２３に記述するように実行される。
　パーミュテーション処理において、インバースマルチパーミュテータ３２１Ｂは、２つのセル語の１２入力ビットｂe（ｂe,do）を次のパーミュテーション規則に従って８出力ビットｖdi（ｖdi,do）にパーミュテーションする。
　パーミュテーション規則は、ｖ0＝ｂ0、ｖ1＝ｂ4、ｖ2＝ｂ5、ｖ3＝ｂ1、ｖ4＝ｂ6、ｖ5＝ｂ7、ｖ6＝ｂ2、ｖ7＝ｂ10、ｖ8＝ｂ3、ｖ9＝ｂ8、ｖ10＝ｂ9、ｖ11＝ｂ11、である。
　このようにしてパーミュテーションされたビットｖは、シンプルマルチプレクサ３２５Ｂによって多重される。
　図１８、図１９のデマルチパーミュテータ１３５Ｂ、１３５Ｃ、および、図２３、図２４のインバースデマルチデマルチパーミュテータ３２１Ｂ、３２５Ｃが用いるパーミュテーション規則を、表３にまとめる。
Figure JPOXMLDOC01-appb-T000003
　上記の発明者が発明をするに至った経緯の説明は、補足（その２）の記載内容をよりよく理解することを意図したものであり、モバイル通信ネットワークにおける処理と機能の記述した特別な実装に補足（その２）の記載内容を限定するものとして理解されるべきでない。しかしながら、実施の形態で記述した改良は、発明者が発明をするに至った経緯で説明したアーキテクチャまたはシステムに速やかに適用されるかもしれないし、実施の形態のいくつかをアーキテクチャまたはシステムの標準や改良された手順に使用されるかもしれない。無数の変形及び／または改良が、広く記述された補足（その２）の記載内容の精神と目的から逸脱することなく、補足（その２）の記載内容に対してなされる、ことを当該技術分野の技術者によって理解されることが予期される。
≪補足（その１）≫
　本発明は上記の実施の形態で説明した内容に限定されず、本発明の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。
　（１）上記の実施の形態は、ハードウェアとソフトウェアを使った実装に関するものであってもよい。上記の実施の形態はコンピューティングデバイス（プロセッサ）を使って実装又は実行されてもよい。コンピューティングデバイスまたはプロセッサは、例えば、メインプロセッサ／汎用プロセッサ（general purpose processor）、デジタル信号プロセッサ（ＤＳＰ）、ＡＳＩＣ（application specific integrated circuit）、ＦＰＧＡ（field programmable gate array）、他のプロラマブル論理デバイスなどであってよい。上記の実施の形態は、これらのデバイスの結合によって実行され、あるいは、実現されてもよい。
　（２）上記の実施の形態は、プロセッサによって、または、直接ハードウェアによって実行される、ソフトウェアモジュールの仕組みによって実現されてもよい。また、ソフトウェアモジュールとハードウェア実装の組み合わせも可能である。ソフトウェアモジュールは、様々な種類のコンピュータ読み取り可能なストレージメディア、例えば、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、レジスタ、ハードディスク、ＣＤ－ＲＯＭ、ＤＶＤなど、に保存されてもよい。
≪補足（その２）≫
　実施の形態に係る送信処理方法、送信機、受信処理方法、および受信機とその効果についてまとめる。
　（１）
　第１の送信処理方法は、
　図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化する符号化ステップと、
　前記符号化ステップにおける符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリービングステップと、
　前記ビットインターリービングステップにおけるビットインターリービング後のビットからなるビット系列を１２ビット系列に分離し、所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレキシングステップと、
　前記ビット‐セルデマルチプレキシングステップの処理の結果得られる６ビットの各セル語を６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッピングステップと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ4、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ3、ｖ5＝ｂ6、ｖ6＝ｂ5、ｖ7＝ｂ8、ｖ8＝ｂ10、ｖ9＝ｂ7、ｖ10＝ｂ11、ｖ11＝ｂ9
　である
　ことを特徴とする。
　第１の送信機は、
　図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化するエンコーダと、
　前記エンコーダによる符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリーバと、
　前記ビットインターリーバによるビットインターリービング後のビットからなるビット系列を１２ビット系列に分離し、所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレクサと、
　前記ビット‐セルデマルチプレクサの処理の結果得られる６ビットの各セル語のそれぞれを６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッパと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ4、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ3、ｖ5＝ｂ6、ｖ6＝ｂ5、ｖ7＝ｂ8、ｖ8＝ｂ10、ｖ9＝ｂ7、ｖ10＝ｂ11、ｖ11＝ｂ9
　である
　ことを特徴とする。
　第１の受信処理方法は、
　複素セルを６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッピングステップと、
　前記デマッピングステップの処理結果に基づく１２ビット系列を所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の１２ビット系列を１ビット系列に多重するセル‐ビットマルチプレキシングステップと、
　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリービングステップと、
　前記ビットデインターリービングステップにおけるビットデインターリービング後のビットを、図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号する復号ステップと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ4、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ3、ｖ5＝ｂ6、ｖ6＝ｂ5、ｖ7＝ｂ8、ｖ8＝ｂ10、ｖ9＝ｂ7、ｖ10＝ｂ11、ｖ11＝ｂ9
　である
　ことを特徴とする。
　第１の受信機は、
　複素セルを６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッパと、
　前記デマッパの処理結果に基づく１２ビット系列を所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の１２ビット系列を１ビット系列に多重するセル‐ビットマルチプレクサと、
　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリーバと、
　前記ビットデインターリーバにおけるビットデインターリービング後のビットを、図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号するデコーダと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ4、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ3、ｖ5＝ｂ6、ｖ6＝ｂ5、ｖ7＝ｂ8、ｖ8＝ｂ10、ｖ9＝ｂ7、ｖ10＝ｂ11、ｖ11＝ｂ9
　である
　ことを特徴とする。
　上記送信処理方法、及び送信機のそれぞれによれば、マッピング前にＬＤＰＣ符号語のビットに適用するパーミュテーションの規則が送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則となり、受信機の受信性能の向上が図られる。
　上記受信処理方法、及び受信機のそれぞれによれば、デマッピングの結果得られるビットに適用するパーミュテーション規則が送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則となり、受信機の受信性能の向上が図られる。
　（２）
　第２の送信処理方法は、
　図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化する符号化ステップと、
　前記符号化ステップにおける符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリービングステップと、
　前記ビットインターリービングステップにおけるビットインターリービング後のビットからなるビット系列を８ビット系列に分離し、所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレキシングステップと、
　前記ビット‐セルデマルチプレキシングステップの処理の結果得られる８ビットの各セル語を２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッピングステップと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
　である
　ことを特徴とする。
　第２の送信機は、
　図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化するエンコーダと、
　前記エンコーダによる符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリーバと、
　前記ビットインターリーバによるビットインターリービング後のビットからなるビット系列を８ビット系列に分離し、所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレクサと、
　前記ビット‐セルデマルチプレクサの処理の結果得られる８ビットの各セル語を２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッパと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
　である
　ことを特徴とする。
　第２の受信処理方法は、
　複素セルを２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッピングステップと、
　前記デマッピングステップの処理結果に基づく８ビット系列を所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の８ビット系列を１ビット系列に多重するセル‐ビットマルチプレキシングステップと、
　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリービングステップと、
　前記ビットデインターリービングステップにおけるビットデインターリービング後のビットを、図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号する復号ステップと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
　である
　ことを特徴とする。
　第２の受信機は、
　複素セルを２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッパと、
　前記デマッパの処理結果に基づく８ビット系列を所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の８ビット系列を１ビット系列に多重するセル‐ビットマルチプレクサと、
　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリーバと、
　前記ビットデインターリーバにおけるビットデインターリービング後のビットを、図２５に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号するデコーダと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
　である
　ことを特徴とする。
　上記送信処理方法、及び送信機のそれぞれによれば、マッピング前にＬＤＰＣ符号語のビットに適用するパーミュテーションの規則が送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則となり、受信機の受信性能の向上が図られる。
　上記受信処理方法、及び受信機のそれぞれによれば、デマッピングの結果得られるビットに適用するパーミュテーション規則が送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則となり、受信機の受信性能の向上が図られる。
　（３）
　第３の送信処理方法は、
　図２６に基づく符号化率８／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化する符号化ステップと、
　前記符号化ステップにおける符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリービングステップと、
　前記ビットインターリービングステップにおけるビットインターリービング後のビットからなるビット系列を１２ビット系列に分離し、所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレキシングステップと、
　前記ビット‐セルデマルチプレキシングステップの処理の結果得られる６ビットの各セル語を６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッピングステップと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ0、ｖ1＝ｂ4、ｖ2＝ｂ5、ｖ3＝ｂ1、ｖ4＝ｂ6、ｖ5＝ｂ7、ｖ6＝ｂ2、ｖ7＝ｂ10、ｖ8＝ｂ3、ｖ9＝ｂ8、ｖ10＝ｂ9、ｖ11＝ｂ11
　である
　ことを特徴とする。
　第３の送信機は、
　図２６に基づく符号化率８／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化するエンコーダと、
　前記エンコーダによる符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリーバと、
　前記ビットインターリーバによるビットインターリービング後のビットからなるビット系列を１２ビット系列に分離し、所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレクサと、
　前記ビット‐セルデマルチプレクサの処理の結果得られる６ビットの各セル語を６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッパと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ0、ｖ1＝ｂ4、ｖ2＝ｂ5、ｖ3＝ｂ1、ｖ4＝ｂ6、ｖ5＝ｂ7、ｖ6＝ｂ2、ｖ7＝ｂ10、ｖ8＝ｂ3、ｖ9＝ｂ8、ｖ10＝ｂ9、ｖ11＝ｂ11
　である
　ことを特徴とする。
　第３の受信処理方法は、
　複素セルを６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッピングステップと、
　前記デマッピングステップの処理結果に基づく１２ビット系列を所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の１２ビット系列を１ビット系列に多重するセル‐ビットマルチプレキシングステップと、
　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリービングステップと、
　前記ビットデインターリービングステップにおけるビットデインターリービング後のビットを、図２６に基づく符号化率８／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号する復号ステップと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ0、ｖ1＝ｂ4、ｖ2＝ｂ5、ｖ3＝ｂ1、ｖ4＝ｂ6、ｖ5＝ｂ7、ｖ6＝ｂ2、ｖ7＝ｂ10、ｖ8＝ｂ3、ｖ9＝ｂ8、ｖ10＝ｂ9、ｖ11＝ｂ11
　である
　ことを特徴とする。
　第３の受信機は、
　複素セルを６４ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッパと、
　前記デマッパの処理結果に基づく１２ビット系列を所定のパーミュテーション規則に従って当該１２ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の１２ビット系列を１ビット系列に多重するセル‐ビットマルチプレクサと、
　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリーバと、
　前記ビットデインターリーバによるビットデインターリービング後のビットを、図２６に基づく符号化率８／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号するデコーダと、
　を有し、
　前記パーミュテーション前の第ｉ（ｉ＝０～１１）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～１１）ビット系列のビットをｖiとし、
　前記所定のパーミュテーション規則は、
　ｖ0＝ｂ0、ｖ1＝ｂ4、ｖ2＝ｂ5、ｖ3＝ｂ1、ｖ4＝ｂ6、ｖ5＝ｂ7、ｖ6＝ｂ2、ｖ7＝ｂ10、ｖ8＝ｂ3、ｖ9＝ｂ8、ｖ10＝ｂ9、ｖ11＝ｂ11
　である
　ことを特徴とする。
　上記送信処理方法、及び送信機のそれぞれによれば、マッピング前にＬＤＰＣ符号語のビットに適用するパーミュテーションの規則が送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則となり、受信機の受信性能の向上が図られる。
　上記受信処理方法、及び受信機のそれぞれによれば、デマッピングの結果得られるビットに適用するパーミュテーション規則が送信機及び受信機で使用されるＬＤＰＣ符号とコンステレーションに応じた適切な規則となり、受信機の受信性能の向上が図られる。
　本発明は、低密度パリティ検査符号を用いたビットインターリーブ符号化変調システムにおけるビット‐セルデマルチプレクサおよび当該ビット‐セルデマルチプレクサに対応するセル‐ビットマルチプレクサに利用することができる。
　１００　ＢＩＣＭエンコーダ
　１１０　ＦＥＣエンコーダ
　１１１　ＢＣＨエンコーダ
　１１５　ＬＤＰＣエンコーダ
　１２０　ビットインターリーバ
　１２１　パリティインターリーバ
　１２５　カラム‐ロウインターリーバ
　１３０　ビット‐セルデマルチプレクサ
　１３０Ａ～１３０Ｃ　ビット‐セルデマルチプレクサ
　１３１　シンプルデマルチプレクサ
　１３１Ａ～１３１Ｃ　シンプルデマルチプレクサ
　１３５　デマルチパーミュテータ
　１３５Ａ～１３５Ｃ　デマルチパーミュテータ
　１４０　ＱＡＭマッパ
　３００　ＢＩＣＭデコーダ
　３１０　ＱＡＭデマッパ
　３２０　セル‐ビットマルチプレクサ
　３２０Ａ～３２０Ｃ　セル‐ビットマルチプレクサ
　３２１　インバースデマルチパーミュテータ
　３２１Ａ～３２１Ｃ　インバースデマルチパーミュテータ
　３２５　シンプルマルチプレクサ
　３２５Ａ～３２５Ｃ　シンプルマルチプレクサ
　３３０　ビットデインターリーバ
　３３１　カラム‐ロウデインターリーバ
　３３５　パリティデインターリーバ
　３４０　ＢＩＣＭデコーダ
　３４１　ＬＤＰＣデコーダ
　３４５　ＢＣＨデコーダ

Claims (4)

  1. 　表１に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化する符号化ステップと、
    Figure JPOXMLDOC01-appb-T000004
     　前記符号化ステップにおける符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリービングステップと、
    　前記ビットインターリービングステップにおけるビットインターリービング後のビットからなるビット系列を８ビット系列に分離し、所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレキシングステップと、
    　前記ビット‐セルデマルチプレキシングステップの処理の結果得られる８ビットの各セル語を２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッピングステップと、
    　を有し、
    　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、
    　前記所定のパーミュテーション規則は、
    　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
    　である
    　ことを特徴とする送信処理方法。
  2. 　表２に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて情報ビットを符号化するエンコーダと、
    Figure JPOXMLDOC01-appb-T000005
     　前記エンコーダによる符号化の結果得られた符号語のビットに対して、パリティインターリービング及びツイストを伴う又はツイストを伴わないカラム‐ロウインターリービングを行うビットインターリーバと、
    　前記ビットインターリーバによるビットインターリービング後のビットからなるビット系列を８ビット系列に分離し、所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行うビット‐セルデマルチプレクサと、
    　前記ビット‐セルデマルチプレクサの処理の結果得られる８ビットの各セル語を２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってマッピングするマッパと、
    　を有し、
    　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、
    　前記所定のパーミュテーション規則は、
    　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
    　である
    　ことを特徴とする送信機。
  3. 　複素セルを２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッピングステップと、
    　前記デマッピングステップの処理結果に基づく８ビット系列を所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の８ビット系列を１ビット系列に多重するセル‐ビットマルチプレキシングステップと、
    　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリービングステップと、
    　前記ビットデインターリービングステップにおけるビットデインターリービング後のビットを、表３に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号する復号ステップと、
    Figure JPOXMLDOC01-appb-T000006
     　を有し、
    　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、
    　前記所定のパーミュテーション規則は、
    　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
    　である
    　ことを特徴とする受信処理方法。
  4. 　複素セルを２５６ＱＡＭ（Quadrature Amplitude Modulation）コンステレーションに従ってデマッピングするデマッパと、
    　前記デマッパの処理結果に基づく８ビット系列を所定のパーミュテーション規則に従って当該８ビット系列の並び順を換えるパーミュテーションを行い、当該パーミュテーション後の８ビット系列を１ビット系列に多重するセル‐ビットマルチプレクサと、
    　前記多重の結果得られた１ビット系列のビットに対して、ツイストを伴う又はツイストを伴わないカラム‐ロウデインターリービングおよびパリティデインターリービングを行うビットデインターリーバと、
    　前記ビットデインターリーバにおけるビットデインターリービング後のビットを、表４に基づく符号化率７／１５及び符号語長１６２００の低密度パリティ検査符号に基づいて復号するデコーダと、
    Figure JPOXMLDOC01-appb-T000007
     　を有し、
    　前記パーミュテーション前の第ｉ（ｉ＝０～７）ビット系列のビットをｂiとし、前記パーミュテーション後の第ｉ（ｉ＝０～７）ビット系列のビットをｖiとし、
    　前記所定のパーミュテーション規則は、
    　ｖ0＝ｂ2、ｖ1＝ｂ6、ｖ2＝ｂ0、ｖ3＝ｂ1、ｖ4＝ｂ4、ｖ5＝ｂ5、ｖ6＝ｂ3、ｖ7＝ｂ7
    　である
    　ことを特徴とする受信機。
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