WO2012153375A1 - クロック生成回路 - Google Patents

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oscillation
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Fujitsu Ltd
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    • H03L7/235—Nested phase locked loops

Definitions

  • the present invention relates to a clock generation circuit.
  • FIG. 1 is a diagram illustrating a configuration example of a multiphase clock generation circuit.
  • the multi-phase clock generation circuit includes a phase-locked loop (PLL) circuit including a phase frequency detector 101, a low-pass filter 102, an oscillator 103, and a frequency divider 104.
  • the phase frequency detector 101 compares the phase and frequency between the output clock signal of the frequency divider 104 and the reference clock signal CLK, and outputs the phase difference.
  • the low pass filter 102 averages and outputs the phase difference output from the phase frequency detector 101.
  • the oscillator 103 generates and outputs a plurality of phase clock signals ⁇ 1 to ⁇ p whose phases are adjusted so that the average value of the differences becomes small.
  • the frequency divider 104 divides the clock signal ⁇ 1, for example, and feeds back a clock signal having a frequency lower than that of the clock signal ⁇ 1 to the phase frequency detector 101. By this feedback loop processing, the clock signal ⁇ 1 converges and locks in the same phase as the reference clock signal CLK.
  • the multi-phase clock generation circuit of FIG. 1 has the advantage of a simple system and low power consumption.
  • the oscillator 103 is a ring oscillator
  • the multiphase clock generation circuit of FIG. 1 has a drawback that noise characteristics are lowered and oscillation cannot be performed at a high frequency.
  • the multiphase clock generation circuit of FIG. 1 can make the oscillator 103 using a plurality of inductors in order to solve the problem of noise and frequency.
  • FIG. 2 is a diagram illustrating a configuration example of another multiphase clock generation circuit.
  • the multiphase clock generation circuit of FIG. 2 is obtained by adding a delay line 201, a phase detector 202, and a low-pass filter 203 to the multiphase clock generation circuit of FIG.
  • the delay line 201, the phase detector 202, and the low-pass filter 203 constitute a delay-locked loop (DLL) circuit.
  • the oscillator 103 outputs a single-phase clock signal to the frequency divider 104, the delay line 201, and the phase detector 202.
  • the delay line 201 delays the output clock signal of the oscillator 103 to output a plurality of phase clock signals ⁇ 1 to ⁇ p.
  • the phase detector 202 compares the phase of the output clock signal of the oscillator 103 and, for example, the clock signal ⁇ 1, and outputs the phase difference to the low-pass filter 203.
  • the low-pass filter 203 averages the phase difference and outputs it to the delay line 201.
  • the delay line 201 generates and outputs a plurality of phase clock signals ⁇ 1 to ⁇ p whose phases are adjusted so that the phase difference output from the low-pass filter 203 is small.
  • the clock signal ⁇ 1 converges and locks in the same phase as the reference clock signal CLK.
  • the multi-phase clock generation circuit of FIG. 2 has an advantage that the noise characteristics of the phase-locked loop circuit can be improved by configuring the oscillator 103 using one inductor.
  • the multi-phase clock generation circuit of FIG. 2 requires two low-pass filters 102 and 203, and has a disadvantage that the circuit area is enormous.
  • a time digital converter having a coarse time conversion device, a first fine time register, and a second fine time register and combining coarse time conversion and fine time conversion is known (for example, Patent Document 1 and Patent Document). 2).
  • An object of the present invention is to provide a high-precision and / or small-sized clock generation circuit capable of generating a multi-phase clock signal.
  • the clock generation circuit uses a counter that counts the number of pulses of the oscillation clock signal existing within one cycle of the reference clock signal and a plurality of first delay elements to make the oscillation clock signal relative to the reference clock signal.
  • a first time of generating a first clock signal of a plurality of phases by delaying the delay time and outputting a value of the first clock signal of the plurality of phases at the edge time of the reference clock signal as a first digital value By delaying the oscillation clock signal relative to the reference clock signal by using a digital converter and a plurality of second delay elements having a delay time shorter than the delay time of the first delay element, a plurality of phases are obtained.
  • Second clock signal is generated, and the value of the second clock signal of the plurality of phases at the edge of the reference clock signal is set to a second digital value.
  • the third clock signal of a plurality of phases is generated by delaying the first clock signal relative to the reference clock signal, and the third clock of the plurality of phases at the edge time of the reference clock signal
  • a third time digital converter for outputting a signal value as a third digital value; and a period and a target period of the oscillation clock signal obtained based on at least the first digital value and the third digital value;
  • An oscillator that generates the oscillation clock signal having a period of 1 / m (m is an integer of 2 or more) of the period of the reference clock signal, and the plurality of first time converters in the first time digital converter
  • the delay element changes a delay time according to the delay control signal output from the delay control unit, and the first time digital converter outputs the first clock signal of the plurality of phases.
  • the first time digital converter can output a first clock signal having a plurality of phases.
  • digital processing becomes possible, so that a highly accurate and / or small clock generation circuit can be provided.
  • FIG. 1 is a diagram illustrating a configuration example of a multiphase clock generation circuit.
  • FIG. 2 is a diagram illustrating a configuration example of another multiphase clock generation circuit.
  • FIG. 3A is a diagram illustrating a configuration example of a multiphase clock generation circuit using a digital phase lock loop circuit.
  • FIG. 3B is a diagram illustrating a configuration example of the time digital converter of FIG. 3A.
  • FIG. 4 is a timing chart showing an example of a multiphase clock signal.
  • FIG. 5 is a timing chart for explaining an operation example of the multiphase clock generation circuit.
  • FIG. 6A is a diagram illustrating the resolution of the oscillation clock signal when the unit delay amount is relatively small.
  • FIG. 6B is a diagram illustrating the resolution of the oscillation clock signal when the unit delay amount is relatively large.
  • FIG. 7A is a diagram illustrating an example in which a 16-phase clock signal is generated.
  • FIG. 7B is a diagram illustrating an example in which an 18-phase clock signal is generated.
  • FIG. 8A is a diagram illustrating a configuration example of a multiphase clock generation circuit using a two-stage time digital converter.
  • FIG. 8B is a diagram for explaining the operation of the multiphase clock generation circuit of FIG. 8A.
  • FIG. 9A is a block diagram illustrating a configuration example of a time digital converter.
  • FIG. 9B is a block diagram illustrating a configuration example of the time digital converter.
  • FIG. 9C is a time chart for explaining an operation example of the time digital converter.
  • FIG. 10A is a diagram illustrating a configuration example of the variable delay element in FIG. 9B.
  • FIG. 10B is a diagram illustrating another configuration example of the variable delay element in FIG. 9B.
  • FIG. 10C is a diagram illustrating another configuration example of the variable delay element in FIG. 9B.
  • FIG. 10D is a diagram illustrating another configuration example of the variable delay element in FIG. 9B.
  • FIG. 11A is a diagram for explaining delay time control of the calibration circuit of FIG. 9A.
  • FIG. 11B is a diagram for explaining delay time control of the calibration circuit of FIG. 9A.
  • FIG. 12 is a time chart showing a state after calibration of the calibration circuit.
  • FIG. 13 is a time chart showing a state after calibration of the calibration circuit.
  • FIG. 12 is a time chart showing a state after calibration of the calibration circuit.
  • FIG. 14A is a diagram illustrating a configuration example of a circuit for normalizing a fine time digital converter to a coarse time digital converter.
  • FIG. 14B is a diagram illustrating another configuration example of a circuit for normalizing the fine time digital converter to the coarse time digital converter.
  • FIG. 15A is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the second embodiment.
  • FIG. 15B is a diagram for explaining the offset lock.
  • FIG. 16A is a diagram illustrating an example of convergence of the locked state of the phase-locked loop circuit.
  • FIG. 16B is a diagram illustrating an example of convergence of the locked state of the phase-locked loop circuit.
  • FIG. 17A is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the third embodiment.
  • FIG. 18 is a diagram illustrating a configuration example of the multiphase clock generation circuit according to the first embodiment.
  • FIG. 19 is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the fourth embodiment.
  • FIG. 20 is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the fifth embodiment.
  • FIG. 21 is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the sixth embodiment.
  • FIG. 3A is a diagram illustrating a configuration example of a multiphase clock generation circuit using a digital phase lock loop circuit
  • FIG. 5 is a timing chart for explaining an operation example of the multiphase clock generation circuit.
  • the counter 306 counts the number of pulses EC of the oscillation clock signal CLK2 existing within one cycle of the reference clock signal CLK1.
  • the counter 306 counts the number of pulses EC by counting the number of rising edges of the oscillation clock signal CLK2 existing within one period of the reference clock signal CLK1.
  • the number of pulses EC is “8”.
  • a time digital converter (TDC) 301 receives a reference clock signal CLK1 and an oscillation clock signal CLK2, and generates a plurality of phase clock signals ⁇ 1 to ⁇ p.
  • TDC time digital converter
  • FIG. 3B is a diagram showing a configuration example of the time digital converter 301 in FIG. 3A
  • FIG. 4 is a timing chart showing examples of the multiphase clock signals ⁇ 1 to ⁇ p.
  • a series connection circuit such as a plurality of delay elements 311 to 313 sequentially delays the oscillation clock signal CLK2.
  • Each of the delay elements 311 to 313 delays the input signal and outputs it.
  • the clock signal ⁇ 1 is the same signal as the oscillation clock signal CLK2.
  • the clock signal ⁇ 2 is an output signal of the delay element 311.
  • the clock signal ⁇ 3 is an output signal of the delay element 312.
  • Each phase difference of the clock signals ⁇ 1 to ⁇ 12 corresponds to each delay time of the delay elements 311 to 313 and the like.
  • Each of the delay elements 311 to 313 has the same delay time.
  • the time digital converter 301 can generate, for example, 12-phase clock signals ⁇ 1 to ⁇ 12.
  • the D-type flip-flops 321 to 323 and the like latch the values of the clock signals ⁇ 1 to ⁇ 12 at the time 420 of the rising edge of the reference clock signal CLK1, and output a binary digital value from the Q terminal.
  • the D-type flip-flop 321 latches the value of the clock signal ⁇ 1 at the time 420 of the rising edge of the reference clock signal CLK1, and outputs a digital value of “1” from the Q terminal.
  • the Q terminals of the D-type flip-flops 321 to 323 and the like output a digital value 421 of “111000000111” as shown in FIG.
  • the change point 422 is a point where the digital value 421 changes from “0” to “1”.
  • This change point 422 is a phase difference between the oscillation clock signal CLK2 and the reference clock signal CLK1.
  • the decoder 302 in FIG. 3A detects the phase difference corresponding to the change point 422.
  • the oscillation clock signal CLK2 can be expressed with a resolution of a unit delay amount of 0 to 24, for example.
  • a unit delay amount of 0 to 24 corresponds to 24 delay elements 311 to 313 and the like, and a unit delay amount “1” corresponds to a delay time of one delay element.
  • the rising edge of the oscillation clock signal CLK2 is detected as a unit delay amount “3” due to a quantization error.
  • the corresponding phase difference PE1 corresponds to the phase difference at the change point 422 in FIG. 4 and represents the phase difference of the oscillation clock signal CLK2 with respect to the reference clock signal CLK1.
  • the decoder 302 detects the phase difference PE1 of the rising edge of the oscillation clock signal CLK2 with respect to the first rising edge of the reference clock signal CLK1, and similarly oscillates with respect to the second rising edge of the reference clock signal CLK1.
  • the phase difference PE2 at the rising edge of the clock signal CLK2 is detected.
  • the reference clock signal CLK1 has a cycle Tref from the rising edge at timing t2 to the rising edge at the next timing t2.
  • the pulse number EC includes a quantization error and is the maximum pulse number of the oscillation clock signal CLK2 from the timing t1 to the next timing t1.
  • the period Tref is expressed by the following equation (1) based on the number of pulses EC and the phase differences PF1 and PF2.
  • Tref EC ⁇ PF1 + PF2 (1)
  • phase difference PF1 is expressed by the following equation (2) based on the cycle Tv of the oscillation clock signal and the phase difference PE1.
  • PF1 Tv ⁇ PE1 (2)
  • phase difference PF2 is expressed by the following equation (3) based on the cycle Tv of the oscillation clock signal and the phase difference PE2.
  • PF2 Tv ⁇ PE2 (3)
  • the period Tv is, for example, the unit delay amount “13” as described above.
  • the phase difference PE1 is, for example, a unit delay amount “3”.
  • the phase difference PE1 is expressed by a unit delay amount “3/13”.
  • the phase difference PE2 is also normalized.
  • the decoder 302 and the adder 303 calculate the cycle Tref of the reference clock signal CLK1 by the above equation (1).
  • the adder 303 outputs the cycle Tref of the reference clock signal CLK1 to the first low-pass filter 304.
  • the first low-pass filter 304 averages and outputs the period Tref of the reference clock signal CLK1 by digital low-pass filtering.
  • the oscillator 305 Based on the period Tref of the reference clock signal CLK1 output from the first low-pass filter 304, the oscillator 305 generates an oscillation clock signal CLK2 having a period of 1 / m (m is an integer of 2 or more) of the period Tref of the reference clock signal CLK1. And is fed back to the counter 306 and the time digital converter 301.
  • This feedback circuit is a phase-locked loop circuit. The phase difference between the oscillation clock signal CLK2 and the reference clock signal CLK1 approaches 0, and the phase difference converges around 0. That is, for example, the clock signal ⁇ 1 is locked in synchronization with the phase of the reference clock signal CLK1.
  • the multiphase clock generation circuit can output a plurality of phase clock signals ⁇ 1 to ⁇ p synchronized with the phase of the reference clock signal CLK1.
  • the subsequent stage decoder 302, adder 303 and first low-pass filter 304 can be constituted by digital circuits, so that the multiphase clock generation circuit can be reduced in size and power consumption can be reduced. can do.
  • FIG. 6A is a diagram showing the resolution of the oscillation clock signal CLK2 when the unit delay amount is relatively small
  • FIG. 6B is a diagram showing the resolution of the oscillation clock signal CLK2 when the unit delay amount is relatively large.
  • the magnitude of the unit delay amount “1” is determined by the delay time of the delay element 311 and the like in FIG. 3B.
  • the delay time of the delay element 311 and the like dynamically changes depending on process conditions, voltage, and / or temperature. Therefore, there are cases where the unit delay amount “1” is relatively small as shown in FIG. 6A and cases where the unit delay amount “1” is relatively large as shown in FIG. 6B.
  • FIG. 6A and 6B show how the phase difference of the same oscillation clock signal CLK2 with respect to the reference clock signal CLK1 is detected.
  • the phase difference is detected as the unit delay amount “1”.
  • the quantization error 611 in FIG. 6B is larger than the quantization error 601 in FIG. 6B, which degrades the performance.
  • the number of phases of the output clock signals ⁇ 1 to ⁇ p cannot be arbitrarily set because the resolution, power consumption, and area are in a trade-off relationship.
  • the delay time of the delay element 311 and the like depends on the process, temperature, and / or voltage, the number of phases locked by the phase lock loop circuit varies depending on conditions.
  • FIG. 7A is a diagram illustrating an example in which 16-phase clock signals ⁇ 1 to ⁇ 16 are generated
  • FIG. 7B is a diagram illustrating an example in which 18-phase clock signals ⁇ 1 to ⁇ 18 are generated.
  • the precision is B bits
  • the number of stages of the delay elements 311 and the like is 2 B. Therefore, when the precision is increased, the number of stages of the delay elements 311 and the like increases rapidly. In this case, if the resolution is increased by 1 bit, the number of stages of the delay elements 311 and the like is doubled. Both power consumption and area are doubled. Moreover, in order to normalize, a divider is required, and an area and power consumption increase. Next, a multiphase clock generation circuit for solving the above problem will be described.
  • FIG. 8A is a diagram showing a configuration example of a multiphase clock generation circuit using a two-stage time digital converter
  • FIG. 8B is a diagram for explaining the operation.
  • the time digital converter has two stages of a coarse time digital converter 801 and a fine time digital converter 803.
  • the coarse time digital converter 801 has the same configuration as that in FIG. 3B, and the delay time of the delay elements 311 to 313 and the like is relatively long. Therefore, the oscillation clock signal is low resolution with a large unit delay amount “1”. A period 823 of 521 is detected.
  • the stage (pulse generator and delay compensator) 802 is provided between the coarse time digital converter 801 and the fine time digital converter 803.
  • the delay circuit 804 delays the oscillation clock signal CLK ⁇ b> 2 by the same time as the delay time of the stage 802 and outputs it to the fine time digital converter 803, and the coarse time digital converter 801 and the fine difference time digital converter 803. Compensate the phase between.
  • the fine time digital converter 803 has the same configuration as that in FIG. 3B, and the delay time of the delay elements 311 to 313 and the like is relatively short, so that the unit clock delay amount “1” is small and the oscillation clock signal has a high resolution. A phase difference of 822 is detected.
  • x corresponds to the unit delay amount “2” of the oscillation clock signal 821
  • y corresponds to the unit delay amount “3” of the oscillation clock signal 821.
  • the phase between the unit delay amounts “f0” to “f1” corresponds to each delay time of the delay elements 311 to 313 of the fine time digital converter 803.
  • “2” is a unit delay amount of the phase difference of the oscillation clock signal 821.
  • (10-3) is the unit delay amount of the period 823.
  • “F11” is a unit delay amount of the phase difference of the oscillation clock signal 822.
  • “F12” is the unit delay amount of the oscillation clock signal 822 corresponding to the unit delay amount “1” of the oscillation clock signal 821.
  • the number of delay elements is 2 B1 +2 B2 .
  • the number of delay elements increases from 128 to 256 in the circuit of FIG. 3A.
  • the area and power consumption are reduced.
  • the first problem is that the linearity is degraded due to a delay mismatch between the stage 802 and the delay circuit 804.
  • the second problem is that since the normalized value of the coarse time digital converter 801 has only the resolution of the coarse time digital converter 801, the normalized quantization noise is high, and the fine time digital converter 803 has a high resolution. Even if there is a resolution, after normalization, the effective resolution is almost determined by the accuracy of the coarse time digital converter 801.
  • a multiphase clock generation circuit for solving the above problem will be described below.
  • FIG. 18 is a diagram illustrating a configuration example of the multiphase clock generation circuit according to the first embodiment.
  • the counter 306 counts the number of pulses EC of the oscillation clock signal CLK2 existing within one cycle of the reference clock signal CLK1.
  • the counter 306 counts the number of pulses EC by counting the number of rising edges of the oscillation clock signal CLK2 existing within one period of the reference clock signal CLK1.
  • the number of pulses EC is “8”.
  • the time digital converter 1501 receives the reference clock signal CLK1 and the oscillation clock signal CLK2, and generates a plurality of phases of low resolution clock signals ⁇ c1 to ⁇ cp and a plurality of phases of high resolution clock signals ⁇ f1 to ⁇ fp, ⁇ g1 to ⁇ gp.
  • FIGS. 9A and 9B are block diagrams showing a configuration example of the time digital converter 1501, and FIG. 9C is a time chart for explaining an operation example thereof.
  • the time digital converter 1501 includes a first time digital converter 901, a second time digital converter 902, and a third time digital converter 903.
  • the first time digital converter 901 is a coarse time digital converter, and includes first delay elements 921 to 928 and the like having a relatively long delay time.
  • the buffer 920 amplifies the oscillation clock signal CLK2.
  • a series connection circuit such as the first delay elements 921 to 928 is connected to the output terminal of the buffer 920.
  • the first delay elements 921 to 928 and the like sequentially delay the oscillation clock signal CLK2.
  • Each of the first delay elements 921 to 928 and the like delays the input signal and outputs it.
  • the clock signal ⁇ c1 is a signal having the same phase as that of the oscillation clock signal CLK2.
  • the clock signal ⁇ c2 is an output signal of the delay element 921.
  • Clock signal ⁇ c3 is an output signal of delay element 922.
  • Each phase difference of the clock signals ⁇ c1 to ⁇ cp corresponds to each delay time of the first delay elements 921 to 928 and the like.
  • Each of the first delay elements 921 to 928 and the like has the same delay time, and the delay time is changed by the delay control signal 914.
  • the first time digital converter 901 generates the low-resolution clock signals ⁇ c1 to ⁇ cp of a plurality of phases. As in FIG.
  • the D-type flip-flops 931 to 938 and the like latch the values of the clock signals ⁇ c1 to ⁇ cp at the time 420 of the rising edge of the reference clock signal CLK1, and store the binary first digital value 911 as Q Output from the terminal.
  • the first time digital converter 901 uses the plurality of first delay elements 921 to 928 to delay the oscillation clock signal CLK2 relative to the reference clock signal CLK1 to thereby make a plurality of phases.
  • First clock signals ⁇ c1 to ⁇ cp are generated, and the values of the first clock signals ⁇ c1 to ⁇ cp of a plurality of phases at the edge time 420 of the reference clock signal CLK1 are output as the first digital value 911.
  • the unit delay amount 965 of the oscillation clock signal CLK2 is variable as shown in FIG. 9C.
  • the phase between the unit delay amounts “0” to “1” of the oscillation clock signal CLK 2 corresponds to the delay time of the first delay element 921.
  • the second time digital converter 902 is a fine time digital converter, and includes second delay elements 941 to 943 having a delay time shorter than that of the first delay elements 921 to 928 and the like.
  • a series connection circuit such as the second delay elements 941 to 943 is connected to the output terminal of the buffer 920.
  • the second delay elements 941 to 943 and the like sequentially delay the oscillation clock signal CLK2.
  • the second delay elements 941 to 943 and the like delay the input signal and output it.
  • the clock signal ⁇ f1 is a signal having the same phase as that of the oscillation clock signal CLK2.
  • Clock signal ⁇ f2 is an output signal of delay element 941.
  • Clock signal ⁇ f3 is an output signal of delay element 942.
  • Each phase difference of the clock signals ⁇ f1 to ⁇ fp corresponds to each delay time of the second delay elements 941 to 943 and the like.
  • Each of the second delay elements 941 to 943 has the same delay time.
  • the second time digital converter 902 generates the multi-phase high resolution clock signals ⁇ f1 to ⁇ fp.
  • the D-type flip-flops 951 to 953 and the like latch the values of the clock signals ⁇ f1 to ⁇ fp at the time 420 of the rising edge of the reference clock signal CLK1, and store the binary second digital value 912 as Q Output from the terminal.
  • the second time digital converter 902 uses the plurality of second delay elements 941 to 943 and the like having a delay time shorter than the delay times of the first delay elements 921 to 928 and the like. Are delayed relative to the reference clock signal CLK1 to generate second clock signals ⁇ f1 to ⁇ fp of a plurality of phases, and second clock signals ⁇ f1 to ⁇ fp of a plurality of phases at the edge time 420 of the reference clock signal CLK1. Is output as the second digital value 912. As shown in FIG. 9C, the second time digital converter 902 is a circuit for detecting the phase of the first rising edge 962 of the oscillation clock signal CLK2. The phase between the unit delay amounts “f0” to “f1” of the oscillation clock signal CLK2 corresponds to the delay time of the second delay element 941.
  • the third time digital converter 903 is a fine time digital converter similar to the second time digital converter 902, and third delay elements 981 to 981 having the same delay time as the second delay elements 941 to 943 and the like. 983 etc.
  • the serial connection circuits such as the third delay elements 981 to 983 are connected to the output terminal of the first delay element 927 (the input terminal of the first delay element 928).
  • the third delay elements 981 to 983 and the like sequentially delay the first clock signal ⁇ c8 output from the first delay element 927.
  • the third delay elements 981 to 983 and the like delay the input signal and output it.
  • the clock signal ⁇ g1 is the same signal as the first clock signal ⁇ c8 output from the first delay element 927.
  • the clock signal ⁇ g2 is an output signal of the delay element 981.
  • Clock signal ⁇ g3 is an output signal of delay element 982.
  • Each phase difference of the clock signals ⁇ g1 to ⁇ gp corresponds to each delay time of the third delay elements 981 to 983 and the like.
  • Each of the third delay elements 981 to 983 has the same delay time. In this way, the third time digital converter 903 generates a plurality of phases of high resolution clock signals ⁇ g1 to ⁇ gp. As in FIG.
  • the D-type flip-flops 991 to 993 and the like latch the values of the clock signals ⁇ g1 to ⁇ gp at the time 420 of the rising edge of the reference clock signal CLK1, and store the binary third digital value 913 as Q Output from the terminal.
  • the third time digital converter 903 uses a plurality of third delay elements 981 to 983 and the like having the same delay time as the second delay elements 941 to 943 and the like.
  • the first clock signals ⁇ c8 delayed by the one delay elements 921 to 927 are delayed to generate the third clock signals ⁇ g1 to ⁇ gp of the plurality of phases, and the first of the plurality of phases at the edge time of the reference clock signal CLK1. 3 are output as third digital values 913.
  • the third time digital converter 903 is a circuit for detecting the phase of the second rising edge 963 of the oscillation clock signal CLK2.
  • the phase between the unit delay amounts “f0” to “f1” of the oscillation clock signal CLK2 corresponds to the delay time of the third delay element 981.
  • the calibration circuit 904 in FIG. 9A includes the decoder 302, the subtractor 1504, the second low-pass filter 1505, and the adder 303 in FIG.
  • the calibration circuit 904 includes a first digital value 911 of the first time digital converter 901, a second digital value 912 of the second time digital converter 902, and a third digital value of the third time digital converter 903.
  • the digital value 913 is input, and the period 964 of the oscillation clock signal CLK2 is calculated in the same manner as in the method of FIGS.
  • the period 964 is output to the first low-pass filter 304 in FIG.
  • the first time digital converter 901 is a circuit for detecting the rising edges 962 and 963 of the oscillation clock signal CLK2 with low resolution.
  • the rising edge 962 is detected as a unit delay amount “1”
  • the rising edge 963 is detected as a unit delay amount “8”.
  • the second time digital converter 902 is a circuit for detecting the first rising edge 962 of the oscillation clock signal CLK2 with high resolution.
  • the rising edge 962 is detected as the unit delay amount “f5”.
  • the third time digital converter 903 is a circuit for detecting the second rising edge 963 of the oscillation clock signal CLK2 with high resolution.
  • the rising edge 963 is detected as the unit delay amount “f6”.
  • the decoder 302 and the adder 303 are based on the count number EC of the counter 306 and the first to third digital values 911 to 913 according to the above equation (1) after normalization, as in FIG. Then, the cycle Tref of the reference clock signal CLK1 is calculated.
  • the adder 303 outputs the cycle Tref of the reference clock signal CLK1 to the first low-pass filter 304.
  • the first low-pass filter 304 is connected to the input terminal of the oscillator 305 and averages and outputs the period Tref of the reference clock signal CLK1 by digital low-pass filtering.
  • the oscillator 305 Based on the period Tref of the reference clock signal CLK1 output from the first low-pass filter 304, the oscillator 305 generates an oscillation clock signal CLK2 having a period of 1 / m (m is an integer of 2 or more) of the period Tref of the reference clock signal CLK1. And is fed back to the counter 306 and the time digital converter 1501.
  • This feedback circuit is a phase-locked loop circuit.
  • the phase difference between the oscillation clock signal CLK2 and the reference clock signal CLK1 approaches 0, and the phase difference converges around 0. That is, for example, the clock signal ⁇ c1 is locked in synchronization with the phase of the reference clock signal CLK1.
  • the multiphase clock generation circuit can output a plurality of phase clock signals ⁇ c1 to ⁇ cp synchronized with the phase of the reference clock signal CLK1.
  • the time digital converter 1501, the decoder 302, the adder 303, the first low-pass filter 304, the subtractor 1504, and the second low-pass filter 1505 in the subsequent stage can be configured by digital circuits.
  • the clock generation circuit can be downsized and power consumption can be reduced.
  • the calibration circuit 904 in FIG. 9A outputs a delay control signal 914 to the first delay elements 921 to 928 of the first digital converter 901.
  • the delay time of the first delay elements 921 to 928 and the like changes according to the delay control signal 914.
  • FIG. 10A is a diagram illustrating a configuration example of each of the variable delay elements 921 to 928 and the like in FIG. 9B.
  • the delay element 1001 is connected to the variable current source 1002, delays the signal at the input terminal IN, and outputs it to the output terminal OUT.
  • the control terminal CON1 receives the analog delay control signal 914 in FIG. 9B and controls the current flowing through the variable current source 1002.
  • the delay time of the delay element 1001 is shortened, and when the current of the variable current source 1002 is small, the delay time of the delay element 1001 is lengthened.
  • FIG. 10B is a diagram showing another configuration example of each of the variable delay elements 921 to 928 and the like shown in FIG. 9B.
  • the delay element 1001 includes a plurality of series connection circuits of a current source 1011 and a switch 1012 connected in parallel, delays a signal at the input terminal IN, and outputs the signal to the output terminal OUT.
  • the control terminal CON2 inputs the digital delay control signal 914 shown in FIG. 9B and controls on / off of the plurality of switches 1012. If the total current flowing through the plurality of current sources 1011 is large, the delay time of the delay element 1001 is shortened. If the total current flowing through the plurality of current sources 1011 is small, the delay time of the delay element 1001 is increased.
  • FIG. 10C is a diagram showing another configuration example of each of the variable delay elements 921 to 928 and the like in FIG. 9B.
  • the delay element 1001 is connected to the variable capacitor 1021, delays the signal of the input terminal IN, and outputs it to the output terminal OUT.
  • the control terminal CON3 inputs the analog delay control signal 914 shown in FIG. 9B and controls the capacitance value of the variable capacitor 1021. If the capacitance value of the variable capacitor 1021 is small, the delay time of the delay element 1001 is shortened, and if the capacitance value of the variable capacitor 1021 is large, the delay time of the delay element 1001 is lengthened.
  • FIG. 10D is a diagram showing another configuration example of each of the variable delay elements 921 to 928 and the like in FIG. 9B.
  • the delay element 1001 includes a plurality of series connection circuits of a capacitor 1031 and a switch 1032 connected in parallel, delays the signal of the input terminal IN, and outputs the signal to the output terminal OUT.
  • the control terminal CON4 receives the digital delay control signal 914 shown in FIG. 9B and controls on / off of the plurality of switches 1032. If the capacitance value connected to the delay element 1001 is small, the delay time of the delay element 1001 is shortened, and if the capacitance value connected to the delay element 1001 is large, the delay time of the delay element 1001 is lengthened.
  • FIG. 11A and 11B are diagrams for explaining the delay time control of the calibration circuit 904 in FIG. 9A.
  • FIG. 11A is a time chart showing a state before the phase-locked loop circuit is locked.
  • the horizontal axis indicates the unit delay amount of the first time digital converter 901.
  • a region 1101 is a region between unit delay amounts “0” to “1”, and is a region having a high-resolution unit delay amount of the second time digital converter 902.
  • a region 1104 is a region between unit delay amounts “15” to “16”, and has a high resolution unit delay amount of the third time digital converter 903.
  • the rising edge of the oscillation clock signal CLK2 has a phase difference 1102 with respect to the rising edge of the reference clock signal CLK1.
  • FIG. 11B is a time chart showing a state after the phase lock loop circuit is locked and before calibration.
  • the phase lock loop circuit reduces the phase difference of the oscillation clock signal CLK2 with respect to the reference clock signal CLK1.
  • the phase difference 1103 of the oscillation clock signal CLK2 with respect to the reference clock signal CLK1 becomes substantially zero.
  • the second time digital converter 902 operates in a region 1101 where the unit delay amount is between “0” and “1”
  • the third time digital converter 903 has unit delay amounts of “15” to “1”. 16 "operates in the region 1104.
  • the oscillation clock signal CLK2 is divided into 16 by the delay element, so that Clock signals ⁇ c1 to ⁇ c16 can be generated.
  • the second rising edge of the oscillation clock signal CLK2 is located between unit delay amounts “13” to “14”. In this state, the 14-phase first clock signals ⁇ c1 to ⁇ c14 are generated, and the desired 16 phases cannot be obtained.
  • the delay time of the first delay elements 921 to 928 and the like dynamically varies depending on the process, temperature, and / or voltage.
  • the number of phases of the first clock signals ⁇ c1 to ⁇ cp can also change dynamically. Therefore, stable 16-phase first clock control signals ⁇ c1 to ⁇ c16 can be generated by the delay time control of the calibration circuit 904 in FIG. 9A.
  • the phase information of the second rising edge of the oscillation clock signal CLK2 becomes the period information of the oscillation clock signal CLK2.
  • the decoder 302 in FIG. 18 outputs the phase information of the second rising edge of the oscillation clock signal CLK2 to the subtractor 1504 as the period information of the oscillation clock signal CLK2.
  • the period of the oscillation clock signal CLK2 is the unit delay amount “14”.
  • the subtractor 1504 outputs the difference between the period (for example, “14”) detected by the decoder 302 and the target period (target phase number) RD (for example, “16”) to the second low-pass filter 1505.
  • the subtractor 1504 outputs a difference between the period of the oscillation clock signal CLK2 obtained based on at least the first digital value 911 and the third digital value 913 and the target period RD.
  • the second low-pass filter 1505 is connected between the subtractor 1504 and the first time digital converter 901, and the output signal of the subtractor 1504 is averaged by performing digital low-pass filtering on the output signal of the subtractor 1504.
  • the signal is output as a delay control signal 914 to the first delay elements 921 to 928 in the first time digital converter 901.
  • the subtractor 1504 and the second low-pass filter 1505 constitute a delay control unit. For example, in FIG.
  • the oscillation clock signal CLK2 has a period of “14” and is shorter than the target period RD (eg, “16”), so the delay time of the first delay elements 921 to 928 and the like is shortened.
  • the lengths of the areas 1101 and 1104 correspond to the delay times of the first delay elements 921 to 928 and the like.
  • the oscillation clock signal CLK2 has a first rising edge located in the area 1101 and a second rising edge located in the area 1104. As a result, the oscillation clock signal CLK2 can be divided into 16 and 16-phase first clock signals ⁇ c1 to ⁇ c16 are generated. By this calibration feedback loop processing, the oscillation clock signal CLK 2 is locked such that the first rising edge is located in the area 1101 and the second rising edge is located in the area 1104. As a result, the number of phases of the first clock signals ⁇ c1 to ⁇ cp is locked to “16”.
  • the second time digital converter 902 performs the first time of the oscillation clock signal CLK2.
  • the phase of the rising edge can be detected.
  • the third time digital converter 903 performs the phase of the second rising edge of the oscillation clock signal CLK2. Can be detected.
  • the stage 802 in FIG. 8A is not necessary, and only two fine time digital converters 902 and 903 corresponding to the regions 1101 and 1104 may be provided. There is no need to provide a fine time digital converter.
  • FIG. 14A is a diagram showing a configuration example of a circuit for normalizing the fine time digital converters 902 and 903 to the coarse time digital converter 901.
  • the method of calculating the phase difference using the fine digital converter 803 and the coarse time digital converter 801 has been described above with reference to FIG. In the present embodiment, similarly, the phase difference is calculated using the fine digital converters 902 and 903 and the coarse time digital converter 901.
  • One first delay element 1401 is any one of the first delay elements 921 to 928 in FIG. 9B.
  • the plurality of second delay elements 1402 correspond to the second delay elements 941 to 943 in FIG. 9B.
  • the first delay element 1401 delays and outputs the reference clock signal CLK1.
  • the series connection circuit of the plurality of second delay elements 1402 delays and outputs the reference clock signal CLK1, for example.
  • the flip-flop bank 1403 has a plurality of flip-flops, and in synchronization with, for example, the rising edge of the output signal of the first delay element 1401, latches the output signals of the plurality of second delay elements 1402 and outputs them to the decoder 1404. To do.
  • the decoder 1404 can detect how many delay times of the second delay element 1401 are the delay time of the first delay element 1401. That is, it is possible to detect how many unit delay amounts of the second time digital converter 902 is the magnitude of the unit delay amount “1” of the first time digital converter 901.
  • the decoder 302 can perform normalization and detect the phase of the first rising edge and the second rising edge of the oscillation clock signal CLK2 as in FIG. 8B.
  • the second digital converter 902 has been described above as an example, the same applies to the third time digital converter 903.
  • FIG. 14B is a diagram illustrating another configuration example of a circuit for normalizing the fine time digital converters 902 and 903 to the coarse time digital converter 901.
  • the circuit in FIG. 14B is obtained by adding a low-pass filter 1411 to the circuit in FIG. 14A.
  • the second delay element 1412 is a variable delay element provided in place of the second delay element 1402.
  • the decoder 1404 detects how many second delay elements 1412 the delay time of the first delay element 1401 is, and outputs the difference between the number and the target number to the low-pass filter 1411.
  • the low pass filter 1411 averages the output of the decoder 1404 by low pass filtering, and outputs a delay control signal to the plurality of second delay elements 1412.
  • the delay times of the plurality of second delay elements 1412 change according to the delay control signal.
  • the difference output from the decoder 1404 converges to 0.
  • the decoder 302 in FIG. 18 performs normalization using the target number, and can detect the phase of the first rising edge and the second rising edge of the oscillation clock signal CLK2.
  • the multiphase clock generation circuit in FIG. 18 directly connects the coarse time digital converter 901 to the fine time digital converters 902 and 903 without passing through the stage 802 in FIG. 8A. This connection eliminates delay mismatch due to the stage 802 and improves the linearity of the characteristics.
  • the number of delay elements is 2 B1 +2 B2 + 1 .
  • the time digital converter 1501 the subsequent stage decoder 302, adder 303, first low-pass filter 304, subtractor 1504, and second low-pass filter 1505 can be configured with digital circuits.
  • the multiphase clock generation circuit can be reduced in size and power consumption can be reduced.
  • the normalization process is simplified, so the number of bits required for normalization is reduced, and the multiphase clock generation circuit reduces the circuit scale area and power consumption. To do.
  • FIG. 15A is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the second embodiment.
  • the circuit in FIG. 15A is obtained by adding an offset lock detector 1503 and an adder 1502 to the circuit in FIG.
  • the offset lock detector 1503 outputs the offset phase to the adder 1502 when detecting the offset lock based on the output signal of the decoder 302.
  • Adder 1502 adds the offset phase to the output signal of decoder 302 and outputs the result to adder 303. Details of the operation will be described below.
  • FIG. 15B is a diagram for explaining the offset lock.
  • the phase-locked loop circuit is locked with the frequency clock signal CLK2 having an offset phase.
  • the first rising edge is located in a region between unit delay amounts “1” and “2”
  • the second rising edge is unit delay amounts “16” and “17”. It is locked in a state located in the area between. In this state, the second time digital converter 902 and the third time digital converter 903 cannot detect the rising edge of the oscillation clock signal CLK2. Calibration is required to remove this offset phase.
  • the offset lock detector 1503 is such that the first rising edge of the oscillation clock signal CLK2 is not located in the area 1101 and the second rising edge of the oscillation clock signal CLK2 is in the area 1104 in a state where the phase lock loop circuit is locked. When it is not positioned at the position, it is determined that there is an offset phase, and the offset phase is output to the adder 1502. Adder 1502 adds the offset phase to the output signal of decoder 302 and outputs the result to adder 303. That is, the offset lock detector 1503 and the adder 1502 are input to the oscillator 305 when the second digital value 912 and the third digital value 913 are locked in a state where the edge of the oscillation clock signal CLK2 does not exist.
  • An offset phase is added to the period.
  • the offset phase is removed, and the oscillation clock signal CLK2 is corrected so that the first rising edge is located in the area 1101 and the second rising edge is located in the area 1104.
  • the oscillation clock signal CLK2 is corrected so that the first rising edge is located in the area 1101 and the second rising edge is located in the area 1104.
  • FIG. 17A is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the third embodiment.
  • the circuit of FIG. 17A is obtained by providing a variable delay circuit 1701 instead of the adder 1502 with respect to the circuit of FIG. 15A.
  • the offset lock detector 1503 When detecting the offset lock, the offset lock detector 1503 outputs a delay control signal corresponding to the offset phase to the variable delay circuit 1701.
  • the variable delay circuit 1701 delays the oscillation clock signal CLK2 output from the oscillator 305 by a delay time corresponding to the delay control signal, and outputs the delayed clock signal CLK2 to the counter 306 and the time digital converter 1501. Details of the operation will be described below.
  • FIGS. 16A and 16B are diagrams showing examples of convergence of the locked state of the phase-locked loop circuit.
  • the phase lock loop circuit converges while oscillating when the phase difference of the oscillation clock signal CLK2 is near zero.
  • the first rising edge of the oscillation clock signal CLK2 shifts to the plus side of the unit delay amount “0” as shown in FIG. 16A and the minus side of the unit delay amount “0” as shown in FIG. 16B.
  • the oscillation clock signal CLK2 operates normally because the first rising edge is located in the area 1101 and the second rising edge is located in the area 1104.
  • the oscillation clock signal CLK2 has the first rising edge not located in the area 1101 and the second rising edge is not located in the area 1104. Therefore, the fine time digital converter 902 And 903 cannot detect the rising edge of the oscillation clock signal CLK2.
  • the counter 306 is used and the phase difference becomes negative as shown in FIG. 16B, the first rising edge of the oscillation clock signal CLK2 is detected between the unit delay amounts “14” and “15”.
  • an offset phase can be added by the circuit of FIG. 15A.
  • the circuit of FIG. 17A by providing the variable delay circuit 1701, as shown in FIG. 17B, the unit delay amount on the horizontal axis is shifted to the right, and the unit delay amount is started from “ ⁇ 1”. Can do.
  • the offset lock detector 1503 is such that the first rising edge of the oscillation clock signal CLK2 is not located in the area 1101 and the second rising edge of the oscillation clock signal CLK2 is in the area 1104 in a state where the phase lock loop circuit is locked. When it is not located at the position, it is determined that an offset phase exists, and a delay control signal corresponding to the offset phase is output to the variable delay circuit 1701.
  • the variable delay circuit 1701 delays the oscillation clock signal CLK2 output from the oscillator 305 by a delay time corresponding to the delay control signal, and outputs the delayed clock signal CLK2 to the counter 306 and the time digital converter 1501.
  • the oscillator 305 An offset phase is given to the oscillation clock signal CLK2 to be output.
  • the oscillation clock signal CLK2 is corrected so that the first rising edge is located in the area 1101 and the second rising edge is located in the area 1104. Is possible.
  • FIG. 19 is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the fourth embodiment.
  • the circuit of FIG. 19 is obtained by adding a digital-analog converter 1901 and an analog low-pass filter 1902 to the circuit of FIG.
  • the digital-analog converter 1901 converts the delay control signal output from the second low-pass filter 1505 from digital to analog.
  • the low-pass filter 1902 averages the analog delay control signal by low-pass filtering and outputs the averaged signal to the first delay elements 921 to 928 in the first time digital converter 901.
  • the first delay elements 921 to 928 vary in delay time according to an analog delay control signal.
  • the first delay elements 921 to 928 can be analog controlled by the configuration of FIG. 10A or 10C.
  • the delay control of the first time digital converter 901 is simplified.
  • the low-pass filter 1902 may be deleted. By providing the low pass filter 1902, the delay control signal is stabilized and noise is reduced.
  • FIG. 20 is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the fifth embodiment.
  • the circuit of FIG. 20 is obtained by providing a successive approximation register (SAR) engine 2001 in place of the subtractor 1504 and the second low-pass filter 1505 with respect to the circuit of FIG.
  • SAR successive approximation register
  • the successive approximation register engine 2001 sequentially compares the cycle of the oscillation clock signal CLK2 obtained based on at least the first digital value 911 and the third digital value 913 of FIG. 9B and the target cycle RD in order from the upper bit.
  • the delay control unit determines the delay control signal in order from the higher order bits and outputs it to the first delay elements 921 to 928 in the first time digital converter 901.
  • the successive approximation register engine 2001 calculates the difference between the cycle of the oscillation clock signal CLK2 output from the decoder 302 and the target cycle RD in order from the upper bit, and outputs the delay control signals from the first delay elements 921 to 928 and the like in order from the upper bit. Change one bit at a time. By comparing before and after the delay time of the first delay elements 921 to 928 etc. is changed, it is determined whether or not the error is reduced when the bit of the delay control signal is changed, and the same applies to the next bit. Repeat this and calibrate bit by bit.
  • the processing of the successive approximation register engine 2001 is simple, the circuit scale and power consumption are reduced, and convergence is accelerated.
  • the successive approximation register engine 2001 is stopped after calibrating all the bits, there is a possibility that the period value of the oscillation clock signal CLK2 output from the decoder 302 may change due to fluctuations in temperature or voltage. Therefore, it is necessary to detect whether the cycle of the oscillation clock signal CLK2 output from the decoder 302 is positive without stopping the successive approximation register engine 2001 even after all bits have been calibrated. If the cycle is not correct, it is necessary to change the value of the delay control signal and match the cycle of the oscillation clock signal CLK2. In this case, since the fluctuation of the cycle of the oscillation clock signal CLK2 is small, only the lower bits of the delay control signal need be changed.
  • FIG. 21 is a diagram illustrating a configuration example of a multiphase clock generation circuit according to the sixth embodiment.
  • the circuit of FIG. 21 is obtained by adding a frequency divider 2201 to the circuit of FIG.
  • the oscillator 305 is a multi-phase oscillation clock signal having a period of 1 / m (m is an integer of 2 or more) of the period of the reference clock signal CLK1, based on the period of the reference clock signal CLK1 output from the first low-pass filter 304. ⁇ 1 to ⁇ p are generated.
  • the oscillator 305 is 1 / m (m of the period of the reference clock signal CLK1 based on the period of the reference clock signal CLK1 obtained based on the count number of the counter 306 and the first to third digital values 911 to 913.
  • the frequency divider 2201 divides one oscillation clock signal (for example, the oscillation clock signal ⁇ 1) among the oscillation clock signals ⁇ 1 to ⁇ p of the plurality of phases, and the counter 306, the first time digital converter 901, and the second Output to the time digital converter 902.
  • the frequency divider 2201 outputs a clock signal having a frequency lower than that of the oscillation clock signals ⁇ 1 to ⁇ p.
  • the first clock signals ⁇ c1 to ⁇ cp have the same frequency as the output clock signal of the frequency divider 2201.
  • the multiple-phase first clock signals ⁇ c1 to ⁇ cp have a frequency of 1 / m lower than the multiple-phase oscillation clock signals ⁇ 1 to ⁇ p.
  • the multiphase clock generation circuit of the present embodiment can output the low-frequency multiple-phase first clock signals ⁇ c1 to ⁇ cp and the high-frequency multiple-phase oscillation clock signals ⁇ 1 to ⁇ p to the outside.
  • the frequency of the first clock signals ⁇ c1 to ⁇ cp is 100 MHz, and the frequency of the oscillation clock signals ⁇ 1 to ⁇ p is 1 GHz.
  • clock signals ⁇ c1 to ⁇ cp and clock signals ⁇ 1 to ⁇ p having two types of frequencies can be generated.
  • the multiphase clock generation circuit has a small area and low power consumption. Power is reduced, noise is reduced, and performance is improved.
  • the accuracy of the time digital converter 1501 is increased by 2 bits, the quantization noise is reduced to a quarter.
  • the coarse time digital converter 901 and the fine time digital converters 902 and 903 the number of delay elements can be reduced and the size and size can be reduced as compared with the case where the single stage time digital converter 301 is used as shown in FIG. 3A. Low power consumption can be achieved.
  • the multiphase clock generation circuit of the above embodiment can be used for a wireless communication circuit, a processor, an analog-digital converter, a clock data recovery system, or the like.
  • the first time digital converter can output a first clock signal having a plurality of phases.
  • digital processing becomes possible, so that a highly accurate and / or small clock generation circuit can be provided.

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Abstract

　基準クロック信号の１周期内に存在する発振クロック信号のパルス数をカウントするカウンタ（３０６）と、発振クロック信号を遅延させることにより複数相の第１のクロック信号を生成する第１の時間デジタル変換器（１５０１）と、短い遅延時間で発振クロック信号を遅延させることにより複数相の第２のクロック信号を生成する第２の時間デジタル変換器（１５０１）と、遅延させられた第１のクロック信号を遅延させることにより複数相の第３のクロック信号を生成する第３の時間デジタル変換器（１５０１）と、発振クロック信号の周期と目標周期との差分を基に遅延制御信号を出力する遅延制御部（１５０４）と、基準クロック信号の周期を基に、基準クロック信号の周期の１／ｍの周期の発振クロック信号を生成する発振器（３０５）とを有し、第１の時間デジタル変換器内の遅延素子は、遅延制御信号に応じて遅延時間が変化するクロック生成回路が提供される。

Description

クロック生成回路
　本発明は、クロック生成回路に関する。
　図１は、多相クロック生成回路の構成例を示す図である。多相クロック生成回路は、位相周波数検出器１０１、ローパスフィルタ１０２、発振器１０３及び分周器１０４を含む位相ロックループ（ＰＬＬ：phase-locked loop）回路を有する。位相周波数検出器１０１は、分周器１０４の出力クロック信号と基準クロック信号ＣＬＫとの間で位相及び周波数を比較し、その位相の差分を出力する。ローパスフィルタ１０２は、位相周波数検出器１０１が出力する位相の差分を平均化して出力する。発振器１０３は、その差分の平均値が小さくなるように位相調整された複数相のクロック信号φ１～φｐを生成して出力する。分周器１０４は、例えばクロック信号φ１を分周し、クロック信号φ１より周波数が低いクロック信号を位相周波数検出器１０１にフィードバック出力する。このフィードバックループ処理により、クロック信号φ１は、基準クロック信号ＣＬＫと同じ位相にやがて収束してロックする。
　図１の多相クロック生成回路は、システムが簡単であり、消費電力が小さい利点がある。しかし、図１の多相クロック生成回路は、発振器１０３がリング発振器であるため、ノイズ特性が低下し、高い周波数で発振できない欠点がある。また、図１の多相クロック生成回路は、ノイズと周波数の問題を解決するため、複数のインダクタを利用して発振器１０３を作ることが可能だが、面積が膨大になり、コストが高くなる欠点がある。
　図２は、他の多相クロック生成回路の構成例を示す図である。図２の多相クロック生成回路は、図１の多相クロック生成回路に対して、遅延線２０１、位相検出器２０２及びローパスフィルタ２０３を追加したものである。遅延線２０１、位相検出器２０２及びローパスフィルタ２０３は、遅延ロックループ（ＤＬＬ：delay-locked loop）回路を構成する。ここで、発振器１０３は、単相のクロック信号を分周器１０４、遅延線２０１及び位相検出器２０２に出力する。遅延線２０１は、発振器１０３の出力クロック信号を遅延させることにより複数相のクロック信号φ１～φｐを出力する。位相検出器２０２は、発振器１０３の出力クロック信号及び例えばクロック信号φ１の位相を比較し、その位相の差分をローパスフィルタ２０３に出力する。ローパスフィルタ２０３は、その位相の差分を平均化し、遅延線２０１に出力する。遅延線２０１は、ローパスフィルタ２０３が出力する位相の差分が小さくなるように位相調整された複数相のクロック信号φ１～φｐを生成して出力する。この遅延ロックループ回路の処理により、クロック信号φ１は、基準クロック信号ＣＬＫと同じ位相にやがて収束してロックする。
　図２の多相クロック生成回路は、１つのインダクタを用いて発振器１０３を構成することにより、位相ロックループ回路のノイズ特性を改善することができる利点がある。しかし、図２の多相クロック生成回路は、２個のローパスフィルタ１０２及び２０３が必要になり、回路面積が膨大になる欠点がある。
　また、粗時間変換装置、第１微細時間レジスタ及び第２微細時間レジスタを有し、粗時間変換と微細時間変換を組み合わせた時間デジタル変換器が知られている（例えば、特許文献１及び特許文献２参照）。
特表２００９－５２７１５７号公報 特表２００９－５２７１５８号公報
　本発明の目的は、複数相のクロック信号を生成することができる高精度及び／又は小型のクロック生成回路を提供することである。
　クロック生成回路は、基準クロック信号の１周期内に存在する発振クロック信号のパルス数をカウントするカウンタと、複数の第１の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第１のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第１のクロック信号の値を第１のデジタル値として出力する第１の時間デジタル変換器と、前記第１の遅延素子の遅延時間より短い遅延時間の複数の第２の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第２のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第２のクロック信号の値を第２のデジタル値として出力する第２の時間デジタル変換器と、前記第２の遅延素子の遅延時間と同じ遅延時間の複数の第３の遅延素子を用いて、前記複数の第１の遅延素子により遅延させられた前記第１のクロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第３のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第３のクロック信号の値を第３のデジタル値として出力する第３の時間デジタル変換器と、少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を基に遅延制御信号を出力する遅延制御部と、前記カウンタのカウント数及び前記第１～第３のデジタル値を基に得られる前記基準クロック信号の周期を基に、前記基準クロック信号の周期の１／ｍ（ｍは２以上の整数）の周期の前記発振クロック信号を生成する発振器とを有し、前記第１の時間デジタル変換器内の前記複数の第１の遅延素子は、前記遅延制御部により出力される前記遅延制御信号に応じて遅延時間が変化し、前記第１の時間デジタル変換器は、前記複数相の第１のクロック信号を出力する。
　第１の時間デジタル変換器は、複数相の第１のクロック信号を出力することができる。第１～第３の時間デジタル変換器を設けることにより、デジタル処理が可能になるため、高精度及び／又は小型のクロック生成回路を提供することができる。
図１は、多相クロック生成回路の構成例を示す図である。 図２は、他の多相クロック生成回路の構成例を示す図である。 図３Ａは、デジタル位相ロックループ回路を用いた多相クロック生成回路の構成例を示す図である。 図３Ｂは、図３Ａの時間デジタル変換器の構成例を示す図である。 図４は、多相クロック信号の例を示すタイミングチャートである。 図５は、多相クロック生成回路の動作例を説明するためのタイミングチャートである。 図６Ａは、単位遅延量が比較的小さい場合の発振クロック信号の分解能を示す図である。 図６Ｂは、単位遅延量が比較的大きい場合の発振クロック信号の分解能を示す図である。 図７Ａは、１６相のクロック信号が生成される例を示す図である。 図７Ｂは、１８相のクロック信号が生成される例を示す図である。 図８Ａは、２ステージ時間デジタル変換器を用いた多相クロック生成回路の構成例を示す図である。 図８Ｂは、図８Ａの多相クロック生成回路の動作を説明するための図である。 図９Ａは、時間デジタル変換器の構成例を示すブロック図である。 図９Ｂは、時間デジタル変換器の構成例を示すブロック図である。 図９Ｃは、時間デジタル変換器の動作例を説明するためのタイムチャートである。 図１０Ａは、図９Ｂの可変遅延素子の構成例を示す図である。 図１０Ｂは、図９Ｂの可変遅延素子の他の構成例を示す図である。 図１０Ｃは、図９Ｂの可変遅延素子の他の構成例を示す図である。 図１０Ｄは、図９Ｂの可変遅延素子の他の構成例を示す図である。 図１１Ａは、図９Ａのキャリブレーション回路の遅延時間制御を説明するための図である。 図１１Ｂは、図９Ａのキャリブレーション回路の遅延時間制御を説明するための図である。 図１２は、キャリブレーション回路のキャリブレーション後の状態を示すタイムチャートである。 図１３は、キャリブレーション回路のキャリブレーション後の状態を示すタイムチャートである。 図１４Ａは、微細時間デジタル変換器を粗時間デジタル変換器に正規化するための回路の構成例を示す図である。 図１４Ｂは、微細時間デジタル変換器を粗時間デジタル変換器に正規化するための回路の他の構成例を示す図である。 図１５Ａは、第２の実施形態による多相クロック生成回路の構成例を示す図である。 図１５Ｂは、オフセットロックを説明するための図である。 図１６Ａは、位相ロックループ回路のロック状態の収束例を示す図である。 図１６Ｂは、位相ロックループ回路のロック状態の収束例を示す図である。 図１７Ａは、第３の実施形態による多相クロック生成回路の構成例を示す図である。 オフセット位相加算後の発振クロック信号を示すタイムチャートである。 図１８は、第１の実施形態による多相クロック生成回路の構成例を示す図である。 図１９は、第４の実施形態による多相クロック生成回路の構成例を示す図である。 図２０は、第５の実施形態による多相クロック生成回路の構成例を示す図である。 図２１は、第６の実施形態による多相クロック生成回路の構成例を示す図である。
（第１の実施形態）
　図３Ａはデジタル位相ロックループ回路を用いた多相クロック生成回路の構成例を示す図であり、図５は多相クロック生成回路の動作例を説明するためのタイミングチャートである。カウンタ３０６は、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２のパルス数ＥＣをカウントする。例えば、カウンタ３０６は、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２の立ち上がりエッジ数をカウントすることにより、パルス数ＥＣをカウントする。例えば、図５の場合、パルス数ＥＣは「８」である。時間デジタル変換器（ＴＤＣ）３０１は、基準クロック信号ＣＬＫ１及び発振クロック信号ＣＬＫ２を入力し、複数相のクロック信号φβ１～φβｐを生成する。
　図３Ｂは図３Ａの時間デジタル変換器３０１の構成例を示す図であり、図４は多相クロック信号φβ１～φβｐの例を示すタイミングチャートである。ここでは、ｐが１２の例を示す。複数の遅延素子３１１～３１３等の直列接続回路は、発振クロック信号ＣＬＫ２を順次遅延させる。遅延素子３１１～３１３等は、それぞれ、入力信号を遅延させて出力する。クロック信号φβ１は、発振クロック信号ＣＬＫ２と同じ信号である。クロック信号φβ２は、遅延素子３１１の出力信号である。クロック信号φβ３は、遅延素子３１２の出力信号である。クロック信号φβ１～φβ１２の各位相差は、遅延素子３１１～３１３等の各遅延時間に対応する。遅延素子３１１～３１３等の各々は、遅延時間が同じである。このようにして、時間デジタル変換器３０１は、例えば１２相のクロック信号φβ１～φβ１２を生成することができる。Ｄ型フリップフロップ３２１～３２３等は、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φβ１～φβ１２の値をラッチし、２値のデジタル値をＱ端子から出力する。例えば、Ｄ型フリップフロップ３２１は、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φβ１の値をラッチし、「１」のデジタル値をＱ端子から出力する。これにより、例えば、Ｄ型フリップフロップ３２１～３２３等のＱ端子は、図４に示すように、「１１１００００００１１１」のデジタル値４２１を出力する。変化点４２２は、デジタル値４２１が「０」から「１」に変化する点である。この変化点４２２は、発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差である。図３Ａのデコーダ３０２が変化点４２２に対応する位相差を検出する。
　図５において、発振クロック信号ＣＬＫ２は、例えば０～２４の単位遅延量の分解能で表すことができる。０～２４の単位遅延量は、２４個の遅延素子３１１～３１３等に対応し、単位遅延量の「１」は、１個の遅延素子の遅延時間に相当する。発振クロック信号ＣＬＫ２の立ち上がりエッジは、量子化誤差により単位遅延量「３」として検出される。これに対応する位相差ＰＥ１は、図４の変化点４２２の位相差に対応し、発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差を表す。このようにして、デコーダ３０２は、基準クロック信号ＣＬＫ１の１回目の立ち上がりエッジに対する発振クロック信号ＣＬＫ２の立ち上がりエッジの位相差ＰＥ１を検出し、同様に、基準クロック信号ＣＬＫ１の２回目の立ち上がりエッジに対する発振クロック信号ＣＬＫ２の立ち上がりエッジの位相差ＰＥ２を検出する。
　量子化誤差のため、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが単位遅延量「３」として検出され、２回目の立ち上がりエッジが単位遅延量「１６」として検出される。したがって、発振クロック信号ＣＬＫ２の周期Ｔｖは、１６－３＝１３の単位遅延量となる。
　基準クロック信号ＣＬＫ１は、タイミングｔ２の立ち上がりエッジから次のタイミングｔ２の立ち上がりエッジまでの周期Ｔｒｅｆを有する。パルス数ＥＣは、量子化誤差を含み、最大、タイミングｔ１から次のタイミングｔ１までの間の発振クロック信号ＣＬＫ２のパルス数である。
　次に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆの検出方法を説明する。周期Ｔｒｅｆは、パルス数ＥＣ、位相差ＰＦ１及びＰＦ２を基に次式（１）で表される。
　　Ｔｒｅｆ＝ＥＣ－ＰＦ１＋ＰＦ２　　　・・・（１）
　ここで、位相差ＰＦ１は、発振クロック信号の周期Ｔｖ及び位相差異ＰＥ１を基に次式（２）で表される。
　　ＰＦ１＝Ｔｖ－ＰＥ１　　　・・・（２）
　また、位相差ＰＦ２は、発振クロック信号の周期Ｔｖ及び位相差異ＰＥ２を基に次式（３）で表される。
　　ＰＦ２＝Ｔｖ－ＰＥ２　　　・・・（３）
　周期Ｔｖは、上記のように例えば単位遅延量「１３」である。また、位相差ＰＥ１は、例えば単位遅延量「３」である。位相差ＰＥ１を周期Ｔｖの比率に正規化すると、位相差ＰＥ１は単位遅延量「３／１３」で表される。同様に、位相差ＰＥ２の正規化も行われる。デコーダ３０２及び加算器３０３は、正規化後に、上式（１）により基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを演算する。加算器３０３は、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを第１のローパスフィルタ３０４に出力する。第１のローパスフィルタ３０４は、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆをデジタルのローパスフィルタリングにより平均化して出力する。発振器３０５は、第１のローパスフィルタ３０４が出力する基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを基に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆの１／ｍ（ｍは２以上の整数）の周期の発振クロック信号ＣＬＫ２を生成し、カウンタ３０６及び時間デジタル変換器３０１にフィードバック出力する。このフィードバック回路は、位相ロックループ回路である。発振クロック信号ＣＬＫ２及び基準クロック信号ＣＬＫ１の位相差は０に近づき、その位相差は０付近に収束する。すなわち、例えばクロック信号φβ１は、基準クロック信号ＣＬＫ１の位相に同期した状態でロックする。多相クロック生成回路は、基準クロック信号ＣＬＫ１の位相に同期した複数相のクロック信号φβ１～φβｐを出力することができる。時間デジタル変換器３０１を用いることにより、その後段のデコーダ３０２、加算器３０３及び第１のローパスフィルタ３０４をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。
　図６Ａは単位遅延量が比較的小さい場合の発振クロック信号ＣＬＫ２の分解能を示す図であり、図６Ｂは単位遅延量が比較的大きい場合の発振クロック信号ＣＬＫ２の分解能を示す図である。単位遅延量「１」の大きさは、図３Ｂの遅延素子３１１等の遅延時間により決まる。遅延素子３１１等は、プロセス条件、電圧及び／又は温度に依存して遅延時間が動的に変化する。したがって、図６Ａのように単位遅延量「１」の大きさが比較的小さい場合と、図６Ｂのように単位遅延量「１」の大きさが比較的大きい場合とが存在する。図６Ａ及び図６Ｂは、同じ発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差を検出する様子を示す。図６Ａ及び図６Ｂの両方において、位相差は単位遅延量「１」として検出される。しかし、図６Ｂの量子化誤差６１１は、図６Ｂの量子化誤差６０１より大きくなり、性能を劣化させる。分解能を上げた方がよいが、分解能と消費電力、面積はトレードオフの関係にあるため、出力クロック信号φβ１～φβｐの相数を任意に設定できない。また、遅延素子３１１等の遅延時間はプロセス、温度及び／又は電圧に依存するため、位相ロックループ回路でロックされる相数は条件により変わる。
　図７Ａは１６相のクロック信号φβ１～φβ１６が生成される例を示す図であり、図７Ｂは１８相のクロック信号φβ１～φβ１８が生成される例を示す図である。上記のように、出力クロック信号φβ１～φβｐの相数は、条件により変わるため、所望の相数が得られないという課題がある。
　また、精度をＢビットとすると、遅延素子３１１等の段数は２Ｂになるため、精度を上げると遅延素子３１１等の段数は急激に増える。この場合、分解能を１ビット増やすと、遅延素子３１１等の段数が２倍増える。消費電力と面積も共に２倍増える。また、正規化するためには、割り算器が必要になり、面積及び消費電力が増大する。次に、上記の課題を解決するための多相クロック生成回路を説明する。
　図８Ａは２ステージ時間デジタル変換器を用いた多相クロック生成回路の構成例を示す図であり、図８Ｂはその動作を説明するための図である。時間デジタル変換器は、粗時間デジタル変換器８０１及び微細時間デジタル変換器８０３の２ステージを有する。粗時間デジタル変換器８０１は、図３Ｂと同様の構成を有し、遅延素子３１１～３１３等の遅延時間が比較的長いため、単位遅延量「１」の大きさが大きい低分解能で発振クロック信号５２１の周期８２３が検出される。
　ステージ（パルス発生器及び遅延補償器）８０２は、粗時間デジタル変換器８０１と微細時間デジタル変換器８０３の間に設けられる。遅延回路８０４は、発振クロック信号ＣＬＫ２に対して、ステージ８０２の遅延時間と同じ時間の遅延を行って微細時間デジタル変換器８０３に出力し、粗時間デジタル変換器８０１と微差時間デジタル変換器８０３との間の位相を補償する。微細時間デジタル変換器８０３は、図３Ｂと同様の構成を有し、遅延素子３１１～３１３等の遅延時間が比較的短いため、単位遅延量「１」の大きさが小さい高分解能で発振クロック信号８２２の位相差が検出される。例えば、発振クロック信号８２２において、ｘは発振クロック信号８２１の単位遅延量「２」に対応し、ｙは発振クロック信号８２１の単位遅延量「３」に対応する。単位遅延量「ｆ０」～「ｆ１」の間の位相は、微細時間デジタル変換器８０３の遅延素子３１１～３１３等の各遅延時間に相当する。
　発振クロック信号８２１において、周期８２３は、例えば、１０－３＝７の単位遅延量である。したがって、発振クロック信号ＣＬＫ２の基準クロック信号ＣＬＫ１に対する位相差は、２／（１０－３）＋（ｆ１１／ｆ１２）×１／（１０－３）で表される。ここで、「２」は、発振クロック信号８２１の位相差の単位遅延量である。（１０－３）は、上記の周期８２３の単位遅延量である。「ｆ１１」は、発振クロック信号８２２の位相差の単位遅延量である。「ｆ１２」は、発振クロック信号８２１の単位遅延量「１」の大きさに対応する発振クロック信号８２２の単位遅延量の大きさである。
　粗時間デジタル変換器８０１の精度をＢ１ビットとし、微細時間デジタル変換器８０３の精度をＢ２ビットとすると、遅延素子の数は、２Ｂ１＋２Ｂ２になる。例えば、８ビット精度の場合、図３Ａの回路では、２８＝２５６個の遅延素子が必要になる。これに対し、図８Ａの回路では、２４＋２４＝３２個の遅延素子が必要になり、図３Ａの回路に比べて遅延素子の数が少なくなる。
　また、７ビットから８ビットに増やす場合、図３Ａの回路では遅延素子が１２８個から２５６個に増える。しかし、図８Ａの回路では、仮に粗時間デジタル変換器８０１及び微細時間デジタル変換器８０３がそれぞれ４ビット及び３ビットになると、遅延素子は１６＋８＝２４個から、微細時間デジタル変換器８０３を１ビット増やすと、遅延素子は１６＋１６＝３２個になる。図８Ａの回路は、遅延素子の数が減るので、面積及び消費電力が減る。
　しかし、図８Ａの回路の課題は２つある。１番目の課題は、ステージ８０２と遅延回路８０４の遅延のミスマッチにより線形性が低下することである。２番目の課題は、粗時間デジタル変換器８０１の正規化された値は粗時間デジタル変換器８０１の分解能しか持っていないため、正規化された量子化ノイズは高く、微細時間デジタル変換器８０３の分解能があっても、正規化した後、有効分解能はほとんど粗時間デジタル変換器８０１の精度で決まってしまうことである。以下、上記の課題を解決するための多相クロック生成回路を説明する。
　図１８は、第１の実施形態による多相クロック生成回路の構成例を示す図である。カウンタ３０６は、図５に示すように、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２のパルス数ＥＣをカウントする。例えば、カウンタ３０６は、基準クロック信号ＣＬＫ１の１周期内に存在する発振クロック信号ＣＬＫ２の立ち上がりエッジ数をカウントすることにより、パルス数ＥＣをカウントする。例えば、図５の場合、パルス数ＥＣは「８」である。時間デジタル変換器１５０１は、基準クロック信号ＣＬＫ１及び発振クロック信号ＣＬＫ２を入力し、複数相の低分解能クロック信号φｃ１～φｃｐ及び複数相の高分解能クロック信号φｆ１～φｆｐ，φｇ１～φｇｐを生成する。
　図９Ａ及び図９Ｂは時間デジタル変換器１５０１の構成例を示すブロック図であり、図９Ｃはその動作例を説明するためのタイムチャートである。時間デジタル変換器１５０１は、第１の時間デジタル変換器９０１、第２の時間デジタル変換器９０２及び第３の時間デジタル変換器９０３を有する。
　まず、第１の時間デジタル変換器９０１について説明する。第１の時間デジタル変換器９０１は、粗時間デジタル変換器であり、遅延時間が比較的長い第１の遅延素子９２１～９２８等を有する。バッファ９２０は、発振クロック信号ＣＬＫ２を増幅する。第１の遅延素子９２１～９２８等の直列接続回路は、バッファ９２０の出力端子に接続される。第１の遅延素子９２１～９２８等は、発振クロック信号ＣＬＫ２を順次遅延させる。第１の遅延素子９２１～９２８等は、それぞれ、入力信号を遅延させて出力する。クロック信号φｃ１は、発振クロック信号ＣＬＫ２と同じ位相の信号である。クロック信号φｃ２は、遅延素子９２１の出力信号である。クロック信号φｃ３は、遅延素子９２２の出力信号である。クロック信号φｃ１～φｃｐの各位相差は、第１の遅延素子９２１～９２８等の各遅延時間に対応する。第１の遅延素子９２１～９２８等の各々は、遅延時間が同じであり、遅延制御信号９１４により遅延時間が変わる。このようにして、第１の時間デジタル変換器９０１は、複数相の低分解能クロック信号φｃ１～φｃｐを生成する。Ｄ型フリップフロップ９３１～９３８等は、図４と同様に、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φｃ１～φｃｐの値をラッチし、２値の第１のデジタル値９１１をＱ端子から出力する。以上のように、第１の時間デジタル変換器９０１は、複数の第１の遅延素子９２１～９２８を用いて発振クロック信号ＣＬＫ２を基準クロック信号ＣＬＫ１に対して相対的に遅延させることにより複数相の第１のクロック信号φｃ１～φｃｐを生成し、基準クロック信号ＣＬＫ１のエッジ時点４２０における複数相の第１のクロック信号φｃ１～φｃｐの値を第１のデジタル値９１１として出力する。第１の時間デジタル変換器９０１では、遅延素子９２１～９２８の遅延時間を制御することにより、図９Ｃに示すように、発振クロック信号ＣＬＫ２の単位遅延量９６５の大きさが可変である。発振クロック信号ＣＬＫ２の単位遅延量「０」～「１」の間の位相は、第１の遅延素子９２１の遅延時間に相当する。
　次に、第２の時間デジタル変換器９０２について説明する。第２の時間デジタル変換器９０２は、微細時間デジタル変換器であり、第１の遅延素子９２１～９２８等より遅延時間が短い第２の遅延素子９４１～９４３等を有する。第２の遅延素子９４１～９４３等の直列接続回路は、バッファ９２０の出力端子に接続される。第２の遅延素子９４１～９４３等は、発振クロック信号ＣＬＫ２を順次遅延させる。第２の遅延素子９４１～９４３等は、それぞれ、入力信号を遅延させて出力する。クロック信号φｆ１は、発振クロック信号ＣＬＫ２と同じ位相の信号である。クロック信号φｆ２は、遅延素子９４１の出力信号である。クロック信号φｆ３は、遅延素子９４２の出力信号である。クロック信号φｆ１～φｆｐの各位相差は、第２の遅延素子９４１～９４３等の各遅延時間に対応する。第２の遅延素子９４１～９４３等の各々は、遅延時間が同じである。このようにして、第２の時間デジタル変換器９０２は、複数相の高分解能クロック信号φｆ１～φｆｐを生成する。Ｄ型フリップフロップ９５１～９５３等は、図４と同様に、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φｆ１～φｆｐの値をラッチし、２値の第２のデジタル値９１２をＱ端子から出力する。以上のように、第２の時間デジタル変換器９０２は、第１の遅延素子９２１～９２８等の遅延時間より短い遅延時間の複数の第２の遅延素子９４１～９４３等を用いて発振クロック信号ＣＬＫ２を基準クロック信号ＣＬＫ１に対して相対的に遅延させることにより複数相の第２のクロック信号φｆ１～φｆｐを生成し、基準クロック信号ＣＬＫ１のエッジ時点４２０における複数相の第２のクロック信号φｆ１～φｆｐの値を第２のデジタル値９１２として出力する。第２の時間デジタル変換器９０２は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ９６２の位相を検出するための回路である。発振クロック信号ＣＬＫ２の単位遅延量「ｆ０」～「ｆ１」の間の位相は、第２の遅延素子９４１の遅延時間に相当する。
　次に、第３の時間デジタル変換器９０３について説明する。第３の時間デジタル変換器９０３は、第２の時間デジタル変換器９０２と同様の微細時間デジタル変換器であり、第２の遅延素子９４１～９４３等と同じ遅延時間の第３の遅延素子９８１～９８３等を有する。第３の遅延素子９８１～９８３等の直列接続回路は、第１の遅延素子９２７の出力端子（第１の遅延素子９２８の入力端子）に接続される。第３の遅延素子９８１～９８３等は、第１の遅延素子９２７が出力する第１のクロック信号φｃ８を順次遅延させる。第３の遅延素子９８１～９８３等は、それぞれ、入力信号を遅延させて出力する。クロック信号φｇ１は、第１の遅延素子９２７が出力する第１のクロック信号φｃ８と同じ信号である。クロック信号φｇ２は、遅延素子９８１の出力信号である。クロック信号φｇ３は、遅延素子９８２の出力信号である。クロック信号φｇ１～φｇｐの各位相差は、第３の遅延素子９８１～９８３等の各遅延時間に対応する。第３の遅延素子９８１～９８３等の各々は、遅延時間が同じである。このようにして、第３の時間デジタル変換器９０３は、複数相の高分解能クロック信号φｇ１～φｇｐを生成する。Ｄ型フリップフロップ９９１～９９３等は、図４と同様に、基準クロック信号ＣＬＫ１の立ち上がりエッジの時点４２０で、クロック信号φｇ１～φｇｐの値をラッチし、２値の第３のデジタル値９１３をＱ端子から出力する。以上のように、第３の時間デジタル変換器９０３は、第２の遅延素子９４１～９４３等の遅延時間と同じ遅延時間の複数の第３の遅延素子９８１～９８３等を用いて、複数の第１の遅延素子９２１～９２７により遅延させられた第１のクロック信号φｃ８を遅延させることにより複数相の第３のクロック信号φｇ１～φｇｐを生成し、基準クロック信号ＣＬＫ１のエッジ時点における複数相の第３のクロック信号φｇ１～φｇｐの値を第３のデジタル値９１３として出力する。第３の時間デジタル変換器９０３は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジ９６３の位相を検出するための回路である。発振クロック信号ＣＬＫ２の単位遅延量「ｆ０」～「ｆ１」の間の位相は、第３の遅延素子９８１の遅延時間に相当する。
　図９Ａのキャリブレーション回路９０４は、図１８のデコーダ３０２、減算器１５０４、第２のローパスフィルタ１５０５及び加算器３０３を有する。キャリブレーション回路９０４は、第１の時間デジタル変換器９０１の第１のデジタル値９１１、第２の時間デジタル変換器９０２の第２のデジタル値９１２及び第３の時間デジタル変換器９０３の第３のデジタル値９１３を入力し、図４及び図５の方法と同様に、発振クロック信号ＣＬＫ２の周期９６４を演算する。周期９６４は、信号９１５として、図１８の第１のローパスフィルタ３０４に出力される。
　具体的には、第１の時間デジタル変換器９０１は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の立ち上がりエッジ９６２及び９６３を低分解能で検出するための回路である。例えば、立ち上がりエッジ９６２は単位遅延量「１」として検出され、立ち上がりエッジ９６３は単位遅延量「８」として検出される。
　第２の時間デジタル変換器９０２は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ９６２を高分解能で検出するための回路である。例えば、立ち上がりエッジ９６２は、単位遅延量「ｆ５」として検出される。
　第３の時間デジタル変換器９０３は、図９Ｃに示すように、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジ９６３を高分解能で検出するための回路である。例えば、立ち上がりエッジ９６３は、単位遅延量「ｆ６」として検出される。
　図１８において、デコーダ３０２及び加算器３０３は、図５と同様に、正規化後に、上式（１）により、カウンタ３０６のカウント数ＥＣ及び第１～第３のデジタル値９１１～９１３を基に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを演算する。加算器３０３は、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを第１のローパスフィルタ３０４に出力する。第１のローパスフィルタ３０４は、発振器３０５の入力端子に接続され、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆをデジタルのローパスフィルタリングにより平均化して出力する。発振器３０５は、第１のローパスフィルタ３０４が出力する基準クロック信号ＣＬＫ１の周期Ｔｒｅｆを基に、基準クロック信号ＣＬＫ１の周期Ｔｒｅｆの１／ｍ（ｍは２以上の整数）の周期の発振クロック信号ＣＬＫ２を生成し、カウンタ３０６及び時間デジタル変換器１５０１にフィードバック出力する。このフィードバック回路は、位相ロックループ回路である。発振クロック信号ＣＬＫ２及び基準クロック信号ＣＬＫ１の位相差は０に近づき、その位相差は０付近に収束する。すなわち、例えばクロック信号φｃ１は、基準クロック信号ＣＬＫ１の位相に同期した状態でロックする。多相クロック生成回路は、基準クロック信号ＣＬＫ１の位相に同期した複数相のクロック信号φｃ１～φｃｐを出力することができる。時間デジタル変換器１５０１を用いることにより、その後段のデコーダ３０２、加算器３０３、第１のローパスフィルタ３０４、減算器１５０４及び第２のローパスフィルタ１５０５をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。
　また、図９Ａのキャリブレーション回路９０４は、第１のデジタル変換器９０１の第１の遅延素子９２１～９２８等に、遅延制御信号９１４を出力する。第１の遅延素子９２１～９２８等は、遅延制御信号９１４に応じて遅延時間が変化する。
　図１０Ａは、図９Ｂの可変遅延素子９２１～９２８等の各々の構成例を示す図である。遅延素子１００１は、可変電流源１００２に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ１は、図９Ｂのアナログの遅延制御信号９１４を入力し、可変電流源１００２に流れる電流を制御する。可変電流源１００２の電流が大きければ遅延素子１００１の遅延時間が短くなり、可変電流源１００２の電流が小さければ遅延素子１００１の遅延時間が長くなる。
　図１０Ｂは、図９Ｂの可変遅延素子９２１～９２８等の各々の他の構成例を示す図である。遅延素子１００１は、電流源１０１１及びスイッチ１０１２の直列接続回路が複数組み並列に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ２は、図９Ｂのデジタルの遅延制御信号９１４を入力し、複数のスイッチ１０１２のオン／オフを制御する。複数の電流源１０１１に流れる合計電流が大きければ遅延素子１００１の遅延時間が短くなり、複数の電流源１０１１に流れる合計電流が小さければ遅延素子１００１の遅延時間が長くなる。
　図１０Ｃは、図９Ｂの可変遅延素子９２１～９２８等の各々の他の構成例を示す図である。遅延素子１００１は、可変容量１０２１に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ３は、図９Ｂのアナログの遅延制御信号９１４を入力し、可変容量１０２１の容量値を制御する。可変容量１０２１の容量値が小さければ遅延素子１００１の遅延時間が短くなり、可変容量１０２１の容量値が大きければ遅延素子１００１の遅延時間が長くなる。
　図１０Ｄは、図９Ｂの可変遅延素子９２１～９２８等の各々の他の構成例を示す図である。遅延素子１００１は、容量１０３１及びスイッチ１０３２の直列接続回路が複数組み並列に接続され、入力端子ＩＮの信号を遅延し、出力端子ＯＵＴに出力する。制御端子ＣＯＮ４は、図９Ｂのデジタルの遅延制御信号９１４を入力し、複数のスイッチ１０３２のオン／オフを制御する。遅延素子１００１に接続される容量値が小さければ遅延素子１００１の遅延時間が短くなり、遅延素子１００１に接続される容量値が大きければ遅延素子１００１の遅延時間が長くなる。
　図１１Ａ及び図１１Ｂは、図９Ａのキャリブレーション回路９０４の遅延時間制御を説明するための図である。図１１Ａは、上記の位相ロックループ回路がロックする前の状態を示すタイムチャートである。横軸は、第１の時間デジタル変換器９０１の単位遅延量を示す。領域１１０１は、単位遅延量「０」～「１」の間の領域であり、第２の時間デジタル変換器９０２の高分解能の単位遅延量を有する領域である。領域１１０４は、単位遅延量「１５」～「１６」の間の領域であり、第３の時間デジタル変換器９０３の高分解能の単位遅延量を有する領域である。発振クロック信号ＣＬＫ２の立ち上がりエッジは、基準クロック信号ＣＬＫ１の立ち上がりエッジに対して位相差１１０２を有する。
　図１１Ｂは、上記の位相ロックループ回路がロックした後かつキャリブレーション前の状態を示すタイムチャートである。位相ロックループ回路により、基準クロック信号ＣＬＫ１に対する発振クロック信号ＣＬＫ２の位相差が小さくなっていく。位相ロックループ回路がロックすると、基準クロック信号ＣＬＫ１に対する発振クロック信号ＣＬＫ２の位相差１１０３は、略０になる。本実施形態では、１６相の第１のクロック信号φｃ１～φｃ１６を生成する例を説明する。この場合、第２の時間デジタル変換器９０２は単位遅延量が「０」～「１」の間の領域１１０１で動作し、第３の時間デジタル変換器９０３は単位遅延量が「１５」～「１６」の間の領域１１０４で動作する。発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１に位置し、２回目の立ち上がりエッジが領域１１０４に位置すれば、発振クロック信号ＣＬＫ２を遅延素子により１６分割することにより、１６相の第１のクロック信号φｃ１～φｃ１６を生成することができる。しかし、図１１Ｂの場合、キャリブレーション前であるため、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジは、単位遅延量の「１３」～「１４」の間に位置する。この状態では、１４相の第１のクロック信号φｃ１～φｃ１４が生成されてしまい、所望の１６相を得ることができない。上記のように、第１の遅延素子９２１～９２８等の遅延時間は、プロセス、温度及び／又は電圧により動的に変動する。したがって、第１のクロック信号φｃ１～φｃｐの相数も動的に変化し得る。そこで、図９Ａのキャリブレーション回路９０４の遅延時間制御により、安定した１６相の第１のクロック制御信号φｃ１～φｃ１６を生成することができる。
　ここで、位相ロックループ回路がロックした状態では、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジの位相情報が発振クロック信号ＣＬＫ２の周期情報になる。図１８のデコーダ３０２は、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジの位相情報を発振クロック信号ＣＬＫ２の周期情報として、減算器１５０４に出力する。例えば、図１１Ｂの場合、発振クロック信号ＣＬＫ２の周期は、単位遅延量「１４」である。減算器１５０４は、デコーダ３０２により検出された周期（例えば「１４」）と目標周期（目標相数）ＲＤ（例えば「１６」）との差分を第２のローパスフィルタ１５０５に出力する。減算器１５０４は、少なくとも第１のデジタル値９１１及び第３のデジタル値９１３を基に得られる発振クロック信号ＣＬＫ２の周期と目標周期ＲＤとの差分を出力する。第２のローパスフィルタ１５０５は、減算器１５０４及び第１の時間デジタル変換器９０１の間に接続され、減算器１５０４の出力信号をデジタルローパスフィルタリングすることにより、減算器１５０４の出力信号を平均化した信号を遅延制御信号９１４として、第１の時間デジタル変換器９０１内の第１の遅延素子９２１～９２８等に出力する。減算器１５０４及び第２のローパスフィルタ１５０５は、遅延制御部を構成する。例えば、図１１Ｂでは、発振クロック信号ＣＬＫ２は、周期が「１４」であり、目標周期ＲＤ（例えば「１６」）より短いので、第１の遅延素子９２１～９２８等の遅延時間を短くする。領域１１０１及び１１０４の長さは、第１の遅延素子９２１～９２８等の遅延時間に対応する。その結果、図１２に示すように、１６相の第１のクロック信号φｃ１～φｃ１６を生成可能な状態にキャリブレーションされる。
　図１２及び図１３は、キャリブレーション回路９０４のキャリブレーション後の状態を示すタイムチャートである。発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置する。これにより、発振クロック信号ＣＬＫ２は、１６分割可能になり、１６相の第１のクロック信号φｃ１～φｃ１６が生成される。このキャリブレーションのフィードバックループ処理により、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置するようにロックされる。その結果、第１のクロック信号φｃ１～φｃｐの相数は「１６」にロックされる。
　図１３に示すように、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジは、領域１１０１内の位置するようにロックされるので、第２の時間デジタル変換器９０２は、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジの位相を検出可能になる。同様に、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジは、領域１１０４内の位置するようにロックされるので、第３の時間デジタル変換器９０３は、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジの位相を検出可能になる。上記のように、本実施形態は、図８Ａのステージ８０２が不要になり、領域１１０１及び１１０４に対応する２個の微細時間デジタル変換器９０２及び９０３を設けるだけでよく、１周期の全領域の微細時間デジタル変換器を設ける必要がない。
　図１４Ａは、微細時間デジタル変換器９０２及び９０３を粗時間デジタル変換器９０１に正規化するための回路の構成例を示す図である。図５を参照しながら、微細デジタル変換器８０３と粗時間デジタル変換器８０１を用いた位相差の演算方法を上記で説明した。本実施形態は、それと同様に、微細デジタル変換器９０２，９０３と粗時間デジタル変換器９０１を用いて位相差を演算する。以下、微細時間デジタル変換器９０２及び９０３を粗時間デジタル変換器９０１に正規化する方法を説明する。１個の第１の遅延素子１４０１は、図９Ｂの第１の遅延素子９２１～９２８等の中のいずれか１個の遅延素子である。複数の第２の遅延素子１４０２は、図９Ｂの第２の遅延素子９４１～９４３等に対応する。第１の遅延素子１４０１は、例えば基準クロック信号ＣＬＫ１を遅延して出力する。複数の第２の遅延素子１４０２の直列接続回路は、例えば基準クロック信号ＣＬＫ１を遅延して出力する。フリップフロップバンク１４０３は、複数のフリップフロップを有し、第１の遅延素子１４０１の出力信号の例えば立ち上がりエッジに同期し、複数の第２の遅延素子１４０２の出力信号をラッチし、デコーダ１４０４に出力する。デコーダ１４０４は、第１の遅延素子１４０１の遅延時間が第２の遅延素子１４０１の何個分の遅延時間であるかを検出することができる。すなわち、第１の時間デジタル変換器９０１の単位遅延量の「１」の大きさは、第２の時間デジタル変換器９０２の単位遅延量の何個分なのかを検出することができる。これにより、デコーダ３０２は、図８Ｂと同様に、正規化を行い、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ及び２回目の立ち上がりエッジの位相を検出することができる。上記では、第２のデジタル変換器９０２の場合を例に説明したが、第３の時間デジタル変換器９０３についても同様である。
　図１４Ｂは、微細時間デジタル変換器９０２及び９０３を粗時間デジタル変換器９０１に正規化するための回路の他の構成例を示す図である。図１４Ｂの回路は、図１４Ａの回路に対して、ローパスフィルタ１４１１を追加したものである。以下、図１４Ｂの回路が図１４Ａの回路と異なる点を説明する。第２の遅延素子１４１２は、第２の遅延素子１４０２の代わりに設けられる可変遅延素子である。デコーダ１４０４は、第１の遅延素子１４０１の遅延時間が第２の遅延素子１４１２の何個分の遅延時間であるかを検出し、その個数と目標個数との差分をローパスフィルタ１４１１に出力する。ローパスフィルタ１４１１は、デコーダ１４０４の出力をローパスフィルタリングすることにより平均化し、遅延制御信号を複数の第２の遅延素子１４１２に出力する。複数の第２の遅延素子１４１２は、遅延制御信号により遅延時間が変化する。このフィードバック制御により、デコーダ１４０４が出力する差分が０になる状態に収束する。これにより、図１８のデコーダ３０２は、目標個数を用いた正規化を行い、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジ及び２回目の立ち上がりエッジの位相を検出することができる。
　以上のように、図１８の多相クロック生成回路は、図８Ａのステージ８０２を通さないで、粗時間デジタル変換器９０１を微細時間デジタル変換器９０２，９０３に直接接続する。この接続により、ステージ８０２による遅延のミスマッチがなくなり、特性の線形性が向上する。
　図１８の回路において、粗時間デジタル変換器９０１の精度をＢ１ビットとし、微細時間デジタル変換器９０２及び９０３の精度をＢ２ビットとすると、遅延素子の数は、２Ｂ１＋２Ｂ２＋１になる。例えば、８ビット精度の場合、図３Ａの回路では、２８＝２５６個の遅延素子が必要になる。これに対し、図１８の回路では、２４＋２４＋１＝４８個の遅延素子が必要になり、図３Ａの回路に比べて遅延素子の数が少なくなる。
　また、時間デジタル変換器１５０１を用いることにより、その後段のデコーダ３０２、加算器３０３、第１のローパスフィルタ３０４、減算器１５０４及び第２のローパスフィルタ１５０５をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。
　また、図１４Ａ及び図１４Ｂに示すように、正規化処理が簡単になるため、正規化する時の必要なビット数が少なくなり、多相クロック生成回路は、回路規模の面積及び消費電力が低減する。
（第２の実施形態）
　図１５Ａは、第２の実施形態による多相クロック生成回路の構成例を示す図である。図１５Ａの回路は、図１８の回路に対して、オフセットロック検出器１５０３及び加算器１５０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。オフセットロック検出器１５０３は、デコーダ３０２の出力信号を基にオフセットロックを検出した場合には、オフセット位相を加算器１５０２に出力する。加算器１５０２は、デコーダ３０２の出力信号に対してオフセット位相を加算して加算器３０３に出力する。以下、その動作の詳細を説明する。
　図１５Ｂは、オフセットロックを説明するための図である。時間デジタル変換器１５０１自身がオフセット位相を有する場合、位相ロックループ回路は、周波数クロック信号ＣＬＫ２がオフセット位相を有する状態でロックされる。例えば、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが単位遅延量の「１」及び「２」の間の領域に位置し、２回目の立ち上がりエッジが単位遅延量の「１６」及び「１７」の間の領域に位置する状態でロックされる。この状態では、第２の時間デジタル変換器９０２及び第３の時間デジタル変換器９０３は、発振クロック信号ＣＬＫ２の立ち上がりエッジを検出することができない。このオフセット位相を除去するために、キャリブレーションが必要になる。オフセットロック検出器１５０３は、位相ロックループ回路がロックした状態で、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジが領域１１０１内に位置せず、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジが領域１１０４内に位置しないときには、オフセット位相が存在すると判断し、オフセット位相を加算器１５０２に出力する。加算器１５０２は、デコーダ３０２の出力信号に対してオフセット位相を加算して加算器３０３に出力する。すなわち、オフセットロック検出器１５０３及び加算器１５０２は、第２のデジタル値９１２及び第３のデジタル値９１３の中に発振クロック信号ＣＬＫ２のエッジが存在しない状態でロックした場合には、発振器３０５に入力される周期にオフセット位相を付与する。このキャリブレーションにより、オフセット位相が除去され、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置する状態に修正される。このオフセット位相の除去により、正常な動作が可能になる。
（第３の実施形態）
　図１７Ａは、第３の実施形態による多相クロック生成回路の構成例を示す図である。図１７Ａの回路は、図１５Ａの回路に対して、加算器１５０２の代わりに可変遅延回路１７０１を設けたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。オフセットロック検出器１５０３は、オフセットロックを検出すると、オフセット位相に対応する遅延制御信号を可変遅延回路１７０１に出力する。可変遅延回路１７０１は、遅延制御信号に応じた遅延時間で、発振器３０５が出力する発振クロック信号ＣＬＫ２を遅延してカウンタ３０６及び時間デジタル変換器１５０１に出力する。以下、その動作の詳細を説明する。
　図１６Ａ及び図１６Ｂは、位相ロックループ回路のロック状態の収束例を示す図である。位相ロックループ回路は、発振クロック信号ＣＬＫ２の位相差が０付近で振動しながら収束する。その結果、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジは、図１６Ａのように、単位遅延量「０」のプラス側にずれる場合と、図１６Ｂのように、単位遅延量「０」のマイナス側にずれる場合とが存在する。図１６Ａの状態であれば、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置するので、正常な動作が行われる。これに対し、図１６Ｂの状態では、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置せず、２回目の立ち上がりエッジが領域１１０４内に位置しないので、微細時間デジタル変換器９０２及び９０３は発振クロック信号ＣＬＫ２の立ち上がりエッジを検出することができない。カウンタ３０６を使用する場合、図１６Ｂのように位相差がマイナスになると、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジは、単位遅延量「１４」及び「１５」の間で検出されてしまう。この課題を解決するため、図１５Ａの回路によりオフセット位相を加算することもできる。これに対し、図１７Ａの回路では、可変遅延回路１７０１を設けることにより、図１７Ｂに示すように、横軸の単位遅延量を右にシフトし、単位遅延量を「－１」から開始させることができる。
　オフセットロック検出器１５０３は、位相ロックループ回路がロックした状態で、発振クロック信号ＣＬＫ２の１回目の立ち上がりエッジが領域１１０１内に位置せず、発振クロック信号ＣＬＫ２の２回目の立ち上がりエッジが領域１１０４内に位置しないときには、オフセット位相が存在すると判断し、オフセット位相に対応する遅延制御信号を可変遅延回路１７０１に出力する。可変遅延回路１７０１は、遅延制御信号に応じた遅延時間で、発振器３０５が出力する発振クロック信号ＣＬＫ２を遅延してカウンタ３０６及び時間デジタル変換器１５０１に出力する。すなわち、オフセットロック検出器１５０３及び可変遅延回路１７０１は、第２のデジタル値９１２及び第３のデジタル値９１３の中に発振クロック信号ＣＬＫ２のエッジが存在しない状態でロックした場合には、発振器３０５が出力する発振クロック信号ＣＬＫ２にオフセット位相を付与する。これにより、図１７Ｂに示すように、発振クロック信号ＣＬＫ２は、１回目の立ち上がりエッジが領域１１０１内に位置し、２回目の立ち上がりエッジが領域１１０４内に位置するように修正されるので、正常動作が可能になる。
（第４の実施形態）
　図１９は、第４の実施形態による多相クロック生成回路の構成例を示す図である。図１９の回路は、図１８の回路に対して、デジタルアナログ変換器１９０１及びアナログローパスフィルタ１９０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。デジタルアナログ変換器１９０１は、第２のローパスフィルタ１５０５により出力される遅延制御信号をデジタルからアナログに変換する。ローパスフィルタ１９０２は、アナログの遅延制御信号をローパスフィルタリングにより平均化して第１の時間デジタル変換器９０１内の第１の遅延素子９２１～９２８等に出力する。第１の遅延素子９２１～９２８は、アナログの遅延制御信号に応じて遅延時間が変化する。この場合、第１の遅延素子９２１～９２８は、図１０Ａ又は図１０Ｃの構成によりアナログ制御可能となる。本実施形態によれば、第１の時間デジタル変換器９０１の遅延制御が簡単になる。なお、ローパスフィルタ１９０２は、削除してもよい。ローパスフィルタ１９０２を設けることにより、遅延制御信号が安定し、ノイズが減る。
（第５の実施形態）
　図２０は、第５の実施形態による多相クロック生成回路の構成例を示す図である。図２０の回路は、図１８の回路に対して、減算器１５０４及び第２のローパスフィルタ１５０５の代わりに逐次比較レジスタ（ＳＡＲ：successive approximation register）エンジン２００１を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。逐次比較レジスタエンジン２００１は、図９Ｂの少なくとも第１のデジタル値９１１及び第３のデジタル値９１３を基に得られる発振クロック信号ＣＬＫ２の周期と目標周期ＲＤとの間で上位ビットから順に逐次比較することにより、上位ビットから順に遅延制御信号を決定し、第１の時間デジタル変換器９０１内の第１の遅延素子９２１～９２８等に出力する遅延制御部である。
　逐次比較レジスタエンジン２００１は、上位ビットから順に、デコーダ３０２が出力する発振クロック信号ＣＬＫ２の周期と目標周期ＲＤの差分を取り、第１の遅延素子９２１～９２８等の遅延制御信号を上位ビットから順に１ビットずつ変更する。第１の遅延素子９２１～９２８等の遅延時間を変更する前と後とを比較することにより、その遅延制御信号のビットを変更するとエラーが小さくなるか否かを判断し、次のビットについて同じことを繰り返し、１ビットずつキャリブレーションする。
　逐次比較レジスタエンジン２００１の処理は簡単なため、回路規模及び消費電力が小さくなり、収束も速くなる。ただし、全てのビットをキャリブレーションした後、逐次比較レジスタエンジン２００１を止めると、温度又は電圧等の変動により、デコーダ３０２が出力する発振クロック信号ＣＬＫ２の周期の値が変化する可能性がある。そのため、全てのビットをキャリブレーションした後でも、逐次比較レジスタエンジン２００１を停止させないで、デコーダ３０２が出力する発振クロック信号ＣＬＫ２の周期が正しかどうかを検出する必要がある。周期が正しくなければ、遅延制御信号の値を変更し、発振クロック信号ＣＬＫ２の周期を合わせる必要がある。この場合、発振クロック信号ＣＬＫ２の周期の変動は小さいため、遅延制御信号の下位ビットのみを変更すればよい。
（第６の実施形態）
　図２１は、第６の実施形態による多相クロック生成回路の構成例を示す図である。図２１の回路は、図１８の回路に対して、分周器２２０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。発振器３０５は、第１のローパスフィルタ３０４が出力する基準クロック信号ＣＬＫ１の周期を基に、基準クロック信号ＣＬＫ１の周期の１／ｍ（ｍは２以上の整数）の周期の複数相の発振クロック信号φα１～φαｐを生成する。すなわち、発振器３０５は、カウンタ３０６のカウント数及び第１～第３のデジタル値９１１～９１３を基に得られる基準クロック信号ＣＬＫ１の周期を基に、基準クロック信号ＣＬＫ１の周期の１／ｍ（ｍは２以上の整数）の周期の複数相の発振クロック信号φα１～φαｐを生成する。分周器２２０１は、複数相の発振クロック信号φα１～φαｐのうちの一の発振クロック信号（例えば発振クロック信号φα１）を分周し、カウンタ３０６、第１の時間デジタル変換器９０１及び第２の時間デジタル変換器９０２に出力する。すなわち、分周器２２０１は、発振クロック信号φα１～φαｐよりも周波数が低いクロック信号を出力する。第１のクロック信号φｃ１～φｃｐは、分周器２２０１の出力クロック信号と同じ周波数を有する。その結果、複数相の第１のクロック信号φｃ１～φｃｐは、複数相の発振クロック信号φα１～φαｐよりも低い１／ｍの周波数になる。本実施形態の多相クロック生成回路は、低周波数の複数相の第１のクロック信号φｃ１～φｃｐ及び高周波数の複数相の発振クロック信号φα１～φαｐを外部に出力することができる。例えば、第１のクロック信号φｃ１～φｃｐの周波数は１００ＭＨｚであり、発振クロック信号φα１～φαｐの周波数は１ＧＨｚである。本実施形態によれば、２種類の周波数のクロック信号φｃ１～φｃｐ及びクロック信号φα１～φαｐを生成することができる。
　以上のように、第１～第６の実施形態によれば、時間デジタル変換器１５０１を用いることにより、その後段でデジタル処理が可能になるため、多相クロック生成回路は、小面積及び低消費電力になり、ノイズが減り、性能が上がる。時間デジタル変換器１５０１の精度を２ビット上げると量子化ノイズは４分の１に減る。また、粗時間デジタル変換器９０１及び微細時間デジタル変換器９０２，９０３を用いることにより、図３Ａのように１ステージの時間デジタル変換器３０１を用いる場合に比べ、遅延素子数が減り、小型化及び低消費電力化することができる。上記実施形態の多相クロック生成回路は、無線通信回路、プロセッサ、アナログデジタル変換器、又はクロックデータリカバリシステム等に使用することができる。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　第１の時間デジタル変換器は、複数相の第１のクロック信号を出力することができる。第１～第３の時間デジタル変換器を設けることにより、デジタル処理が可能になるため、高精度及び／又は小型のクロック生成回路を提供することができる。

Claims (9)

  1. 　基準クロック信号の１周期内に存在する発振クロック信号のパルス数をカウントするカウンタと、
    　複数の第１の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第１のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第１のクロック信号の値を第１のデジタル値として出力する第１の時間デジタル変換器と、
    　前記第１の遅延素子の遅延時間より短い遅延時間の複数の第２の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第２のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第２のクロック信号の値を第２のデジタル値として出力する第２の時間デジタル変換器と、
    　前記第２の遅延素子の遅延時間と同じ遅延時間の複数の第３の遅延素子を用いて、前記複数の第１の遅延素子により遅延させられた前記第１のクロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第３のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第３のクロック信号の値を第３のデジタル値として出力する第３の時間デジタル変換器と、
    　少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を基に遅延制御信号を出力する遅延制御部と、
    　前記カウンタのカウント数及び前記第１～第３のデジタル値を基に得られる前記基準クロック信号の周期を基に、前記基準クロック信号の周期の１／ｍ（ｍは２以上の整数）の周期の前記発振クロック信号を生成する発振器とを有し、
    　前記第１の時間デジタル変換器内の前記複数の第１の遅延素子は、前記遅延制御部により出力される前記遅延制御信号に応じて遅延時間が変化し、
    　前記第１の時間デジタル変換器は、前記複数相の第１のクロック信号を出力することを特徴とするクロック生成回路。
  2. 　さらに、前記発振器の入力端子に接続される第１のローパスフィルタを有することを特徴とする請求項１記載のクロック生成回路。
  3. 　前記遅延制御部は、少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を出力する減算器を有することを特徴とする請求項１記載のクロック生成回路。
  4. 　前記遅延制御部は、前記減算器及び前記第１の時間デジタル変換器の間に接続される第２のローパスフィルタを有することを特徴とする請求項３記載のクロック生成回路。
  5. 　前記遅延制御部は、少なくとも前記第１のデジタル値及び前記第３のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との間で上位ビットから順に逐次比較することにより、上位ビットから順に遅延制御信号を決定する逐次比較レジスタエンジンを有することを特徴とする請求項１記載のクロック生成回路。
  6. 　さらに、前記第２のデジタル値及び前記第３のデジタル値の中に前記発振クロック信号のエッジが存在しない状態でロックした場合には、前記発振器に入力される周期にオフセット位相を付与するオフセットロック検出器を有することを特徴とする請求項１記載のクロック生成回路。
  7. 　さらに、前記第２のデジタル値及び前記第３のデジタル値の中に前記発振クロック信号のエッジが存在しない状態でロックした場合には、前記発振器が出力する発振クロック信号にオフセット位相を付与するオフセットロック検出器を有することを特徴とする請求項１記載のクロック生成回路。
  8. 　さらに、前記遅延制御部により出力される遅延制御信号をデジタルからアナログに変換するデジタルアナログ変換器を有し、
    　前記第１の時間デジタル変換器内の前記複数の第１の遅延素子は、前記アナログの遅延制御信号に応じて遅延時間が変化することを特徴とする請求項１記載のクロック生成回路。
  9. 　前記発振器は、複数相の発振クロック信号を生成し、
    　さらに、前記複数相の発振クロック信号のうちの一の発振クロック信号を分周し、前記カウンタ、前記第１の時間デジタル変換器及び前記第２の時間デジタル変換器に出力する分周器を有することを特徴とする請求項１記載のクロック生成回路。
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