WO2012149703A1 - 半导体器件及半导体存储装置 - Google Patents

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type semiconductor
memory cell
semiconductor device
voltage
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梁擎擎
童小东
钟汇才
朱慧珑
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Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/20—Subject matter not provided for in other groups of this subclass comprising memory cells having thyristors

Definitions

  • the present invention relates to the field of semiconductors, and more particularly to a semiconductor device usable as a memory cell and a semiconductor memory device including such a memory cell array. Background technique
  • DRAM Dynamic Random Access Memory
  • each memory cell is located at the intersection of a bit line and a word line arranged in different directions. If the memory cell is a dual-port device, the connection of the memory cell to the bit line and word line will be simplified, thereby facilitating high-density integration.
  • An object of the present invention is to provide a semiconductor device which can be used as a memory cell and a semiconductor memory device including such a memory cell array which is easy to fabricate and which can reduce the generation cost.
  • a semiconductor device for use as a memory cell comprising: a first P-type semiconductor layer, a first N-type semiconductor layer, a second P-type semiconductor layer, and a second N-type semiconductor which are sequentially disposed Floor.
  • the first data state may be stored in the semiconductor device by applying a forward bias greater than the punch-through voltage V B0 between the first P-type semiconductor layer and the second N-type semiconductor layer.
  • the second data state can be stored in the semiconductor device by applying a reverse bias in the reverse breakdown region of the semiconductor device between the first P-type semiconductor layer and the second N-type semiconductor layer.
  • a semiconductor memory device comprising: a memory cell array, wherein each memory cell includes the above-described semiconductor device; a plurality of word lines arranged in a first direction; and a direction different from the first direction A plurality of bit lines arranged in a second direction, wherein each memory cell is connected to a corresponding word line and a corresponding bit line.
  • the first data can be written in the memory cell by applying a forward bias greater than the punch-through voltage V B0 to the memory cell connected to the bit line and the word line through a bit line and a word line.
  • a reverse bias of a reverse breakdown region of the memory cell can be applied to a memory cell connected to the bit line and the word line by a bit line and a word line to be written in the memory cell Second data.
  • the memory cell can be read by applying a read bias greater than the threshold voltage Vcrit and less than the punch-through voltage V B o to a memory cell connected to the bit line and the word line through a bit line and a word line.
  • Vcrit threshold voltage
  • V B o punch-through voltage
  • the semiconductor device according to the present invention is simple in structure, easy to manufacture, and thus low in manufacturing cost.
  • a memory cell array can be easily formed as a dual port device, and thus the integration density of memory cells in a semiconductor memory device can be improved.
  • FIG. 1 is a structural view of a semiconductor device and an equivalent circuit diagram thereof according to an embodiment of the present invention
  • FIG. 2 is a view showing a current flowing through a semiconductor device when a forward bias is applied between an anode and a cathode of the semiconductor device;
  • Figure 3 illustrates the current flowing through the semiconductor device when a reverse bias is applied between the anode and the cathode of the semiconductor device
  • FIG. 4 shows the current semiconductor device ( ⁇ ⁇ ) - voltage (V T) characteristic diagram
  • FIG. 5 is a schematic view showing a semiconductor memory device incorporating a semiconductor device in accordance with an embodiment of the present invention
  • Figure 6 is a diagram showing the equivalent power of each memory cell connected to a bit line in the semiconductor memory device shown in Figure 5.
  • Road map is a diagram showing the equivalent power of each memory cell connected to a bit line in the semiconductor memory device shown in Figure 5.
  • a semiconductor device includes a first P-type semiconductor layer 101, a first N-type semiconductor layer 102, a second P-type semiconductor layer 103, and a second N-type which are sequentially disposed.
  • Semiconductor layer 104 The first P-type semiconductor layer 101 (or a contact portion drawn therefrom) constitutes the anode 200 of the semiconductor device, and the second N-type semiconductor layer 104 (or a contact portion drawn therefrom) constitutes the cathode 300 of the semiconductor device. Therefore, the semiconductor device according to this embodiment constitutes a p-n-p-n semiconductor device having two terminals of the anode 200 and the cathode 300.
  • the structure in which the first P-type semiconductor layer 101 is at the top and the second N-type semiconductor layer 104 is at the bottom is shown in Fig. 1. It should be understood by those skilled in the art that, contrary to the structure shown in FIG. 1, the second N-type semiconductor layer, the second P-type semiconductor layer, the first N-type semiconductor layer and the first P-type semiconductor layer are sequentially in order from top to bottom. The structure is also feasible.
  • these semiconductor layers may be formed by doping of Si.
  • an N-type semiconductor layer is formed by doping P, As, or the like in Si
  • a P-type semiconductor layer is formed by doping B, In, or the like in Si. Therefore, the semiconductor device according to the present invention can be compatible with a conventional Si semiconductor process, so that it is very easy to manufacture, and it is not necessary to add special equipment and thus reduce the production cost.
  • the material of these semiconductor layers is not limited to Si, and other semiconductor materials such as SiGe, SiC, and the like may be included.
  • the dopant is not limited to the above dopants, and may include other N-type dopants (e.g., Sb) and P-type dopants (e.g., Ga).
  • the composition, dopant type, and doping concentration of each semiconductor layer are not necessarily the same as each other.
  • the first P-type semiconductor layer may be formed by doping B, and the second P-type semiconductor layer may be formed by doping In, and vice versa; the first N-type semiconductor layer may be formed by doping P, and The second N-type semiconductor layer can be formed by doping with As, and vice versa.
  • the doping concentration may be, for example, 10 16 to 10 21 /cm 3 .
  • the semiconductor device shown in FIG. 1(a) can be patterned, for example, by sequentially depositing a second N-type semiconductor layer, a second P-type semiconductor layer, a first N-type semiconductor layer, and a first P-type semiconductor layer. (for example, by Lithography) to form.
  • the thickness of each layer may be between ⁇ (preferably between 10 ⁇ and 1 ⁇ ).
  • a person skilled in the art can conceive various ways to form the semiconductor device thus constructed.
  • FIG. 1 (a) An equivalent circuit diagram of the semiconductor device shown in Fig. 1 (a) is shown in Figs. 1 (b) and 1 (c), respectively.
  • the semiconductor device is equivalent to two transistors Q1 and Q2 connected together.
  • the first P-type semiconductor layer 101, the first N-type semiconductor layer 102, and the second P-type semiconductor layer 103 constitute one PNP-type transistor Q1
  • the second N-type semiconductor layer 104 constitutes an NPN type transistor Q2.
  • the first P-type semiconductor layer 101 constitutes the emitter of the transistor Q1
  • the first N-type semiconductor layer 102 constitutes the base of the transistor Q1
  • the second P-type semiconductor layer 103 constitutes the collector of the transistor Q1.
  • the first N-type semiconductor layer 102 constitutes the collector of the transistor Q2
  • the second P-type semiconductor layer 103 constitutes the base of the transistor Q2
  • the second N-type semiconductor layer 104 constitutes the emitter of the transistor Q2.
  • the semiconductor device can also be equivalent to three diodes (PN junctions) Jl, J2 and J3 connected together.
  • the first P-type semiconductor layer 101 and the first N-type semiconductor layer 102 constitute a first PN junction J1;
  • the second P-type semiconductor layer 103 and the first N-type semiconductor layer 102 constitute a second PN junction J2, which The direction of the second PN junction J2 is opposite to the direction of the first PN junction J1;
  • the second P-type semiconductor layer 103 and the second N-type semiconductor layer 104 constitute a third PN junction J3, the direction of the third PN junction J3 and the The direction of a PN junction J1 is the same.
  • Fig. 2 shows the case when a forward bias is applied between the anode 200 and the cathode 300 (i.e., the potential of the anode 200 is higher than the potential of the cathode 300).
  • the forward bias voltage applied between the anode 200 and the cathode 300 is not too large (specifically, the product of the current amplification factor of Q1 and Q2 at this bias is less than 1 and thus does not reach positive feedback)
  • the first PN junction J1 and the third PN junction J3 are at a relatively small forward bias, while the second PN junction J2 is in a reverse bias and thus there is only a small reverse current in the second PN junction J2. Therefore, the current between the anode 200 and the cathode 300 is small, as shown in the figure.
  • both junction J1 and junction J3 are in a small forward bias, and the current amplification factor of transistors Q1 and Q2 is less than 1, so the forward current of the entire pnpn semiconductor device is still small; b At least one of the junctions Ji and J3 has a large forward bias, and the product of the current amplification factors of the transistors Q1 and Q2 is greater than or equal to 1, thereby forming a positive feedback, and the forward current of the pnpn semiconductor device is larger.
  • the pnpn semiconductor device can have two steady state currents, corresponding to two storage states.
  • the transition of these two states is achieved by the operations described below.
  • data storage is implemented using these two storage states.
  • junctions J1 and/or J3 depend on whether the charge accumulated inside the device is sufficient to cause the PN junctions at both ends (junctions J1 and/or J3) to be in a forward bias state, resulting in positive feedback.
  • the electric charge accumulated in the semiconductor device causes the PN junctions at both ends to be forward biased (specifically, holes are accumulated in the first P-type semiconductor layer 101 and electrons are accumulated in the first N-type semiconductor layer 102
  • the junction J1 is forward biased and/or the holes are accumulated in the second P-type semiconductor layer 103 and the electrons are accumulated in the second N-type semiconductor layer 104 such that the junction J3 is forward-biased, then the device is at the threshold voltage.
  • a large steady-state current is exhibited at a bias voltage between Vcrit and the punch-through voltage V B o ; and when the semiconductor device does not accumulate charge or the accumulated charge is insufficient to forwardly bias the junctions J1 and J3, The device then exhibits a small steady state current at a bias voltage between the threshold voltage Vcrit and the punch-through voltage V B0 .
  • the accumulated charge can be sufficient to positively bias the junctions J1 and J3 by applying a large forward voltage pulse (e.g., greater than the punch-through voltage VB0 ) to the device.
  • both junctions J1 and J3 are in a large forward bias, and the product of the current amplification factors of Q1 and Q2 is always greater than or equal to one. Therefore, the pnpn semiconductor device will always be in a high current conducting state.
  • FIG. 3 shows the case when a reverse bias voltage (BP, the potential of the anode 200 is lower than the potential of the cathode 300) is applied between the anode 200 and the cathode 300.
  • BP reverse bias voltage
  • the semiconductor device exhibits electrical characteristics similar to a single reverse biased diode.
  • the reverse bias voltage is small, there is only a small reverse current between the anode 200 and the cathode 300, see FIG. 3(b) ; and when the reverse bias voltage is increased to a certain extent, A current similar to the breakdown phenomenon will increase sharply, see Figure 3 (c)
  • Fig. 4 is a graph showing current ( ⁇ ⁇ ) - voltage (V T ) characteristics of the semiconductor device.
  • V T >0 (ie, forward bias)
  • Vcrit threshold voltage
  • V B0 punch-through voltage
  • V T ⁇ 0 ie, reverse bias
  • V T absolute value
  • V T absolute value
  • the performance of the PN junction can be recovered.
  • the semiconductor device can have two kinds of steady-state currents in a certain offset interval (for example, a threshold voltage Vcrit to a punch-through voltage V B0 ) as described above, the semiconductor device can be used as a memory cell, in which stable The state of the state current represents the state of the data.
  • the state in which the semiconductor device exhibits a large steady state current under the same bias may represent data "1”
  • the state exhibiting a smaller steady state current may represent data "0”.
  • the state in which the semiconductor device exhibits a small steady-state current under the same bias represents data "1"
  • the state exhibiting a large steady-state current represents data "0".
  • a large forward voltage pulse (for example, higher than the punch-through voltage V B0 ) may be applied between the anode 200 and the cathode 300 such that holes are accumulated in the first P-type semiconductor layer 101 and are in the first Electrons are accumulated in an N-type semiconductor layer 102 to positively bias the junction J1 and/or to accumulate holes in the second P-type semiconductor layer 103 and accumulate electrons in the second N-type semiconductor layer 104 to make the junction J3 forward
  • the bias and thus the large steady state current occurs when an offset between the threshold voltage Vcrit and the punch-through voltage V B0 is applied), and thus the corresponding data state such as "1".
  • a large reverse bias in the reverse breakdown region
  • a large reverse current is passed through the semiconductor device to effectively remove the possible presence therein.
  • the charge (and thus the smaller steady state current) is applied when bias is applied between the threshold voltage Vcrit and the punch-through voltage V BC ) and thus represents the corresponding data state such as "0".
  • Fig. 5 shows an embodiment in which a semiconductor device according to the present invention is used in a semiconductor memory device.
  • the memory device includes an array of semiconductor devices 100 serving as memory cells, wherein each semiconductor device 100 includes a first P-type semiconductor layer, a first N-type semiconductor layer, and a second, which are sequentially disposed. A P-type semiconductor layer and a second N-type semiconductor layer.
  • the memory device further includes a plurality of word lines WL0, WL1 - WLn arranged in the first direction (only three bit lines are shown for clarity in the figure), where n is a natural number; and is different from the first direction
  • a plurality of bit lines BL0, BL1 - BLm arranged in the second direction (for example, perpendicular to the first direction) (only three bit lines are shown for clarity in the figure), where m is a natural number.
  • Each memory cell semiconductor device 100
  • the memory cell (semiconductor device 100) is located at the intersection between the corresponding bit line BLi and the corresponding word line WLj, and its anode is connected to the bit line BLi, and the cathode is connected to Word line WLj. It is also known to those skilled in the art that the anode of the memory cell is connected to the corresponding word line WLj and the cathode is connected to the corresponding bit line BLi.
  • a metal layer can be deposited on a semiconductor substrate (with associated circuitry can be formed) and patterned (eg, by photolithography) To form a plurality of word lines WL0, WL1 WLn extending in the first direction. Then, a second N-type semiconductor layer, a second P-type semiconductor layer, a first N-type semiconductor layer and a first P-type semiconductor layer are sequentially deposited, and then patterned (for example, by photolithography) to form a press A plurality of stacks arranged in a matrix form, the stacks respectively forming respective semiconductor devices or memory cells.
  • another metal layer is deposited and patterned (for example, by photolithography) to form a plurality of bit lines BL0, BL1 BLBLm extending in the second direction.
  • an interlayer insulating layer may be deposited first, then planarized to expose the word lines WL0, WL1 - WLn, and then the semiconductor layer is deposited;
  • another insulating layer may be deposited, then planarized to expose the memory cells, and then the bit line layer is deposited.
  • the semiconductor memory device according to the present invention is particularly easy to manufacture and compatible with conventional Si semiconductor processes, so that the production cost can be greatly reduced.
  • the word line layer is at the bottom and the bit line layer is at the top.
  • the bit line layer is at the bottom and the word line layer is at the top.
  • Fig. 6 is a view showing an equivalent circuit of each memory cell connected to a bit line BLi in the memory device shown in Fig. 5.
  • the corresponding memory cell 100 is connected between the bit line BLi and the corresponding word line WL0, WL1-WLn.
  • a large positive voltage pulse can be applied between the bit line BLi and the word line WLj to store a sufficient amount of forward junction J1 and/or J3 in the memory cell 100 connected between them.
  • the electric charge is such that the corresponding data such as "1" is stored in the storage unit 100.
  • a large reverse bias can be applied between the bit line BLi and the word line WLj to clear the charge that may exist in the memory cell 100 connected between them, thereby storing the corresponding memory in the memory cell 100.
  • the data is like "0".
  • a bias voltage between the threshold voltage Vcrit and the punch-through voltage V B0 is applied between the corresponding bit line BLi and the word line WLj, for example, a voltage of about Vcrit, and
  • the data stored therein is judged based on the current flowing in the storage unit 100. Specifically, referring to the electrical characteristics of the semiconductor device shown in FIG. 4, under the bias voltage of Vcrit, if the current flowing through the memory cell 100 is large (shown as 11 in FIG. 4), it is judged in the memory cell 100. The data is stored as "1"; if the current flowing through the memory cell 100 is small (shown as 10 in FIG. 4), it is judged that the data in the memory cell 100 is stored as "0".
  • a voltage bias slightly greater than the threshold voltage Vcrit may be applied between the bit line BLi and the word line WLj. At this time, the current flowing in the memory unit 100 does not change the charge stored therein, and serves to hold the data.

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Description

半导体器件及半导体存储装置
本申请要求了 2011年 5月 4日提交的、申请号为 201110114256.1、发明名称为"半 导体器件及半导体存储装置"的中国专利申请的优先权， 其全部内容通过引用结合在 本申请中。 技术领域
本发明涉及半导体领域， 更具体地， 涉及一种可用作存储单元的半导体器件以及 包括这种存储单元阵列的半导体存储装置。 背景技术
近年来， 半导体存储装置如 DRAM (动态随机存取存储器） 获得了长足的进步。 随着对小型化、 大容量存储装置的需求不断增长， 存储装置中存储单元的集成密度越 来越高。
在高密度的集成中， 双端口器件用作存储单元是有利的。 特别是在矩阵寻址的存 储装置中， 各存储单元位于沿不同方向排列的位线与字线的交叉处。 如果存储单元为 双端口器件， 则存储单元与位线、 字线的连接将得到简化， 从而有利于高密度集成。
但是， 目前常用的双端口器件如相变电阻器和铁电器件尚存在各种问题， 例如需 要大功率或者与常规的 Si半导体工艺不兼容等。有鉴于此， 需要提供一种可用作存储 单元的新颖双端口半导体器件。 发明内容
本发明的目的在于提供一种可用作存储单元的半导体器件及包括这种存储单元 阵列的半导体存储装置， 该半导体器件易于制作， 且能够降低生成成本。
根据本发明的一个方面， 提供了一种用作存储单元的半导体器件， 包括： 依次设 置的第一 P型半导体层、 第一 N型半导体层、 第二 P型半导体层和第二 N型半导体 层。
优选地，可以通过在第一 P型半导体层与第二 N型半导体层之间施加大于穿通电 压 VB0的正向偏置， 在该半导体器件中存储第一数据状态。 进一步优选地，可以通过在第一 P型半导体层与第二 N型半导体层之间施加处于 该半导体器件的反向击穿区的反向偏置， 在该半导体器件中存储第二数据状态。
根据本发明的另一方面， 提供了一种半导体存储装置， 包括： 存储单元阵列， 其 中每一存储单元包括上述半导体器件； 沿第一方向排列的多条字线； 以及沿不同于第 一方向的第二方向排列的多条位线， 其中， 每一存储单元连接到相应的字线和相应的 位线。
优选地， 可以通过一条位线和一条字线， 向与该位线和字线相连的存储单元施加 大于穿通电压 VB0的正向偏置， 来在该存储单元中写入第一数据。
优选地， 可以通过一条位线和一条字线， 向与该位线和字线相连的存储单元施加 处于该存储单元的反向击穿区的反向偏置， 来在该存储单元中写入第二数据。
进一步优选地， 可以通过一条位线和一条字线， 向与该位线和字线相连的存储单 元施加大于临界电压 Vcrit且小于穿通电压 VBo的读取偏置， 来读取该存储单元中存 储的数据， 其中， 当流过存储单元的电流相对较大时， 确定该存储单元中存储有第一 数据； 而当流过存储单元的电流相对较小时， 确定该存储单元中存储有第二数据。
根据本发明的半导体器件结构简单， 易于制造， 且因此制造成本低。 当其用作存 储单元时， 作为双端口器件可以容易地形成存储单元阵列， 并因此可以改善半导体存 储装置中存储单元的集成密度。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：
图 1中示出了根据本发明实施例的半导体器件的结构图及其等效电路图； 图 2示出了在半导体器件的阳极与阴极之间施加正向偏置时流过半导体器件的电 流；
图 3示出了在半导体器件的阳极与阴极之间施加反向偏置时流过半导体器件的电 流；
图 4示出了半导体器件的电流 （Ιτ) -电压 （VT) 特性图；
图 5示出了根据本发明实施例的结合有半导体器件的半导体存储装置的示意图； 以及
图 6示出了图 5所示的半导体存储装置中与一条位线相连的各存储单元的等效电 路图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知知识 和技术的描述， 以避免不必要地混淆本发明的概念。 需要指出的是， 附图并非是按比 例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。
图 1中示出了根据本发明实施例的半导体器件的结构图及其等效电路图。 如图 1 (a)所示， 根据本发明该实施例的半导体器件包括依次设置的第一 P型半导体层 101、 第一 N型半导体层 102、 第二 P型半导体层 103和第二 N型半导体层 104。 第一 P型半导体 层 101 (或者从中引出的接触部） 构成该半导体器件的阳极 200， 而第二 N型半导体层 104 (或者从中引出的接触部） 构成该半导体器件的阴极 300。 因此， 根据该实施例的 半导体器件构成具有阳极 200和阴极 300两个端子的 p-n-p-n半导体器件。
这里需要指出的是，在图 1中示出了第一 P型半导体层 101处于顶部而第二 N型半导 体层 104处于底部的结构。 本领域技术人员应当理解， 与图 1中所示结构相反， 从上到 下依次是第二 N型半导体层、 第二 P型半导体层、 第一 N型半导体层和第一 P型半导体 层的结构也是可行的。
例如， 这些半导体层可以由 Si通过掺杂而形成。 具体地， 例如通过在 Si中掺杂 P、 As等来形成 N型半导体层， 通过在 Si中掺杂 B、 In等来形成 P型半导体层。 因此， 根据 本发明的半导体器件可以与常规 Si半导体工艺相兼容， 从而非常容易制造， 且不需要 添置专门的设备并因此降低了生产成本。
当然， 这些半导体层的材料也不限于 Si, 也可以包括其他半导体材料如 SiGe、 SiC 等。掺杂剂也不限于上述掺杂剂，可以包括其他的 N型掺杂剂（如 Sb)和 P型掺杂剂（如 Ga)。
在此， 各半导体层的成分、 掺杂剂种类和掺杂浓度不必彼此相同。 例如， 第一 P 型半导体层可以通过掺杂 B来形成， 而第二 P型半导体层可以通过掺杂 In来形成， 反之 亦然； 第一 N型半导体层可以通过掺杂 P来形成， 而第二 N型半导体层可以通过掺杂 As 来形成， 反之亦然。 掺杂浓度例如可以是 1016~1021/cm3。
图 1 (a) 中所示的半导体器件例如可以通过依次淀积第二 N型半导体层、 第二 P 型半导体层、 第一 N型半导体层和第一 P型半导体层， 并对它们进行构图 （例如， 通过 光刻） 来形成。 各层的厚度可在 Ιηπ^ΙΟμπι之间 （优选地在 10ηηι~1μπι之间）。 本领域 技术人员可以想到各种方式来形成如此构造的半导体器件。
图 1 (b) 和 1 (c) 中分别示出了图 1 (a) 所示半导体器件的等效电路图。
如图 1 (b) 所示， 该半导体器件等效于两个连接在一起的晶体管 Q1和 Q2。 具体 地， 第一 P型半导体层 101、 第一 N型半导体层 102和第二 P型半导体层 103构成了一个 PNP型晶体管 Ql， 而第一 N型半导体层 102、 第二 P型半导体层 103和第二 N型半导体层 104构成了一个 NPN型晶体管 Q2。 第一 P型半导体层 101构成晶体管 Q1的发射极， 第一 N型半导体层 102构成晶体管 Q1的基极，第二 P型半导体层 103构成晶体管 Q1的集电极。 另外， 第一 N型半导体层 102构成晶体管 Q2的集电极， 第二 P型半导体层 103构成晶体 管 Q2的基极， 第二 N型半导体层 104构成晶体管 Q2的发射极。
如图 1 (c) 所示， 该半导体器件也可以等效于三个连接在一起的二极管 （PN结） Jl、 J2和 J3。具体地，第一 P型半导体层 101和第一 N型半导体层 102构成了第一 PN结 J1 ; 第二 P型半导体层 103和第一 N型半导体层 102构成了第二 PN结 J2, 该第二 PN结 J2的方 向与第一 PN结 J1的方向相反； 第二 P型半导体层 103和第二 N型半导体层 104构成了第 三 PN结 J3， 该第三 PN结 J3的方向与第一 PN结 J1的方向相同。
在以下的描述中， 同等地使用图 1 (b) 和图 1 (c) 所示的等效电路。 即， 针对图
1 (b) 所示电路的图示和描述同样适用于图 1 (c) 所示电路， 反之亦然。
以下， 将描述图 1所示半导体器件的 （直流） 电流电压特性。
图 2示出了在阳极 200与阴极 300之间施加正向偏置 （即， 阳极 200的电势高于阴极 300的电势）时的情况。 当在阳极 200与阴极 300之间所施加的正向偏置电压不太大（具 体地， 使得 Q1和 Q2在此偏置下电流放大倍数之积小于 1， 因而达不到正反馈） 时， 第 一 PN结 J1和第三 PN结 J3处于较小的正向偏置， 而第二 PN结 J2处于反向偏置并因此第 二 PN结 J2中仅存在较小的反向电流。 因此， 阳极 200与阴极 300之间的电流较小， 如图
2 (c) 所示， 其中的箭头表示电流。
当正向偏置电压逐渐增大， 具体地， 当正向偏置电压大于临界电压 Vcrit时， 可以 存在如下两种情况： a) 与前述正向偏置电压较小 （具体地， 小于临界电压 Vcrit) 的 情况类似， 结 J1和结 J3都处于较小的正向偏置， 晶体管 Q1和 Q2的电流放大倍数之积小 于 1， 因此整个 p-n-p-n半导体器件的正向电流仍为较小值； b) 结 Ji和 J3两者中至少有 一个正向偏置较大， 晶体管 Q1和 Q2的电流放大倍数之积大于或等于 1， 从而形成正反 馈， 此时 p-n-p-n半导体器件的正向电流为较大值 （参见图 2 (b)， 其中的箭头表示电 流）。 这样， 在同一偏置电压下， p-n-p-n半导体器件可以有两种稳态电流， 对应两种 存储状态。 这两种状态的转换通过以下描述的操作来实现。 根据本发明， 利用这两种 存储状态来实现数据存储。
通过理论分析及实验研究表明， 这两种状态取决于该器件内部积累的电荷是否足 以使两端的 PN结（结 J1和 /或 J3 )处于正向偏置状态从而导致形成正反馈。 具体地， 当 在该半导体器件中积累的电荷使得两端的 PN结正向偏置 （具体地， 在第一 P型半导体 层 101中积累空穴且在第一 N型半导体层 102中积累电子使得结 J1正向偏置和 /或在第二 P型半导体层 103中积累空穴且在第二 N型半导体层 104中积累电子使得结 J3正向偏置） 时， 那么该器件在处于临界电压 Vcrit与穿通电压 VBo之间的偏置电压下表现出较大的 稳态电流； 而在该半导体器件内并没有积累电荷或者积累的电荷不足以使结 J1和 J3正 向偏置时， 那么该器件在处于临界电压 Vcrit与穿通电压 VB0之间的偏置电压下表现出 较小的稳态电流。 例如， 可以通过向器件施加大的正向电压脉冲 （例如， 大于穿通电 压 VB0)， 来使得其中积累的电荷足以使结 J1和 J3正向偏置。
当正向偏置电压大于穿通电压 VB0时， 结 J1和 J3都处于较大的正向偏置， 且 Q1和 Q2的电流放大倍数之积总是大于等于 1。 因此， p-n-p-n半导体器件将一直处于大电流 导通状态。
图 3示出了在阳极 200与阴极 300之间施加反向偏置电压 （BP , 阳极 200的电势低于 阴极 300的电势） 时的情况。 此时， 该半导体器件表现出的电学特性类似于单个反向 偏置的二极管。 具体地， 当反向偏置电压较小时， 在阳极 200与阴极 300之间只存在较 小的反向电流， 参见图 3 (b); 而当反向偏置电压增大到一定程度时， 将出现类似击 穿现象的电流急剧增大， 参见图 3 (c)„
图 4示出了该半导体器件的电流（Ιτ) -电压（VT)特性图。 如图 4所示， 对于 VT >0 (即， 正向偏置）， 在 VT较小时， 电流 Ιτ很小， 几乎不变化； 当 VT大于等于临界电压 Vcrit且小于穿通电压 VB0时， p-n-p-n半导体器件上出现同一偏置电压下可以有两种稳 态电流的情况， 此时为 p-n-p-n半导体器件作为存储单元的工作状态。 当 VT大于等于穿 通电压 VB0时， p-n-p-n半导体器件保持为正向导通状态。
对于 VT <0 (即， 反向偏置）， 在 VT (绝对值） 较小时， 反向电流 Ιτ很小， 几乎不 变化； 在 VT (绝对值） 增大到一定程度后， 反向电流 Ιτ急剧增大。 在以下描述中， 将 电流 IT急剧增大的 VT范围称作该半导体器件的反向击穿区。
这里需要指出的是， 发生击穿并不意味着 PN结被损坏。 实际上， 当发生反向击穿 时， 只要注意控制反向电流的数值， 不使其过大以避免过热， 则当反向电压降低时，
PN结的性能可以恢复。
由于如上所述，该半导体器件在一定的偏置区间（如临界电压 Vcrit到穿通电压 VB0 的区间） 可以具有两种稳态电流， 因此可以将该半导体器件用作存储单元， 其中可以 利用稳态电流的状态来表示数据状态。 例如， 该半导体器件在同一偏置下表现出较大 稳态电流的状态可以表示数据 " 1 "， 而表现出较小稳态电流的状态可以表示数据 "0"。 当然， 本领域技术人员明白， 也可以是该半导体器件在同一偏置下表现出较小稳态电 流的状态表示数据 " 1 "而表现出较大稳态电流的状态表示数据 "0"。
在此， 例如， 可以通过在阳极 200与阴极 300之间施加一个大的正向电压脉冲 （例 如， 高于穿通电压 VB0), 使得在第一 P型半导体层 101中积累空穴且在第一 N型半导体 层 102中积累电子以使结 J1正向偏置和 /或在第二 P型半导体层 103中积累空穴且在第二 N型半导体层 104中积累电子以使结 J3正向偏置（从而在施加处于临界电压 Vcrit与穿通 电压 VB0之间的偏置时出现较大的稳态电流）， 并因此表示相应的数据状态如 " 1 "。 另 夕卜， 例如可以通过在在阳极 200与阴极 300之间施加一个大的反向偏置 （处于反向击穿 区）， 使得大的反向电流通过该半导体器件， 以有效清除其中可能存在的电荷 （从而 在施加处于临界电压 Vcrit与穿通电压 VBC)之间的偏置时出现较小的稳态电流），并因此 表示相应的数据状态如 "0"。
图 5示出了根据本发明的半导体器件用在半导体存储装置中的实施例。 具体地， 如图 5所示， 该存储装置包括用作存储单元的半导体器件 100的阵列， 其中每一半导体 器件 100包括依次设置的第一 P型半导体层、第一 N型半导体层、第二 P型半导体层和第 二 N型半导体层。 另外， 该存储装置还包括沿第一方向排列的多条字线 WL0、 WL1 - WLn (图中为清楚起见仅示出了三条位线）， 其中 n为自然数； 以及沿与第一方向不同 的第二方向 （例如， 垂直于第一方向） 排列的多条位线 BL0、 BLl -BLm (图中为清 楚起见仅示出了三条位线）， 其中 m为自然数。 每一存储单元 （半导体器件 100) 连接 至相应的位线 BLi (i = 0， 1 , ···， m) 和字线 WLj (j = 0, 1， ···， n)。 例如， 在图 5 所示的实施例中， 存储单元 （半导体器件 100) 位于相应的位线 BLi和相应的字线 WLj 之间的交叉处， 且其阳极连接至位线 BLi, 而阴极连接至字线 WLj。本领域技术人员知 道，存储单元的阳极连接至相应的字线 WLj而阴极连接至相应的位线 BLi，也是可以的。
本领域技术人员知道多种手段来制造图 5所示的存储装置。 例如， 可以在半导体 衬底上（可形成有相关的电路）淀积一层金属层， 并对其进行构图（例如， 通过光刻） 以形成沿第一方向延伸的多条字线 WL0、 WLl WLn。 接着， 再依次淀积第二 N型半 导体层、 第二 P型半导体层、 第一 N型半导体层和第一 P型半导体层， 然后对它们进行 构图 （例如， 通过光刻）， 以形成按矩阵形式排列的多个堆叠， 这些堆叠分别形成相 应的半导体器件或存储单元。 然后， 再淀积另一金属层， 并对其进行构图 （例如， 通 过光刻） 以形成沿第二方向延伸的多条位线 BL0、 BLl〜BLm。 当然， 在这些步骤之 间还可以存在淀积层间绝缘层的步骤。 例如， 在形成字线 WL0、 WLl WLn后， 可以 先淀积一层绝缘层 （图中未示出）， 然后进行平坦化以露出字线 WL0、 WLl -WLn, 接着再淀积半导体层； 在形成存储单元之后， 可以先淀积另一绝缘层 （图中未示出）， 然后进行平坦化以露出各存储单元， 接着再淀积位线层。
可以看出， 根据本发明的半导体存储装置特别易于制造， 且与常规 Si半导体工艺 相兼容， 从而可以大大降低生产成本。
在以上实施例中， 字线层位于底部而位线层位于顶部。 本领域技术人员知道， 位 线层位于底部而字线层位于顶部也是可以的。
图 6示出了图 5所示的存储装置中与一条位线 BLi相连的各存储单元的等效电路 图。如图 6所示，相应的存储单元 100连接在该位线 BLi与相应的字线 WL0、 WLl—WLn 之间。如上所述， 例如可以通过在位线 BLi与字线 WLj之间施加大的正电压脉冲， 以在 连接在它们之间的存储单元 100中存储足以使结 J1和 /或 J3正向偏置的电荷， 从而在该 存储单元 100中存储相应的数据如 " 1 "。 另外， 例如可以通过在位线 BLi与字线 WLj之 间施加一个大的反向偏置， 以清除连接在它们之间的存储单元 100中可能存在的电荷， 从而在该存储单元 100中存储相应的数据如 "0"。
另外， 在对存储单元 100进行读取时， 例如可以通过在相应的位线 BLi与字线 WLj 之间施加临界电压 Vcrit与穿通电压 VB0之间的偏置电压例如约为 Vcrit的电压， 并根据 该存储单元 100中流过的电流来判断其中存储的数据。 具体地， 参见图 4所示的半导体 器件的电学特性， 在 Vcrit的偏置电压下， 如果流过存储单元 100的电流较大 （图 4中示 出为 11 )， 则判断该存储单元 100中存储了数据如 " 1 "; 如果流过存储单元 100的电流较 小 （图 4中示出为 10)， 则判断该存储单元 100中存储了数据如 "0"。
优选地， 可以在位线 BLi与字线 WLj之间施加略大于临界电压 Vcrit的电压偏置。 此时， 存储单元 100中流过的电流不会改变其中存储的电荷， 起到了保持数据的作用。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和 修改都应落在本发明的范围之内。

Claims

权 禾 Ij 要 求
1. 一种用作存储单元的半导体器件， 包括：
依次设置的第一 P型半导体层、第一 N型半导体层、第二 P型半导体层和第二 N 型半导体层。 '
2. 根据权利要求 1所述的半导体器件， 其中，
通过在第一 P型半导体层与第二 N型半导体层之间施加大于穿通电压 VB0的正向 偏置， 在该半导体器件中存储第一数据状态。
3. 根据权利要求 2所述的半导体器件， 其中，
通过在第一 P型半导体层与第二 N型半导体层之间施加处于该半导体器件的反向 击穿区的反向偏置， 在该半导体器件中存储第二数据状态。
4. 一种半导体存储装置， 包括- 存储单元阵列， 其中每一存储单元包括根据权利要求 1所述的半导体器件； 沿第一方向排列的多条字线； 以及
沿不同于第一方向的第二方向排列的多条位线，
其中， 每一存储单元连接到相应的字线和相应的位线。
5. 根据权利要求 4所述的半导体存储装置， 其中，
通过一条位线和一条字线， 向与该位线和字线相连的存储单元施加大于穿通电压 VB0的正向偏置， 来在该存储单元中写入第一数据。
6. 根据权利要求 4所述的半导体存储装置， 其中，
通过一条位线和一条字线， 向与该位线和字线相连的存储单元施加处于该存储单 元的反向击穿区的反向偏置， 来在该存储单元中写入第二数据。
7. 根据权利要求 5或 6所述的半导体存储装置， 其中，
通过一条位线和一条字线， 向与该位线和字线相连的存储单元施加大于临界电压 Vcrit且小于穿通电压 VB0的读取偏置， 来读取该存储单元中存储的数据，
其中， 当流过存储单元的电流相对较大时， 确定该存储单元中存储有第一数据； 而当流过存储单元的电流相对较小时， 确定该存储单元中存储有第二数据。
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