WO2012147280A1 - Ｐｆｃ信号生成回路、それを用いたｐｆｃ制御システム、及びｐｆｃ制御方法 - Google Patents

Ｐｆｃ信号生成回路、それを用いたｐｆｃ制御システム、及びｐｆｃ制御方法 Download PDF

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Definitions

  • the present invention relates to a PFC signal generation circuit, a PFC control system using the same, and a PFC control method.
  • a so-called switching power supply using a switching circuit that is periodically turned on and off is frequently used due to demands for downsizing electronic devices and reducing power consumption.
  • a switching power supply for example, by using PWM (Pulse Width ⁇ Modulation) control that adjusts the duty ratio of an input pulse signal, the output voltage can be adjusted according to the operating state of the electronic device.
  • PWM Pulse Width ⁇ Modulation
  • PFC control includes a single method and an interleave method.
  • switching operations are complementarily performed by two PFC control pulse signals having a phase difference of ⁇ (180 °).
  • ⁇ 180 °
  • two coil currents having a phase difference ⁇ are generated. Therefore, the interleave method can obtain twice as much power as the single method. Further, since the ripple of the output current is small, the capacitance of the capacitor for reducing this can be reduced.
  • Patent Document 1 discloses a switching power supply that employs critical mode interleaved PFC control.
  • Patent Document 1 only a zero current in one coil current is detected, and a PFC control pulse signal having a phase difference of ⁇ is automatically generated, and a zero current in two coil currents is detected and two PFCs are detected.
  • a technique for generating a control pulse signal is disclosed. In the latter case, since the critical mode can be compensated for both coil currents, the efficiency is improved.
  • Patent Document 2 discloses a watchdog timer that detects that a clear signal is input within a certain period of time as the program is executed and outputs a reset signal to the computer to notify the abnormality. ing.
  • the watchdog timer includes signal control means for permitting the input of the clear signal only for a set time before the end of the predetermined time.
  • the output timing correction circuit 113 does not output the set signal set2 at the generation timing of the zero current detection signal cd2, but outputs the set signal set2 after waiting until time t5.
  • the PFC control pulse signal pfc2 is switched from the inactive level to the active level.
  • the down counter 116 starts counting down from the pulse width setting value of the PFC control pulse signal pfc2.
  • the output timing correction circuit 113 does not output the set signal set2 in the cycle, and forcibly outputs the set signal set2 in the 1/2 cycle value T / 2 from the start of the next cycle. become.
  • the error flag ef1 is switched from L to H at a timing exceeding the allowable period TR.
  • each of the holding circuits HC1 to HC4 is composed of a D flip-flop.
  • the SR in the previous stage indicates a set input and a reset input for the data input of the D flip-flop.
  • a clock signal clk is input to the clock input of each D flip-flop.
  • the determination period signal hs3 is changed from H to L.
  • the hold signal hs4 changes from L to H and is held. Then, at the timing when the coincidence signal cs1 indicating the passage of the 1 ⁇ 2 period value T / 2 of the fourth period is input, the holding signal hs2 is changed from H to L, and the set signal set2c is output.
  • FIG. 17 is a timing chart for explaining a method of generating the PFC control pulse signal pfc2, similarly to FIG.
  • the PFC signal generation unit PSG includes the output timing correction circuit 113.
  • the output timing correction circuit 113 receives the zero current detection signal cd2 of the current I2 based on the set signal set1 for setting the PFC control pulse signal pfc1 to the active level and the coincidence signal cs1 output from the phase comparator 112.
  • the set signal set2 for setting the PFC control pulse signal pfc2 to the active level is output at an appropriate timing.
  • FIG. 18 is a block diagram of the PFC signal generation unit PSG according to the second embodiment.
  • the PFC signal generation unit PSG shown in FIG. 18 has a period lower limit comparator 201 and a counter clear control circuit 202 added to the PFC signal generation unit PSG shown in FIG. In FIG. 18, the registers for storing the setting values are omitted.
  • the output signal of the AND gate A11 is a detection signal s1 that is generated when the zero current detection signal cd1 of the current I1 is input below the cycle lower limit set value.
  • This detection signal s1 is input to the set input S of the holding circuit HC12.
  • the coincidence signal cs2 is input to the reset input R of the holding circuit HC12.
  • the output signal of the holding circuit HC12 is a holding signal hs12 for holding up to the cycle lower limit set value when the zero current detection signal cd1 of the current I1 is input.
  • the holding signal hs12 is input to one input of the AND gate A12.
  • the coincidence signal cs2 is input to the other input of the AND gate A12.
  • the output signal of the AND gate A12 is a clear signal cd1b that constitutes one of the set signals set1.
  • the period signal hs11 output from the holding circuit HC11 is input to one input of the AND gate A13.
  • the zero current detection signal cd1 of the current I1 is input to the other input of the AND gate A13.
  • the output signal of the AND gate A13 is a clear signal cd1a that constitutes one of the set signals set1.
  • the D flip-flop DF11 captures this and outputs an error flag ef2.
  • the zero current detection signal cd1 of the current I1 is input below the cycle lower limit set value. Therefore, the zero current detection signal cd1 of the current I1 is input while the period signal hs11 indicating the period exceeding the cycle lower limit set value remains L. At that timing, the detection signal s1 is generated, and the hold signal hs12 is changed from L to H and held. Then, at the timing when the coincidence signal cs2 indicating the passage of the cycle lower limit set value is input, the holding signal hs12 is changed from H to L, and the clear signal cd1b is output.
  • the cycle lower limit set value and guaranteeing the cycle lower limit of the PFC control pulse signal pfc1 it is possible to generate a PFC control pulse signal that further improves the power factor improvement by the PFC circuit.

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Abstract

　第１のスイッチＮＭ１に接続された第１のインダクタＬ１と、第２のスイッチＮＭ２に接続された第２のインダクタＬ２と、を有するＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路である。第１のインダクタＬ１のゼロ電流検出タイミングで、第１のスイッチＮＭ１をオンする第１のＰＦＣ信号を出力する第１の制御信号出力回路１０９と、第２のインダクタＬ２のゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して第２のスイッチＮＭ２をオンにし、目標タイミングからの許容期間よりも遅い場合、次周期における目標タイミングで、第２のスイッチＮＭ２をオンする制御信号ｓｅｔ２を生成するタイミング調整回路１１３と、制御信号ｓｅｔ２に応じて、第２のスイッチをオンする第２のＰＦＣ信号を生成する第２の制御信号出力回路１１７と、を備える。

Description

ＰＦＣ信号生成回路、それを用いたＰＦＣ制御システム、及びＰＦＣ制御方法
　本発明は、ＰＦＣ信号生成回路、それを用いたＰＦＣ制御システム、及びＰＦＣ制御方法に関する。
　近年、電子機器の小型化、低消費電力化等の要請から、周期的にオンオフを繰り返すスイッチング回路を用いた電源いわゆるスイッチング電源が多用されている。スイッチング電源では、例えば入力パルス信号のデューティ比を調整するＰＷＭ（Pulse Width Modulation）制御を用いることにより、電子機器の動作状態に応じて出力電圧を調整することができる。
　加えて、変換効率の向上によるさらなる低消費電力化が要求されるようになってきた。例えば、国際エネルギースタープログラム（Energy Star）では、７５Ｗ以上の電子機器に対して力率改善（ＰＦＣ：Power Factor Correction）が必要となる。ＰＦＣ制御には、シングル方式とインターリーブ方式とがある。インターリーブ方式では、位相差π（１８０°）の２つのＰＦＣ制御パルス信号により相補的にスイッチング動作を行なう。これにより、位相差πの２つのコイル電流が生成される。そのため、インターリーブ方式では、シングル方式に比べ２倍の電力が得られる。さらに、出力電流のリップルが小さいため、これを低減するためのコンデンサの容量を小さくすることができる。
　特許文献１には、臨界モードインターリーブ方式のＰＦＣ制御を採用したスイッチング電源が開示されている。特許文献１には、１つのコイル電流におけるゼロ電流のみを検出し、自動的に位相差πのＰＦＣ制御パルス信号を生成する手法と、２つのコイル電流におけるゼロ電流をそれぞれ検出し、２つのＰＦＣ制御パルス信号を生成する手法が開示されている。後者の場合、双方のコイル電流について臨界モードを補償することができるため、効率が向上する。
　なお、特許文献２には、プログラムの実行に伴って、計数される一定時間内にクリア信号が入力されることを検出してコンピュータにリセット信号を出力し異常を報知するウォッチドッグタイマが開示されている。このウォッチドッグタイマは、前記一定時間の終了時に対し設定時間前のみ前記クリア信号の入力を許可する信号制御手段を備えている。
国際公開第２００８／０３２７６９号 特開平１－２９３４４９号公報
　発明者は以下の課題を見出した。
　特許文献１において、２つのコイル電流におけるゼロ電流をそれぞれ検出する場合、ノイズなどが原因で、おおよそπとなるべき２つのＰＦＣ制御パルス信号の位相差が小さくあるいは大きくなり過ぎるおそれがあった。そして、このような異常なＰＦＣ制御パルス信号により、電力ロスが増大し、力率が低下するおそれがあった。
　本発明に係るＰＦＣ信号生成回路は、第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路である。第１のインダクタのゼロ電流検出タイミングで、第１のスイッチをオンする第１のＰＦＣ信号を出力する第１の制御信号出力回路と、第２のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して第２のスイッチをオンにし、目標タイミングからの許容期間よりも遅い場合、次周期における目標タイミングで、第２のスイッチをオンする制御信号を生成するタイミング調整回路と、制御信号に応じて、第２のスイッチをオンする第２のＰＦＣ信号を生成する第２の制御信号出力回路と、を備える。
　本発明に係るＰＦＣ制御システムは、交流電源に接続されたＰＦＣ回路と、ＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路と、を備えたＰＦＣ制御システムである。ＰＦＣ回路は、第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を備える。ＰＦＣ信号生成回路は、第１のインダクタのゼロ電流検出タイミングで、第１のスイッチをオンする第１のＰＦＣ信号を出力する第１の制御信号出力回路と、第２のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して第２のスイッチをオンにし、目標タイミングからの許容期間よりも遅い場合、次周期における目標タイミングで、第２のスイッチをオンする制御信号を生成するタイミング調整回路と、制御信号に応じて、第２のスイッチをオンする第２のＰＦＣ信号を生成する第２の制御信号出力回路と、を備える。
　本発明に係るＰＦＣ制御方法は、第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ制御方法である。第１のインダクタのゼロ電流検出タイミングで、第１のスイッチをオンにし、第２のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して第２のスイッチをオンにし、目標タイミングからの許容期間よりも遅い場合、次周期における目標タイミングで、第２のスイッチをオンにする。
　本発明では、第２のインダクタのゼロ電流が検出される第２のタイミングが、目標タイミングより早い場合、当該目標タイミングで、目標タイミングから許容期間内である場合、第２のタイミングで、許容期間よりも遅い場合、次周期における目標タイミングで、第２のスイッチをオンにする。そのため、ＰＦＣ回路による力率改善をより向上させることができる。
　本発明によれば、ＰＦＣ回路による力率改善をより向上させるＰＦＣ制御パルス信号を生成することができる。
本実施の形態に係るＰＷＭ信号生成ユニットが適用されるプロセッサシステムＭＣＵの概略図である。 ＬＥＤを駆動する電源回路の回路図である。 ＬＥＤを駆動する電源回路の回路図である。 ＤＣ／ＤＣユニットの他の構成例を示す回路図である。 ＤＣ／ＤＣユニットの他の構成例を示す回路図である。 ＰＦＣユニットの他の構成例を示す回路図である。 ＬＥＤを駆動する電源回路の他の構成例を示す回路図である。 ＬＥＤを駆動する電源回路の他の構成例を示す回路図である。 実施の形態１に係るＰＦＣ信号生成ユニットＰＳＧのブロック図である。 ＰＦＣ制御パルス信号ｐｆｃ１の生成方法を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 出力タイミング補正回路１１３の処理フローを示すフローチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 出力タイミング補正回路１１３の具体的な回路構成の一例を示す回路図である。 出力タイミング補正回路１１３の動作を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 実施の形態２に係るＰＦＣ信号生成ユニットＰＳＧのブロック図である。 カウンタクリア制御回路２０２の具体的な回路構成の一例を示す回路図である。 カウンタクリア制御回路２０２の動作を説明するためのタイミングチャートである。
　以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
（実施の形態１）
　まず、本実施の形態に係るＰＦＣ信号生成ユニットが適用されるプロセッサシステムの概要について説明する。なお、本実施の形態に係るＰＦＣ信号生成ユニットは、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。
　図１は、本実施の形態に係るＰＷＭ信号生成ユニットが適用されるプロセッサシステムＭＣＵの概略図である。図１に示すように、このプロセッサシステムＭＣＵは、メモリＭＥＭ、演算コアＰＥ、クロック生成ユニットＣＧ、ＰＷＭ信号生成ユニットＰＷＭ、ＰＦＣ信号生成ユニットＰＳＧ、モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩを有する。
　図１には、プロセッサシステムＭＣＵにより制御される制御対象回路ＰＷＲも示した。この制御対象回路ＰＷＲは、例えば、電源回路である。この電源回路は、ＰＦＣ信号生成ユニットＰＳＧにより生成されるＰＦＣ制御パルス信号ｐｆｃに基づき、交流電源電圧から直流電源電圧を高効率に生成する（ＡＣ／ＤＣ変換）。さらに、ＰＷＭ信号生成ユニットＰＷＭにより生成されるＰＷＭ制御パルス信号ｐｗｍに基づき、その直流電源電圧を昇圧もしくは降圧した直流電源電圧を生成し（ＤＣ／ＤＣ変換）、他の回路に供給する。
　メモリＭＥＭは、プロセッサシステムＭＣＵにより用いられるプログラム及びプロセッサシステムＭＣＵを動作させるために用いられる設定値等が格納される。
　演算コアＰＥは、メモリＭＥＭに格納されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムＭＣＵに求められる具体的な処理を行う。一般的には、ＣＰＵ（Central Processing Unit）である。
　クロック生成ユニットＣＧは、プロセッサシステムＭＣＵ内の各回路ブロックで利用されるクロック信号を生成する。また、クロック生成ユニットＣＧで生成されたクロック信号は、外部に出力されてもよい。
　なお、プロセッサシステムＭＣＵ内で利用されるクロック信号は、外部の回路から供給することも可能である。
　ＰＷＭ信号生成ユニットＰＷＭは、制御対象回路ＰＷＲをＰＷＭ制御するためのパルス信号であるＰＷＭ制御パルス信号ｐｗｍを生成する。このＰＷＭ信号生成ユニットＰＷＭは、例えば、プロセッサシステムＭＣＵのタイマ機能を利用することにより実現することができる。
　ＰＦＣ信号生成ユニットＰＳＧは、制御対象回路ＰＷＲをＰＦＣ制御するためのパルス信号であるＰＦＣ制御パルス信号ｐｆｃを生成する。このＰＦＣ信号生成ユニットＰＳＧは、ＰＷＭ信号生成ユニットＰＷＭと同様に、例えば、プロセッサシステムＭＣＵのタイマ機能を利用することにより実現することができる。
　モニタユニットＭＯＮは、ＰＷＭ制御パルス信号ｐｗｍやＰＦＣ制御パルス信号ｐｆｃを生成するための制御対象回路ＰＷＲからのフィードバック信号ｍｏｎをモニタする。そして、モニタユニットＭＯＮは、アナログ信号であるフィードバック信号ｍｏｎをデジタル信号に変換し、例えば演算コアＰＥに伝達する。図１の例では、外部に設けられた制御対象回路ＰＷＲから出力されるフィードバック信号ｍｏｎをモニタし、当該フィードバック信号ｍｏｎに応じたデジタル値をプロセッサシステムＭＣＵに取り込む。このモニタユニットＭＯＮは、アナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）、コンパレータ回路等のアナログ値をデジタル値に変換可能な回路により構成することができる。
　ＩＯユニットＩＯＵは、外部に設けられた回路との間で通信を行い、プロセッサシステムＭＣＵに対する制御信号等の受信、あるいは、プロセッサシステムＭＣＵの処理結果の送信等を行う。ＩＯユニットＩＯＵの具体的な例としては、ＳＰＩユニット、ＵＡＲＴユニット等が考えられる。なお、ＳＰＩユニットは、３線又は４線のシリアル通信であるＳＰＩ（System Packet Interface）規格の通信を行う。また、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）ユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。
　周辺回路ＰＥＲＩは、上述した回路ブロック以外の回路であって、演算コアＰＥにより利用される回路ブロックを含む。周辺回路ＰＥＲＩとしては、例えば、タイマユニット、ウォッチドッグタイマユニット、ＤＭＡ（Direct Memory Access）ユニット、低電圧検出ユニット、パワーオンリセット（ＰＯＲ）ユニット等が考えられる。
　なお、本発明が適用されるプロセッサシステムＭＣＵでは、演算コアＰＥ、メモリＭＥＭ、ＰＷＭ信号生成ユニットＰＷＭ、ＰＦＣ信号生成ユニットＰＳＧ、モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩがバスにより相互により接続される構成となっている。また、図示してはいないが、プロセッサシステムＭＣＵには、他の回路から電源が供給される。
　ここまでに説明したプロセッサシステムＭＣＵは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、メモリＭＥＭに格納するプログラム及びデータはシステムの仕様により適宜変更可能である。また、回路ブロック間の接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずに演算コアＰＥと、他の回路ブロックと、が直接接続される構成であってもよい。
　プロセッサシステムＭＣＵは、ＰＷＭ制御パルス信号ｐｗｍ及びＰＦＣ制御パルス信号ｐｆｃを生成し、制御対象回路ＰＷＲに与える。そして、プロセッサシステムＭＣＵは、このＰＷＭ制御パルス信号ｐｗｍ及びＰＦＣ制御パルス信号ｐｆｃのデューティやＰＷＭ制御パルス信号ｐｗｍの生成タイミング等を制御対象回路ＰＷＲからのフィードバック信号ｍｏｎや他の回路から入力される制御信号等により制御する。
　そこで、プロセッサシステムＭＣＵが生成するＰＷＭ制御パルス信号ｐｗｍ及びＰＦＣ制御パルス信号ｐｆｃの利用形態を明確にするために、制御対象回路ＰＷＲの一例である電源回路について説明する。以下で説明する電源回路は、負荷回路としてＬＥＤ（Light Emitting Diode）を駆動するが、負荷回路は、ＬＥＤに限らず、一般的な回路であってもよい。
　図２Ａ、２ＢにＬＥＤを駆動する電源回路の例を示す。なお、図２Ａ、２Ｂでは、電源回路にＰＷＲの符号を付す。また、図２Ａ、２Ｂで示す電源回路ＰＷＲでは、スイッチング動作を行う出力トランジスタにＮＭＯＳトランジスタを用いるが、この出力トランジスタは、ＰＭＯＳトランジスタで構成することもでき、また、ＰＮＰトランジスタあるいはＮＰＮトランジスタで構成することもできる。
　図２Ａ、２Ｂに示す電源回路ＰＷＲは、いずれも交流電源ＡＰ、全波整流回路ＦＷＲ、ＰＦＣユニット、ＤＣ／ＤＣユニットを備えている。図２Ａ、２Ｂにおいて、交流電源ＡＰ、全波整流回路ＦＷＲ、及びＰＦＣユニットは共通である。
　まず、全波整流回路ＦＷＲは、交流電源ＡＰから直流電圧Ｖ１を生成する。全波整流回路ＦＷＲは、４つのダイオードを備えたブリッジ回路である。全波整流回路ＦＷＲにおいて、交流電源ＡＰがアノードに接続された２つのダイオードのそれぞれのカソードには、全波整流回路ＦＷＲの出力に共通接続されている。一方、交流電源ＡＰがカソードに接続された２つのダイオードのそれぞれのアノードは、共通に接地されている。
　次に、ＰＦＣユニットについて説明する。図２ＡのＰＦＣユニットは、非絶縁型昇圧コンバータである。このＰＦＣユニットは、インダクタＬ１、Ｌ２、Ｌｍ１、Ｌｍ２、ダイオードＤ１、Ｄ２、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、平滑コンデンサＣ１、抵抗Ｒ１、Ｒ２を備えている。ＰＦＣユニットは、インターリーブ方式のＰＦＣ回路であり、位相差がおよそπ（１８０°）の２つのＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２により、ＮＭＯＳトランジスタＮＭ１、ＮＭ２を相補的にスイッチング動作させる。ＰＦＣユニットは、直流電圧Ｖ１から直流電圧Ｖ２を生成する。
　インダクタＬ１、Ｌ２のそれぞれの一端は、全波整流回路ＦＷＲの出力に共通に接続され、電圧Ｖ１が与えられている。インダクタＬ１の他端には、ダイオードＤ１のアノードが接続されている。インダクタＬ２の他端には、ダイオードＤ２のアノードが接続されている。ダイオードＤ１、Ｄ２のそれぞれのカソードには、平滑コンデンサＣ１の一端が共通接続されている。つまり、直列接続されたインダクタＬ１及びダイオードＤ１と、直列接続されたインダクタＬ２及びダイオードＤ２とが、並列接続されている。平滑コンデンサＣ１の他端は、接地されている。
　直列接続されたインダクタＬ１及びダイオードＤ１の間のノードには、ＮＭＯＳトランジスタＮＭ１のドレインが接続されている。ＮＭＯＳトランジスタＮＭ１のソースは接地されている。そして、ＮＭＯＳトランジスタＮＭ１のゲートにはＰＦＣ制御パルス信号ｐｆｃ１が入力される。ＮＭＯＳトランジスタＮＭ１は、ＰＦＣ制御パルス信号ｐｆｃ１の電圧レベルに応じてスイッチング動作を行う。ＮＭＯＳトランジスタＮＭ１がオンの期間にインダクタＬ１にエネルギが蓄積され、ＮＭＯＳトランジスタＮＭ１がオフの期間にインダクタＬ１に蓄積されたエネルギにより、ダイオードＤ１を介して平滑コンデンサＣ１が充電される。
　直列接続されたインダクタＬ２及びダイオードＤ２の間のノードには、ＮＭＯＳトランジスタＮＭ２のドレインが接続されている。ＮＭＯＳトランジスタＮＭ２のソースは接地されている。そして、ＮＭＯＳトランジスタＮＭ２のゲートにはＰＦＣ制御パルス信号ｐｆｃ２が入力される。ＮＭＯＳトランジスタＮＭ２は、ＰＦＣ制御パルス信号ｐｆｃ２の電圧レベルに応じてスイッチング動作を行う。ＮＭＯＳトランジスタＮＭ２がオンの期間にインダクタＬ２にエネルギが蓄積され、ＮＭＯＳトランジスタＮＭ２がオフの期間にインダクタＬ２に蓄積されたエネルギにより、ダイオードＤ２を介して平滑コンデンサＣ１が充電される。平滑コンデンサＣ１に充電された電荷に応じた出力電圧Ｖ２が出力される。
　ここで、インダクタＬ１を流れる電流Ｉ１に応じたフィードバック信号ｍｏｎ１が、インダクタＬ１と鉄心を介して電磁結合されたモニタ用インダクタＬｍ１により生成される。そして、このフィードバック信号ｍｏｎ１が、モニタユニットＭＯＮにフィードバックされる。同様に、インダクタＬ２を流れる電流Ｉ２に応じたフィードバック信号ｍｏｎ２が、インダクタＬ２と鉄心を介して電磁結合されたモニタ用インダクタＬｍ２により生成される。そして、このフィードバック信号ｍｏｎ２が、モニタユニットＭＯＮにフィードバックされる。このような構成により、電流Ｉ１、Ｉ２のゼロ電流が検出される。
　また、平滑コンデンサＣ１と並列して、抵抗Ｒ１、Ｒ２が直列接続されている。つまり、抵抗Ｒ１、Ｒ２の両端には、ＰＦＣユニットの出力電圧Ｖ２が与えられる。そして、抵抗Ｒ１と抵抗Ｒ２の間のノードから、フィードバック信号ｍｏｎ３が出力される。フィードバック信号ｍｏｎ３は、出力電圧Ｖ２を抵抗Ｒ１、Ｒ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ３は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。これにより、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２のデューティ比やパルス幅が決定される。このように、図２Ａ、２ＢのＰＦＣユニットは、定電圧制御回路である。
　次に、図２Ａ、２ＢにおけるＤＣ／ＤＣユニットについて順に説明する。まず、図２ＡのＤＣ／ＤＣユニットについて説明する。図２ＡのＤＣ／ＤＣユニットは、降圧型のＤＣ／ＤＣコンバータである。このＤＣ／ＤＣユニットは、ＮＭＯＳトランジスタＮＭ３、インダクタＬ３、ダイオードＤ３、平滑コンデンサＣ２、抵抗Ｒｍを有する。
　ＮＭＯＳトランジスタＮＭ３のドレインは、ＰＦＣユニットの出力に接続され、ソースはダイオードＤ３のカソードに接続されている。また、ＮＭＯＳトランジスタＮＭ３のゲートには、ＰＷＭ制御パルス信号ｐｗｍが与えられる。そのため、ＮＭＯＳトランジスタＮＭ３はＰＷＭ制御パルス信号ｐｗｍの電圧レベルに応じてスイッチング動作を行う。ダイオードＤ３のアノードは、接地されている。ＮＭＯＳトランジスタＮＭ３のソースとダイオードＤ３のカソードとの間のノードには、インダクタＬ３の一端が接続されている。インダクタＬ３の他端は、平滑コンデンサＣ２の一端に接続される。平滑コンデンサＣ２の他端は、接地されている。
　そして、平滑コンデンサＣ２とインダクタＬ３との間のノードから平滑コンデンサＣ２に蓄積された電荷に応じた出力電圧Ｖｏｕｔが出力される。また、平滑コンデンサＣ２に蓄積された電荷は、出力電流ＩｏｕｔとしてＬＥＤに供給される。また、ＬＥＤのカソードとグランドとの間には、抵抗Ｒｍが設けられている。この抵抗Ｒｍには、ＬＥＤに流れる出力電流Ｉｏｕｔが流れる。つまり、抵抗Ｒｍの両端には、出力電流Ｉｏｕｔと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流Ｉｏｕｔをモニタするためのモニタ電圧である。このモニタ電圧が、フィードバック信号ｍｏｎ４として、モニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図２ＡのＤＣ／ＤＣユニットは、定電流制御回路である。
　次に、図２ＢのＤＣ／ＤＣユニットについて説明する。図２ＢのＤＣ／ＤＣユニットは、非絶縁型昇圧ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣユニットも、ＮＭＯＳトランジスタＮＭ３、インダクタＬ３、ダイオードＤ３、平滑コンデンサＣ２、抵抗Ｒｍを有する。
　インダクタＬ３の一端は、ＰＦＣユニットの出力に接続され、他端はＮＭＯＳトランジスタＮＭ３のドレインに接続されている。ＮＭＯＳトランジスタＮＭ３のソースは接地されている。また、ＮＭＯＳトランジスタＮＭ３のゲートには、ＰＷＭ制御パルス信号ｐｗｍが与えられる。そのため、ＮＭＯＳトランジスタＮＭ３はＰＷＭ制御パルス信号ｐｗｍの電圧レベルに応じてスイッチング動作を行う。ＮＭＯＳトランジスタＮＭ３のドレインとインダクタＬ３との間のノードには、ダイオードＤ３のアノードが接続されている。ダイオードＤ３のカソードは、平滑コンデンサＣ２の一端に接続される。平滑コンデンサＣ２の他端は、接地されている。
　そして、平滑コンデンサＣ２とダイオードＤ３のカソードとの間のノードから平滑コンデンサＣ２に蓄積された電荷に応じた出力電圧Ｖｏｕｔが出力される。また、平滑コンデンサＣ２に蓄積された電荷は、出力電流ＩｏｕｔとしてＬＥＤに供給される。また、ＬＥＤのカソードとグランドとの間には、抵抗Ｒｍが設けられている。この抵抗Ｒｍには、ＬＥＤに流れる出力電流Ｉｏｕｔが流れる。つまり、抵抗Ｒｍの両端には、出力電流Ｉｏｕｔと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流Ｉｏｕｔをモニタするためのモニタ電圧である。このモニタ電圧が、フィードバック信号ｍｏｎ４として、モニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図２ＢのＤＣ／ＤＣユニットも、定電流制御回路である。
　次に、図３Ａ、３Ｂを参照して、ＤＣ／ＤＣユニットの他の構成について説明する。図３ＡのＤＣ／ＤＣユニットは、図２ＡのＤＣ／ＤＣユニットと同様に、非絶縁型降圧ＤＣ／ＤＣコンバータである。図２ＡのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍが、ＬＥＤと直列接続されている。これに対し、図３ＡのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍ１、Ｒｍ２が、ＬＥＤと並列接続されている。
　従って、抵抗Ｒｍ１、Ｒｍ２の両端には、電源回路ＰＷＲの出力電圧Ｖｏｕｔが与えられる。そして、抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから、フィードバック信号ｍｏｎ４が出力される。フィードバック信号ｍｏｎ４は、出力電圧Ｖｏｕｔを抵抗Ｒｍ１、Ｒｍ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ４は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図３ＡのＤＣ／ＤＣユニットは、定電圧制御回路である。その他の構成は、図２ＡのＤＣ／ＤＣユニットと同様であるため、説明を省略する。
　図３ＢのＤＣ／ＤＣユニットは、図２ＢのＤＣ／ＤＣユニットと同様に、非絶縁型昇圧ＤＣ／ＤＣコンバータである。図２ＢのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍが、ＬＥＤと直列接続されている。これに対し、図３ＢのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍ１、Ｒｍ２が、ＬＥＤと並列接続されている。
　従って、抵抗Ｒｍ１、Ｒｍ２の両端には、電源回路ＰＷＲの出力電圧Ｖｏｕｔが与えられる。そして、抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから、フィードバック信号ｍｏｎ４が出力される。フィードバック信号ｍｏｎ４は、出力電圧Ｖｏｕｔを抵抗Ｒｍ１、Ｒｍ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ４は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図３ＢのＤＣ／ＤＣユニットは、定電圧制御回路である。その他の構成は、図２ＢのＤＣ／ＤＣユニットと同様であるため、説明を省略する。
　次に、図４を参照して、ＰＦＣユニットの他の構成について説明する。図２Ａ、２ＢのＰＦＣユニットが非絶縁型昇圧コンバータであったのに対し、図４のＰＦＣユニットは、絶縁型フライバックコンバータである点が異なる。非絶縁型と絶縁型との違いはあるものの、動作原理は同様である。図４のＰＦＣユニットは、インダクタＬ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌｍ１、Ｌｍ２、ダイオードＤ１、Ｄ２、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、平滑コンデンサＣ１を備えている。
　インダクタＬ１１、Ｌ２１のそれぞれの一端は、全波整流回路ＦＷＲの出力に共通に接続され、電圧Ｖ１が与えられている。インダクタＬ１１の他端には、ＮＭＯＳトランジスタＮＭ１のドレインが接続されている。インダクタＬ２の他端には、ＮＭＯＳトランジスタＮＭ２のドレインが接続されている。ＮＭＯＳトランジスタＮＭ１、ＮＭ２のソースは、いずれも接地されている。そして、ＮＭＯＳトランジスタＮＭ１のゲートにはＰＦＣ制御パルス信号ｐｆｃ１が入力され、ＮＭＯＳトランジスタＮＭ２のゲートにはＰＦＣ制御パルス信号ｐｆｃ２が入力される。
　インダクタＬ１２は、インダクタＬ１１とコアを介して電磁結合されている。一端が接地されたインダクタＬ１２の他端には、ダイオードＤ１のアノードが接続されている。インダクタＬ２２は、インダクタＬ２１とコアを介して電磁結合されている。一端が接地されたインダクタＬ２２の他端には、ダイオードＤ２のアノードが接続されている。ダイオードＤ１、Ｄ２のそれぞれのカソードには、平滑コンデンサＣ１の一端が共通接続されている。平滑コンデンサＣ１の他端は、接地されている。
　ここで、インダクタＬ１２を流れる電流Ｉ１に応じたフィードバック信号ｍｏｎ１が、インダクタＬ１１と鉄心を介して電磁結合されたモニタ用インダクタＬｍ１により生成される。そして、このフィードバック信号ｍｏｎ１が、モニタユニットＭＯＮにフィードバックされる。同様に、インダクタＬ２を流れる電流Ｉ２に応じたフィードバック信号ｍｏｎ２が、インダクタＬ２と鉄心を介して電磁結合されたモニタ用インダクタＬｍ２により生成される。そして、このフィードバック信号ｍｏｎ２が、モニタユニットＭＯＮにフィードバックされる。このような構成により、電流Ｉ１、Ｉ２のゼロ電流が検出される。
　また、平滑コンデンサＣ１と並列して、抵抗Ｒ１、Ｒ２が直列接続されている。つまり、抵抗Ｒ１、Ｒ２の両端には、ＰＦＣユニットの出力電圧Ｖ２が与えられる。そして、抵抗Ｒ１と抵抗Ｒ２の間のノードから、フィードバック信号ｍｏｎ３が出力される。フィードバック信号ｍｏｎ３は、出力電圧Ｖ２を抵抗Ｒ１、Ｒ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ３は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。これにより、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２のデューティ比やパルス幅が決定される。このように、図４のＰＦＣユニットは、定電圧制御回路である。
　次に、図５Ａ、５Ｂを参照して、電源回路ＰＷＲの他の構成について説明する。図５Ａの電源回路ＰＷＲでは、図２Ａ、２Ｂの電源回路ＰＷＲと同様に、ＰＦＣユニットが非絶縁型昇圧コンバータである。図２Ａ、２ＢのＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒ１、Ｒ２が、平滑コンデンサＣ１と並列接続されている。これに対し、図５ＡのＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒが、ＬＥＤと直列接続されている。つまり、このＰＦＣユニットは定電流制御回路である。この場合、図５Ａに示すように、ＤＣ／ＤＣユニットを省略して、ＰＦＣユニットに直接ＬＥＤを接続することができる。従って、回路を小型化することができる。
　図５Ｂの電源回路ＰＷＲでは、図４の電源回路ＰＷＲと同様に、ＰＦＣユニットが絶縁型フライバックコンバータである。図４のＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒ１、Ｒ２が、平滑コンデンサＣ１と並列接続されている。これに対し、図５ＢのＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒが、ＬＥＤと直列接続されている。つまり、このＰＦＣユニットは定電流制御回路である。この場合、図５Ｂに示すように、ＤＣ／ＤＣユニットを省略して、ＰＦＣユニットに直接ＬＥＤを接続することができる。従って、回路を小型化することができる。
　次に、図６を参照して本発明の第１の実施の形態に係るＰＦＣ信号生成ユニットＰＳＧについて説明する。図６は、実施の形態１に係るＰＦＣ信号生成ユニットＰＳＧのブロック図である。図６に示すように、ＰＦＣ信号生成ユニットＰＳＧは、アップカウンタ１０１、周期上限設定レジスタ１０２、周期上限取込レジスタ１０３、周期上限比較器１０４、第１パルス幅設定レジスタ１０５、第１パルス幅取込レジスタ１０６、パルス幅比較器１０７、ＯＲゲート１０８、第１制御パルス出力回路１０９、カウント値キャプチャ回路１１０、シフト回路１１１、位相比較器１１２、出力タイミング補正回路１１３、第２パルス幅設定レジスタ１１４、第２パルス幅取込レジスタ１１５、ダウンカウンタ１１６、第２制御パルス出力回路１１７、割込信号出力回路１１８を備えている。
　アップカウンタ１０１は、入力されるクロック信号ｃｌｋをカウントアップする。アップカウンタ１０１は、インダクタＬ１を流れる電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されるタイミングでカウント値をクリアし、新たに０からカウントを開始する。ゼロ電流検出信号ｃｄ１は、図１のモニタユニットＭＯＮにより生成される。
　周期上限設定レジスタ１０２には、演算コアＰＥによりＰＦＣ制御パルス信号ｐｆｃ１が取り得る周期の上限値が設定される。詳細には後述するように、ＰＦＣ制御パルス信号ｐｆｃ１の周期は、原則として電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される間隔であり、必ずしも一定ではない。周期上限設定レジスタ１０２に設定される周期上限設定値は、システム立ち上げ時やトラブルなどにより電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されない場合に用いられる補助的なものである。
　周期上限取込レジスタ１０３は、所定のタイミングで、周期上限設定レジスタ１０２から周期上限設定値を取り込む。
　周期上限比較器１０４は、デジタルコンパレータであって、詳細には一致回路である。周期上限比較器１０４は、アップカウンタ１０１のカウント値ｃｎｔ１と、周期上限取込レジスタ１０３に取り込まれた周期上限設定値とが一致した場合、クリア信号ｃｌｒを出力する。クリア信号ｃｌｒが、アップカウンタ１０１に入力されると、アップカウンタ１０１のカウント値がクリアされる。つまり、アップカウンタ１０１のカウント値が設定された周期上限設定値に達するまでに電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されなければ、強制的にアップカウンタ１０１のカウント値がクリアされる。上述の通り、クリア信号ｃｌｒは例外的に出力されるため、図６では点線で示されている。
　第１パルス幅設定レジスタ１０５には、演算コアＰＥによりＰＦＣ制御パルス信号ｐｆｃ１のパルス幅の値が設定される。パルス幅設定値は、ＰＦＣユニットからフィードバックされるフィードバック信号ｍｏｎ３に基づいて決定されるデューティ比と、ＰＦＣ制御パルス信号ｐｆｃ１の周期とに基づいて演算される。ここで、周期とは、電流Ｉ１のゼロ電流検出信号ｃｄ１が発生する間隔である。パルス幅設定値は、ＰＦＣ制御により随時更新される。例えばアップカウンタ１０１のカウント値がクリアされたタイミングで、更新される。
　第１パルス幅取込レジスタ１０６は、所定のタイミングで、第１パルス幅設定レジスタ１０５からパルス幅設定値を取り込む。例えば、アップカウンタ１０１のカウント値がクリアされたタイミングで、パルス幅設定値が取り込まれる。
　パルス幅比較器１０７は、デジタルコンパレータであって、詳細には一致回路である。パルス幅比較器１０７は、アップカウンタ１０１のカウント値ｃｎｔ１と、第１パルス幅取込レジスタ１０６取り込まれたパルス幅設定値とが一致した場合、リセット信号ｒｓｔ１を出力する。
　ＯＲゲート１０８には、電流Ｉ１のゼロ電流検出信号ｃｄ１と、周期上限比較器１０４から出力されたクリア信号ｃｌｒとが入力される。ＯＲゲート１０８はセット信号ｓｅｔ１を出力する。セット信号ｓｅｔ１は、つまりアップカウンタ１０１のカウント値をクリアするためのクリア信号である。
　第１制御パルス出力回路１０９は、セット信号ｓｅｔ１とリセット信号ｒｓｔ１とに基づいて、ＰＦＣ制御パルス信号ｐｆｃ１を生成し、出力する。詳細には後述する通り、ＰＦＣ制御パルス信号ｐｆｃ１は、セット信号ｓｅｔ１が入力されたタイミングにおいて、インアクティブレベルからアクティブレベルへセットされる。一方、リセット信号ｒｓｔ１が入力されるタイミングにおいて、アクティブレベルからインアクティブレベルへリセットされる。つまり、セット信号ｓｅｔ１が入力されたタイミングからリセット信号ｒｓｔ１が入力されるタイミングまでの間、ＰＦＣ制御パルス信号ｐｆｃ１がアクティブレベルとなる。
　例えば、図２Ａ、２Ｂなどに示すように、ＰＦＣ制御パルス信号ｐｆｃ１がＮＭＯＳトランジスタに入力される場合、このアクティブレベルの期間、ＰＦＣ制御パルス信号ｐｆｃ１がＨ（Ｈｉｇｈ）になる。一方、ＰＦＣ制御パルス信号ｐｆｃ１がＰＭＯＳトランジスタに入力される場合（不図示）、このアクティブレベルの期間、ＰＦＣ制御パルス信号ｐｆｃ１がＬ（Ｌｏｗ）になる。
　カウント値キャプチャ回路１１０は、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されたタイミングで、アップカウンタ１０１のカウント値ｃｎｔ１を取り込む。つまり、クリアされる時点でのアップカウンタ１０１のカウント値ｃｎｔ１つまり「前周期」の周期値Ｔ（以下、Ｔは「前周期」の最大カウント値である）を取り込む。
　シフト回路１１１は、カウント値キャプチャ回路１１０が取り込んだ周期値Ｔを１ビットシフトさせ、目標位相差である１／２周期値Ｔ／２を生成する。
　位相比較器１１２は、デジタルコンパレータであって、詳細には一致回路である。位相比較器１１２は、アップカウンタ１０１のカウント値ｃｎｔ１と、シフト回路１１１が生成した１／２周期値Ｔ／２とが一致した場合、一致信号ｃｓ１を出力する。
　出力タイミング補正回路１１３は、セット信号ｓｅｔ１と、位相比較器１１２が出力する一致信号ｃｓ１とに基づいて、電流Ｉ２のゼロ電流検出信号ｃｄ２が入力されたタイミングを判断し、適切なタイミングでセット信号ｓｅｔ２を出力する。出力タイミング補正回路１１３の構成及び動作の詳細については、後述する。
　第２パルス幅設定レジスタ１１４には、演算コアＰＥによりＰＦＣ制御パルス信号ｐｆｃ２のパルス幅の値が設定される。このパルス幅設定値は、ＰＦＣ制御パルス信号ｐｆｃ１の場合と同様に、ＰＦＣユニットからフィードバックされるフィードバック信号ｍｏｎ３に基づいて決定されるデューティ比と、ＰＦＣ制御パルス信号ｐｆｃ１の周期とに基づいて演算される。つまり、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２のパルス幅設定値は、いずれも同じ信号から生成されるため、略同程度の値となる。しかし、同一の値である必要はない。このパルス幅設定値は、ＰＦＣ制御により、随時更新される。例えば、アップカウンタ１０１のカウント値がクリアされたタイミングで更新される。
　第２パルス幅取込レジスタ１１５は、所定のタイミングで、第２パルス幅設定レジスタ１１４からパルス幅設定値を取り込む。例えば、アップカウンタ１０１のカウント値がクリアされたタイミングで、パルス幅設定値が取り込まれる。
　ダウンカウンタ１１６は、セット信号ｓｅｔ２が入力されたタイミングにおいて、第２パルス幅取込レジスタ１１５に取り込まれたパルス幅設定値からカウントダウンを開始する。ダウンカウンタ１１６は、クロック信号ｃｌｋに応じてカウントダウンし、カウント値が１に達した時点で停止するとともに、リセット信号ｒｓｔ２を出力する。なお、ここで、カウント値が０でなく１に達した時点でリセット信号ｒｓｔ２が出力されることにより、所望のパルス幅が得られる。
　第２制御パルス出力回路１１７は、セット信号ｓｅｔ２とリセット信号ｒｓｔ２とに基づいて、ＰＦＣ制御パルス信号ｐｆｃ２を生成し、出力する。詳細には後述する通り、ＰＦＣ制御パルス信号ｐｆｃ２は、セット信号ｓｅｔ２が入力されたタイミングにおいて、インアクティブレベルからアクティブレベルへセットされる。一方、リセット信号ｒｓｔ２が入力されるタイミングにおいて、アクティブレベルからインアクティブレベルへリセットされる。つまり、セット信号ｓｅｔ２が入力されたタイミングからリセット信号ｒｓｔ２が入力されるタイミングまでの間、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルとなる。
　割込信号出力回路１１８は、アップカウンタ１０１のカウント値ｃｎｔ１がクリアされる毎に割込信号ｉｎｔを生成し、出力する。例えば、演算コアＰＥは、この割込信号ｉｎｔを受信する毎に、第１パルス幅設定レジスタ１０５及び第２パルス幅設定レジスタ１１４のパルス幅設定値を更新する。
　次に、図７を参照して、ＰＦＣ制御パルス信号ｐｆｃ１の生成方法について説明する。図７は、ＰＦＣ制御パルス信号ｐｆｃ１の生成方法を説明するためのタイミングチャートである。図７の上から順に、セット信号ｓｅｔ１、リセット信号ｒｓｔ１、アップカウンタ１０１のカウント値ｃｎｔ１、ＰＦＣ制御パルス信号ｐｆｃ１が示されている。
　上述の通り、セット信号ｓｅｔ１は、原則として電流Ｉ１のゼロ電流検出信号ｃｄ１である。つまり、図７に示すように、電流Ｉ１のゼロ電流検出信号ｃｄ１が発生するタイミングにおいて、アップカウンタ１０１のカウント値ｃｎｔ１がクリアされるとともに、ＰＦＣ制御パルス信号ｐｆｃ１がインアクティブレベルからアクティブレベルへ切り換わる。
　図７に示すように、１６ビットのアップカウンタ１０１の場合、００００ＨからＦＦＦＦＨまでカウント可能である。従って、ＰＦＣ制御パルス信号ｐｆｃ１のパルス幅設定値及び周期上限設定値は、００００ＨからＦＦＦＦＨまでの間の値となる。当然のことながら、パルス幅設定値≦周期上限設定値＋１の関係にある。上述の通り、アップカウンタ１０１のカウント値ｃｎｔ１と、第１パルス幅取込レジスタ１０６取り込まれたパルス幅設定値とが一致した場合、パルス幅比較器１０７からリセット信号ｒｓｔ１が出力される。このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ１がアクティブレベルからインアクティブレベルへ切り換わる。従って、図７に示すようなＰＦＣ制御パルス信号ｐｆｃ１が生成される。
　次に、図８を参照して、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法について説明する。図８は、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。図８の上から順に、セット信号ｓｅｔ１、セット信号ｓｅｔ２、アップカウンタ１０１のカウント値ｃｎｔ１、カウント値キャプチャ回路１１０が取得する周期値Ｔ、シフト回路１１１が出力する１／２周期値Ｔ／２、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値、ダウンカウンタ１１６のカウント値ｃｎｔ２、リセット信号ｒｓｔ２、ＰＦＣ制御パルス信号ｐｆｃ１、ＰＦＣ制御パルス信号ｐｆｃ２が示されている。なお、以下では、ＰＦＣ制御パルス信号ｐｆｃ１の生成方法については、説明を省略する。
　図８では、いずれの周期においても、セット信号ｓｅｔ２（電流Ｉ２のゼロ電流検出信号ｃｄ２）が、セット信号ｓｅｔ１（電流Ｉ１のゼロ電流検出信号ｃｄ１）の発生タイミングから１／２周期値Ｔ／２ずれたタイミングで発生している。これは、理想状態を示している。図８に示すように、１６ビットのアップカウンタ１０１の場合、００００ＨからＦＦＦＦＨまでカウント可能である。従って、ＰＦＣ制御パルス信号ｐｆｃ１のパルス幅設定値及び周期上限設定値は、００００ＨからＦＦＦＦＨまでの間の値となる。当然のことながら、パルス幅設定値≦周期上限設定値＋１の関係にある。
　図８を用いて、時系列に説明する。最上段に示すように、時刻ｔ１において、電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。その際、カウント値キャプチャ回路１１０は、クリアされる時点でのアップカウンタ１０１のカウント値ｃｎｔ１＝ａを、前周期の周期値Ｔとして取得する。すなわち、周期値Ｔ＝ａとなる。そして、シフト回路１１１はこの値を１ビットシフトさせる。つまり、取得した周期値Ｔ＝ａを１／２倍し、位相差πに相当する１／２周期値Ｔ／２＝ａ／２を得る。
　次に、時刻ｔ１から１／２周期値Ｔ／２＝ａ／２経過した時刻ｔ２において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生する。上述の通り、これは理想状態である。この場合、電流Ｉ２のゼロ電流検出信号ｃｄ２と同時にセット信号ｓｅｔ２が発生する。そのため、このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、第２パルス幅設定レジスタ１１５に設定されたＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値＝ｄからカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ３において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ４において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ１から始まった周期は終了する。このように、隣接する電流Ｉ１のゼロ電流検出信号ｃｄ１の間隔が、周期となる。この周期値はｂである。
　時刻ｔ１と同様に、時刻ｔ４では、カウント値キャプチャ回路１１０は、クリアされる時点でのアップカウンタ１０１のカウント値ｃｎｔ１＝ｂを、前周期の周期値Ｔとして取得する。すなわち、周期値Ｔ＝ｂとなる。そして、シフト回路はこの値を１ビットシフトさせる。つまり、取得した周期値Ｔ＝ｂを１／２倍し、位相差πに相当する１／２周期値Ｔ／２＝ｂ／２を得る。
　次に、時刻ｔ４から１／２周期値Ｔ／２＝ｂ／２経過した時刻ｔ５において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生する。上述の通り、これは理想状態である。この場合、電流Ｉ２のゼロ電流検出信号ｃｄ２と同時にセット信号ｓｅｔ２が発生する。そのため、このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、第２パルス幅設定レジスタ１１５に設定されたＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値＝ｄからカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ６において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ７において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。この周期値はｃである。以上に説明したように、図８に示すようなＰＦＣ制御パルス信号ｐｆｃ２が生成される。
　図８を用いて理想状態について説明した。しかしながら、電流Ｉ２のゼロ電流検出信号ｃｄ２は、必ずしも電流Ｉ１のゼロ電流検出信号ｃｄ１の発生タイミングから１／２周期値Ｔ／２ずれたタイミングで発生するとは限らない。そこで、電流Ｉ２のゼロ電流検出による高効率化と、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２の位相差をπとすることによる高効率化とをバランスさせるため、本実施の形態に係るＰＦＣ信号生成ユニットＰＳＧでは、出力タイミング補正回路１１３が設けられている。この出力タイミング補正回路１１３は、電流Ｉ１のゼロ電流検出信号ｃｄ１の発生タイミングに対する電流Ｉ２のゼロ電流検出信号ｃｄ２の発生タイミングに応じて、セット信号ｓｅｔ２の出力タイミングを補正する。セット信号ｓｅｔ２の出力により、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。
　ここで、図９を用いて、出力タイミング補正回路１１３の具体的な処理フローについて説明する。図９は、出力タイミング補正回路１１３の処理フローを示すフローチャートである。
　まず、出力タイミング補正回路１１３は、各周期において、スタートから１／２周期値Ｔ／２（Ｔは前周期の周期値）の時間が経過するまでに、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生したか否かを判定する（ステップＳＴ１）。スタートから１／２周期値Ｔ／２までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合（ステップＳＴ１ＹＥＳ）、出力タイミング補正回路１１３は、１／２周期値Ｔ／２まで待機して、セット信号ｓｅｔ２を出力する（ステップＳＴ２）。ここで、目標位相差としては、Ｔ／２が最も好ましいのはいうまでもないが、３／８Ｔ～５／８Ｔであればよい。７／１６Ｔ～９／１６Ｔであれば、効率向上の観点から更に好ましい。
　次に、スタートから１／２周期値Ｔ／２の時間が経過するまでの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生しない場合（ステップＳＴ１ＮＯ）、１／２周期値Ｔ／２から所定の許容期間内に電流Ｉ２のゼロ電流検出信号ｃｄ２が発生したか否かを判定する（ステップＳＴ３）。許容期間内に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合（ステップＳＴ３ＹＥＳ）、出力タイミング補正回路１１３は、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生したそのタイミングにおいて、セット信号ｓｅｔ２を出力する（ステップＳＴ４）。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。許容期間の幅は、Ｔ／６４～Ｔ／８であることが好ましい。許容期間の幅がＴ／６４未満であると、エラー発生の頻度が多くなり、システム動作上好ましくない。一方、許容期間の幅がＴ／８を超えると、ＰＦＣ回路における力率改善に寄与しなくなる。
　次に、許容期間内にも、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生しない場合（ステップＳＴ３ＮＯ）、出力タイミング補正回路１１３は、エラーが発生したと判定する（ステップＳＴ５）。そして、出力タイミング補正回路１１３は、当該周期ではセット信号ｓｅｔ２を出力せず、次周期のスタートから１／２周期値Ｔ／２の時間が経過するタイミングにおいて強制的にセット信号ｓｅｔ２を出力する（ステップＳＴ６）。以上のような処理を周期毎に繰り返し実行される。
　次に、図１０～１２のタイミングチャートを用いて、図９に示した各処理を説明する。図１０～１２は、図８と同様に、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。図１０～１２では、いずれも図の上から順に、セット信号ｓｅｔ１、電流Ｉ２のゼロ電流検出信号ｃｄ２、セット信号ｓｅｔ２、アップカウンタ１０１のカウント値ｃｎｔ１、ダウンカウンタ１１６のカウント値ｃｎｔ２、リセット信号ｒｓｔ２、ＰＦＣ制御パルス信号ｐｆｃ１、ＰＦＣ制御パルス信号ｐｆｃ２が示されている。また、図１２では、最下段にエラーフラグｅｆ１が、併せて示されている。
　まず、図１０について説明する。時刻ｔ１からスタートする最初の周期は、理想状態である。その一方、それ以降の２つの周期では、スタートから１／２周期値Ｔ／２までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。
　図１０を用いて、時系列に説明する。時刻ｔ１～ｔ４までは図８と同じ理想状態であるから説明を省略する。まず、時刻ｔ４において、２回目の電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生すると、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。ここで、時刻ｔ４からスタートする周期では、前周期の周期値Ｔ＝ｂとなる。
　次に、時刻ｔ４から１／２周期値Ｔ／２＝ｂ／２経過した時刻ｔ５までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。この場合、上述の通り、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングではセット信号ｓｅｔ２を出力せずに、時刻ｔ５まで待機してからセット信号ｓｅｔ２を出力する。このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値からカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ６において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ７において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。ここで、時刻ｔ７からスタートする周期では、前周期の周期値Ｔ＝ｃとなる。
　時刻ｔ７からスタートする周期においても、時刻ｔ７から１／２周期値Ｔ／２＝ｃ／２経過した時刻ｔ８までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。そのため、上記と同様に、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングではセット信号ｓｅｔ２を出力せずに、時刻ｔ８まで待機してからセット信号ｓｅｔ２を出力する。
　次に、図１１について説明する。時刻ｔ１からスタートする最初の周期は、理想状態である。その一方、それ以降の２つの周期では、１／２周期値Ｔ／２からの許容期間ＴＲの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。
　図１１を用いて、時系列に説明する。時刻ｔ１～ｔ４までは図８と同じ理想状態であるから説明を省略する。まず、時刻ｔ４において、２回目の電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生すると、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。ここで、時刻ｔ４からスタートする周期では、前周期の周期値Ｔ＝ｂとなる。
　次に、１／２周期値Ｔ／２＝ｂ／２からの許容期間ＴＲ内の時刻ｔ５において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。この場合、上述の通り、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングである時刻ｔ５において、セット信号ｓｅｔ２を出力する。このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値からカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ６において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ７において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。ここで、時刻ｔ７からスタートする周期では、前周期の周期値Ｔ＝ｃとなる。
　時刻ｔ７からスタートする周期においても、１／２周期値Ｔ／２＝ｃ／２からの許容期間ＴＲ内の時刻ｔ８において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。そのため、上記と同様に、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングである時刻ｔ８において、セット信号ｓｅｔ２を出力する。
　次に、図１２について説明する。時刻ｔ１からスタートする最初の周期は、理想状態である。その一方、次周期では、時間Ｔ／２からの許容期間ＴＲを超えてから、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。
　図１２を用いて、時系列に説明する。時刻ｔ１～ｔ４までは図８と同じ理想状態であるから説明を省略する。まず、時刻ｔ４において、２回目の電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生すると、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。ここで、時刻ｔ４からスタートする周期では、前周期の周期値Ｔ＝ｂとなる。
　ここで、電流Ｉ２のゼロ電流検出信号ｃｄ２が、１／２周期値Ｔ／２＝ｂ／２からの許容期間ＴＲを超えてから発生している。この場合、上述の通り、出力タイミング補正回路１１３は、当該周期ではセット信号ｓｅｔ２を出力せず、次周期のスタートからの１／２周期値Ｔ／２において強制的にセット信号ｓｅｔ２を出力することになる。また、許容期間ＴＲを超えたタイミングにおいて、エラーフラグｅｆ１がＬからＨに切り換わる。
　次に、時刻ｔ５において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。ここで、時刻ｔ５からスタートする周期では、前周期の周期値Ｔ＝ｃとなる。そして、上述の通り、時刻ｔ５からスタートする周期の１／２周期値Ｔ／２＝ｃ／２（時刻ｔ６）において、出力タイミング補正回路１１３が、強制的にセット信号ｓｅｔ２を出力する。
　次に、図１３を参照して、出力タイミング補正回路１１３の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図１３は、出力タイミング補正回路１１３の具体的な回路構成の一例を示す回路図である。図１３に示すように、出力タイミング補正回路１１３は、第１回路１、第２回路２、第３回路３、ＤフリップフロップＤＦ１、ＯＲゲートＯ２を備えている。そして、第１回路１は、保持回路ＨＣ１、ＨＣ２、ＡＮＤゲートＡ１、Ａ２を備えている。第２回路２は、保持回路ＨＣ３、ＡＮＤゲートＡ３、Ａ４、ＯＲゲートＯ１、許容期間用ダウンカウンタ１１を備えている。第３回路３は、保持回路ＨＣ４、ＡＮＤゲートＡ５を備えている。ここで、各保持回路ＨＣ１～ＨＣ４は、Ｄフリップフロップから構成されている。前段のＳＲはＤフリップフロップのデータ入力に対するセット入力及びリセット入力を示している。各Ｄフリップフロップのクロック入力にはクロック信号ｃｌｋが入力される。
　第１回路１は、セット信号１が入力されてアップカウンタ１０１のカウント値ｃｎｔ１がクリアされてから、１／２周期値Ｔ／２（Ｔは前周期の周期値）の間に電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合、１／２周期値Ｔ／２まで待機してセット信号ｓｅｔ２ａを出力する。
　以下に接続関係について説明する。保持回路ＨＣ１のセット入力Ｓには、セット信号ｓｅｔ１が入力され、リセット入力Ｒには、位相比較器１１２から出力される一致信号ｃｓ１が入力される。保持回路ＨＣ１の出力信号は、周期のスタートから１／２周期値Ｔ／２までの期間信号ｈｓ１である。この期間信号ｈｓ１はＡＮＤゲートＡ１の一方の入力に入力される。ＡＮＤゲートＡ１の他方の入力には、電流Ｉ２のゼロ電流検出信号ｃｄ２が入力される。
　ＡＮＤゲートＡ１の出力信号は、保持回路ＨＣ２のセット入力Ｓに入力される。保持回路ＨＣ２のリセット入力Ｒには、一致信号ｃｓ１が入力される。保持回路ＨＣ１の出力信号は、１／２周期値Ｔ／２までに電流Ｉ２のゼロ電流検出信号ｃｄ２が入力された場合、１／２周期値Ｔ／２まで保持するための保持信号ｈｓ２である。この保持信号ｈｓ２はＡＮＤゲートＡ２の一方の入力に入力される。ＡＮＤゲートＡ２の他方の入力には、一致信号ｃｓ１が入力される。ＡＮＤゲートＡ２の出力信号は、第１回路１の出力信号であり、セット信号ｓｅｔ２の１つを構成するセット信号ｓｅｔ２ａである。
　第２回路２は、許容期間内に電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合、そのタイミングでセット信号ｓｅｔ２ｂを出力する。
　以下に接続関係について説明する。ＡＮＤゲートＡ３には、期間信号ｈｓ１、セット信号ｓｅｔ２ａの反転信号、一致信号ｃｓ１の３つの信号が入力される。ＡＮＤゲートＡ３の出力信号は、ダウンカウンタ１１のカウントダウンをスタートさせるためのカウントスタート信号ｓｔａｒｔである。このカウントスタート信号ｓｔａｒｔは、ダウンカウンタ１１に入力されるとともに、保持回路ＨＣ３のセット入力Ｓに入力される。
　ＯＲゲートＯ１には、セット信号ｓｅｔ１、電流Ｉ２のゼロ電流検出信号ｃｄ２、ダウンカウンタ１１から出力されるカウント終了信号ｆｉｎの３つの信号が入力される。ＯＲゲートＯ１の出力信号は、ダウンカウンタ１１のカウントダウンをストップさせるためのカウントストップ信号ｓｔｏｐである。このカウントストップ信号ｓｔｏｐは、ダウンカウンタ１１に入力されるとともに、保持回路ＨＣ３のリセット入力Ｒに入力される。ダウンカウンタ１１は、レジスタに格納された許容期間設定値をカウントダウンする。また、ダウンカウンタ１１は、許容期間をカウントし終わると、カウント終了信号ｆｉｎを出力する。
　保持回路ＨＣ３の出力信号は、許容期間に電流Ｉ２のゼロ電流検出信号ｃｄ２が入力されるか否かを判定するための判定期間信号ｈｓ３である。この判定期間信号ｈｓ３は、ＡＮＤゲートＡ４の一方の入力に入力される。ＡＮＤゲートＡ４の他方の入力には、電流Ｉ２のゼロ電流検出信号ｃｄ２が入力される。ＡＮＤゲートＡ４の出力信号は、第２回路２の出力信号であり、セット信号ｓｅｔ２の１つを構成するセット信号ｓｅｔ２ｂである。
　第３回路３は、許容期間内までに電流Ｉ２のゼロ電流検出信号ｃｄ２が発生しなかった場合、次周期のスタートから１／２周期値Ｔ／２において強制的にセット信号ｓｅｔ２ｃを出力する
　以下に接続関係について説明する。保持回路ＨＣ４のセット入力Ｓには、ダウンカウンタ１１から出力されるカウント終了信号ｆｉｎが入力され、リセット入力Ｒには、一致信号ｃｓ１が入力される。保持回路ＨＣ１の出力信号は、次周期の１／２周期値Ｔ／２まで保持するための保持信号ｈｓ４である。この保持信号ｈｓ４はＡＮＤゲートＡ５の一方の入力に入力される。ＡＮＤゲートＡ５の他方の入力には、一致信号ｃｓ１が入力される。ＡＮＤゲートＡ５の出力信号は、第３回路３の出力信号であり、セット信号ｓｅｔ２の１つを構成するセット信号ｓｅｔ２ｃである。
　ＤフリップフロップＤＦ１は、カウント終了信号ｆｉｎが発生した場合、これを取り込み、エラーフラグｅｆ１を出力する。ＯＲゲートＯ２には、第１回路～第３回路の出力であるセット信号ｓｅｔ２ａ、ｓｅｔ２ｂ、ｓｅｔ２ｃが入力され、セット信号ｓｅｔ２として出力する。
　次に、図１４のタイミングチャートを用いて、図１３に示した出力タイミング補正回路１１３の動作を説明する。図１４は、出力タイミング補正回路１１３の動作を説明するためのタイミングチャートである。図１４の上から順に、セット信号ｓｅｔ１、アップカウンタ１０１のカウント値ｃｎｔ１、一致信号ｃｓ１、期間信号ｈｓ１、電流Ｉ２のゼロ電流検出信号ｃｄ２、保持信号ｈｓ２、許容期間用ダウンカウンタ１１のカウントスタート信号ｓｔａｒｔ、許容期間用ダウンカウンタ１１のカウント値ｃｎｔ３、許容期間用ダウンカウンタ１１のカウントストップ信号ｓｔｏｐ、判定期間信号ｈｓ３、許容期間用ダウンカウンタ１１のカウント終了信号ｆｉｎ、保持信号ｈｓ４、セット信号ｓｅｔ２が示されている。
　図１４の第１周期では、スタートから１／２周期値Ｔ／２までの間に電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合を示している。ここで、スタートから１／２周期値Ｔ／２までの間であることを示す期間信号ｈｓ１は、この間Ｈに保持される。ゼロ電流検出信号ｃｄ２が入力されたタイミングにおいて、保持信号ｈｓ２がＬからＨとなり保持される。そして、１／２周期値Ｔ／２の経過を示す一致信号ｃｓ１が入力されたタイミングにおいて、保持信号ｈｓ２がＨからＬとなり、セット信号ｓｅｔ２ａが出力される。なお、第１周期とは周期を区別するための便宜的な呼称であり、第１周期から動作がスタートすることを意味するものではない。
　図１４の第２周期では、１／２周期値Ｔ／２からの許容期間内に電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合を示している。１／２周期値Ｔ／２の経過を示す一致信号ｃｓ１が入力されたタイミングにおいて、許容期間用ダウンカウンタ１１のカウントスタート信号ｓｔａｒｔが発生し、許容期間用ダウンカウンタ１１がカウントダウンを開始する。そして、判定期間信号ｈｓ３がＬからＨとなる。電流Ｉ２のゼロ電流検出信号ｃｄ２が入力されたタイミングにおいて、許容期間用ダウンカウンタ１１のカウントストップ信号ｓｔｏｐが発生し、許容期間用ダウンカウンタ１１がカウントダウンをストップする。そして、判定期間信号ｈｓ３がＨからＬとなる。同時に、セット信号ｓｅｔ２ｂが出力される。
　図１４の第３、４周期では、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生していない。そのため、１／２周期値Ｔ／２の経過を示す一致信号ｃｓ１が入力されたタイミングにおいて、許容期間用ダウンカウンタ１１のカウントスタート信号ｓｔａｒｔが発生し、許容期間用ダウンカウンタ１１がカウントダウンを開始する。そして、判定期間信号ｈｓ３がＬからＨとなる。電流Ｉ２のゼロ電流検出信号ｃｄ２が入力されないため、許容期間用ダウンカウンタ１１は許容期間を最後までカウントダウンし、カウント終了信号ｆｉｎを出力する。同時に、許容期間用ダウンカウンタ１１のカウントストップ信号ｓｔｏｐが発生し、許容期間用ダウンカウンタ１１がカウントダウンをストップする。そして、判定期間信号ｈｓ３がＨからＬとなる。同時に、保持信号ｈｓ４がＬからＨとなり保持される。そして、第４周期の１／２周期値Ｔ／２の経過を示す一致信号ｃｓ１が入力されたタイミングにおいて、保持信号ｈｓ２がＨからＬとなり、セット信号ｓｅｔ２ｃが出力される。
　次に、図１５、１６のタイミングチャートを用いて、出力タイミング補正回路１１３が備え得る付加的な機能について説明する。図１５、１６は、図８と同様に、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。図１５、１６では、いずれも図の上から順に、セット信号ｓｅｔ１、電流Ｉ２のゼロ電流検出信号ｃｄ２、セット信号ｓｅｔ２、アップカウンタ１０１のカウント値ｃｎｔ１、ダウンカウンタ１１６のカウント値ｃｎｔ２、リセット信号ｒｓｔ２、ＰＦＣ制御パルス信号ｐｆｃ１、ＰＦＣ制御パルス信号ｐｆｃ２が示されている。
　まず、図１５について説明する。第１周期は、上述の理想状態であるため説明を省略する。第２周期は、その周期ｃが前周期の１／２周期値Ｔ／２＝ｂ／２よりも短い特殊なケースである。このように、当該周期が前周期の１／２周期より短い場合、次周期の１／２周期値Ｔ／２＝ｃ／２において、出力タイミング補正回路１１３が、強制的にセット信号ｓｅｔ２を出力するようにしてもよい。
　次に、図１６について説明する。第１周期は、上述の理想状態であるため説明を省略する。第２周期は、ダウンカウンタ１１６がカウントダウン中に（つまり、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルの状態において）、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生する特殊なケースである。このような場合、電流Ｉ２のゼロ電流検出信号ｃｄ２を無視するようにしてもよい。
　次に、図１７のタイミングチャートを用いて、ダウンカウンタ１１６が備え得る付加的な機能について説明する。図１７は、図８と同様に、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。図１７の上から順に、セット信号ｓｅｔ１、電流Ｉ２のゼロ電流検出信号ｃｄ２、セット信号ｓｅｔ２、リセット信号ｒｓｔ２、アップカウンタ１０１のカウント値ｃｎｔ１、ダウンカウンタ１１６のカウント値ｃｎｔ２、ＰＦＣ制御パルス信号ｐｆｃ１、ＰＦＣ制御パルス信号ｐｆｃ２が示されている。
　図１７に示す例は、第１周期において理想的なタイミングにおいてアクティブレベルに切り換わったＰＦＣ制御パルス信号ｐｆｃ２が、第２周期を超えて第３周期に跨るような特殊ケースである。このように、ダウンカウンタ１１６がカウントダウン中に（つまり、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルの状態において）、電流Ｉ１のゼロ電流検出信号ｃｄ１が２回発生した場合、その２回目に強制的にリセット信号ｒｓｔ２を発生させ、ＰＦＣ制御パルス信号ｐｆｃ２をアクティブレベルからインアクティブレベルへ切り換えてもよい。
　以上説明したように、本実施の形態に係るＰＦＣ信号生成ユニットＰＳＧは、出力タイミング補正回路１１３を備えている。この出力タイミング補正回路１１３は、ＰＦＣ制御パルス信号ｐｆｃ１をアクティブレベルへセットするセット信号ｓｅｔ１と、位相比較器１１２が出力する一致信号ｃｓ１とに基づいて、電流Ｉ２のゼロ電流検出信号ｃｄ２が入力されたタイミングを判断し、適切なタイミングでＰＦＣ制御パルス信号ｐｆｃ２をアクティブレベルへセットするセット信号ｓｅｔ２を出力する。これにより、電流Ｉ２のゼロ電流検出による高効率化と、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２の位相差をπに近づけることによる高効率化とをバランスさせることができ、ＰＦＣ回路による力率改善をより向上させることができる。
（実施の形態２）
　次に、図１８を用いて、実施の形態２に係るＰＦＣ信号生成ユニットＰＳＧについて説明する。図１８は、実施の形態２に係るＰＦＣ信号生成ユニットＰＳＧのブロック図である。図１８に示すＰＦＣ信号生成ユニットＰＳＧは、図６に示すＰＦＣ信号生成ユニットＰＳＧに対し、周期下限比較器２０１、カウンタクリア制御回路２０２が付加されている。なお、図１８においては、各設定値が格納されるレジスタは省略されている。
　周期下限比較器２０１は、デジタルコンパレータであって、詳細には一致回路である。周期下限比較器２０１は、アップカウンタ１０１のカウント値ｃｎｔ１と、周期下限設定値とが一致した場合、一致信号ｃｓ２を出力する。一致信号ｃｓ２は、カウンタクリア制御回路２０２に入力される。
　カウンタクリア制御回路２０２は、周期下限比較器２０１が出力する一致信号ｃｓ２に基づいて、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されたタイミングを判断し、適切なタイミングでクリア信号ｃｄ１ａ、ｃｄ１ｂを出力する。具体的には、電流Ｉ１のゼロ電流検出信号ｃｄ１が周期下限設定値以下のタイミングで入力された場合、周期下限設定値まで待機して、アップカウンタ１０１のカウント値をクリアする。一方、電流Ｉ１のゼロ電流検出信号ｃｄ１が周期下限設定値を超えたタイミングで入力された場合、通常通り、そのタイミングにおいて、アップカウンタ１０１のカウント値をクリアする。カウンタクリア制御回路２０２の構成及び動作の詳細については、後述する。
　ＯＲゲート１０８には、カウンタクリア制御回路２０２から出力されたクリア信号ｃｄ１ａ、ｃｄ１ｂと、周期上限比較器１０４から出力されたクリア信号ｃｌｒとが入力される。ＯＲゲート１０８はセット信号ｓｅｔ１を出力する。セット信号ｓｅｔ１は、つまりアップカウンタ１０１のカウント値をクリアするためのクリア信号である。その他の構成は図６と同様であるため、説明を省略する。
　次に、図１９を参照して、カウンタクリア制御回路２０２の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図１９は、カウンタクリア制御回路２０２の具体的な回路構成の一例を示す回路図である。図１９に示すように、カウンタクリア制御回路２０２は、保持回路ＨＣ１１、ＨＣ１２、ＡＮＤゲートＡ１１～Ａ１３、ＤフリップフロップＤＦ１１、を備えている。ここで、各保持回路ＨＣ１１、ＨＣ１２は、Ｄフリップフロップから構成されている。前段のＳＲはＤフリップフロップのデータ入力に対するセット入力及びリセット入力を示している。各Ｄフリップフロップのクロック入力にはクロック信号ｃｌｋが入力される。
　保持回路ＨＣ１１のセット入力Ｓには、周期下限比較器２０１が出力する一致信号ｃｓ２が入力され、リセット入力Ｒには、セット信号ｓｅｔ１が入力される。保持回路ＨＣ１の出力信号は、周期下限設定値を超えた期間を示す期間信号ｈｓ１１である。この期間信号ｈｓ１１の反転信号がＡＮＤゲートＡ１１の一方の入力に入力される。ＡＮＤゲートＡ１１の他方の入力には、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される。
　ＡＮＤゲートＡ１１の出力信号は、周期下限設定値以下において電流Ｉ１のゼロ電流検出信号ｃｄ１が入力された場合、発生する検出信号ｓ１である。この検出信号ｓ１は、保持回路ＨＣ１２のセット入力Ｓに入力される。保持回路ＨＣ１２のリセット入力Ｒには、一致信号ｃｓ２が入力される。保持回路ＨＣ１２の出力信号は、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力された場合、周期下限設定値まで保持するための保持信号ｈｓ１２である。この保持信号ｈｓ１２はＡＮＤゲートＡ１２の一方の入力に入力される。ＡＮＤゲートＡ１２の他方の入力には、一致信号ｃｓ２が入力される。ＡＮＤゲートＡ１２の出力信号は、セット信号ｓｅｔ１の１つを構成するクリア信号ｃｄ１ｂである。
　また、保持回路ＨＣ１１から出力された期間信号ｈｓ１１がＡＮＤゲートＡ１３の一方の入力に入力される。ＡＮＤゲートＡ１３の他方の入力には、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される。ＡＮＤゲートＡ１３の出力信号は、セット信号ｓｅｔ１の１つを構成するクリア信号ｃｄ１ａである。
　ＤフリップフロップＤＦ１１は、検出信号ｓ１が発生した場合、これを取り込み、エラーフラグｅｆ２を出力する。
　次に、図２０のタイミングチャートを用いて、図１９に示したカウンタクリア制御回路２０２の動作を説明する。図２０は、カウンタクリア制御回路２０２の動作を説明するためのタイミングチャートである。図２０の上から順に、電流Ｉ１のゼロ電流検出信号ｃｄ１、一致信号ｃｓ２、期間信号ｈｓ１１、セット信号ｓｅｔ１、アップカウンタ１０１のカウント値ｃｎｔ１、一致信号ｃｓ２、検出信号ｓ１、保持信号ｈｓ１２、クリア信号ｃｄ１ａ、クリア信号ｃｄ１ｂ、セット信号ｓｅｔ１、ＰＦＣ制御パルス信号ｐｆｃ１、エラーフラグｅｆ２が示されている。
　図２０の第１及び第３周期では、周期下限設定値を超えてから電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されている。そのため、通常通り、そのタイミングにおいて、クリア信号ｃｄ１ａが出力される。
　これに対し、図２０の第２周期では、周期下限設定値以下において電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されている。そのため、周期下限設定値を超えた期間を示す期間信号ｈｓ１１がＬのまま、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される。そのタイミングにおいて、検出信号ｓ１が発生し、保持信号ｈｓ１２がＬからＨとなり保持される。そして、周期下限設定値の経過を示す一致信号ｃｓ２が入力されたタイミングにおいて、保持信号ｈｓ１２がＨからＬとなり、クリア信号ｃｄ１ｂが出力される。このように、周期下限設定値を設定し、ＰＦＣ制御パルス信号ｐｆｃ１の周期下限を保証することにより、ＰＦＣ回路による力率改善をより向上させるＰＦＣ制御パルス信号を生成することができる。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１１年４月２６日に出願された日本出願特願２０１１－０９８７８９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１　　第１回路
２　　第２回路
３　　第３回路
１１　　許容期間用ダウンカウンタ
１０１　　アップカウンタ
１０２　　周期上限設定レジスタ
１０３　　周期上限取込レジスタ
１０４　　周期上限比較器
１０５　　第１パルス幅設定レジスタ
１０６　　第１パルス幅取込レジスタ
１０７　　パルス幅比較器
１０８　　ＯＲゲート
１０９　　第１制御パルス出力回路
１１０　　カウント値キャプチャ回路
１１１　　シフト回路
１１２　　位相比較器
１１３　　出力タイミング補正回路
１１４　　第２パルス幅設定レジスタ
１１５　　第２パルス幅取込レジスタ
１１６　　ダウンカウンタ
１１７　　第２制御パルス出力回路
１１８　　割込信号出力回路
２０１　　周期下限比較器
２０２　　カウンタクリア制御回路
Ａ１－Ａ５、Ａ１１－Ａ１３　　ＡＮＤゲート
ＡＰ　　交流電源
Ｃ１、Ｃ２　　平滑コンデンサ
ｃｄ１、ｃｄ２　　ゼロ電流検出信号
ｃｌｒ、ｃｄ１ａ、ｃｄ１ｂ　　クリア信号
ＣＧ　　クロック生成ユニット
ｃｌｋ　　クロック信号
ｃｎｔ１、ｃｎｔ２、ｃｎｔ３　　カウント値
ｃｓ１、ｃｓ２　　一致信号
Ｄ１－Ｄ３　　ダイオード
ＤＦ１、ＤＦ１１　　Ｄフリップフロップ
ｅｆ１、ｅｆ２　　エラーフラグ
ｆｉｎ　　カウント終了信号
ＦＷＲ　　全波整流回路
ＨＣ１－ＨＣ４、ＨＣ１１、ＨＣ１２　　保持回路
ｈｓ１、ｈｓ１１　　期間信号
ｈｓ２、ｈｓ４、ｈｓ１２　　保持信号
ｈｓ３　　判定期間信号
ｉｎｔ　　割込信号
ＩＯＵ　　ユニット
Ｌ１、Ｌ１１、Ｌ１２、Ｌ２、Ｌ２１、Ｌ２２、Ｌ３　　インダクタ
ＬＥＤ　　ＬＥＤ
Ｌｍ１、Ｌｍ２　　モニタ用インダクタ
ＭＣＵ　　プロセッサシステム
ＭＥＭ　　メモリ
ＭＯＮ　　モニタユニット
ｍｏｎ、ｍｏｎ１－ｍｏｎ４　　フィードバック信号
ＮＭ１－ＮＭ３　　ＮＭＯＳトランジスタ
Ｏ１、Ｏ２　　ＯＲゲート
ＰＥ　　演算コア
ＰＥＲＩ　　周辺回路
ｐｆｃ、ｐｆｃ１、ｐｆｃ２　　ＰＦＣ制御パルス信号
ＰＳＧ　　ＰＦＣ信号生成ユニット
ＰＷＭ　　ＰＷＭ信号生成ユニット
ｐｗｍ　　ＰＷＭ制御パルス信号
ＰＷＲ　　電源回路（制御対象回路）
Ｒ、Ｒ１、Ｒ２、Ｒｍ、Ｒｍ１、Ｒｍ２　　　　抵抗

Claims (20)

  1. 　第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路であって、
    　前記第１のインダクタのゼロ電流検出タイミングで、前記第１のスイッチをオンする第１のＰＦＣ信号を出力する第１の制御信号出力回路と、
    　前記第２のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して前記第２のスイッチをオンにし、前記目標タイミングからの許容期間よりも遅い場合、次周期における前記目標タイミングで、前記第２のスイッチをオンする制御信号を生成するタイミング調整回路と、
    　前記制御信号に応じて、前記第２のスイッチをオンする第２のＰＦＣ信号を生成する第２の制御信号出力回路と、を備えるＰＦＣ信号生成回路。
  2. 　前記第１のインダクタのゼロ電流検出タイミングで、カウント値がクリアされるカウンタを更に備えることを特徴とする請求項１に記載のＰＦＣ信号生成回路。
  3. 　前記第１のインダクタのゼロ電流検出タイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアするカウンタクリア制御回路を更に備える請求項２に記載のＰＦＣ信号生成回路。
  4. 　前記カウンタの前周期における最大カウント値を取得するキャプチャ回路を更に備え、
    　前記目標タイミングが、前記最大カウント値から決定されることを特徴とする請求項２又は３に記載のＰＦＣ信号生成回路。
  5. 　前記最大カウント値から前記目標タイミングの設定値を生成するシフト回路と、
    　前記目標タイミングの設定値と前記カウンタのカウント値を比較し、前記目標タイミングを生成する第１のデジタル比較器と、を更に備えることを特徴とする請求項４に記載のＰＦＣ信号生成回路。
  6. 　前記目標タイミングが、前記最大カウント値の３／８～５／８であることを特徴とする請求項４又は５に記載のＰＦＣ信号生成回路。
  7. 　前記許容期間が、前記最大カウント値の１／６４～１／８であることを特徴とする請求項４～６のいずれか一項に記載のＰＦＣ信号生成回路。
  8. 　前記ＰＦＣ回路からのフィードバック信号に基づいて決定される前記第２のＰＦＣ信号のパルス幅の設定値をカウントダウンするダウンカウンタを更に備えることを特徴とする請求項１～７のいずれか一項に記載のＰＦＣ信号生成回路。
  9. 　前記フィードバック信号に基づいて決定される前記第１のＰＦＣ信号のパルス幅の設定値と、前記カウンタのカウント値を比較する第２のデジタル比較器を更に備えることを特徴とする請求項８に記載のＰＦＣ信号生成回路。
  10. 　前記タイミング調整回路は、
    　前記第２のインダクタのゼロ電流検出タイミングが、前記許容期間内である場合、当該第２のインダクタのゼロ電流検出タイミングで、前記第２のスイッチをオンする前記制御信号を生成することを特徴とする請求項１～９のいずれか一項に記載のＰＦＣ信号生成回路。
  11. 　交流電源に接続されたＰＦＣ回路と、
    　前記ＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路と、を備えたＰＦＣ制御システムであって、
    　前記ＰＦＣ回路は、
    　第１のスイッチに接続された第１のインダクタと、
    　第２のスイッチに接続された第２のインダクタと、を備え、
    　前記ＰＦＣ信号生成回路は、
    　前記第１のインダクタのゼロ電流検出タイミングで、前記第１のスイッチをオンする第１のＰＦＣ信号を出力する第１の制御信号出力回路と、
    　前記第２のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して前記第２のスイッチをオンにし、前記目標タイミングからの許容期間よりも遅い場合、次周期における前記目標タイミングで、前記第２のスイッチをオンする制御信号を生成するタイミング調整回路と、
    　前記制御信号に応じて、前記第２のスイッチをオンする第２のＰＦＣ信号を生成する第２の制御信号出力回路と、を備えるＰＦＣ制御システム。
  12. 　前記ＰＦＣ回路は、
    　前記第１のインダクタのゼロ電流検出タイミングで、カウント値がクリアされるカウンタを更に備えることを特徴とする請求項１１に記載のＰＦＣ制御システム。
  13. 　前記第１のインダクタのゼロ電流検出タイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアするカウンタクリア制御回路を更に備える請求項１２に記載のＰＦＣ制御システム。
  14. 　前記ＰＦＣ回路は、
    　前記カウンタの前周期における最大カウント値を取得するキャプチャ回路を更に備え、
    　前記目標タイミングが、前記最大カウント値から決定されることを特徴とする請求項１２又は１３に記載のＰＦＣ制御システム。
  15. 　前記ＰＦＣ回路は、
    　前記最大カウント値から前記目標タイミングの設定値を生成するシフト回路と、
    　前記目標タイミングの設定値と前記カウンタのカウント値を比較し、前記目標タイミングを生成する第１のデジタル比較器と、を更に備えることを特徴とする請求項１４に記載のＰＦＣ制御システム。
  16. 　前記ＰＦＣ回路からのフィードバック信号に基づいて、前記第１及び第２のＰＦＣ信号のパルス幅を決定する演算回路を更に備えることを特徴とする請求項１１～１５のいずれか一項に記載のＰＦＣ制御システム。
  17. 　前記ＰＦＣ回路の出力電圧が供給されるＤＣ／ＤＣコンバータを更に備えることを特徴とする請求項１１～１６のいずれか一項に記載のＰＦＣ制御システム。
  18. 　前記ＤＣ／ＤＣコンバータの出力電圧が供給される発光ダイオードを更に備えることを特徴とする請求項１７に記載のＰＦＣ制御システム。
  19. 　第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ制御方法であって、
    　前記第１のインダクタのゼロ電流検出タイミングで、前記第１のスイッチをオンにし、
    　前記第２のインダクタのゼロ電流検出タイミングが、目標タイミングより早い場合、当該目標タイミングまで待機して前記第２のスイッチをオンにし、
    　前記目標タイミングからの許容期間よりも遅い場合、次周期における前記目標タイミングで、前記第２のスイッチをオンにするＰＦＣ制御方法。
  20. 　前記第２のインダクタのゼロ電流検出タイミングが、前記許容期間内である場合、当該第２のインダクタのゼロ電流検出タイミングで、前記第２のスイッチをオンすることを特徴とする請求項１９に記載のＰＦＣ制御方法。
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