WO2012137339A1 - 情報処理装置、並列計算機システムおよび演算処理装置の制御方法 - Google Patents

情報処理装置、並列計算機システムおよび演算処理装置の制御方法 Download PDF

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WO2012137339A1
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data
cache memory
stored
information processing
memory
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PCT/JP2011/058832
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雄一郎 安島
智宏 井上
新哉 平本
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富士通株式会社
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Definitions

  • the present invention relates to an information processing apparatus, a parallel computer system, and an arithmetic processing apparatus control method.
  • a parallel computer system in which a plurality of information processing apparatuses transmit and receive data to each other and execute arithmetic processing.
  • a parallel computer system in which a plurality of information processing apparatuses that do not share a memory space are connected to each other via an interconnection network.
  • An information processing apparatus included in such a parallel computer system is used for computations between a main memory that is a main storage device that stores data used for computations, an arithmetic processing apparatus that performs computations, and other information processing apparatuses.
  • a communication device that transmits and receives data to be transmitted.
  • a communication apparatus included in such an information processing apparatus transmits / receives data related to calculation to / from another information processing apparatus via an interconnection network, and stores the received data in a main memory.
  • the arithmetic processing unit operates at a higher speed than the frequency used when reading data from the main memory outside the arithmetic processing unit. Therefore, when the data used for the arithmetic is stored in the main memory, the arithmetic processing unit Arithmetic processing cannot be executed more efficiently than data stored in a cache memory inside the processing device. For this reason, the arithmetic processing unit has a cache memory that can read and write data at a higher speed than the main memory, and stores the data used for the calculation in the cache memory, so that the data at the time of the calculation is stored. Speeds up reading and efficiently executes arithmetic processing.
  • the general communication apparatus when a general communication apparatus receives data from another information processing apparatus, the general communication apparatus causes the arithmetic processing apparatus to execute a series of processes related to data reception as an interrupt process for the arithmetic processing.
  • the arithmetic processing unit executes a series of processes relating to data reception as an interrupt process, it saves data stored in a large number of arithmetic registers, setting registers, etc. when the process is switched, and restores the saved data. Increases communication delay.
  • a parallel computer system a plurality of information processing apparatuses are interconnected so that a communication delay between the information processing apparatuses falls within a predetermined delay time.
  • the arithmetic processing unit included in the parallel computer system executes arithmetic processing after waiting for reception of data transmitted from another information processing device, and repeats processing for transmitting the execution result of the arithmetic processing to the other information processing device. .
  • the arithmetic processing unit executes a series of processes related to data reception as an interrupt process, and when the communication delay accompanying the process switching is increased, the efficiency of the calculation process in the parallel computer system is deteriorated. .
  • the arithmetic processing device performs a polling process that repeatedly reads out the memory address in which the data is stored. Since the arithmetic processing device that performs such polling processing does not switch between processing related to data reception and arithmetic processing, communication delay is reduced and calculation processing efficiency is maintained.
  • the arithmetic processing unit directly acquires the data received by the communication device without using the data reception buffer, the communication delay can be reduced as compared with the case of acquiring the data through the data reception buffer.
  • the amount of data transmitted / received between the information processing apparatuses is large, it is not realistic to newly provide the arithmetic processing apparatus with a data reception buffer. For this reason, a technique for storing data received by a communication device in a cache memory of an arithmetic processing device is known.
  • An information processing apparatus to which such a technique is applied directly stores data received by the communication apparatus from another information processing apparatus in a cache memory included in the arithmetic processing unit. For this reason, the arithmetic processing unit can read out the data used for the operation from the cache memory at a high speed, thereby reducing the communication delay.
  • the information processing apparatus stores the received data in the cache memory when new data is received when the data used for the calculation is stored in the cache memory. Data may be discharged from the cache memory. In such a case, the information processing apparatus reads the data discharged from the cache memory from the main memory in order to execute the calculation, so that the calculation process cannot be executed efficiently and the calculation processing speed decreases. I will let you.
  • the technology disclosed in the present application has been made in view of the above-described problems, and suppresses a decrease in calculation processing speed.
  • the information processing apparatus constitutes a parallel computer system including a plurality of information processing apparatuses.
  • the information processing apparatus uses a main storage device that holds data, a cache memory unit that holds a part of the data held in the main storage device, and data that is held in the main storage device or the cache memory unit.
  • an arithmetic processing unit having an arithmetic processing unit for performing arithmetic operations.
  • the information processing apparatus determines whether the data received from another information processing apparatus is data that the arithmetic processing apparatus is waiting for, and the received data is data that the arithmetic processing apparatus is waiting for. If it is determined, the communication device stores the received data in the cache memory unit. When the communication device determines that the received data is data that the arithmetic processing device has not waited for, the communication device stores the received data in the main storage device.
  • the technology disclosed in the present application suppresses a decrease in calculation processing speed.
  • FIG. 1 is a diagram for explaining the parallel computer system according to the first embodiment.
  • FIG. 2 is a diagram for explaining an example of a memory address.
  • FIG. 3 is a schematic diagram illustrating an example of a cache memory according to the first embodiment.
  • FIG. 4 is a schematic diagram illustrating an example of a communication apparatus according to the first embodiment.
  • FIG. 5 is a schematic diagram illustrating an example of a packet generated by the packet generation unit according to the first embodiment.
  • FIG. 6 is a flowchart for explaining the flow of processing executed by the communication apparatus according to the first embodiment.
  • FIG. 7 is a diagram for explaining an example of a parallel computer system according to the second embodiment.
  • FIG. 8 is a diagram for explaining the communication apparatus according to the second embodiment.
  • FIG. 1 is a diagram for explaining the parallel computer system according to the first embodiment.
  • FIG. 2 is a diagram for explaining an example of a memory address.
  • FIG. 3 is a schematic diagram illustrating an example of a cache memory according to the first
  • FIG. 9 is a diagram for explaining an example of a parallel computer system according to the third embodiment.
  • FIG. 10 is a diagram for explaining the parallel computer system according to the fourth embodiment.
  • FIG. 11 is a schematic diagram illustrating an example of a communication apparatus according to the fourth embodiment.
  • FIG. 12 is a diagram for explaining an example of the write destination address table.
  • FIG. 13 is a flowchart for explaining the flow of processing executed by the communication apparatus according to the fourth embodiment.
  • FIG. 14 is a schematic diagram illustrating an example of a parallel computer system according to the fifth embodiment.
  • FIG. 15 is a schematic diagram illustrating an example of a communication apparatus according to the fifth embodiment.
  • FIG. 16 is a diagram for explaining the parallel computer system according to the third embodiment.
  • FIG. 1 is a diagram for explaining the parallel computer system according to the first embodiment.
  • the parallel computer system 1 has a plurality of information processing apparatuses 2, 2a and a bus 8 for connecting the information processing apparatuses 2, 2a.
  • the information processing apparatuses 2 and 2 a are described, but the parallel computer system 1 may include a larger number of information processing apparatuses.
  • the parallel computer system 1 may have an arbitrary number of information processing apparatuses.
  • the information processing apparatus 2a performs the same processing as the information processing apparatus 2, and the description thereof is omitted.
  • the information processing device 2 includes a processor 3, a memory 6, and a communication device 10.
  • the processor 3, the memory 6, and the communication device 10 are each connected by a bus included in the information processing device 2.
  • the processor 3 is an arithmetic processing device that executes arithmetic processing.
  • the processor 3 has a processor core 4 that performs operations.
  • the processor core 4 has a cache memory 5.
  • the memory 6 is a main memory included in the information processing apparatus 2 and holds data used by the processor core 4 for calculation.
  • FIG. 2 is a diagram for explaining an example of a memory address.
  • the memory address indicating the storage area of the memory 6 is, for example, a 40-bit memory address when the processor 3 has a 40-bit memory address space.
  • the upper “34-N” bit in the range shown in FIG. 2A is used as a tag
  • the lower “6” bits in the range shown in FIG. 2C can be divided as an offset.
  • an arbitrary number of bits can be set as the size of the index, and in the following description, “N” bits are set as the index.
  • the cache memory 5 is a storage device that stores data used by the processor core for calculation, and can input and output data at a higher speed than the memory 6.
  • FIG. 3 is a schematic diagram illustrating an example of a cache memory according to the first embodiment.
  • the cache memory 5 is a cache memory having 2 N cache lines with a line size of 64 bytes and an overall storage capacity of 2 N + 6 bytes.
  • cache line numbers “0” to “2 N ⁇ 1” are assigned to the respective cache lines.
  • Each cache line has 2-bit status data indicated by (A) in FIG. 3, “34-N” -bit tag data indicated by (B) in FIG. 3, and 64 data indicated by (C) in FIG.
  • Byte data is stored.
  • one bit of the status data is a Valid bit indicating whether or not the data stored in the corresponding cache line is valid. For example, when “1” is stored in the Valid bit, it indicates that the data stored in the corresponding cache line is valid, and when “0” is stored in the Valid bit, Indicates that the data stored in the cache line is invalid.
  • the other bit of the status data is a Dirty bit that is information for maintaining the identity between the data stored in the corresponding cache line and the data stored in the memory 6. For example, when “1” is stored in the Dirty bit, it indicates that the data stored in the corresponding cache line has been updated by the processor core 4 and therefore the data needs to be written back to the memory 6. . When “0” is stored in the Dirty bit, the data stored in the corresponding cache line is not updated by the processor core 4 and is stored in the memory 6 and the data stored in the cache line. Indicates that it is the same as the data. For example, the data stored in the cache line having the Valid bit “1” and the Dirty bit “1” is valid data, and is stored in the memory 6 that is the cache source for rewriting by the processor core 4. It is not the same as the stored data.
  • the cache memory 5 employs a direct map method, and when the data in the memory 6 is cached, the cache memory 5 is stored in a cache line corresponding to the index of the memory address where the cache source data is stored. For example, if the index of the memory address where the cache source data is stored is “i”, the cache memory 5 stores it in the cache line with the cache line number “i”.
  • the cache memory 5 may employ a set associative method having a plurality of cache ways.
  • the processor core 4 is an arithmetic processing unit that performs an operation using data. Specifically, the processor core 4 executes arithmetic processing using data stored in the memory 6 or the cache memory 5. Further, the processor core 4 acquires data stored in the memory 6 and stores the acquired data in the cache memory 5. That is, the processor core 4 holds the data stored in the memory 6 in the cache memory 5. Then, the processor core 4 executes arithmetic processing using the data stored in the cache memory 5.
  • the communication device 10 receives the data transmitted from the other arithmetic processing device. Wait until That is, the processor core 4 executes a polling process for waiting for data of calculation results from other information processing measures. Then, when the communication device 10 receives data to be subjected to polling processing, the processor core 4 acquires the received data and stores the acquired data in the cache memory 5 and the memory 6.
  • the processor core 4 executes the following processing. That is, the processor core 4 stores the received data in the memory 6 and stores the received data in the cache memory 5. That is, when the processor core 4 receives data from the communication device 10 as data to be stored in the cache memory 5, the processor core 4 stores the received data in the cache memory 5 and the memory 6.
  • the processor core 4 when the processor core 4 stores the received data in the cache memory 5, the information for maintaining the identity between the data stored in the cache memory 5 and the data stored in the memory 6. Refer to Then, the processor core 4 discharges the data stored in the cache memory 5 to the memory 6 based on the information for maintaining the referenced identity, and then stores the received data in the cache memory 5. Thereafter, the processor core 4 executes arithmetic processing using the data stored in the cache memory 5, that is, data to be polled.
  • the processor core 4 transmits the calculated data to another information processing apparatus as a result of the calculation, the processor core 4 transmits information indicating the information processing apparatus of the transmission destination and the calculated data to the communication apparatus 10. At this time, the processor core 4 determines whether or not the calculated data is data waiting for a processor core included in another information processing apparatus. If the processor core 4 determines that the calculated data is data that the processor core of another information processing apparatus is waiting for, the processor core 4 notifies the communication apparatus 10 that the processor core is waiting for data. Send.
  • the processor core 4 executes the following processing. That is, the processor core 4 refers to the valid bit and the dirty bit that are the state data of the cache line corresponding to the index of the memory address storing the data. Then, if the referenced Valid bit is “1” and the Dirty bit is “1”, the processor core 4 executes the following processing.
  • the processor core 4 uses the cached data stored in the cache memory 5 to update the cache source data stored in the memory 6 to the latest data. Then, the processor core 4 updates the referenced Valid bit from “1” to “0”, and then stores the data received from the communication device 10 in the memory address of the memory 6 received together with the data.
  • the processor core 4 updates the Valid bit to “0” when the referenced Valid bit is “0”, or when the Valid bit is “1” and the Dirty bit is “0”.
  • the received data is stored in the memory 6.
  • the processor core 4 receives data from the communication device 10 as data stored in the cache memory 5 .
  • the processor core 4 refers to the Valid bit, Dirty bit, and tag data of the cache line that stores the received data. That is, the processor core 4 refers to the Valid bit and Dirty bit of the cache line corresponding to the index of the memory address storing the received data.
  • the processor core 4 stores the received data in the memory 6 when the referenced Valid bit is “0” or the referenced tag data does not match the received tag data of the memory address.
  • the processor core 4 executes the following process when the referenced Valid bit is “1” and the referenced tag data matches the tag of the memory address storing the received data. That is, the processor core 4 stores the data received from the communication device 10 in the cache line that refers to the status data and the tag data.
  • the communication device 10 receives the packetized data from another information processing device such as the information processing device 2 a via the bus 8.
  • the packetized data stores data and the memory address of the memory 6 that stores the data.
  • the communication apparatus 10 determines whether the received data is data that the processor core 4 is waiting for.
  • the communication device 10 determines that the received data is data that the processor core 4 is waiting for, the communication device 10 transmits the data to the processor core 4 as data stored in the cache memory 5. That is, the communication device 10 stores the received data in the cache memory 5 and the memory 6 by transmitting the data to the processor core 4 as data stored in the cache memory 5.
  • the communication device 10 determines that the received data is not the data that the processor core 4 is waiting for, the communication device 10 transmits the data to the processor core 4 as data stored in the memory 6. That is, the communication device 10 stores the received data in the main memory 6 by transmitting the data to the processor core 4 as data to be stored in the memory 6.
  • the communication device 10 when the communication device 10 receives the data and the information indicating the other information processing device 2 a of the transmission destination from the processor core 4, the communication device 10 packetizes the received data and transmits the other data of the transmission destination via the bus 8. The packet is transmitted to the information processing apparatus 2a.
  • the communication device 10 receives from the processor core 4 that the data of the processor included in the other information processing device 2a is waiting, the communication device 10 packetizes the received data and is subject to polling processing. Is added to the packet. And the communication apparatus 10 transmits the packet which added control information to the other information processing apparatus 2a of a transmission destination.
  • FIG. 4 is a schematic diagram illustrating an example of a communication apparatus according to the first embodiment.
  • the communication device 10 includes a packet generation unit 11, a packet transmission unit 12, a packet reception unit 13, a determination unit 14, and a storage unit 15.
  • the packet generation unit 11 executes the following processing when transmitting data that the processor core of another information processing apparatus 2a is waiting for. That is, the packet generation unit 11 packetizes the data to be transmitted, and stores the memory address of the memory included in the other information processing apparatus 2a of the transmission destination and the other information processing apparatus 2a of the transmission destination in the packet. . Further, the packet generator 11 adds control information to the effect of writing to the cache memory of the processor core of the other information processing apparatus 2a to the packet. Then, the packet generation unit 11 transmits the generated packet to the packet transmission unit 12.
  • FIG. 5 is a diagram for explaining an example of a packet generated by the packet generation unit according to the first embodiment.
  • the conventional packet has a header portion in which an address indicating another information processing apparatus 2a of the transmission destination is stored, and a data portion in which data is stored.
  • the packet generator 11 generates a packet shown in FIG. Specifically, as shown in FIG. 5C, the packet generator 11 adds a 1-bit flag area for storing control information between the header and data of the packet.
  • the packet generator 11 stores “1” in the flag area as control information when the data to be transmitted is data that the processor core of the other information processing apparatus 2a of the transmission destination waits. Further, when the data to be transmitted is not the data that the processor core of the transmission destination information processing apparatus waits for, the packet generator 11 stores “0” in the flag area as control information. It is assumed that the packet storing the control information described above generates not only the information processing apparatus 2 but also other information processing apparatuses such as the information processing apparatus 2a.
  • the packet transmitter 12 when receiving the packet generated by the packet generator 11, the packet transmitter 12 receives another information processing apparatus 2a via the bus 8 as shown in FIG. To another information processing apparatus as a transmission destination.
  • the packet receiving unit 13 When the packet receiving unit 13 receives a packet via the bus 8 as shown in FIG. 4C, the packet receiving unit 13 transfers the received packet to the determining unit 14. The determination unit 14 determines whether “1” is stored in the flag area of the received packet.
  • the determination unit 14 determines that the data stored in the packet is data stored in the cache memory 5. Further, when “0” is stored in the flag area of the packet, the determination unit 14 determines that the data stored in the packet is data stored in the memory 6. Thereafter, the determination unit 14 transmits the determined content and the data stored in the packet to the storage unit 15.
  • the storage unit 15 executes the following processing. That is, the storage unit 15 transmits the data stored in the packet to the processor core 4 as data to be stored in the cache memory 5 and the memory 6 as shown in FIG. In addition, when the determination unit 14 determines that the data stored in the packet is data to be stored in the memory 6, the storage unit 15 uses the processor core as data to be stored in the memory 6. 4 to send.
  • the storage unit 15 when “1” is stored in the flag area of the packet, the storage unit 15 sends the data received from the determination unit 14 and a notification that the data is stored in the cache memory 5 to the processor core. 4 to send.
  • the storage unit 15 transmits data to the processor core 4 when “0” is stored in the flag area of the packet. That is, the storage unit 15 transmits data received as data to be stored in the memory 6 to the processor core 4.
  • the communication device 10 executes the following processing when transmitting data that is waiting for a processor core of another information processing device 2a, that is, data to be polled. That is, the communication device 10 stores “1” as control information in the flag area of the packet to be transmitted, and transmits the control information to the other information processing device 2a of the transmission destination.
  • a communication apparatus included in another information processing apparatus such as the information processing apparatus 2a also transmits a packet storing “1” in the flag area when transmitting data that the processor core 4 is waiting for.
  • the communication device 10 transmits the data stored in the received packet to the processor core 4 as data to be written in the cache memory 5.
  • the processor core 4 caches the data received from the communication device 10 when the data stored in the memory address to which the received data is to be written among the data stored in the memory 6 is cached in the cache memory 5. Cache in memory 5. For this reason, the processor core 4 can read the waiting data from the cache memory 5 instead of the memory 6, and therefore can efficiently execute the arithmetic processing.
  • the communication device 10 transmits the data stored in the received packet to the processor core 4 as data to be written in the memory 6.
  • the processor core 4 writes data into the memory 6. That is, the information processing apparatus 2 stores the data that the processor core 4 is waiting for in the cache memory 5 of the processor core 4 only when the data received from the other information processing apparatus 2a is received, and stores other data in the memory 6 Store. For this reason, as a result of preventing the data used for the calculation stored in the cache memory 5 from being discharged by the data that is unknown to be used for the calculation, the parallel computer system 1 can prevent the calculation processing speed from being lowered. .
  • the processor 3, the processor core 4, the packet generation unit 11, the packet transmission unit 12, the packet reception unit 13, the determination unit 14, and the storage unit 15 are realized by an integrated circuit such as an LSI (Large Scale Integrated circuit).
  • the memory 6 is a semiconductor memory device such as a RAM (Random Access Memory), a ROM (Read Only Memory), and a flash memory.
  • the cache memory 5 is an internal memory of the processor core 4.
  • FIG. 6 is a flowchart for explaining the flow of processing executed by the communication apparatus according to the first embodiment.
  • the communication device 10 starts processing with a reception of a packet whose destination is the information processing device 2 via the bus 8 as a trigger.
  • the communication apparatus 10 determines whether “1” is stored in the flag area of the received packet (step S101). When “1” is stored in the flag area of the received packet (Yes in step S101), the communication device 10 uses the data stored in the received packet as a data to be stored in the cache memory 5 as a processor. It transmits to the core 4 (step S102). On the other hand, if “0” is stored in the flag area of the received packet (No at step S101), the communication device 10 uses the processor core as data to be stored in the memory 6 as data stored in the received packet. 4 (step S103). Thereafter, the communication device 10 ends the process.
  • the information processing apparatus 2 prevents the data stored in the cache memory 5 from being discharged when the processor core 4 receives data that is not used for calculation.
  • the processor core of each information processing device 2, 2a can execute efficient processing using data stored in the cache memory, thereby preventing a reduction in calculation processing speed. can do.
  • Each information processing device 2, 2 a stores control information indicating that the processor core is waiting in a packet to be transmitted when transmitting data that the processor core of another information processing device is waiting for. .
  • Each information processing device 2, 2 a stores the data of the received packet in the cache memory 5 when the control information is stored in the received packet.
  • Each information processing device 2, 2 a stores the data of the received packet in the memory 6 when the control information is not stored in the received packet. Therefore, each of the information processing apparatuses 2 and 2a can easily determine whether or not the received data should be stored in the cache memory.
  • FIG. 7 is a diagram for explaining an example of a parallel computer system according to the second embodiment.
  • the parallel computer system 1 a includes a plurality of information processing devices 2 b and 2 c. Note that the information processing apparatus 2c performs the same processing as the information processing apparatus 2b, and a description thereof will be omitted.
  • the information processing apparatus 2b has a processor 3a. Further, the processor 3a has a plurality of processor cores 4a to 4c. An arbitrary number of processor cores in the processor 3a can be applied.
  • the processor cores 4a to 4c have cache memories 5a to 5c, respectively.
  • the processor cores 4b and 4c are assumed to perform the same functions as the processor core 4a, and the description thereof is omitted.
  • the cache memories 5b and 5c are assumed to perform the same functions as the cache memory 5a, and the description thereof is omitted.
  • the cache memory 5a has a plurality of cache lines for storing state data, tag data, and data.
  • the cache memory 5 stores the identity information indicating the relationship between the data stored in the same cache line as the tag information, the data stored in the other cache memories 5b and 5c, and the data stored in the memory 6. Is done.
  • the cache memory 5 stores information indicating the state of the cache line based on the MESI protocol (Illinois protocol) as the state data. Specifically, when “M: Modify” is stored in the state data, the data stored in the same cache line is exclusively cached, and the cached data is updated by the processor core 4a. Indicates that the status has been updated.
  • MESI protocol Illinois protocol
  • the processor core 4a stores the received data in the memory 6 when the communication device 10a receives data that the processor cores 4a to 4c have not waited for. In addition, the processor core 4a holds in the cache memory 5a the data received by the communication device 10a that is waiting for itself and stored in the memory address of the memory 6 where the received data is stored. If so, the following processing is executed.
  • the processor core 4a determines whether or not the data held in the cache memory 5a is cached by the other processor cores 4b and 4c. If it is determined that the data is held, the processor core 4a stores the received data in the memory 6 To store. When the processor core 4a determines that the data held in the cache memory 5a is not cached by the other processor cores 4b and 4c, the processor core 4a stores the received data only in the cache memory 5a.
  • the processor core 4a executes the following processing. That is, the processor core 4a refers to the cache line status data corresponding to the index of the memory address of the memory 6 storing the received data in the cache memory 5a.
  • the processor core 4a writes the data stored in the same cache line as the referenced state data to the memory 6.
  • the processor core 4a updates the referenced state data from “M” to “I”. Thereafter, the processor core 4 a stores the received data in the memory 6. If the referenced state data is other than “M”, the processor core 4 a updates the referenced state data to “I” and stores the received data in the memory 6.
  • the processor core 4a executes the following processing. That is, the processor core 4a refers to the cache line state data and the tag data corresponding to the memory address index of the memory 6 storing the received data in the cache memory 5a.
  • the processor core 4a receives the received data when “I” is stored in the referenced status data, or when the tag of the memory address storing the received data does not match the referenced tag data. Is stored in the memory 6.
  • the processor core 4a stores the received data in the memory 6 when "S” is stored in the referenced status data, and the tag of the memory address storing the received data matches the referenced tag data. And the state data referred to is updated from “S” to “I”.
  • the processor core 4a performs the following processing when the referenced status data is “M” or “E” and the tag of the memory address storing the received data matches the referenced tag data. Execute. That is, the processor core 4a stores the received data in the cache memory 5a, and updates the referenced state data to “M”.
  • each of the processor cores 4a to 4c receives data from the communication device 10a as data to be stored in the cache memory, the cache line state data and tag data corresponding to the index of the memory address for storing the received data And refer to.
  • Each of the processor cores 4a to 4c receives the received data from the referenced status data and the tag data, and is stored in the memory address for storing the received data. It is determined whether or not the data stored in its own cache memory. That is, each of the processor cores 4a to 4c determines whether or not polling processing is performed on its own cache memory.
  • the communication device 10a When the communication device 10a receives a packet from another information processing device such as the information processing device 2c, the communication device 10a determines whether “1” is stored in the flag area of the received packet. Then, when “1” is stored in the flag area of the received packet, the communication device 10a executes the following processing. That is, the communication device 10a transmits the received data as data to be held in the cache memory to the processor cores 4a to 4c.
  • the communication device 10a transmits the received data to the processor cores 4a to 4c as data to be stored in the memory 6.
  • FIG. 8 is a diagram for explaining the communication apparatus according to the second embodiment.
  • the communication device 10a includes a packet generation unit 11, a packet transmission unit 12, a packet reception unit 13, a determination unit 14, and a storage unit 15a.
  • the storage unit 15a receives the data received as data to be cached in the cache memory as illustrated in FIG. Is transmitted to each of the processor cores 4a to 4c. That is, when the determination unit 14 determines that “1” is stored in the flag area of the packet, the storage unit 15a holds the data stored in the memory address of the memory 6 that stores the received data. The received data is stored in the cache memory.
  • the storage unit 15a receives the data stored in the memory 6 as illustrated in FIG.
  • the transmitted data is transmitted to each of the processor cores 4a to 4c. That is, the storage unit 15 a stores the received data in the memory 6 when the determination unit 14 determines that “0” is stored in the flag area of the packet.
  • the information processing apparatus 2b includes the processor 3a having the plurality of processor cores 4a to 4c. Each of the processor cores 4a to 4c has cache memories 5a to 5c, respectively.
  • the information processing device 2b determines whether “1” is stored as control information in the flag area of the received packet. To do.
  • the information processing device 2b stores the data stored in the memory address of the memory 6 that stores the received packet data in the cache memory that caches the data. Stores received packet data. Further, when “0” is stored as the control information, the information processing apparatus 2 b stores the received packet data in the memory 6.
  • the information processing apparatus 2b when the information processing apparatus 2b receives data to be polled by the processor cores 4a to 4c, the information processing apparatus 2b can directly store the received data in the cache memories 5a to 5c. Therefore, the information processing apparatus 2b can efficiently perform the arithmetic processing executed by the processor 3a even when the processor 3a is a multi-core processor having a plurality of processor cores 4a to 4c.
  • the information processing apparatus 2b when the information processing apparatus 2b receives data that is not subject to polling processing by the processor cores 4a to 4c, the information processing apparatus 2b stores the received data in the memory 6. For this reason, the information processing device 2b can prevent the data used by the processor cores 4a to 4c from being output from the cache memories 5a to 5c by the received data. Therefore, the parallel computer system 1a can cause the processor 3a to execute efficient arithmetic processing without reducing the calculation processing speed.
  • each cache memory 5a to 5c stores identity information indicating the relationship between the data held in itself, the data held in the other cache memories 5a to 5c, and the data stored in the memory 6.
  • identity information indicating the relationship between the data held in itself, the data held in the other cache memories 5a to 5c, and the data stored in the memory 6.
  • each of the processor cores 4a to 4c receives data as data to be stored in the cache memory, each of the processor cores 4a to 4c includes the data cached in its own cache memory 5a to 5c and the data at the memory address for storing the received data. Each piece of identity information is retained.
  • each of the processor cores 4a to 4c maintains the identity of the cached data and the data stored in the memory 6 based on the identity information stored in its own cache memory 5a to 5c. Thereafter, each of the processor cores 4a to 4c stores the data received from the communication device 10 in the cache memories 5a to 5c. For this reason, the parallel computer system 1a retains data coherency even when each of the processor cores 4a to 4c has its own cache memory 5a to 5c, and executes appropriate arithmetic processing on each of the information processing devices 2b and 2c. Can be made.
  • FIG. 9 is a diagram for explaining an example of a parallel computer system according to the third embodiment.
  • the parallel computer system 1b includes a plurality of information processing apparatuses 2e and 2f. Note that the information processing device 2f performs the same processing as the information processing device 2e, and a description thereof will be omitted.
  • the information processing apparatus 2e has a processor 3b.
  • the processor 3b includes a plurality of processor cores 4d to 4f and a level 2 cache memory 7 shared by the processor cores 4d to 4f.
  • Each of the processor cores 4d to 4f has level 1 cache memories 5d to 5f, respectively. Note that the processor cores 4e and 4f exhibit the same functions as the processor core 4d, and a description thereof will be omitted.
  • Each level 1 cache memory 5d to 5f has a plurality of cache lines having a line size of 64 bytes.
  • Each level 1 cache memory 5d to 5f has “2 N1 ” cache lines, and “2” bits of status data, “34-N 1 ” bits of tag data, and 64 bytes of data are stored in each cache line. It is a cache memory of “2 N1 + 6 ” bytes to be stored.
  • N 1 is the size of the index that each level 1 cache memory 5d to 5f associates with its own cache line.
  • the information stored in the cache lines of the level 1 cache memories 5d to 5f is the same information as the information stored in the cache lines of the cache memories 5a to 5c.
  • the state data stored in each cache line of each level 1 cache memory 5d to 6f is identity information indicating the following identity. That is, the status data indicates the identity of data stored in the same cache line, data stored in the other level 1 cache memories 5d to 5f, and data stored in the level 2 cache memory 7.
  • the level 2 cache memory 7 has “2 N2 ” cache lines each storing 64-bit data.
  • the level 2 cache memory 7 is a “2 N2 + 6 ” byte cache memory that stores “2” bit status data, “34-N 2 ” bit tag data, and 64 byte data in each cache line.
  • N 2 is the size of the index that the level 2 cache memory 7 associates with its own cache line.
  • the state data stored in each cache line of the level 2 cache memory 7 indicates the identity between the data stored in the same cache line and the data stored in the memory 6.
  • the level 1 cache memories 5d to 5f and the level 2 cache memory 7 are direct map type cache memories. For example, when each of the level 1 cache memories 5d to 5f and the level 2 cache memory 7 holds the data stored in the memory address “i” of the memory 6, the cache line whose cache line number is “i” is stored. The data shall be held in
  • the processor core 4d stores the received data in the memory 6 when the communication device 10a receives data that the processor cores 4d to 4f are not waiting for. Further, the processor core 4d executes the following process when the communication device 10a receives the data that the processor core 4d is waiting for. That is, the processor core 4d determines whether the data stored in the storage area indicated by the memory address storing the received data in the memory 6 is cached in the level 1 cache memory 5d as the primary cache memory.
  • the processor core 4d determines that the data stored in the storage area of the memory 6 indicated by the memory address is held in the level 1 cache memory 5d, the received data is stored in the level 1 cache memory 5d. Cache. If the processor core 4d determines that the data stored in the storage area of the memory 6 indicated by the memory address is not held in the level 1 cache memory 5d, the processor core 4d stores the received data in the memory 6.
  • the processor core 4d when the processor core 4d receives data from the communication device 10a as data to be stored in the memory 6, the processor core 4d performs the following processing. That is, the processor core 4d refers to the state data stored in the cache line corresponding to the index of the memory address in which the received data is stored in the level 1 cache memory 5d. If the referenced state data is “M”, the processor core 4d writes the data in the same cache line as the referenced state data to the memory 6, and changes the referenced state data from “M” to “I”. Update. Then, the processor core 4 d stores the received data in the memory 6.
  • the processor core 4d executes the following processing. That is, the processor core 4d refers to the status data and the tag data among the cache lines corresponding to the memory address index for storing the received data. Then, the processor core 4d stores the received data in the memory when “I” is stored in the referenced state data or when the referenced tag data is different from the tag of the memory address storing the received data. 6 is stored.
  • the processor core 4d stores “S” in the referenced status data, and if the referenced tag data matches the tag of the memory address storing the received data, the received data is stored in the memory 6.
  • the stored state data is updated from “S” to “I”.
  • the processor core 4d performs the following processing. Execute. That is, the processor core 4d stores the received data in its own cache memory, that is, the level 1 cache memory 5d, and updates the referenced state data to “M”. At this time, the processor core 4 d does not store the received data in the memory 6.
  • the processor core 4 d When the received data is stored in the memory 6, the processor core 4 d performs a process of holding data coherency that is data consistency between the cache memories 5 a to 5 c and the main memory 6 before writing. Execute. That is, the processor core 4d refers to the state data and tag data of the cache line corresponding to the index of the memory address storing the received data in the level 2 cache memory 7. If the referenced state data is “M” and the tag data matches the tag of the memory address storing the received data, the processor core 4d is stored in the same cache line as the referenced state data. The stored data is stored in the memory 6. Thereafter, the processor core 4 d updates the referenced state data from “M” to “I”, and further stores the received data in the memory 6.
  • the processor core 4d receives the received data as data to be stored in the level 1 cache memory 5d when the communication device 10a receives the information that any of the processor cores 4d to 4f is subject to polling processing. .
  • the processor core 4d determines whether or not the data stored in the storage area of the memory 6 that stores the received data is cached exclusively in the level 1 cache memory 5d. If the data stored in the storage area of the memory 6 storing the received data is exclusively cached in the level 1 cache memory 5d, the processor core 4d stores the received data in the level 1 cache memory. Cache to 5d.
  • the processor core 4d has cached data at a memory address where data to be polled is stored. For this reason, when the information processing device 2e receives the data that the processor core 4d is waiting for by the communication device 10a, the information processing device 2e stores the received data not in the memory 6 but in the level 1 cache memory 5d. As a result, the parallel computer system 1b can cause the information processing apparatuses 2e and 2f to execute processing efficiently.
  • the information processing apparatus 2e includes the processor 3b having the plurality of processor cores 4d to 4f. Each of the processor cores 4d to 4f has level 1 cache memories 5d to 5f, respectively.
  • the information processing device 2e receives a packet from another information processing device such as the information processing device 2f, the information processing device 2e determines whether or not “1” is stored as control information in the flag area of the received packet. To do.
  • the information processing device 2e When “1” is stored as the control information, the information processing device 2e stores the received data in the level 1 cache memories 5d to 5f that cache the data at the memory address storing the received data. Store. Further, when “0” is stored as the control information, the information processing device 2 e stores the received packet data in the memory 6.
  • the information processing apparatus 2e when the information processing apparatus 2e receives data to be polled by the processor cores 4d to 4f, the information processing apparatus 2e can directly store the received data in the level 1 cache memories 5d to 5f. For this reason, the information processing device 2e can efficiently perform the arithmetic processing executed by the processor 3b.
  • the information processing apparatus 2e when the information processing apparatus 2e receives data that is not subject to polling by the processor cores 4d to 4f, the information processing apparatus 2e stores the received data in the memory 6. For this reason, the information processing device 2e can prevent the data used by the processor cores 4d to 4f from being processed from the level 1 cache memories 5d to 5f by the received data. For this reason, the parallel computer system 1b can perform efficient arithmetic processing without reducing the calculation processing speed.
  • Each of the level 1 cache memories 5d to 5f indicates the relationship between the data cached therein, the data stored in the other level 1 cache memories 5d to 5f, and the data stored in the level 2 cache memory 7.
  • First identity information which is data is stored.
  • the level 2 cache memory 7 stores second identity information, which is state data indicating the relationship between the data cached in itself and the data cached in the memory 6.
  • Each of the processor cores 4d to 4f has the data stored in the level 1 cache memories 5d to 5f, the data stored in the level 2 cache memory 7 and the memory based on the first identity information and the second identity information. 6 holds the identity with the data stored in 6.
  • the parallel computer system 1b appropriately maintains the data identity even when the processor cores 4d to 4f have their own level 1 cache memories 5d to 5f and share the level 2 cache memory 7. Therefore, appropriate arithmetic processing can be executed.
  • FIG. 10 is a diagram for explaining the parallel computer system according to the fourth embodiment.
  • the parallel computer system 1c includes a plurality of information processing apparatuses 2f and 2g. Although omitted in FIG. 10, the parallel computer system 1c may include a larger number of information processing apparatuses.
  • the information processing device 2g executes the same processing as the information processing device 2f, and the following description is omitted. Also, components that execute the same processes as those in the first to fourth embodiments are denoted by the same reference numerals, and the following description is omitted.
  • the information processing device 2f includes a processor 3c, a memory 6, and a communication device 10b.
  • the processor 3c has a processor core 4g.
  • the processor core 4 g has a cache memory 5.
  • the communication device 10 b has a write destination address table 16.
  • the processor core 4g executes the same processing as the processor core 4 according to the first embodiment. That is, when the processor core 4 g receives data from the communication device 10 b as data to be stored in the memory 6, the processor core 4 g performs the same processing as the processor core 4 and stores the received data in the memory 6. When the processor core 4 g receives data from the communication device 10 b as data to be stored in the cache memory 5, the processor core 4 g performs the same processing as the processor core 4 and stores the received data in the cache memory 5. Therefore, the description of the process in which the processor core 4g stores data in the cache memory 5 or the memory 6 is omitted.
  • the processor core 4g when executing the polling process for waiting for received data, the processor core 4g immediately stores the memory address of the memory 6 for storing the data to be polled in the write destination address table 16 of the communication device 10b. sign up. Specifically, the processor core 4g transmits the memory address of the memory 6 that stores data to be polled to the communication device 10b, and writes the transmitted memory address to the update unit 17 of the communication device 10b described later. It is stored in the destination address table 16.
  • the processor core 4g receives data to be polled from the communication device 10c, and stores the data to be polled in the cache memory 5 when the received data is stored in the cache memory 5. This is notified to the communication device 10c. For example, the processor core 4g transmits to the communication device 10b the memory address of the memory 6 storing the data stored in the cache memory 5 together with the fact that the data to be polled is stored in the cache memory 5.
  • the communication device 10 b includes a write destination address table 16 that holds a control address for controlling writing of data to the cache memory 5. Then, when the write destination address of the data received from another information processing apparatus such as the information processing apparatus 2g matches the control address held in the write destination address table 16, the communication apparatus 10b performs the following processing. Execute. In other words, the communication device 10b transmits the received data to the processor core 4g as data to be stored in the cache memory 5.
  • the communication device 10b transmits the received data to the processor core 4g as data to be stored in the memory 6. To do.
  • the communication device 10b executes the following processing. That is, the communication device 10 b deletes the memory address of the memory 6 that stores the data stored in the cache memory 5 from the write destination address table 16.
  • the communication device 10b receives from the processor core 4g that the data to be polled is stored in the cache memory 5 and the memory address of the memory 6 that stores the data stored in the cache memory 5. In such a case, the communication device 10 b searches the received memory address from the write destination address table 16 and deletes the searched memory address from the write destination address table 16.
  • FIG. 11 is a schematic diagram illustrating an example of a communication apparatus according to the fourth embodiment.
  • the communication device 10 b includes a packet generation unit 11, a packet transmission unit 12, a packet reception unit 13, a determination unit 14 a, a storage unit 15, a write destination address table 16, and an update unit 17.
  • the write destination address table 16 holds a memory address in which data targeted for polling processing of the processor core 4g is stored.
  • FIG. 12 is a diagram for explaining an example of the write destination address table.
  • the write destination address table 16 has N line memories with line numbers “0” to “N ⁇ 1” for storing memory addresses.
  • a valid bit is stored in a 1-bit area shown in FIG. 12A, and a memory address is stored in a 64-bit range shown in FIG.
  • the valid bit is a bit indicating whether or not the memory address stored in the corresponding line memory is valid data. For example, when “0” is stored in the valid bit, it indicates that the data at the memory address stored in the corresponding line memory is invalid. For example, when “1” is stored in the valid bit, it indicates that the data at the memory address stored in the corresponding line memory is valid.
  • the write destination address table 16 is a semiconductor memory element such as a RAM (Random Access Memory), a ROM (Read Only Memory), a flash memory (flash memory), or the like.
  • the determination unit 14 a When the determination unit 14 a receives a packet from the packet reception unit 13, the determination unit 14 a acquires the memory address of the memory 6 that stores the data stored in the received packet. The determination unit 14 a determines whether the same memory address as the acquired memory address is stored in the write destination address table 16.
  • the determination unit 14 a compares the memory address stored in the line memory corresponding to the valid bit “1” and the acquired memory address among the line memories included in the write destination address table 16. When the memory address stored in the line memory in which “1” is stored in the valid bit matches the acquired memory address, the determination unit 14a caches the data stored in the received packet. It is determined that the data is stored in the memory 5.
  • the determination unit 14a determines that the valid bit “1” and the memory address stored in the corresponding line memory do not match the acquired memory address, the data stored in the received packet is stored in the memory. 6 is determined to be data to be stored.
  • the update unit 17 when the update unit 17 receives the memory address of the memory 6 storing the data to be polled from the processor core 4g, the update unit 17 sets the received memory address to the write destination address. Add to table 16.
  • the updating unit 17 sets the memory address of the memory 6 that stores the data to be polled as the write destination address. Delete from table 16.
  • the update unit 17 when the update unit 17 receives a memory address of the memory 6 that stores data to be polled from the processor core 4g, the update unit 17 selects a corresponding effective bit from among the line memories included in the write destination address table 16. A line memory having “0” is selected. Then, the updating unit 17 stores the memory address received from the processor core 4g in the selected line memory and updates the valid bit of the selected line memory to “1”.
  • the update unit 17 receives from the processor core 4g that the data to be polled is stored in the cache memory 5 and the memory address of the memory 6 that stores the data stored in the cache memory 5, The following processing is executed. That is, the update unit 17 is a line memory in which the corresponding effective bit is “1” among the line memories included in the write destination address table 16, and stores the address received from the processor core 4g. Search for. Then, the updating unit 17 updates the valid bit corresponding to the searched line memory to “0”.
  • the update unit 17 is an electronic circuit.
  • an integrated circuit such as ASIC (Application Specific Integrated Circuit) or FPGA (Field Programmable Gate Array), CPU (Central Processing Unit), MPU (Micro Processing Unit), or the like is applied.
  • FIG. 13 is a flowchart for explaining the flow of processing executed by the communication apparatus according to the fourth embodiment.
  • the communication device 10 b starts processing with the reception of a packet whose destination is the information processing device 2 f via the bus 8 as a trigger.
  • the communication device 10b determines whether or not the write destination address of the data stored in the received packet matches the memory address stored in the write destination address table 16 (step S201). That is, the communication device 10 b determines whether or not the memory address of the memory 6 that stores the received data is registered in the write destination address table 16.
  • the communication device 10b executes the following processing. To do. That is, the communication device 10b transmits the received packet data to the processor core 4g as data to be stored in the cache memory 5 (step S202).
  • the communication device 10b executes the following processing. To do. That is, the communication device 10b transmits the received packet data to the processor core 4g as data stored in the memory 6 (step S203). Thereafter, the communication device 10b ends the process.
  • the information processing apparatus 2f includes the write destination address table 16 that holds the memory address in which the processor core 4g stores data to be polled. Further, when the processor core 4g executes the polling process, the information processing apparatus 2f stores the memory address in which the data targeted for the polling process is stored in the write destination address table 16.
  • the information processing device 2f determines whether or not the memory address for storing the received data is stored in the write destination address table 16. judge. If the information processing device 2 f determines that the memory address for storing the received data is stored in the write destination address table 16, the information processing device 2 f stores the received data in the cache memory 5. If the information processing apparatus 2 f determines that the memory address for storing the received data is not stored in the write destination address table 16, the information processing apparatus 2 f stores the received data in the memory 6.
  • the information processing apparatus 2f prevents the data stored in the cache memory 5 from being discharged when the processor core 4g receives data that is not used for the calculation.
  • the processor cores of the information processing devices 2f and 2g can execute efficient processing using the data stored in the cache memory, thereby preventing a reduction in calculation processing speed. can do.
  • FIG. 14 is a schematic diagram illustrating an example of a parallel computer system according to the fifth embodiment.
  • the parallel computer system 1 d includes a plurality of information processing devices including information processing devices 2 h and 2 i.
  • each information processing apparatus such as the information processing apparatus 2i executes the same processing as the information processing apparatus 2h, and the description thereof is omitted.
  • symbol is attached
  • the information processing device 2h includes a processor 3d having a plurality of processor cores 4h to 4j, a memory 6, and a communication device 10c. Each of the processor cores 4h to 4j has cache memories 5a to 5c.
  • the communication device 10c has a write destination address table 16a.
  • the processor core 4 h stores the received data in the memory 6 when receiving data to be stored in the memory 6 from the communication device 10 c. Further, when receiving data to be stored in the cache memory 5a from the communication device 10c, the processor core 4h stores the received data in the cache memory 5a.
  • the processor core 4h executes the following process when storing the received data in the cache memory 5a or the memory 6. That is, similarly to the processor core 4a, the processor core 4h holds coherency between the data stored in the cache memory 5a and the data stored in the memory 6 based on the identity information stored in the cache memory 5a. .
  • the processor core 4h holds data coherency, which is the consistency of data stored in the cache memory 5a and the memory 6, according to the state data stored in each cache line of the cache memory 5a. To do. Thereafter, the processor core 4h stores the received data in the cache memory 5a or the memory 6.
  • the detailed processing in which the processor core 4h holds the coherency of the data stored in the cache memory 5a and the memory 6 is the same as the processing executed by the processor core 4a, and the description thereof is omitted.
  • the processor core 4h when executing the polling process, immediately writes the data to be polled into the write destination address table 16 of the communication device 10c. Register the destination address. At this time, the processor core 4h registers write destination cache memory identification information indicating its own cache memory 5a in association with the memory address together with the write destination address.
  • the communication device 10c has a write destination address table 16a that holds a memory address for storing received data and write destination cache memory identification information for identifying each of the cache memories 5a to 5c in association with each other. And the communication apparatus 10c performs the following processes, when receiving the packet from other information processing apparatuses, such as the information processing apparatus 2i similarly to the communication apparatus 10b in connection with Example 4. That is, the communication device 10c determines whether or not the same memory address as the memory address for storing the received packet is stored in the write destination address table 16a.
  • the communication device 10c executes the following processing. That is, the communication device 10c determines the processor core having the cache memory indicated by the write destination cache memory identification information associated with the same memory address as the memory address storing the received packet. Then, the communication device 10c transmits the received data as data to be stored in the cache memory to the determined processor core.
  • the communication device 10c uses the received data as the data to be stored in the memory 6 as each processor core. Send to 4h-4j.
  • FIG. 15 is a schematic diagram illustrating an example of a communication apparatus according to the fifth embodiment.
  • the units included in the communication device 10c those that perform the same processing as the units illustrated in the first to fourth embodiments are denoted by the same reference numerals and description thereof is omitted.
  • the communication device 10c includes a storage unit 15b, a determination unit 14b, a write destination address table 16a, and an update unit 17a. Similar to the write destination address table 16 according to the fourth embodiment, the write destination address table 16a holds a memory address for storing data to be subjected to polling processing. Furthermore, the write destination address table 16a holds the memory address to be held in association with the write destination cache memory identification information for identifying the cache memory included in the processor core that performs the polling process.
  • the write destination address table 16 a includes a plurality of line memories in which storage areas for storing write destination cache memory identification information are further added to the respective line memories of the write destination address table 16.
  • the write destination address table 16a stores the associated memory address and write destination cache memory identification information in the same line memory.
  • the determination unit 14b acquires the memory address of the memory 6 that stores the data stored in the packet received by the packet reception unit 13. Then, the determination unit 14b determines whether the same memory address as the acquired memory address is stored in the write destination address table 16a.
  • the determination unit 14b executes the following process. That is, the determination unit 14b acquires the write destination cache memory identification information stored in association with the memory address stored in the write destination address table 16a. Then, the determination unit 14b determines that the data stored in the received packet is data to be stored in the cache memory indicated by the acquired write destination cache memory identification information.
  • the determining unit 14b stores the data stored in the received packet in the memory 6. judge.
  • the storage unit 15b When the determination unit 14b determines that the received data is data stored in the cache memory, the storage unit 15b performs the following processing. That is, the storage unit 15b transmits the received data as data to be stored in the cache memory to the processor core having the cache memory indicated by the write destination cache memory identification information acquired by the determination unit 14b. For example, if the storage unit 15b determines that the data received by the determination unit 14b is data to be stored in the cache memory 5a, the storage unit 15b transmits the received data to the processor core 4h.
  • the storage unit 15b determines that the data stored in the packet received by the determination unit 14b is data to be stored in the memory 6, the storage unit 15b uses the received data as data to be stored in the memory 6 as a processor core. Send to 4h-4j.
  • the update unit 17a receives a memory address for storing data to be polled from each of the processor cores 4h to 4j. At the same time, the updating unit 17a receives write destination cache memory identification information indicating the cache memories 5a to 5c included in the processor cores 4h to 4j. In such a case, the updating unit 17a stores the received data and the write destination cache memory identification information in one memory line included in the write destination address table 16a.
  • the update unit 17a stores the data to be polled from the processor cores 4h to 4j in the cache memory, and executes the following processing when the memory address is received. To do. That is, the update unit 17a searches the write destination address table 16a for a line memory in which the received memory address is stored, and updates the valid bit corresponding to the searched line memory to “0”.
  • the information processing apparatus 2h having such units executes the following process when the processor core 4h executes the polling process. That is, the information processing device 2h stores the memory address for storing the data to be polled in the write destination address table 16a in association with the write destination cache memory identification information indicating the cache memory 5a.
  • the information processing device 2h receives a packet from the information processing device 2i or the like, the information processing device 2h determines whether or not the memory address for storing the data stored in the received packet is stored in the write destination address table 16a. Determine.
  • the information processing apparatus 2h determines that the processor core that is performing the polling process uses the processor core 4h based on the write destination cache memory identification information indicating the cache memory 5a that is stored in association with the memory address that stores the received data. It is determined that Then, the information processing apparatus 2h transmits the received data to the processor core 4h and stores it in the cache memory 5a.
  • the information processing device 2h stores the data in the write destination address table 16a in association with the memory address for storing the data to be polled and the write destination cache memory identification information indicating the cache memory. Then, the information processing apparatus 2 determines whether or not the memory address for storing the received packet data is stored in the write destination address table 16a, and if it is stored, executes the following processing. That is, the information processing apparatus 2h stores the received data in the cache memory indicated by the write destination cache memory identification information stored in association with each other.
  • the information processing device 2h can directly store the received data in the cache memories 5a to 5c when the data to be polled by the processor cores 4h to 4j is received. Therefore, the parallel computer system 1d can efficiently perform arithmetic processing even when the processors included in the information processing apparatuses 2h and 2i are multi-core processors having a plurality of processor cores.
  • the information processing apparatus 2h is stored in the cache memories 5a to 5c when the processor cores 4h to 4j receive data that is not used for calculation. Prevent data discharge. As a result, the parallel computer system 1d can prevent a decrease in calculation processing speed.
  • the information processing apparatus 2h uses the identity information stored in the cache memory 5a to identify the data stored in the cache memory 5a and the data stored in the memory 6. Hold. For this reason, the parallel computer system 1d can cause each information processing device 2h, 2i to execute an appropriate process.
  • FIG. 16 is a diagram for explaining the parallel computer system according to the third embodiment.
  • the parallel computer system 1e has a plurality of information processing devices such as information processing devices 2j and 2k. Note that the information processing device 2k and the like perform the same processing as the information processing device 2j, and a description thereof will be omitted.
  • the information processing apparatus 2j includes a processor 3e having a plurality of processor cores 4k to 4m and a level 2 cache memory 7 shared by the processor cores 4k to 4m. Each of the processor cores 4k to 4m has level 1 cache memories 5d to 5f, respectively. Note that the processor cores 4l and 4m execute the same processing as the processor core 4k, and the following description is omitted.
  • the processor core 4k receives the received data as data to be stored in the level 1 cache memory 5d when the data received by the communication device 10d is stored in the level 1 cache memory 5d. To store. Further, the processor core 4 k stores the received data in the memory 6 when the data received by the communication device 10 d is received as data to be stored in the memory 6.
  • the processor core 4k executes the same processing as the processor core 4d according to the third embodiment when storing data in the level 1 cache memory 5d or the level 2 cache memory 7. In other words, the processor core 4k maintains the identity of the data stored in the level 1 cache memory 5d, the level 2 cache memory 7, and the memory 6 based on the first identity information and the second identity information.
  • the processor core 4k transmits to the communication device 10d the memory address for storing the data to be polled and the write destination cache memory identification information indicating the level 1 cache memory 5d. To do. That is, the processor core 4k associates the memory address for storing the data to be polled with the write destination cache memory identification information indicating the level 1 cache memory 5d, and stores them in the write destination address table 16b.
  • the processor core 4k when the data to be polled is stored in the level 1 cache memory 5d, the processor core 4k indicates that the data has been stored in the level 1 cache memory 5d and the memory address for storing the data. Send to. That is, the processor core 4k deletes, from the write destination address table 16b, a memory address or the like that stores data to be polled.
  • the communication device 10d has a write destination address table 16b. Similar to the write destination address table 16a, the following information is stored in the write address table 16b in association with each other. That is, in the write destination address table 16b, the memory address for storing the data to be polled and the write destination cache memory identification information for identifying each level 1 cache memory 5d to 5f are stored in association with each other. Yes.
  • the communication device 10d executes the following processing when receiving a packet from another information processing device such as the information processing device 2k. That is, the communication device 10d determines whether or not the same memory address as the memory address for storing the received packet is stored in the write destination address table 16b.
  • the communication device 10d executes the following processing when the same memory address as the memory address for storing the received packet is stored in the write destination address table 16b. That is, the communication device 10d determines a processor core having a level 1 cache memory indicated by the write destination cache memory identification information associated with the same memory address as the memory address storing the received packet. Then, the communication device 10d transmits the received data as data to be stored in the cache memory to the determined processor core.
  • the communication device 10d uses the received data as the data to be stored in the memory 6 for each processor core. Send to 4k-4f.
  • the information processing apparatus 2j having such units executes the following process when the processor core 4k executes the polling process. That is, the information processing device 2j associates the memory address for storing the data to be polled with the write destination cache memory identification information indicating the level 1 cache memory 5d, and stores them in the write destination address table 16b.
  • the information processing device 2j receives a packet from another information processing device such as the information processing device 2k, the memory address for storing the data stored in the received packet is stored in the write destination address table 16b. It is determined whether or not.
  • the information processing apparatus 2j determines that the processor core performing the polling process is based on the write destination cache memory identification information indicating the level 1 cache memory 5d stored in association with the memory address storing the received data. It is determined that the core 4k. Then, the information processing device 2j transmits the received data to the processor core 4k and stores it in the level 1 cache memory 5d.
  • the information processing device 2j executes the following processing using the first identity information and the second identity information stored in the level 1 cache memories 5d to 5f and the level 2 cache memory 7. That is, the information processing device 2j maintains the identity of the data stored in each of the level 1 cache memories 5d to 5f, the level 2 cache memory 7, and the memory 6, and then receives the received data for each level 1 cache memory 5d. 5f or stored in the memory 6.
  • the information processing device 2j associates the memory address storing the data to be polled with the write destination cache memory identification information indicating the level 1 cache memory included in the processor core that executes the polling process. Add and remember. When the memory address for storing the received data matches the stored memory address, the information processing device 2j receives the data received in the level 1 cache memory indicated by the write destination cache memory identification information stored in association therewith. Is stored. Therefore, the parallel computer system 1e can efficiently perform arithmetic processing on each of the processor cores 4k to 4m.
  • the information processing apparatus 2j when the information processing apparatus 2j receives data that is not the target of the polling process, the information processing apparatus 2j stores the received data in the memory 6. For this reason, the parallel computer system 1e can perform efficient arithmetic processing without reducing the calculation processing speed.
  • the information processing device 2j executes the following process using the first identity information stored in the level 1 cache memories 5d to 5f and the second identity information stored in the level 2 cache memory 7. . That is, the information processing apparatus 2j appropriately maintains the identity of the data stored in the level 1 cache memories 5d to 5f, the level 2 cache memory 7, and the memory 6. As a result, the parallel computer system 1e can execute an appropriate arithmetic processing device.
  • Each parallel computer system 1, 1 c in the above description has a processor core 4, 4 g having a cache memory 5.
  • each parallel computer system 1, 1c may include a processor core having a level 1 cache memory and a processor having a level 2 cache memory.
  • the processor cores of the parallel computer systems 1 and 1c maintain data coherency by using the first identity information and the second identity information stored in the level 1 cache memory and the level 2 cache memory. It is good.
  • the information processing apparatus determines whether or not the received data is data that is subject to polling processing, and if it is determined that it is data that is subject to polling processing, stores the received data in the cache memory To do. Further, when the information processing apparatus determines that the received data is not the data to be polled, the information processing apparatus stores the received data in the main memory. That is, the information processing apparatus can have any configuration as long as it is an information processing apparatus that performs such processing.
  • Each of the parallel computer systems 1 to 1e described above has a plurality of information processing apparatuses that exhibit the same function.
  • the embodiment is not limited to this, and may be a parallel computer system including an arbitrary information processing apparatus in each embodiment. That is, the information processing apparatus determines whether or not the data of the received packet is data to be polled based on whether or not “1” is stored as control information in the received packet. Then, it is determined whether or not the memory address is stored in the write destination address table. Then, the information processing apparatus may determine that the data is subject to polling processing when any of the conditions is satisfied.

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Abstract

　並列計算機システム（１）を構成する情報処理装置（２）は、データを保持するメモリ（６）と、メモリ（６）に保持されたデータの一部を保持するキャッシュメモリ（５）と、メモリ（６）又はキャッシュメモリ（５）に保持されたデータを用いて演算を行うプロセッサコア（４）とを有するプロセッサ（３）を有する。また、情報処理装置（２）は、他の情報処理装置（２ａ）から受信したデータが、プロセッサコア（４）が待ち合わせているデータであるか否かを判定し、受信したデータがプロセッサコア（４）が待ち合わせているデータであると判定した場合には、受信したデータをキャッシュメモリ（５）に格納する通信装置（１０）を有する。なお、通信装置（１０）は、受信したデータがプロセッサコア（４）が待ち合わせていないデータであると判定した場合には、受信したデータをメモリ（６）に格納する。

Description

情報処理装置、並列計算機システムおよび演算処理装置の制御方法
　本発明は、情報処理装置、並列計算機システムおよび演算処理装置の制御方法に関する。
　従来、複数の情報処理装置が相互にデータの送受信を行い、演算処理を実行する並列計算機システムが知られている。このような並列計算機システムの一例として、メモリ空間を共有しない複数の情報処理装置を、相互結合網を介して相互に接続した並列計算機システムが知られている。
　このような並列計算機システムが有する情報処理装置は、演算に利用するデータを記憶する主記憶装置であるメインメモリと、演算を行う演算処理装置と、他の情報処理装置との間で演算に利用するデータの送受信を行う通信装置とを有する。このような情報処理装置が有する通信装置は、相互結合網を介して、他の情報処理装置と演算に関わるデータの送受信を行い、受信したデータをメインメモリに格納する。
　また、演算処理装置は、演算処理装置の外部のメインメモリからデータを読み出す際に用いられる周波数よりも高速で動作するので、演算に利用するデータがメインメモリに格納されている場合には、演算処理装置の内部のキャッシュメモリに格納されているデータと比較して効率良く演算処理を実行できない。このため、演算処理装置は、データの読出しや書込みをメインメモリよりも高速で行う事ができるキャッシュメモリを内部に有し、演算に利用するデータをキャッシュメモリに格納することで、演算時におけるデータの読出しを高速化し、効率良く演算処理を実行する。
　ここで、一般的な通信装置は、他の情報処理装置からデータを受信した場合には、演算処理装置に、データ受信に関する一連の処理を演算処理に対する割り込み処理として実行させる。しかし、演算処理装置は、データの受信に関する一連の処理を割り込み処理として実行する場合には、処理の切替えに伴って多数の演算レジスタや設定レジスタ等が保持するデータの退避や退避したデータの復元を行うので、通信遅延を増加させてしまう。
　並列計算機システムにおいては、複数の情報処理装置が情報処理装置間における通信遅延が所定の遅延時間に収まるように、インタコネクトで接続されている。また、並列計算機システムが有する演算処理装置は、他の情報処理装置から送信されたデータの受信を待って演算処理を実行し、演算処理の実行結果を他の情報処理装置に送信する処理を繰り返す。このため、演算処理装置は、データの受信に関する一連の処理を割り込み処理として実行し、処理の切替えに伴う通信遅延を増加させた場合には、並列計算機システムにおける計算処理の効率を悪化させてしまう。
　そこで、並列計算機システムにおいては、通信装置が他の情報処理装置から受信したデータをメインメモリに格納するまでの間、演算処理装置がデータを格納するメモリアドレスに対して読出しを繰り返すポーリング処理を行う。このようなポーリング処理を実行する演算処理装置は、データの受信に関する処理と演算処理との切替えを行わないので、通信遅延を削減し、計算処理の効率を保持する。
　また、通信装置によって受信されたデータを演算処理装置がデータ受信用のバッファを介さずに直接取得した場合には、データ受信用のバッファを介して取得する場合よりも通信遅延を削減できる。しかしながら、情報処理装置間において送受信されるデータ量は大きいため、データ受信用のバッファを新たに演算処理装置に持たせることは現実的ではない。このため、通信装置が受信したデータを演算処理装置が有するキャッシュメモリに格納する技術が知られている。
　このような技術が適用された情報処理装置は、通信装置が他の情報処理装置から受信したデータを演算処理装置が有するキャッシュメモリに直接格納する。このため、演算処理装置は、演算に利用するデータをキャッシュメモリから高速で読み出すことができるので、通信遅延を削減する。
特開平１１－０３９２１４号公報 国際公開第２００７／１１０８９８号
Ram　Huggahalli,　Ravi　Iyer,　Scott　Tetrick,"Direct　Cache　Access　for　High　Bandwidth　Network　I/O,"　ISCA　'05　Proceedings　of　the　32nd　annual　international　symposium　on　Computer　Architecture
　しかしながら、上述した受信したデータを演算処理装置が有するキャッシュメモリに格納する技術では、演算に利用されないデータを受信した場合にも演算処理装置が有するキャッシュメモリに格納する。このため、演算処理装置が効率的に演算処理を実行することができず、計算処理速度が低下してしまうという問題があった。
　つまり、情報処理装置は、演算に利用しているデータがキャッシュメモリに格納されている際に、新たなデータを受信した場合には、受信したデータをキャッシュメモリに格納するため、演算に利用しているデータをキャッシュメモリから吐き出す場合がある。このような場合には、情報処理装置は、演算を実行するために、キャッシュメモリから吐き出したデータをメインメモリから読み出すので、効率的に演算処理を実行することができず、計算処理速度を低下させてしまう。
　本願に開示の技術は、上述した問題に鑑みてなされたものであって、計算処理速度の低下を抑える。
　１つの側面では、複数の情報処理装置を備える並列計算機システムを構成する情報処理装置である。また、情報処理装置は、データを保持する主記憶装置と、主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、主記憶装置又はキャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部とを有する演算処理装置を有する。また、情報処理装置は、他の情報処理装置から受信したデータが、演算処理装置が待ち合わせているデータであるか否かを判定し、受信したデータが演算処理装置が待ち合わせているデータであると判定した場合には、受信したデータをキャッシュメモリ部に格納する通信装置を有する。なお、通信装置は、受信したデータが演算処理装置が待ち合わせていないデータであると判定した場合には、受信したデータを主記憶装置に格納する。
　本願に開示の技術は、一つの態様によれば、計算処理速度の低下を抑える。
図１は、実施例１に関わる並列計算機システムを説明するための図である。 図２は、メモリアドレスの一例を説明するための図である。 図３は、実施例１に関わるキャッシュメモリの一例を説明するための図である。 図４は、実施例１に関わる通信装置の一例を説明するための図である。 図５は、実施例１に関わるパケット生成部が生成するパケットの一例を説明するための図である。 図６は、実施例１に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。 図７は、実施例２に関わる並列計算機システムの一例を説明するための図である。 図８は、実施例２に関わる通信装置を説明するための図である。 図９は、実施例３に関わる並列計算機システムの一例を説明するための図である。 図１０は、実施例４に関わる並列計算機システムを説明するための図である。 図１１は、実施例４に関わる通信装置の一例を説明するための図である。 図１２は、書き込み先アドレステーブルの一例を説明するための図である。 図１３は、実施例４に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。 図１４は、実施例５に関わる並列計算機システムの一例を説明するための図である。 図１５は、実施例５に関わる通信装置の一例を説明するための図である。 図１６は、実施例３に関わる並列計算機システムを説明するための図である。
　以下に添付図面を参照して本願に係る情報処理装置、並列計算機システムおよび演算処理装置の制御方法について説明する。なお、以下に説明する各実施例は、矛盾しない範囲において、適宜組み合わせることができる。
　以下の実施例１では、図１を用いて、並列計算機システムの一例を説明する。図１は、実施例１に関わる並列計算機システムを説明するための図である。
　図１に示すように、並列計算機システム１は、複数の情報処理装置２、２ａ、各情報処理装置２、２ａを接続するバス８を有する。なお、図１に示す例では、情報処理装置２および２ａが記載されているが、並列計算機システム１は、さらに多数の情報処理装置を有してもよい。並列計算機システム１は、任意の数の情報処理装置を有してよい。また、以下の説明においては、情報処理装置２ａは、情報処理装置２と同様の処理を実行するものとして、説明を省略する。
　情報処理装置２は、プロセッサ３、メモリ６、通信装置１０を有する。プロセッサ３、メモリ６、通信装置１０は、それぞれ情報処理装置２が有するバスによって接続される。プロセッサ３は、演算処理を実行する演算処理装置である。具体的には、プロセッサ３は、演算を行うプロセッサコア４を有する。また、プロセッサコア４は、キャッシュメモリ５を有する。
　以下、メモリ６、キャッシュメモリ５に格納されるデータについての説明を行い、その後、プロセッサコア４および通信装置１０が実行する処理について説明する。
　メモリ６は、情報処理装置２が有するメインメモリであり、プロセッサコア４が演算に用いるデータを保持する。以下、図２、図３を用いて、メモリ６の一例について説明する。図２は、メモリアドレスの一例を説明するための図である。例えば、メモリ６の格納領域を示すメモリアドレスは、プロセッサ３が４０ビットのメモリアドレス空間を有する場合には、例えば４０ビット長のメモリアドレスとなる。このような場合には、メモリアドレスを、例えば、図２中（Ａ）に示す範囲の上位「３４－Ｎ」ビットをタグとして、続く図２中（Ｂ）に示す範囲の「Ｎ」ビットをインデックスとして、図２中（Ｃ）に示す範囲の下位「６」ビットをオフセットとして分割することができる。ここで、インデックスのサイズは、任意のビット数を設定することができるものとし、以下の説明においては「Ｎ」ビットがインデックスとして設定されたものとする。
　キャッシュメモリ５は、プロセッサコアが演算に利用するデータを記憶する記憶装置であり、メモリ６よりも高速でデータの出し入れを行う事ができる。以下、キャッシュメモリ５の一例について説明する。図３は、実施例１に関わるキャッシュメモリの一例を説明するための図である。例えば、キャッシュメモリ５は、ラインサイズが６４バイトである２Ｎ個のキャッシュラインを有し、全体の記憶容量が２Ｎ＋６バイトであるキャッシュメモリである。
　ここで、各キャッシュラインには、キャッシュライン番号「０」～「２Ｎ－１」が付与されている。また、各キャッシュラインには、図３中（Ａ）で示す２ビットの状態データ、図３中（Ｂ）で示す「３４－Ｎ」ビットのタグデータ、および図３中（Ｃ）で示す６４バイトのデータが格納される。ここで、状態データのうち、一方のビットは、対応するキャッシュラインに格納されたデータが有効であるか否かを示すＶａｌｉｄビットである。例えば、Ｖａｌｉｄビットに「１」が格納されていた場合には、対応するキャッシュラインに格納されたデータが有効であることを示し、Ｖａｌｉｄビットに「０」が格納されていた場合には、対応するキャッシュラインに格納されたデータが無効であることを示す。
　また、状態データのうち、もう一方のビットは、対応するキャッシュラインに格納されたデータとメモリ６に格納されたデータとの同一性を保持するための情報であるＤｉｒｔｙビットである。例えば、Ｄｉｒｔｙビットに「１」が格納されている場合には、対応するキャッシュラインに格納されたデータがプロセッサコア４によって更新されているため、データをメモリ６に書き戻す必要があることを示す。Ｄｉｒｔｙビットに「０」が格納されている場合には、対応するキャッシュラインに格納されたデータがプロセッサコア４によって更新されておらず、当該キャッシュラインに格納されたデータとメモリ６に格納されたデータと同一である旨を表す。例えば、Ｖａｌｉｄビットが「１」でＤｉｒｔｙビットが「１」であるキャッシュラインに格納されたデータは、有効なデータであり、かつ、プロセッサコア４による書換え等のためにキャッシュ元であるメモリ６に格納されたデータと同一ではない。
　また、キャッシュメモリ５はダイレクトマップ方式が採用されており、メモリ６のデータがキャッシュされる場合には、キャッシュ元データが格納されていたメモリアドレスのインデックスに応じたキャッシュラインに格納する。例えば、キャッシュメモリ５は、キャッシュ元のデータが格納されていたメモリアドレスのインデックスが「ｉ」である場合には、キャッシュライン番号が「ｉ」のキャッシュラインに格納する。ただし、キャッシュメモリ５には、複数のキャッシュウェイを有するセットアソシエイティブ方式が採用されてもよい。
　図１に戻って、プロセッサコア４は、データを用いて演算を行う演算処理部である。具体的には、プロセッサコア４は、メモリ６またはキャッシュメモリ５に格納されたデータを用いて、演算処理を実行する。また、プロセッサコア４は、メモリ６に格納されていたデータを取得し、取得したデータをキャッシュメモリ５に格納する。すなわち、プロセッサコア４は、メモリ６に格納されていたデータをキャッシュメモリ５に保持する。そして、プロセッサコア４は、キャッシュメモリ５に格納したデータを用いて、演算処理を実行する。
　また、プロセッサコア４は、情報処理装置２ａ等の他の情報処理装置による演算の結果を用いて演算処理を実行する場合には、他の演算処理装置から送信されたデータを通信装置１０が受信するまで待機する。つまり、プロセッサコア４は、他の情報処理措置による演算結果のデータを待ち合わせるポーリング処理を実行する。そして、プロセッサコア４は、ポーリング処理の対象となるデータを通信装置１０が受信した場合には、受信したデータを取得し、取得したデータをキャッシュメモリ５とメモリ６とに格納する。
　ここで、プロセッサコア４が受信したデータをキャッシュメモリ５およびメモリ６に格納する処理の例について説明する。例えば、プロセッサコア４は、後述する通信装置１０からデータとメモリ６に格納するデータとして受信した場合には、メモリ６に受信したデータを格納する。
　また、プロセッサコア４は、通信装置１０からデータをキャッシュメモリ５に書き込むデータとして受信した場合には、以下の処理を実行する。すなわちプロセッサコア４は、受信したデータをメモリ６に格納するとともに、受信したデータをキャッシュメモリ５に格納する。つまり、プロセッサコア４は、キャッシュメモリ５に格納するデータとして通信装置１０からデータを受信した場合には、受信したデータをキャッシュメモリ５とメモリ６とに格納する。
　ここで、プロセッサコア４は、受信したデータをキャッシュメモリ５に格納する場合には、キャッシュメモリ５に格納されているデータとメモリ６に格納されているデータとの同一性を保持するための情報を参照する。そして、プロセッサコア４は、参照した同一性を保持するための情報に基づいて、キャッシュメモリ５に格納されていたデータをメモリ６に吐き出し、その後、受信したデータをキャッシュメモリ５に格納する。その後、プロセッサコア４は、キャッシュメモリ５に格納したデータ、すなわちポーリング処理の対象となるデータを用いて、演算処理を実行する。
　また、プロセッサコア４は、演算の結果、算出したデータを他の情報処理装置へ送信する場合には、送信先の情報処理装置を示す情報と、算出したデータとを通信装置１０へ送信する。この際、プロセッサコア４は、算出したデータが他の情報処理装置が有するプロセッサコアが待ち合わせているデータであるか否かを判定する。そして、プロセッサコア４は、算出したデータが他の情報処理装置が有するプロセッサコアが待ち合わせているデータであると判定した場合には、プロセッサコアが待ち合わせているデータである旨とを通信装置１０へ送信する。
　次に、プロセッサコア４が実行する処理の一例を説明する。例えば、プロセッサコア４は、通信装置１０からデータをメモリ６に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４は、データを格納するメモリアドレスのインデックスと対応するキャッシュラインの状態データであるＶａｌｉｄビットとＤｉｒｔｙビットとを参照する。そして、プロセッサコア４は、参照したＶａｌｉｄビットが「１」であり、かつ、Ｄｉｒｔｙビットが「１」であれば、以下の処理を実行する。
　すなわち、プロセッサコア４は、キャッシュメモリ５に格納されているキャッシュされたデータを用いて、メモリ６に格納されていたキャッシュ元のデータを最新のデータに更新する。そして、プロセッサコア４は、参照したＶａｌｉｄビットを「１」から「０」に更新し、その後、通信装置１０から受信したデータを、データと共に受信したメモリ６のメモリアドレスに格納する。
　また、プロセッサコア４は、参照したＶａｌｉｄビットが「０」である場合、または、Ｖａｌｉｄビットが「１」でＤｉｒｔｙビットが「０」である場合には、Ｖａｌｉｄビットを「０」に更新し、受信したデータをメモリ６に格納する。
　次に、プロセッサコア４が通信装置１０からデータをキャッシュメモリ５に格納するデータとして受信した場合について説明する。このような場合には、プロセッサコア４は、受信したデータを格納するキャッシュラインのＶａｌｉｄビットとＤｉｒｔｙビットとタグデータとを参照する。つまり、プロセッサコア４は、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインのＶａｌｉｄビットとＤｉｒｔｙビットとを参照する。そして、プロセッサコア４は、参照したＶａｌｉｄビットが「０」または参照したタグデータが受信したメモリアドレスのタグデータと一致しない場合には、受信したデータをメモリ６に格納する。
　また、プロセッサコア４は、参照したＶａｌｉｄビットが「１」、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、以下の処理を実行する。すなわち、プロセッサコア４は、通信装置１０から受信したデータを状態データとタグデータとを参照したキャッシュラインに格納する。
　図１に戻って、通信装置１０は、バス８を介して、情報処理装置２ａ等の他の情報処理装置からパケット化されたデータを受信する。ここで、パケット化されたデータには、データと、データを格納するメモリ６のメモリアドレスとが格納されている。通信装置１０は、他の情報処理装置２ａからデータを受信した場合には、受信したデータが、プロセッサコア４が待ち合わせているデータであるか否かを判定する。
　そして、通信装置１０は、受信したデータが、プロセッサコア４が待ち合わせているデータであると判定した場合には、データをキャッシュメモリ５に格納するデータとしてプロセッサコア４に送信する。つまり、通信装置１０は、データをキャッシュメモリ５に格納するデータとしてプロセッサコア４に送信することで、受信したデータをキャッシュメモリ５とメモリ６に格納する。
　一方、通信装置１０は、受信したデータが、プロセッサコア４が待ち合わせているデータではないと判定した場合には、データをメモリ６に格納するデータとしてプロセッサコア４に送信する。つまり、通信装置１０は、データをメモリ６に格納するデータとしてプロセッサコア４に送信することで、受信したデータをメインメモリ６に格納する。
　また、通信装置１０は、プロセッサコア４からデータと送信先の他の情報処理装置２ａを示す情報とを受信した場合には、受信したデータをパケット化し、バス８を介して、送信先の他の情報処理装置２ａへパケットを送信する。また、通信装置１０は、プロセッサコア４から他の情報処理装置２ａが有するプロセッサが待ち合わせているデータである旨を合わせて受信した場合には、受信したデータをパケット化するとともに、ポーリング処理の対象である旨を示す制御情報をパケットに付加する。そして、通信装置１０は、制御情報を付加したパケットを送信先の他の情報処理装置２ａへ送信する。
　以下、図４を用いて、通信装置１０の一例を説明する。図４は、実施例１に関わる通信装置の一例を説明するための図である。図４に示す例では、通信装置１０は、パケット生成部１１、パケット送信部１２、パケット受信部１３、判定部１４、格納部１５を有する。
　パケット生成部１１は、図４中（Ａ）に示すように、他の情報処理装置２ａのプロセッサコアが待ち合わせているデータを送信する場合には以下の処理を実行する。すなわち、パケット生成部１１は、送信するデータをパケット化し、送信先の他の情報処理装置２ａやデータを格納する送信先の他の情報処理装置２ａが有するメモリのメモリアドレス等をパケットに格納する。また、パケット生成部１１は、他の情報処理装置２ａのプロセッサコアが有するキャッシュメモリに書き込む旨の制御情報をパケットに付加する。そして、パケット生成部１１は、生成したパケットをパケット送信部１２へ送信する。
　ここで、図５は、実施例１に関わるパケット生成部が生成するパケットの一例を説明するための図である。図５中（Ａ）に示すように、従来のパケットは、送信先の他の情報処理装置２ａを示すアドレスが格納されたヘッダ部と、データを格納するデータ部とを有する。一方、パケット生成部１１は、図５中（Ｂ）に示すパケットを生成する。具体的には、パケット生成部１１は、図５中（Ｃ）に示すように、パケットのヘッダとデータとの間に制御情報を格納する１ビットのフラグ領域を追加する。
　そして、パケット生成部１１は、送信するデータが送信先の他の情報処理装置２ａのプロセッサコアが待ち合わせるデータである場合には、制御情報としてフラグ領域に「１」を格納する。また、パケット生成部１１は、送信するデータが送信先の情報処理装置のプロセッサコアが待ち合わせるデータではない場合には、制御情報としてフラグ領域に「０」を格納する。なお、上記した制御情報が格納されたパケットは、情報処理装置２だけではなく、情報処理装置２ａ等の他の情報処理装置も同様のパケットを生成するものとする。
　図４に戻って、パケット送信部１２は、パケット生成部１１が生成したパケットを受信した場合には、図４中（Ｂ）に示すように、バス８を介して、他の情報処理装置２ａ等の送信先となる他の情報処理装置へ送信する。
　パケット受信部１３は、図４中（Ｃ）に示すように、バス８を介してパケットを受信した場合には、受信したパケットを判定部１４に転送する。判定部１４は、受信したパケットのフラグ領域に「１」が格納されているか否かを判定する。
　そして、判定部１４は、パケットのフラグ領域に「１」が格納されている場合には、パケットに格納されていたデータがキャッシュメモリ５に格納するデータであると判定する。また、判定部１４は、パケットのフラグ領域に「０」が格納されている場合には、パケットに格納されていたデータをメモリ６に格納するデータであると判定する。その後、判定部１４は、判定した内容とパケットに格納されていたデータとを格納部１５に送信する。
　格納部１５は、パケットに格納されていたデータがキャッシュメモリ５に格納するデータであると判定部１４が判定した場合には、以下の処理を実行する。すなわち、格納部１５は、図４中（Ｄ）に示すようにパケットに格納されたデータをキャッシュメモリ５とメモリ６とに格納するデータとしてプロセッサコア４に送信する。また、格納部１５は、パケットに格納されていたデータをメモリ６に格納するデータであると判定部１４が判定した場合には、パケットに格納されたデータをメモリ６に格納するデータとしてプロセッサコア４に送信する。
　具体的には、格納部１５は、パケットのフラグ領域に「１」が格納されていた場合には、判定部１４から受信したデータとデータをキャッシュメモリ５に格納する旨の通知とをプロセッサコア４に送信する。また、格納部１５は、パケットのフラグ領域に「０」が格納されていた場合には、データをプロセッサコア４に送信する。つまり、格納部１５は、メモリ６に格納するデータとして受信したデータをプロセッサコア４に送信する。
　上述したように、通信装置１０は、他の情報処理装置２ａが有するプロセッサコアが待ち合わせているデータ、つまりポーリング対象となるデータを送信する場合には、以下の処理を実行する。すなわち、通信装置１０は、送信するパケットのフラグ領域に制御情報として「１」を格納し、送信先の他の情報処理装置２ａへ送信する。また、情報処理装置２ａ等の他の情報処理装置が有する通信装置も、プロセッサコア４が待ち合わせているデータを送信する場合には、フラグ領域に「１」を格納したパケットを送信する。
　そして、通信装置１０は、受信したパケットのフラグ領域に「１」が格納されている場合には、受信したパケットに格納されたデータをキャッシュメモリ５に書き込むべきデータとしてプロセッサコア４に送信する。プロセッサコア４は、メモリ６に格納されているデータのうち受信したデータを書き込むべきメモリアドレスに格納されたデータをキャッシュメモリ５にキャッシュしている場合には、通信装置１０から受信したデータをキャッシュメモリ５にキャッシュする。このため、プロセッサコア４は、待ち合わせていたデータをメモリ６ではなく、キャッシュメモリ５から読み出すことができるので、効率的に演算処理を実行することができる。
　一方、通信装置１０は、受信したパケットのフラグ領域に「０」が格納されている場合には、受信したパケットに格納されたデータをメモリ６に書き込むべきデータとしてプロセッサコア４に送信する。このような場合には、プロセッサコア４は、データをメモリ６に書き込む。つまり、情報処理装置２は、プロセッサコア４が待ち合わせているデータを他の情報処理装置２ａから受信した場合にのみプロセッサコア４が有するキャッシュメモリ５に格納し、それ以外のデータについてはメモリ６に格納する。このため、演算に使用するか不明なデータによってキャッシュメモリ５に格納された演算に使用するデータが吐き出されることが防がれる結果、並列計算機システム１は、計算処理速度の低下を防ぐことができる。
　例えば、プロセッサ３、プロセッサコア４、パケット生成部１１、パケット送信部１２、パケット受信部１３、判定部１４、格納部１５は、ＬＳＩ(Large　Scale　Integrated　circuit)などの集積回路により実現される。
　また、メモリ６とは、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ　（flash　memory）などの半導体メモリ素子である。また、キャッシュメモリ５とは、プロセッサコア４の内部メモリである。
［通信装置１０の処理の流れ］
　次に、図６を用いて、通信装置１０が実行する処理の流れについて説明する。図６は、実施例１に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。図６に示す例では、通信装置１０は、バス８を介して情報処理装置２を送信先とするパケットを受信したことをトリガとして処理を開始する。
　まず、通信装置１０は、受信したパケットのフラグ領域に「１」が格納されているか否かを判定する（ステップＳ１０１）。そして、通信装置１０は、受信したパケットのフラグ領域に「１」が格納されている場合には（ステップＳ１０１肯定）、受信したパケットに格納されていたデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４へ送信する（ステップＳ１０２）。一方、通信装置１０は、受信したパケットのフラグ領域に「０」が格納されている場合には（ステップＳ１０１否定）、受信したパケットに格納されていたデータをメモリ６に格納するデータとしてプロセッサコア４へ送信する（ステップＳ１０３）。その後、通信装置１０は、処理を終了する。
［実施例１の効果］
　上述したように、情報処理装置２は、他の情報処理装置２ａからデータを受信した場合には、受信したデータをプロセッサコア４が待ち合わせているか否かを判定する。そして、情報処理装置２は、受信したデータをプロセッサコア４が待ち合わせていると判定した場合には、受信したデータをキャッシュメモリ５に格納する。また、情報処理装置２は、受信したデータをプロセッサコア４が待ち合わせていないと判定した場合には、受信したデータをキャッシュメモリ５ではなくメモリ６に格納する。
　このため、情報処理装置２は、プロセッサコア４が演算に利用しないデータを受信した際に、キャッシュメモリ５に格納されたデータの吐き出しを防止する。この結果、並列計算機システム１は、各情報処理装置２、２ａが有するプロセッサコアがキャッシュメモリに格納されたデータを用いて効率的な処理を実行することができるので、計算処理速度の低下を防止することができる。
　また、各情報処理装置２、２ａは、他の情報処理装置が有するプロセッサコアが待ち合わせているデータを送信する場合には、送信するパケットにプロセッサコアが待ち合わせている旨を示す制御情報を格納する。そして、各情報処理装置２、２ａは、受信したパケットに制御情報が格納されていた場合には、受信したパケットのデータをキャッシュメモリ５に格納する。また、各情報処理装置２、２ａは、受信したパケットに制御情報が格納されていない場合には、受信したパケットのデータをメモリ６に格納する。このため、各情報処理装置２、２ａは、受信したデータをキャッシュメモリに格納すべきか否かを容易に判定することができる。
　実施例２では、複数のプロセッサコアを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図７は、実施例２に関わる並列計算機システムの一例を説明するための図である。図７に示す例では、並列計算機システム１ａは、複数の情報処理装置２ｂ、２ｃを有する。なお、情報処理装置２ｃは、情報処理装置２ｂと同様の処理を実行するものとして、説明を省略する。
　また、情報処理装置２ｂが有する各部のうち、情報処理装置２が有する各部と同様の機能を発揮するものについては、同じ符号を付し、以下の説明を省略する。
　情報処理装置２ｂは、プロセッサ３ａを有する。また、プロセッサ３ａは、複数のプロセッサコア４ａ～４ｃを有する。なお、プロセッサ３ａ内のプロセッサコアは、任意の数が適用可能である。各プロセッサコア４ａ～４ｃは、それぞれキャッシュメモリ５ａ～５ｃを有する。なお、以下の説明においては、プロセッサコア４ｂ、４ｃはプロセッサコア４ａと同様の機能を発揮するものとし、説明を省略する。また、キャッシュメモリ５ｂ、５ｃは、キャッシュメモリ５ａと同様の機能を発揮するものとして、説明を省略する。
　キャッシュメモリ５ａは、実施例１に関わるキャッシュメモリ５と同様に、状態データ、タグデータおよびデータを格納する複数のキャッシュラインを有する。ここで、キャッシュメモリ５は、タグ情報と同じキャッシュラインに格納されたデータと他のキャッシュメモリ５ｂ、５ｃに格納されたデータとメモリ６に格納されたデータとの関係を示す同一性情報が格納される。
　例えば、キャッシュメモリ５は、状態データとしてＭＥＳＩプロトコル（イリノイ・プロトコル）に基づくキャッシュラインの状態を示す情報を格納する。詳細には、状態データに「Ｍ：Ｍｏｄｉｆｙ」が格納されている場合には、同じキャッシュラインに格納されたデータを排他的にキャッシュしており、かつ、キャッシュしたデータがプロセッサコア４ａによって最新の状態に更新されていることを示す。
　また、状態データに「Ｅ：Ｅｘｃｌｕｓｉｖｅ」が格納されている場合には、同じキャッシュラインに格納されたデータを排他的にキャッシュしており、かつ、キャッシュしたデータがプロセッサコア４ａによって更新されていない状態を示す。また、状態データに「Ｓ：Ｓｈａｒｅｄ」が格納されている場合には、他のキャッシュメモリ５ｂ、５ｃが同一の共有データをキャッシュしていることを示す。また、状態データに「Ｉ：Ｉｎｖａｌｉｄ」が格納されている場合には、同一キャッシュラインのデータが無効であることを示す。
　プロセッサコア４ａは、各プロセッサコア４ａ～４ｃが待ち合わせていないデータを通信装置１０ａが受信した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ａは、通信装置１０ａが受信したデータが、自身が待ち合わせているデータであって、メモリ６のうち受信したデータを格納するメモリアドレスに格納されていたデータをキャッシュメモリ５ａに保持している場合には、以下の処理を実行する。
　すなわち、プロセッサコア４ａは、キャッシュメモリ５ａに保持したデータを他のプロセッサコア４ｂ、４ｃがキャッシュしているか否かを判定し、保持していると判定した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ａは、キャッシュメモリ５ａに保持したデータを他のプロセッサコア４ｂ、４ｃがキャッシュしていないと判定した場合には、受信したデータをキャッシュメモリ５ａのみに格納する。
　次に、プロセッサコア４ａが実行する処理の一例を説明する。例えば、プロセッサコア４ａは、通信装置１０ａからデータをメモリ６に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ａは、キャッシュメモリ５ａのうち、受信したデータを格納するメモリ６のメモリアドレスのインデックスに対応するキャッシュラインの状態データを参照する。
　そして、プロセッサコア４ａは、参照した状態データに「Ｍ」が格納されている場合には、参照した状態データと同じキャシュラインに格納されているデータをメモリ６へ書き出す。次に、プロセッサコア４ａは、参照した状態データを「Ｍ」から「Ｉ」に更新する。その後、プロセッサコア４ａは、受信したデータをメモリ６に格納する。また、プロセッサコア４ａは、参照した状態データが「Ｍ」以外である場合には、参照した状態データを「Ｉ」に更新し、受信したデータをメモリ６に格納する。
　一方、プロセッサコア４ａは、通信装置１０ａからデータをキャッシュメモリに格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ａは、キャッシュメモリ５ａのうち、受信したデータを格納するメモリ６のメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。
　そして、プロセッサコア４ａは、参照した状態データに「Ｉ」が格納されていた場合、又は、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致しない場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ａは、参照した状態データに「Ｓ」が格納され、かつ、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致した場合には、受信したデータをメモリ６に格納し、参照した状態データを「Ｓ」から「Ｉ」に更新する。
　また、プロセッサコア４ａは、参照した状態データが「Ｍ」または「Ｅ」で、かつ、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致した場合には、以下の処理を実行する。すなわち、プロセッサコア４ａは、受信したデータをキャッシュメモリ５ａに格納し、参照した状態データを「Ｍ」に更新する。
　つまり、各プロセッサコア４ａ～４ｃは、キャッシュメモリに格納するデータとして通信装置１０ａからデータを受信した場合には、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。そして、各プロセッサコア４ａ～４ｃは、参照した状態データとタグデータとから、受信したデータが、自身のポーリング処理の対象となるデータであって、受信したデータを格納するメモリアドレスに格納されていたデータを自身のキャッシュメモリが保持しているか否かを判別する。つまり、各プロセッサコア４ａ～４ｃは、自身のキャッシュメモリに対してポーリング処理を行っているか否かを判別する。
　通信装置１０ａは、情報処理装置２ｃ等の他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に「１」が格納されているか否かを判定する。そして、通信装置１０ａは、受信したパケットのフラグ領域に「１」が格納されていた場合には、以下の処理を実行する。すなわち、通信装置１０ａは、受信したデータを各プロセッサコア４ａ～４ｃに対して、キャッシュメモリに保持するデータとして受信したデータを送信する。
　一方、通信装置１０ａは、受信したパケットのフラグ領域に「０」が格納されている場合には、受信したデータをメモリ６に格納するデータとして、各プロセッサコア４ａ～４ｃに送信する。
　次に、図８を用いて、通信装置１０ａが有する各部について説明する。図８は、実施例２に関わる通信装置を説明するための図である。図８に示す例では、通信装置１０ａは、パケット生成部１１、パケット送信部１２、パケット受信部１３、判定部１４、格納部１５ａを有する。
　格納部１５ａは、判定部１４がパケットのフラグ領域に「１」が格納されていると判定した場合には、図８中（Ａ）に示すように、キャッシュメモリにキャッシュするデータとして受信したデータを各プロセッサコア４ａ～４ｃへ送信する。つまり、格納部１５ａは、判定部１４がパケットのフラグ領域に「１」が格納されていると判定した場合には、受信したデータを格納するメモリ６のメモリアドレスに格納されていたデータを保持しているキャッシュメモリに受信したデータを格納する。
　また、格納部１５ａは、判定部１４がパケットのフラグ領域に「０」が格納されていると判定した場合には、図８中（Ａ）に示すように、メモリ６に格納するデータとして受信したデータを各プロセッサコア４ａ～４ｃへ送信する。つまり、格納部１５ａは、判定部１４がパケットのフラグ領域に「０」が格納されていると判定した場合には、受信したデータをメモリ６に格納する。
［実施例２の効果］
　上述したように、情報処理装置２ｂは、複数のプロセッサコア４ａ～４ｃを有するプロセッサ３ａを有する。また、各プロセッサコア４ａ～４ｃは、それぞれキャッシュメモリ５ａ～５ｃを有する。そして、情報処理装置２ｂは、情報処理装置２ｃ等の他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に制御情報として「１」が格納されているか否かを判定する。そして、情報処理装置２ｂは、制御情報として「１」が格納されている場合には、受信したパケットのデータを格納するメモリ６のメモリアドレスに格納されていたデータをキャッシュしているキャッシュメモリに受信したパケットのデータを格納する。また、情報処理装置２ｂは、制御情報として「０」が格納されている場合には、受信したパケットのデータをメモリ６に格納する。
　このため、情報処理装置２ｂは、各プロセッサコア４ａ～４ｃによるポーリング処理の対象とするデータを受信した場合には、受信したデータをキャッシュメモリ５ａ～５ｃに直接格納することができる。このため、情報処理装置２ｂは、プロセッサ３ａが複数のプロセッサコア４ａ～４ｃを有するマルチコアプロセッサである場合にも、プロセッサ３ａが実行する演算処理を効率的に行わせることができる。
　また、情報処理装置２ｂは、各プロセッサコア４ａ～４ｃによるポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ６に格納する。このため、情報処理装置２ｂは、各プロセッサコア４ａ～４ｃが演算処理に利用するデータが受信したデータによってキャッシュメモリ５ａ～５ｃから吐き出されることを防ぐことができる。このため、並列計算機システム１ａは、計算処理速度を低下させることなく、プロセッサ３ａに効率的な演算処理を実行させることができる。
　また、各キャッシュメモリ５ａ～５ｃは、自身に保持したデータと他のキャッシュメモリ５ａ～５ｃに保持されたデータとメモリ６に格納されたデータとの関係を示す同一性情報が格納される。そして、各プロセッサコア４ａ～４ｃは、キャッシュメモリに格納するデータとしてデータを受信した場合には、自身のキャッシュメモリ５ａ～５ｃにキャッシュしたデータと、受信したデータを格納するメモリアドレスのデータとの同一性情報をそれぞれ保持する。
　この際、各プロセッサコア４ａ～４ｃは、自身のキャッシュメモリ５ａ～５ｃに格納された同一性情報に基づいて、キャッシュしたデータとメモリ６に格納されているデータとの同一性を保持する。その後、各プロセッサコア４ａ～４ｃは、通信装置１０から受信したデータをキャッシュメモリ５ａ～５ｃに格納する。このため、並列計算機システム１ａは、各プロセッサコア４ａ～４ｃが独自のキャッシュメモリ５ａ～５ｃを有する場合にも、データのコヒーレンシを保持し、適切な演算処理を各情報処理装置２ｂ、２ｃに実行させることができる。
　実施例３では、それぞれ独自のＬ１キャッシュメモリを有する複数のプロセッサコアと各プロセッサコアが共用する１つのＬ２キャッシュメモリを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図９は、実施例３に関わる並列計算機システムの一例を説明するための図である。図９に示す例では、並列計算機システム１ｂは、複数の情報処理装置２ｅ、２ｆを有する。なお、情報処理装置２ｆは、情報処理装置２ｅと同様の処理を実行するものとして、説明を省略する。
　また、並列計算機システム１ｂが有する各部のうち、並列計算機システム１ａが有する各部と同様の機能を発揮するものについては、同じ符号を付し、以下の説明を省略する。
　情報処理装置２ｅは、プロセッサ３ｂを有する。また、プロセッサ３ｂは、複数のプロセッサコア４ｄ～４ｆと各プロセッサコア４ｄ～４ｆが共用するレベル２キャッシュメモリ７を有する。また、各プロセッサコア４ｄ～４ｆは、それぞれレベル１キャッシュメモリ５ｄ～５ｆを有する。なお、各プロセッサコア４ｅ、４ｆは、プロセッサコア４ｄと同様の機能を発揮するものとし、説明を省略する。
　各レベル１キャッシュメモリ５ｄ～５ｆは、ラインサイズ６４バイトのキャッシュラインを複数有する。各レベル１キャッシュメモリ５ｄ～５ｆは、「２Ｎ１」個のキャッシュラインを有し、各キャッシュラインに「２」ビットの状態データ、「３４－Ｎ１」ビットのタグデータ、６４バイトのデータを格納する「２Ｎ１＋６」バイトのキャッシュメモリである。ここで、「Ｎ１」とは、各レベル１キャッシュメモリ５ｄ～５ｆが、自身の各キャッシュラインと対応付けるインデックスのサイズである。
　なお、各レベル１キャッシュメモリ５ｄ～５ｆの各キャッシュラインに格納される各情報は、キャッシュメモリ５ａ～５ｃが有する各キャッシュラインに格納される各情報と同様の情報であるものとする。また、各レベル１キャッシュメモリ５ｄ～６ｆの各キャッシュラインに格納される状態データは、以下の同一性を示す同一性情報である。すなわち状態データは、同一キャッシュラインに格納されたデータと、他のレベル１キャッシュメモリ５ｄ～５ｆに格納されたデータと、レベル２キャッシュメモリ７に格納されたデータとの同一性を示す。
　レベル２キャッシュメモリ７は、各レベル１キャッシュメモリ５ｄ～５ｆと同様に、それぞれ６４ビットのデータを格納する「２Ｎ２」個のキャッシュラインを有する。また、レベル２キャッシュメモリ７は、各キャッシュラインに「２」ビットの状態データ、「３４－Ｎ２」ビットのタグデータ、６４バイトのデータを格納する「２Ｎ２＋６」バイトのキャッシュメモリである。ここで、「Ｎ２」は、レベル２キャッシュメモリ７が自身の各キャッシュラインと対応付けるインデックスのサイズである。また、レベル２キャッシュメモリ７の各キャッシュラインに格納される状態データは、同一キャッシュラインに格納されたデータと、メモリ６に格納されたデータとの同一性を示す。
　なお、各レベル１キャッシュメモリ５ｄ～５ｆ、および、レベル２キャッシュメモリ７は、ダイレクトマップ方式のキャッシュメモリである。例えば、各レベル１キャッシュメモリ５ｄ～５ｆ、および、レベル２キャッシュメモリ７は、メモリ６のメモリアドレス「ｉ」に格納されたデータを保持する場合には、キャッシュライン番号が「ｉ」のキャッシュラインにデータを保持するものとする。
　プロセッサコア４ｄは、各プロセッサコア４ｄ～４ｆが待ち合わせていないデータを通信装置１０ａが受信した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ｄは、自身が待ち合わせているデータを通信装置１０ａが受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、メモリ６のうち、受信したデータを格納するメモリアドレスが示す格納領域に格納されていたデータを１次キャッシュメモリとしてのレベル１キャッシュメモリ５ｄにキャッシュしているか判定する。
　そして、プロセッサコア４ｄは、メモリアドレスが示すメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに保持していると判定した場合には、受信したデータをレベル１キャッシュメモリ５ｄにキャッシュする。また、プロセッサコア４ｄは、メモリアドレスが示すメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに保持していないと判定した場合には、受信したデータをメモリ６に格納する。
　次に、プロセッサコア４ｄが実行する処理の一例を説明する。例えば、プロセッサコア４ｄは、通信装置１０ａからデータをメモリ６に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、レベル１キャッシュメモリ５ｄのうち、受信したデータが格納されるメモリアドレスのインデックスと対応するキャッシュラインに格納された状態データを参照する。そして、プロセッサコア４ｄは、参照した状態データが「Ｍ」である場合には、参照した状態データと同一キャッシュラインのデータをメモリ６に書き出し、参照した状態データを「Ｍ」から「Ｉ」に更新する。そして、プロセッサコア４ｄは、受信したデータをメモリ６に格納する。
　一方、プロセッサコア４ｄは、通信装置１０ａからデータをキャッシュメモリ５ｄ～５ｆに格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、受信したデータを格納するメモリアドレスのインデックスと対応するキャッシュラインのうち、状態データとタグデータとを参照する。そして、プロセッサコア４ｄは、参照した状態データに「Ｉ」が格納されている場合、または、参照したタグデータが受信したデータを格納するメモリアドレスのタグと異なる場合には、受信したデータをメモリ６に格納する。
　また、プロセッサコア４ｄは、参照した状態データに「Ｓ」が格納され、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、受信したデータをメモリ６に格納するとともに、参照した状態データを「Ｓ」から「Ｉ」に更新する。また、プロセッサコア４ｄは、参照した状態データに「Ｍ」又は「Ｅ」が格納され、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、受信したデータを自身が有するキャッシュメモリ、すなわちレベル１キャッシュメモリ５ｄに格納し、参照した状態データを「Ｍ」に更新する。この際、プロセッサコア４ｄは、受信したデータをメモリ６には格納しない。
　なお、プロセッサコア４ｄは、受信したデータをメモリ６に格納する場合には、書き込みに先立って、キャッシュメモリ５ａ～５ｃとメインメモリ６間のデータの整合性であるデータのコヒーレンシを保持する処理を実行する。すなわち、プロセッサコア４ｄは、レベル２キャッシュメモリ７のうち、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。そして、プロセッサコア４ｄは、参照した状態データが「Ｍ」であり、タグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、参照した状態データと同じキャッシュラインに格納されているデータをメモリ６に格納する。その後、プロセッサコア４ｄは、参照した状態データを「Ｍ」から「Ｉ」に更新し、さらに、受信したデータをメモリ６に格納する。
　つまり、プロセッサコア４ｄは、プロセッサコア４ｄ～４ｆのいずれかがポーリング処理の対象とする情報を通信装置１０ａが受信した場合には、受信したデータをレベル１キャッシュメモリ５ｄに格納するデータとして受信する。このような場合には、プロセッサコア４ｄは、受信したデータを格納するメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに排他的にキャッシュしているか否かを判定する。そして、プロセッサコア４ｄは、受信したデータを格納するメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに排他的にキャッシュしている場合には、受信したデータをレベル１キャッシュメモリ５ｄにキャッシュする。
　通常、プロセッサコア４ｄは、ポーリング処理の対象となるデータが格納されるメモリアドレスのデータがキャッシュされている。このため、情報処理装置２ｅは、通信装置１０ａによってプロセッサコア４ｄが待ち合わせているデータを受信した場合には、受信したデータをメモリ６ではなく、レベル１キャッシュメモリ５ｄに格納する。この結果、並列計算機システム１ｂは、各情報処理装置２ｅ、２ｆに、効率的に処理を実行させることができる。
［実施例３の効果］
　上述したように、情報処理装置２ｅは、複数のプロセッサコア４ｄ～４ｆを有するプロセッサ３ｂを有する。また、各プロセッサコア４ｄ～４ｆは、それぞれレベル１キャッシュメモリ５ｄ～５ｆを有する。そして、情報処理装置２ｅは、情報処理装置２ｆ等の他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に制御情報として「１」が格納されているか否かを判定する。
　そして、情報処理装置２ｅは、制御情報として「１」が格納されている場合には、受信したデータを格納するメモリアドレスのデータをキャッシュしているレベル１キャッシュメモリ５ｄ～５ｆに受信したデータを格納する。また、情報処理装置２ｅは、制御情報として「０」が格納されている場合には、受信したパケットのデータをメモリ６に格納する。
　このため、情報処理装置２ｅは、各プロセッサコア４ｄ～４ｆによるポーリング処理の対象とするデータを受信した場合には、受信したデータをレベル１キャッシュメモリ５ｄ～５ｆに直接格納することができる。このため、情報処理装置２ｅは、プロセッサ３ｂが実行する演算処理を効率的に行わせることができる。
　また、情報処理装置２ｅは、各プロセッサコア４ｄ～４ｆによるポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ６に格納する。このため、情報処理装置２ｅは、各プロセッサコア４ｄ～４ｆが演算処理に利用するデータが受信したデータによってレベル１キャッシュメモリ５ｄ～５ｆから吐き出されることを防ぐことができる。このため、並列計算機システム１ｂは、計算処理速度を低下させることなく、効率的な演算処理を実行することができる。
　また、各レベル１キャッシュメモリ５ｄ～５ｆは、自身にキャッシュされたデータと他のレベル１キャッシュメモリ５ｄ～５ｆに格納されたデータとレベル２キャッシュメモリ７に格納されたデータとの関係を示す状態データである第１同一性情報が格納される。また、レベル２キャッシュメモリ７には、自身にキャッシュされたデータとメモリ６にキャッシュされたデータとの関係を示す状態データである第２同一性情報が格納される。そして、各プロセッサコア４ｄ～４ｆは、第１同一性情報および第２同一性情報に基づいて、レベル１キャッシュメモリ５ｄ～５ｆに格納されたデータとレベル２キャシュメモリ７に格納されたデータとメモリ６に格納されたデータとの同一性を保持する。
　このため、並列計算機システム１ｂは、各プロセッサコア４ｄ～４ｆが独自のレベル１キャッシュメモリ５ｄ～５ｆを有し、レベル２キャッシュメモリ７を共用する場合にも、データの同一性を適切に保持し、適切な演算処理を実行させることができる。
　以下の実施例４では、図１０を用いて、並列計算機システムの一例を説明する。図１０は、実施例４に関わる並列計算機システムを説明するための図である。図１０に示すように、並列計算機システム１ｃは、複数の情報処理装置２ｆ、２ｇを有する。なお、図１０では省略したが、並列計算機システム１ｃは、さらに多数の情報処理装置を有してもよい。また、情報処理装置２ｇは、情報処理装置２ｆと同様の処理を実行するものとして、以下の説明を省略する。また、実施例１～４に関わる各部と同様の処理を実行するものについては、同一の符号を付すものとし、以下の説明を省略する。
　情報処理装置２ｆは、プロセッサ３ｃ、メモリ６、通信装置１０ｂを有する。プロセッサ３ｃは、プロセッサコア４ｇを有する。プロセッサコア４ｇは、キャッシュメモリ５を有する。また、通信装置１０ｂは、書き込み先アドレステーブル１６を有する。
　プロセッサコア４ｇは、実施例１に関わるプロセッサコア４と同様の処理を実行する。つまり、プロセッサコア４ｇは、通信装置１０ｂからデータをメモリ６に格納するデータとして受信した場合には、プロセッサコア４と同様の処理を実行し、受信したデータをメモリ６に格納する。また、プロセッサコア４ｇは、通信装置１０ｂからデータをキャッシュメモリ５に格納するデータとして受信した場合には、プロセッサコア４と同様の処理を実行し、受信したデータをキャッシュメモリ５に格納する。このため、プロセッサコア４ｇがデータをキャッシュメモリ５またはメモリ６に格納する処理の説明については、省略する。
　さらに、プロセッサコア４ｇは、受信データを待ち合わせるポーリング処理を実行する場合には、直前に、通信装置１０ｂの書き込み先アドレステーブル１６に、ポーリング処理の対象となるデータを格納するメモリ６のメモリアドレスを登録する。具体的には、プロセッサコア４ｇは、ポーリング処理の対象となるデータを格納するメモリ６のメモリアドレスを通信装置１０ｂに送信し、後述する通信装置１０ｂの更新部１７に、送信したメモリアドレスを書き込み先アドレステーブル１６に格納させる。
　また、プロセッサコア４ｇは、ポーリング処理の対象とするデータを通信装置１０ｃから受信し、受信したデータをキャッシュメモリ５に格納した場合には、ポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨を通信装置１０ｃへ通知する。例えば、プロセッサコア４ｇは、ポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨とともに、キャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスとを通信装置１０ｂに送信する。
　通信装置１０ｂは、キャッシュメモリ５へのデータの書き込みを制御する制御アドレスを保持する書き込み先アドレステーブル１６を有する。そして、通信装置１０ｂは、情報処理装置２ｇ等の他の情報処理装置から受信したデータの書き込み先アドレスが、書き込み先アドレステーブル１６に保持された制御アドレスと一致する場合には、以下の処理を実行する。すなわち、通信装置１０ｂは、受信したデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４ｇに送信する。
　また、通信装置１０ｂは、受信したデータの書き込み先アドレスが、書き込み先アドレステーブル１６に保持された制御アドレスと一致しない場合には、受信したデータをメモリ６に格納するデータとしてプロセッサコア４ｇに送信する。
　また、通信装置１０ｂは、プロセッサコア４ｇからポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨の通知を受けた場合には、以下の処理を実行する。すなわち、通信装置１０ｂは、書き込み先アドレステーブル１６からキャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスを削除する。
　例えば、通信装置１０ｂは、プロセッサコア４ｇからポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨とともに、キャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスとを受信する。このような場合には、通信装置１０ｂは、受信したメモリアドレスを書き込み先アドレステーブル１６から検索し、検索したメモリアドレスを書き込み先アドレステーブル１６から削除する。
　以下、通信装置１０ｂについて、図１１、および、図１２を用いて説明する。まず、図１１を用いて、通信装置１０ｂが有する各部について説明する。図１１は、実施例４に関わる通信装置の一例を説明するための図である。図１１に示すように、通信装置１０ｂは、パケット生成部１１、パケット送信部１２、パケット受信部１３、判定部１４ａ、格納部１５、書き込み先アドレステーブル１６、更新部１７を有する。
　書き込み先アドレステーブル１６は、プロセッサコア４ｇのポーリング処理の対象とするデータが格納されるメモリアドレスを保持する。ここで、図１２は、書き込み先アドレステーブルの一例を説明するための図である。図１２に示す例では、書き込み先アドレステーブル１６は、メモリアドレスを格納するライン番号が「０」～「Ｎ－１」のＮ個のラインメモリを有する。
　例えば、各ラインメモリは、図１２中（Ａ）に示す１ビットの領域に有効ビットが格納され、図１２中（Ｂ）に示す６４ビットの範囲にメモリアドレスが格納される。ここで有効ビットとは、対応するラインメモリに格納されたメモリアドレスが有効なデータであるか否かを示すビットである。例えば、有効ビットに「０」が格納されている場合には、対応するラインメモリに格納されたメモリアドレスのデータは無効であることを示す。また、例えば、有効ビットに「１」が格納されている場合には、対応するラインメモリに格納されたメモリアドレスのデータは、有効であることを示す。なお、書き込み先アドレステーブル１６とは、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ　（flash　memory）などの半導体メモリ素子である。
　判定部１４ａは、パケット受信部１３からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリ６のメモリアドレスを取得する。また、判定部１４ａは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６に格納されているか否かを判定する。
　すなわち、判定部１４ａは、書き込み先アドレステーブル１６が有する各ラインメモリのうち、有効ビット「１」と対応するラインメモリに格納されたメモリアドレスと取得したメモリアドレスとを比較する。そして、判定部１４ａは、有効ビットに「１」が格納されているラインメモリに格納されたメモリアドレスと取得したメモリアドレスとが一致した場合には、受信したパケットに格納されていたデータをキャッシュメモリ５に格納するデータであると判定する。
　一方、判定部１４ａは、有効ビット「１」と対応するラインメモリに格納されたメモリアドレスと取得したメモリアドレスとが一致しないと判定した場合には、受信したパケットに格納されていたデータをメモリ６に格納するデータであると判定する。
　更新部１７は、図１１中（Ａ）に示すように、プロセッサコア４ｇからポーリング処理の対象とするデータを格納するメモリ６のメモリアドレスを受信した場合には、受信したメモリアドレスを書き込み先アドレステーブル１６に追加する。また、更新部１７は、プロセッサコア４ｇからポーリング処理の対象とするデータを取得した旨の通知を受けた場合には、ポーリング処理の対象とするデータを格納するメモリ６のメモリアドレスを書き込み先アドレステーブル１６から削除する。
　例えば、更新部１７は、プロセッサコア４ｇからポーリング処理の対象とするデータを格納するメモリ６のメモリアドレスを受信した場合には、書き込み先アドレステーブル１６が有する各ラインメモリのうち、対応する有効ビットが「０」であるラインメモリを選択する。そして、更新部１７は、選択したラインメモリにプロセッサコア４ｇから受信したメモリアドレスを格納するとともに、選択したラインメモリの有効ビットを「１」に更新する。
　また、更新部１７は、プロセッサコア４ｇからポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨とともに、キャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスとを受信した場合には、以下の処理を実行する。すなわち、更新部１７は、書き込み先アドレステーブル１６が有する各ラインメモリのうち、対応する有効ビットが「１」であるラインメモリであって、プロセッサコア４ｇから受信したアドレスが格納されているラインメモリを検索する。そして、更新部１７は、検索したラインメモリと対応する有効ビットを「０」に更新する。なお、更新部１７とは、電子回路である。ここで、電子回路の例として、ＡＳＩＣ（Application　Specific　Integrated　Circuit）やＦＰＧＡ　（Field　Programmable　Gate　Array）などの集積回路、またはＣＰＵ（Central　Processing　Unit）やＭＰＵ（Micro　Processing　Unit）などを適用する。
［通信装置１０ｂの処理の流れ］
　次に、図１３を用いて、通信装置１０ｂが実行する処理の流れについて説明する。図１３は、実施例４に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。図１３に示す例では、通信装置１０ｂは、バス８を介して情報処理装置２ｆを送信先とするパケットを受信したことをトリガとして処理を開始する。
　まず、通信装置１０ｂは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル１６に格納されているメモリアドレスとが一致するか否かを判別する（ステップＳ２０１）。つまり、通信装置１０ｂは、受信したデータを格納するメモリ６のメモリアドレスが書き込み先アドレステーブル１６に登録されているか否かを判別する。
　そして、通信装置１０ｂは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル１６に格納されているメモリアドレスとが一致する場合には（ステップＳ２０１肯定）、以下の処理を実行する。すなわち、通信装置１０ｂは、受信したパケットのデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４ｇへ送信する（ステップＳ２０２）。
　一方、通信装置１０ｂは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル１６に格納されているメモリアドレスとが一致しない場合には（ステップＳ２０１否定）、以下の処理を実行する。すなわち、通信装置１０ｂは、受信したパケットのデータをメモリ６に格納するデータとしてプロセッサコア４ｇへ送信する（ステップＳ２０３）。その後、通信装置１０ｂは、処理を終了する。
［実施例４の効果］
　上述したように、情報処理装置２ｆは、プロセッサコア４ｇがポーリング処理の対象とするデータを格納するメモリアドレスを保持する書き込み先アドレステーブル１６を有する。また、情報処理装置２ｆは、プロセッサコア４ｇがポーリング処理を実行する場合には、ポーリング処理の対象となるデータが格納されるメモリアドレスを書き込み先アドレステーブル１６に格納する。
　そして、情報処理装置２ｆは、情報処理装置２ｇ等の他の情報処理装置からデータを受信した場合には、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル１６に格納されているか否かを判定する。また、情報処理装置２ｆは、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル１６に格納されていると判定した場合には、受信したデータをキャッシュメモリ５に格納する。また、情報処理装置２ｆは、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル１６に格納されていないと判定した場合には、受信したデータをメモリ６に格納する。
　このため、情報処理装置２ｆは、プロセッサコア４ｇが演算に利用しないデータを受信した際に、キャッシュメモリ５に格納されたデータの吐き出しを防止する。この結果、並列計算機システム１ｃは、各情報処理装置２ｆ、２ｇが有するプロセッサコアがキャッシュメモリに格納されたデータを用いて効率的な処理を実行することができるので、計算処理速度の低下を防止することができる。
　実施例５では、複数のプロセッサコアを有するプロセッサが設置された情報処理装置を複数有する並列計算機システム１ｄについて説明する。図１４は、実施例５に関わる並列計算機システムの一例を説明するための図である。図１４に示す例では、並列計算機システム１ｄは、情報処理装置２ｈ、２ｉをはじめとする複数の情報処理装置を有する。なお、情報処理装置２ｉ等の各情報処理装置は、情報処理装置２ｈと同様の処理を実行するものとして、説明を省略する。また、情報処理装置２ｈが有する各部のうち、情報処理装置２ｂが有する各部と同様の処理を実行するものについては、同一の符号を付し、説明を省略する。
　情報処理装置２ｈは、複数のプロセッサコア４ｈ～４ｊを有するプロセッサ３ｄ、メモリ６、通信装置１０ｃを有する。各プロセッサコア４ｈ～４ｊは、キャッシュメモリ５ａ～５ｃを有する。また、通信装置１０ｃは、書き込み先アドレステーブル１６ａを有する。
　プロセッサコア４ｈは、実施例２に関わるプロセッサコア４ａと同様に、通信装置１０ｃからメモリ６に格納するデータを受信した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ｈは、通信装置１０ｃからキャッシュメモリ５ａに格納するデータを受信した場合には、受信したデータをキャッシュメモリ５ａに格納する。
　また、プロセッサコア４ｈは、受信したデータをキャッシュメモリ５ａ、又は、メモリ６に格納する場合には、以下の処理を実行する。つまり、プロセッサコア４ｈは、プロセッサコア４ａと同様に、キャッシュメモリ５ａに格納された同一性情報に基づいて、キャッシュメモリ５ａに格納されたデータとメモリ６に格納されたデータとのコヒーレンシを保持する。
　具体的には、プロセッサコア４ｈは、キャッシュメモリ５ａが有する各キャッシュラインに格納された状態データに応じて、キャッシュメモリ５ａとメモリ６とに格納されたデータの整合性であるデータのコヒーレンシを保持する。その後、プロセッサコア４ｈは、受信したデータをキャッシュメモリ５ａ又はメモリ６に格納する。なお、プロセッサコア４ｈがキャッシュメモリ５ａとメモリ６とに格納されたデータのコヒーレンシを保持する詳細な処理については、プロセッサコア４ａが実行する処理と同様の処理を行うものとして、説明を省略する。
　さらに、プロセッサコア４ｈは、実施例４に関わるプロセッサコア４ｇと同様に、ポーリング処理を実行する場合には、直前に、通信装置１０ｃの書き込み先アドレステーブル１６にポーリング処理の対象となるデータの書き込み先アドレスを登録する。この際、プロセッサコア４ｈは、書き込み先アドレスとともに、自身のキャッシュメモリ５ａを示す書込先キャッシュメモリ識別情報をメモリアドレスと対応付けて登録する。
　通信装置１０ｃは、受信したデータを格納するメモリアドレスと、各キャッシュメモリ５ａ～５ｃを識別する書込先キャッシュメモリ識別情報とを対応付けて保持する書き込み先アドレステーブル１６ａを有する。そして通信装置１０ｃは、実施例４に関わる通信装置１０ｂと同様に、情報処理装置２ｉ等の他の情報処理装置からパケットを受信した場合には、以下の処理を実行する。すなわち、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されているか否かを判別する。
　そして、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されている場合には、以下の処理を実行する。すなわち、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスに対応付けられた書込先キャッシュメモリ識別情報が示すキャッシュメモリを有するプロセッサコアを判定する。そして、通信装置１０ｃは、判定したプロセッサコアに対して、受信したデータをキャッシュメモリに格納するデータとして送信する。
　一方、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されていない場合には、受信したデータをメモリ６に格納するデータとして、各プロセッサコア４ｈ～４ｊに送信する。
　次に、図１５を用いて、通信装置１０ｃが有する各部について説明する。図１５は、実施例５に関わる通信装置の一例を説明するための図である。なお、通信装置１０ｃが有する各部のうち、実施例１～４に示す各部と同様の処理を実行するものについては、同一の符号を付し、説明を省略する。
　図１５に示す例では、通信装置１０ｃは、格納部１５ｂ、判定部１４ｂ、書き込み先アドレステーブル１６ａ、更新部１７ａを有する。書き込み先アドレステーブル１６ａは、実施例４に関わる書き込み先アドレステーブル１６と同様に、ポーリング処理の対象となるデータを格納するメモリアドレスを保持する。さらに、書き込み先アドレステーブル１６ａは、保持するメモリアドレスに、ポーリング処理を行うプロセッサコアが有するキャッシュメモリを識別する書込先キャッシュメモリ識別情報を対応付けて保持する。
　例えば、書き込み先アドレステーブル１６ａは、書き込み先アドレステーブル１６の各ラインメモリに書込先キャッシュメモリ識別情報を格納する格納領域をさらに追加した複数のラインメモリを有する。そして、書き込み先アドレステーブル１６ａは、対応付けるメモリアドレスと書込先キャッシュメモリ識別情報とを同一ラインメモリに格納する。
　判定部１４ｂは、パケット受信部１３が受信したパケットに格納されていたデータを格納するメモリ６のメモリアドレスを取得する。そして、判定部１４ｂは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されているか否かを判定する。
　そして、判定部１４ｂは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されている場合には、以下の処理を実行する。すなわち、判定部１４ｂは、書き込み先アドレステーブル１６ａに格納されていたメモリアドレスと対応付けて記憶された書込先キャッシュメモリ識別情報を取得する。そして、判定部１４ｂは、受信したパケットに格納されていたデータを、取得した書込先キャッシュメモリ識別情報が示すキャッシュメモリに格納するデータであると判定する。
　一方、判定部１４ｂは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されていない場合には、受信したパケットに格納されていたデータをメモリ６に格納するデータであると判定する。
　格納部１５ｂは、受信したデータをキャッシュメモリに格納するデータであると判定部１４ｂが判定した場合には、以下の処理を実行する。すなわち、格納部１５ｂは、判定部１４ｂが取得した書込先キャッシュメモリ識別情報が示すキャッシュメモリを有するプロセッサコアに、キャッシュメモリに格納するデータとして、受信したデータを送信する。例えば、格納部１５ｂは、判定部１４ｂが受信したデータをキャッシュメモリ５ａに格納するデータであると判定した場合には、受信したデータをプロセッサコア４ｈに送信する。
　一方、格納部１５ｂは、判定部１４ｂが受信したパケットに格納されていたデータをメモリ６に格納するデータであると判定した場合には、受信したデータをメモリ６に格納するデータとして、プロセッサコア４ｈ～４ｊに送信する。
　更新部１７ａは、図１５中（Ａ）に示すように、各プロセッサコア４ｈ～４ｊからポーリング処理の対象となるデータを格納するメモリアドレスを受信する。これと同時に、更新部１７ａは、各プロセッサコア４ｈ～４ｊが有する各キャッシュメモリ５ａ～５ｃを示す書込先キャッシュメモリ識別情報を受信する。このような場合には、更新部１７ａは、受信したデータと書込先キャッシュメモリ識別情報とを書き込み先アドレステーブル１６ａが有する１つのメモリラインに格納する。
　また、更新部１７ａは、更新部１７と同様、各プロセッサコア４ｈ～４ｊからポーリング処理の対象となるデータをキャッシュメモリに格納した旨とともに、メモリアドレスを受信した場合には、以下の処理を実行する。すなわち、更新部１７ａは、受信したメモリアドレスが格納されているラインメモリを書き込み先アドレステーブル１６ａから検索し、検索したラインメモリと対応する有効ビットを「０」に更新する。
　例えば、このような各部を有する情報処理装置２ｈは、プロセッサコア４ｈがポーリング処理を実行する場合には、以下の処理を実行する。すなわち、情報処理装置２ｈは、ポーリング処理の対象となるデータを格納するメモリアドレスとキャッシュメモリ５ａを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル１６ａに格納する。そして、情報処理装置２ｈは、情報処理装置２ｉ等からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリアドレスが書き込み先アドレステーブル１６ａに格納されているか否かを判別する。
　この際、受信したパケットに格納されていたデータがプロセッサコア４ｈがポーリング処理の対象となるデータである場合には、格納するメモリアドレスが書き込み先アドレステーブル１６ａに格納されている。このため、情報処理装置２ｈは、受信したデータを格納するメモリアドレスと対応付けて記憶されたキャッシュメモリ５ａを示す書込先キャッシュメモリ識別情報から、ポーリング処理を行っているプロセッサコアがプロセッサコア４ｈであると判定する。そして、情報処理装置２ｈは、受信したデータをプロセッサコア４ｈに送信し、キャッシュメモリ５ａに格納する。
［実施例５の効果］
　上述したように、情報処理装置２ｈは、ポーリング処理の対象となるデータを格納するメモリアドレスとキャッシュメモリを示す書込先キャッシュメモリ識別情報と対応付けて書き込み先アドレステーブル１６ａに格納する。そして、情報処理装置２は、受信したパケットのデータを格納するメモリアドレスが書き込み先アドレステーブル１６ａかに格納されているか否かを判別し、格納されている場合には以下の処理を実行する。すなわち、情報処理装置２ｈは、対応付けて格納されていた書込先キャッシュメモリ識別情報が示すキャッシュメモリに受信したデータを格納する。
　このため、情報処理装置２ｈは、各プロセッサコア４ｈ～４ｊによるポーリング処理の対象とするデータ受信した場合には、受信したデータをキャッシュメモリ５ａ～５ｃに直接格納することができる。このため、並列計算機システム１ｄは、各情報処理装置２ｈ、２ｉが有するプロセッサが複数のプロセッサコアを有するマルチコアプロセッサである場合にも、演算処理を効率的に行わせることができる。
　また、情報処理装置２ｈは、他の実施例に関わる情報処理装置２～２ｇと同様に、プロセッサコア４ｈ～４ｊが演算に利用しないデータを受信した際に、キャッシュメモリ５ａ～５ｃに格納されたデータの吐き出しを防止する。この結果、並列計算機システム１ｄは、計算処理速度の低下を防止することができる。
　また、情報処理装置２ｈは、情報処理装置２ｆと同様に、キャッシュメモリ５ａに格納された同一性情報に基づいて、キャッシュメモリ５ａに格納されたデータとメモリ６に格納されたデータとの同一性を保持する。このため、並列計算機システム１ｄは、各情報処理装置２ｈ、２ｉに適切な処理を実行させることができる。
　実施例６では、それぞれ独自のＬ１キャッシュメモリを有する複数のプロセッサコアと各プロセッサコアが共用する１つのＬ２キャッシュメモリを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図１６は、実施例３に関わる並列計算機システムを説明するための図である。
　図１６に示すように、並列計算機システム１ｅは、情報処理装置２ｊ、２ｋ等の複数の情報処理装置を有する。なお、情報処理装置２ｋ等は、情報処理装置２ｊと同様の処理を実行するものとして、説明を省略する。
　また、並列計算機システム１ｅが有する各部のうち、並列計算機システム１ｂと同様の処理を実行するものについては、同一の符号を付し、以下の説明を省略する。
　情報処理装置２ｊは、複数のプロセッサコア４ｋ～４ｍを有するプロセッサ３ｅと、各プロセッサコア４ｋ～４ｍが共用するレベル２キャッシュメモリ７を有する。また、各プロセッサコア４ｋ～４ｍは、それぞれ、レベル１キャッシュメモリ５ｄ～５ｆを有する。なお、プロセッサコア４ｌ、４ｍは、プロセッサコア４ｋと同様の処理を実行するものとして、以下の説明を省略する。
　プロセッサコア４ｋは、実施例５に関わるプロセッサコア４ｈと同様に、通信装置１０ｄが受信したデータをレベル１キャッシュメモリ５ｄに格納するデータとして受信した場合には、受信したデータをレベル１キャッシュメモリ５ｄに格納する。また、プロセッサコア４ｋは、通信装置１０ｄが受信したデータをメモリ６に格納するデータとして受信した場合には、受信したデータをメモリ６に格納する。
　また、プロセッサコア４ｋは、データをレベル１キャッシュメモリ５ｄまたはレベル２キャッシュメモリ７に格納する場合には、実施例３に関わるプロセッサコア４ｄと同様の処理を実行する。すなわち、プロセッサコア４ｋは、第１同一性情報と、第２同一性情報とに基づいて、レベル１キャッシュメモリ５ｄ、レベル２キャッシュメモリ７、メモリ６に格納されたデータの同一性を保持する。
　また、プロセッサコア４ｋは、ポーリング処理を実行する場合には、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報とを通信装置１０ｄに送信する。つまり、プロセッサコア４ｋは、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル１６ｂに格納する。
　また、プロセッサコア４ｋは、ポーリング処理の対象となるデータをレベル１キャッシュメモリ５ｄに格納した場合には、データをレベル１キャッシュメモリ５ｄに格納した旨とデータを格納するメモリアドレスとを通信装置１０ｄに送信する。つまり、プロセッサコア４ｋは、ポーリング処理の対象となるデータを格納するメモリアドレス等を書き込み先アドレステーブル１６ｂから削除する。
　通信装置１０ｄは、書き込み先アドレステーブル１６ｂを有する。書き込みアドレステーブル１６ｂには、書き込み先アドレステーブル１６ａと同様に、以下の情報が対応付けて格納されている。すなわち、書き込み先アドレステーブル１６ｂには、ポーリング処理の対象となるデータを格納するメモリアドレスと各レベル１キャッシュメモリ５ｄ～５ｆを識別する書込先キャッシュメモリ識別情報とが対応付けられて格納されている。
　そして、通信装置１０ｄは、通信装置１０ｃと同様に、情報処理装置２ｋ等の他の情報処理装置からパケットを受信した場合には、以下の処理を実行する。すなわち、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ｂに格納されているか否かを判別する。
　そして、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ｂに格納されている場合には、以下の処理を実行する。すなわち、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスに対応付けられた書込先キャッシュメモリ識別情報が示すレベル１キャッシュメモリを有するプロセッサコアを判定する。そして、通信装置１０ｄは、判定したプロセッサコアに対して、受信したデータをキャッシュメモリに格納するデータとして送信する。
　一方、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ｂに格納されていない場合には、受信したデータをメモリ６に格納するデータとして、各プロセッサコア４ｋ～４ｆに送信する。
　例えば、このような各部を有する情報処理装置２ｊは、プロセッサコア４ｋがポーリング処理を実行する場合には、以下の処理を実行する。すなわち、情報処理装置２ｊは、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル１６ｂに格納する。そして、情報処理装置２ｊは、情報処理装置２ｋ等の他の情報処理装置からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリアドレスが書き込み先アドレステーブル１６ｂに格納されているか否かを判別する。
　この際、受信したパケットに格納されていたデータがプロセッサコア４ｋがポーリング処理の対象となるデータである場合には、格納するメモリアドレスが書き込み先アドレステーブル１６ｂに格納されている。このため、情報処理装置２ｊは、受信したデータを格納するメモリアドレスと対応付けて記憶されたレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報から、ポーリング処理を行っているプロセッサコアがプロセッサコア４ｋであると判定する。そして、情報処理装置２ｊは、受信したデータをプロセッサコア４ｋに送信し、レベル１キャッシュメモリ５ｄに格納する。
　また、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆおよびレベル２キャッシュメモリ７に格納された第１同一性情報および第２同一性情報を用いて、以下の処理を実行する。つまり、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆ、レベル２キャッシュメモリ７、メモリ６に格納されているデータの同一性を保持し、その後、受信したデータを各レベル１キャッシュメモリ５ｄ～５ｆ、または、メモリ６に格納する。
［実施例６の効果］
　上述したように、情報処理装置２ｊは、ポーリング処理の対象となるデータを格納するメモリアドレスと、ポーリング処理を実行するプロセッサコアが有するレベル１キャッシュメモリを示す書込先キャッシュメモリ識別情報とを対応付けて記憶する。そして、情報処理装置２ｊは、受信したデータを格納するメモリアドレスが記憶したメモリアドレスと一致する場合には、対応付けて記憶した書込先キャッシュメモリ識別情報が示すレベル１キャッシュメモリに受信したデータを格納する。このため、並列計算機システム１ｅは、各プロセッサコア４ｋ～４ｍに効率的に演算処理を実行することができる。
　また、情報処理装置２ｊは、ポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ６に格納する。このため、並列計算機システム１ｅは、計算処理速度を低下させることなく、効率的な演算処理を実行することができる。
　また、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆに格納された第１同一性情報およびレベル２キャッシュメモリ７に格納された第２同一性情報を用いて、以下の処理を実行する。すなわち、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆ、レベル２キャッシュメモリ７、メモリ６に格納されたデータの同一性を適切に保持する。この結果、並列計算機システム１ｅは、適切な演算処理装置を実行することができる。
　これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例７として本発明に含まれる他の実施例を説明する。
（１）並列計算機システムが有する情報処理装置について
　上述した説明における各並列計算機システム１、１ｃは、キャッシュメモリ５を有するプロセッサコア４、４ｇを有していた。しかし、実施例はこれに限定されるものではなく、例えば、各並列計算機システム１、１ｃは、レベル１キャッシュメモリを有するプロセッサコアとレベル２キャッシュメモリを有するプロセッサを有しても良い。そして、並列計算機システム１、１ｃが有するプロセッサコアは、レベル１キャッシュメモリおよびレベル２キャッシュメモリに格納された第１同一性情報と第２同一性情報とを用いて、データのコヒーレンシを保持することとしてもよい。
　すなわち、情報処理装置は、受信したデータがポーリング処理の対象となるデータであるか否か判定し、ポーリング処理の対象となるデータであると判定した場合には、受信したデータをキャッシュメモリに格納する。また、情報処理装置は、受信したデータがポーリング処理の対象となるデータではないと判定した場合には、受信したデータをメインメモリに格納する。つまり、情報処理装置は、このような処理を実行する情報処理装置であれば、任意の構成を有することができる。
（２）並列計算機システムについて
　上述した各並列計算機システム１～１ｅは、それぞれ同様の機能を発揮する複数の情報処理装置を有していた。しかし、実施例はこれに限定されるものではなく、各実施例における任意の情報処理装置をそなえた並列計算機システムであってもよい。つまり、情報処理装置は、受信したパケットに制御情報として「１」が格納されているか否かに基づいて、受信したパケットのデータがポーリング処理の対象となるデータであるか否かを判定するとともに、書き込み先アドレステーブルにメモリアドレスが格納されているか否かを判定する。そして、情報処理装置は、いずれかの条件を満たした場合には、ポーリング処理の対象となるデータであると判定してもよい。
　１～１ｅ　並列計算機システム
　２～２ｋ　情報処理装置
　３～３ｅ　プロセッサ
　４～４ｍ　プロセッサコア
　５～５ｃ　キャッシュメモリ
　５ｄ～５ｆ　レベル１キャッシュメモリ
　６　メモリ
　７　レベル２キャッシュメモリ
　１０～１０ｄ　通信装置
　１１　パケット生成部
　１２　パケット送信部
　１３　パケット受信部
　１４～１４ｂ　判定部
　１５～１５ｂ　格納部
　１６、１６ａ　書き込み先アドレステーブル
　１７、１７ａ　更新部

Claims (12)

  1. 　複数の情報処理装置を備える並列計算機システムを構成する情報処理装置において、
    　データを保持する主記憶装置と、
    　前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部とを有する演算処理装置と、
    　他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定し、前記受信したデータが前記演算処理装置が待ち合わせているデータであると判定した場合には、前記受信したデータを前記キャッシュメモリ部に格納し、前記受信したデータが前記演算処理装置が待ち合わせていないデータであると判定した場合には、前記受信したデータを前記主記憶装置に格納する通信装置と
    　を有することを特徴とする情報処理装置。
  2. 　前記情報処理装置において、
    前記通信装置は、
    　他の情報処理装置の演算処理装置が待ち合わせているデータに、前記他の情報処理装置の演算処理装置が有するキャッシュメモリ部に書き込む旨の制御情報を付加したデータを前記他の情報処理装置に送信する送信部と、
    　前記他の情報処理装置から受信したデータに、制御情報が付加されているか否かを判定する判定部と、
    　受信したデータに制御情報が付加されていると前記判定部が判定した場合に当該受信したデータを前記キャッシュメモリ部に格納し、前記受信したデータに制御情報が付加されていないと判定部が判定した場合に当該受信したデータを前記主記憶装置に格納する格納部と、
    　を有することを特徴とする請求項１記載の情報処理装置。
  3. 　前記情報処理装置において、
    　前記演算処理装置は、
    　キャッシュメモリ部を有する演算処理部を複数有し、
    　前記格納部は、受信したデータに前記制御情報が付加されていると前記判定部が判定した場合、前記複数の演算処理部のキャッシュメモリ部のうち、前記受信したデータの書込先アドレスが示す主記憶装置の格納領域に格納されているデータを保持しているキャッシュメモリ部に前記受信したデータを格納することを特徴とする請求項２に記載の情報処理装置。
  4. 　前記情報処理装置において、
    　前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記主記憶装置が保持するデータとの関係を示す同一性情報を前記データと対応付けて記憶し、
    　前記演算処理部は、前記データを前記主記憶装置または自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記同一性情報に基づいて、自身のキャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持し、受信したデータを前記主記憶装置または自身のキャッシュメモリ部に格納することを特徴とする請求項３記載の情報処理装置。
  5. 　前記情報処理装置において、
    　前記演算処理装置はさらに、
    　前記複数の演算処理部が共有する共有キャッシュメモリ部を有し、
    　前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記共有キャッシュメモリ部が保持するデータとの関係を示す第１同一性情報を前記データと対応付けて記憶し、
    　前記共有キャッシュメモリ部は、自身が保持するデータと前記主記憶装置が保持するデータとの関係を示す第２同一性情報を前記データと対応付けて記憶し、
    　前記演算処理部は、前記データを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記第１同一性情報と、前記共有キャッシュメモリ部が記憶する第２同一性情報とに基づいて、前記自身のキャッシュメモリ部に格納されたデータと前記共有キャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持し、その後、受信したデータを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納することを特徴とする請求項３記載の情報処理装置。
  6. 　前記情報処理装置において、
    　前記通信装置は、
    　前記キャッシュメモリ部への書き込みを制御する制御アドレスを保持するアドレス保持部をさらに有し、
    　他の情報処理装置から受信したデータの書込先アドレスが、前記アドレス保持部に保持された制御アドレスと一致する場合、前記受信したデータを前記キャッシュメモリ部に書き込むことを特徴とする請求項１記載の情報処理装置。
  7. 　前記情報処理装置において、
    　前記演算処理部は、前記演算処理部が待ち合わせるデータの書込先アドレスを、前記制御アドレスとして前記アドレス保持部に保持させることを特徴とする請求項６記載の情報処理装置。
  8. 　前記情報処理装置において、
    　前記演算処理装置は、
    　キャッシュメモリ部を有する演算処理部を複数有し、
    　前記複数の演算処理部の各々は、待ち合わせるデータの書込先アドレスを前記制御アドレスとして前記アドレス保持部に保持させるとともに、前記複数の演算処理部のキャッシュメモリ部のうち前記待ち合わせるデータの書込先であるキャッシュメモリ部を識別する書込先キャッシュメモリ識別情報を、前記アドレス保持部に保持させることを特徴とする請求項６または７記載の情報処理装置。
  9. 　前記情報処理装置において、
    前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記主記憶装置が保持するデータとの関係を示す同一性情報を前記データと対応付けて記憶し、
    　前記演算処理部は、前記データを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記同一性情報に基づいて、自身のキャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持し、その後、受信したデータを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納することを特徴とする請求項８記載の情報処理装置。
  10. 　前記情報処理措置において、
    　前記演算処理装置はさらに、
    　前記複数の演算処理部が共有する共有キャッシュメモリ部を有し、
    　前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記共有キャッシュメモリ部が保持するデータとの関係を示す第１同一性情報を前記データと対応付けて記憶し、
    　前記共有キャッシュメモリ部は、自身が保持するデータと前記主記憶装置が保持するデータとの関係を示す第２同一性情報を前記データと対応付けて記憶し、
    　前記演算処理部は、前記データを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記第１同一性情報と、前記共有キャッシュメモリ部が記憶する第２同一性情報とに基づいて、前記自身のキャッシュメモリ部に格納されたデータと前記共有キャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持するとともに、受信したデータを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納することを特徴とする請求項８記載の情報処理装置。
  11. 　複数の情報処理装置を有する並列計算機システムであって、
    　前記情報処理装置は、
    　データを保持する主記憶装置と、
    　前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部とを有する演算処理装置と、
    　他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定し、前記受信したデータが前記演算処理装置が待ち合わせているデータであると判定した場合には、前記受信したデータを前記キャッシュメモリ部に格納する通信装置と
    　を有することを特徴とする並列計算機システム。
  12. 　データを保持する主記憶装置と、前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部を有するとともに、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部を有する、並列計算機システムに含まれる演算処理装置の制御方法であって、
    　前記情報処理装置が有する通信装置が、前記並列計算機システムが有する他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定し、
    　前記通信装置が、前記受信したデータが前記演算処理装置が待ち合わせているデータであると判定した場合には、前記受信したデータを前記キャッシュメモリ部に格納することを特徴とする演算処理装置の制御方法。
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