WO2012137321A1 - 情報処理装置、及びその方法 - Google Patents

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trace
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Inventor
本村　哲朗
敦 友田
Original Assignee
株式会社日立製作所
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3065—Monitoring arrangements determined by the means or processing involved in reporting the monitored data
    • G06F11/3072—Monitoring arrangements determined by the means or processing involved in reporting the monitored data where the reporting involves data filtering, e.g. pattern matching, time or event triggered, adaptive or policy-based reporting

Definitions

  • the present invention relates to an information processing technique for tracing data for analyzing a failure of an external device of a central processing unit such as an input / output device in an information processing device in a time series in the central processing unit.
  • a branch trace technique is used to trace a program address called a normal program counter at a branch source and a branch destination at the time of branching.
  • Patent Documents 1 to 3 are techniques for determining that a branch instruction has been executed and storing the branch source address or the branch destination address. In any case, these technologies do not target the device at the time of operation, but target the device at the time of debugging. Therefore, when the device at the time of operation is targeted, a new problem described below arises.
  • the former is protection against alteration of the original processing result data by the trace processing and protection of the trace processing result data from alteration by the normal processing.
  • the trace at the time of debugging has the authority to tamper with the data in order to test the data of the original processing result temporarily, but the trace at the time of operation in the field does not alter the data. There is a problem that needs to be protected because of malfunction.
  • An object of the present invention is to provide an information processing apparatus and method capable of solving the above problems and protecting normal processing data and tracing result data.
  • the present invention is an information processing apparatus including a controller having a processing unit and a storage unit and an input / output device.
  • the processing unit traces the history of the information processing device, Judgment is made whether or not the condition is satisfied, and when the trace condition is satisfied, the mode is changed to the trace mode and the history is saved.
  • the processing unit has the read authority for the data and the trace memory area
  • An information processing apparatus having a configuration in which only the write authority is provided and the trace memory area is accessible only in the trace mode is provided.
  • the present invention provides an information processing apparatus comprising a controller having a processing unit and a storage unit and an input / output device, comprising a tracing controller and a tracing memory, The controller determines whether or not the trace condition is satisfied in order to trace the history of the information processing apparatus, and gives a trace instruction of the trace data stored in the storage unit when the trace condition is satisfied, and An information processing apparatus configured to transfer trace data is provided.
  • an information processing method in an information processing apparatus including a controller and an input / output device, wherein the controller is configured to trace a history of the information processing apparatus. Judgment is made whether or not the trace condition to be met is satisfied, and when the trace condition is met, the trace mode is entered, the history is saved, the read right is given to the data, and the write right is given only to the trace memory area.
  • An information processing method is provided in which the trace memory area can be accessed only in the trace mode.
  • the present invention it is possible to protect normal processing data and trace result data even when the apparatus is operated. Furthermore, by setting the trace conditions, it is possible to save valid data with a small storage capacity.
  • FIG. 10 is a flowchart of a trace process in the first embodiment when the trace timing is when a branch instruction is executed or a target IO device is accessed. It is a figure which shows the data flow and data access authority which are required for a trace in a 1st Example. It is a block diagram in the case of using the trace exclusive hardware which is a 2nd Example.
  • data protection is executed by shifting to a trace mode having special authority for data at the time of tracing.
  • Privilege for trace mode is read access to data in all address areas.
  • the write access has authority only for the address area for tracing. Access is prohibited to the memory areas of the user mode and privileged mode, which are the processing modes inherent to the device, and an error occurs if accessed.
  • the first narrowing down method is to narrow down the trace data by performing tracing after the possibility of a device failure is high.
  • One narrowing condition is what kind of processing the IO device is used in, for example, current and temperature, what kind of processing is performed, and how long it is used, that is, how much load is applied to the IO device. Become.
  • the conditions for giving instructions to the IO device may change depending on how the program on the CPU side that gives instructions to the IO device operates after this narrowing condition is established.
  • the CPU state such as a program counter (PC) is saved as data on the condition of branching.
  • PC program counter
  • the time when the IO device is accessed is set as a trace condition. At this time, the hardware state of the IO device and the instruction data to the IO device Trace.
  • the first embodiment is an embodiment of an information processing apparatus applied to a remote maintenance system for remotely analyzing the cause when a failure occurs in the apparatus.
  • the remote maintenance system is a technique for remotely analyzing the cause when a failure occurs in a device. First, an image of a remote maintenance system configuration relating to the first embodiment will be described with reference to FIG.
  • the remote maintenance system includes a system in the controller 104 and a system in the IO device 105. In the following, according to FIG.
  • the hardware system in the controller 104 shown in FIG. 2 takes time to control a watch dog timer (WDT) 204 in the IO device 105 around the CPU 200 and the main memory (MEM) 207.
  • a timer (TIMER) 209 for measuring the software a timer (TIMER) 209 for measuring the software, a flash (FLASH) 208 for storing the software program and the trace data, an interrupt controller (INTC) 210 for receiving an interrupt from the IO device 105 or the TIMER 209, and communication between them. It consists of an intermediary bus (BUS) 202.
  • BUS intermediary bus
  • the software system processed by the CPU 200 is a real-time operation system (RTOS) 212 that controls real-time performance, and an application (APPL) 213. that performs various controls through the BUS 202. And a tracer (TRCE) 211 having hardware management authority higher than the RTOS 212 for tracing data.
  • RTOS real-time operation system
  • API application
  • TRCE tracer
  • the system in the IO device 105 includes an IO controller (Ctl) 203 that is a control unit for controlling the entire IO device 105, a WDT 204 for monitoring failures of the IO device, IOs 206 such as motors and sensors, and the IO 206. It consists of an input / output controller (IOC) 205 for direct control.
  • IOC input / output controller
  • the WDT 204 is a timer that advances the time to the limit time until the time is cleared. Clearing is performed by Ctl 203 when receiving an instruction from the CPU 200 and no error has occurred in the IO device 105. If an error occurs at the clear timing, or clearing cannot be performed for some reason and the limit time is exceeded, the exception processing of Ctl203 is started. In this embodiment, the error code is transferred to the CPU 200 as exception processing through the INTC 210, and an error interrupt is started on the CPU 200. The CPU 200 transfers the trace data in the MEM 207 or the internal memory of the CPU 200 to the FLASH 208 as an interrupt process.
  • the failure of the IO is mainly targeted. For this reason, if the load on the IO exceeds the limit, for example, the operation time of the IO exceeds the limit time, the possibility that the failure will occur increases. For this reason, as the trace timing 1, the time when the operating time exceeds the upper limit is set as the condition 1. Although the upper limit is not defined here, it is assumed that the value in the MEM 207 is set.
  • CPU_ST is information indicating the execution state of the software, and includes a processing mode in user / privileged mode, a low power mode such as sleep / standby, and an exception / interrupt code in the privileged mode.
  • PC and CPU_ST are usually stored as registers in the CPU 200.
  • IO_ST includes instructions to IO, execution environment such as IO operating time, current, and temperature.
  • condition 1 of the trace timing 1 it is necessary to trace the software state and analyze the location of the failure on the program, with the condition from the clearing of the WDT 204 to the next clearing as the condition 2, and the IO It is necessary to trace the hardware status and analyze the cause of the failure.
  • the former is executed under condition 3 when a branch instruction is executed to reduce the amount of trace data.
  • the trace data is PC (branch instruction and branch destination PC) and CPU_ST.
  • the latter is performed under condition 3 when the target IO is accessed.
  • the trace data is the PC and IO_ST of the access instruction.
  • a trace processing sequence for storing trace data at the trace timing described above will be described with reference to FIG.
  • dotted arrows indicate the flow of program execution or control
  • solid arrows indicate the flow of trace data.
  • time (t) elapses from the upper part to the lower part.
  • the trace processing at trace timing 1 is shown at 300.
  • the outline will be described, and details of the trace processing 300 will be described later according to the flowchart of FIG.
  • condition 1 and condition 2 The time determination of condition 1 and condition 2 is performed at the timing indicated by the two triangles in the trace processing 300. Since the trace uses condition 2 when the WDT 204 is cleared, a timer interrupt is first activated when the timer is cleared by the TIMER 209 in the upper triangle. In this interrupt, the condition 1 is judged whether the IO operation time exceeds the upper limit. Perform with lower triangle. Here, it is assumed that Condition 1 is satisfied.
  • the WDT 204 is cleared from the CPU 200 through Ctl 203. Since the IO operation time exceeds the upper limit due to the determination of the lower triangle, the TRACE 211 stores the trace data illustrated in FIG. 4 in the MEM 207 through the CPU 200.
  • the trace data is saved as shown in the trace processing 301 when the WDT 204 which is the condition 2 is cleared.
  • the trace processing at trace timing 2 is shown at 302.
  • a branch instruction is executed in the APPL 213 or RTOS 212 program after the clear timing 1 is established and before the next WDT 204 is cleared (triangle in the trace processing 302), the trace data shown in FIG. To store. Details will be described later with reference to FIG. Similarly, trace processing is performed thereafter when a branch instruction is executed.
  • the trace processing at trace timing 3 is shown at 303.
  • an access instruction to the target IO is issued after the clear timing 1 is established and before the next WDT 204 is cleared (triangle in the trace processing 303), the trace data shown in FIG. . Thereafter, returning to normal processing, access to the IO is executed. Details of the trace processing will be described later with reference to FIG.
  • 304 shows the trace processing when an error occurs at the clear timing. Clearing is instructed from the CPU 200 to the Ctl 203. When an error occurs in the IO device 105 at this time, an error notification is sent to the Ctl 203 through the IOC 205 in advance. In accordance with the error information notified in advance, the Ctl 203 performs error processing as interrupt processing at the CPU 200 through the INTC 210. At this time, the trace data stored so far in the MEM 207 as the trace data is transferred to the FALSE 208.
  • 520 is a process in the APPL 213 being executed in the user mode.
  • the next clearing time is measured by the TIMER 209.
  • a timer interrupt is entered from the TIMER 209, and in 500, a transition is made to the privileged mode to start interrupt processing.
  • interrupt processing the following steps are processed. At this time, like the normal interrupt processing, the saving of the register and the transition of the processing mode to the privileged mode are executed by the CPU 200.
  • Step 501 Instruct Ctl 203 to clear WDT 204. Specifically, for example, a command is decided between Ctl 203 and a clear command is input to the register of Ctl 203. This step is a normal process that sometimes occurs when there is no trace process.
  • Step 502 It is determined whether or not the condition 1 of the trace timing 1 shown in FIG. 4 is satisfied. That is, it is determined whether the IO operation time exceeds the upper limit time.
  • the IO operation time is periodically transferred from the Ctl 203 to the MEM 207 as the data of IO_ST shown in FIG. It is assumed that the upper limit time is also stored in the MEM 207 at the initial stage of system operation. If it does not exceed the determination result, the process returns from the interrupt at step 505. If it exceeds, the process transits to the trace mode at step 503 and performs the trace processing.
  • Steps 503 and 5031 A transition instruction to exception processing in the trace mode is executed.
  • the trace mode requires that all data stored in the user mode or privileged mode be read-accessible in order to trace data. Details of the trace mode will be described later.
  • the CPU hardware changes the register saving and the processing mode flag on the register to the trace mode. Since the operation at the time of transition and the necessary hardware configuration are the same as those at the time of transition from the user mode to the privileged mode, the details are omitted here.
  • the trace processing from steps 5032 to 5034 will be described below.
  • Step 5032 Since the data is traced at the trace timings 2 and 3, the permission flag is turned on so that automatic transition to the trace mode can be performed under the trace condition 3 thereafter. This flag is provided in a bit of any register of CPU_ST described in FIG.
  • Step 5033 According to FIG. 4, the trace data in the case of the trace timing 1 is read from the CPU register and the memory and stored in the trace memory area.
  • Steps 5034 and 5035 Return from the trace mode to the privileged mode by an instruction. At this time, the register saved in 5031 is recovered by the CPU hardware. That is, a data flow opposite to the transition occurs.
  • Steps 504 and 505 Return from the privileged mode to the user mode by an instruction. At this time, the register saved at 520 is restored by the CPU hardware. Similar to 520, the description is omitted in the operation performed by a normal CPU.
  • Reference numeral 520 denotes a process in the APPL 213 being executed in the user mode as in FIG. Since the trace processing is performed after the trace processing is performed at the trace timing 1, the condition 1 in FIG. 4 is satisfied, and the transition permission flag to the trace mode is turned on in step 5032 in FIG. For this reason, when the CPU hardware detects the execution of the branch instruction or the target IO access instruction at 603, the process transits to exception processing in the trace mode at 600 during the instruction execution. At this time, at the time of transition in 5031, the CPU hardware changes the register saving and the processing mode flag on the register to the trace mode.
  • the branch instruction execution is detected in the instruction decode phase of the instruction execution process in the kernel of the CPU 200.
  • the target IO access is detected by determining that the access destination is the address of the target IO in the memory access phase on the premise of the current mainstream memory mapped IO.
  • the method of determining the condition and realizing the process in the middle of the instruction execution process is a known technique that is conventionally performed even when the exception process is performed.
  • only a few registers are required to determine whether the memory access destination addresses match. The details are omitted here.
  • Each processing step after transition at 600 is the same as 5033 and 5034 in FIG. 5 and is omitted here.
  • the trace objects are PC, CPU_ST, and IO_ST described in FIG.
  • the PC and CPU_ST, 700 are registers of the CPU and are accessed in the privileged mode, and the IO_ST 702 is in the memory area 701 and is important data relating to the IO environment. It is desirable to do.
  • IO_ST 702 is periodically updated from the IO device 105.
  • the data read authority Since the trace process must be able to read all of this information, the data read authority must be higher than the privileged mode.
  • the data in the register group 700 of the PC and CPU_ST is transferred to the trace memory area 703.
  • the data of IO_ST 702 is also transferred to 703.
  • the data access authority for the above trace processing requires the write authority.
  • the write authority to the memory area for normal processing is not given, and the write authority is given only to the trace memory area 703. Further, in order to prevent the data in the trace memory area 703 from being tampered with, normal processing in the user mode and the privilege mode does not have an access authority.
  • authority checks can be performed during the memory access process of the CPU kernel in the same manner as the detection of the target IO access.
  • the mechanism for checking the access destination according to the authority is a process that is also performed in the conventional CPU only in the privileged mode and the user mode, and it is only necessary to check the bit indicating the mode being executed against the access destination. Details are omitted.
  • the first embodiment described above has a problem that the performance overhead due to the trace processing is large.
  • the trace timing 1 since the IO operation time exceeds the upper limit and only the clear timing of the WDT 204, the frequency is low and the overhead is not a serious problem.
  • the traces at the trace timing 2 and the trace timing 3 are at the time of branch instruction execution or IO access, the frequency is high and overhead reduction is necessary.
  • the first is the overhead of setting the status register such as saving the CPU register and changing the mode, which occurs when transitioning to exception handling in the trace mode.
  • This overhead is usually solved by CPU hardware or by using a shadow register, and this patent is premised on this, so a solution is not discussed here.
  • One of the remaining two is the overhead caused by this disturbance because the original processing pipeline is disturbed because the processing transitions to exception processing in the middle of the pipeline processing and returns after the processing is completed during execution of the original processing instruction. is there. Then the last is the trace exception handling time overhead.
  • a dedicated circuit 806 and a signal line group 807 surrounded by a dotted line are dedicated hardware parts newly added. Further, only the kernel part (CPU_Ker) 800 and the register group 801 to be traced, which are parts related to tracing in the internal configuration of the CPU 200, are specified, and other configurations are omitted. The movement of dedicated hardware is described below.
  • the CPU_Ker 800 When the condition 3 in FIG. 4 is established, the CPU_Ker 800 outputs a trace instruction to the TRAC_Ctl 804 through the signal line group 807 and simultaneously with the output of data indicating which type of trace in FIG. As a result, the TRAC_Ctl 804 transfers the data in the register group 801 to the trace memory (TRAC_MEM) 805 via the signal line group 807, or transfers the IO_ST data in the MEM 207 to the TRAC_MEM 805 via the BUS 803 and BUS 202. .
  • the trace memory TRAC_MEM
  • the present invention is a technology effective for improving maintainability suitable for industrial equipment such as factory automation (FA) and medical equipment in which reliability of equipment is an important customer value.
  • FA factory automation
  • the present invention is most suitable for remote maintenance when a failure occurs when a device is operating outside the country, specifically for cause analysis.

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Abstract

　稼動中の情報処理装置におけるデータトレースにおいて、トレース用データと通常処理データの保護と、トレースデータ量削減を図る。ステップ５０２においてトレース条件が成立したときに、トレースモードへ遷移し、ステップ５０３３で通常稼動の処理モードで作成したデータをリードし、トレース用メモリ領域に保存し、その後通常の処理モードへ復帰する。トレースモードは全てのデータへのリード権限を持つが、トレース用メモリ領域へのみのライト権限しか持たず、通常モードはトレース用メモリ領域へのアクセス権限は保持しない。ステップ５０２におけるトレース条件は、ＩＯ装置の障害に対しては、ＩＯ装置の稼動時間が指定された上限時間をこえたときとし、この条件が成立して以降は、プログラムトレースのために分岐命令実行時、ＩＯ装置へのアクセス命令実行時とする。

Description

情報処理装置、及びその方法
　本発明は、情報処理装置の中で、入出力装置などの中央処理装置の外部装置の障害を解析するためのデータを、中央処理装置で時系列にトレースするための情報処理技術に係わる。
　近年グローバル化の影響で、国外にある制御装置などのシステム保守を実施するため、装置に障害が起こった時に、遠隔から原因解析をすることが必要となってきており、稼動中の装置のデータのトレースを、より詳細なデータに対して実施することが必要となってきた。
　従来このような解析用にデータをトレースする技術として、装置出荷前にデバッグのために、データをトレースする技術がある。このとき、できるだけトレースデータを絞込み、有効なデータを保存するための種々の技術がある。例えば、分岐トレース技術であるが、この分岐トレース技術は、分岐時の分岐元と分岐先の、通常プログラムカウンタと呼ばれているプログラムアドレスをトレースするものである。
　データをトレースする技術は、デバッグのために行うものと、トレースデータを絞り込むためのものがあるが、分岐トレース技術は、デバッグ時に適用されるものであり、両者の性格を持っている。この分岐トレース技術に関する参考文献として、特許文献１～３が挙げられる。
特開平７－２６２０４７号公報 特開平７－２００３４９号公報 特開平７－２１０４２２号公報
　特許文献１～３はいずれも、分岐命令が実行されたことを判定して、分岐元アドレスか分岐先アドレスを保存しておく技術である。これらの技術は、いずれにしろ、稼動時の装置を対象とせず、デバッグ時の装置を対象としているため、稼動時の装置を対象とすると、以下に説明する新たな課題が生ずる。
　すなわち、装置本来の処理とトレース処理の間のデータ保護と、デバッグと異なり、データの保存先である不揮発性記憶素子等の利用が、面積とコストにより制約を受けるため、データの絞込みがさらに必要となるという課題である。
　前者は、装置本来の処理結果のデータがトレース処理による改ざんされることへの保護と、トレース処理結果のデータが通常処理により改ざんされることへの保護である。デバッグ時のトレースは、本来の処理結果のデータを一時的に変更してテストするために、データを改ざんする権限が与えられているが、フィールドでの稼動時でのトレースでは、データの改ざんは誤動作になるため、保護しなければならない課題がある。
　本発明の目的は、上記の課題を解決し、通常処理のデータの保護やトレース結果のデータを保護することが可能な情報処理装置、及びその方法を提供するにある。
　本発明は、上記目的を達成するため、処理部と記憶部を備えたコントローラと入出力装置で構成される情報処理装置であって、処理部は、情報処理装置の履歴をトレースするため、トレース条件が成立したか否かを判断し、トレース条件成立時にトレースモードに遷移して履歴を保存し、処理部は、トレースモードでは、データに対してリード権限を持ち、トレース用メモリ領域に対してのみライト権限を持ち、トレース用メモリ領域はトレースモードでのみアクセス可能である構成の情報処理装置を提供する。
　また、本発明は、上記目的を達成するために、処理部と記憶部を備えたコントローラと入出力装置で構成される情報処理装置であって、トレース用コントローラとトレース用メモリを備え、トレース用コントローラは、情報処理装置の履歴をトレースするために、トレース条件が成立したか否かを判断し、トレース条件成立時に、記憶部に格納されたトレースデータのトレース指示を与え、トレース用メモリへ当該トレースデータを転送する構成の情報処理装置を提供する。
　更に、上記の目的を達成するため、本発明においては、コントローラと入出力装置で構成される情報処理装置における情報処理方法であって、コントローラは、情報処理装置の履歴をトレースするために、トレースすべきトレース条件が成立したか否かを判断し、トレース条件成立時にトレースモードに遷移して履歴を保存し、データに対してリード権限を持ち、トレース用メモリ領域に対してのみライト権限を持ち、トレース用メモリ領域を、当該トレースモードでのみアクセス可能である情報処理方法を提供する。
　本発明により、装置を稼動したときにも、通常処理のデータの保護やトレース結果のデータを保護することが可能となる。さらに、トレース条件を設定することにより、少ない記憶容量で有効なデータを保存することが可能となる。
第１の実施例に係わる遠隔保守の全体構成図である。 第１の実施例における、コントローラ内のトレース処理を実施する情報処理装置の構成図である。 第１の実施例における、トレース処理のシーケンス図である。 第１の実施例における、トレースタイミングタイミングと、それを定める条件、およびトレースデータを示す図である。 第１の実施例における、トレースタイミング１のトレース処理のフローチャート図である。 第１の実施例における、トレースタイミングが分岐命令実行時、または対象ＩＯ装置アクセス時のトレースの処理フローチャート図である。 第１の実施例における、トレースに必要となるデータフローとデータアクセス権限を示す図である。 第２の実施例である、トレース用専用ハードを用いる場合の構成図である。
　本発明の好適な態様を概説すると、まず、データ保護は、トレース時にはデータについて特別な権限を有するトレースモードへ遷移して、実行する。
　トレースモードの権限は、全てのアドレス領域のデータに対してリードアクセスは可能である。これに対して、ライトアクセスは、トレース用のアドレス領域に対してのみ権限を有する。装置本来の処理モードである、ユーザモードと特権モードのメモリ領域に対しては,アクセスは禁止され、アクセスした場合は、エラーとなる。
　次に、本発明の好適な態様におけるトレースデータの絞込みについて述べると、中央処理ユニット（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＣＰＵ）の外部の入出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：ＩＯ）装置の故障を対象としているため、ＩＯ装置の障害の可能性が高くなってからトレースを行うことで、トレースデータを絞り込むことが一つ目の絞込み方法である。ＩＯ装置は、どのような実行環境、例えば電流、温度で、どのような処理をさせ、どの程度の稼動時間の間利用しているか、即ちＩＯ装置にどれくらいの負荷を掛けたかが一つの絞込み条件となる。
　さらに、この絞込み条件が成立して以降、ＩＯ装置に指示を与えるＣＰＵ側のプログラムがどのように動作したかで、ＩＯ装置への指示を与える条件が変化する可能性があるので、ソフト状態の変化をトレースするために、分岐時を条件として、プログラムカウンタ（Ｐｒｏｇｒａｍ　Ｃｏｕｎｔｅｒ：ＰＣ)などのＣＰＵ状態をデータとして保存する。
　最後に、ＩＯ装置利用されるときに、ＩＯ装置の負荷が変化するため、ＩＯ装置にアクセスをかけたときをトレース条件として、このときに、ＩＯ装置のハード状態と、ＩＯ装置への指示データをトレースする。
　以下、本発明による代表的な実施例を図面に従って詳細に説明する。なお、以下においては、同じ参照番号、記号は同じものもしくは類似のものを表わすものとする。
　第１の実施例は、装置に障害が起こった時に、遠隔から原因解析をするための遠隔保守システムに適用した情報処理装置の実施例である。
　１．遠隔保守のシステム構成
　遠隔保守システムは、装置に障害が起こった時に、遠隔から原因解析をするための技術である。そこで、まず、第１の実施例に関する遠隔保守のシステム構成のイメージを図１に従って説明する。
　図１に示すように、遠隔保守では、遠隔に設置された保守サイト１００から、稼動中のフィールドサイト１０２内のモータなどを制御するコントローラ１０４に障害が起こった時に、広域ネットワーク１０１を通して原因解析を行い、原因に基づき障害対策を行う。この原因解析を遠隔から実施できるように、コントローラ１０４内にある記憶素子１０６内にあらかじめ状態履歴をトレースして詳細に保存しておく。本実施例では特に入出力装置(Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：ＩＯ)１０５の障害を対象とするため、状態にはＩＯ装置のハード状態も含む。
　このようにフィールドで稼動時のＩＯ装置に対してデータをトレースするためには、前述した二つの課題、装置本来の処理との間のデータ保護と、トレースデータの絞込みとを解決する必要がある。前者は、装置本来の処理結果のデータがトレース処理により改ざんされることへの保護と、トレース処理結果のデータが通常処理により改ざんされることへの保護である。
　以上で述べた課題を解決するための、実施例１におけるトレースの対象となるシステム構成とトレース手段を、以下で順次述べる。
　２．トレース対象のシステム構成
　本実施例に係わる遠隔保守システムはコントローラ１０４内のシステムと、ＩＯ装置１０５内のシステムからなる。図２に従って、以下で述べる。
　まず、図２に示すコントローラ１０４内のハードシステムは、ＣＰＵ２００と主記憶（Ｍｅｍｏｒｙ：ＭＥＭ）２０７を中心に、ＩＯ装置１０５内のウォッチドッグタイマ(Ｗａｔｃｈ　Ｄｏｇ　Ｔｉｍｅｒ：ＷＤＴ）２０４を制御するために時間を計測するタイマ（ＴＩＭＥＲ）２０９、ソフトウェアプログラムとトレースデータを格納するフラッシュ（ＦＬＡＳＨ）２０８、ＩＯ装置１０５やＴＩＭＥＲ２０９からの割込みを受付ける割り込みコントローラ(Ｉｎｔｒｒｕｐｔ　Ｃｏｎｔｒｏｌｌｅｒ：ＩＮＴＣ)２１０、およびこれらの間の通信を媒介するバス(ＢＵＳ)２０２からなる。
　ＣＰＵ２００で処理するソフトウェアシステムは、リアルタイム性を制御するリアルタイムオペレーションシステム（Ｒｅａｌ　Ｔｉｍｅ　Ｏｐｅｒａｔｉｏｎ　Ｓｙｓｔｅｍ：ＲＴＯＳ）２１２、ＢＵＳ２０２を通して各種制御を行うアプリケーション（Ａｐｐｌｉｃａｔｉｏｎ：ＡＰＰＬ）２１３．およびデータのトレースを行うＲＴＯＳ２１２よりハード管理の権限が上位にあるトレーサ(Ｔｒａｃｅｒ：ＴＲＣＥ)２１１からなる。
　次に、ＩＯ装置１０５内のシステムは、ＩＯ装置１０５全体を制御する制御部であるＩＯコントローラ（Ｃｔｌ）２０３，ＩＯ装置の障害を監視するためのＷＤＴ２０４，モータやセンサなどのＩＯ２０６、およびＩＯ２０６を直接制御する入出力コントローラ(ＩＯＣ)２０５からなる。
　ＩＯ装置１０５内でトレースに関連するＷＤＴ２０４とＣｔｌ２０３の関連処理を述べておく。ＷＤＴ２０４は、時間をクリアするまでは限界時間まで時間を進めるタイマである。クリアは、ＣＰＵ２００からの指示を受け、ＩＯ装置１０５内でエラーを起こってない時にＣｔｌ２０３が実施する。クリアタイミングでエラーが起こっているか、または何らかの理由でクリアが実施できず限界時間を超えると、Ｃｔｌ２０３の例外処理を起動する。本実施例では、ＩＮＴＣ２１０を通して，例外処理としてエラーコードをＣＰＵ２００へ転送し，ＣＰＵ２００上でエラー用割込みを起動する。ＣＰＵ２００は割込み処理として、ＭＥＭ２０７内またはＣＰＵ２００の内蔵メモリ内のトレースデータをＦＬＡＳＨ２０８へ転送する。
　３．トレース処理のシーケンス
  ここでは、上記で述べたトレース対象のシステムに対して実施するトレースのシーケンスを図３と図４に従って、以下で述べる。
　３．１　トレースタイミングとトレースデータ
  まず、図４を用いて、トレースによりデータをＭＥＭ２０７内またはＣＰＵ２００の内蔵メモリへ転送するトレースタイミングとトレースデータを説明する。
　本実施例では、主にＩＯの障害を対象としており、このため、ＩＯの稼働時間が限界時間を超えるなど、ＩＯへの負荷が限界を超えると障害が起こる可能性が高まる。このため、トレースタイミング１として、稼働時間が上限を超えた時を条件１とする。上限についてはここでは定めないが、ＭＥＭ２０７内のその値が設定されているものとする。
　この上限を超えた時には、ＷＤＴ２０４のクリア時を条件２として、ソフト状態として、プログラムカウンタＰＣとＣＰＵ２００の状態ＣＰＵ＿ＳＴ（ＣＰＵ　Ｓｔａｔｕｓ）、およびＩＯ２０６の負荷を示す実行状態として、ＩＯ＿ＳＴ（ＩＯ　Ｓｔａｔｕｓ）をトレースデータとしてＭＥＭ２０７に格納する。ここで、ＣＰＵ＿ＳＴとは、ソフトの実行状態を示す情報で、ユーザ/特権 モードの処理モード、スリープ/スタンバイなどの低電力モード、特権モードの場合は例外/割込みコードなどがある。ＰＣとＣＰＵ＿ＳＴは、通常ＣＰＵ２００内のレジスタとして保存されている。ＩＯ＿ＳＴとしては、ＩＯへの指示、ＩＯ稼動時間、電流、温度などの実行環境などがある。
　次に、トレースタイミング１の条件１内で、ＷＤＴ２０４のクリア後の次回のクリアまでの期間を条件２として、ソフトウェア状態をトレースしてプログラム上での障害発生箇所を解析する必要があり、かつＩＯハードウェア状態をトレースして障害原因を解析する必要がある。前者は、分岐命令実行時を条件３として実施してトレースデータ量を減らす。トレースデータはＰＣ（分岐命令と分岐先のＰＣ)とＣＰＵ＿ＳＴである。後者は、対象ＩＯアクセス時を条件３として実施する。トレースデータはアクセス命令のPCとＩＯ＿ＳＴである。
　３．２　トレース処理のシーケンス
  以上で述べたトレースタイミングにトレースデータを保存するトレース処理のシーケンスを図３に従って述べる。図３において、点線の矢印はプログラムの実行または制御の流れを示し、実線の矢印はトレースデータの流れを示す。同図において、上部から下部に向かって時間（ｔ）が経過する。
　まず、トレースタイミング１でのトレース処理を３００に示す。ここでは概略のみ述べ、トレース処理３００の詳細は図５のフローチャートに従い後述する。
　条件１と条件２の時間判定をトレース処理３００内の二つの三角形で示すタイミングで行う。トレースはＷＤＴ２０４のクリア時を条件２とするため、最初に上の三角形でＴＩＭＥＲ２０９によりクリア時にタイマ割込みが起動され、この割込みの中で、ＩＯ稼動時間が上限を超えたかどうかの条件１の判定を下の三角形で実施する。ここでは条件１が成立しているとする。
　上の三角形の判定により、クリアタイミングであると判定されるため、ＣＰＵ２００からＣｔｌ２０３を通して、ＷＤＴ２０４をクリアする。下の三角形の判定により、ＩＯ稼動時間が上限を超えたため、ＴＲＡＣＥ２１１が、ＣＰＵ２００を通して、図４に示すトレースデータをＭＥＭ２０７に格納する。
　以降は、トレースタイミングの条件１は成り立つため、条件２であるＷＤＴ２０４のクリア時に、トレース処理３０１に示すように、トレースデータを保存する。
　次に、トレースタイミング２でのトレース処理を３０２に示す。クリアタイミング１が成立して以降、次回のＷＤＴ２０４をクリアまでの間に、ＡＰＰＬ２１３またはＲＴＯＳ２１２のプログラム中で分岐命令が実行されたとき（トレース処理３０２内の三角形）、図４に示すトレースデータをＭＥＭ２０７に格納する。詳細は図６に従い後述する。同様にして、以降、分岐命令実行時にトレース処理を実施する。
　第三番目に、トレースタイミング３でのトレース処理を３０３に示す。クリアタイミング１が成立して以降、次回のＷＤＴ２０４をクリアまでの間に、対象ＩＯへのアクセス命令が発行されたとき（トレース処理３０３内の三角形）、図４に示すトレースデータをＭＥＭ２０７に格納する。その後、通常処理に戻りＩＯへのアクセスが実行される。トレース処理の詳細は、トレースタイミング２と一緒に図６に従い後述する。
　最後に、クリアタイミングでエラーが起こっている場合のトレース処理を３０４に示す。クリアがＣＰＵ２００からＣｔｌ２０３に指示されるが、この時ＩＯ装置１０５内でエラーが起こっている時には、事前にＩＯＣ２０５を通してＣｔｌ２０３にエラー通知が行われている。この事前通知されているエラー情報に従って、Ｃｔｌ２０３は、ＩＮＴＣ２１０を通して、ＣＰＵ２００で割込み処理としてエラー処理を行う。このとき、これまでトレースデータとしてＭＥＭ２０７に格納されているトレースデータをＦＡＬＳＨ２０８に転送する。
　４．トレースタイミング１でのトレース処理
  トレースタイミング１でのトレース処理３００の詳細フローを図５に従い述べる。
　５２０はユーザモードで実行中のＡＰＰＬ２１３の中の一処理である。ＣＰＵ２００からＷＤＴ２０４へのクリアを指示するため、ＴＩＭＥＲ２０９により次回のクリア時間を計測しており、クリア時間になるとＴＩＭＥＲ２０９からタイマ割込みが入り、５００で特権モードへ遷移して割込み処理を起動する。
　割込み処理では、以下のステップを処理する。このとき、通常の割込み処理と同様にレジスタの退避や処理モードの特権モードへの遷移などがＣＰＵ２００により実行されるが、通常と同様であるので割愛する。
　ステップ５０１：ＷＤＴ２０４のクリアをＣｔｌ２０３に指示する。具体的には、例えばＣｔｌ２０３の間でコマンドを取り決め、クリアコマンドをＣｔｌ２０３のレジスタに入力する。本ステップは、トレース処理がないときにもある通常の処理である。
　ステップ５０２：図４に示すトレースタイミング１の条件１を満たすかどうかを判定する。即ち、ＩＯ稼動時間が上限時間を超えるかどうかを判定する。ここで、ＩＯ稼動時間は、図４で示すＩＯ＿ＳＴのデータとして、ＭＥＭ２０７にＣｔｌ２０３から定期的に転送されている。上限時間はシステム稼動初期にやはりＭＥＭ２０７に格納されているとする。 
  判定結果、超えてない場合は、ステップ５０５で割込みから復帰し、超えている場合は、ステップ５０３でトレースモードへ遷移してトレース処理を行う。
　ステップ５０３と５０３１：トレースモードでの例外処理への遷移命令を実行する。トレースモードは、データをトレースするために、ユーザモードまたは特権モードで格納した全てのデータへリードアクセス可能であることが必要となる。トレースモードの詳細は後述する。
　５０３１での遷移時に、ＣＰＵハードによりレジスタの退避やレジスタ上の処理モードフラグをトレースモードへ変更する。この遷移時の動作や必要なハード構成は、ユーザモードから特権モードへの遷移時と同様であるので、ここでは詳細は割愛する。
  以下でステップ５０３２から５０３４のトレース処理を述べる。
　ステップ５０３２：トレースタイミング２と３でデータをトレースするため、以降、トレース条件３でトレースモードへ自動遷移が可能となるように許可フラグをｏｎする。このフラグは図４で述べたＣＰＵ＿ＳＴのいずれかのレジスタのビットに装備してある。
　ステップ５０３３：図４に従い、トレースタイミング１の場合のトレースデータをＣＰＵレジスタとメモリから読み出し、トレース用メモリ領域に格納する。
　ステップ５０３４と５０３５：トレースモードから特権モードへ命令により復帰する。このとき５０３１で退避したレジスタがＣＰＵハードにより回復される。即ち、遷移と逆のデータフローが起こる。
　ステップ５０４と５０５：特権モードからユーザモードへ命令により復帰する。このとき５２０で退避したレジスタが、ＣＰＵハードにより回復される。５２０と同じく通常のＣＰＵで行われている動作で割愛する。
　５．トレースタイミング２と３でのトレース処理
  図６に従い、本実施例における、トレースタイミング２と３でのトレース処理、図３の３０２と３０３の処理フローを説明する。
　５２０は図５と同様にユーザモードで実行中のＡＰＰＬ２１３の中の一処理である。
  トレースタイミング１でトレース処理が実施されて以降であるため、図４の条件１は成立しており、図５のステップ５０３２でトレースモードへの遷移許可フラグはｏｎとなっている。このため、６０３で分岐命令、または対象ＩＯアクセス命令の実行をＣＰＵハードで検知すると、命令実行途中に６００でトレースモードの例外処理へ遷移する。この時、５０３１での遷移時に、ＣＰＵハードによりレジスタの退避やレジスタ上の処理モードフラグをトレースモードへ変更する。
　ここで、分岐命令実行の検知は、ＣＰＵ２００のカーネル中の命令実行処理の命令デコードフェーズで実施する。対象ＩＯアクセスの検知は、現在主流のメモリマップドＩＯを前提として、メモリアクセスフェーズでアクセス先が対象ＩＯのアドレスであることを判定して検知する。このように命令実行処理の途中において、条件を判断して処理を実現する方法は、従来、例外処理を実施するときにも行われている公知の技術である。他の構成としては、メモリアクセス先アドレスの一致を判定するために、幾つかのレジスタが必要となるのみである。ここでは詳細は割愛する
　上記２種類の検知後は、いずれも図６の処理フローに従う。６００で遷移後の各処理ステップは、図５の５０３３と５０３４と同様であり、ここでは割愛する。
　６．トレースモードで必要となるデータアクセス権限とデータフロー  ここでは、図７に従い、トレースモードで必要となるデータアクセス権限とデータフローを述べる。
　トレース対象は、図４で述べたＰＣ，ＣＰＵ＿ＳＴ，およびＩＯ＿ＳＴである。このうち、ＰＣとＣＰＵ＿ＳＴ、７００はＣＰＵのレジスタであり特権モードでアクセスする対象であり、ＩＯ＿ＳＴ７０２はメモリ領域７０１内にあり、ＩＯ環境に関する重要なデータであるため、やはり特権モードでのアクセス対象とすることが望ましい。ここで、ＩＯ＿ＳＴ７０２は定期的にＩＯ装置１０５から更新される。
　トレース処理は、これらの情報を全てリードできなければならないため、データリード権限については特権モードより上位でなければならない。
　この権限により、トレース処理では、ＰＣ，ＣＰＵ＿ＳＴのレジスタ群７００のデータはトレース用メモリ領域７０３へ転送する。ＩＯ＿ＳＴ７０２のデータも７０３へ転送する。
　また、トレース処理では、障害が起こったときに、７０３のデータを全てＦＬＡＳＨ２０８へ転送して、遠隔解析に備える。
　上記のトレース処理のデータアクセス権限で注意を要するのは、ライト権限である。トレース処理が誤って他のモードのデータを改ざんしないように、通常処理のメモリ領域へのライト権限は与えず、トレース用メモリ領域７０３に対してのみライト権限を与える。また、トレース用メモリ領域７０３のデータも改ざんを受けないように、ユーザモードと特権モードの通常処理はアクセス権限を設けない。
　これらの権限のチェックは、対象ＩＯアクセスの検知と同様にして、ＣＰＵカーネルのメモリアクセス処理のときに実施できる。権限によりアクセス先をチェックする機構は、特権モードとユーザモードのみの従来ＣＰＵでも実施されていた処理であり、実行中のモードを示すビットとアクセス先を照らし合わせてチェックするだけでよい。詳細は割愛する。
　以上説明した実施例１では、トレース処理による性能オーバヘッドが大きいという問題がある。
  トレースタイミング１は、ＩＯ稼働時間が上限を超えて、かつＷＤＴ２０４のクリアタイミングのみであるため、頻度は少なく、オーバヘッドもさほど大きな問題とはならない。しかし、トレースタイミング２とトレースタイミング３でのトレースは、分岐命令実行時やＩＯアクセス時であるため、頻度は多くオーバヘッド削減は必要となる。
　トレース処理のオーバヘッドは主に３つある。
  一つ目は、トレースモードの例外処理へ遷移する時に生じる、ＣＰＵレジスタの退避とモード変更など状態レジスタの設定のオーバヘッドである。このオーバヘッドは通常ＣＰＵのハードで実施するか、シャドウレジスタを利用することにより解決しており、本特許もこれを前提としているため、ここでは解決策を論じない。
　残り二つのうちの一つは、本来処理の命令実行時、パイプライン処理の途中で例外処理に遷移して処理終了後に復帰するため、本来処理のパイプラインは乱される、この乱れによるオーバヘッドである。それから、最後はトレース例外処理時間のオーバヘッドである。
　第２の実施例として、このオーバヘッドに対する解決策を説明する。トレース用の例外処理へ遷移する代わりに、専用ハードで直接、トレース用メモリ領域７０３へのデータ転送を行う。高価となるが、オーバヘッドは全くなくなる。
  すなわち、第２の実施例は、専用ハードによるトレース処理方法である。図８のハード構成図に従い、以下２の実施例について説明する。
　図８で、点線で囲まれた専用回路８０６と信号線群８０７が新たに追加する専用ハード部分である。また、ＣＰＵ２００の内部構成でトレースに関連する部分である、カーネル部（ＣＰＵ＿Ｋｅｒ）８００と、トレース対象のレジスタ群８０１、のみを明記し、他の構成は省略した。以下に専用ハードの動きを述べる。
　図４の条件３が成立した時に、ＣＰＵ＿Ｋｅｒ８００からＴＲＡＣ＿Ｃｔｌ８０４に、信号線群８０７を介して、図４のどのタイプのトレースかを示すデータの出力と同時に、トレース指示を出す。これによりＴＲＡＣ＿Ｃｔｌ８０４は、レジスタ群８０１のデータを，信号線群８０７を介して，トレース用メモリ（ＴＲＡＣ＿ＭＥＭ）８０５に転送するか、またＢＵＳ８０３とＢＵＳ２０２を介してＭＥＭ２０７内のＩＯ＿ＳＴのデータをＴＲＡＣ＿ＭＥＭ８０５に転送する。
　上記の動作をＣＰＵ＿Ｋｅｒ８００による命令実行の動作と並行で実施するために、オーバヘッドはなくなる。残ったオーバヘッドは、ＢＵＳ８０３とＢＵＳ２０２を本来の処理と共有している点であるが、従来処理のバス転送の優先順位を上げてトレース用データ転送は間隙をぬって転送したり、ＭＥＭ２０７を２ポートメモリにして専用バスを設けるなど、アーキテクチャの公知技術を使った改善方法はあるが、ここでは命令実行との並行トレースを主要技術として提示するため、説明を割愛する。
　なお、以上本発明の幾つかの実施例について説明してきたが、これらの実施例は、本発明を分かりやすく説明するために説明したのであり、本発明を実現するための一具体例に過ぎず、また、本発明は必ずしも上述した実施例の全ての構成を備えるものに限定されものではない。
　本発明は、機器の信頼性が重要な顧客価値となるファクトリオートメーション（ＦＡ）や医療装置などの産業系機器に好適な保守性向上に有効な技術である。特に、国外で機器が稼動時に障害が発生したときの遠隔保守、具体的には原因解析のために最適である。
１００　保守サイト
１０２　フィールドサイト
１０４　コントローラ
１０５　入出力（ＩＯ）装置
１０６　記憶素子
２００　中央処理ユニット（ＣＰＵ）
２０２　ＣＰＵ外部バス
２０３　ＩＯコントローラ（Ｃｔｌ）
２０４　ウォッチドッグタイマ(ＷＤＴ）
２０６　ＩＯ装置
２０７　主記憶メモリ（ＭＥＭ）
２０８　フラッシュ（ＦＬＡＳＨ）
２０９　タイマ（ＴＩＭＥＲ）
２１０　割り込みコントローラ（ＩＮＴＣ）
２１１　トレーサ（ＴＲＣＥ）
２１２　リアルタイムＯＳ（ＲＴＯＳ）
２１３　アプリケーション（ＡＰＰＬ）
３００　トレースタイミング１でのトレースのシーケンス
３０２　トレースタイミング２でのトレースシーケンス
３０３　トレースタイミング３でのトレースシーケンス
７０１　メモリ領域
７０２　ＩＯ＿ＳＴ
７０３　トレース用メモリ領域
８００　カーネル部（ＣＰＵ＿Ｋｅｒ）
８０１　トレース対象のレジスタ群
８０３　コントローラ内部ＢＵＳ
８０４　トレース用専用コントローラ
８０５　トレース用メモリ（ＴＲＡＣ＿ＭＥＭ）
８０６　専用回路
８０７　信号線群。

Claims (20)

  1. 処理部と記憶部を備えたコントローラと入出力(以下、ＩＯ)装置で構成される情報処理装置であって、
    前記処理部は、
    前記情報処理装置の履歴をトレースするために、トレースすべきトレース条件が成立したか否かを判断し、
    前記トレース条件の成立時にトレースモードに遷移して履歴を保存し、
    前記処理部は、
    データに対してリード権限を持ち、トレース用メモリ領域に対してのみライト権限を持ち、前記トレース用メモリ領域は、前記トレースモードでのみアクセス可能である、
    ことを特徴とする情報処理装置。
  2. 請求項１に記載の情報処理装置であって、
    前記処理部は、
    前記トレース条件が成立したか否かを判断するため、前記ＩＯ装置の累積稼働時間が前記ＩＯ装置の限界時間を超えた条件（以下、条件１）が成立したか否かを判定し、前記条件１の成立時に前記情報処理装置の履歴を保存する
    ことを特徴とする情報処理装置。
  3. 請求項２に記載の情報処理装置であって、
    前記処理部は、
    前記条件１が成立して以後、プログラム実行中に分岐命令の実行を検出した時に、前記情報処理装置の履歴を保存する
    ことを特徴とする情報処理装置。
  4. 請求項２に記載の情報処理装置であって、
    前記処理部は、
    前記条件１が成立して以後、プログラム実行中に，前記ＩＯ装置へのリードライトアクセス命令の実行を検出した時に、前記情報処理装置の履歴を保存する
    ことを特徴とする情報処理装置。
  5. 請求項２に記載の情報処理装置であって、
    前記ＩＯ装置は、
    ウォッチドックタイマ（以下、ＷＤＴ）とＩＯ制御部（以下、ＣＴＬ）を含み、
    前記処理部は、
    前記ＷＤＴのクリアを、前回のクリアタイミングから一定時間経過後に、前記ＣＴＬに指示して行うと共に、
    前記条件１の成立判定は、前記ＷＤＴのクリアを行うタイマ割込み処理の中で実施する
    ことを特徴とする情報処理装置。
  6. 請求項２に記載の情報処理装置であって、
    保存する前記情報処理装置の履歴についてのデータは、前記コントローラ内部のプログラムカウンタ、または前記処理部のＣＰＵ状態、または前記ＩＯ装置の実行環境の情報である
    ことを特徴とする情報処理装置。
  7. 請求項３に記載の情報処理装置であって、
    保存する前記情報処理装置の履歴についてのデータは、分岐前と分岐先のプログラムカウンタ、または前記処理部のＣＰＵ状態である
    ことを特徴とする情報処理装置。
  8. 請求項４に記載の情報処理装置であって、
    保存する前記情報処理装置の履歴についてのデータは、リードライトアクセス命令のプログラムカウンタ、または前記ＩＯ装置の実行環境の情報である
    ことを特徴とする情報処理装置。
  9. 請求項４に記載の情報処理装置であって、
    前記ＩＯ装置はメモリマップドＩＯであり、
    前記ＩＯ装置へのリードライトアクセス命令の実行の検出は、前記ＩＯ装置のレジスタが登録されているメモリアドレスへのリードライト命令である
    ことを特徴とする情報処理装置。
  10. 請求項１記載の情報処理装置であって、
    前記記憶部は不揮発性記憶素子を含み、
    前記処理部は、
    前記ＩＯ装置で障害が検出されたときに、前記トレースモードの割込み処理に遷移して、前記割込み処理で前記トレース用メモリ領域の内容を、前記不揮発性記憶素子に転送する
    ことを特徴とする情報処理装置。
  11. コントローラとＩＯ装置で構成される情報処理装置であって、
    前記コントローラとは異なるトレース用コントローラとトレース用メモリを備え、
    前記トレース用コントローラは、
    前記情報処理装置の履歴をトレースするために、トレース条件の成立可否を判断し、
    前記トレース条件の成立時に、前記記憶部に格納されたトレースデータのトレース指示を与え、前記トレース用メモリへ前記トレースデータを転送する
    ことを特徴とするデータトレース用の情報処理装置。
  12. コントローラとＩＯ装置で構成される情報処理装置における情報処理方法であって、
    前記コントローラは、
    前記情報処理装置の履歴をトレースするために、トレースすべきトレース条件が成立したか否かを判断し、
    該トレース条件成立時にトレースモードに遷移して履歴を保存し、
    データに対してリード権限を持ち、トレース用メモリ領域に対してのみライト権限を持ち、前記トレース用メモリ領域を、前記トレースモードでのみアクセス可能である、
    ことを特徴とする情報処理方法。
  13. 請求項１２に記載の情報処理方法であって、
    前記コントローラは、
    前記トレース条件が成立したか否かを判断するため、前記ＩＯ装置の累積稼働時間が前記ＩＯ装置の限界時間を超えた条件（以下、条件１）が成立したか否かを判定し、前記条件１の成立時に前記情報処理装置の履歴を前記記憶部に保存する
    ことを特徴とする情報処理方法。
  14. 請求項１３に記載の情報処理方法であって、
    前記コントローラは、
    前記条件１が成立して以後、プログラム実行中に分岐命令の実行を検出した時に、前記情報処理装置の履歴を保存する
    ことを特徴とする情報処理方法。
  15. 請求項１３に記載の情報処理方法であって、
    前記コントローラは、
    前記条件１が成立して以後、プログラム実行中に，前記ＩＯ装置へのリードライトアクセス命令の実行を検出した時に、前記情報処理装置の履歴を保存する
    ことを特徴とする情報処理方法。
  16. 請求項１３に記載の情報処理方法であって、
    保存する前記情報処理装置の履歴についてのデータは、前記コントローラ内部のプログラムカウンタ、または前記コントローラ内部のＣＰＵ状態、または前記ＩＯ装置の実行環境の情報である
    ことを特徴とする情報処理方法。
  17. 請求項１４に記載の情報処理方法であって、
    保存する前記情報処理装置の履歴についてのデータは、分岐前と分岐先のプログラムカウンタ、または前記コントローラ内部のＣＰＵ状態である
    ことを特徴とする情報処理方法。
  18. 請求項１５に記載の情報処理方法であって、
    保存する前記情報処理装置の履歴についてのデータは、リードライトアクセス命令のプログラムカウンタ、または前記ＩＯ装置の実行環境の情報である
    ことを特徴とする情報処理方法。
  19. 請求項１５に記載の情報処理方法であって、
    前記ＩＯ装置はメモリマップドＩＯであり、
    前記ＩＯ装置へのリードライトアクセス命令の実行の検出は、前記ＩＯ装置のレジスタが登録されているメモリアドレスへのリードライト命令である
    ことを特徴とする情報処理方法。
  20. 請求項１２記載の情報処理方法であって、
    前記記憶部は不揮発性記憶素子を含み、
    前記コントローラは、
    前記ＩＯ装置で障害が検出されたときに、前記トレースモードの割込み処理に遷移して、前記割込み処理で前記トレース用メモリ領域の内容を、前記不揮発性記憶素子に転送する
    ことを特徴とする情報処理方法。
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