WO2012133964A1 - 디지털 값 생성 장치 및 방법 - Google Patents

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WO2012133964A1
WO2012133964A1 PCT/KR2011/002219 KR2011002219W WO2012133964A1 WO 2012133964 A1 WO2012133964 A1 WO 2012133964A1 KR 2011002219 W KR2011002219 W KR 2011002219W WO 2012133964 A1 WO2012133964 A1 WO 2012133964A1
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digital value
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generator
inverter
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PCT/KR2011/002219
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김태욱
김동규
최병덕
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Industry University Cooperation Foundation IUCF HYU
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes

Definitions

  • An apparatus and method for generating an identification key for use in digital signatures and the like are required for encryption and decryption.
  • an identification key a unique ID (hereinafter referred to as an identification key) on a chip produced in large quantities. Accordingly, there is a need for an apparatus and method for generating random digital values (such as identification keys or unique IDs).
  • the identification key in order to use the identification key as a unique ID of a device or chip, the randomness and the once generated identification are completely random when the digital bits constituting the generated identification key are '1' and '0'.
  • the key must be guaranteed with a high level of time-invariance that does not change over time.
  • the digital value generated from the apparatus for generating the conventional digital value satisfies randomness, but it is difficult to satisfy reliability, that is, time invariant due to noise, differential aging, and the like.
  • the present invention provides a digital value generating device and method capable of generating reliable random digital values that are robust against noise and environmental changes and guarantee time invariance.
  • the digital value generator is connected to the digital value generator and a digital value generator that generates a random digital value using a process deviation of a semiconductor, and either one of a first state and a second state corresponding to the generated digital value.
  • the digital value may be frozen by including a digital value freezing unit which is fixed to a state and freezes the digital value.
  • the digital value generator may include a physically unclonable function (PUF) that is not physically replicable.
  • PPF physically unclonable function
  • the digital value generator is connected to the output terminal of the first inverter and the input terminal of the second inverter to the first node and the input terminal of the first inverter and the output terminal of the second inverter to the second node.
  • the digital value may be generated using a logical level of at least one of the first node and the second node.
  • the digital value generator includes a differential amplifier for amplifying a potential difference between two input nodes, and generates the digital value by using a logical level of an output node when the two input nodes are shorted. Can be.
  • the digital value generator includes an SR latch (Set-Reset latch) having two input nodes and two output nodes, and if the two input nodes are short-circuited the logical level of the output node
  • the digital value may be generated by using the same.
  • the digital value freezing unit may be a fuse that freezes the digital value by not breaking or not receiving an overcurrent corresponding to the digital value generated during the initial driving of the digital value generating unit.
  • the first state may be a state where the fuse is blown
  • the second state may be a state where the fuse is not blown.
  • the digital value freezing unit may be a nonvolatile memory device that stores the digital value generated during the initial driving of the digital value generating unit.
  • the nonvolatile memory device may be any one of an electrically erasable programmable read-only memory (EEPROM) and a flash memory.
  • EEPROM electrically erasable programmable read-only memory
  • flash memory any one of an electrically erasable programmable read-only memory (EEPROM) and a flash memory.
  • the first state may be a state in which a digital value '0' is stored in the nonvolatile memory device
  • the second state may be a state in which a digital value '1' is stored in the nonvolatile memory device.
  • the digital value freezing unit may be located inside the digital value generating unit.
  • a digital value generating device generates a digital value using a semiconductor process deviation, wherein the digital value generating unit of the device is connected to the generating unit and to generate the random digital value.
  • the digital value freezing unit of the device may include freezing the generated random digital value.
  • the digital value generator may include a physically unclonable function (PUF) that is not physically replicable.
  • PEF physically unclonable function
  • the generating of the digital value may include connecting the output terminal of the first inverter and the input terminal of the second inverter to the first node and the input terminal of the first inverter and the output terminal of the second inverter.
  • the method may include connecting to a second node and generating the digital value by using a logical level of at least one of the first node and the second node when the first node and the second node are shorted.
  • the step of generating the digital value is based on a differential amplifier that amplifies the potential difference between two input nodes, using the logical level of the output node when the two input nodes are shorted. It may be a step of generating.
  • the step of generating the digital value is based on an SR latch (Set-Reset latch) having two input nodes and two output nodes, when the two input nodes are shorted.
  • the digital value may be generated using a logical level.
  • the step of freezing the digital value by flowing an overcurrent to the fuse in response to the digital value generated during the initial driving of the circuit, the fuse is blown to freeze the digital value It may be a step.
  • the freezing of the digital value may be a step of storing the digital value generated during initial driving of the circuit in a nonvolatile memory device.
  • the nonvolatile memory device may be any one of an electrically erasable programmable read-only memory (EEPROM) and a flash ROM.
  • EEPROM electrically erasable programmable read-only memory
  • flash ROM flash ROM
  • the structure of the circuit for generating the digital value by using the process deviation of the manufacturing process of the semiconductor chip is simple and the time invariant is satisfied, the reliability of the digital value is increased.
  • FIG. 1 is a block diagram showing a digital value generating device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a configuration of a digital value generating device according to an embodiment of the present invention.
  • FIG. 3 is a timing diagram when voltage is applied to the digital value generating device according to one embodiment of the present invention.
  • FIGS. 4 through 9 are circuit diagrams for describing a configuration of a digital value generating device according to various embodiments of the present disclosure.
  • FIG. 10 is a flowchart illustrating a digital value generating method according to an embodiment of the present invention.
  • the digital value generating device includes a digital value generating unit 110 and a digital value freezing unit 120.
  • the digital value generator 110 generates a random digital value based on the voltage vvd applied to the digital value generator 110.
  • Process deviations in semiconductor processes occur for a variety of reasons. For example, when manufacturing a transistor, parameters such as an effective gate length, an index of doping concentration, an index of oxide thickness, or a threshold voltage may be a cause of the process deviation. Since the process deviation is due to natural phenomena, the process deviation can be made small but not completely eliminated.
  • the digital value generator 110 generates digital values that are randomly determined and are not changed once determined, using the process deviation of the semiconductor process.
  • the digital value freezing unit 120 is connected to the digital value generating unit 110 and is fixed to one of a first state and a second state corresponding to the digital value generated by the digital value generating unit 110. Freeze the digital value.
  • the digital value generated by the digital value generator 110 is guaranteed randomness by the process deviation, the digital value may change with time due to noise, differential aging, or the like. Accordingly, the digital value freezing unit 120 freezes the digital value so that the digital value does not change even when noise, environmental changes, etc. are generated so that a digital value that is guaranteed to be invariant in time is generated.
  • the digital value generator 210 generates a digital value that is not physically duplicated and may include, for example, a physically unclonable function (PUF).
  • PEF physically unclonable function
  • the digital value generator 210 includes a PUF circuit including an SR latch (Set-Reset latch).
  • the digital value freezing unit 220 includes a first fuse and a second fuse is illustrated.
  • the fuse included in the digital value freezing unit 220 which has received the overcurrent is blown, and thus the digital value output through the digital value freezing unit 220 may be permanently frozen. That is, after the freezing, the configuration of the circuit is permanently changed according to whether the fuse is blown. Therefore, the digital value does not change after the circuit is changed by the initial driving. This process may be referred to as freezing. have.
  • this embodiment solves the problem of not guaranteeing time invariability, which is a problem when generating a digital value in a PUF circuit using a conventional process deviation.
  • FIG. 3 is a timing diagram illustrating a digital value output as a voltage is applied to a digital value generating device according to an embodiment of the present invention with reference to FIG. 3.
  • FIG 3 illustrates an example in which the second fuse is blown as the overcurrent flows through the second fuse.
  • the digital value freezing unit 220 generates a random digital value generated by the digital value generating unit 210 according to the state of the fuse, that is, the first state in which the fuse is blown and the second state in which the fuse is not blown.
  • the value can be frozen.
  • FIGS. 4 through 9 are circuit diagrams for describing a configuration of a digital value generating device according to various embodiments of the present disclosure.
  • various embodiments of the present invention will be described in detail with reference to the accompanying drawings.
  • the digital value generator is implemented to include a differential amplifier for amplifying a potential difference between two input nodes as shown in FIG. 4A, so that the digital value generator outputs when the two input nodes are shorted.
  • Logical levels of nodes can be used to generate digital values.
  • the digital value freezing unit 400 may be implemented to include two fuses.
  • the fuse may be connected between the digital value generating unit and the ground as shown in FIG. 2, but FIGS. 4B to 4D. It may be connected in the digital value generator as shown.
  • the fuse of the digital value determination unit may be connected to a position corresponding to each of the input nodes, as shown in Figure 4b may be connected between the input terminal and the output terminal, as shown in Figure 4c It may be connected in parallel between and the output terminal, it may be connected in parallel between the input terminal and the output terminal as shown in Figure 4d.
  • the overcurrent flows selectively to either fuse by a digital value generated during the first operation, so that the superiority of the output value is fixed from the first and subsequent operations.
  • the comparator compares it to a digital value and converts it into a digital value through a logic circuit and an overcurrent load circuit. Cut off by over-current flowing only to the right fuse.
  • the output voltage of OUT is always vdd from the subsequent operation, and OUTb (the negative signal of OUT) always has an output voltage lower than vdd, so that the right and the right of the output voltage are fixed, and the digital value converted therefrom is also fixed.
  • the digital value generator may include a dual inverter as shown in FIG. 5A.
  • an output terminal of the first inverter and an input terminal of the second inverter are connected to a first node, and an input terminal of the first inverter and an output terminal of the second inverter are connected to a second node, so that the first node and When the second node is shorted, the digital value may be generated using a logical level of at least one of the first node and the second node.
  • the fuse of the digital value freezing unit may also be connected between the digital value generating unit and the ground as in FIG. 5B, but may be connected between the power supply and the output terminal as in FIG. 5C, and the output terminal as in FIG. 5D. It may be connected in parallel between the and ground, and may be connected in parallel between the power supply and the output terminal as shown in FIG.
  • the digital value generator includes an SR latch having two input nodes and two output nodes as shown in FIG. 6A, so that when the two input nodes are shorted, The digital value may be generated using a logical level.
  • the fuse of the digital value freezing unit may be connected between the digital value generating unit and the ground as shown in FIGS. 6B to 6D.
  • the digital value freezing unit of the present invention EEPROM (Electrically Erasable Programmable Read-Only Memory), the flash memory for storing the digital value generated during the initial driving of the digital value generation unit It may be implemented as a nonvolatile memory device.
  • EEPROM Electrically Erasable Programmable Read-Only Memory
  • the digital value freezing unit is not limited to the one including the nonvolatile memory device, but all floating gates. It can be configured utilizing an element.
  • the digital value freezing unit is implemented to include a nonvolatile memory device, similarly to the case where the digital value freezing unit is implemented to include a fuse as described above, a state in which charge generated by a power applied to the digital value generating unit is charged, that is, The digital value generated according to the first state in which the digital value '0' is stored in the nonvolatile memory device and the second state in which the digital value '1' is stored in the nonvolatile memory device may be frozen.
  • the digital value generator includes a differential amplifier for amplifying a potential difference between input nodes, and connects the digital value freezing unit 700 to a position corresponding to the position where the fuse is connected.
  • the generated digital value may be frozen by using the state in which the digital value is stored in the nonvolatile memory device.
  • the ON voltage is applied to the gate of the flash memory device.
  • the floating gate of the flash memory device is charged with negative charge according to the superiority of the output voltage.
  • the circuit of FIG. 7B charges the flash memory device on the right when the OUT voltage is high and the floating gate of the flash memory device on the left when the OUTb voltage is high. If the voltage at OUT is high and the floating gate of the right flash memory device is negatively charged, the output voltage of OUT is vdd because the right flash memory device does not turn on even if the ON voltage is input to the gate of the flash memory device in a subsequent operation.
  • the OUTb output voltage is lower than that, so the voltage superiority of the initial operation is fixed as it is.
  • the nonvolatile memory device may be connected between an input terminal and an output terminal, and may be connected in parallel between a power supply and an output terminal as shown in FIG. 7C, and as shown in FIG. 7D. It can also be connected in parallel between the input and output terminals.
  • the digital value generator may include a dual inverter as illustrated in FIG. 8A, and the digital value freezer may include a nonvolatile memory device.
  • the nonvolatile memory device of the digital value freezing unit may be connected between the digital value generating unit and ground as shown in FIG. 8B, but may be connected between a power supply and an output terminal as shown in FIG. 8C, and Likewise, it can be connected in parallel between the output terminal and ground, or can be connected in parallel between the power supply and the output terminal as shown in FIG. 8E.
  • the digital value generator includes an SR latch having two input nodes and two output nodes as shown in FIG. 9A, and the digital value generator includes a nonvolatile memory device. Can be.
  • the nonvolatile memory device of the digital value freezing unit may be connected in various forms between the digital value generating unit and the ground as shown in FIGS. 9B to 9D.
  • the digital value generator according to the present invention does not generate the same identification key even if different circuits are created under the same design, so that physical replication of the circuit is not possible. Thus, randomness and time invariance of the identification key are satisfied.
  • multiple identical devices such as dual inverters, differential amplifiers, SR latches, EEPROMs, and flash memories to generate identification keys, physically copying is impossible, ensuring high security.
  • the digital value freezing unit of the digital value generating device causes the fuse included in the digital value freezing unit to be blown by using the current caused by the voltage, or the digital value freezing unit of the digital value freezing unit includes a digital value in the nonvolatile memory device included in the digital value freezing unit.
  • the digital value generated in the digital value generating device is permanently frozen (S1030).

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Abstract

PUF(Physically Unclonable Function) 값 생성 장치 및 방법이 개시된다. 디지털 값 생성 장치는 반도체의 공정 편차를 이용하여 무작위의 디지털 값을 생성하는 디지털 값 생성부 및 상기 디지털 값 생성부에 연결되고 상기 생성된 디지털 값에 대응하여 제1 상태 또는 제2 상태 중 어느 한 상태로 고정되어 상기 디지털 값을 동결하는 디지털 값 동결부를 포함하여 상기 디지털 값 생성부의 초기 구동 시 생성된 디지털 값을 동결할 수 있다.

Description

디지털 값 생성 장치 및 방법
디지털 보안 분야에 연관되며, 보다 특정하게는 전자장치의 보안, 임베디드 시스템(Embedded system) 보안, SoC(System on Chip) 보안, 스마트 카드(Smart Card) 보안, USIM(Universal Subscriber Identity Module) 보안 등을 위하여 필요한 암호화 및 복호화 방법과 디지털 서명 등에 사용되는 식별키를 생성하는 장치 및 방법에 연관된다.
최근 전자태그 등의 기술이 발달하면서 대량으로 생산되는 칩에 고유의 아이디(이하에서는 식별 키라 함)를 삽입해야 할 필요성이 증가하였다. 따라서, 무작위의 디지털 값(이를테면, 식별 키 또는 고유 아이디 등)을 생성하는 장치 및 방법의 개발이 필요하게 되었다.
하지만 식별 키를 장치 또는 칩의 고유 아이디로 활용하기 위해서는, 생성된 식별 키를 구성하는 디지털 비트들이 '1'일 확률과 '0'일 확률이 완전히 랜덤한 무작위성(Randomness)과 한 번 생성된 식별 키는 시간이 지나도 변하지 않는 시불변성(Time-invariance)이 높은 수준으로 보장되어야 한다.
그러나, 종래의 디지털 값을 생성하는 장치로부터 생성되는 디지털 값은 무작위성은 만족하지만, 노이즈, 차동 노화(differential aging) 등으로 인하여 신뢰성 즉, 시불변성(time invariant)을 만족하기는 어렵다는 문제가 있었다.
따라서, 노이즈에 강하고 외부 온도 등의 환경 변화에도 강한 시불변성이 보장되는 복제가 불가능한 디지털 값을 생성하는 장치 및 방법은 절실하게 요구되고 있다.
반도체 칩의 제조 공정의 공정편차를 이용하여 물리적으로 복제가 불가능한 PUF를 구현함으로써, 구조가 간단하면서도 무작위적 디지털 값을 생성하고, 생성된 값은 시불변성이 보장되도록 동결(Freezing)하는 장치 및 방법을 제공한다.
노이즈 및 환경 변화에도 강하고 시불변성이 보장되는 신뢰할 수 있는 무작위의 디지털 값을 생성할 수 있는 디지털 값 생성 장치 및 방법을 제공한다.
디지털 값 생성 장치는 반도체의 공정 편차를 이용하여 무작위의 디지털 값을 생성하는 디지털 값 생성부 및 상기 디지털 값 생성부에 연결되고 상기 생성된 디지털 값에 대응하여 제1 상태 또는 제2 상태 중 어느 한 상태로 고정되어 상기 디지털 값을 동결하는 디지털 값 동결부를 포함하여 생성된 디지털 값을 동결할 수 있다.
일측에 따르면, 상기 디지털 값 생성부는 물리적으로 복제가 불가능한 PUF(Physically Unclonable Function)를 포함할 수 있다.
다른 측면에 따르면, 상기 디지털 값 생성부는 제1 인버터의 출력 단자 및 제2 인버터의 입력 단자는 제1 노드에 연결되고 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자는 제2 노드에 연결되어, 상기 제1 노드 및 상기 제2 노드가 단락되는 경우 상기 제1 노드 및 상기 제2 노드 중 적어도 하나의 논리적 레벨을 이용하여 상기 디지털 값을 생성할 수 있다.
또 다른 측면에 따르면, 상기 디지털 값 생성부는 두 개의 입력 노드 간의 전위차를 증폭시키는 차동 증폭기를 포함하고, 상기 두 개의 입력 노드가 단락되는 경우의 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성할 수 있다.
또 다른 측면에 따르면, 상기 디지털 값 생성부는 두 개의 입력 노드 및 두 개의 출력 노드를 가지는 SR 래치(Set-Reset latch)를 포함하고, 상기 두 개의 입력 노드가 단락되는 경우 상기 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성할 수 있다.
또 다른 측면에 따르면, 상기 디지털 값 동결부는 상기 디지털 값 생성부의 초기 구동 시 생성된 상기 디지털 값에 대응하여 과전류를 받아 끊어지거나 끊어지지 않음으로써 상기 디지털 값을 동결하는 퓨즈(fuse)일 수 있다.
또 다른 측면에 따르면, 상기 제1 상태는 상기 퓨즈가 끊어진 상태이고, 상기 제2 상태는 상기 퓨즈가 끊어지지 않은 상태일 수 있다.
또 다른 측면에 따르면, 상기 디지털 값 동결부는 상기 디지털 값 생성부의 초기 구동 시 생성된 상기 디지털 값을 저장하는 비휘발성 메모리 소자일 수 있다.
또 다른 측면에 따르면, 상기 비휘발성 메모리 소자는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory) 중 어느 하나 일 수 있다.
또 다른 측면에 따르면, 상기 제1 상태는 상기 비휘발성 메모리 소자에 디지털 값 '0'이 저장된 상태이고, 상기 제2 상태는 상기 비휘발성 메모리 소자에 디지털 값 '1'이 저장된 상태일 수 있다.
또 다른 측면에 따르면, 상기 디지털 값 동결부는 상기 디지털 값 생성부의 내부에 위치할 수 있다.
한편, 디지털 값 생성 방법은 디지털 값 생성 장치가 반도체 공정 편차를 이용하여 디지털 값을 생성하는 방법에 있어서, 상기 장치의 디지털 값 생성부가 무작위의 상기 디지털 값을 생성하는 단계 및 상기 생성부에 연결되는 상기 장치의 디지털 값 동결부가 상기 생성된 무작위의 디지털 값을 동결하는 단계를 포함할 수 있다.
다른 측면에 따르면, 상기 디지털 값 생성부는 물리적으로 복제가 불가능한 PUF(Physically Unclonable Function)를 포함할 수 있다.
또 다른 측면에 따르면, 상기 디지털 값을 생성하는 단계는 제1 인버터의 출력 단자 및 제2 인버터의 입력 단자를 제1 노드에 연결하고 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자를 제2 노드에 연결하여, 상기 제1 노드 및 상기 제2 노드가 단락되는 경우 상기 제1 노드 및 상기 제2 노드 중 적어도 하나의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는 단계일 수 있다.
또 다른 측면에 따르면, 상기 디지털 값을 생성하는 단계는 두 개의 입력 노드 간의 전위차를 증폭시키는 차동 증폭기를 기초로, 상기 두 개의 입력 노드가 단락되는 경우의 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는 단계일 수 있다.
또 다른 측면에 따르면, 상기 디지털 값을 생성하는 단계는 두 개의 입력 노드 및 두 개의 출력 노드를 가지는 SR 래치(Set-Reset latch)를 기초로, 상기 두 개의 입력 노드가 단락되는 경우 상기 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는 일 수 있다.
또 다른 측면에 따르면, 상기 디지털 값을 동결하는 단계는 상기 회로의 초기 구동 시 생성된 상기 디지털 값에 대응하여 퓨즈(fuse)에 과전류를 흘림으로써, 상기 퓨즈가 끊어지게 하여 상기 디지털 값을 동결하는 단계일 수 있다.
또 다른 측면에 따르면, 상기 디지털 값을 동결하는 단계는 상기 회로의 초기 구동 시 생성된 상기 디지털 값을 비휘발성 메모리 소자에 저장하는 단계일 수 있다.
또 다른 측면에 따르면, 상기 비휘발성 메모리 소자는 EEPROM(Electrically Erasable Programmable Read-Only Memory), Flash ROM 중 어느 하나 일 수 있다.
반도체 칩의 제조 공정의 공정편차를 이용하여 디지털 값을 생성하는 회로의 구조가 간단하면서도 시불변성이 만족됨에 따라 상기 디지털 값의 신뢰성이 높아지게 된다.
또한, 동일한 설계 하에서 다른 회로를 만들더라도 동일한 식별 키가 생성되지 않음으로써 회로의 물리적인 복제가 불가능하므로, 높은 보안성을 보장한다.
도 1은 본 발명의 일실시예에 있어서, 디지털 값 생성 장치를 도시한 블록도이다.
도 2는 본 발명의 일실시예에 있어서, 디지털 값 생성 장치의 구성을 나타내는 회로도이다.
도 3은 본 발명의 일실시예에 있어서, 디지털 값 생성 장치에 전압이 인가됨에 따른 타이밍도이다.
도 4 내지 도 9는 본 발명의 다양한 실시예에 있어서, 디지털 값 생성 장치의 구성을 설명하기 위한 회로도이다.
도 10은 본 발명의 일실시예에 있어서, 디지털 값 생성 방법을 나타내는 순서도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일실시예에 있어서, 디지털 값 생성 장치를 도시한 블록도이다. 본 발명의 일실시예에 따른 디지털 값 생성 장치는 디지털 값 생성부(110) 및 디지털 값 동결부(120)를 포함한다.
상기 디지털 값 생성부(110)는 상기 디지털 값 생성부(110)에 인가되는 전압(vdd)을 기초로 무작위의 디지털 값을 생성한다.
반도체 공정에서 공정편차는 다양한 이유에 의해 발생한다. 이를테면, 트랜지스터를 제조하는 경우, 유효 게이트 길이, 도핑 농도 관련 지수, 산화물 두께 관련 지수 또는 문턱전압 등의 파라미터가 공정편차의 원인이 될 수 있다. 이러한 공정 편차는 자연현상에 기인하는 것이므로, 공정편차를 작게 할 수는 있어도 완전히 제거하는 것은 불가능하다.
따라서 일반적으로는 공정편차가 작은 반도체 제조 공정이 우수한 것으로 인식되어 반도체 공정의 기술분야에서는 공정 편차를 줄이기 위한 다양한 시도를 하고 있다. 그러나, 본 발명에 따른 디지털 값 생성부(110)는 오히려 이러한 반도체 공정의 공정 편차를 이용하여, 무작위로 결정되며 한 번 결정되면 변경되지 않는 디지털 값을 생성한다.
상기 디지털 값 동결부(120)는 상기 디지털 값 생성부(110)에 연결되어 상기 디지털 값 생성부(110)에서 생성된 디지털 값에 대응하여 제1 상태 또는 제2 상태 중 어느 한 상태로 고정되어 상기 디지털 값을 동결(freezing)한다.
상기 디지털 값 생성부(110)에서 생성된 디지털 값은 상기 공정 편차에 의하여 무작위성이 보장되기는 하지만, 노이즈, 차동 노화(differential aging) 등으로 인하여 시간의 경과에 따라 상기 디지털 값이 변동될 수 있다. 따라서, 상기 디지털 값 동결부(120)는 노이즈, 환경 변화 등에도 상기 디지털 값이 변화되지 않도록 상기 디지털 값을 동결함으로써 시불변성이 보장되는 디지털 값이 생성되도록 한다.
이하, 도 2를 참조하여 본 발명의 일실시예에 있어서 디지털 값 생성 장치의 구성을 보다 상세히 설명하도록 한다.
도 2를 참조하면, 상술한 바와 같이, 디지털 값 생성부(210)는 물리적으로 복제가 불가능한 디지털 값을 생성하는 것으로서, 일 예로 PUF(Physically Unclonable Function)를 포함할 수 있다.
도 2에는 일실시예로서, 디지털 값 생성부(210)가 SR 래치(Set-Reset latch)를 포함하는 PUF 회로를 포함함이 도시되어 있다. 그리고, 디지털 값 동결부(220)가 제1 퓨즈(fuse) 및 제2 퓨즈를 포함한 실시예가 예시적으로 도시되어 있다.
디지털 값 생성 장치의 초기 구동 시 디지털 값 생성부(210)에 포함된 SR 래치에 전압(vdd)이 인가되면 상기 SR 래치의 공정 편차에 의해 무작위의 디지털 값이 생성된다. 이 때, 생성된 무작위 디지털 값에 의해 과전류를 상기 과전류가 디지털 값 동결부(220)로 흘리게 된다.
이에 따라, 상기 과전류를 받은 상기 디지털 값 동결부(220)에 포함된 퓨즈는 끊어지게 되고, 따라서 상기 디지털 값 동결부(220)를 통하여 출력되는 디지털 값을 영구적으로 동결할 수 있다. 즉, 이러한 동결 후에는, 퓨즈가 끊어졌는지의 여부에 따라 회로의 구성이 영구히 변경되므로, 초기 구동에 의해 상기 회로가 변경된 후에는 디지털 값이 변경되지 않으며, 이러한 과정을 동결(freezing)이라 할 수 있다.
한 번 끊어진 퓨즈가 다시 연결되지는 않기 때문에, 이러한 실시예에 의하면, 종래의 공정 편차를 이용한 PUF 회로에서 디지털 값을 생성하는 경우 문제되던, 시불변성의 보장이 되지 않던 문제점이 해결된다.
이하 도 3을 참조하여 본 발명의 일실시예에 있어서 디지털 값 생성 장치에 전압이 인가됨에 따라 출력되는 디지털 값을 나타내는 타이밍도이다.
도 3은 일 예로서 상기 과전류가 제2 퓨즈를 통하여 흐름에 따라 상기 제2 퓨즈가 끊어진 상태가 되었을 경우를 나타낸다.
도 2 및 도 3을 참조하면, 디지털 값 생성 장치가 초기 구동을 수행하여 상기 디지털 값 생성부(210)에 전압이 인가되면, 상기 디지털 값 동결부(220)의 상기 제2 퓨즈가 끊어짐에 따라 제 1 출력 값은 언제나 0으로 생성되고, 제 2 출력 값은 언제나 1로 생성된다.
따라서, 상기 디지털 값 동결부(220)는 상기 퓨즈의 상태 즉, 상기 퓨즈가 끊어진 제1 상태 및 상기 퓨즈가 끊어지지 않은 제2 상태에 따라 상기 디지털 값 생성부(210)에서 생성된 무작위의 디지털 값을 동결할 수 있다.
도 4 내지 도 9는 본 발명의 다양한 실시예에 있어서, 디지털 값 생성 장치의 구성을 설명하기 위한 회로도이다. 이하에서는 본 발명의 다양한 실시예를 각각의 도면을 참조하여 상세히 설명하기로 한다.
먼저 도 4를 참조하면 디지털 값 생성부는 도 4a에 도시된 바와 같이 두 개의 입력 노드 간의 전위차를 증폭시키는 차동 증폭기(differential amplifier)를 포함하도록 구현되어 상기 두개의 입력 노드가 단락(short)되는 경우 출력 노드의 논리적 레벨을 이용하여 디지털 값을 생성할 수 있다.
디지털 값 동결부(400)는 두 개의 퓨즈를 포함하도록 구현될 수 있는데, 이 때 상기 퓨즈는 도 2에서와 같이 상기 디지털 값 생성부와 그라운드(ground) 사이에 연결될 수도 있지만, 도 4b 내지 도 4d와 같이 디지털 값 생성부 내에 연결될 수 있다.
이 경우, 상기 디지털 값 결정부의 퓨즈는 각각의 입력 노드 중 상호 대응되는 위치에 연결될 수 있는데, 도 4b에 도시된 바와 같이 입력 단자와 출력 단자 사이에 연결될 수 있고, 도 4c에 도시된 바와 같이 전원과 출력 단자 사이에 병렬로 연결될 수도 있으며, 도 4d에 도시된 바와 같이 입력 단자와 출력 단자 사이에 병렬로 연결 될 수도 있다.
이러한 도시된 예시적 퓨즈들의 구성에 따르면, 최초 동작시 발생되는 디지털 값에 의하여 선택적으로 어느 한 쪽의 퓨즈에 과전류가 흐르게 되어, 최초 이후의 동작부터는 출력값 의 우위가 고정되게 된다.
예를 들면 도 4(b)의 회로에서 최초 동작시 OUT이 OUTb(OUT의 부신호)보다 높은 전압을 출력할 경우, 이를 비교기를 통해 비교하여 디지털 값으로 변환하고 논리회로와 과전류 부하회로를 거쳐 오른쪽 퓨즈에만 과전류를 흘려서 끊는다.
그러면 이후 동작부터는 OUT의 출력 전압은 항상 vdd이며, OUTb(OUT의 부신호)는 항상 vdd보다 낮은 출력 전압을 가지게 되므로, 이로서 출력 전압의 우열이 고정되어, 이를 변환한 디지털 값 또한 고정된다.
다음으로 도 5를 참조하면 디지털 값 생성부는 도 5a에 도시된 바와 같이 듀얼 인버터(dual inverter)를 포함하여 구현될 수 있다.
이 경우, 제1 인버터의 출력 단자 및 제2 인버터의 입력 단자는 제1 노드에 연결되고 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자는 제2 노드에 연결되어 상기 제1 노드 및 상기 제2 노드가 단락되는 경우 상기 제1 노드 및 상기 제2 노드 중 적어도 하나의 논리적 레벨을 이용하여 상기 디지털 값을 생성할 수 있다.
이 때, 상기 디지털 값 동결부의 퓨즈도 도 5b에서와 같이 상기 디지털 값 생성부와 그라운드 사이에 연결될 수도 있지만, 도 5c에서와 같이 전원과 출력 단자 사이에 연결될 수 있고, 도 5d에서와 같이 출력 단자와 그라운드 사이에 병렬로 연결될 수 있으며, 도 5e에서와 같이 전원과 출력 단자 사이에 병렬로 연결될 수도 있다.
다음으로 도 6를 참조하면 디지털 값 생성부는 도 6a에 도시된 바와 같이 두 개의 입력 노드 및 두 개의 출력 노드를 가지는 SR 래치를 포함하여 구현되어, 상기 두 개의 입력 노드가 단락되는 경우 상기 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성할 수 있다.
이 때, 상기 디지털 값 동결부의 퓨즈도 도 6b 내지 도 6d에서와 같이 상기 디지털 값 생성부와 그라운드 사이에 연결될 수도 있다.
한편, 도 7에 도시된 바와 같이, 본 발명의 디지털 값 동결부는 상기 디지털 값 생성부의 초기 구동 시 생성된 상기 디지털 값을 저장하는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory) 등의 비휘발성 메모리 소자로 구현될 수 있다.
이하의 실시예에서는 상기 디지털 값 동결부로서 비휘발성 메모리 소자를 이용하는 구성을 설명하고 있으나, 상기 디지털 값 동결부는 상기 비휘발성 메모리 소자를 포함하여 구성되는 것에 한정되는 것이 아니라 모든 부동 게이트(floating gate) 소자를 활용하여 구성될 수 있다.
상기 디지털 값 동결부가 비휘발성 메모리 소자를 포함하도록 구현될 경우에도 상술한 바와 같은 퓨즈를 포함하도록 구현되는 경우와 마찬가지로, 상기 디지털 값 생성부에 인가된 전원에 의해 발생된 전하가 충전되는 상태 즉, 상기 비휘발성 메모리 소자에 디지털 값 '0'이 저장된 제1 상태 및 상기 비휘발성 메모리 소자에 디지털 값 '1'이 저장된 제2 상태에 따라 생성되는 디지털 값을 동결할 수 있다.
이 경우, 도 7a에서와 같이 디지털 값 생성부가 입력 노드 간의 전위차를 증폭시키는 차동 증폭기를 포함하도록 구현하고, 상기 퓨즈가 연결되는 위치에 대응되는 위치에 상기 디지털 값 동결부(700)를 연결함으로써 상기 비휘발성 메모리 소자에 디지털 값이 저장되는 상태를 이용하여 생성된 디지털 값을 동결할 수 있다.
구체적으로 보면 회로가 동작할 때 ON 전압을 flash memory 소자의 gate에 인가하게 되는데, 최초 동작에서 출력 전압의 우열에 따라 flash memory 소자의 floating gate를 음전하로 충전시켜준다.
도 7b의 회로를 예로 들면 OUT 전압이 높다면 오른쪽의 flash memory소자를, OUTb 전압이 높다면 왼쪽의 flash memory 소자의 floating gate를 음전하로 충전한다. 만약 OUT의 전압이 높아 오른쪽 flash memory 소자의 floating gate를 음전하로 충전했다면, 이후 동작에서 flash memory 소자의 gate에 ON 전압을 입력해도, 오른쪽 flash memory 소자는 켜지지 않기 때문에, OUT 출력 전압은 vdd가 되고 OUTb 출력 전압은 그보다 낮은 값이 되어 최초 동작의 전압 우열이 그대로 고정되는 효과가 있다.
이 때, 도 7b와 마찬가지로 상기 비휘발성 메모리 소자는 입력 단자와 출력 단자 사이에 연결될 수 있고, 도 7c에 도시된 바와 같이 전원과 출력 단자 사이에 병렬로 연결될 수도 있으며, 도 7d에 도시된 바와 같이 입력 단자와 출력 단자 사이에 병렬로 연결 될 수도 있다.
다음으로 도 8를 참조하면 디지털 값 생성부는 도 8a에 도시된 바와 같이 듀얼 인버터(dual inverter)를 포함하여 구현되고, 디지털 값 동결부는 비휘발성 메모리 소자를 포함하여 구현될 수 있다.
이 경우, 상기 디지털 값 동결부의 비휘발성 메모리 소자는 도 8b에서와 같이 상기 디지털 값 생성부와 그라운드 사이에 연결될 수도 있지만, 도 8c에서와 같이 전원과 출력 단자 사이에 연결될 수 있고, 도 8d에서와 같이 출력 단자와 그라운드 사이에 병렬로 연결될 수 있으며, 도 8e에서와 같이 전원과 출력 단자 사이에 병렬로 연결될 수도 있다.
다음으로 도 9를 참조하면 디지털 값 생성부는 도 9a에 도시된 바와 같이 두 개의 입력 노드 및 두 개의 출력 노드를 가지는 SR 래치를 포함하여 구현되고, 상기 디지털 값 생성부는 비휘발성 메모리 소자를 포함하여 구현될 수 있다.
이 경우에도, 상기 디지털 값 동결부의 비휘발성 메모리 소자는 도 9b 내지 도 9d에서와 같이 상기 디지털 값 생성부와 그라운드 사이에 다양한 형태로 연결될 수 있다.
이와 같은 구성으로 인하여 본 발명에 따른 디지털 값 생성 장치는 동일한 설계 하에서 다른 회로를 만들더라도 동일한 식별 키가 생성되지 않음으로써 회로의 물리적인 복제가 불가능하므로, 식별 키의 무작위성과 시불변성이 만족되는 한편, 듀얼 인버터, 차동 증폭기, SR 래치, EEPROM, 플래시 메모리 등의 동일한 소자를 복수개 이용하여 식별 키를 생성하기 때문에 물리적으로 복사가 불가능하므로 높은 보안성이 보장된다.
이하 도 10을 참조하여 본 발명의 일실시예에 있어서 디지털 값 생성 장치를 이용하여 디지털 값을 생성하는 방법을 설명한다.
먼저 디지털 값 생성 장치의 초기 동작 시 디지털 값 생성부에 전압이 인가되면(S1010), 상기 디지털 값 생성부에 포함된 PUF에서 상기 PUF의 공정 편차로 인한 무작위의 디지털 값이 생성된다(S1020).
그러면, 상기 디지털 값 생성 장치의 디지털 값 동결부는 상기 전압에 의한 전류를 이용하여 상기 디지털 값 동결부에 포함된 퓨즈가 끊어지게 하거나, 상기 디지털 값 동결부에 포함된 비휘발성 메모리 소자에 디지털 값을 저장함으로써 상기 디지털 값 생성 장치에서 생성되는 디지털 값이 영구적으로 동결되게 한다(S1030).
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (19)

  1. 반도체의 공정 편차를 이용하여 무작위의 디지털 값을 생성하는 디지털 값 생성부; 및
    상기 디지털 값 생성부에 연결되고 상기 생성된 디지털 값에 대응하여 제1 상태 또는 제2 상태 중 어느 한 상태로 고정되어 상기 디지털 값을 동결하는 디지털 값 동결부
    를 포함하는 디지털 값 생성 장치.
  2. 제1항에 있어서,
    상기 디지털 값 생성부는
    PUF(Physically Unclonable Function)를 포함하는, 디지털 값 생성 장치.
  3. 제2항에 있어서,
    상기 디지털 값 생성부는
    제1 인버터의 출력 단자 및 제2 인버터의 입력 단자는 제1 노드에 연결되고 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자는 제2 노드에 연결되어, 상기 제1 노드 및 상기 제2 노드가 단락되는 경우 상기 제1 노드 및 상기 제2 노드 중 적어도 하나의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는, 디지털 값 생성 장치.
  4. 제2항에 있어서,
    상기 디지털 값 생성부는
    두 개의 입력 노드 간의 전위차를 증폭시키는 차동 증폭기를 포함하고, 상기 두 개의 입력 노드가 단락되는 경우의 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는, 디지털 값 생성 장치.
  5. 제2항에 있어서,
    상기 디지털 값 생성부는
    두 개의 입력 노드 및 두 개의 출력 노드를 가지는 SR 래치(Set-Reset latch)를 포함하고, 상기 두 개의 입력 노드가 단락되는 경우 상기 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는, 디지털 값 생성 장치.
  6. 제1항에 있어서,
    상기 디지털 값 동결부는
    상기 디지털 값 생성부의 초기 구동 시 생성된 상기 디지털 값에 대응하여 과전류를 받아 끊어지거나 끊어지지 않음으로써 상기 디지털 값을 동결하는 퓨즈(fuse)인, 디지털 값 생성 장치.
  7. 제6항에 있어서,
    상기 제1 상태는
    상기 퓨즈가 끊어진 상태이고,
    상기 제2 상태는
    상기 퓨즈가 끊어지지 않은 상태인, 디지털 값 생성 장치.
  8. 제1항에 있어서,
    상기 디지털 값 동결부는
    상기 디지털 값 생성부의 초기 구동 시 생성된 상기 디지털 값을 저장하는 비휘발성 메모리 소자인, 디지털 값 생성 장치.
  9. 제8항에 있어서,
    상기 비휘발성 메모리 소자는
    EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory) 중 어느 하나 인, 디지털 값 생성 장치.
  10. 제8항에 있어서,
    상기 제1 상태는
    상기 비휘발성 메모리 소자에 디지털 값 '0'이 저장된 상태이고,
    상기 제2 상태는
    상기 비휘발성 메모리 소자에 디지털 값 '1'이 저장된 상태인, 디지털 값 생성 장치.
  11. 제1항에 있어서,
    상기 디지털 값 동결부는
    상기 디지털 값 생성부의 내부에 위치하는, 디지털 값 생성 장치.
  12. 디지털 값 생성 장치가 반도체 공정 편차를 이용하여 디지털 값을 생성하는 방법에 있어서,
    상기 장치의 디지털 값 생성부가 무작위의 상기 디지털 값을 생성하는 단계; 및
    상기 생성부에 연결되는 상기 장치의 디지털 값 동결부가 상기 생성된 무작위의 디지털 값을 동결하는 단계
    를 포함하는 디지털 값 생성 방법.
  13. 제12항에 있어서,
    상기 디지털 값 생성부는
    PUF(Physically Unclonable Function)를 포함하는, 디지털 값 생성 방법.
  14. 제13항에 있어서,
    상기 디지털 값을 생성하는 단계는
    제1 인버터의 출력 단자 및 제2 인버터의 입력 단자를 제1 노드에 연결하고 상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자를 제2 노드에 연결하여, 상기 제1 노드 및 상기 제2 노드가 단락되는 경우 상기 제1 노드 및 상기 제2 노드 중 적어도 하나의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는 단계인, 디지털 값 생성 방법.
  15. 제13항에 있어서,
    상기 디지털 값을 생성하는 단계는
    두 개의 입력 노드 간의 전위차를 증폭시키는 차동 증폭기를 기초로, 상기 두 개의 입력 노드가 단락되는 경우의 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는 단계인, 디지털 값 생성 방법.
  16. 제13항에 있어서,
    상기 디지털 값을 생성하는 단계는
    두 개의 입력 노드 및 두 개의 출력 노드를 가지는 SR 래치(Set-Reset latch)를 기초로, 상기 두 개의 입력 노드가 단락되는 경우 상기 출력 노드의 논리적 레벨을 이용하여 상기 디지털 값을 생성하는 인, 디지털 값 생성 방법.
  17. 제12항에 있어서,
    상기 디지털 값을 동결하는 단계는
    상기 회로의 초기 구동 시 생성된 상기 디지털 값에 대응하여 퓨즈(fuse)에 과전류를 흘림으로써, 상기 퓨즈가 끊어지게 하여 상기 디지털 값을 동결하는 단계인, 디지털 값 생성 방법.
  18. 제12항에 있어서,
    상기 디지털 값을 동결하는 단계는
    상기 회로의 초기 구동 시 생성된 상기 디지털 값을 비휘발성 메모리 소자에 저장하는 단계인, 디지털 값 생성 방법.
  19. 제18항에 있어서,
    상기 비휘발성 메모리 소자는
    EEPROM(Electrically Erasable Programmable Read-Only Memory), Flash ROM 중 어느 하나 인, 디지털 값 생성 방법.
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