WO2012118360A2 - Ｏｆｄｍ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법 - Google Patents

Ｏｆｄｍ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법 Download PDF

Info

Publication number
WO2012118360A2
WO2012118360A2 PCT/KR2012/002164 KR2012002164W WO2012118360A2 WO 2012118360 A2 WO2012118360 A2 WO 2012118360A2 KR 2012002164 W KR2012002164 W KR 2012002164W WO 2012118360 A2 WO2012118360 A2 WO 2012118360A2
Authority
WO
WIPO (PCT)
Prior art keywords
fourier transform
fast fourier
stage
block
multiplication
Prior art date
Application number
PCT/KR2012/002164
Other languages
English (en)
French (fr)
Other versions
WO2012118360A3 (ko
Inventor
장영범
이동훈
Original Assignee
상명대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 상명대학교 산학협력단 filed Critical 상명대학교 산학협력단
Priority to ZA2012/03475A priority Critical patent/ZA201203475B/en
Publication of WO2012118360A2 publication Critical patent/WO2012118360A2/ko
Publication of WO2012118360A3 publication Critical patent/WO2012118360A3/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2649—Demodulators
    • H04L27/265—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators
    • H04L27/2651—Modification of fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators for performance improvement

Definitions

  • the present invention relates to a fast Fourier transform processor and a fast Fourier transform method in an OFDM system. More particularly, the present invention relates to a Radix-4 2 algorithm, and includes a CSD (Canonic Signed Digit) scheme and a Common Sub-expression Sharing (CSS) scheme. The present invention relates to a fast Fourier transform processor and an Fast Fourier transform method in an OFDM system capable of minimizing an implementation area and power consumption of an FFT block.
  • CSD Canonic Signed Digit
  • SCS Common Sub-expression Sharing
  • OFDM Orthogonal Frequency Division Multiplexing
  • OFDM converts serial data to be transmitted to parallel data and transmits each parallel data on a plurality of subcarriers, and there is orthogonality between the subcarriers. For this reason, the bandwidth used is frequency division
  • FFT inverse fast fourier transformer
  • IFFT inverse fast fourier transformer
  • FFT fast fourier transformer
  • the MODEM SoC for OFDM is composed of an FFT block, a synchronization block, a Viterbi block, an equalizer block, and the like, as shown in FIG. 1.
  • a large FFT point is generally used. It is necessary to reduce the power consumption.
  • the present invention was devised to meet the above needs, using the Radix-4 2 algorithm, and using the CSD (Canonic Signed Digit) method and the CSS (Common Sub-expression Sharing) method to implement the FFT block.
  • the power consumption can be minimized.
  • a fast Fourier transform processor for achieving the above object, in the fast Fourier transform processor of the DIF (Decimation In Frequency) method in an orthogonal frequency division multiplexing system, is composed of at least three stages, Perform a 64-point FFT operation using the Radix-4 2 DIF algorithm, each stage comprising a butterfly consisting of at least one of an addition block and a multiplication block, and a delay transformer, and performing CSD type coefficients. Perform butterfly operation, define and share a common pattern of the CSD type coefficients, calculate a tween factor using the defined common pattern, and use CSS (Common Sub-expression Sharing) using adder and shift A butterfly operation of the method is implemented.
  • DIF Decimation In Frequency
  • addition block of the first stage of the three or more stages may be implemented to perform an addition operation as follows.
  • Xa and Ya become final outputs of the first stage, and x 1 , x 2 , x 3 , x 4 , x 5 and x 6 are input as multiplication blocks.
  • the multiplication block of the first stage may be implemented to perform the following operation.
  • the multiplication operation of the multiplication block may use CSD (Canonic Signed Digit) type coefficients.
  • the tweed factor used in the first stage may be calculated as follows.
  • addition block of the second stage of the three or more stages may perform an addition operation as follows.
  • the multiplication block of the second stage may perform a multiplication operation as follows.
  • the multiplication block of the second stage may be implemented in a tweet factor multiplication structure using a common sub-expression sharing (CSS) scheme.
  • SCS common sub-expression sharing
  • the fast Fourier transform processor is composed of at least three stages, and uses a Radix-4 2 DIF algorithm. Performing a 64-point FFT operation and performing a butterfly operation using CSD type coefficients; Defining and sharing a common pattern of the CSD type coefficients; And calculating a tween factor using the defined common pattern, and performing a butterfly operation based on a common sub-expression sharing (CSS) method using an adder and a shift.
  • CSD common sub-expression sharing
  • the fast Fourier transform processor and its fast Fourier transform method in the OFDM system uses the Radix-4 2 algorithm, and uses the CSD (Canonic Signed Digit) method and the Common Sub-expression Sharing (CSS) method.
  • CSD Canonic Signed Digit
  • CCS Common Sub-expression Sharing
  • 1 is a schematic block diagram of an SoC block diagram of an OFDM modem.
  • FIG. 2 is a diagram schematically showing an example of the configuration of a 64-point Radix-4 2 FFT according to an embodiment of the present invention.
  • FIG. 3 is a view showing the butterfly structure of the first stage of FIG.
  • FIG. 4 is a diagram illustrating an example of a first stage using the addition block and the multiplication block of FIG. 2.
  • FIG. 6 is a view showing the butterfly structure of the second stage of FIG.
  • FIG. 7 is a diagram illustrating an example of a second stage using the addition block and the multiplication block of FIG. 2.
  • FIG. 8 is a diagram illustrating the area of the tweed factor used for 64-point FFT.
  • FIG. 9 is a diagram illustrating a multiplication structure of a tweet factor using a CSS method according to an embodiment of the present invention.
  • FIG. 10 is a view showing a butterfly structure of the third stage of FIG. 2.
  • FIG. 11 is a diagram illustrating an example of a third stage using the addition block of FIG. 2.
  • FIG. 2 is a diagram schematically showing an example of the configuration of a 64-point Radix-4 2 FFT according to an embodiment of the present invention.
  • An embodiment of the present invention proposes a low area 64-point FFT structure.
  • the overall configuration of the 64-point FFT using the Radix-4 2 DIF algorithm may be composed of at least three stages as shown in FIG. At this time, each stage is composed of a delay converter (DC) (110, 210, 310) and butterfly (Butterfly, BF) (120, 220, 324), each butterfly operator (120, 220) Again, it may include Addition (A) blocks 122, 222, and 322 and Multiplication (M) blocks 124 and 224.
  • DC delay converter
  • BF butterfly
  • each butterfly operator 120, 220
  • A Addition
  • M Multiplication
  • the FFT processor is designed in a pipelined manner based on a MDC (Multi-path Delay Commutator). Since the sorting method for each stage is different, it must be designed to meet the data sorting characteristics required for each stage.
  • the DC1 block 110 of the first stage is implemented using a general MDC scheme.
  • Equation 1 the butterfly operation of the first stage may be expressed as Equation 2.
  • the input and output signals of the butterfly block for performing Equation 2 are represented using signals represented by real and imaginary numbers, respectively, as shown in FIG. 3.
  • the butterfly structure represented by the complex signal may be represented by an addition block and a multiplication block as shown in FIG. 4.
  • Xa and Ya are the final output of the first stage, and x 1 , x 2 , x 3 , x 4 , x 5 , and x 6 are input as multiplication blocks.
  • Equation 4 The operation to be performed in the multiplication block is shown in Equation 4.
  • Equation 5 only three multiplication coefficients are actually used in the first stage, as shown in the following table.
  • the detailed structure of the multiplier represented by the CSD type may be designed as shown in FIG. 5.
  • the DC2 block of the second stage is similarly designed using the MDC method, and thus detailed circuit diagrams are omitted.
  • Equation 6 the Radix-4 2 algorithm is represented by Equation 6 using the first stage of.
  • Equation 7 The butterfly operation of the second stage can be expressed as Equation 7.
  • Butterfly of Equation 7 may be represented by a structure as shown in FIG. 6 using complex values.
  • the butterfly structure of the second stage is represented using an addition block and a multiplication block as shown in FIG. 7.
  • Equation 8 The addition operation calculated in the addition block of FIG. 7 is represented by Equation 8.
  • the second stage 64 twiddle factors are used. Since the twiddle factors are periodic functions, only eight twiddle factors corresponding to 1/8 are considered as shown in FIG. At this time, the part shown in FIG. 8 is an area where a twiddle factor is used. Since the coefficients of the eight twiddle factors in the indicated area are 45 ° out of the 16 values represented by the real and imaginary parts, they are equal to (0.7071,0.7071), so only 15 coefficients are used. Fifteen twiddle factors in the region shown in FIG. 8 are represented by the CSD type of the 16-bit detail.
  • N -1.
  • N -1.
  • the CSS technique is applied as follows.
  • CSS technology is a technology to share the common pattern defined by defining the common pattern in Table 2. By sharing the common pattern in this way, the number of additions can be further reduced.
  • Table 3 shows the common patterns observed in Table 2. As shown in Table 3, the pattern of 10N is used several times, so this pattern is defined as a common pattern. As shown in Table 3, common patterns are represented by double solid lines. In Table 3, it can be seen that there are four common patterns of 10N, 101, 1001, and 100N. Here, the patterns of N001 and N0N do not need to be defined as a common pattern since only the codes of 100N and 101 become the same pattern.
  • Equation 10 Such a common pattern is represented by Equation 10.
  • the CSS structure of 15 twiddle factors represented by Equation 11 using an adder and a shift is shown in FIG.
  • x 1 input from the butterfly adder calculates the common patterns x 2 , x 3 , x 4 , and x 5 first, and then shifts and adds using the four common patterns and initial input values.
  • the output is multiplied by all 15 twiddle factors for one input sample, and it is designed to be calculated by selecting from among them the order of operation.
  • the operation unit of the twiddle factor can be implemented with only 41 adders, which are less than the 68 CSD types. In this way, we can see that the multiplication operation of butterfly can reduce the implementation area by using CSS method.
  • the CSS method is efficient.
  • the third stage of the 64-point Radix-4 2 algorithm can be expressed as
  • the structure of the butterfly for Equation 12 may be represented as shown in FIG. 10 using values represented by complex numbers.
  • Equation 13 The operation of the addition block of the butterfly of FIG. 11 may be represented by Equation 13.
  • the multiplication operation is not used, so the signal output from the addition block becomes the final butterfly output.
  • FFT low-area 64-point FFT structure of pipeline Radix-4 2 MDC scheme
  • FFT is an operation block that occupies the largest implementation area and requires high power in an OFDM system.
  • the area is reduced by using the CSD method.
  • the common pattern is shared by using CSS technology instead of the general Booth multiplier.
  • all elements constituting the embodiments of the present invention are described as being combined or operating in combination, but the present invention is not necessarily limited to these embodiments.
  • all of the components may be selectively operated in combination with one or more.
  • each or some of the components of the program modules are selectively combined to perform some or all of the functions combined in one or a plurality of hardware It may be implemented as a computer program having a.
  • such a computer program may be stored in a computer readable medium such as a USB memory, a CD disk, a flash memory, and the like, and read and executed by a computer, thereby implementing embodiments of the present invention.
  • the storage medium of the computer program may include a magnetic recording medium, an optical recording medium, a carrier wave medium, and the like.

Abstract

저면적의 64-point 고속 푸리에 변환 프로세서 및 그 변환방법이 개시된다. 본 발명의 실시예에 따른 고속 푸리에 변환 프로세서는, 직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서에 있어서, 적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고, 각각의 스테이지는 덧셈 블록 및 곱셈 블록 중의 적어도 하나로 구성되는 버터플라이(Butterfly), 및 지연변환기를 포함하며, CSD형 계수를 사용하여 버터플라이 연산을 수행하고, CSD형 계수의 공통패턴을 정의하여 공유하며, 정의된 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 구현하는 것을 특징으로 한다.

Description

ＯＦＤＭ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법
본 발명은 OFDM 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법에 관한 것으로서, 보다 상세하게는 Radix-42 알고리즘을 사용하며, CSD(Canonic Signed Digit) 방식 및 CSS(Common Sub-expression Sharing) 방식을 이용하여 FFT 블록의 구현 면적과 전력소모를 최소화할 수 있는 OFDM 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법에 관한 것이다.
최근 OFDM(Orthogonal Frequency Division Multiplexing) 통신방식의 상용화 속도가 빨라짐에 따라 OFDM용 MODEM SoC(System on a Chip)의 고성능 저전력 구현에 대한 연구가 활발히 진행되고 있다.
OFDM은 전송하고자 하는 직렬 데이터를 병렬 데이터로 변환한 후 각각의 병렬 데이터를 다수의 부반송파에 실어 전송하는 방식으로, 이때 부반송파 사이에는 직교성(Orthogonality)이 존재한다. 이러한 이유로 사용하는 대역폭이 주파수 분할
다중화(FDM)방식에 비해 크게 줄어든다. 또한, 심볼의 길이가 늘어나기 때문에 다중 경로 페이딩 채널에 강한 특성을 갖는다.
OFDM 통신 시스템을 구현하기 위해서는 다수의 오실레이터와 필터가 필요하지만, IFFT(Inverse Fast Fourier Transformer)와 FFT(Fast Fourier Transformer)로 대체 가능하다. FFT는 OFDM 방식을 사용하는 통신시스템에서 큰 비중을 갖는 설계 기술이며, 통신 시스템의 전력 소모량의 상당 부분을 사용하는 블록이다. 따라서, FFT를 설계함에 있어 회로의 크기와 전력을 효율적으로 감소시키는 기술은 통신 시스템 전체를 효율적으로 구현함에 있어 중요한 역할을 한다.
FFT를 구현하는 방법에는 여러 가지 방법이 있으나 대표적으로 메모리를 사용하는 방식과 파이프라인 방식이 있다. 메모리를 사용하는 방식에서는 하나의 Radix-r 프로세서를 사용하여 메모리에 저장된 입력 값들을 r개씩 읽어서 처리한 다음, 다시 메모리에 저장하는 동작을 계속 반복적으로 수행한다. 이렇게 메모리를 이용하는 방식은 하드웨어적으로 비용이 적게 들고, 전력소모가 작아지는 장점을 가지고 있지만, 파이프라인 방식에 비해 처리 속도가 늦다는 단점을 가진다. 따라서 이러한 구조는 FFT 처리 시간 면에서 여유가 있는 응용분야에 적합하다. 이러한 응용분야로는 디지털 오디오 방송(DAB)등이 있다.
한편, 파이프라인으로 구현하는 방식에서는 여러 개의 Radix-r 프로세서를 직렬로 배치하고 각각의 프로세서 사이에 버퍼를 삽입하여 각각의 프로세서가 동시에 처리하기 때문에 처리속도가 빠른 장점을 가진다. 이때, 파이프 라인에서 사용되는 연산수는 메모리를 이용하는 방식과 동일하다. 따라서, 이러한 구조는 짧은 FFT 처리 시간을 요구하는 응용분야에 적합하다. 이러한 응용분야로는 DMB, WiBro, WLAN 등과 같이, 무선랜(WLAN) 및 현재 규격화가 진행 중인 대부분의 무선통신 시스템 등이 있다.
OFDM용 MODEM SoC는 도 1에 도시한 바와 같이 FFT 블록, 동기화 블록, Viterbi 블록, 등화기 블록 등으로 구성되는데, OFDM 시스템에서는 일반적으로 매우 큰 포인트의 FFT를 사용하므로 상용화를 위해서는 FFT 블록의 구현 면적과 전력소모를 줄이는 것이 필요하다.
본 발명은 상기와 같은 필요성에 부응하기 위하여 창안된 것으로서, Radix-42 알고리즘을 사용하며, CSD(Canonic Signed Digit) 방식 및 CSS(Common Sub-expression Sharing) 방식을 이용함으로써 FFT 블록의 구현 면적과 전력소모를 최소화할 수 있게 된다.
전술한 목적을 달성하기 위한 본 발명의 실시예에 따른 고속 푸리에 변환 프로세서는, 직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서에 있어서, 적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고, 각각의 상기 스테이지는 덧셈 블록 및 곱셈 블록 중의 적어도 하나로 구성되는 버터플라이(Butterfly), 및 지연변환기를 포함하며, CSD형 계수를 사용하여 버터플라이 연산을 수행하고, 상기 CSD형 계수의 공통패턴을 정의하여 공유하며, 정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 구현하는 것을 특징으로 한다.
여기서, 상기 셋 이상의 스테이지 중 첫 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행하도록 구현될 수 있다.
Figure PCTKR2012002164-appb-I000001
여기서, Xa와 Ya는 상기 첫 번째 스테이지의 최종 출력이 되며, x1, x2, x3, x4, x5, x6은 곱셈 블록으로 입력된다.
상기 첫 번째 스테이지의 곱셈블록은 다음과 같은 연산을 수행하도록 구현될 수 있다.
Figure PCTKR2012002164-appb-I000002
.
상기 곱셈 블록의 곱셈 연산은 CSD(Canonic Signed Digit)형 계수를 사용할 수 있다.
상기 첫 번째 스테이지에서 사용되는 트위들 팩터는 다음 식과 같이 계산될 수 있다.
Figure PCTKR2012002164-appb-I000003
또한, 상기 셋 이상의 스테이지 중 두 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행할 수 있다.
Figure PCTKR2012002164-appb-I000004
.
상기 두 번째 스테이지의 곱셈블록은 다음과 같은 곱셈 연산을 수행할 수 있다.
Figure PCTKR2012002164-appb-I000005
.
상기 두 번째 스테이지의 곱셈블록은 CSS(Common Sub-expression Sharing) 방식을 사용한 트위들 팩터 곱셈구조로 구현될 수 있다.
본 발명의 실시예에 따른 직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서는, 상기 고속 푸리에 변환 프로세서는 적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고, CSD형 계수를 사용하여 버터플라이 연산을 수행하는 단계; 상기 CSD형 계수의 공통패턴을 정의하여 공유하는 단계; 및 정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 수행하는 단계를 포함하는 것을 특징으로 하는 고속 푸리에 변환방법을 제공한다.
본 발명에 따르면, OFDM 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법은 Radix-42 알고리즘을 사용하며, CSD(Canonic Signed Digit) 방식 및 CSS(Common Sub-expression Sharing) 방식을 이용함으로써 FFT 블록의 구현 면적과 전력소모를 최소화할 수 있게 된다.
도 1은 OFDM 모뎀의 SoC 블록도를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 64-point Radix-42 FFT의 구성 예를 개략적으로 도시한 도면이다.
도 3은 도 2의 첫 번째 스테이지의 버터플라이 구조를 나타낸 도면이다.
도 4는 도 2의 덧셈블록과 곱셈블록을 사용한 첫 번째 스테이지의 예를 나타낸 도면이다.
도 5는 0.9239, 0.7071, 0.3827 계수의 CSD형 구현의 예를 나타낸 도면이다.
도 6은 도 2의 두 번째 스테이지의 버터플라이 구조를 나타낸 도면이다.
도 7은 도 2의 덧셈블록과 곱셈블록을 사용한 두 번째 스테이지의 예를 나타낸 도면이다.
도 8은 64-point FFT에 사용되는 트위들 팩터의 영역을 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 CSS 방식을 사용한 트위들 팩터의 곱셈 구조를 나타낸 도면이다.
도 10은 도 2의 세 번째 스테이지의 버터플라이 구조를 나타낸 도면이다.
도 11은 도 2의 덧셈블록을 사용한 세 번째 스테이지의 예를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이하의 설명에 있어서, 당업자에게 주지 저명한 기술에 대해서는 그 상세한 설명을 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 불구하고 동일한 참조부호를 부여할 수도 있다. 그러나, 이와 같은 경우라 하더라도 해당 구성 요소가 실시예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시예에서의 각각의 구성요소에 대한 설명에 기초하여 판단하여야 할 것이다.
또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 2는 본 발명의 실시예에 따른 64-point Radix-42 FFT의 구성 예를 개략적으로 도시한 도면이다. 본 발명의 실시예에서는 저면적의 64-point FFT 구조를 제안한다.
OFDM MODEM SoC에서는 큰 point의 FFT를 필요로 한다. 따라서 저면적의 64-point FFT 모듈을 설계하면 많은 응용이 가능하므로 64-point의 FFT를 선택하였다. Radix-42 DIF 알고리즘을 사용한 64-point FFT의 전체 구성은 도 2에 도시한 바와 같이 적어도 셋 이상의 스테이지로 구성될 수 있다. 이때, 각각의 스테이지는 지연변환기(Delay Commutator, DC)(110, 210, 310)와 나비연산기(Butterfly, BF)(120, 220, 324)로 구성되며, 각각의 나비연산기(120, 220)는 다시 Addition(A) 블록(122, 222, 322)과 Multiplication(M) 블록(124, 224)을 포함할 수 있다.
먼저, 첫 스테이지의 설계에 대하여 살펴본다.
본 발명에서는 MDC(Multi-path Delay Commutator)기반의 파이프라인 방식으로 FFT 프로세서를 설계한다. 여기서 각 스테이지 별 정렬 방식이 다르므로 각각의 스테이지에서 요구되는 데이터 정렬 특성에 맞도록 설계해야 한다. 첫 번째 스테이지의 DC1 블록(110)은 일반적인 MDC 방식을 사용하여 구현한다.
첫 번째 스테이지의 butterfly를 설계하기 위하여 먼저 다음의 Radix-42 알고리즘 식을 살펴본다.
[수학식 1]
Figure PCTKR2012002164-appb-I000006
수학식 1에서 첫 번째 스테이지의 butterfly 연산은 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
Figure PCTKR2012002164-appb-I000007
수학식 2를 수행하는 butterfly 블록의 입출력 신호를 각각 실수와 허수로 표현된 신호를 사용해서 나타내면 도 3과 같다.
복소수 신호로 표현된 위의 butterfly 구조는 도 4에 나타낸 바와 같이 덧셈블록과 곱셈블록으로 나타낼 수 있다.
이때, butterfly 구조의 덧셈블록에서 수행해야 하는 덧셈 연산은 수학식 3과 같다.
[수학식 3]
Figure PCTKR2012002164-appb-I000008
위의 덧셈 연산에서 출력되는 신호 중에서 Xa와 Ya는 첫 번째 스테이지의 최종 출력이 되며, x1, x2, x3, x4, x5, x6은 곱셈 블록으로 입력된다.
곱셈블록에서 수행해야 하는 연산은 수학식 4와 같다.
[수학식 4]
Figure PCTKR2012002164-appb-I000009
위의 곱셈연산에서 사용되는 twiddle factor 곱셈연산 가지 수는 오직 3개이므로 CSD형 계수를 사용하는 것이 효과적이다. 첫 번째 스테이지에서 사용되는 twiddle factor 값을 구해보면 수학식 5와 같이 계산할 수 있다.
[수학식 5]
Figure PCTKR2012002164-appb-I000010
수학식 5에서 보듯이 첫 번째 스테이지에서 실제 사용되는 곱셈 계수의 수는 다음 표와 같이 3개뿐이다.
[표 1]
Figure PCTKR2012002164-appb-I000011
CSD형으로 표현된 곱셈기의 세부구조는 도 5와 같이 설계할 수 있다.
다음에 두 번째 스테이지의 설계에 대하여 살펴본다.
두 번째 스테이지의 DC2 블록도 마찬가지로 MDC 방식을 사용하여 설계하였으므로 자세한 회로도는 생략한다.
두 번째 스테이지 butterfly 설계를 위하여 첫 번째 스테이지의 를 사용하여 Radix-42 알고리즘을 나타내면 수학식 6과 같다.
[수학식 6]
Figure PCTKR2012002164-appb-I000012
두 번째 스테이지의 butterfly 연산은 수학식 7과 같이 나타낼 수 있다.
[수학식 7]
Figure PCTKR2012002164-appb-I000013
수학식 7의 butterfly는 복소수 값들을 사용하여 도 6에 도시한 바와 같은 구조로 나타낼 수 있다.
두 번째 스테이지의 butterfly 구조를 덧셈블록과 곱셈블록을 사용하여 나타내면 도 7에 도시한 바와 같다.
도 7의 덧셈블록에서 연산되는 덧셈 연산은 수학식 8과 같다.
[수학식 8]
Figure PCTKR2012002164-appb-I000014
또한, 도 7의 곱셈블록에서 연산되는 곱셈 연산은 다음과 같다.
[수학식 9]
Figure PCTKR2012002164-appb-I000015
두 번째 스테이지에서 64개의 twiddle factor가 사용되는데 이 twiddle factor는 주기함수이므로 도 8과 같이 1/8에 해당되는 8개의 twiddle factor만을 고려하면 된다. 이때, 도 8에 표시한 부분이 twiddle factor가 이용되는 영역이다. 표시된 영역에 있는 8개의 twiddle factor의 계수들을 실수부, 허수부로 나타난 16개의 값 중에 45°되는 부분의 값은 (0.7071,0.7071)로 같으므로 15개의 계수만 이용한다. 도 8에서 나타낸 영역의 15개의 twiddle factor를 16비트 정세도의 CSD형으로 나타내면 표 2와 같다.
표 2에서 N은 -1을 나타낸다. 예로 0.09801의 곱셈연산에서 6개의 non zero 비트가 있으므로 5개의 덧셈기가 필요한 것을 알 수 있다. 그러므로 15개의 계수를 구현하기 위해서는 68개의 덧셈 연산이 필요하다. 이 블록을 2's complement 형으로 구현했을 때는 116개의 덧셈연산이 필요하다. 따라서 CSD 형 구현에서 48개의 덧셈이 감소됨을 알 수 있다.
[표 2]
Figure PCTKR2012002164-appb-I000016
CSD 형의 덧셈연산을 더욱 줄이기 위하여 CSS기술을 다음과 같이 적용한다. CSS 기술은 표 2에서 공통패턴을 정의하여 정의된 공통패턴을 서로 공유하는 기술이다. 이렇게 공통패턴을 공유함으로써 덧셈의 수를 더욱 감소시킬 수 있다. 표 2에서 관찰되는 공통패턴을 묶음으로 표현하면 표 3과 같다. 표 3에서 보듯이 10N의 패턴이 여러 번 사용되고 있으므로 이 패턴을 공통패턴으로 정의하였다. 표 3에서와 같이 공통패턴들을 2중 실선으로 표시하였다. 표 3에서 10N, 101, 1001, 100N의 4개의 공통패턴이 있음을 알 수 있다. 여기서 N001과 N0N의 패턴은 100N과 101의 부호만 바꾸면 같은 패턴이 되므로 공통패턴으로 정의할 필요가 없다.
[표 3]
Figure PCTKR2012002164-appb-I000017
이와 같은 공통패턴을 식으로 나타내면 수학식 10과 같다.
[수학식 10]
Figure PCTKR2012002164-appb-I000018
위와 같이 정의된 4개의 공통패턴을 이용하여 t1부터 t15의 15개의 twiddle factor를 식으로 나타내면 수학식 11과 같다.
[수학식 11]
Figure PCTKR2012002164-appb-I000019
수학식 11과 같이 나타낸 15개의 twiddle factor를 덧셈기와 쉬프트를 사용하여 설계한 CSS구조는 도 9와 같다. butterfly의 덧셈부로부터 입력된 x1은 도 9의 왼쪽 상단부분에서 보듯이 공통패턴 x2,x3,x4,x5를 먼저 계산하고 4개의 공통패턴 및 초기입력 값을 이용하여 쉬프트와 덧셈, 뺄셈연산을 통해 각각의 15개의 출력 값들을 계산하도록 설계하였다. 하나의 입력 샘플에 대해 15개의 모든 twiddle factor가 곱해진 출력이 나오고 이것들 중에서 연산되는 순서에 맞도록 선택하여 계산되도록 설계하였다. 도 9에서 볼 수 있듯이 CSS기술을 사용하여 공통패턴을 공유하면 68개를 이용했던 CSD형보다 적은 41개의 덧셈기만으로 twiddle factor의 연산부를 구현할 수 있다. 이와 같이 butterfly의 곱셈연산부를 CSS 방식을 사용하여 구현면적을 줄일 수 있음을 볼 수 있다.
이와 같이 twiddle factor의 수가 적은 뒷단의 스테이지에서는 CSS 방식이 효율적임을 알 수 있다.
마지막으로, 세 번째 스테이지의 설계에 대하여 살펴본다.
세 번째 스테이지의 DC3 블록도 MDC 방식을 사용하여 설계하였으므로 회로도는 생략한다. 64-point Radix-42 알고리즘의 세 번째 스테이지는 다음 식으로 나타낼 수 있다.
[수학식 12]
Figure PCTKR2012002164-appb-I000020
수학식 12에 대한 butterfly의 구조는 복소수로 표현된 값들을 사용하여 도 10과 같이 나타낼 수 있다.
이때, 도 10의 butterfly는 곱셈연산이 없으므로 도 11과 같이 덧셈블록만을 사용하여 나타낼 수 있다.
도 11의 butterfly의 덧셈블록의 연산은 수학식 13과 같이 나타낼 수 있다.
[수학식 13]
Figure PCTKR2012002164-appb-I000021
세 번째 스테이지에서는 곱셈연산이 사용되지 않으므로 덧셈 블록에서 출력되는 신호가 최종의 butterfly 출력이 된다.
이 발명에서는 OFDM 시스템에서 가장 큰 구현 면적을 차지하고 높은 전력을 요구하는 연산 블록인 FFT에 대하여 파이프라인 Radix-42 MDC방식의 저면적 64-point FFT 구조를 제안하였다. 곱셈연산의 계수의 수가 적은 첫 번째 스테이지는 CSD 방식을 사용하여 면적을 감소시켰으며, 곱셈 연산의 계수의 수가 많은 두 번째 스테이지에서는 일반적인 Booth 곱셈기 대신에 CSS기술을 이용하여 공통패턴을 공유하고 CSD방식을 사용하여 덧셈기와 쉬프트만으로 곱셈기를 구현하여 구현 면적을 감소시킬 수 있었다.
이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성 요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성 요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수 개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 저장매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 저장매체로서는 자기 기록매체, 광 기록매체, 캐리어 웨이브 매체 등이 포함될 수 있다.
또한, 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 상세한 설명에서 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이며, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (9)

  1. 직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서에 있어서,
    적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고, 각각의 상기 스테이지는 덧셈 블록 및 곱셈 블록 중의 적어도 하나로 구성되는 버터플라이(Butterfly), 및 지연변환기를 포함하며, CSD형 계수를 사용하여 버터플라이 연산을 수행하고, 상기 CSD형 계수의 공통패턴을 정의하여 공유하며, 정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 구현하는 것을 특징으로 하는 고속 푸리에 변환 프로세서.
  2. 제 1항에 있어서,
    상기 셋 이상의 스테이지 중 첫 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행하도록 구현되는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
    Figure PCTKR2012002164-appb-I000022
    여기서, Xa와 Ya는 상기 첫 번째 스테이지의 최종 출력이 되며, x1, x2, x3, x4, x5, x6은 곱셈 블록으로 입력됨.
  3. 제 2항에 있어서,
    상기 첫 번째 스테이지의 곱셈블록은 다음과 같은 연산을 수행하도록 구현되는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
    Figure PCTKR2012002164-appb-I000023
    .
  4. 제 3항에 있어서,
    상기 곱셈 블록의 곱셈 연산은 CSD(Canonic Signed Digit)형 계수를 사용하는 것을 특징으로 하는 고속 푸리에 변환 프로세서.
  5. 제 3항에 있어서,
    상기 첫 번째 스테이지에서 사용되는 트위들 팩터는 다음 식과 같이 계산되는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
    Figure PCTKR2012002164-appb-I000024
    .
  6. 제 1항에 있어서,
    상기 셋 이상의 스테이지 중 두 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행하는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
    Figure PCTKR2012002164-appb-I000025
    .
  7. 제 6항에 있어서,
    상기 두 번째 스테이지의 곱셈블록은 다음과 같은 곱셈 연산을 수행하는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
    Figure PCTKR2012002164-appb-I000026
    .
  8. 제 7항에 있어서,
    상기 두 번째 스테이지의 곱셈블록은 CSS(Common Sub-expression Sharing) 방식을 사용한 트위들 팩터 곱셈구조로 구현되는 것을 특징으로 하는 고속 푸리에 변환 프로세서.
  9. 직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서의 고속 푸리에 변환방법에 있어서,
    상기 고속 푸리에 변환 프로세서는 적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고,
    CSD형 계수를 사용하여 버터플라이 연산을 수행하는 단계;
    상기 CSD형 계수의 공통패턴을 정의하여 공유하는 단계; 및
    정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 수행하는 단계
    를 포함하는 것을 특징으로 하는 고속 푸리에 변환방법.
PCT/KR2012/002164 2011-03-28 2012-03-26 Ｏｆｄｍ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법 WO2012118360A2 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
ZA2012/03475A ZA201203475B (en) 2011-03-28 2012-05-11 Fft processor and fft method for ofdm system

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0027598 2011-03-28
KR1020110027598A KR20120109214A (ko) 2011-03-28 2011-03-28 Ｏｆｄｍ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법

Publications (2)

Publication Number Publication Date
WO2012118360A2 true WO2012118360A2 (ko) 2012-09-07
WO2012118360A3 WO2012118360A3 (ko) 2012-12-27

Family

ID=46758403

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2012/002164 WO2012118360A2 (ko) 2011-03-28 2012-03-26 Ｏｆｄｍ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법

Country Status (3)

Country Link
KR (1) KR20120109214A (ko)
WO (1) WO2012118360A2 (ko)
ZA (1) ZA201203475B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109558638A (zh) * 2018-10-23 2019-04-02 清华大学 Fft处理器
CN116318242A (zh) * 2023-02-17 2023-06-23 西安电子科技大学 一种提高编码lfm系统传输速率的软解调方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102505022B1 (ko) * 2015-11-25 2023-03-03 한국전자통신연구원 전병렬 고속 푸리에 변환기

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080040978A (ko) * 2006-11-06 2008-05-09 인하대학교 산학협력단 병렬 구조 및 파이프라인 방식을 이용한 Ｒａｄｉｘ 2의4승 고속 푸리에 변환 프로세서

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080040978A (ko) * 2006-11-06 2008-05-09 인하대학교 산학협력단 병렬 구조 및 파이프라인 방식을 이용한 Ｒａｄｉｘ 2의4승 고속 푸리에 변환 프로세서

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CHOI, DONG KYU: 'Low-area pipeline FFT structure in OFDM system using common sub- expression sharing' MASTER'S THESIS 28 February 2009, *
DONG-HOON LEE ET AL.: 'Low-area 256-point FFT Structure using Common Sub-expression Sharing and Radix-42 algorithm.' THE INSTITUTE OF ELECTRONICS ENGINEERS OF KOREA 2010 SUMMER SEASON CONFERENCE 30 June 2010, *
HA, JUN HYNG: 'Low-Area Symbol Timing Offset Synchronization Block Design and Implementation' MASTER'S THESIS 28 February 2011, *
YU, DONG IN: 'A high-speedlow-power64-pointRadix-42 FFT structure using CSD and CORDIC algorithm' MASTER'S THESIS 28 February 2011, *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109558638A (zh) * 2018-10-23 2019-04-02 清华大学 Fft处理器
CN109558638B (zh) * 2018-10-23 2023-03-24 清华大学 Fft处理器
CN116318242A (zh) * 2023-02-17 2023-06-23 西安电子科技大学 一种提高编码lfm系统传输速率的软解调方法

Also Published As

Publication number Publication date
KR20120109214A (ko) 2012-10-08
WO2012118360A3 (ko) 2012-12-27
ZA201203475B (en) 2012-12-27

Similar Documents

Publication Publication Date Title
WO2014175711A1 (en) Method and apparatus for transmitting and receiving data in multicarrier communication system
WO2018174438A1 (en) Electronic apparatus for operating machine learning and method for operating machine learning
WO2012118360A2 (ko) Ｏｆｄｍ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법
US7082451B2 (en) Reconfigurable vector-FFT/IFFT, vector-multiplier/divider
WO2016043359A1 (ko) Pc-cfr 장치 및 papr 감소 방법, 및 피크 값 결정 장치
Jafri et al. FPGA implementation of UFMC based baseband transmitter: Case study for LTE 10MHz channelization
WO2012043954A1 (ko) 데이터 전송률 향상을 위한 인지 무선 송신기 및 인지 무선 수신기
KR100720949B1 (ko) 직교 주파수 분할 다중화 시스템에서의 고속 푸리에 변환프로세서 및 그 변환 방법
Dreschmann et al. Implementation of an ultra-high speed 256-point FFT for Xilinx Virtex-6 devices
WO2015199325A1 (ko) 유한체 ｇｆ(3n)상에서 쉬프트 된 다항식 기저를 이용한 이차 미만의 공간복잡도를 갖는 병렬 곱셈기, 그 방법 및 이를 기록한 기록매체
KR20140142927A (ko) 혼합 기수 파이프라인 fft 프로세서 및 이를 이용한 fft 프로세싱 방법
WO2018066766A1 (ko) 통신 시스템에서의 채널 추정 방법 및 장치
WO2010050774A2 (en) Method for transmitting signals in multi-carrier radio transmission system
KR100576520B1 (ko) 반복 연산 기법을 이용한 가변 고속 푸리에 변환프로세서
WO2012070917A2 (ko) 보호구간을 추가한 단일 반송파 송신 신호를 수신할 수 있는 오에프디엠 수신기 및 그 수신방법
Oh et al. Implementation of Orthogonal Frequency Division Multiplexing Modem Using Radix-N Pipeline Fast Fourier Transform (FFT) Processor
WO2013115429A1 (en) Apparatus and method for generating interleaver index
KR100936242B1 (ko) Ｏｆｄｍ를 위한 ｆｆｔ/ｉｆｆｔ 듀얼모드 장치 및 그제어방법
WO2020027386A1 (ko) 전력 디바이스 환경상에서 대용량 암호화 행렬 연산 최적화 처리 방법
WO2017052125A1 (ko) 비트 수를 증가시킨 sram 기반 tcam의 동작 방법 및 시스템
WO2021091335A1 (ko) 고속 퓨리에 변환 방법 및 장치
WO2012134050A1 (ko) 직교 주파수 분할 다중 접속 시스템에서 주파수 옵셋에 의하여 발생하는 채널간 간섭 신호 제거 방법 및 시스템
CN112307423B (zh) 基于基2sdf流水线型的fft处理器及其在aco-ofdm系统的实现方法
Sivakumar et al. Design and FPGA Implementation of FBMC Transmitter by using Clock Gating Technique based QAM, Inverse FFT and Filter Bank for Low Power and High Speed Applications
WO2024090770A1 (ko) 저전력 쿼터 라운드 연산기

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12752069

Country of ref document: EP

Kind code of ref document: A2