WO2021091335A1 - 고속 퓨리에 변환 방법 및 장치 - Google Patents

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WO2021091335A1
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fast fourier
fourier transform
fft
intermediate buffer
sample data
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PCT/KR2020/015599
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조경환
박영진
양기동
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한국전기연구원
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Definitions

  • the present invention relates to a fast Fourier transform method and apparatus, and more particularly, to a fast Fourier transform method and apparatus with low power and high performance capable of effectively processing a fast Fourier transform for a voice signal.
  • the Fourier transform is widely used for signal processing such as audio signals.
  • the Fourier transform may be used to map a time domain signal to a frequency domain, and conversely, a Fourier inverse transform may be used to map a frequency domain signal to a time domain.
  • the Fourier Transform is particularly useful for spectral analysis of time domain signals.
  • communication systems such as implementing orthogonal frequency division multiplexing (OFDM) can generate a plurality of time domain symbols from linearly spaced tones using the property of Fourier transform and recover frequencies from these symbols. .
  • OFDM orthogonal frequency division multiplexing
  • a discrete Fourier transform may be implemented that enables a processor to transform a predetermined number of samples.
  • the discrete Fourier transform has a problem that a considerable amount of computation is required.
  • the Fast Fourier Transformation has the advantage that it can be performed with considerably less operations compared to the Discrete Fourier Transformation (DFT).
  • Fourier Transform is used to analyze and process the voice signal acquired through a microphone into the frequency domain.
  • the difference between the input voice signal and the output voice signal Since the delay must be short, within a few ms, a short Fourier transform is usually applied.
  • the present invention proposes a method for optimizing the performance of a fast Fourier transform (FFT) having a short length (eg, 128 points) for processing a speech signal in a hearing aid or the like.
  • FFT fast Fourier transform
  • the present invention was invented to solve the problems of the prior art as described above, and in consideration of performance (run time, throughput) and efficiency (logic size and power consumption) for speech signal processing in hearing aids, etc., a pipeline (parallel)
  • An object of the present invention is to provide a fast Fourier transform method and apparatus capable of increasing efficiency while reducing complexity while securing a performance margin required for speech signal processing by using a sequential processing method rather than a structure.
  • a fast Fourier transform apparatus is a fast Fourier transform (FFT) device for outputting a fast Fourier transform of an input signal, comprising: a data input unit receiving an input signal including a plurality of sample data from the outside; A fast Fourier transform (FFT) core that performs fast Fourier transform on the sample data; An intermediate buffer for storing intermediate calculation results; A data output unit for outputting an output signal including sample data subjected to fast Fourier transform; And a control unit for controlling a fast Fourier transform process for the input signal, wherein the control unit controls the fast Fourier transform (FFT) core driven two or more times in the fast Fourier transform process of the sample data to sequentially drive It is characterized by that.
  • FFT fast Fourier transform
  • two or more intermediate buffers are provided as single port buffers in which simultaneous processing of input and output is not possible
  • the control unit includes a path of data input to the intermediate buffer during a high-speed Fourier transform process of the sample data or in the intermediate buffer. You can control the path of the output data.
  • a real-to-complex fast Fourier (FFT) converter for converting the sample data in a real format into a complex number format to process a fast Fourier transform in real and complex formats may be further included.
  • FFT fast Fourier
  • it may further include a twiddle factor processor that assigns a weight according to the twiddle factor in a fast Fourier transform (FFT) process of the sample data.
  • FFT fast Fourier transform
  • it may further include a Hanning window (Hanning Window) used for the overlap and add (Overlap and Add) processing for the sample data.
  • a Hanning window (Hanning Window) used for the overlap and add (Overlap and Add) processing for the sample data.
  • a multiplier used for at least one of the real-to-complex fast Fourier (FFT) converter, the twiddle factor processor, and the Hanning window may be further included.
  • the fast Fourier transform (FFT) core may be implemented in a multiplier-less structure.
  • the fast Fourier transform apparatus is a device that performs a 128-point fast Fourier transform on sample data in a real format
  • the fast Fourier transform (FFT) core may be a Radix-8 fast Fourier transform.
  • the intermediate buffer may include a first intermediate buffer and a second intermediate buffer, and two or more multipliers may be provided.
  • control unit may include: a 1-1 step of performing a window and normalization on the input signal using the Hanning window for forward fast Fourier transform of the input signal; A 1-2 step of performing a 1st-1st fast Fourier transform using the fast Fourier transform (FFT) core; A 1-3 step of assigning a weight based on a twiddle factor using the twiddle factor processor; Steps 1-4 of performing a first-second fast Fourier transform using the fast Fourier transform (FFT) core; And steps 1-5 of performing real-to-complex conversion using the real-to-complex fast Fourier (FFT) converter.
  • FFT fast Fourier transform
  • control unit transmits the input signal transmitted from the data input unit and stored in the first intermediate buffer through the Hanning window and the fast Fourier transform (FFT) core. It can be stored in the second intermediate buffer.
  • FFT fast Fourier transform
  • the controller may store sample data stored in the second intermediate buffer in the first intermediate buffer through the twiddle factor processor.
  • the controller may store sample data stored in the first intermediate buffer in the second intermediate buffer through the fast Fourier transform (FFT) core.
  • FFT fast Fourier transform
  • the controller may store sample data stored in the second intermediate buffer in the first intermediate buffer through the real-to-complex fast Fourier (FFT) converter.
  • FFT real-to-complex fast Fourier
  • control unit for the reverse fast Fourier transform of the input signal, the real-complex number fast Fourier (FFT) transforming the real-to-complex number of the input signal using the converter; A 2-2 step of performing a second-first-order fast Fourier transform using the fast Fourier transform (FFT) core; A 2-3 step of assigning a weight according to a twiddle factor using the twiddle factor processor; A 2-4 step of performing a second-second fast Fourier transform using the fast Fourier transform (FFT) core; And steps 2-5 of performing windowing and normalization using the Hanning window.
  • FFT real-complex number fast Fourier
  • step 2-1 the controller may store sample data stored in the second intermediate buffer in the first intermediate buffer through the real-to-complex fast Fourier (FFT) converter.
  • FFT real-to-complex fast Fourier
  • the controller may store sample data stored in the first intermediate buffer and store the fast Fourier transform (FFT) core in the second intermediate buffer.
  • FFT fast Fourier transform
  • the controller may store sample data stored in the second intermediate buffer in the first intermediate buffer through the twiddle factor processor.
  • the controller transfers the input signal stored in the first intermediate buffer to the second intermediate buffer through the Hanning window and the Fast Fourier Transform (FFT) core. It can be stored and transferred to the data output unit.
  • FFT Fast Fourier Transform
  • the fast Fourier transform method and apparatus it is possible to provide a low-power, high-performance Fourier transducer optimized for ultra-compact, low-power voice signal processing devices such as hearing aids. Since the analysis and processing are performed in the process, the performance of the Fourier transform method and apparatus that are essentially used for this can be improved.
  • the computational amount and processing time may be long. Therefore, the computational amount and processing time can be efficiently improved by implementing a hardware Fourier transform logic.
  • the processing time is prolonged due to the nature of the application to be provided to the user by optimizing the 128-point Fourier converter to process the voice signal collected by the microphone in real time in real time, it is possible to give users a sense of heterogeneity However, it will provide a Fourier transducer that can be processed quickly and has a short length (less points are used).
  • FIG. 1 is a block diagram of a fast Fourier transform apparatus according to an embodiment of the present invention.
  • FIGS. 2 and 3 are diagrams illustrating a signal processing sequence of a fast Fourier transform apparatus and method according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a Fourier transform processing process of a fast Fourier transform apparatus and method according to an embodiment of the present invention.
  • 5 and 6 are diagrams for explaining a Fourier transform and an inverse transform process of a fast Fourier transform apparatus and method according to an embodiment of the present invention.
  • FIGS. 7A to 7F are diagrams specifically illustrating step-by-step operations of the fast Fourier transform apparatus and method according to an embodiment of the present invention.
  • first and second may be used to describe various components, but the components are not limited by the terms, and the terms are used to distinguish one component from other components. Is only used.
  • the fast Fourier transform apparatus 100 includes a data input unit 110 receiving an input signal including a plurality of sample data from the outside, as shown in FIG. 1, and the sample A fast Fourier transform (FFT) core 130 that performs fast Fourier transform on data, an intermediate buffer 120 that stores intermediate calculation results, and a data output unit that outputs an output signal including sample data that has been subjected to fast Fourier transform ( 180) and a control unit 190 for controlling a fast Fourier transform process for the input signal.
  • FFT fast Fourier transform
  • control unit 190 controls the fast Fourier transform (FFT) core 130 driven two or more times in the fast Fourier transform process of the sample data to be driven sequentially instead of simultaneously driving in parallel.
  • FFT fast Fourier transform
  • the fast Fourier transform apparatus 100 does not include a plurality of fast Fourier transform (FFT) cores 130 and only includes one fast Fourier transform (FFT) core 130. It is possible to secure sufficient performance required for voice signal processing while reducing power consumption and logic size.
  • FFT fast Fourier transform
  • two or more intermediate buffers 120 may be provided, in which case the intermediate buffer 120 is It may be configured as a single port buffer in which simultaneous processing of input and output is not possible, and accordingly, the control unit 190 provides a path of the data input to the intermediate buffer 120 or the intermediate data in the high-speed Fourier transform process of the sample data. While controlling the path of the data output from the buffer 120, it is possible to effectively perform a fast Fourier transform on the input signal.
  • real and complex numbers are converted to process the fast Fourier transform by converting sample data in a real format into a complex number format.
  • a real-to-complex fast Fourier (FFT) converter 150 that converts each other into a format may be further included.
  • the fast Fourier transform apparatus 100 further includes a Tweedle factor processor 160 that assigns a weight by a Tweed factor in a fast Fourier transform (FFT) process of the sample data. May be.
  • Tweedle factor processor 160 assigns a weight by a Tweed factor in a fast Fourier transform (FFT) process of the sample data. May be.
  • the fast Fourier transform apparatus 100 may further include a Hanning window used for overlap and add processing of the sample data.
  • one of the real-complex fast Fourier (FFT) converter 150, the Tweedle factor processor 160, and the Hanning window 140 A multiplier 170 used for the above operation may be further included.
  • the fast Fourier transform (FFT) core 130 may be implemented in a multiplier-less structure.
  • the real-complex Fast Fourier (FFT) converter 150, the Tweedle factor processor 160, and the Hanning window 140 share and use the multiplier 170, so that the fast Fourier transform apparatus has a more efficient structure. It is possible to implement 100.
  • the fast Fourier transform apparatus 100 may be a device that performs a 128-point fast Fourier transform on sample data in a real format.
  • the fast Fourier transform (FFT) core 130 may be configured as a Radix-8 fast Fourier transformer.
  • a high-speed Fourier transform (FFT) device with low power and high performance required in applications such as a digital signal processor (DSP) chip for processing a voice signal such as a hearing aid or a system on chip (SoC) ( 100).
  • DSP digital signal processor
  • SoC system on chip
  • Fourier transform is used to analyze and process an audio signal acquired through an audio signal input device such as a microphone into a frequency domain.
  • an audio signal input device such as a microphone
  • the delay and latency between the input voice signal and the output voice signal must be as short as a few milliseconds (ms). Fourier transform is applied.
  • the present invention provides a fast Fourier transform (FFT) apparatus 100 optimized for a fast Fourier transform (FFT) having a short length (eg, 128 points) for processing a speech signal in a hearing aid or the like.
  • FFT fast Fourier transform
  • the fast Fourier transform apparatus 100 As can be seen in FIG. 1, the radix-8 ( Based on the Radix-8) Fast Fourier Transform (using a Multipler-less FFT8 module), a complex 64-point Fast Fourier Transform (FFT) was implemented.
  • the radix-8 Based on the Radix-8) Fast Fourier Transform (using a Multipler-less FFT8 module), a complex 64-point Fast Fourier Transform (FFT) was implemented.
  • a Square Root Hanning Window can be automatically processed in a module so as to be suitable for a 50% overlap-and-add sequence.
  • the present invention provides a buffer operation sequence for using a single port buffer having a higher efficiency (size and power consumption) than a dual port buffer.
  • a dual port buffer I/O is possible at the same time, so the buffer control sequence is concise, but when using a single port buffer, I/O control is required because two or more buffers must be used.
  • the operation path between the module and the buffer is not connected as a whole, but is limited to the required path, thereby optimizing the connection path between modules to reduce the complexity (as shown in FIG. , Complexity is reduced by optimizing about 2-3 connection paths between each module).
  • the multiplier 170 may be used when driving the real-to-complex fast Fourier (FFT) converter 150, the Tweedle factor processor 160, and the Hanning window 140. At least two multipliers 170 are configured to share, thereby suppressing an increase in complexity due to the multiplier 170.
  • FFT real-to-complex fast Fourier
  • the multiplier 170 may be configured in a multipleierless structure.
  • a normalization step may be performed by analyzing the calculation result for each data path.
  • the precision continues to increase, a problem occurs due to the nature of the present invention in which the data path is changed.
  • the same number of output bits should be maintained, but if the number of bits is reduced without normalization, there is a problem that the precision is deteriorated. Therefore, the maximum precision was maintained within the same number of bits through normalization.
  • the fast Fourier transform apparatus 100 in consideration of performance (run time, throughput) and efficiency (logic size and power consumption), it is not a pipeline structure (that is, a parallel structure).
  • the sequential processing method it is possible to sufficiently secure a performance margin of a level required for speech signal processing, unlike a communication application that requires high performance.
  • a real-complex fast Fourier (FFT) converter 150 for real data processing and a window for accelerating the overlap-and-add process ( Windowing) module may be provided (due to different applications such as communication/voice), and furthermore, two or more 24 bit multipliers 170 for multiplying complex numbers and real numbers may be provided.
  • FFT real-complex fast Fourier
  • two single port intermediate buffers separately instead of the registers inside the fast Fourier transform (FFT) core 130 (or, the fast Fourier transform engine (FFTe)) Complexity can be reduced by utilizing 120 and optimizing the data path.
  • the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention is based on a Radix-8 fast Fourier transform (FFT) using an 8-point fast Fourier transform (FFT). Therefore, the flexibility may be slightly inferior to that of the conventional high-speed Fourier transformer (FFT) using a Radix-2/4, but it is mainly used in short, such as 128 points, such as audio signal processing such as hearing aids. It is optimized for an application that uses a fast Fourier transform (FFT) on sample data, thereby reducing complexity and increasing efficiency.
  • FFT Radix-8 fast Fourier transform
  • FFT 8-point fast Fourier transform
  • the fast Fourier transform (FFT) core 130 may be driven twice for a 128-point fast Fourier transform (FFT).
  • FFT fast Fourier transform
  • the sequential processing method By using only one fast Fourier transform (FFT) core 130 logic, it is possible to reduce the complexity of the device.
  • the complexity can be reduced by optimizing the data path between the module and the buffer, and further, in the case of the fast Fourier transform (FFT) core 130, a limited coefficient Due to the value, it can be used without the multiplier 170, so that the complexity can be reduced.
  • FFT fast Fourier transform
  • FIG. 2 illustrates a signal processing sequence using a 128-point fast Fourier transform (FFT) in the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention
  • FIG. 3 shows the sequence of FIG. It shows the conversion process of x0-y0.
  • FFT fast Fourier transform
  • the gray-shaded portion in FIG. 3 corresponds to a portion processed according to the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention.
  • a Hanning window 140 is used to perform a 128-point fast Fourier transform (FFT).
  • FFT forward fast Fourier transform
  • a frequency domain signal is converted into a time domain signal through a Fourier transform (Inverse FFT).
  • FIG. 4 illustrates a 128-point fast Fourier transform (FFT) processing process in the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention.
  • FFT fast Fourier transform
  • the Hanning window 140 is used for the input signal.
  • Step 1-1 of performing windowing and normalization S110 in FIG. 4
  • step 1-2 of performing a 1st-th fast Fourier transform using the fast Fourier transform (FFT) core 130 (FIG. 4) S120)
  • steps 1-3 S130 of FIG. 4
  • steps 1-4 of performing a second-order fast Fourier transform (S140 in FIG. 4) and steps 1-5 of performing a real-to-complex number transform using the real-complex fast Fourier (FFT) converter 150 (FIG. 4) S150)
  • FFT fast Fourier transform
  • the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention for an inverse fast Fourier transform (Inverse FFT) for an input signal, the real-complex fast Fourier (FFT) converter for the input signal Step 2-1 of performing real-to-complex conversion using 150 (S210 of FIG. 4), and performing a second-first-order fast Fourier transform using the fast Fourier transform (FFT) core 130 Step 2 (S220 in Fig. 4), Step 2-3 (S230 in Fig. 4) of assigning weights based on the Tweedle factor using the Tweedle factor processor 160, the Fast Fourier Transform (FFT) core 130 ) To perform a second-second fast Fourier transform (S240 in FIG. 4) and a window and normalization using the Hanning window 140 (S250 in FIG. 4) ) Can be executed sequentially.
  • inverse fast Fourier transform Inverse FFT
  • the real-complex fast Fourier (FFT) converter for the input signal Step 2-1 of performing real-to-complex conversion using 150 (S
  • FIG. 5 illustrates a step-by-step operation and data flow in a process of performing a forward 128 point fast Fourier transform (Forward FFT128) in the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention.
  • 6 illustrates a step-by-step operation and data flow in a process of performing an inverse 128-point fast Fourier transform (Inverse FFT128).
  • FIGS. 7A to 7F specifically illustrate the step-by-step operation and data flow of the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention.
  • FIG. 7A illustrates an operation between the data input unit 110 and the first intermediate buffer 120a as a first stage 1 of the forward FFT
  • FIG. 7B shows the operation between the data input unit 110 and the first intermediate buffer 120a.
  • stage 2 the operation between the first intermediate buffer 120a-the Hanning window 140-the fast Fourier transform (FFT) core 130-the second intermediate buffer 120b is shown. I'm doing it.
  • FIG. 7C shows the operation between the second intermediate buffer 120b and the Tweedle factor processor 160 as a third stage 3 of the forward FFT
  • FIG. 7D shows the operation between the second intermediate buffer 120b and the twiddle factor processor 160.
  • the operation between the first intermediate buffer 120a-the fast Fourier transform (FFT) core 130-the second intermediate buffer 120b in the fourth stage (stage 4) of the forward FFT is illustrated.
  • FFT fast Fourier transform
  • a second intermediate buffer 120b as a fifth stage 5 of a forward FFT-a real-complex fast Fourier (FFT) converter 150-a second intermediate buffer 120b.
  • 7F shows the operation between the first intermediate buffer 120a and the data output unit 180 in the sixth stage (stage 6) of the forward FFT.
  • FFT real-complex fast Fourier
  • a low-power, high-performance Fourier converter optimized for ultra-small, low-power voice products such as hearing aids can be provided. Since analysis and processing are performed in the domain, it is possible to improve the performance of the fast Fourier transform apparatus 100 and method that are essentially used for this.
  • the fast Fourier transform apparatus 100 and method according to an embodiment of the present invention can secure a performance margin required for voice preference processing by using a sequential processing method rather than a pipeline (parallel) structure, and real data It is equipped with a real-complex fast Fourier transform (FFT) device for processing and a windowing function to accelerate the overlap-and-add process, and is equipped with two 24-bit multipliers for complex and real multiplication. Complexity is reduced by using two single-port buffers instead of registers inside the Fourier Transform Engine (FFTe) and optimizing the data path.
  • FFT real-complex fast Fourier transform
  • the computational amount and processing time may increase.
  • the processing time can be improved more efficiently.
  • the processing time due to the nature of the application that must be heard to the user by directly processing the voice signal collected by the microphone in real time by optimizing the 128-point fast Fourier transducer. If this lengthens, it is possible to solve a problem that may give the user a sense of heterogeneity, and to provide a short Fourier transducer (which uses fewer points) capable of fast processing.

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Abstract

본 발명은 고속 퓨리에 변환 방법 및 장치에 관한 것으로서, 보다 구체적으로는 음성 신호 등에 대한 고속 퓨리에 변환을 효과적으로 처리할 수 있는 저전력 고성능의 고속 퓨리에 변환 방법 및 장치에 관한 것이다. 본 발명에서는, 입력 신호를 고속 퓨리에 변환하여 출력하는 고속 퓨리에 변환(FFT) 장치에 있어서, 외부로부터 복수의 샘플 데이터를 포함하는 입력 신호를 입력받는 데이터 입력부; 상기 샘플 데이터에 대한 고속 퓨리에 변환을 수행하는 고속 퓨리에 변환(FFT) 코어; 중간 계산 결과를 저장하는 중간 버퍼; 고속 퓨리에 변환된 샘플 데이터를 포함하는 출력 신호를 출력하는 데이터 출력부; 및 상기 입력 신호에 대한 고속 퓨리에 변환 과정을 제어하는 제어부;를 포함하며, 상기 제어부에서는, 상기 샘플 데이터의 고속 퓨리에 변환 과정에서 두번 이상 구동되는 상기 고속 퓨리에 변환(FFT) 코어가 순차 구동하도록 제어하는 것을 특징으로 하는 고속 퓨리에 변환 장치를 개시한다.

Description

고속 퓨리에 변환 방법 및 장치
본 발명은 고속 퓨리에 변환 방법 및 장치에 관한 것으로서, 보다 구체적으로는 음성 신호 등에 대한 고속 퓨리에 변환을 효과적으로 처리할 수 있는 저전력 고성능의 고속 퓨리에 변환 방법 및 장치에 관한 것이다.
음성 신호 등의 신호 처리를 위하여 퓨리에 변환이 폭넓게 사용된다. 퓨리에 변환은 시간 영역 신호를 주파수 영역으로 매핑하기 위해 사용될 수 있으며, 반대로 주파수 영역 신호를 시간 영역으로 매핑하기 위해서는 퓨리에 역변환이 사용될 수 있다.
퓨리에 변환은 시간 영역 신호들의 스펙트럼 분석에 특히 유용하다. 또한, 직교 주파수 분할 다중화(OFDM)를 구현하는 등의 통신 시스템들은 퓨리에 변환의 속성을 사용하여 선형적으로 간격을 둔 톤들로부터 다수의 시간 영역 심벌들을 생성하고 이 심벌들로부터 주파수들을 복원할 수 있다.
샘플링된 데이터에 대한 신호 처리 시스템에서 프로세서가 미리 결정된 수의 샘플들에 대한 변환을 수행할 수 있게 하는 이산 퓨리에 변환(Discrete Fourier Transformation, DFT)을 구현할 수 있다.
그런데, 상기 이산 퓨리에 변환은 상당한 연산량이 소요되는 문제가 있다. 이에 대하여, 고속 퓨리에 변환(Fast Fourier Transformation, FFT)은 이산 퓨리에 변환(DFT)과 비교하여 상당히 적은 연산으로 수행될 수 있다는 장점이 있다.
특히, 보청기 등에서는 마이크로폰를 통해 취득한 음성 신호를 주파수 영역으로 변환하여 분석, 처리하기 위하여 퓨리에 변환이 사용되며, 이때 사용자가 직접 착용하여 실시간으로 소리를 청취하는 제품 특성상 입력 음성 신호와 출력 음성 신호 사이의 지연이 수 ms 내외로 짧아야 하므로 통상 짧은 퓨리에 변환을 적용하게 된다다.
이에 따라, 본 발명에서는 보청기 등에서 음성 신호 처리를 위하여 길이가 짧은(예를 들어, 128 포인트) 고속 퓨리에 변환(FFT)의 성능을 최적화할 수 있는 방안을 제안한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 창안된 것으로, 보청기 등에서의 음성 신호 처리를 위하여 성능(수행 시간, 처리량)과 효율성(로직 크기 및 전력 소모)을 고려하여 파이프라인(병렬) 구조가 아닌 순차 처리 방법을 사용하여, 음성 신호 처리에 필요한 성능 마진을 확보할 수 있으며, 동시에 복잡도를 감소시키면서 효율성을 증대할 수 있는 고속 퓨리에 변환 방법 및 장치를 제공하는 것을 목적으로 한다.
그 외 본 발명의 세부적인 목적은 아래에 기재되는 구체적인 내용을 통하여 이 기술 분야의 전문가나 연구자에게 자명하게 파악되고 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치는, 입력 신호를 고속 퓨리에 변환하여 출력하는 고속 퓨리에 변환(FFT) 장치로서, 외부로부터 복수의 샘플 데이터를 포함하는 입력 신호를 입력받는 데이터 입력부; 상기 샘플 데이터에 대한 고속 퓨리에 변환을 수행하는 고속 퓨리에 변환(FFT) 코어; 중간 계산 결과를 저장하는 중간 버퍼; 고속 퓨리에 변환된 샘플 데이터를 포함하는 출력 신호를 출력하는 데이터 출력부; 및 상기 입력 신호에 대한 고속 퓨리에 변환 과정을 제어하는 제어부;를 포함하며, 상기 제어부에서는, 상기 샘플 데이터의 고속 퓨리에 변환 과정에서 두번 이상 구동되는 상기 고속 퓨리에 변환(FFT) 코어가 순차 구동하도록 제어하는 것을 특징으로 한다.
이때, 상기 중간 버퍼는 입력 및 출력의 동시 처리가 불가한 싱글 포트 버퍼로서 두개 이상 구비되고, 상기 제어부는 상기 샘플 데이터의 고속 퓨리에 변환 과정에서 상기 중간 버퍼로 입력되는 데이터의 경로 또는 상기 중간 버퍼에서 출력되는 데이터의 경로를 제어할 수 있다.
또한, 실수 형식의 샘플 데이터를 복소수 형식으로 변환하여 고속 퓨리에 변환을 처리할 수 있도록 실수 및 복소수 형식으로 상호 변환하는 실수-복소수 고속 퓨리에(FFT) 변환기;를 더 포함할 수 있다.
또한, 상기 샘플 데이터의 고속 퓨리에 변환(FFT) 과정에서 트위들 팩터에 의한 가중치를 부여하는 트위들 팩터 처리기;를 더 포함할 수 있다.
또한, 상기 샘플 데이터에 대한 오버랩 앤 애드(Overlap and Add) 처리에 사용되는 해닝 윈도우(Hanning Window);를 더 포함할 수 있다..
여기서, 상기 실수-복소수 고속 퓨리에(FFT) 변환기, 상기 트위들 팩터 처리기, 상기 해닝 윈도우(Hanning Window) 중 하나 이상의 동작에 사용되는 곱셈기;를 더 포함할 수 있다.
이때, 상기 고속 퓨리에 변환(FFT) 코어는 곱셈기가 구비되지 않는 구조(multiplier-less)로 구현될 수 있다.
또한, 상기 고속 퓨리에 변환 장치는 실수 형식의 샘플 데이터에 대한 128 포인트 고속 퓨리에 변환을 수행하는 장치이고, 상기 고속 퓨리에 변환(FFT) 코어는 래딕스-8(Radix-8) 고속 퓨리에 변환기일 수 있다.
여기서, 상기 중간 버퍼는 제1 중간 버퍼와 제2 중간 버퍼를 포함하고, 상기 곱셈기는 두개 이상 구비될 수 있다.
또한, 상기 제어부는, 상기 입력 신호에 대한 정방향 고속 퓨리에 변환을 위하여, 상기 입력 신호에 대하여 상기 해닝 윈도우를 이용해 윈도우 및 정규화를 수행하는 제1-1 단계; 상기 고속 퓨리에 변환(FFT) 코어를 이용해 제1-1차 고속 퓨리에 변환을 수행하는 제1-2 단계; 상기 트위들 팩터 처리기를 이용해 트위들 팩터에 의한 가중치를 부여하는 제1-3 단계; 상기 고속 퓨리에 변환(FFT) 코어를 이용해 제1-2차 고속 퓨리에 변환을 수행하는 제1-4 단계; 및 상기 실수-복소수 고속 퓨리에(FFT) 변환기를 이용하여 실수-복소수 변환하는 제1-5 단계;를 순차 수행할 수있다.
이때, 상기 제1-1 단계 및 상기 제1-2 단계에서, 상기 제어부는 상기 데이터 입력부에서 전송되어 상기 제1 중간 버퍼에 저장된 입력 신호를 상기 해닝 윈도우와 상기 고속 퓨리에 변환(FFT) 코어를 거쳐 상기 제2 중간 버퍼에 저장할 수 있다.
또한, 상기 제1-3 단계에서, 상기 제어부는 상기 제2 중간 버퍼에 저장된 샘플 데이터를 상기 트위들 팩터 처리기를 거쳐 상기 제1 중간 버퍼에 저장할 수 있다.
또한, 상기 제1-4 단계에서, 상기 제어부는 상기 제1중간 버퍼에 저장된 샘플 데이터를 상기 고속 퓨리에 변환(FFT) 코어를 거쳐 상기 제2중간 버퍼에 저장할 수 있다.
또한, 상기 제1-5 단계에서, 상기 제어부는 상기 제2중간 버퍼에 저장된 샘플 데이터를 상기 실수-복소수 고속 퓨리에(FFT) 변환기를 거쳐 상기 제1중간 버퍼에 저장할 수 있다.
또한, 상기 제어부는, 상기 입력 신호에 대한 역방향 고속 퓨리에 변환을 위하여, 상기 입력 신호에 대하여 상기 실수-복소수 고속 퓨리에(FFT) 변환기를 이용하여 실수-복소수 변환하는 제2-1 단계; 상기 고속 퓨리에 변환(FFT) 코어를 이용해 제2-1차 고속 퓨리에 변환을 수행하는 제2-2 단계; 상기 트위들 팩터 처리기를 이용해 트위들 팩터에 의한 가중치를 부여하는 제2-3 단계; 상기 고속 퓨리에 변환(FFT) 코어를 이용해 제2-2차 고속 퓨리에 변환을 수행하는 제2-4 단계; 및 상기 해닝 윈도우를 이용해 윈도우 및 정규화를 수행하는 제2-5 단계;를 순차 수행할 수있다.
이때, 상기 제2-1 단계에서, 상기 제어부는 상기 제2 중간 버퍼에 저장된 샘플 데이터를 상기 실수-복소수 고속 퓨리에(FFT) 변환기를 거쳐 상기 제1중간 버퍼에 저장할 수 있다.
또한, 상기 제2-2 단계에서, 상기 제어부는 상기 제1중간 버퍼에 저장된 샘플 데이터를 상기 고속 퓨리에 변환(FFT) 코어를 상기 제2중간 버퍼에 저장할 수 있다.
또한, 상기 제2-3 단계에서, 상기 제어부는 상기 제2 중간 버퍼에 저장된 샘플 데이터를 상기 트위들 팩터 처리기를 거쳐 상기 제1 중간 버퍼에 저장할 수 있다.
또한, 상기 제2-4 단계 및 상기 제2-5 단계에서, 상기 제어부는 상기 제1 중간 버퍼에 저장된 입력 신호를 상기 해닝 윈도우와 상기 고속 퓨리에 변환(FFT) 코어를 거쳐 상기 제2 중간 버퍼에 저장하고, 상기 데이터 출력부로 전달할 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 방법 및 장치에서는, 보청기 등 초소형, 저전력 음성 신호 처리 장치에 최적화된 저전력, 고성능 퓨리에 변환기를 제공할 수 있으며, 이때 음성 신호 처리는 통상 주파수 영역에서 분석 및 처리가 이루어지므로 이에 필수적으로 이용되는 퓨리에 변환 방법 및 장치의 성능을 개선할 수 있다.
또한, 본 발명의 실시예에 따르면, 퓨리에 변환은 소프트웨어적으로 구현될 경우 계산량이 많고 처리 시간이 길어질 수 있는 바, 하드웨어 퓨리에 변환 로직을 구현하여 계산량과 처리 시간을 효율적으로 개선할 수 있다.
또한, 본 발명의 실시예에 따르면, 128 포인트 퓨리에 변환기를 최적화하여 실시간으로 마이크로폰으로 수집된 음성 신호를 실시간 처리하여 사용자에게 제공해야 하는 어플리케이션의 특성상 처리 시간이 길어질 경우 사용자에게 이질감을 줄 수 있는 바, 빠른 처리가 가능하고 길이가 짧은(포인트가 적게 사용되는) 퓨리에 변환기를 제공하게 된다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는, 첨부도면은 본 발명에 대한 실시 예를 제공하고, 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치의 블록도이다.
도 2와 도 3은 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치 및 방법의 신호처리 시퀀스를 설명하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치 및 방법의 퓨리에 변환 처리 과정을 예시하는 도면이다.
도 5와 도 6은 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치 및 방법의 퓨리에 변환 및 역변환 처리 과정을 설명하는 도면이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치 및 방법의 단계별 동작을 구체적으로 설명하는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 이하에서는 특정 실시예들을 첨부된 도면을 기초로 상세히 설명하고자 한다.
이하의 실시예는 본 명세서에서 기술된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해 제공된다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에 대한 예시적인 실시 형태들을 첨부된 도면을 참조하여 설명한다.
먼저, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)는, 도 1에서 볼 수 있는 바와 같이, 외부로부터 복수의 샘플 데이터를 포함하는 입력 신호를 입력받는 데이터 입력부(110), 상기 샘플 데이터에 대한 고속 퓨리에 변환을 수행하는 고속 퓨리에 변환(FFT) 코어(130), 중간 계산 결과를 저장하는 중간 버퍼(120), 고속 퓨리에 변환된 샘플 데이터를 포함하는 출력 신호를 출력하는 데이터 출력부(180) 및 상기 입력 신호에 대한 고속 퓨리에 변환 과정을 제어하는 제어부(190)를 포함하여 구성될 수 있다.
이때, 상기 제어부(190)에서는, 상기 샘플 데이터의 고속 퓨리에 변환 과정에서 두번 이상 구동되는 상기 고속 퓨리에 변환(FFT) 코어(130)가 동시에 병렬 구동하지 않고 순차 구동하도록 제어하게 된다.
이에 따라, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서는 복수의 고속 퓨리에 변환(FFT) 코어(130)를 구비하지 않고 하나의 고속 퓨리에 변환(FFT) 코어(130) 만을 구비하여 소비 전력 및 로직 크기 등을 감소시키면서도 음성 신호 처리 등에 필요한 충분한 성능을 확보할 수 있게 된다.
나아가, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에는, 도 1에서 볼 수 있는 바와 같이, 상기 중간 버퍼(120)가 두개 이상 구비될 수 있고, 이때 상기 중간 버퍼(120)는 입력 및 출력의 동시 처리가 불가한 싱글 포트 버퍼로서 구성될 수 있으며, 이에 따라 상기 제어부(190)는 상기 샘플 데이터의 고속 퓨리에 변환 과정에서 상기 중간 버퍼(120)로 입력되는 데이터의 경로 또는 상기 중간 버퍼(120)에서 출력되는 데이터의 경로를 제어하면서, 상기 입력 신호에 대한 고속 퓨리에 변환을 효과적으로 수행할 수 있다.
또한, 도 1에서 볼 수 있는 바와 같이, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에는, 실수 형식의 샘플 데이터를 복소수 형식으로 변환하여 고속 퓨리에 변환을 처리할 수 있도록 실수 및 복소수 형식으로 상호 변환하는 실수-복소수 고속 퓨리에(FFT) 변환기(150)가 더 포함될 수 있다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에는, 상기 샘플 데이터의 고속 퓨리에 변환(FFT) 과정에서 트위들 팩터에 의한 가중치를 부여하는 트위들 팩터 처리기(160)가 더 포함될 수도 있다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에는, 상기 샘플 데이터에 대한 오버랩 앤 애드(Overlap and Add) 처리에 사용되는 해닝 윈도우(Hanning Window)가 더 포함될 수도 있다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에는, 상기 실수-복소수 고속 퓨리에(FFT) 변환기(150), 상기 트위들 팩터 처리기(160), 상기 해닝 윈도우(140) 중 하나 이상의 동작에 사용되는 곱셈기(170)가 더 포함될 수도 있다.
나아가, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서, 상기 고속 퓨리에 변환(FFT) 코어(130)는 곱셈기가 구비되지 않는 구조(multiplier-less)로 구현될 수 있으며, 이에 따라 상기 실수-복소수 고속 퓨리에(FFT) 변환기(150), 상기 트위들 팩터 처리기(160), 상기 해닝 윈도우(140)는 상기 곱셈기(170)를 공유하여 사용함으로써, 보다 효율적인 구조로 상기 고속 퓨리에 변환 장치(100)를 구현하는 것이 가능하다.
보다 구체적으로, 도 1에서 볼 수 있는 바와 같이, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)는 실수 형식의 샘플 데이터에 대한 128 포인트 고속 퓨리에 변환을 수행하는 장치일 수 있고, 이때 상기 고속 퓨리에 변환(FFT) 코어(130)는 래딕스-8(Radix-8) 고속 퓨리에 변환기로 구성될 수 있다.
보다 구체적으로, 본 발명에서는 보청기 등과 같은 음성 신호 처리를 위한 디지털 신호 프로세서(Digital Signal Processor, DSP) 칩 또는 SoC(System On Chip) 등의 어플리케이션에서 필요한 저전력, 고성능의 고속 퓨리에 변환(FFT) 장치(100)를 제안한다.
마이크로폰 등 음성 신호 입력 장치를 통해 취득한 음성 신호를 주파수 영역으로 변환하여 분석, 처리하기 위해서 퓨리에 변환이 사용된다. 특히, 사용자가 직접 착용하여 실시간으로 소리를 청취하는 보청기 등과 같은 제품에서는 특성상 입력 음성 신호와 출력 음성 신호 사이의 딜레이(delay) 및 레이턴시(latency)가 수 밀리초(ms) 내외로 짧아야 하므로 통상 짧은 퓨리에 변환을 적용하게 된다.
이에 따라, 본 발명에서는 보청기 등에서의 음성 신호 처리를 위하여 길이가 짧은 (예를 들어, 128 포인트) 고속 퓨리에 변환(FFT)에 최적화된 고속 퓨리에 변환(FFT) 장치(100)를 제공한다.
보다 구체적으로, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서는, 도 1에서 볼 수 있는 바와 같이, 128 포인트(point) 실수형 고속 퓨리에 변환(FFT)을 위하여 래딕스-8(Radix-8) 고속 퓨리에 변환(Multipler-less FFT8 모듈 사용)을 기반으로 하여 복소수형 64 포인트 고속 퓨리에 변환(FFT)를 구현하였다.
이때, 본 발명에서는 복소수형 고속 퓨리에 변환(FFT)과 실수형 고속 퓨리에 변환(FFT) 간의 변환기(150)를 사용하여 실수형 128 포인트 고속 퓨리에 변환(FFT) 장치(100)를 구현하는 것이 가능하다.
또한, 본 발명에서는 50% 오버랩-앤-애드(Overlap-and-add) 시퀀스에 적합하도록 제곱근 해닝 윈도우(Squared Root Hanning Window)를 모듈 내에서 자동으로 처리 가능하도록 하였다.
또한, 본 발명에서는 듀얼 포트 버퍼에 비해 효율(크기 및 전력 소모)이 좋은 싱글 포트 버퍼를 사용하기 위한 버퍼 운용 시퀀스를 제공한다. 듀얼 포트 버퍼를 사용할 경우 입출력이 동시에 가능하기 때문에 버퍼 제어 시퀀스가 간결하나 싱글 포트 버퍼를 사용할 경우 두개 이상의 버퍼를 사용해야 하기 때문에 입, 출력 제어가 필요하게 된다.
본 발명에서는 각 모듈별 데이터 경로를 분석하여 모듈 및 버퍼 간의 동작 경로를 전체 연결하지 않고 필요한 경로로 한정하여 모듈간 연결 경로를 최적화하여 복잡도를 감소시켰다(이에 따라, 도 1에서 볼 수 있는 바와 같이, 각 모듈간 연결 경로가 2-3개 정도로 최적화되어 복잡도가 감소됨).
또한, 본 발명에서는, 실수-복소수 고속 퓨리에(FFT) 변환기(150), 트위들 팩터 처리기(160), 해닝 윈도우(140)의 구동시에 곱셈기(170)가 사용될 수 있는데, 이에 대하여 본 발명에서는 2개 이상 복수의 곱셈기(170)를 공유하도록 구성하여 곱셈기(170)로 인한 복잡도 증가를 억제하였다.
나아가, 본 발명에서는 고속 퓨리에 변환 코어(130) (또는, 고속 퓨리에 변환 엔진)의 경우 곱셈기(170)가 구비되지 않는 구조(Multipleierless)로 구성될 수 있다.
또한, 본 발명에서는 각 데이터 경로 별로 계산 결과를 분석하여 정규화(Normalization) 단계를 거칠 수 있으나, 정밀도가 계속 증가할 경우, 데이터 경로가 변경되는 본 발명의 특성상 문제가 발생하여 각 단계를 거칠 때마다 동일한 출력 비트수를 유지해야 하는데, 정규화(Normalization) 없이 비트 수를 줄일 경우 정밀도가 떨어지는 문제가 있기 때문에 정규화(Normalization)를 통해 동일 비트수 내에서 최대 정밀도를 유지하도록 하였다.
이에 따라, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서는, 성능(수행 시간, 처리량)과 효율성(로직 크기 및 전력 소모)을 고려하여 파이프라인 구조(즉, 병렬 구조)가 아닌 순차 처리 방법을 사용하여, 고성능이 필요한 통신 어플리케이션 등과 달리 음성 신호 처리에 필요한 수준의 성능 마진을 충분히 확보할 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서는 실수 데이터 처리를 위한 실수-복소수 고속 퓨리에(FFT) 변환기(150)와 오버랩 앤드 애드(Overlap Add) 처리를 가속하기 위한 윈도우(Windowing) 모듈을 구비할 수 있으며(통신/음성 등 어플리케이션이 다르기 때문), 나아가 복소수 및 실수 곱셈 연산을 위한 2개 이상 복수의 24 비트 곱셈기(170)를 구비할 수 있다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서는 고속 퓨리에 변환(FFT) 코어(130) (또는, 고속 퓨리에 변환 엔진(FFTe)) 내부의 레지스터 대신 별도로 두개의 싱글 포트 중간 버퍼(120)를 활용하고 데이터 경로를 최적화함으로써 복잡도를 감소시킬 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서는, 8 포인트 고속 퓨리에 변환(FFT)을 사용하는 래딕스-8(Radix-8) 고속 퓨리에 변환기(FFT)에 기반하여, 종래의 래딕스-2/4(Radix-2/4)를 사용하는 고속 퓨리에 변환기(FFT)에 비해서 유연성을 다소 떨어질 수도 있으나, 보청기 등 음성 신호 처리 등과 같이 주로 128 포인트(point) 등 짧은 샘플 데이터에 대한 고속 퓨리에 변환(FFT)을 사용하는 어플리케이션에 최적화되어 복잡도 감소 및 효율성 증대의 효과를 가질 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서는 128 포인트 고속 퓨리에 변환(FFT)을 위해 고속 퓨리에 변환(FFT) 코어(130)를 두 차례 구동할 수 있는데, 이때 순차 처리 방법을 사용하도록 함으로써 1개의 고속 퓨리에 변환(FFT) 코어(130) 로직만을 사용하여 장치의 복잡도를 감소시킬 수 있게 된다.
나아가, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100)에서는 모듈 및 버퍼 간 데이터 경로를 최적화하여 복잡도를 감소시킬 수 있고, 나아가 고속 퓨리에 변환(FFT) 코어(130)의 경우 제한적인 계수 값으로 인하여 곱셈기(170) 없이도 사용할 수 있어 복잡도를 감소시킬 수 있다.
또한, 도 2에서는 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서 128 포인트 고속 퓨리에 변환(FFT)을 활용한 신호 처리 시퀀스를 예시하고 있으며, 도 3에서는 상기 도 2의 시퀀스 중 x0 - y0 변환 과정을 도시하고 있다.
보다 구체적으로 도 3에서 회색 명암 처리가 된 부분이 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에 따라 처리되는 부분에 대응한다.
도 2 및 도 3에서 볼 수 있는 바와 같이, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서는, 128 포인트 고속 퓨리에 변환(FFT)을 수행함에 있어 해닝 윈도우(140)를 이용하여 샘플 데이터에 대한 오버랩 앤 애드(Overlap and Add) 처리를 수행하면서 정방향 고속 퓨리에 변환(Forward FFT)을 통해 시간 영역 신호를 주파수 영역 신호로 매핑하여 신호 처리를 수행할 수 있도록 하고, 이어서 다시 역방향 고속 퓨리에 변환(Inverse FFT)을 통해 주파수 영역 신호를 시간 영역 신호로 변환하게 된다.
또한, 도 4에서는 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서의 128 포인트 고속 퓨리에 변환(FFT) 처리 과정을 예시하고 있다.
이때, 도 4에서 볼 수 있는 바와 같이, 정방향 고속 퓨리에 변환(Forward FFT)에서는 실수 128 샘플을 복소수 64 샘플(Mirrored)로 처리하며, 역방향 고속 퓨리에 변환(Inverse FFT)에서는 복소수 64 샘플을 실수 128 샘플로 처리하게 된다.
보다 구체적으로, 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서는, 입력 신호에 대한 정방향 고속 퓨리에 변환(Forwadr FFT)을 위하여, 상기 입력 신호에 대하여 상기 해닝 윈도우(140)를 이용해 윈도우 및 정규화를 수행하는 제1-1 단계(도 4의 S110), 상기 고속 퓨리에 변환(FFT) 코어(130)를 이용해 제1-1차 고속 퓨리에 변환을 수행하는 제1-2 단계(도 4의 S120), 상기 트위들 팩터 처리기(160)를 이용해 트위들 팩터에 의한 가중치를 부여하는 제1-3 단계(도 4의 S130), 상기 고속 퓨리에 변환(FFT) 코어(130)를 이용해 제1-2차 고속 퓨리에 변환을 수행하는 제1-4 단계(도 4의 S140) 및 상기 실수-복소수 고속 퓨리에(FFT) 변환기(150)를 이용하여 실수-복소수 변환하는 제1-5 단계(도 4의 S150)를 순차 수행할 수 있다.
또한, 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서는, 입력 신호에 대한 역방향 고속 퓨리에 변환(Inverse FFT)을 위하여, 상기 입력 신호에 대하여 상기 실수-복소수 고속 퓨리에(FFT) 변환기(150)를 이용하여 실수-복소수 변환하는 제2-1 단계(도 4의 S210), 상기 고속 퓨리에 변환(FFT) 코어(130)를 이용해 제2-1차 고속 퓨리에 변환을 수행하는 제2-2 단계(도 4의 S220), 상기 트위들 팩터 처리기(160)를 이용해 트위들 팩터에 의한 가중치를 부여하는 제2-3 단계(도 4의 S230), 상기 고속 퓨리에 변환(FFT) 코어(130)를 이용해 제2-2차 고속 퓨리에 변환을 수행하는 제2-4 단계(도 4의 S240) 및 상기 해닝 윈도우(140)를 이용해 윈도우 및 정규화를 수행하는 제2-5 단계(도 4의 S250)를 순차 수행할 수 있다.
보다 구체적으로, 도 5에서는 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서의, 정방향 128 포인트 고속 퓨리에 변환(Forward FFT128) 수행 과정에서의 단계별 동작 및 데이터의 흐름을 예시하고 있으며, 도 6에서는 역방향 128 포인트 고속 퓨리에 변환(Inverse FFT128) 수행 과정에서의 단계별 동작 및 데이터의 흐름을 예시하고 있다.
나아가, 도 7a 내지 도 7f에서는 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법의 단계별 동작 및 데이터의 흐름을 구체적으로 도시하고 있다.
보다 구체적으로, 도 7a에서는 정방향 고속 퓨리에 변환(Forward FFT)의 제1 단계(stage 1)로서 데이터 입력부(110) - 제1 중간 버퍼(120a) 간의 동작을 도시하고 있으며, 도 7b에서는 정방향 고속 퓨리에 변환(Forward FFT)의 제2 단계(stage 2)로서 제1 중간 버퍼(120a) - 해닝 윈도우(140) - 고속 퓨리에 변환(FFT) 코어(130) - 제2 중간 버퍼(120b) 간의 동작을 도시하고 있다.
또한, 도 7c에서는 정방향 고속 퓨리에 변환(Forward FFT)의 제3 단계(stage 3)로서 제2 중간 버퍼(120b) - 트위들 팩터 처리기(160) 간의 동작을 도시하고 있으며, 도 7d에서는 정방향 고속 퓨리에 변환(Forward FFT)의 제4 단계(stage 4)에서 제1 중간 버퍼(120a) - 고속 퓨리에 변환(FFT) 코어(130) - 제2 중간 버퍼(120b) 간의 동작을 도시하고 있다.
또한, 도 7e에서는 정방향 고속 퓨리에 변환(Forward FFT)의 제5 단계(stage 5)로서 제2 중간 버퍼(120b) - 실수-복소수 고속 퓨리에(FFT) 변환기(150) - 제2 중간 버퍼(120b) 간의 동작을 도시하고 있으며, 도 7f에서는 정방향 고속 퓨리에 변환(Forward FFT)의 제6 단계(stage 6)에서 제1 중간 버퍼(120a) - 데이터 출력부(180) 간의 동작을 도시하고 있다.
이에 따라, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서는, 보청기 등 초소형, 저전력 음성 제품에 최적화된 저전력, 고성능 퓨리에 변환기를 제공할 수 있으며, 이때 음성 신호 처리는 보통 주파수 영역에서 분석 및 처리가 이루어지므로 이에 필수적으로 이용되는 고속 퓨리에 변환 장치(100) 및 방법의 성능을 개선할 수 있다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법은, 파이프라인(병렬) 구조가 아닌 순차 처리 방법을 사용하여 음성 선호 처리에 필요한 성능 마진을 확보할 수 있으며, 실수 데이터 처리를 위한 실수-복소수 고속 퓨리에 변환(FFT) 장치와 오버랩 앤 애드(Overlap Add) 처리를 가속하기 위한 윈도우(Windowing) 기능을 구비하며, 복소수 및 실수 곱을 위한 2개의 24비트 곱셈기를 탑재하고, 고속 퓨리에 변환 엔진(FFTe) 내부의 레지스터 대신 두개의 싱글 포트 버퍼를 활용하고 데이터 경로를 최적화함으로써 복잡도를 감소시키게 된다.
또한, 본 발명의 일 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서, 퓨리에 변환은 소프트웨어적으로 구현될 경우 계산량이 많고 처리 시간이 길어질 수 있는 바, 하드웨어 퓨리에 변환 로직을 구현하여 계산량과 처리 시간을 보다 효율적으로 개선할 수 있다.
또한, 본 발명의 실시예에 따른 고속 퓨리에 변환 장치(100) 및 방법에서는, 128 포인트 고속 퓨리에 변환기를 최적화하여 실시간으로 마이크로폰으로 수집된 음성 신호를 바로 처리하여 사용자에게 들려주어야 하는 어플리케이션의 특성상 처리 시간이 길어질 경우 사용자에게 이질감을 줄 수 있는 문제를 해결하여, 빠른 처리가 가능한 길이가 짧은(포인트가 적게 사용되는) 퓨리에 변환기를 제공할 수 있게 된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명에 기재된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의해서 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 입력 신호를 고속 퓨리에 변환하여 출력하는 고속 퓨리에 변환(FFT) 장치에 있어서,
    외부로부터 복수의 샘플 데이터를 포함하는 입력 신호를 입력받는 데이터 입력부;
    상기 샘플 데이터에 대한 고속 퓨리에 변환을 수행하는 고속 퓨리에 변환(FFT) 코어;
    중간 계산 결과를 저장하는 중간 버퍼;
    고속 퓨리에 변환된 샘플 데이터를 포함하는 출력 신호를 출력하는 데이터 출력부; 및
    상기 입력 신호에 대한 고속 퓨리에 변환 과정을 제어하는 제어부;를 포함하며,
    상기 제어부에서는,
    상기 샘플 데이터의 고속 퓨리에 변환 과정에서 두번 이상 구동되는 상기 고속 퓨리에 변환(FFT) 코어가 순차 구동하도록 제어하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  2. 제1항에 있어서,
    상기 중간 버퍼는 입력 및 출력의 동시 처리가 불가한 싱글 포트 버퍼로서 두개 이상 구비되고,
    상기 제어부는 상기 샘플 데이터의 고속 퓨리에 변환 과정에서 상기 중간 버퍼로 입력되는 데이터의 경로 또는 상기 중간 버퍼에서 출력되는 데이터의 경로를 제어하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  3. 제1항에 있어서,
    실수 형식의 샘플 데이터를 복소수 형식으로 변환하여 고속 퓨리에 변환을 처리할 수 있도록 실수 및 복소수 형식으로 상호 변환하는 실수-복소수 고속 퓨리에(FFT) 변환기;를 더 포함하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  4. 제1항에 있어서,
    상기 샘플 데이터의 고속 퓨리에 변환(FFT) 과정에서 트위들 팩터에 의한 가중치를 부여하는 트위들 팩터 처리기;를 더 포함하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  5. 제1항에 있어서,
    상기 샘플 데이터에 대한 오버랩 앤 애드(Overlap and Add) 처리에 사용되는 해닝 윈도우(Hanning Window);를 더 포함하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 실수-복소수 고속 퓨리에(FFT) 변환기, 상기 트위들 팩터 처리기, 상기 해닝 윈도우(Hanning Window) 중 하나 이상의 동작에 사용되는 곱셈기;를 더 포함하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  7. 제6항에 있어서,
    상기 고속 퓨리에 변환(FFT) 코어는 곱셈기가 구비되지 않는 구조(multiplier-less)로 구현되는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  8. 제1항에 있어서,
    상기 고속 퓨리에 변환 장치는 실수 형식의 샘플 데이터에 대한 128 포인트 고속 퓨리에 변환을 수행하는 장치이고,
    상기 고속 퓨리에 변환(FFT) 코어는 래딕스-8(Radix-8) 고속 퓨리에 변환기인 것을 특징으로 하는 고속 퓨리에 변환 장치.
  9. 제6항에 있어서,
    상기 중간 버퍼는 제1 중간 버퍼와 제2 중간 버퍼를 포함하고,
    상기 곱셈기는 두개 이상 구비되는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  10. 제9항에 있어서,
    상기 제어부는,
    상기 입력 신호에 대한 정방향 고속 퓨리에 변환을 위하여,
    상기 입력 신호에 대하여 상기 해닝 윈도우를 이용해 윈도우 및 정규화를 수행하는 제1-1 단계;
    상기 고속 퓨리에 변환(FFT) 코어를 이용해 제1-1차 고속 퓨리에 변환을 수행하는 제1-2 단계;
    상기 트위들 팩터 처리기를 이용해 트위들 팩터에 의한 가중치를 부여하는 제1-3 단계;
    상기 고속 퓨리에 변환(FFT) 코어를 이용해 제1-2차 고속 퓨리에 변환을 수행하는 제1-4 단계; 및
    상기 실수-복소수 고속 퓨리에(FFT) 변환기를 이용하여 실수-복소수 변환하는 제1-5 단계;를 순차 수행하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  11. 제10항에 있어서,
    상기 제1-1 단계 및 상기 제1-2 단계에서,
    상기 제어부는 상기 데이터 입력부에서 전송되어 상기 제1 중간 버퍼에 저장된 입력 신호를 상기 해닝 윈도우와 상기 고속 퓨리에 변환(FFT) 코어를 거쳐 상기 제2 중간 버퍼에 저장하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  12. 제10항에 있어서,
    상기 제1-3 단계에서,
    상기 제어부는 상기 제2 중간 버퍼에 저장된 샘플 데이터를 상기 트위들 팩터 처리기를 거쳐 상기 제1 중간 버퍼에 저장하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  13. 제10항에 있어서,
    상기 제1-4 단계에서,
    상기 제어부는 상기 제1중간 버퍼에 저장된 샘플 데이터를 상기 고속 퓨리에 변환(FFT) 코어를 거쳐 상기 제2중간 버퍼에 저장하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  14. 제10항에 있어서,
    상기 제1-5 단계에서,
    상기 제어부는 상기 제2중간 버퍼에 저장된 샘플 데이터를 상기 실수-복소수 고속 퓨리에(FFT) 변환기를 거쳐 상기 제1중간 버퍼에 저장하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  15. 제9항에 있어서,
    상기 제어부는,
    상기 입력 신호에 대한 역방향 고속 퓨리에 변환을 위하여,
    상기 입력 신호에 대하여 상기 실수-복소수 고속 퓨리에(FFT) 변환기를 이용하여 실수-복소수 변환하는 제2-1 단계;
    상기 고속 퓨리에 변환(FFT) 코어를 이용해 제2-1차 고속 퓨리에 변환을 수행하는 제2-2 단계;
    상기 트위들 팩터 처리기를 이용해 트위들 팩터에 의한 가중치를 부여하는 제2-3 단계;
    상기 고속 퓨리에 변환(FFT) 코어를 이용해 제2-2차 고속 퓨리에 변환을 수행하는 제2-4 단계; 및
    상기 해닝 윈도우를 이용해 윈도우 및 정규화를 수행하는 제2-5 단계;를 순차 수행하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  16. 제15항에 있어서,
    상기 제2-1 단계에서,
    상기 제어부는 상기 제2 중간 버퍼에 저장된 샘플 데이터를 상기 실수-복소수 고속 퓨리에(FFT) 변환기를 거쳐 상기 제1중간 버퍼에 저장하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  17. 제15항에 있어서,
    상기 제2-2 단계에서,
    상기 제어부는 상기 제1중간 버퍼에 저장된 샘플 데이터를 상기 고속 퓨리에 변환(FFT) 코어를 상기 제2중간 버퍼에 저장하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  18. 제15항에 있어서,
    상기 제2-3 단계에서,
    상기 제어부는 상기 제2 중간 버퍼에 저장된 샘플 데이터를 상기 트위들 팩터 처리기를 거쳐 상기 제1 중간 버퍼에 저장하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
  19. 제15항에 있어서,
    상기 제2-4 단계 및 상기 제2-5 단계에서,
    상기 제어부는 상기 제1 중간 버퍼에 저장된 입력 신호를 상기 해닝 윈도우와 상기 고속 퓨리에 변환(FFT) 코어를 거쳐 상기 제2 중간 버퍼에 저장하고, 상기 데이터 출력부로 전달하는 것을 특징으로 하는 고속 퓨리에 변환 장치.
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