KR101249372B1 - Ｏｆｄｍ 시스템을 위한 ｍｒｍｄｃ 구조의 고속 푸리에 변환 장치 - Google Patents

Ｏｆｄｍ 시스템을 위한 ｍｒｍｄｃ 구조의 고속 푸리에 변환 장치 Download PDF

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Abstract

본 발명에 의한 OFDM 시스템을 위한 MRMDC 구조의 고속 푸리에 변환 장치가 개시된다.
본 발명에 따른 Radix-2 또는 Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치는 상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치; 상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-2 알고리즘 또는 Radix-4 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-2/4 버터플라이; 상기 Radix-2 알고리즘 또는 Radix-4 알고리즘을 선택하는 멀티플렉서; 및 상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 Radix-2/4 버터플라이로부터 출력된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력하는 교환기를 포함한다.
이를 통해, 본 발명은 버터플라이 연산기의 수를 줄여 하드웨어 복잡도를 감소시킬 수 있고, 128, 256-포인트 FFT 연산이 모두 가능할 수 있다.

Description

ＯＦＤＭ 시스템을 위한 ＭＲＭＤＣ 구조의 고속 푸리에 변환 장치{FAST FOURIER TRANSFORM PROCESSOR USING MRMDC ARCHITECTURE FOR OFDM SYSTEM}
본 발명은 고속 푸리에 변환 장치에 관한 것으로, 특히, 첫 번째 스테이지에서 필요한 버터플라이 연산부를 하나의 Radix-2/4 버터플라이 구조로 구현하여 선택적으로 Radix-2 또는 Radix-4 알고리즘을 사용하도록 한 OFDM 시스템을 위한 MRMDC 구조의 고속 푸리에 변환 장치에 관한 것이다.
OFDM(Orthogonal Frequency Division Multiplexing) 전송 방식은 다중 경로 채널에서의 고속 데이터 전송을 위해 제안되었다. 기존의 단일 캐리어 전송 방식이 데이터를 직렬로 전송하여 각 심볼이 전 채널의 주파수 대역을 사용하는 데 비해, OFDM 변복조는 입력 데이터를 부반송파의 수만큼 직/병렬 변환하여 각각에 대응되는 부반송파로 변조하는 방식이다.
OFDM 시스템은 DFT(Discrete Fourier Transform)를 이용하여 구현하며, 실제 하드웨어 설계에는 연산량을 줄이기 위해 FFT(Fast Fourier Transform) 알고리즘을 이용한다. FFT 프로세서는 OFDM 시스템에 있어 가장 큰 복잡도를 가지며 고속 연산이 요구되어 구현이 까다로운 부분이다.
고성능을 요구하는 분야를 위해 다양한 FFT 하드웨어 구조들이 제안되었다. FFT 구조는 크게 메모리 구조와 파이프라인 구조로 나눌 수 있다. 메모리 구조는 적은 하드웨어 크기를 유지하기 위해서 메모리로부터 데이터를 읽어 버터플라이 연산을 수행한 뒤 다시 메모리로 결과를 저장하는 방식으로 하드웨어 비용이 적게 드는 장점이 있다.
그러나 이 구조는 많은 연산 싸이클이 요구되어 높은 처리 속도를 얻는데 어려움이 있으며 높은 동작 주파수를 요구한다. 고속 동작을 요구하는 분야에서는 이러한 단점을 극복하고 높은 처리 속도를 얻기 위해 파이프라인 구조가 주로 사용된다.
도 1은 종래 기술에 따른 버터플라이 연산부의 상세한 구성을 나타내는 예시도이다.
도 1에 도시한 바와 같이, 종래 기술에 따른 MRMDC 구조에 적용한 256-포인트 FFT 알고리즘은 제1 스테이지, 제2 스테이지, 제3 스테이지의 단계로 구성되는데, 제1 스테이지의 각 채널 데이터 경로마다 버터플라이 연산부가 위치하여 Radix-4 알고리즘을 수행한다.
그리고 제2 스테이지와 제3 스테이지에서는 고속 수행에 적합한 Radix-8 알고리즘을 수행한다.
이러한 파이프라인 구조는 매 스테이지마다 버터플라이 연산부를 사용하는 구조로 메모리 구조에 비해 수율(throughput)은 높지만 하드웨어 크기가 큰 단점이 있다.
따라서 이러한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 첫 번째 스테이지에서 필요한 버터플라이 연산부를 하나의 Radix-2/4 버터플라이 구조로 구현하여 선택적으로 Radix-2 또는 Radix-4 알고리즘을 사용하도록 한 OFDM 시스템을 위한 MRMDC 구조의 고속 푸리에 변환 장치를 제공하는데 있다.
그러나 본 발명의 목적은 상기에 언급된 사항으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 목적들을 달성하기 위하여, 본 발명의 한 관점에 따른 Radix-2 또는 Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치는 상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치; 상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-2 알고리즘 또는 Radix-4 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-2/4 버터플라이; 상기 Radix-2 알고리즘 또는 Radix-4 알고리즘을 선택하는 멀티플렉서; 및 상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 Radix-2/4 버터플라이로부터 출력된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력하는 교환기를 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제1 지연소자를 더 포함할 수 있다.
필요에 따라, 상기 제1 지연소자는 256-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 24 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 16 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자를 포함할 수 있다.
필요에 따라, 상기 제1 지연소자는 128-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 12 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자를 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제2 지연소자를 더 포함할 수 있다.
필요에 따라, 상기 제2 지연소자는 256-포인트 FFT 연산을 수행하는 경우에 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자를 포함할 수 있다.
필요에 따라, 상기 제2 지연소자는 128-포인트 FFT 연산을 수행하는 경우에 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 7개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 7개의 데이터 열의 거리를 조정하는 제3 지연소자를 더 포함할 수 있다.
필요에 따라, 상기 제3 지연소자는 256-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 7 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 6 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 5 싸이클의 지연시간을 갖는 지연소자, 제4 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함할 수 있다.
필요에 따라, 상기 제3 지연소자는 128-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함할 수 있다.
본 발명의 다른 한 관점에 따른 Radix-2 또는 Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치는 상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치; 상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-4 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-2/4 버터플라이; 및 상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 Radix-2/4 버터플라이로부터 출력된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력하는 교환기를 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 24 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 16 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자를 더 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자를 더 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 7 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 6 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 5 싸이클의 지연시간을 갖는 지연소자, 제4 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 더 포함할 수 있다.
본 발명의 또 다른 한 관점에 따른 Radix-2 또는 Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치는 상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치; 상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-2 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-2/4 버터플라이; 및 상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 Radix-2/4 버터플라이로부터 출력된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력하는 교환기를 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 12 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자를 더 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 더 포함할 수 있다.
본 발명에 따른 MRMDC 구조의 고속 푸리에 변환 장치는 상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 더 포함할 수 있다.
이를 통해, 본 발명은 첫 번째 스테이지에서 필요한 버터플라이 연산부를 하나의 Radix-2/4 버터플라이 구조로 구현하여 선택적으로 Radix-2 또는 Radix-4 알고리즘을 사용함으로써, 버터플라이 연산기의 수를 줄여 하드웨어 복잡도를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 첫 번째 스테이지에서 필요한 버터플라이 연산부를 하나의 Radix-2/4 버터플라이 구조로 구현하여 선택적으로 Radix-2 또는 Radix-4 알고리즘을 사용함으로써, 128, 256-포인트 FFT 연산이 모두 가능할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 버터플라이 연산부의 상세한 구성을 나타내는 예시도이다.
도 2는 본 발명의 실시예에 따른 FFT/IFFT 프로세서의 구조를 나타내는 예시도이다.
도 3은 도 2에 도시된 버터플라이 연산부(110)의 상세한 구성을 나타내는 예시도이다.
도 4는 도 3에 도시된 Radix-2/4 버터플라이(112)의 상세한 구성을 나타내는 예시도이다.
도 5는 도 2에 도시된 버터플라이 연산부(110)의 상세한 구성을 나타내는 제1 예시도이다.
도 6은 본 발명의 실시예에 따른 제1 스테이지로의 데이터 입력 순서를 나타내는 예시도이다.
도 7은 본 발명의 실시예에 따른 제2 스테이지로의 데이터 입력 순서를 나타내는 예시도이다.
도 8은 도 1에 도시된 버터플라이 연산부(110)의 상세한 구성을 나타내는 제2 예시도이다.
도 9는 본 발명의 실시예에 따른 FFT/IFFT 프로세서의 성능을 비교 설명하기 위한 예시도이다.
이하에서는, 본 발명의 실시예에 따른 OFDM 시스템을 위한 MRMDC 구조의 고속 푸리에 변환 장치를 첨부한 도 2 내지 도 9를 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는데 필요한 부분을 중심으로 상세히 설명한다. 명세서 전체를 통하여 각 도면에서 제시된 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
본 발명에서는 UWB(Ultra Wideband), WiMAX(World Interoperability for Microwave Access), O-OFDM(Optical-Orthogonal Frequency Division Multiplexing) 시스템에서 필요한 128, 256-포인트 FFT/IFFT 연산 처리가 모두 가능하도록 Radix-8 알고리즘과 함께 첫 번째 스테이지에서 필요한 버터플라이 연산부를 하나의 Radix-2/4 버터플라이 구조로 구현하여 선택적으로 Radix-2 또는 Radix-4 알고리즘을 사용할 수 있는 방안을 제안한다.
도 2는 본 발명의 실시예에 따른 FFT/IFFT 프로세서의 구조를 나타내는 예시도이다.
도 2에 도시한 바와 같이, 본 발명에 따른 FFT/IFFT 프로세서는 기본적으로 MRMDC(Mixed-Radix Multi-path Delay Commutator) 구조를 적용한 파이프라인 구조로 구현될 수 있다. 전체 8개의 병렬 경로이며 각각의 경로마다 3개의 스테이지 즉, 제1 스테이지, 제2 스테이지, 제3 스테이지를 가질 수 있다. 고속 수행에 적합한 Radix-8 알고리즘을 사용하고 Radix-8 알고리즘만으로 처리할 수 없는 FFT를 처리하기 위하여 FFT의 첫 번째 스테이지에서 Radix-2 또는 Radix-4 알고리즘을 사용할 수 있다.
처음에는 8개의 입력 데이터가 MUX에 의해 각각의 서로 다른 경로로 입력될 수 있다. 각각의 경로에서 입력 데이터들은 스위치에 의해 4개의 병렬 데이터 열로 나누어지고 지연소자를 이용하여 4개의 데이터의 거리를 조정하여 첫 번째 스테이지에 입력될 수 있다.
첫 번째 스테이지 연산으로 얻어진 출력 데이터는 그 다음 연산을 위해서 두 번째 교환기(commutator)가 4개의 병렬 데이터들을 8개의 병렬 데이터 열로 나누고 다음 FFT 연산에 적합하도록 8개의 데이터의 거리를 조정하여 재정렬(reordering)할 수 있다. 두 번째 스테이지의 출력은 다음 FFT 연산을 위해 특정한 규칙에 따라 서로 다른 경로에 입력된다. 총 3번의 스테이지를 통해 얻은 출력은 각각 8개의 병렬 경로에서 8개의 데이터로 총 64개의 데이터가 출력될 수 있다.
FFT 연산은 수신기에서 요구되며, IFFT 연산은 송신기에서 요구될 수 있다. FFT와 IFFT 연산은 제어 신호 sel_FFT에 의해서 결정될 수 있다.
FFT 연산은 앞에서 언급한 순서대로 수행될 수 있다. 그리고 IFFT 연산의 경우에는 먼저 8개의 입력 데이터의 컬레 복소수를 구하기 위해 데이터의 허수부 부호를 바꿔주게 된다. 데이터의 컬레 복소수를 입력으로 하여 FFT 연산을 수행할 수 있다. FFT 연산 출력의 컬레 복소수를 구하여 FFT 길이로 나누면 IFFT 연산의 결과를 얻을 수 있다. 이 때 128과 256은 2n이므로 나눗셈 연산은 데이터를 비트 단위에서 n번 오른쪽으로 시프트하는 구조로 구현할 수 있다.
또한, 128, 256-포인트 FFT 연산은 제어 신호 FFT_size에 의해서 결정될 수 있다.
도 3은 도 2에 도시된 버터플라이 연산부(110)의 상세한 구성을 나타내는 예시도이다.
도 3에 도시한 바와 같이, 본 발명에 따른 제1 스테이지의 버터플라이 연산부(110)는 스위치(111), 제1 지연소자(112), Radix-2/4 버퍼플라이(113), 제2 지연소자(114), 멀티플렉서(115a, 115b), 교환기(commutator)(116), 및 제3 지연소자(117) 등을 포함하여 구성될 수 있다.
입력으로 들어온 데이터들은 스위치(111)에 의해서 서로 다른 4개의 데이터 경로로 나뉠 수 있다. 4개의 데이터열의 거리를 조정하기 위하여 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에는 서로 다른 지연시간을 갖는 3개의 제1 지연소자(112)가 구비될 수 있다. 여기서, 지연소자는 데이터 열 간의 거리를 조정하는 역할을 할 수 있다.
이때, 제1 지연소자(112)는 제1 데이터 경로, 제2 데이터 경로, 제3 데이터 경로 상에 각각 구비될 수 있다.
Radix-2/4 버퍼플라이(113)는 제1 지연소자(112)에 의해 거리가 조정된 4개의 데이터 열에 대한 버터플라이 연산을 수행하고 버터플라이 연산된 4개의 데이터 열을 서로 다른 4개의 데이터 경로로 출력할 수 있다.
도 4는 도 3에 도시된 Radix-2/4 버터플라이(112)의 상세한 구성을 나타내는 예시도이다.
도 4에 도시한 바와 같이, 본 발명에 따른 Radix-2/4 버터플라이부(112)는 Radix-4 버터플라이 구조에 멀티플렉서를 추가하여 구현한 것으로, Radix-4 버터플라이 구조로부터 Radix-4 또는 Radix-2 알고리즘을 수행할 수 있음을 보여주고 있다.
이렇게 출력된 4개의 데이터열의 거리를 조정하기 위하여 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에는 서로 다른 지연시간을 갖는 3개의 제2 지연소자(114)가 구비될 수 있다.
이때, 제2 지연소자(114)는 제2 데이터 경로, 제3 데이터 경로, 제4 데이터 경로 상에 각각 구비될 수 있다. 특히, 제3 데이터 경로 상에 병렬 연결된 제2 지연소자(114)는 멀티플렉서(115a)에 의해 선택적으로 적용될 수 있는데, 256-포인트 FFT 연산을 수행하는 경우에만 적용될 수 있다.
교환기(116)는 파이프라인 구조에서 데이터들을 다음 연산에 적합한 순서대로 재정렬하는 역할을 할 수 있다. 즉, 교환기(116)는 다음 스테이지 연산을 위해 제2 지연소자(114)에 의해 거리가 조정된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력할 수 있다. 8개의 데이터열의 거리를 조정하기 위하여 서로 다른 8개의 데이터 경로 중 7개의 데이터 경로에는 서로 다른 지연시간을 갖는 7개의 제3 지연소자(117)가 구비될 수 있다.
이때, 제3 지연소자(117)는 제1 데이터 경로, 제2 데이터 경로, 제3 데이터 경로, 제4 데이터 경로, 제5 데이터 경로, 제6 데이터 경로, 제7 데이터 경로 상에 각각 구비될 수 있다. 특히, 제4 데이터 경로 상에 병렬 연결된 제3 지연소자(117)는 멀티플렉서(115b)에 의해 선택적으로 적용될 수 있는데, 256-포인트 FFT 연산을 수행하는 경우에만 적용될 수 있다.
도 5는 도 2에 도시된 버터플라이 연산부(110)의 상세한 구성을 나타내는 제1 예시도이다.
도 5에 도시한 바와 같이, 256-포인트 FFT 연산을 수행하는 경우, 본 발명에 따른 제1 스테이지의 버터플라이 연산부(110)는 스위치(111), 제1 지연소자(112), Radix-2/4 버퍼플라이(113), 제2 지연소자(114), 교환기(commutator)(116), 및 제3 지연소자(117) 등을 포함하여 구성될 수 있다.
입력으로 들어온 데이터들은 스위치(111)에 의해서 서로 다른 4개의 데이터 경로로 나뉠 수 있다. 4개의 데이터열의 지연시간을 조정하기 위하여 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에는 서로 다른 지연시간을 갖는 3개의 제1 지연소자(112)가 구비될 수 있다.
이때, 24 싸이클의 지연시간을 갖는 제1 지연소자 D24는 제1 데이터 경로 상에 구비되고, 16 싸이클의 지연시간을 갖는 제2 지연소자 D16는 제2 데이터 경로 상에 구비되며, 8 싸이클의 지연시간을 갖는 제3 지연소자 D8는 제3 데이터 경로 상에 구비될 수 있다. 이러한 과정을 도 6 내지 도 7을 참조하여 설명한다.
도 6은 본 발명의 실시예에 따른 제1 스테이지로의 데이터 입력 순서를 나타내는 예시도이고, 도 7은 본 발명의 실시예에 따른 제2 스테이지로의 데이터 입력 순서를 나타내는 예시도이다.
도 6 내지 도 7을 참조하면, 처음 입력 데이터는 4개의 병렬 데이터 열로 나뉘어 제1 지연소자에 저장되었다가 출력될 수 있다. 입력 데이터가 들어온지 24 싸이클(cycle) 후에는 3개의 제1 지연소자의 출력과 마지막 데이터 경로로부터 들어오는 데이터 열을 가지고 첫 번째 버터플라이 연산을 수행하게 된다.
Radix-2/4 버퍼플라이(113)는 제1 지연소자(112)에 의해 거리가 조정된 4개의 데이터 열에 대한 Radix-4 버터플라이 연산을 수행하고 버터플라이 연산된 4개의 데이터 열을 서로 다른 4개의 데이터 경로로 출력할 수 있다.
이렇게 출력된 4개의 데이터열의 거리를 조정하기 위하여 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에는 서로 다른 지연시간을 갖는 3개의 제2 지연소자(114)가 구비될 수 있다.
이때, 1 싸이클의 지연시간을 갖는 제2 지연소자 D1는 제2 데이터 경로 상에 구비되고, 2 싸이클의 지연시간을 갖는 제2 지연소자 D2는 제3 데이터 경로 상에 구비되며, 3 싸이클의 지연시간을 갖는 제2 지연소자 D3는 제4 데이터 경로 상에 구비될 수 있다.
교환기(116)는 파이프라인 구조에서 데이터들을 다음 연산에 적합한 순서대로 재정렬하는 역할을 할 수 있다. 즉, 교환기(116)는 다음 스테이지 연산을 위해 제2 지연소자(114)에 의해 거리가 조정된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력할 수 있다. 8개의 데이터열의 지연시간을 조정하기 위하여 서로 다른 8개의 데이터 경로 중 7개의 데이터 경로에는 서로 다른 지연시간을 갖는 7개의 제3 지연소자(117)가 구비될 수 있다.
이때, 제3 지연소자(117)는 제1 데이터 경로, 제2 데이터 경로, 제3 데이터 경로, 제4 데이터 경로, 제5 데이터 경로, 제6 데이터 경로, 제7 데이터 경로 상에 각각 구비될 수 있다.
즉, 4개의 병렬 데이터 열이 다음 스테이지에 입력되기 전에 교환기에서 4개의 병렬 데이터 열을 다음 스테이지 연산을 위해 8개의 병렬 데이터 열로 나눌 수 있다. 그런 다음 제3 지연소자에서 8개의 데이터 열의 거리를 조정하고 제2 스테이지로 입력되게 된다. 이러한 과정을 통해 제1 스테이지의 출력이 제2 지연소자, 교환기, 제3 지연소자를 거쳐 제2 스테이지에 도달하는데 7 싸이클이 필요하다.
도 8은 도 1에 도시된 제1 스테이지 연산부(110)의 상세한 구성을 나타내는 제2 예시도이다.
도 8에 도시한 바와 같이, 128-포인트 FFT 연산을 수행하는 경우, 본 발명에 따른 제1 스테이지 연산부(110)는 스위치(111), 제1 지연소자(112), Radix-2/4 버퍼플라이(113), 제2 지연소자(114), 교환기(commutator)(116), 및 제3 지연소자(117) 등을 포함하여 구성될 수 있다.
입력으로 들어온 데이터들은 스위치(111)에 의해서 서로 다른 4개의 데이터 경로로 나뉠 수 있다. 4개의 데이터열의 거리를 조정하기 위하여 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에는 서로 다른 지연시간을 갖는 3개의 제1 지연소자(112)가 구비될 수 있다.
이때, 12 싸이클의 지연시간을 갖는 제1 지연소자 D12는 제1 데이터 경로 상에 구비되고, 8 싸이클의 지연시간을 갖는 제2 지연소자 D8는 제2 데이터 경로 상에 구비되며, 4 싸이클의 지연시간을 갖는 제3 지연소자 D4는 제3 데이터 경로 상에 구비될 수 있다.
Radix-2/4 버퍼플라이부(113)는 제1 지연소자(112)에 의해 거리가 조정된 4개의 데이터 열에 대한 Radix-2 버터플라이 연산을 수행하고 버터플라이 연산된 4개의 데이터 열을 서로 다른 4개의 데이터 경로로 출력할 수 있다. 즉, 처음 입력 데이터는 4개의 병렬 데이터 열로 나뉘어 제1 지연소자에 저장되었다가 출력될 수 있다. 입력 데이터가 들어온지 12 싸이클 후에는 3개의 제1 지연소자의 출력과 마지막 데이터 경로로부터 들어오는 데이터 열을 가지고 첫 번째 버터플라이 연산을 수행하게 된다.
이렇게 출력된 4개의 데이터열의 거리를 조정하기 위하여 서로 다른 4개의 데이터 경로 중 2개의 데이터 경로에는 서로 다른 지연시간을 갖는 2개의 제2 지연소자(114)가 구비될 수 있다.
이때, 1 싸이클의 지연시간을 갖는 제2 지연소자 D1는 제2 데이터 경로 상에 구비되고, 1 싸이클의 지연시간을 갖는 제2 지연소자 D1는 제4 데이터 경로 상에 구비될 수 있다.
교환기(116)는 다음 스테이지 연산을 위해 제2 지연소자(114)에 의해 거리가 조정된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력할 수 있다. 8개의 데이터열의 거리를 조정하기 위하여 서로 다른 8개의 데이터 경로 중 6개의 데이터 경로에는 서로 다른 지연시간을 갖는 6개의 제3 지연소자(117)가 구비될 수 있다.
이때, 제3 지연소자(117)는 제1 데이터 경로, 제2 데이터 경로, 제3 데이터 경로, 제5 데이터 경로, 제6 데이터 경로, 제7 데이터 경로 상에 각각 구비될 수 있다.
즉, 4개의 병렬 데이터 열이 다음 스테이지에 입력되기 전에 교환기에서 4개의 병렬 데이터 열을 다음 스테이지 연산을 위해 8개의 병렬 데이터 열로 나눌 수 있다. 그런 다음 제3 지연소자에서 8개의 데이터 열의 거리를 조정하고 제2 스테이지로 입력되게 된다. 이러한 과정을 통해 제1 스테이지의 출력이 제2 지연소자, 교환기, 제3 지연소자를 거쳐 제2 스테이지에 도달하는데 3 싸이클이 필요하다.
제안한 FFT/IFFT 프로세서는 Verilog HDL 언어를 이용하여 하드웨어로 구현하였다. 이렇게 구현된 본 발명과 기존의 FFT의 성능을 도 9를 참조하여 설명한다.
도 9는 본 발명의 실시예에 따른 FFT/IFFT 프로세서의 성능을 비교 설명하기 위한 예시도이다.
도 9에 도시한 바와 같이, 본 발명에서 제안하는 구조와 기존의 FFT 구조 [1],[2],[3]와의 성능을 비교하고 있다. 문헌 [S. Huang and S. Chen, "A green FFT processor with 2.5-GS/s for IEEE 802.15.3c (WPANs)," in Proc. Int. Conf. Green Circuits and Systems, Jun. 2010, pp. 9-13.]에 제시된 기존의 고속 메모리 구조 [1]는 파이프라인 구조에 비해 하드웨어 복잡도가 낮지만 데이터 처리율은 한계가 있다. 문헌 [M. Shin, H. Lee, "A high-speed four-parallel radix-24 FFT/IFFT processor for UWB applications," in Proc. IEEE Int. Symp. Circuits and Systems, May 2008, pp. 960-963.], [Song-Nien Tang, Jui-Wei Tsai, and Tsin-Yuan Chang, "A 2.4GS/s FFT Processor for OFDM-Based WPAN Applications," IEEE Trans. Circuits Syst, vol. 57, no. 6, pp. 451-455, Jun. 2010.]에 제시된 기존의 MDF 구조를 적용한 파이프라인 구조 [2],[3]은 병렬 경로를 늘리면 데이터 처리율을 향상시킬 수 있다. 하지만 병렬 경로가 증가함에 따라 하드웨어 복잡도가 크게 증가하게 된다.
제안하는 구조는 기존의 구조 [1], [2], [3]에 비해 4%의 하드웨어 복잡도를 줄일 수 있다.
제안하는 구조는 MDC(Multi-path Delay Commutator) 구조를 적용하여 MDF(Multi-path Delay Feedback) 구조보다 한 번에 더 많은 데이터를 처리할 수 있다. 제안하는 구조와 기존 구조[2]의 동작속도는 비슷하므로 제안하는 프로세서는 병렬 경로의 수와 MDC 구조의 적용으로 2x8=16배 향상된 데이터 처리율을 가진다. 또한 기존 구조[3]과 제안하는 구조는 모두 8개의 병렬 경로의 수로 구성된다. 하지만 제안하는 구조의 동작 속도가 1.43배 높으며 MDC 구조를 적용하여 기존 구조의 MDF 구조보다 8배 높은 데이터 처리율을 가진다. 따라서 제안하는 구조는 기존 구조[3]보다 1.43x8=11.4배 높은 데이터 처리율을 가진다. 즉, 제안하는 구조의 데이터 처리율은 11배에서 최대 16배까지 향상된 것을 알 수 있다.
기존의 구조[1],[2],[3]는 다양한 길이의 FFT 연산을 수행할 수 없기 때문에 다른 FFT 길이를 사용 하는 OFDM 시스템에 적용할 수 없다. 그에 비해 제안하는 구조는 제안하는 Radix-2/4 버터플라이를 사용하기 때문에 128, 256-포인트 FFT 연산을 모두 지원할 수 있다.
제안하는 MRMDC 구조는 128, 256-포인트 이상의 FFT 연산에 적용할 수 있다. 512-포인트 FFT의 경우, 하나의 Radix-2 스테이지와 4개의 Radix-4 스테이지로 구성될 수 있다. 기존의 MRMDC구조는 2개의 Radix-2 버터플라이와 4개의 Radix-4 버터플라이가 필요한 반면, 제안하는 MRMDC 구조를 적용하면 각각의 스테이지에 버터플라이 연산부를 하나씩 두어 연산을 수행하므로 기존의 구조에 비해 하드웨어 복잡도를 줄일 수 있다. 1024-포인트 FFT의 경우, 하나의 Radix-2 스테이지와 세 개의 Radix-8 스테이지 또는 두 개의 Radix-4 스테이지와 두 개의 Radix-8 스테이지로 구성될 수 있다. 따라서 제안하는 128-포인트 연산 구조를 기반으로 하나의 Radix-8 스테이지를 추가하거나, 256-포인트 연산 구조에 하나의 Radix-4 스테이지를 추가하여 연산을 수행할 수 있다.
본 발명에서 제안하는 구조는 1024 이상의 다른 FFT 연산에도 적용 가능하다.
뿐만 아니라, 최대 27.5 Gsample/s인 높은 데이터 처리율은 UWB, WiMAX, O-OFDM와 같은 고속 OFDM 시스템의 요구 조건을 만족한다. 따라서 제안하는 구조는 128 또는 256-포인트 FFT 연산을 사용하는 여러 고속 OFDM 시스템에 적용할 수 있다.
본 발명에 의한 OFDM 시스템을 위한 MRMDC 구조의 고속 푸리에 변환 장치가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 버터플라이 연산부
111: 스위치
112: 제1 지연소자
113: Radix-2/4 버퍼플라이
114: 제2 지연소자
115a, 115b: 멀티플렉서
116: 교환기
117: 제3 지연소자

Claims (18)

  1. Radix-2 또는 Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치에 있어서,
    상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치;
    상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제1 지연소자;
    상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-2 알고리즘 또는 Radix-4 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-2/4 버터플라이;
    상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제2 지연소자;
    상기 Radix-2 알고리즘 또는 Radix-4 알고리즘을 선택하는 멀티플렉서;
    상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 Radix-2/4 버터플라이로부터 출력된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력하는 교환기; 및
    상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 7개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 8개의 데이터 열의 거리를 조정하는 제3 지연소자;
    를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 지연소자는,
    256-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 24 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 16 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  4. 제1 항에 있어서,
    상기 제1 지연소자는,
    128-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 12 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 제2 지연소자는,
    256-포인트 FFT 연산을 수행하는 경우에 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  7. 제1 항에 있어서,
    상기 제2 지연소자는,
    128-포인트 FFT 연산을 수행하는 경우에 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  8. 삭제
  9. 제1 항에 있어서,
    상기 제3 지연소자는,
    256-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 7 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 6 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 5 싸이클의 지연시간을 갖는 지연소자, 제4 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  10. 제1 항에 있어서,
    상기 제3 지연소자는,
    128-포인트 FFT 연산을 수행하는 경우에 순차적으로 제1 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  11. Radix-2 또는 Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치에 있어서,
    상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치;
    상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제1 지연소자;
    상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-4 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-2/4 버터플라이;
    상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제2 지연소자;
    상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 Radix-2/4 버터플라이로부터 출력된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력하는 교환기; 및
    상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 7개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 8개의 데이터 열의 거리를 조정하는 제3 지연소자;
    를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치.
  12. 제11 항에 있어서,
    상기 제1 지연소자는,
    상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 24 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 16 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  13. 제12 항에 있어서,
    상기 제2 지연소자는,
    상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  14. 제13 항에 있어서,
    상기 제3 지연소자는,
    상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 7 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 6 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 5 싸이클의 지연시간을 갖는 지연소자, 제4 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  15. Radix-2 또는 Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치에 있어서,
    상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치;
    상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 3개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제1 지연소자;
    상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-2 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-2/4 버터플라이;
    상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 2개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 4개의 데이터 열의 거리를 조정하는 제2 지연소자;
    상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 Radix-2/4 버터플라이로부터 출력된 4개의 데이터 열을 서로 다른 8개의 데이터 경로로 나누어 출력하는 교환기; 및
    상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 6개의 데이터 경로에 구비되어, 서로 다른 지연시간을 이용하여 상기 8개의 데이터 열의 거리를 조정하는 제3 지연소자;
    를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치.
  16. 제15 항에 있어서,
    상기 제1 지연소자는,
    상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 12 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 8 싸이클의 지연시간을 갖는 지연소자, 및 제3 데이터 경로 상에 구비되는 4 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  17. 제16 항에 있어서,
    상기 제2 지연소자는,
    상기 Radix-2/4 버터플라이로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제2 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 및 제4 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
  18. 제17 항에 있어서,
    상기 제3 지연소자는,
    상기 교환기로부터의 서로 다른 8개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 지연소자를 포함하는 것을 특징으로 하는 MRMDC 구조의 고속 푸리에 변환 장치.
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논문3:IEEE *
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