WO2012114965A1

WO2012114965A1 - 座標入力装置、電子機器

Info

Publication number: WO2012114965A1
Application number: PCT/JP2012/053573
Authority: WO
Inventors: 健吾 ▲高▼濱
Original assignee: シャープ株式会社
Priority date: 2011-02-22
Filing date: 2012-02-15
Publication date: 2012-08-30
Also published as: US9195356B2; US20130321341A1

Abstract

　本発明の座標入力装置は、Ｍ系列発生器（１２）と、駆動電極駆動回路（１３）と、結合容量に相当する値を受信する受信電極選択回路（１４）とを備え、上記受信電極選択回路（１４）によって受信された値から、入力された座標位置を検出すると共に、受信電極群を２ブロックに分割して、それぞれのブロックに対応するように第１検出部（１５）、第２検出部（１６）が設けられている。

Description

座標入力装置、電子機器

　本発明は、コンピュータや情報処理装置などに使用される座標入力装置に関するものである。

　コンピュータや情報処理装置などに使用される座標入力装置として、タッチパネルがよく知られている。

　一般的なタッチパネルとして、投影型静電容量方式の２次元タッチパネルが知られているが、以下に示すような種々の問題を抱えている。

　投影型静電容量方式の２次元タッチパネルでは、通常、センサ部上にエアギャップや保護板などが設けられていることから、センサ部が受け取る信号が小さくなるため、検出信号のＳＮが十分にとれず、他の機器から放射される電界ノイズや熱雑音に埋もれて、実用的な検出精度が得られない。このため、タッチパネルにおける拡張機能としてのホバー操作や、指の方向検出機能ができない、また先端の面積の小さいペン入力機能が実現できないという問題が生じる。

　さらに、駆動電極（Ｍ本）と受信電極（Ｎ本）の交点がＭ×Ｎ個あり、パルススキャン方式では、時系列的にスキャンをして１交点ずつ検出するために、各交点を短い時間で検出しなければならず、パネルサイズが大型化し、検出する交点の数が多くなれば、検出信号のＳＮを十分に取れないという問題が生じる。

　なお、十分な検出時間を確保するために、ディスプレイの表示駆動とは独立して、交点の検出を行うようにした場合、ディスプレイの表示電極駆動時の静電輻射を受け、それがタッチパネル検出のノイズとなるという問題が生じる。

　そこで、十分な検出時間を確保するために、例えば、特許文献１，２に開示されているように、Ｍ系列駆動により、１クロックスキャンの間に検出する交点の数を増加させる方法が提案されている。

　このＭ系列駆動によれば、１クロックスキャンの間に検出する交点の数を増加させることができるので、一つの交点における検出時間を長くでき、この結果、検出信号のＳＮを向上させることができるという効果を奏する。

　これにより、上述した検出信号のＳＮが十分にとれないことによる種々の問題を解決することができる。

日本国公開特許公報「特許第３２５１４８９号公報（２００１年１１月１６日登録）」日本国公開特許公報「特許第４００９００５号公報（２００７年０９月０７日登録）」

　ところで、従来のＭ系列駆動では、各交点における検出時間を長くして、検出信号のＳＮを向上させることができるものの、全ての受信電極からの検出信号から結合容量を測定し、座標位置を特定するため、座標位置の検出処理時間が長くなるという問題が生じる。

　本発明は、上記の問題点に鑑みなされたものであって、その目的は、駆動電極と受信電極の交点における検出信号のＳＮの向上と座標位置の検出処理時間の短縮の両立を図ることのできる座標入力装置を提供することにある。

　本発明の座標入力装置は、上記の課題を解決するために、基板上に所定間隔で配列された駆動電極群と、上記駆動電極群とは絶縁されると共に交差して所定間隔で配列された受信電極群と、自己相関関数がパルス的な擬似ランダム信号を発生する擬似ランダム信号発生手段と、上記駆動電極群の各電極に、上記擬似ランダム信号の周期に同期した電圧を順次印加する駆動電極駆動回路と、上記受信電極群に接続され、上記駆動電極群と受信電極群との静電結合によって得られる結合容量に相当する値を受信する受信電極選択回路と、上記受信電極選択回路によって受信された値から、入力された座標位置を検出する検出手段とを備え、上記受信電極群をＮ（Ｎ：２以上の正数）ブロックに分割して、それぞれのブロック毎に上記検出手段が設けられていることを特徴としている。

　上記の構成によれば、駆動電極群は、擬似ランダム信号の周期に同期した電圧が印加されるので、１クロススキャンの間に検出する交点の数を増加させることができる。この結果、一交点あたりの検出時間を長くすることが可能となるので、検出信号のＳＮを向上させることが可能となる。

　しかも、擬似ランダム信号の周期に同期した電圧が印加される駆動電極群を共通の電極群とし、受信電極群をＮ（Ｎ：２以上の正数）ブロックに分割して、それぞれのブロック毎に検出手段が設けられていることで、各検出手段は、受信電極群から得られる結合容量を、当該受信電極群の分割されたブロック単位で同時に測定することができる。

　これにより、各交点における結合容量の測定を、分割したブロック数分並列して行うことができるので、結合容量の測定を高速化でき、この結果、座標位置の検出に係る時間（検出処理時間）を大幅に短縮することができる。

　従って、上記構成の座標入力装置によれば、駆動電極と受信電極の交点における検出信号のＳＮの向上と座標位置の検出処理時間の短縮の両立を図ることができるという効果を奏する。

　本発明の座標入力装置は、上記の課題を解決するために、基板上に所定間隔で配列された駆動電極群と、上記駆動電極群とは絶縁されると共に交差して所定間隔で配列された受信電極群と、自己相関関数がパルス的な擬似ランダム信号を発生する擬似ランダム信号発生手段と、上記駆動電極群の各電極に、上記擬似ランダム信号の周期に同期した電圧を順次印加する駆動電極駆動回路と、上記受信電極群に接続され、上記駆動電極群と受信電極群との静電結合によって得られる結合容量に相当する値を受信する受信電極選択回路と、上記受信電極選択回路によって受信された値から、入力された座標位置を検出する検出手段とを備え、上記受信電極群をＮ（Ｎ：２以上の正数）ブロックに分割して、それぞれのブロック毎に上記検出手段が設けられていることで、駆動電極と受信電極の交点における検出信号のＳＮの向上と座標位置の検出処理時間の短縮の両立を図ることができるという効果を奏する。

本実施の形態に係る座標入力装置の概略構成ブロック図である。座標入力装置の電極構造及び駆動回路の概略構成を示す図である。本実施の形態における受信電極群をブロック分割して検出動作を並列処理する場合の各信号のタイミングを示すタイミングチャートである。受信電極群をブロック分割しない場合の検出動作の処理における各信号のタイミングを示すタイミングチャートである。図１に示す座標入力装置に備えられた結合容量測定回路の等化回路図である。結合容量測定回路における駆動処理を示すタイミングチャートである。図１に示す座標入力装置に備えられたＭ系列発生器の等化回路図である。逆マトリクスＩＭを示す図である。図１に示す座標入力装置に備えられたＭ系列復元回路の等化回路図である。図９に示すＭ系列復元回路の動作タイミングを示すタイミングチャートである。本発明と従来法とにおける検出時間とＳＮとの関係示すグラフである。Ｍ系列復元処理を並列に行うＭ系列復元回路の概略構成ブロック図である。図１２に示すＭ系列復元回路の動作タイミングを示すタイミングチャートである。Ｍ系列復元処理を並列に行う他のＭ系列復元回路の等化回路図である。図１４に示すＭ系列復元回路によるＭ系列復元処理における各信号のタイミングを示すタイミングチャートである。本実施の形態に係る座標入力装置の概略構成ブロック図である。座標入力装置の電極構造及び駆動回路の概略構成を示す図である。図１６に示す座標入力装置に備えられた結合容量測定回路の等化回路図である。図１８に示す結合容量測定回路における駆動処理を示すタイミングチャートである。図１６に示す座標入力装置に備えられたＭ系列発生器の等化回路図である。図１６に示す座標入力装置に備えられたＭ系列復元回路の等化回路図である。Ｍ系列復元処理を並列に行うＭ系列復元回路の等化回路図である。本実施の形態に係る座標入力装置に備えられたＭ系列復元回路の等化回路図である。Ｍ系列復元処理を並列に行うＭ系列復元回路の等化回路図である。（ａ）は駆動電極が８０本のときのＭ系列信号の波形図、（ｂ）は駆動電極が１２７本のときのＭ系列信号の波形図である。駆動電極が８０本のときの結合係数と時間との関係を示すグラフである。駆動電極が１２７本のときの結合係数と時間との関係を示すグラフである。本発明の効果を説明するための座標入力装置の概略構成ブロック図である。本発明の効果を説明するための比較のための座標入力装置の概略構成ブロック図である。

　〔実施の形態１〕
　本発明の一実施の形態について説明すれば、以下の通りである。

　＜座標入力装置の全体構成説明＞
　図１は、本実施の形態に係る座標入力装置の概略構成ブロック図である。

　本実施の形態に係る座標入力装置は、図１に示すように、センサ部１１、Ｍ系列発生器（擬似ランダム信号発生手段）１２、駆動電極駆動回路（駆動電極駆動手段）１３、受信電極選択回路（受信電極選択手段）１４、第１検出部（検出手段）１５、第２検出部（検出手段）１６、切替ＳＷ１７、Ｍ系列復元回路（擬似ランダム信号復元手段）１８を含んでいる。

　上記センサ部１１は、基板（図示せず）上の行方向に所定間隔で配列された駆動電極Ｄ１～Ｄ８０（駆動電極群）と、上記駆動電極群とは絶縁されると共に交差して、列方向に所定間隔で配列された受信電極Ｓ１～Ｓ１００（受信電極群）とで構成されている。

　上記受信電極群は、Ｎ（Ｎは２以上の正数）個のブロックに分けられる。ここでは、Ｎ＝２の場合、すなわち受信電極群Ｓ１～Ｓ１００が、Ｓ１～Ｓ５０までのブロックと、Ｓ５１～Ｓ１００までのブロックとに分けた場合の例について説明する。

　上記Ｍ系列発生器１２は、自己相関関数がパルス的な２値の擬似ランダム信号を発生し、発生した擬似ランダム信号を駆動電極駆動回路１３に出力するようになっている。

　上記駆動電極駆動回路１３は、駆動電極群の各駆動電極Ｄ１～Ｄ８０に、上記擬似ランダム信号の周期に同期した電圧を順次印加するようになっている。例えば、駆動電極駆動回路１３は、Ｍ系列発生器１２の擬似ランダム信号の周期と同期してシフトするシフトレジスタを備えており、シフトレジスタを構成するフリップフロップの出力が‘1’に対応する駆動電極のみに電圧Ｖ０を印加し、出力が‘0’に対応する駆動電極はＧＮＤに接続するようになっている。この駆動電極駆動回路１３の構成の詳細については後述する。
Ｍ系列発生器１２が発生する擬似ランダム信号は、図１に示すように、経過時間Ｔ=１,２,３、・・・、６４、・・、１２７において、Ｔとともにそのパターンが１段ずつ下方向へシフトしてどの駆動電極Ｄxをアクティブにするかを決定する。

　上記受信電極選択回路１４は、２つの受信電極ブロックに分割された受信電極群にそれぞれ接続された第１受信電極選択部１４ａと第２受信電極選択部１４ｂとで形成され、第１受信電極選択部１４ａと第２受信電極選択部１４ｂは、上記駆動電極群（駆動電極Ｄ１～Ｄ８０）と受信電極群（受信電極Ｓ１～Ｓ１００）との静電結合によって得られる結合容量に相当する値を受信するようになっている。第１受信電極選択部１４ａと第２受信電極選択部１４ｂは、何れも例えば、上記駆動電極駆動回路１３と同様に、シフトレジスタを備えており、シフトレジスタを構成するフリップフロップの内の‘1’に対応する受信電極のみアナログスイッチを介して結合容量測定回路（後述する）の入力端子に伝えるようになっている。この受信電極選択回路１４の構成の詳細については後述する。

　上記第１検出部１５は、第１受信電極選択部１４ａによって選択された受信電極に対応する信号から、入力された座標位置の情報を含む擬似ランダム信号で変調されたデータを検出し、記憶するようになっている。具体的には、第１検出部１５は、結合容量測定回路（１）、ＡＤＣ（１）、ラインメモリ（記憶部）（１）を含んでいる。

　上記結合容量測定回路（１）は、後述するが、スイッチトキャパシタ積分器からなり、選択された駆動電極と選択された受信電極との間の結合容量をアナログ値として後段のＡＤＣ（１）に出力するようになっている。

　上記ＡＤＣ（１）は、結合容量測定回路（１）からのアナログ信号をデジタル信号に変換して後段のラインメモリ（１）に出力するようになっている。

　上記ラインメモリ（１）は、ＡＤＣ（１）におけるＡＤ変換結果を一旦保持し、他のブロックと時分割処理で後段のＭ系列復元回路１８にへ送るようになっている。

　上記第２検出部１６は、第２受信電極選択部１４ｂによって選択された受信電極に対応する信号から、入力された座標位置の情報を含む擬似ランダム信号で変調されたデータを検出し、記憶するようになっている。具体的には、第２検出部１６は、結合容量測定回路（２）、ＡＤＣ（２）、ラインメモリ（２）を含んでいる。これら結合容量測定回路（２）、ＡＤＣ（２）、ラインメモリ（２）は、前記の結合容量測定回路（１）、ＡＤＣ（１）、ラインメモリ（１）と同じ機能を有しているので、詳細な説明は省略する。

　上記結合容量測定回路、ＡＤＣ、ラインメモリを含んだ検出部は、受信電極群のそれぞれのブロックに対応し、Ｎ対設ける。ここで、本実施の形態では、Ｎ＝２の例について説明しているので、検出部は２対（第１検出部１５、第２検出部１６）である。

　これら第１検出部１５、第２検出部１６から出力される検出結果は、切替ＳＷ１７によって時系列で切り替えられて順次、Ｍ系列復元回路１８に送られる。

　上記Ｍ系列復元回路１８は、受信電極群における各ブロックから検出し、各ブロックに対応した検出部のラインメモリから出力される順次出力を、ブロック毎に時分割で復元を行うようになっている。このＭ系列復元回路１８の詳細については後述する。

　上記構成の座標入力装置によれば、受信電極群Ｓ１～Ｓ１００側はＮ＝２ブロックに分かれており、同時にＮ＝２ブロックの結合容量検出結果をデジタル化してラインメモリに記憶することができる。つまり、結合容量検出結果を２つのブロックで並列して得ることができる。

　また、駆動電極群Ｄ１～Ｄ８０側は全ての受信電極ブロックをまたいでおり、同時にＭ系列パターンによって、駆動電極を駆動することができる。

　これにより、駆動電極及び受信電極の時定数（抵抗値Ｒと他との結合容量Ｃ）の制約により、高速化できなかったところをＮ＝２倍の検出速度にすることができるという効果を奏する。つまり、Ｎを大きくすれば、それだけ検出速度が上がることになる。

　＜座標入力装置の電極構造、シフトレジスタ＞
　図２は、座標入力装置の電極構造及び駆動回路の概略構成を示す図である。ここでは、説明の便宜上、受信電極群側ではブロック分割されていない状態を示している。

　駆動電極駆動回路１３は、図２に示すように、フリップフロップが直列に接続され、各フリップフロップの出力ＱとDischarge_Bのandを取った信号で各駆動電極Ｄ１～Ｄ８０に接続したアナログスイッチをコントロールする。

　出力Ｑ=‘1’ and Discharge_B=‘1’の時のみ電圧Ｖ０が駆動電極に供給される。この条件以外のときは、駆動電極はＧＮＤに接続される。

　初段フリップフロップＤにはＭ系列信号発生器の出力が入力され、D_CLKの立ち上がりで、１段ずつＭ系列信号のパターンが下のほうへシフトされていく。

　受信電極選択回路１４は、図２に示すように、フリップフロップが直列に接続され、各フリップフロップ出力Ｑが受信電極と接続されているアナログスイッチのコントロールを行う。最初のフリップフロップに入力される信号はスタートパルスD_SPでS_CLKの立ち上がり毎に右にシフトしていく。

　フリップフロップＱ=‘１’の時、受信電極はアナログスイッチを介して結合容量測定回路へ繋がる。

　フリップフロップＱ=‘０’に対応する受信電極はＧＮＤに接続されて、結合容量測定回路には入力されない。

　スタートパルス（ＳＰ）は、１クロックのみなので、シフトされる信号もどれか１個のフリップフロップのみがＱ＝‘１’となり、受信電極の選択を行う。

　上記構成の座標入力装置における座標入力動作について、図３及び図４に示すタイミングチャートを参照しながら以下に説明する。

　図３は、本実施の形態における受信電極群をブロック分割して検出動作を並列処理する場合の各信号のタイミングを示すタイミングチャートである。

　図４は、駆動電極をＭ系列でスキャンしない従来の検出動作の処理における各信号のタイミングを示すタイミングチャートである。

　本発明の手法を判り易くするために、まず、従来のスキャニング方法について、タイミング説明を行う。

　図４のタイミングチャートに示すように、S_CLKに受信電極側のスキャンクロックをあたえ、スタートパルスS_SPをこの１クロック幅のパルスとして与える。S_CLKの立ち上がり毎に選択されるS1_SWが順次スキャンされる。

　受信電極Ｓ１が選択された時の駆動電極のスキャンについて、図４の下の段のように、時間軸を拡大したタイミングチャートで説明する。

　受信電極Ｓ１が選択されると、駆動電極スタートパルスD_SPが受信用シフトレジスタに供給される、駆動電極駆動クロックD_CLKの立ち上がり毎に、このパルスはシフトレジスタの中でシフトしていく。

　この従来例では駆動側の電極がアクティブになるのは１本だけである。後述するように、Ｍ系列スキャンでは複数本の駆動電極が同時にアクティブになる点が異なる。

　フリップフロップの出力Ｑ＝‘１’に対応するところと、Discharge_B=‘１’になった時に駆動電極にＶ０が印加され、このＶ０電位を後述するスイッチトキャパシタ積分器が検出する。

　ここでは、駆動電極の１パルスの間にDischarge_Bが４パルス変化する場合を示している。

　次に、本発明の手法について、図３に示すタイミングチャートを参照しながら以下に説明する。

　本発明のＭ系列スキャニング、駆動側電極をスキャンする場合に、Ｍ系列パターンで行う。

　すなわち、図３に示すように、駆動側シフトレジスタに入力されたＭ系列パターンはD_CLKにより順次シフトされていく。

　ここで、駆動側電極が１００本ある場合には、最初の１００クロック完了した時点で、駆動電極の１００番目から小さい番号の方に向かってＭ系列パターンに対応した電極がアクティブ電極として選択される、結合容量検出は１００＋１クロック目から１００＋１２７クロックで検出された１２７個のデータから求める。

　Ｍ系列スキャニングにおける結合容量測定回路は、パルススキャンのものと同じ回路、同じタイミング駆動で実現できる。但し、検出開始は図３に示すタイミングチャートで示すように、１０１クロック目が１個目のデータ検出タイミングになる。

　ここでも、従来例の説明と同様に、駆動電極の１パルスの間にDischarge_Bが４パルス変化する場合を示している。

　＜結合容量測定回路＞
　続いて、結合容量測定回路の構成とその駆動タイミングについて図５及び図６を参照しながら以下に説明する。なお、結合容量測定回路の構成は、第１検出部１５と第２検出部１６とで同じ構成である。

　図５は、結合容量測定回路の概略構成ブロック図である。

　上記結合容量測定回路は、図５に示すように、６つのアナログスイッチＳ１～Ｓ６を含み、入力電位Ｖ０をＨＬ_Ｄｏｕｔとして、後段のＡＤＣ（ＡＤ変換器）に出力するようになっている。

　上記アナログスイッチＳ１,Ｓ２,Ｓ３,Ｓ４,Ｓ５,Ｓ６は、通常、ＰｃｈとＮｃｈトランジスターとインバータで構成されるが、本実施の形態では、図５に示すように、アナログスイッチＳ１とＳ２は駆動側のシフトレジスタ＆アナログスイッチを示している。駆動電極と受信電極の結合容量は、Ｃ１で、アナログスイッチＳ３，Ｓ４より後の回路が結合容量測定回路を示している。

　図６は、結合容量測定回路における駆動処理を示すタイミングチャートである。

　まず、ＩＲＳＴ信号により、ＯＰアンプの帰還部にあるＣ２の電荷が放電され、Ｃ２の電荷は０（Ｃ２の両端電位も０Ｖ）となり動作の初期化がおこなわれる。

　ＣＨＧ端子（図４におけるDischarge_B）が‘１’になると、アナログスイッチＳ１とＳ３がＯＮとなり、この期間はＩＮＴＧ＝‘０’なので、駆動電極にはＶ０が印加され結合容量Ｃ１に充電電流が流れて、Ｃ１にＣ１×Ｖ０の電荷が充電される。

　次に、ＣＨＧ端子が‘０’になり、ＩＮＴＧ端子に‘１’を印加すると、アナログスイッチＳ１とＳ３はオフ、Ｓ２とＳ４はオンになり、Ｃ１はオペアンプの入力端子のほうへＣ１×Ｖ０の電荷を放電する。この電流はオペアンプの働きによりＣ２にそのまま充電されてＣ２のオペアンプ出力側にはＶ０×Ｃ１／Ｃ２の電圧が現れる。

　同じように、ＣＨＧ端子に１パルスとＩＮＴＧに１パルスの波形が加わる毎にＣ２にはその回数分だけ電荷が積分され、４パルス終了後には、Ｃ２のオペアンプ出力側の電圧は４Ｖ０×Ｃ１／Ｃ２となる。

　測定したい結合容量はＣ１なので、この電圧は結合容量に比例した電圧として検出される。

　オペアンプの出力はアナログスイッチＳ６を介してＣ３と接続されており、Ｓ６の制御端子ＨＬＤが‘１’になると、オペアンプの出力がＣ３に充電され、ＨＬＤが‘０’になると、オペアンプから切り離されて、検出電圧がホールドされる。この電圧がＡＤＣ（ＡＤ変換器）へ伝えられる。

　＜Ｍ系列発生回路・Ｍ系例復元回路＞
　続いて、Ｍ系列発生器１２の構成について図７及び図８を参照しながら以下に説明する。

　図７は、Ｍ系列周期Ｋ＝１２７の場合のＭ系列発生器１２の構成例を示す図である。

　上記Ｍ系列発生器１２は、Ｘ（ｎ）＝Ｘ（ｎ－７）ｘｏｒＸ（ｎ－６）を実現する回路である。

　ここで、set_pat＝‘１’にするとinit_pat[６：０]がフリップフロップの初期値として設定され、あとは１クロック毎に上記演算が行われる。駆動電極駆動回路１３への出力はMseq（６）端子からＭ系列信号として出力される。ここで、図７に示す例では、Init_pat[６：０]は‘1111111’を使用する。

　上記Ｍ系列発生器１２から出力されるＭ系列信号は、駆動電極駆動回路１３に出力されるが、この駆動電極駆動回路１３とのタイミングを図って受信電極選択回路１４から出力されるデジタル信号は、Ｍ系列信号に復元する必要がある。

　この場合のＭ系列復元は、以下のようにして行われる。

　まず、元のＭ系列の信号を、
　｛１,１、１,１,１,１,１,０,０,０,０,０,０,１,０,０,０,０,０、・・・０，０，１，０，１，０，１，０｝とするとし、
１を１、０を－１に置き換えて、
　ＭＳ＝｛１,１、１,１,１,１,１,－１,－１,－１,－１,－１,－１,１,－１,－１,－１,－１,－１、・・・－１，－１，１，－１，１，－１，１，－１｝
のベクトルを作成し、順次、左側へローテーションした１２７個のベクトルを生成して図８に示すような逆マトリクスＤＭを作成する。図８において、ＤＭは対称行列となる。

　１２７個のＡＤＣ変換ベクトルを、
　ＡＤＣ＝｛ａ１，ａ２，ａ３，ａ４，・・・・，ａ１２６，ａ１２７｝とすると、復元信号Ｒｃｏｎは、以下の（１）式として表される。（１）式において、‘．’は、逆マトリクスＤＭと縦ベクトルＡＤＣの内積を示す。

　つまり、上記Ｍ系列復元では、１２７×１２７のマトリクスを作成し、ＡＤ変換された１２７個のデータ列をＡＤＣとして、（１）式で表される復元データＲｃｏｎを求めことになる。

　上記Ｍ系列復元は、上述したＭ系列復元回路１８において行われる。

　上記Ｍ系列復元回路１８の構成及び動作について図９及び図１０を参照しながら以下に説明する。

　図９は、Ｍ系列復元回路１８の概略構成ブロック図である。

　上記Ｍ系列復元回路１８では、上述した（１）式をシフトレジスタにて構成している。

　すなわち、上記Ｍ系列復元回路１８において、図９に示すように、ＡＤ変換された１０ｂｉｔの出力はＳＥＬ１のＢ端子に接続され、ＳＥＬ１の出力は１０ｂｉｔのフリップフロップＡＤＣ１２７のＤ端子に入力される。１０ｂｉｔフリップフロップのＡＤＣ１２７～ＡＤＣ１は１２７個のシフトレジスタを構成しており、ＤＩＮＥＮ端子で動作イネーブルをコントロールしている。最終段のＡＤＣ１のＱ端子はＳＥＬ１のＡ端子に接続されている。

　上記ＡＤＣ１２７～ＡＤＣ１のそれぞれのＱ端子は、２の補数を発生する１２７個の２の補数発生器に接続されている。

　上記２の補数発生器の制御端子Ｓに‘０’が入力される時、入力の２の補数が計算されて最上位が負‘１’を表わす１１ｂｉｔの符号付きデータに変換されて後段の加算器に入力される。

　一方、上記制御端子Ｓに‘１’が入力されると、最上位ビットは正‘０’を表わす１１ｂｉｔの符号付きデータに変換される。

　これら制御端子Ｓには、Ｍ系列を格納している１２７個のフリップフロップの各Ｑ端子が接続されている。

　Ｍ系列発生器１２から出力するＭ系列パターンはＳＥＬ２Ｂ端子に接続されている。１２７個のＭＳ１２７～ＭＳ１は各１ビットのフリップフロップで、ＣＡＬＥＮ端子で動作イネーブルをコントロールしている。最終段のＡＤＣ１のＱ端子は、ＳＥＬ１のＡ端子に接続されている。ＭＳ１の出力端子は、ＳＥＬ２のＡ端子に接続されており、ＭＳＥＬによって、Mseq-genからの出力かＭＳ１からのループ出力かを選択してＭＳ１２７のＱ端子に入力する。

　加算器は、２つずつデータを符号付きのまま加算して、最終的に全ての総和出力として１８ｂｉｔのＲｃｏｎを加算器の最終段から出力する。

　これは、上記の（１）式のマトリクス計算の計算結果、すなわちＭ系列復調後の信号としてパイプライン的に出力する。

　続いて、上記構成のＭ系列復元回路１８の動作について、図１０に示すタイミングチャートを参照しながら以下に説明する。

　Ｔ１は、駆動電極駆動回路１３内のフリップフロップの中にデータを設定するための、予備期間である。Ｍ系列を発生して駆動電極数Ｎ個のクロックの後には、一番下の駆動電極ＤｎにＭ系列の先頭のパターンがセットされる。

　Ｔ２は、Ｍ系列の周期の期間でＫクロック(例では１２７)である。Ｎ番目の駆動電極に注目すると、ＫクロックでＭ系列の一周期分のパターン変化をする。Ｔ２の区間で結合静電容量がクロック毎に検出され、ＡＤ変換されていく。ＡＤ変換されたデータはＳＥＬ１のＢ端子に供給されているので、ＤＩＮＳＥＬ＝‘１’とＤＩＮＥＮ＝‘１’により、ＡＤ変換されたデータがフリップフロップの中をクロック毎にシフトし、Ｋクロック後にはＡＤＣシフトレジスタに１２７個のデータが格納される。

　ＤＩＮＥＮ＝‘０’になるとシフト動作をやめる。上記と同時にＭＳＥＬ＝‘１’,ＭＳＲＥＮ＝‘１’となっているので、発生したＭ系列パターンはデータと同様に、１２７個の１ｂｉｔ幅のシフトレジスタに格納される。この１２７個の各フリップフロップの出力は２の補数発生器につながっており、’１’に対応するＡＤＣ_Ｎは正数として、’０’に対応するＡＤＣ_Ｎは２の補数が取られて負数として扱われ、総和が取られてＲｃｏｎに出力する。

　最初の１クロックでは、結合容量Ｃ_Ｘが、次のクロックではＣ_Ｘ－１が・・　Ｃ_１、Ｃ_０、Ｃ_－１、・・・、Ｃ_{Ｘ－Ｍ＋１}までがＲｃｏｎとして復元される。これらのＸ個の　Ｃ_Ｘ、Ｃ_Ｘ-1、・・・、Ｃ_１はＸ本の駆動電極に対応する容量である。

　動作は、パイプラインで行っているので、Ｍ系列復元は２番目の受信電極を選択している時（Ｓ２＿ＳＷ＝‘１’）Ｔ４に実行される。

　＜発明の効果＞
　一般に、Ｍ系列駆動は、特許文献１，２に記載のように、検出信号のＳＮを（Ｋ＋１）／２／Ｓｑｒｔ（Ｋ）（ＫはＭ系列の周期）だけ高められる。

　そのうえ、本実施の形態では、受信側ブロックの並列化によりＮ倍の処理速度になる。

　タッチパネルの性能は、検出信号のＳ／Ｎに反比例する座標検出精度と検出速度とがトレードオフの関係になっている。

　例えば、従来法で、あるスキャン時間Ｔ＝１の時ＳＮ＝１であった場合、検出座標を２回スキャンの平均をとると検出精度は１／Ｓｑｒｔ（２）となり、４回平均の場合の検出精度は１／Ｓｑｒｔ（４）となり、検出精度を良くしようとすると、検出時間がかかることになる（図１１に示すグラフの破線）。

　しかしながら、本実施の形態における座標入力装置で採用しているＭ系列駆動で行うと、スキャン時間が従来法より少し多め（駆動電極＋Ｋ）本で約２倍としても、同じ検出時間で４倍の効果を奏することが可能となる（図１１に示すグラフの実線）。

　すなわち、（Ｋ＋１）／２／Ｓｑｒｔ（Ｋ）／Ｓｑｒｔ（２）＝４．０２（Ｋ＝１２７の場合）となる。

　さらに、並列化Ｎ＝８とすると、
（Ｋ＋１）／２／Ｓｑｒｔ（Ｋ）/Ｓｑｒｔ（２）×Ｓｑｒｔ（８）＝１１．４（Ｋ＝１２７）倍の実効的なＳＮ改善を図ることができる。

　〔実施の形態２〕
　本発明の他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態では、前記実施の形態１における座標入力装置の構成のうち、Ｍ系列復元回路１８の処理を並列に行う並列Ｍ系列復元回路について説明する。

　図１２は、Ｍ系列復元処理を並列に行うＭ系列復元回路２８の概略構成ブロック図である。ここでは、並列度が４の場合について説明する。並列度とは、前記した受信電極選択回路１４における受信電極群を複数（２以上）のブロックに分けて、複数の結合容量を並列に測定することをいう。

　すなわち、上記Ｍ系列復元回路２８において、図１２に示すように、HL_Dout0～HL_Dout3は、４つの並列受信回路からのＡＤＣ出力である。これらは、ＳＥＬ３の入力端子に接続されており、Ｓ[１:０]によっていずれかの出力端子が選択されてＹ端子に出力する。ＳＥＬ端子は‘０’でＡＤＣ１－３が選ばれ、‘１’ではＢ０～Ｂ３が選択される。

　データのシフトレジスタの構成は、並列処理では多重度（この例では４）の分だけ、フリップフロップの数が多くなる。前述したシングルのＭ系列復調回路２８に比較して、１２７×４段のフリップフロップから構成される。

　また、使用されるクロックD_CLK4は、D_CLKの４倍のクロックを使用する。

　Ｓ[１：０]は、D_CLKの１サイクルの間に４個の相を配置し、D_CLKの１サイクルでHL_Dout0～HLDout3の４本がすべて選択されるように構成する。加算器の引き出し位置は、データレジスタの４フリップフロップ毎に引き出す。(例えば、ＡＤＣ１２７－０の次はＡＤＣ１２６－０となる。)
　なお、Ｍ系列レジスタのクロックは、D_CLKを使用し、前述のシングルのＭ系列復調回路２８と同じ駆動方法である。

　次に、上記構成のＭ系列復元回路２８の動作について図１３に示すタイミングチャートを参照に以下に説明する。

　ここで、D_CLK4は、D_CLKの４倍の周波数のクロックである。

　また、Ｓ[１：０]は、D_CLK4から生成し、デコード開始期間Ｔ２の先頭を‘００’として‘０１’,‘１０’,‘１１’,‘００’，・・・と変化する信号である。

　まず、Ｓ[１：０]によって指定されたブロックのデータが順次、ＡＤＣシフトレジスタに取り込まれていく。ＡＤＣシフトレジスタは、１２７×４段ありフリップフロップの４段毎にＱ出力から加算タップが出ている。

　そのため、ＡＤＣ１２７－０,ＡＤＣ１２６－０，・・・，ＡＤＣ１－０の符号付き加算結果がＲｃｏｎに計算される。D_CLK4毎に異なる受信ブロックのＡＤＣからの出力が出力されるので、Ｒｃｏｎはいつも同じ受信ブロックに対する加算結果となり、D_CLK4毎にブロックがサイクリックに変化するように出力される。

　従って、上記構成のＭ系列復元回路２８によれば、ＲｃｏｎにはシングルのＭ系列復調回路２８の場合の４倍の速度で計算結果を出すことができるという効果を奏する。

　図１４は、Ｍ系列復元処理を並列に行う他のＭ系列復元回路３８の概略構成ブロックを示す。

　図１５は、図１４に示すＭ系列復元回路３８によるＭ系列復元処理における各信号のタイミングを示すタイミングチャートである。このタイミングチャートで、ＤＩＮＥＮ１は奇数の受信電極を選択する時に‘１’、ＤＩＮＥＮ２は偶数の受信電極を選択する時に‘１’となる。

　前記Ｍ系列復元回路２８の駆動タイミングチャート（図１３）に基づくと、最初の受信電極Ｓ１が選択され、駆動電極をスキャン開始して、Ｍ系列復元信号が得られるまで、（Ｎ＋Ｋ＋Ｋ）×D_CLKの時間が必要である。次の受信電極Ｓ２が選択されると、すでに駆動電極駆動回路１３にはＭ系列がセットされているので、この電極では（Ｋ＋Ｋ）×D_CLKの時間でＭ系列の復元が完了する。そして、全受信電極をスキャンするには、（Ｎ＋２Ｋ×Ｍｂ）×D_CLKの時間を必要とする。ここで、ＭＢは受信ブロックの１ブロックの受信電極数を示す。

　これに対して、図１４に示すＭ系列復元回路３８では、シフトレジスタを２本用意して、Ｍ系列復元のサイクルの間に次の受信電極のデータを取り込むことを可能にしている。

　すなわち、受信電極Ｓ１が選択されている時は、ＤＩＮＳＥＬ１＝‘１’でＤＩＮＳＥＬ２＝‘０’なので、Shift Register１（シフトレジスタ）にＡＤＣからのデータが取り込まれて当該シフトレジスタ内をシフトしていく。その間、Shift Register２（シフトレジスタ）は、以前の値を保持している。

　次に受信電極２が選択されている時は、ＤＩＮＳＥＬ１＝‘０’でＤＩＮＳＥＬ２＝‘１’なのでShift Register２にＡＤＣからのデータが取り込まれて同じくシフトレジスタ内をシフトしていく。その間Shift Register２は以前の値を保持しており、かつＳＥＬ３を通して、加算器を介して総和計算がおこなわれてＲｃｏｎに出力していく。
つぎの受信電極S3が選択される場合は、受信電極S1のサイクルと同じ動作が行われる。

　上記のように、シフトレジスタを２本採用して受信電極毎に切り替えることで、連続的にＭ系列復調計算を行うことができる。

　これにより、全受信電極をスキャンして復調が完了するまでの時間を、（Ｎ＋Ｋ×Ｍｂ）×D_CLKの期間に短縮することができる。

　前記実施の形態１で説明したように、データをシフトレジスタで回し、加算器を固定して使うような場合、加算器と時分割するシフトレジスタとのスイッチのための配線が膨大なものとなり、Ｎが大きくなるとともにレイアウト設計がしにくくなる。

　これに対して、本実施の形態２では、大きなＮ時分割であっても容易に設計、レイアウトができるようになるという効果を奏する。

　〔実施の形態３〕
　本発明の他の実施の形態について説明すれば、以下の通りである。

　＜座標入力装置の全体構成説明＞
　図１６は、本実施の形態に係る座標入力装置の概略構成ブロック図である。

　ここで、本実施の形態に係る座標入力装置は、前記実施の形態１に示す座標入力装置に対して、Ｍ系列発生器の構成が変更され、新たにＭ系列発生器２２となり、駆動電極駆動回路の構成が変更され、新たに駆動電極駆動回路２３となり、さらに、駆動電極駆動回路２３の構成の変更に伴って、Ｍ系列復元回路の構成も変更され、新たにＭ系列復元回路４８となっている。駆動電極駆動回路２３とＭ系列復元回路４８以外の構成については、図１に示す座標入力装置の構成と同じであるので、詳細な説明は省略する。

　図１７は、座標入力装置の電極構造及び駆動回路の概略構成を示す図である。ここでは、説明の便宜上、受信電極群側ではブロック分割されていない状態を示している。

　駆動電極駆動回路２３は、図１７に示すように、フリップフロップが直列に接続され、各フリップフロップの出力ＱとDischarge_Bの信号で各電極に接続したアナログスイッチをコントロールしている。

　出力Ｑ＝‘１’and Discharge_B＝‘１’の時は、電圧Ｖ０が駆動電極に供給される。

　出力Ｑ＝‘０’and Discharge_B＝‘１’の時は、電圧－Ｖ０が駆動電極に供給される。

　上記以外の条件のときは、駆動電極はＧＮＤに接続される。

　初段フリップフロップＤにはＭ系列信号発生期の出力が入力され、D_CLKの立ち上がりで、１段ずつＭ系列信号のパターンが下のほうへシフトされていく。

　受信電極選択回路１４は、前記実施の形態１の図２に示す受信電極選択回路１４と同じ構成であるので、詳細な説明は省略する。

　以上のように、駆動電極を－Ｖ０，ＧＮＤ，＋Ｖ０にすることで、全ての駆動電極と選択された、受信電極との相互容量を介して合成されたものが結合容量測定回路に入力される。

　図１６に示す座標入力装置において、Discharge_B＝‘１’の時にＶ０が選択された電極は、Ｃ３－５,Ｃ４－５,Ｃ５－５,Ｃ８－５,Ｃ９－５,Ｃ７９－５を介して、－Ｖ０が選択された電極は，Ｃ１－５,Ｃ２－５,Ｃ６－５,Ｃ７－５,Ｃ１０－５,Ｃ８０－５を介して、受信電極Ｓ５に接続されている。

　上記構成の座標入力装置において、結合容量測定回路に入力される駆動電極との結合が前記実施の形態１とは異なる。従って、結合容量測定回路の構成も異なる。

　以下に、本実施の形態に係る座標入力装置における結合容量測定回路の構成及び動作について説明する。

　＜結合容量測定回路＞
　図１８は、図１６に示す座標入力装置において、Ｃ３－５+Ｃ４－５＋Ｃ５－５＋Ｃ８－５＋Ｃ９－５＋・・・・・＋Ｃ７９－５＝Ｃ１として、Ｃ１－５＋Ｃ２－５＋Ｃ６－５＋Ｃ７－５＋Ｃ１０－５＋・・・・・・・＋８０－５＝Ｃ３としたときの、結合容量測定回路の等価回路を示している。

　すなわち、図１８に示す結合容量測定回路を用いれば、４回のパルスで積分されてホールドされる結果は、４×Ｖ０×（Ｃ１－Ｃ３）／Ｃ２と表わされ、－Ｖ０で駆動しない前記実施の形態１に比較して、－Ｃ３の項だけ小さい電圧となる。

　従って、より小さいＣ２のアンプでもダイナミックレンジを広くとることができる。

　また、大面積の静電結合容量タッチパネルは、これらのＣ１,Ｃ３が大きく、それに対応するＬＳＩのサイズがＣ２依存して大きくなるため、図１８に示す例のように、積分器の帰還容量Ｃ２を小さくできることで、結果的にＬＳＩのチップ面積を縮小し、安価なコストで回路設計が可能になる。

　図１９は、図１８に示す結合容量測定回路における駆動処理を示すタイミングチャートである。

　なお、図１９に示すタイミングチャートから分かるように、前記実施の形態１に係る座標入力装置の図１５に示す結合容量測定回路と同じタイミングで動作する（図６に示すタイミングチャート参照）。

　＜Ｍ系列発生回路＞
　図２０は、本実施の形態に係るＭ系列発生器２２の概略構成を示すブロックである。

　本実施の形態に係るＭ系列発生器２２では、同時に複数の駆動電極がアクティブになるので、受信回路で測定される駆動電極と受信電極の相互容量の関係が以下の（２）式で表わされ、{ａ１,ａ２,・・,ａ１２７}の信号がＡＤ変換器に印加される。

　ここで、ＣＶ＝｛Ｃ８０，Ｃ７９，Ｃ７８，・・・，Ｃ１，Ｃｄ４７，・・・・，Ｃｄ１｝とし、上記（２）式のＭ系列のマトリクスをＤＭとすると、以下の（３）式となる。

　上記（３）式のＤＭの要素－１を０に置き換えたマトリクスをＩＭとすると、以下の（４）式となる。

　ＩＭとＤＭの積をとると、以下の（５）式となる。但しこれはＭ系列の次数Ｋ＝１２７＝２^７－１のときで（５）式の右辺の係数は一般式では（Ｋ＋１）／２である。

　上記（３）式の両辺にＩＭを掛けると、以下の（６）式となり、この（６）式から最終的に下記の復元式を示す（７）式が得られる。

　すなわち、Ｍ系列発生器１２では、前述の（１）式のマトリクスをＤＭとすると、簡略な標記し、その要素が‘－１’の箇所を‘０’に置き換えたマトリクスをＩＭとすると、前記（５）式のように、その積ＩＭ・ＤＭは直交する。

　この性質を利用すると最終的に（７）式が得られ、ＣＶ＝｛Ｃ８０，Ｃ７９，Ｃ７８，・・・，Ｃ１，Ｃｄ４７，・・・・，Ｃｄ１｝が求まる。

　上記（７）式の復元マトリクスＩＭの要素は‘０’か‘１’なので加算器のみで構成することができ、前記実施の形態１で必要であった減算器は不要になる。

　このようにして復元回路の演算量を削減し、回路規模縮小とともに消費電力低減を図ることができる。

　＜Ｍ系列復元回路＞
　上記のように回路規模が縮小されたＭ系列復元回路４８について以下に説明する。

　図２１は、本実施の形態に係る座標入力装置に備えられたＭ系列復元回路４８の概略構成ブロック図である。

　上記Ｍ系列復元回路４８では、図２１に示すように、前記実施の形態１のＭ系列復元回路１８に比べて、加算器だけで構成できるので、１２７個の復元データ算出に際して累積計算を繰り返して行う方法に変更した構成となっている。前記実施の形態１と同様にＭＳ１～ＭＳ１２７のフリップフロップにはＫ＝１２７のＭ系列信号が記憶されており、ＭＳＥＬ＝‘０’の時にD_CLK立ち上がり毎にデータが右シフトしていく。

　Acum_blockの中には、１８ビットのＥＮ，Ｒ付きフリップフロップの出力Ｑが加算器の１８ビットＢ入力に接続され、加算器Ａ入力にはＡＤＣ変換された１０ビットのデータHLDout0が入力されている。

　また、１８ビットのＥＮ，Ｒ付きフリップフロップの出力Ｑは後段の１２ビットのＥＮ付きフリップフロップに接続されている。後段のフリップフロップのＱ出力はＲｃｏｎに出力されており、アドレスデコーダーに入力されている。

　上記加算器と２種のフリップフロップは１２７組あり、同時にＲｃｏｎ１～Ｒｃｏｎ１２７に出力しており、アドレスデコーダーに入力された７ビットのｒａｄｅ信号によって選択され１２ビットのＲｃｎデータとして出力される。

　ＤＩＲＥＳ＝‘１’になると１８ビットフリップフロップはクリアされ、ＤＩＮＥＮとＭＳＸＸＸが両方‘１’になった時のみ、ＨＬＤｏｕｔ０が加算されて累積値が１７ビットのフリップフロップに蓄えられていく。

　ＭＳＸＸＸは、D_CLK毎にシフトしていくので、１２７クロック分計算した後には、Ｍ系列復元演算結果としてＲｃｏｎ１～Ｒｃｏｎ１２７の結果が得られる。そして、７ビットのｒａｄｒ信号によって、得られたＲｃｏｎ１～Ｒｃｏｎ１２７の内どれを選択して出力するかが決まる。

　上記のＭ系列復元回路４８で行う動作は、前記実施の形態２で説明したように、並列で行うことも可能である。以下に、Ｍ系列復元回路４８の処理を並列に行う並列Ｍ系列復元回路について説明する。

　〔実施の形態４〕
　本発明の他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態では、前記実施の形態３における座標入力装置の構成のうち、Ｍ系列復元回路４８の処理を並列に行う並列Ｍ系列復元回路について説明する。

　図２２は、Ｍ系列復元処理を並列に行うＭ系列復元回路５８の概略構成ブロック図である。ここでは、並列度が４の場合について説明する。

　図２２に示すＭ系列復元回路５８は、Acum_blockを４個設けて時分割処理ができるようにした復元回路である。

　４つの受信電極から積分して得られた信号HLDout1～HLDout4は、セレクタに入力し、Ｓ[１：０]で選択指定し１０ビットデータＤｉｎとして複数のAcum_blockに出力する。ＤＩＮＥＮはＳ[１：０]に同期してAcum_blockを演算イネーブルにする信号である。

　D_CLK4は、D_CLKの４倍の周波数のクロックで、Ｓ[１：０]とＤＩＮＥＮ１～ＤＩＮＥＮ４は４つの相で時分割動作する。

　本実施の形態では、D_CLKを４時分割での例であるが、Ｎ時分割する場合は、D_CLKNはD_CLKのＮ倍の周波数にし、各Ｎ相に応じてＳ[Ｘ：０]を時分割駆動すればよい。

　このように、Acum_block2の構成をとり、シフト構造のフリップフロップをＮ段にすることで、Ｎ時分割への拡張構成が容易となる。

　前記実施の形態３で説明したように、データをシフトレジスタで回し、加算器を固定して使うような場合、加算器と時分割するシフトレジスタとのスイッチのための配線が膨大なものとなり、Ｎが大きくなるとともにレイアウト設計がしにくくなる。

　これに対して、本実施の形態４では、大きなＮ時分割であっても容易に設計、レイアウトができるようになるという効果を奏する。

　〔実施の形態５〕
　本発明の他の実施の形態について説明すれば、以下の通りである。

　本実施の形態では、駆動電極を±Ｖ０で駆動し、Ｍ系列復元を係数が１と－１のＤＭで復元する場合について説明する。なお、座標入力装置の構成について、前記実施の形態３と同じ構成とするが、Ｍ系列復元回路の構成が異なる。

　結合容量ＣＶとＡＤＣ変換データの関係は、下記の（８）式および（９）式で表現され、両辺にＤＭをかけると下記の（１０）式が得られる。ここで、（９）式は、（８）式を簡易的に表現した式である。また、（１０）式は、復元マトリクスを±１の係数のＤＭで復元した式である。

　ここで、（１０）式において、要素が０と１のＩＭで表現してＤＭ．ＤＭを変形すると下記の（１１）式が得られる。（１１）式におけるマトリクスは、（１２）式で示される。

　（１１）式を、（１０）式に代入すると、下記の（１３）式が得られ、ＣＶの復元からＣＶの平均値を差し引いたものが得られる。

　ＣＶの平均値は、指のタッチと非タッチの時に変化成分は広く薄められるので、（１３）式における局所的な変化としては無視することができる。そのため、ＩＭで復元した結果に比べてもほぼ同等のタッチ性能を得ることができる。

　＜Ｍ系列復元回路＞
　上記のＭ系列復元処理を実現するための回路について以下に説明する。

　図２３は、本実施の形態に係るＭ系列復元回路６８の概略構成ブロック図である。

　上記Ｍ系列復元回路６８では、図２３に示すように、前記実施の形態３のＭ系列復元回路４８に対して、入力部に、ＸＯＲを置き、加算器をキャリーＩＮ（ＣＩ）付にした構成となっている。

　これにより、少ないゲート数でＤＭの係数に対応した加減算を実現することができる。

　また、ＭＳ２５５～ＭＳ１の出力が‘１’の時、ＡＤＣの出力は反転されずそのまま加算器に入力される。また、加算器のキャリーインも発生しない。ＭＳ２５５～ＭＳ１の出力が”０”の時、ＡＤＣの出力は反転され、かつ加算器のキャリーインが発生し、２の補数の負の数として加算操作が実行される。

　ここで、ＤＭの係数の絶対値はすべて１であることから、復元信号は最終的にＫ＋１（２^７＝１２８）で割られるのに対して、ノイズ要素は独立したσのノイズの和となるので、復元信号に混入するノイズはＳｑｒｔ（Ｋ）／（Ｋ＋１）となる。従って、従来法に比べてＳＮは（Ｋ＋１）／Ｓｑｒｔ（Ｋ）倍となる。

　上記のＭ系列復元回路６８で行う動作は、前記実施の形態４で説明したように、並列で行うことも可能である。以下に、Ｍ系列復元回路６８の処理を並列に行う並列Ｍ系列復元回路について説明する。

　〔実施の形態６〕
　本発明の他の実施の形態について説明すれば、以下の通りである。

　図２４は、Ｍ系列復元処理を並列に行うＭ系列復元回路７８の概略構成ブロック図である。ここでは、並列度が４の場合について説明する。

　図２４に示すＭ系列復元回路７８は、Acum_blockを４個設けて時分割処理ができるようにした復元回路である。

　前記実施の形態５で説明したように、データをシフトレジスタで回し、加算器を固定して使うような場合、加算器と時分割するシフトレジスタとのスイッチのための配線が膨大なものとなり、Ｎが大きくなるとともにレイアウト設計がしにくくなる。

　これに対して、本実施の形態６では、大きなＮ時分割であっても容易に設計、レイアウトができるようになるという効果を奏する。

　〔実施の形態７〕
　実施の形態１から６まで、Ｍ系列復元回路１８（２８,３８，４８，５８，６８，７８）についてハードウェアの演算器を用いた実施例について記述した。それ以外の実施の形態ではＭ系列復元回路はＣＰＵによって置き換えてもよい。実質的に、上述した（７）式に基づく復元演算ができれば良い。

　＜発明の効果＞
　以上の各実施の形態による効果について、図２５～図２９を参照しながら以下に説明する。

　図２５の（ａ）は、駆動電極が８０本、図２５の（ｂ）は、駆動電極が１２７本の場合の効果を説明するための図である。

　前記実施の形態１、２では、８０本の駆動電極に印加される電圧は、Ｍ系列の‘０’、‘１’に対応してＧＮＤおよびＶ０電位となる。Ｖ０に対応する電極の本数Ｍｎは、以下の（１４）式、

と表わされ、Ｍ－ｓｅｑをＲｏｔａｔｅＬｅｆｔしていった時に上記（１４）式で計算されるＭｎが１クロスの相互容量の倍率であり、Ｃ１に等しい。（図２６及び図２７に示すＣ１を参照）
　一方、前記実施の形態３、４では、８０本の電極に印加される電圧は、Ｍ系列の‘０’、 ‘１’に対応して、－Ｖ０およびＶ０電位となる。－Ｖ０に対応する電極の本数Ｍｂｎは、以下の（１５）式で表される。

　ここで、タッチパネルの駆動電極が８０本では、図２６に示すように、Ｍ系列周期Ｋ－１２７の時に、前記実施の形態１の時のＣ１（３４～４６）で、前記実施の形態２のＣ１－Ｃ３（－１２～１２）である。

　また、タッチパネルの駆動電極が１２７本では、図２７に示すように、Ｍ系列周期Ｋ－１２７の時に、前記実施の形態２のＣ１－Ｃ３は最小（１）になる。

　このように、駆動電圧をＭ系列のパターンに応じてＶ０または－Ｖ０で駆動することにより、結合容量測定回路の帰還容量も少なくすることができ、検出ＩＣのチップ面積を削減し、かつＳＮを向上させることができるという効果を奏する。

　さらに、受信電極のブロック分けの有無による効果の違いについて図２８及び図２９を参照しながら以下に説明する。

　図２８は、本発明の受信電極を２ブロックに分割した座標入力装置の全体構成図である。

　図２９は、比較例として、受信電極をブロック分けしない座標入力装置の全体構成図である。

　ここで、図２８及び図２９の座標入力装置共に、駆動電極は８０本とする。

　図２９に示す比較例では、スキャン時間８０×１００クロック＝８０００クロックに対して、図２８に示す本発明では、スキャン時間８０+１２７×５０＝６４３０クロックである。

　一方、検出信号のＳＮは、図２９に示す比較例がＳＮ＝１としたとき、図２８に示す本発明では、シミュレーション結果はＳＮ＝５．６３倍になる。検出時間を勘案すると、ＳＮ／Ｓｑｒｔ（ｔ）の比較例では１／Ｓｑｒｔ（８０００）に対して、本発明では５．６３／Ｓｑｒｔ（６４３０）となり、本発明の方が比較例に比べて６．２８倍の性能向上を図ることができるという効果を奏する。

　また、上記の各実施の形態で説明した座標入力装置では、検出信号のＳＮを十分に高めることができるので、センサが受け取る信号が小さく、他の機器から放射される電界ノイズや熱雑音に埋もれて、実用的な検出精度が得られないという問題は生じない。

　また、上記座標入力装置をタッチパネルに適用した場合、検出信号のＳＮが十分にとれるため、タッチパネルにおける拡張機能としてのホバー操作や、指の方向検出機能を問題無く実行することができるという効果を奏する。

　しかも、タッチパネルが大型化しても、並列化処理を行うので、充分な検出速度を得ることができるので、大型タッチパネルを実用化できるという効果を奏する。

　また、先端面積が指より小さい導電体電極をもつペンを使用し、解像度が得られるように、駆動電極および受信電極のピッチを小さくしたタッチパネルにおいても、高精度・高速かつ高ＳＮの座標検出を行うことができる。

　＜受信電極側のブロック分割数について＞
　上記の実施の形態では、主に、受信電極群を２つのブロックに分割して、２つの結合容量測定を並列して行う例について説明したが、これに限定されるものではなく、受信電極群のブロック分割数は適宜変更することが可能である。

　ここで、受信電極群のブロック分割数を変更する際に考慮する点について以下に説明する。

　駆動電極とシールド間との浮遊容量および駆動電極の抵抗値の時定数Ｔｄ＝Ｒｄ×Ｃｄおよび、受信電極とシールド間との浮遊容量および受信電極の時定数Ｔｒ＝Ｒｒ×Ｃｒとすると、駆動電極と受信電極の交差容量を測定するためには、駆動電極側では３×Ｔｄ、積分時には３×Ｔｒ程度の検出時間が必要となる。

　１つの交点を測定するために必要な時間Ｔｍｅｓ＝３×（Ｔｄ＋Ｔｒ）×（１＋ａ）となる。パネルサイズによっても異なるが、ダイヤモンド電極の標準的なもので５’パネルで２５ｐＦ,１８ｋΩ程度となり、Ｔｄ≒Ｔｒ≒０．４５μｓｅｃで、ａ＝２とするとＴｅｍｓ＝２．７μｓｅｃになる。積分器で交差容量に比例した電圧がＴｅｍｓ毎に更新され、電圧ホールドされる。電圧ホールドされたものはＡＤ変換器によってデジタル化されるが、１０～１２ビットの逐次並列型ＡＤの場合、２０～５０ＭＨｚものものがマクロとして使用可能である。

　ＡＤ変換器の変換レートを２０ＭＨｚとすると、２．７μｓｅｃ×２０×１０６＝５４個のブロック化が可能となる。

　また、パネルサイズが１０’クラスだと、ＣもＲも倍になり、時定数Ｔｄ，Ｔｒおよび測定時間Ｔｍｅｓは４倍になるので、ＡＤ変換器の変換レートを２０ＭＨｚとすると、２．７×４μｓｅｃ×２０×１０６＝２１６個のブロック化が可能となる。

　このぐらいの周波数であれば、最大ブロック数の場合では各受信電極毎に積分回路を備え、サンプルホールドして、１個のＡＤ変換器で時分割デジタル化し、デジタル的なＭ系列復元演算を時分割処理する構成にできる。

　大型化するのに実用的な制約は、座標フレームレートを６０Ｈz以上にするために、Ｔｍｅｓ×交点数＜１／６０を満たすことである。透明度を保ったままＩＴＯの時定数はほぼ決まっており、時定数がサイズ制約を決定することになる。

　このように、受信電極群のブロック分割数は、パネルのサイズ等種々の事項を考慮して適宜決めることが可能となっている。

　上記駆動電極駆動回路は、擬似ランダム信号がハイレベルのときに、所定の電圧を駆動電極に印加し、擬似ランダム信号がローレベルのときに、０電圧を駆動電極に印加することが好ましい。

　この場合、１クロック周期において、擬似ランダム信号のハイレベルの数に相当する交点の検出を行うことができる。

　上記駆動電極駆動回路は、擬似ランダム信号がハイレベルのときに、所定の電圧を駆動電極に印加し、擬似ランダム信号がローレベルのときに、上記所定の電圧の逆極性の電圧を駆動電極に印加することが好ましい。

　この場合、１クロック周期において、擬似ランダム信号のハイレベルとローレベルの数に相当する交点の検出を行うことができる。これにより、全ての駆動電極と選択された、受信電極との相互容量を介して合成されたものが結合容量として測定される。

　さらに、上記検出手段からの出力を、元の擬似ランダム信号に復元する擬似ランダム信号復元手段を備え、上記擬似ランダム信号復元手段は、ブロック毎に順次出力される、上記検出手段からの出力を時分割で復元することが好ましい。

　この場合、擬似ランダム信号復元手段は、ブロック毎に順次出力される、上記検出手段からの出力を時分割で復元しているので、時分割で復元しないで、一度に復元する場合に比べて演算量が少なくて済む。これにより、擬似ランダム信号復元手段の回路規模を小さくすることができる。具体的には、以下のように各ブロックに対応して、検出結果を一時的に記憶する記憶部を備えていることが好ましい。

　すなわち、上記検出手段は、受信電極選択回路によって受信された結合容量を測定する結合容量測定回路と、上記結合容量測定回路によって測定された結合容量を検出結果として一時的に記憶する記憶部とを備え、上記各検出手段の記憶部に時系列に記憶された検出結果を、ブロック単位で切替ながら上記擬似ランダム復元手段に出力することが好ましい。

　さらに、上記検出手段からの出力を、元の擬似ランダム信号に復元する擬似ランダム信号復元手段を備え、上記擬似ランダム信号復元手段は、ブロック毎に出力される、各検出手段からの出力を、並列に復元することが好ましい。

　この場合、擬似ランダム信号の復元が、ブロック毎に並列に行われるので、復元処理の高速化を図ることができる。つまり、座標位置の検出時間を大幅に削減できるという効果を奏する。

　上記構成の座標入力装置は、様々な電子機器に用いることができる。例えば、表示パネル上に設けたタッチパネルとして座標入力装置を用いることができる。他に、各種電子機器における入力インターフェースとして座標入力装置を用いることができる。

　本発明の座標入力装置は、タッチパネルを供えた電子機器として、携帯電話、スマートフォン、ＰＤＡ、電子書籍リーダー、タブレットＰＣ、デジタルサイネージ（電子広告）等に適用することができる。

　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

　本発明は、タッチパネルを搭載する電子機器一般に利用することができる。

１１　センサ部
１２　Ｍ系列発生器（擬似ランダム信号発生手段）
１３　駆動電極駆動回路
１４　受信電極選択回路
１４ａ　第１受信電極選択部
１４ｂ　第２受信電極選択部
１５　第１検出部（検出手段）
１６　第２検出部（検出手段）
１８　Ｍ系列復元回路（擬似ランダム信号復元手段）
２２　Ｍ系列発生器（擬似ランダム信号発生手段）
２３　駆動電極駆動回路
２８　Ｍ系列復元回路（擬似ランダム信号復元手段）
３８　Ｍ系列復元回路（擬似ランダム信号復元手段）
４８　Ｍ系列復元回路（擬似ランダム信号復元手段）
５８　Ｍ系列復元回路（擬似ランダム信号復元手段）
Ｄ１～Ｄ８０：駆動電極群
Ｓ１～Ｓ１００：受信電極群

Claims

　基板上に所定間隔で配列された駆動電極群と、
　上記駆動電極群とは絶縁されると共に交差して所定間隔で配列された受信電極群と、
　自己相関関数がパルス的な擬似ランダム信号を発生する擬似ランダム信号発生手段と、
　上記駆動電極群の各電極に、上記擬似ランダム信号の周期に同期した電圧を順次印加する駆動電極駆動回路と、
　上記受信電極群に接続され、上記駆動電極群と受信電極群との静電結合によって得られる結合容量に相当する値を受信する受信電極選択回路と、
　上記受信電極選択回路によって受信された値から、入力された座標位置を検出する検出手段とを備え、
　上記受信電極群をＮ（Ｎ：２以上の正数）ブロックに分割して、それぞれのブロック毎に上記検出手段が設けられていることを特徴とする座標入力装置。
　上記駆動電極駆動回路は、
　擬似ランダム信号がハイレベルのときに、所定の電圧を駆動電極に印加することを特徴とする請求項１に記載の座標入力装置。
　上記駆動電極駆動回路は、
　擬似ランダム信号がハイレベルのときに、所定の電圧を駆動電極に印加し、
　擬似ランダム信号がローレベルのときに、上記所定の電圧の逆極性の電圧を駆動電極に印加することを特徴とする請求項１に記載の座標入力装置。
　さらに、上記検出手段からの出力を、元の擬似ランダム信号に復元する擬似ランダム信号復元手段を備え、
　上記擬似ランダム信号復元手段は、
　ブロック毎に順次出力される、上記検出手段からの出力を時分割で復元することを特徴とする請求項１～３の何れか１項に記載の座標入力装置。
　上記検出手段は、
　受信電極選択回路によって受信された結合容量を測定する結合容量測定回路と、
　上記結合容量測定回路によって測定された結合容量を検出結果として一時的に記憶する記憶部とを備え、
　上記各検出手段の記憶部に時系列に記憶された検出結果を、ブロック単位で切替ながら上記擬似ランダム信号復元手段に出力することを特徴とする請求項４に記載の座標入力装置。
　さらに、上記検出手段からの出力を、元の擬似ランダム信号に復元する擬似ランダム信号復元手段を備え、
　上記擬似ランダム信号復元手段は、
　ブロック毎に出力される、各検出手段からの出力を、並列に復元することを特徴とする請求項１～３の何れか１項に記載の座標入力装置。
　請求項１～６の何れか１項に記載の座標入力装置を備えたことを特徴とする電子機器。