WO2012113115A1 - 半导体衬底隔离的形成方法 - Google Patents

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layer
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尹海洲
骆志炯
朱慧珑
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中国科学院微电子研究所
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Definitions

  • the present invention relates to the field of semiconductor manufacturing, and in particular to a SIMOX
  • Shallow trench isolation (Shallow trench isolation, STI) process is a standard process isolation regions formed on a semiconductor substrate, is widely used in the semiconductor industry, in particular: very large scale integrated (ULSI) circuits.
  • the STI process can be divided into three main steps: trench etch, oxide fill, and oxide planarization.
  • the STI process is more complex than earlier isolation processes such as local oxidation (LOCOS).
  • LOCOS local oxidation
  • an SOI (Silicon-on-Insulator) wafer fabricated by SIMOX technology has been used, that is, high-temperature oxygen ions are implanted into single crystal silicon under high temperature conditions to form an isolation layer in an ultra-high temperature.
  • SOI Silicon-on-Insulator
  • An object of the present invention is to at least solve one of the above problems, and in particular to provide a method of forming a semiconductor substrate isolation by a SIMOX process.
  • the present invention provides a method for forming a semiconductor substrate isolation, comprising the steps of: providing a semiconductor substrate; sequentially forming a first layer on the semiconductor substrate An oxide layer and a nitride layer; an opening is formed in the nitride layer and the first oxide layer to expose a portion of the semiconductor substrate; and oxygen ions are implanted into the semiconductor substrate from the opening; Performing an annealing operation to form at least a surface layer of the semiconductor substrate in the partial region to form a second oxide layer; removing the nitride layer and the first oxide layer.
  • the second oxide layer is used as an isolation region to form the semiconductor
  • the present invention in conjunction with the SIMOX process, proposes a method of implanting oxygen ions in a portion of a semiconductor substrate and subjecting it to high temperature annealing to form a substrate isolation.
  • the process is simpler and suitable for common semiconductor substrates and SOI (Semiconductor-on-Insulator).
  • FIG. 1-8 A cross-sectional view of a device structure corresponding to each step of the method of forming a substrate isolation according to an embodiment of the present invention is shown in Figs. 1-8. detailed description
  • first feature described below on the "on" of the second feature may include the first Embodiments in which the second feature is formed in direct contact may also include embodiments in which additional features are formed between the first and second features such that the first and second features may not be in direct contact.
  • Step S01 A semiconductor substrate 100 is provided, as shown in FIG.
  • the semiconductor substrate 100 may comprise any suitable semiconductor substrate material, specifically but not limited to silicon, germanium, germanium silicon, semiconductor-on-insulator (eg, silicon-on-insulator or silicon-on-insulator), silicon carbide, gallium arsenide or any I ⁇ / ⁇ group compound semiconductors and the like.
  • the semiconductor substrate 100 can include various doped configurations in accordance with design requirements known in the art (e.g., a p-type substrate or an n-type substrate).
  • a silicon-on-insulator substrate is used as an example.
  • the silicon-on-insulator substrate includes a bulk silicon substrate 102, a buried oxide layer (such as a silicon oxide layer) 104 on the bulk silicon substrate, and a buried oxide layer.
  • Step S02 A first oxide layer 108 and a nitride layer 1 10 are sequentially formed on the semiconductor substrate 100, as shown in FIG.
  • the method of forming the first oxide layer 108 on the silicon layer 106 includes: oxidizing the surface layer of the semiconductor substrate (e.g., the surface layer of the silicon layer 106), or depositing a first oxide layer on the semiconductor substrate.
  • deposition may be performed, for example, by sputtering, pulsed laser deposition (PLD), metal organic chemical vapor deposition (MOCVD), atomic layer deposition (ALD), plasma enhanced atomic layer deposition (PEALD), or other suitable method.
  • the first oxide layer 108 may be silicon oxide and may have a thickness of 2 nm to 10 nm, such as 5 nm.
  • a nitride layer 110 is deposited on the first oxide layer 108, and the deposition of the nitride layer 10 can also be performed by any of the above-mentioned deposition methods for forming the first oxide layer.
  • the nitride layer 110 is used as a hard mask, and therefore the thickness thereof should be sufficient to block subsequent oxygen ion implantation.
  • the nitride layer 1 10 may have a thickness of 50 nm to 80 nm, such as 60 nm.
  • Step S03 forming an opening in the nitride layer 110 and the first oxide layer 108 to expose the semiconductor substrate 100 in a partial region. Specifically, the following steps may be included: First, a patterned photoresist layer 12 is formed on the nitride layer 110 to expose the nitride layer 110 on the semiconductor substrate 100 in a partial region, as shown in FIG. .
  • Step S04 oxygen ions are implanted into the semiconductor substrate 100 from the opening as shown in FIG. Specifically, the amount of oxygen ions implanted into the semiconductor substrate 100 (i.e., the silicon layer 106 in the practice of the present invention) at the opening can be adjusted by changing the implantation parameters (such as implantation energy and implantation dose), and then passed through a subsequent heat treatment process.
  • a second oxide layer is formed in the corresponding semiconductor substrate 100 at the opening. In an embodiment of the invention, the bottom of the formed second oxide layer can be brought to the buried oxide layer 104 of the silicon-on-insulator substrate.
  • ⁇ Injection energy is 10 KeV-150 KeV
  • the implantation dose is 2E17-2E18 ions/cm 2 .
  • oxygen ions may be implanted in at least two ion implantation operations such that the concentration distribution of the implanted oxygen ions in the depth direction of the semiconductor substrate 100 is as uniform as possible.
  • the ion implantation region typically expands laterally to cause a portion of the semiconductor substrate covered by the first oxide layer 108 to be oxidized, in the embodiment of the present invention, that is, the portion covered by the first oxide layer 108.
  • the silicon layer 106 is oxidized as shown by the area X shown by the horizontal arrow in Fig. 5. Therefore, in order to obtain an isolation region of a predetermined size, the size of the design opening is smaller than the size of the isolation region when designing the size of the photolithographic mask. This will help to correct this part of the error.
  • Step S05 performing an annealing operation to form at least the surface semiconductor substrate 100 in the partial region to form the second oxide layer 1 14, as shown in FIG.
  • the silicon layer 106 in a partial region in which oxygen ions are implanted is formed into a silicon oxide layer, i.e., the second oxide layer 114, by annealing.
  • the parameters of the annealing process can be referred to the patent "Process for fabrication of a SIMOX substrate, US 6,740,565 B2", for example, at a high temperature of 800 ° C - 1200 ° C for 3 hours - 6 hours.
  • Step S06 The nitride layer 1 10 and the first oxide layer 108 are removed, as shown in FIGS. 7 and 8.
  • the removing operation may be performed with hydrofluoric acid; or the nitride layer 110 may be first removed by hot phosphoric acid, as shown in FIG. 7, and the first oxide layer 108 is removed by hydrofluoric acid, as shown in FIG. Show.
  • the isolation region in the semiconductor substrate 100 is formed as shown in FIG.
  • the second oxide layer 144 undergoing the above operation constitutes an isolation region
  • the silicon layer 106 of the exposed substrate constitutes an active region.
  • the present invention in conjunction with the SIMOX process, proposes a method of implanting oxygen ions in a portion of a semiconductor substrate and subjecting it to high temperature annealing to form a substrate isolation. Compared with the traditional STI process, the process is simpler and suitable for common semiconductor substrates and insulators. Conductor substrate.

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Description

半导体衬底隔离的形成方法 优先权要求
本申请要求了 201 1年 2月 21 日提交的、申请号为 201 110041586.2、 发明名称为 "半导体衬底隔离的形成方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体制造领域， 特别涉及一种通过 SIMOX
( Separation by Implanted Oxygen, 注氧隔离） 技术形成半导体衬底隔 离的方法。 背景技术
浅沟槽隔离（ Shallow trench isolation, STI )工艺是在半导体村底上 形成隔离区的一种标准工艺， 目前被广泛应用于半导体行业， 尤其是 : 超大规模集成 （ULSI ) 电路中。 STI工艺过程可以分为三个主要步骤： 槽刻蚀、 氧化物填充和氧化物平坦化。 相对于更早期的隔离工艺如局 域氧化工艺 （LOCOS ) ， STI工艺更为复杂。
现有技术中已有利用 SIMOX技术制造的 SOI( Silicon-on-Insulator, 绝缘体上硅） 晶片， 即在高温条件下， 将高剂量氧离子注入到单晶硅 ； 中形成隔离层， 在超高温退火条件下形成顶层硅、 二氧化硅埋氧层、 体硅三层结构的新型半导体材料，参见专利 "Process for fabrication of a
SIMOX substrate, US 6,740,565 B2" 。
综上， 有必要结合半导体微加工领域的如 SIMOX 和 /或其他技术 开发更为简易的隔离工艺， 以适应半导体工业的应用。 发明内容
本发明的目的旨在至少解决上述技术问题之一， 特别是提供一种 通过 SIMOX工艺形成半导体衬底隔离的方法。
为达到上述目的， 本发明提出一种半导体衬底隔离的形成方法， 包括以下步骤： 提供半导体衬底； 在所述半导体衬底上依次形成第一 氧化物层和氮化物层； 在所述氮化物层和第一氧化物层中形成开口， 以暴露部分区域的所述半导体衬底； 从所述开口处向所述半导体衬底 注入氧离子； 执行退火操作， 以使所述部分区域中至少表层所述半导 体衬底形成第二氧化物层； 去除所述氮化物层和所述第一氧化物层。
优选地， 利用所述第二氧化物层作为隔离区， 以形成所述半导体
^于底的隔离。
本发明结合 SIMOX工艺，提出在半导体衬底的部分区域注入氧离 子并经过高温退火以形成衬底隔离的方法。 相对于传统的 STI 工艺， 该方法工艺流程更为简易， 并且适用于普通半导体衬底和 SOI ( Semiconductor-on-Insulator, 绝缘体上半导体) 于底。
本发明附加的方面和优点将在下面的描述中部分给出， 部分将从 下面的描述中变得明显， 或通过本发明的实践了解到。 附图说明
本发明上述的和 /或附加的方面和优点从下面结合附图对实施例的 描述中将变得明显和容易理解， 本发明的附图是示意性的， 因此并没 有按比例绘制。 其中：
图 1-8 中示出本发明实施例的衬底隔离的形成方法的各个步骤对 应的器件结构剖面图。 具体实施方式
下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而 不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不 同结构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进 行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和 /或字母。 这种重复是为了简 化和清楚的目的， 其本身不指示所讨论各种实施例和 /或设置之间的关 系。 此外， 本发明提供了各种特定的工艺和材料的例子， 但是本领域 普通技术人员可以意识到其他工艺的可应用性和 /或其他材料的使用。 另外， 以下描述的第一特征在第二特征之 "上" 的结构可以包括第一 和第二特征形成为直接接触的实施例， 也可以包括另外的特征形成在 第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接接 触。
以下， 将参照这些附图对本发明实施例的各个步骤予以详细说明。 步骤 S01 : 提供半导体衬底 100, 如图 1所示。 半导体衬底 100可 以包括任何适合的半导体衬底材料， 具体可以是但不限于硅、 锗、 锗 硅、 绝缘体上半导体 （例如绝缘体上硅或绝缘体上硅锗） 、 碳化硅、 砷化镓或者任何 ιπ/ν族化合物半导体等。 根据现有技术公知的设计要 求 （例如 ρ型衬底或者 η型衬底） ， 半导体衬底 100可以包括各种掺 杂配置。 本发明实施例以绝缘体上硅衬底为例， 所述绝缘体上硅衬底 包括体硅衬底 102， 位于体硅衬底上的埋氧层 （如氧化硅层） 104, 以 及位于埋氧层 104上的硅层 106, 其中， 埋氧层的厚度优选地为 5nm -10nm。
步骤 S02: 在所述半导体衬底 100 上依次形成第一氧化物层 108 和氮化物层 1 10， 如图 2所示。
在硅层 106上形成所述第一氧化物层 108的方法包括： 氧化所述 半导体衬底表层 （如硅层 106表层） ， 或者， 在所述半导体衬底上淀 积第一氧化物层。 其中， 淀积可采用例如溅射、脉冲激光淀积（PLD )、 金属有机化学气相淀积（MOCVD ) 、 原子层淀积（ALD ) 、 等离子体 增强原子层淀积 （PEALD ) 或其他合适的方法。
本发明实施例中， 第一氧化物层 108 可为氧化硅， 厚度可为 2nm-10nm, 如 5nm。 接着， 在第一氧化物层 108上淀积一层氮化物层 110, 氮化物层 1 10的淀积同样可以采用上述提及的为形成第一氧化物 层的淀积方法中的任何一种， 氮化物层 110用作硬掩模， 因此其厚度 应该足以阻挡后续的氧离子注入， 本发明实施例中氮化物层 1 10 的厚 度可为 50nm-80nm， 如 60nm„
步骤 S03: 在所述氮化物层 1 10和第一氧化物层 108中形成开口， 以暴露部分区域的所述半导体衬底 100。 具体地， 可以包括以下步骤： 首先， 在氮化物层 1 10上形成图案化的光刻胶层 1 12, 以使部分区 域的半导体衬底 100上的氮化物层 110暴露， 如图 3所示。
接着， 刻蚀暴露的氮化物层 1 10以及其下的第一氧化物层 108 , 然 后去除光刻胶层 1 12。 如图 4所示。 步骤 S04: 从开口处向半导体衬底 100注入氧离子， 如图 5所示。 具体地， 可以通过改变注入参数（如注入能量和注入剂量） 以调节 向开口处的半导体衬底 100 (即本发明实施中的硅层 106 )中注入的氧离 子数量， 然后通过后续的热处理过程在开口处对应的半导体衬底 100 中 形成第二氧化物层。 在本发明实施例中， 可以使形成的第二氧化物层的 底部到达绝缘体上硅衬底的埋氧层 104。 其中， 注入参数可以参考专利 "Process for fabrication of a SIMOX substrate, US 6,740,565 B2" ， 例: ^注 入能量为 10 KeV-150KeV, 注入剂量为 2E17-2E18个离子 /cm2。 在本发 明实施例中， 优选地， 可以以至少两次离子注入操作注入氧离子， 以使 注入的氧离子在半导体衬底 100的深度方向上浓度分布尽量均匀。
• 另外， 实际运用中， 离子注入区域通常会横向扩展而导致被第一 氧化物层 108 覆盖的部分半导体衬底被氧化， 在本发明实施例中， 即 被第一氧化物层 108覆盖的部分硅层 106被氧化， 如图 5 中横向箭头 所示区域 X所示， 因此， 为了得到预设尺寸的隔离区， 在设计光刻掩 模板的尺寸时， 设计开口的尺寸小于隔离区的尺寸， 从而利于修正该 部分误差。
步骤 S05: 执行退火操作， 以使所述部分区域中至少表层半导体衬 底 100形成第二氧化物层 1 14， 如图 6所示。
在本发明实施例中， 通过退火将注入氧离子的部分区域中的硅层 106形成氧化硅层， 即第二氧化物层 1 14。 退火工艺的参数可以参考专 利 "Process for fabrication of a SIMOX substrate, US 6,740,565 B2" , 例 如在 800°C -1200°C的高温下， 保持 3小时 -6小时。
步骤 S06: 去除氮化物层 1 10和第一氧化物层 108， 如图 7和图 8 所示。 例如可以以氢氟酸执行所述去除操作； 或者先以热磷酸去除所 述氮化物层 110，如图 7所示，再以氢氟酸去除所述第一氧化物层 108， 如图 8所示。
至此， 即形成了半导体衬底 100 中的隔离区， 如图 8所示。 在本 发明实施例中， 经历上述操作的第二氧化物层 1 14构成隔离区， 暴露 的衬底的硅层 106构成有源区。
本发明结合 SIMOX工艺，提出在半导体衬底的部分区域注入氧离 子并经过高温退火以形成衬底隔离的方法。 相对于传统的 STI 工艺， 该方法工艺流程更为简易， 并且适用于普通半导体衬底和绝缘体上半 导体衬底。
尽管已经示出和描述了本发明的实施例， 对于本领域的普通技术 人员而言， 可以理解在不脱离本发明的原理和精神的情况下可以对这 些实施例进行多种变化、 修改、 替换和变型， 本发明的范围由所附权 利要求及其等同限定。

Claims

权 利 要 求
1. 一种半导体衬底隔离的形成方法， 其特征在于， 包括以下步骤： 提供半导体衬底；
在所述半导体衬底上依次形成第一氧化物层和氮化物层；
在所述氮化物层和第一氧化物层中形成开口， 以暴露部分区域的 所述半导体衬底；
从所述开口处向所述半导体衬底注入 C离子；
执行退火操作， 以使所述部分区域中至少表层所述半导体衬底形 成第二氧化物层；
去除所述氮化物层和所述第一氧化物层。
2. 如权利要求 1所述的形成方法， 其特征在于， 所述半导体衬底 包括体硅衬底、 硅锗衬底、 绝缘体上硅衬底或绝缘体上硅锗衬底。
3. 如权利要求 1所述的形成方法， 其特征在于， 形成所述第一氧 化物层的方法包括： 氧化所述半导体衬底表层， 或者， 在所述半导体 村底上淀积第一氧化物层。
4. 如权利要求 1所述的形成方法， 其特征在于， 注入氧离子时的 注入能量为 10 KeV-150KeV, 注入剂量为 2E17-2E18个离子 /cm2。
5. 如权利要求 1所述的形成方法， 其特征在于， 以至少两次离子 注入操作注入氧离子。
6. 如权利要求 1所述的形成方法， 其特征在于， 利用所述第二氧 化物层作为隔离区。
7. 如权利要求 6所述的形成方法， 其特征在于， 所述开口的尺寸 小于所述隔离区的尺寸。
8. 如权利要求 1所述的形成方法， 其特征在于， 执行所述退火操 作时的工艺参数包括： 退火温度为 800 °C -1200°C， 退火时间为 3 小时 -6小时。
9. 如权利要求 1 所述的形成方法， 其特征在于， 以氢氟酸执行所 述去除操作、 或者先以热磷酸去除所述氮化物层再以氢氟酸去除所述 第一氧化物层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029295B (zh) * 2019-11-18 2023-09-05 上海集成电路研发中心有限公司 一种具有浅沟槽隔离的soi结构及制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040241955A1 (en) * 2003-05-30 2004-12-02 International Business Machines Corporation Method of fabricating shallow trench isolation by ultra-thin simox processing
US7192840B2 (en) * 2002-10-30 2007-03-20 Oki Electric Industry Co., Ltd. Semiconductor device fabrication method using oxygen ion implantation
CN101246839A (zh) * 2007-02-13 2008-08-20 中芯国际集成电路制造(上海)有限公司 半导体隔离结构及其形成方法
US20090315115A1 (en) * 2008-06-23 2009-12-24 Chartered Semiconductor Manufacturing, Ltd. Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
US20100038744A1 (en) * 2008-08-15 2010-02-18 Qualcomm Incorporated Shallow Trench Isolation
CN101908500A (zh) * 2010-06-11 2010-12-08 上海宏力半导体制造有限公司 浅沟槽隔离结构的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192840B2 (en) * 2002-10-30 2007-03-20 Oki Electric Industry Co., Ltd. Semiconductor device fabrication method using oxygen ion implantation
US20040241955A1 (en) * 2003-05-30 2004-12-02 International Business Machines Corporation Method of fabricating shallow trench isolation by ultra-thin simox processing
CN101246839A (zh) * 2007-02-13 2008-08-20 中芯国际集成电路制造(上海)有限公司 半导体隔离结构及其形成方法
US20090315115A1 (en) * 2008-06-23 2009-12-24 Chartered Semiconductor Manufacturing, Ltd. Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
US20100038744A1 (en) * 2008-08-15 2010-02-18 Qualcomm Incorporated Shallow Trench Isolation
CN101908500A (zh) * 2010-06-11 2010-12-08 上海宏力半导体制造有限公司 浅沟槽隔离结构的制作方法

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