WO2012098801A1 - 固体撮像装置 - Google Patents

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WO2012098801A1
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potential
imaging device
solid
state imaging
input
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一樹 藤田
竜次 久嶋
治通 森
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浜松ホトニクス株式会社
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Definitions

  • the present invention relates to a solid-state imaging device.
  • Patent Document 1 describes a photoelectric conversion device.
  • This photoelectric conversion device includes a photoelectric conversion circuit unit in which a plurality of photoelectric conversion elements are arranged in a matrix, and a plurality of signal wirings for transferring a signal output from the photoelectric conversion circuit unit to a reading circuit.
  • One end of each of the plurality of reset switches is connected to each of the plurality of signal wirings, and the other end of these reset switches is grounded.
  • the charge of the photoelectric conversion element is reset through a plurality of signal wirings by setting the reset switch in a connected state.
  • the solid-state imaging device has a light receiving unit in which a plurality of pixels are two-dimensionally arranged over a plurality of rows and a plurality of columns. Each pixel is provided with a photodiode for converting incident light into electrons. The photodiode of each pixel is connected to the readout wiring arranged for each column via a switch, and the charge accumulated in the photodiode is transferred to the readout wiring by setting the switch in a connected state. leak.
  • a switch is constituted by a transistor.
  • parasitic capacitance exists between the control terminal (base or gate) of the transistor and the current terminal (collector and emitter, or source and drain). Therefore, when the switch is connected (that is, when a predetermined voltage is applied to the control terminal of the transistor), charge is accumulated in the parasitic capacitance between the control terminal and the current terminal. Then, after the charge is taken out from the photodiode, the switch is disconnected (that is, when the application of the voltage to the control terminal of the transistor is stopped), the charge accumulated in the parasitic capacitance moves to the photodiode. As a result, a potential difference (offset) occurs between the photodiode electrode and the readout wiring.
  • the switch is disconnected for a predetermined period, and the incident light is converted into electrons and the electric charge is accumulated in the photodiode (hereinafter referred to as accumulation period).
  • accumulation period the photodiode
  • the offset varies with time. For example, since the current terminals of the transistor are not completely insulated and a minute leak occurs, the above-described offset changes with time due to this leak.
  • the offset fluctuates in time as described above, the amount of charge output from the photodiode fluctuates depending on the length of the set value of the accumulation period, which causes a decrease in incident light detection accuracy in each pixel.
  • the present invention has been made in view of such problems, and an object of the present invention is to provide a solid-state imaging device capable of increasing the detection accuracy of incident light in each pixel.
  • a solid-state imaging device includes M ⁇ N (M is an integer of 2 or more, N is 2 or more) each including a photodiode and a transistor having one end connected to the photodiode.
  • Light-receiving section in which pixels of (integer integer) are two-dimensionally arranged in M rows and N columns, and N readout pixels arranged for each column and connected to the other ends of the transistors included in the pixels of the corresponding column N integration circuits that generate voltage values according to the amount of electric charges input through the wiring and the N readout wirings, and sequentially output the voltage values output from the N integration circuits.
  • the potentials of the signal output unit to be output and the K readout wirings included in the N readout wirings are different from the input potentials of the corresponding K integration circuits.
  • the potential changing means for switching to the potential and the voltage value at the signal output unit And a control unit that controls a potential switching operation in the potential changing means, and the control unit sequentially outputs a voltage value corresponding to the amount of charge generated in the M ⁇ N pixels from the signal output unit.
  • the potential of the K readout wirings is switched to another potential for a predetermined period included after the readout period has elapsed and before the next readout period is started.
  • This solid-state imaging device can operate, for example, as follows.
  • the charges accumulated in the photodiodes of each pixel according to the intensity of light incident on the light receiving portion are sequentially output for each pixel in the readout period after the accumulation period ends. That is, for the pixels included in a certain row of the M rows, the charge accumulated in the photodiode of each pixel is read out to the readout wiring in the column via the transistor of the pixel.
  • These charges are input to the integration circuit, converted into voltage values, and sequentially output from the signal output unit.
  • Such an operation is sequentially repeated for the first row to the Mth row, so that a voltage value corresponding to the amount of charge accumulated in each of the M ⁇ N pixels is output for each pixel. Thereafter, after the next accumulation period, the readout period is started again.
  • the control unit changes the potential of the readout wiring to a potential changing unit for a predetermined period included after the readout period has elapsed and until the next readout period is started (that is, within the accumulation period).
  • this other potential may be set to a potential equivalent to (same as or close to) the electrode potential of the photodiode of each pixel.
  • the detection accuracy of incident light in each pixel can be increased.
  • FIG. 1 is a plan view showing a solid-state imaging device.
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device.
  • FIG. 3 is a side sectional view showing a section taken along line II of FIG.
  • FIG. 4 is a diagram illustrating an internal configuration of the solid-state imaging device.
  • FIG. 5 is a diagram illustrating an example of a circuit configuration of each of the pixel, the integration circuit, and the holding circuit of the solid-state imaging device.
  • FIG. 6 is a timing chart for explaining the operation of the solid-state imaging device according to the comparative example.
  • FIG. 1 is a plan view showing a solid-state imaging device.
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device.
  • FIG. 3 is a side sectional view showing a section taken along line II of FIG.
  • FIG. 4 is a diagram illustrating an internal configuration of the solid-state imaging device.
  • FIG. 5 is a diagram illustrating an example
  • FIG. 7 is a diagram for explaining a problem in the comparative example, and shows a transistor and a photodiode of one pixel, an integration circuit, a column readout wiring, and a row selection wiring.
  • FIG. 8 is a timing chart for explaining the operation of the solid-state imaging device.
  • FIG. 9 is a diagram illustrating an internal configuration of the solid-state imaging device according to the first modification.
  • FIG. 10 shows a configuration of a pixel, an integration circuit, a holding circuit, and their peripheral circuits in the solid-state imaging device of the first modification.
  • FIG. 11 is a timing chart for explaining the operation of the solid-state imaging device according to the second modification.
  • FIG. 12 is a timing chart for explaining the operation of the solid-state imaging device according to the third modification.
  • the solid-state imaging device is used in, for example, a medical X-ray imaging system, and captures an X-ray image of a subject's jaw by an imaging mode such as panoramic imaging, cephalometric imaging, and CT imaging particularly in dentistry.
  • the solid-state imaging device of this embodiment includes a thin film transistor in which polycrystalline silicon is deposited on a large-area glass substrate and a photodiode in which amorphous silicon is deposited, and is manufactured from a single crystal silicon wafer.
  • the light receiving area is significantly wider.
  • 1 to 3 are diagrams showing the configuration of the solid-state imaging device 10 according to the present embodiment.
  • FIG. 1 is a plan view showing the solid-state imaging device 10
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device 10.
  • FIG. 3 is a side sectional view showing a section taken along line II of FIG. 1 to 3 also show an XYZ orthogonal coordinate system for easy understanding.
  • the solid-state imaging device 10 includes a glass substrate 12, and a light receiving unit 20 and a vertical shift register unit 30 manufactured on the main surface of the glass substrate 12.
  • the vertical shift register unit 30 is disposed along the side of the light receiving unit 20.
  • the solid-state imaging device 10 further includes a signal output unit 40 disposed outside the glass substrate 12.
  • the signal output unit 40 is configured by a plurality of C-MOS type IC chips 41 electrically connected to the light receiving unit 20, for example.
  • the signal output unit 40 includes N integration circuits provided in each of the N columns of the light receiving unit 20, and these N integration circuits are used for the charges output from the pixels in the first column to the Nth column. A voltage value corresponding to the amount is generated.
  • the signal output unit 40 holds the voltage value output from each integrating circuit, and sequentially outputs the held voltage value.
  • the light receiving unit 20 and the vertical shift register unit 30 may be provided on separate glass substrates 12, respectively. Further, the signal output unit 40 may be provided on the glass substrate 12 along with the light receiving unit 20 and the vertical shift register unit 30.
  • the light receiving unit 20 is configured by two-dimensionally arranging M ⁇ N pixels in M rows and N columns.
  • the pixel P m, n shown in FIG. 2 is a pixel located in the m-th row and the n-th column.
  • m is an integer from 1 to M
  • n is an integer from 1 to N.
  • M and N are integers of 2 or more.
  • the column direction coincides with the X-axis direction
  • the row direction coincides with the Y-axis direction.
  • Each of the plurality of pixels P 1,1 to P M, N included in the light receiving unit 20 includes a transistor 21 and a photodiode 22 as a readout switch.
  • One current terminal of the transistor 21 is connected to the photodiode 22.
  • the other current terminal of the transistor 21 is connected to a corresponding readout wiring (for example , in the case of the pixel P m, n , the n-th column readout wiring R n ).
  • the control terminal of the transistor 21 is connected to a corresponding row selection wiring (for example , in the case of the pixel P m, n , the m-th row selection wiring Q m ).
  • a polycrystalline silicon film 14 is provided on the entire surface of the glass substrate 12.
  • Transistors 21, photodiodes 22, and the n-th column readout wiring R n are formed on the surface of the polycrystalline silicon film 14.
  • Transistors 21, photodiodes 22, and the n-th column readout wiring R n is covered by the insulating layer 16, on the insulating layer 16 is a scintillator 18 is provided so as to cover the entire surface of the glass substrate 12.
  • the scintillator 18 generates scintillation light according to the incident X-ray, converts the X-ray image into an optical image, and outputs the optical image to the light receiving unit 20.
  • the n-th column readout wiring R n made of metal.
  • the photodiode 22 generates an amount of electric charge corresponding to the incident light intensity, and accumulates the generated electric charge in the junction capacitor.
  • the photodiode 22 is a PIN photodiode having an n-type semiconductor layer 22a, an i-type semiconductor layer 22b, and a p-type semiconductor layer 22c.
  • the n-type semiconductor layer 22a is a semiconductor layer made of n-type polycrystalline silicon.
  • the i-type semiconductor layer 22b is a semiconductor layer made of i-type (undoped) amorphous silicon, and is provided on the n-type semiconductor layer 22a.
  • the i-type semiconductor layer 22b is formed of amorphous silicon, the i-type semiconductor layer 22b can be thickened, and the photoelectric conversion efficiency of the photodiode 22 is increased to improve the sensitivity of the solid-state imaging device 10. be able to.
  • the p-type semiconductor layer 22c is a semiconductor layer made of p-type amorphous silicon, and is provided on the i-type semiconductor layer 22b.
  • the transistor 21 is preferably configured by a field effect transistor (FET), but may be configured by a bipolar transistor.
  • FET field effect transistor
  • the control terminal means a gate
  • the current terminal means a source or a drain.
  • the transistor 21 shown in FIG. 3 has an FET configuration and includes a region made of polycrystalline silicon.
  • the transistor 21 includes a channel region 21a, a source region 21b, and a drain region 21c each made of polycrystalline silicon.
  • the source region 21b is formed along one side surface of the channel region 21a.
  • the drain region 21c is formed along the other side surface of the channel region 21a.
  • a gate electrode 21e is provided on the channel region 21a, and a gate insulating film 21d is interposed between the gate electrode 21e and the channel region 21a.
  • the polycrystalline silicon constituting the channel region 21a, the source region 21b, and the drain region 21c of the transistor 21 is preferably low-temperature polycrystalline silicon (Low-Temperature-Polycrystalline Silicon: LTPS).
  • Low temperature polycrystalline silicon is polycrystalline silicon deposited at relatively low process temperatures, such as 100-600 ° C. Under such a low temperature, for example, a glass substrate 12 such as non-alkali glass can be used as a support substrate.
  • the glass substrate 12 is made of a plate-like (substrate) non-alkali glass having a thickness of 0.3 mm to 1.2 mm, for example.
  • the alkali-free glass contains almost no alkali, has a low expansion coefficient, high heat resistance, and stable characteristics.
  • the electron mobility in low-temperature polycrystalline silicon is 10 to 600 cm 2 / Vs, which is larger than the electron mobility (0.3 to 1.0 cm 2 / Vs) in amorphous silicon, so that the regions 21 a and 21 b of the transistor 21 and By forming 21c from low-temperature polycrystalline silicon, the on-resistance of the transistor 21 can be reduced.
  • the pixel P m, n as shown in FIG. 3 is manufactured by the following process, for example.
  • a film forming method for example, plasma CVD is suitable.
  • a laser beam for example, excimer laser beam
  • the polycrystalline silicon film 14 is formed.
  • a SiO 2 film as a gate insulating film 21d is formed on a partial region of the polycrystalline silicon film 14, a gate electrode 21e is formed thereon.
  • ions are implanted into the regions to be the source region 21b and the drain region 21c. Thereafter, patterning of the polycrystalline silicon film 14 is performed, and exposure and etching are repeatedly performed to form other electrodes and contact holes. Further, after ions are implanted into the region to be the pixel P m, n in the polycrystalline silicon film 14 to make it n-type, i-type and p-type amorphous silicon layers (that is, i-type semiconductor layer 22b and A p-type semiconductor layer 22c) is sequentially stacked to form a PIN photodiode 22. Thereafter, a passivation film to be the insulating layer 16 is formed.
  • FIG. 4 is a diagram illustrating an internal configuration of the solid-state imaging device 10.
  • the light receiving unit 20 includes M ⁇ N pixels P 1,1 to P M, N two-dimensionally arranged in M rows and N columns.
  • the N pixels P m, 1 to P m, N in the m-th row are connected to the vertical shift register unit 30 via the m-th row selection wiring Q m .
  • the vertical shift register unit 30 is included in the control unit 6.
  • the signal output unit 40 has N integrating circuits 42 and N holding circuits 44 provided for each column.
  • the integrating circuit 42 and the holding circuit 44 are connected to each other in series for each column.
  • the N integration circuits 42 have a common configuration.
  • the N holding circuits 44 have a common configuration.
  • N potential change switches 50 are provided for each column.
  • Each potential changing switch 50 constitutes a potential changing means in the present embodiment, the potential of the readout wiring line corresponding to the potential changing switch 50 of the readout wiring R 1 ⁇ R N, the input of the integration circuit 42 The potential is switched to a potential Vdr different from the potential.
  • the potential Vdr is set to a constant potential equivalent to (same as or close to) the electrode potential of the photodiode 22 of each of the pixels P 1,1 to P M, N during the accumulation period.
  • Each of the N potential change switches 50 is provided between the readout wiring provided in the column among the readout wirings R 1 to R N and the integration circuit 42 in the column. Each potential change switch 50 selectively connects the read wirings R 1 to R N to either the wiring 52 for supplying the potential Vdr or the integration circuit 42 in the column.
  • the n-th column readout wiring R n is connected to the input terminal of the potential change switch 50 in the column.
  • the potential changing switch 50 has two output terminals, one output terminal is connected to the integration circuit 42 of the column, and the other output terminal is connected to the wiring 52.
  • the control terminal of each potential change switch 50 is connected via a single potential change wiring 54 provided in common to the N potential change switches 50. Connected to the control unit 6.
  • the control unit 6 provides a potential change control signal DLS for instructing a switching operation of the potential change switch 50 to each of the N potential change switches 50 via the potential change wiring 54.
  • Such N potential change switches 50 may be formed side by side with the light receiving unit 20 on the glass substrate 12 or formed on a single crystal silicon substrate prepared separately from the glass substrate 12. May be. By forming N potential change switches 50 on the single crystal silicon substrate, high-speed operation can be realized by the channel region, the drain region, and the source region made of single crystal silicon. Further, the degree of freedom in design and the degree of integration can be increased without being restricted by the process rules of polycrystalline silicon or amorphous silicon.
  • Each of the N integrating circuits 42 has an input terminal connected to the potential changing switch 50, and accumulates electric charges input to the input terminal from the read wirings R 1 to RN via the potential changing switch 50. Then, a voltage value corresponding to the accumulated charge amount is output from the output end to each of the N holding circuits 44.
  • Each of the N integration circuits 42 is connected to the control unit 6 via a reset wiring 46 provided in common to the N integration circuits 42.
  • Each of the N holding circuits 44 has an input terminal connected to the output terminal of the integrating circuit 42, holds a voltage value input to this input terminal, and uses the held voltage value for voltage output from the output terminal. Output to the wiring 48.
  • Each of the N holding circuits 44 is connected to the control unit 6 via a holding wiring 45 provided in common to the N holding circuits 44. Also, each of the N holding circuits 44 are connected to a horizontal shift register section 61 of the control unit 6 via respective first row selection wiring U 1 ⁇ N-th column selection wiring U N.
  • the vertical shift register unit 30 of the control unit 6 sends the m-th row selection control signal VS m to the N pixels P m, 1 to P m, N in the m-th row via the m-th row selection wiring Q m.
  • the row selection control signals VS 1 to VS M are sequentially set to significant values.
  • the horizontal shift register unit 61 of the control unit 6 provides the column selection control signals HS 1 to HS N to each of the N holding circuits 44 via the column selection wirings U 1 to U N.
  • the column selection control signals HS 1 to HS N are also sequentially set to significant values.
  • the control unit 6 provides the reset control signal RE to each of the N integrating circuits 42 via the reset wiring 46, and also supplies the holding control signal Hd via the holding wiring 45 to the N holding circuits. 44 each.
  • FIG. 5 is a diagram illustrating an example of circuit configurations of the pixel P m, n , the integration circuit 42, and the holding circuit 44 of the solid-state imaging device 10.
  • a circuit diagram of the pixel P m, n is shown as a representative of the M ⁇ N pixels P 1,1 to P M, N.
  • the anode terminal of the photodiode 22 of the pixel P m, n is grounded, and the cathode terminal is connected to the readout wiring R n via the transistor 21.
  • the transistor 21 of the pixel P m, n is provided with the m-th row selection control signal VS m from the vertical shift register unit 30 via the m-th row selection wiring Q m .
  • the m-th row selection control signal VS m instructs the opening / closing operation of the transistor 21 included in each of the N pixels P m, 1 to P m, N in the m-th row. For example, when the m-th row selection control signal VS m is an insignificant value (for example, low level), the transistor 21 is turned off.
  • the integration circuit 42 includes an amplifier 42a, a capacitive element 42b, and a discharge switch 42c.
  • the capacitive element 42b and the discharge switch 42c are connected in parallel to each other and are connected between the input terminal and the output terminal of the amplifier 42a.
  • Input terminal of the amplifier 42a is connected to the readout wiring line R n.
  • the discharge switch 42c is provided with a reset control signal RE from the control unit 6 via the reset wiring 46.
  • the reset control signal RE instructs the opening / closing operation of the discharge switch 42c of each of the N integration circuits 42.
  • the reset control signal RE is an insignificant value (for example, high level)
  • the discharging switch 42c is closed, the capacitive element 42b is discharged, and the output voltage value of the integrating circuit 42 is initialized.
  • the reset control signal RE is a significant value (for example, low level)
  • the discharge switch 42c is opened, and the charge input to the integration circuit 42 is accumulated in the capacitive element 42b.
  • the voltage value is output from the integration circuit 42.
  • the holding circuit 44 includes an input switch 44a, an output switch 44b, and a capacitive element 44c. One end of the capacitive element 44c is grounded. The other end of the capacitive element 44c is connected to the output end of the integrating circuit 42 through the input switch 44a, and is connected to the voltage output wiring 48 through the output switch 44b.
  • the input switch 44 a is supplied with a holding control signal Hd from the control unit 6 via the holding wiring 45.
  • the holding control signal Hd instructs the opening / closing operation of the input switch 44 a of each of the N holding circuits 44.
  • the output switch 44b of the holding circuit 44, the n-th column selection control signal HS n passing through the n-th column selecting wiring U n are supplied from the control unit 6.
  • the selection control signal HS n instructs the opening / closing operation of the output switch 44b of the holding circuit 44.
  • the input switch 44a changes from the closed state to the open state, and the voltage value input to the holding circuit 44 at that time is held in the capacitive element 44c.
  • the output switch 44b is closed and the voltage value held in the capacitive element 44c is output to the voltage output wiring 48.
  • FIG. 6 is a timing chart for explaining the operation of the solid-state imaging device according to the comparative example.
  • FIG. 6 shows, in order from the top, (a) reset control signal RE, (b) first row selection control signal VS 1 , (c) second row selection control signal VS 2 , (d) Mth row selection control signal VS. M , (e) holding control signal Hd, (f) first column selection control signal HS 1 to Nth column selection control signal HS N , (g) nodes of pixels P 1,1 to P 1, N in the first row A and the potential of the node B (see FIG.
  • FIGS. 6G to 6I indicate the potential of the node A in FIG. 5, and the solid line indicates the node B (that is, the electrode potential of the photodiode 22).
  • the control unit 6 is a first row selecting control signal VS 1 to high level.
  • the transistors 21 are connected in the pixels P 1,1 to P 1, N in the first row, and the charges accumulated in the photodiodes 22 of the pixels P 1,1 to P 1, N are read out wiring R is output to the integrating circuit 42 through the 1 ⁇ R N, is accumulated in the capacitor 42b.
  • the integration circuit 42 outputs a voltage value having a magnitude corresponding to the amount of charge accumulated in the capacitive element 42b. Incidentally, after the time t 13, the pixels P 1, 1 ⁇ P 1 of the first row, the N respective transistor 21 is disconnected.
  • the control unit 6 sets the holding control signal Hd to a high level, whereby the input switch 44 a is connected in each of the N holding circuits 44.
  • the voltage value output from the integrating circuit 42 is held by the capacitive element 44c.
  • the control unit 6 is a first column selection control signal HS 1 ⁇ N-th column selection control signal HS N the high level sequentially.
  • the output switches 44b of the N holding circuits 44 are sequentially closed, and the voltage values held in the capacitive element 44c are sequentially output to the voltage output wiring 48.
  • the control unit 6 is a reset control signal RE at high level, the capacitor 42b of the integrating circuit 42 is discharged.
  • the control unit 6 is a second row selecting control signal VS 2 to high level.
  • the transistors 21 are connected in the pixels P 2,1 to P 2, N in the second row, and the charges accumulated in the photodiodes 22 of the pixels P 2,1 to P 2, N are read out wiring R is output to the integrating circuit 42 through the 1 ⁇ R N, is accumulated in the capacitor 42b.
  • a voltage value having a magnitude corresponding to the amount of charge accumulated in the capacitive element 42b is sequentially output from the N holding circuits 44 to the voltage output wiring 48.
  • the charges accumulated in the pixels in the third to Mth rows are also converted into voltage values by the same operation as in the first row and sequentially output to the voltage output wiring 48. In this way, reading of image data for one frame from the light receiving unit 20 is completed.
  • the solid-state imaging device stops operating for a predetermined time, and makes a sufficient amount of light incident on the photodiodes 22 of the pixels P 1,1 to P M, N to accumulate electric charges.
  • the length of this accumulation period is arbitrarily set, it is, for example, not less than 0 seconds and not more than 10 seconds.
  • the solid-state imaging device repeats the above-described readout operation again. Since the readout method described above is a so-called rolling shutter method, the exact charge accumulation time in each photodiode 22 is from the moment when the transistors 21 of the pixels P 1,1 to P M, N are in a non-connected state. This is the time until the transistors 21 of the pixels P 1,1 to P M, N are again connected in the next readout period (that is, the reciprocal of the frame rate).
  • FIG. 7 is a diagram for explaining this problem.
  • the transistor 21 and the photodiode 22 of one pixel P m, n , the integration circuit 42, the n-th column readout wiring R n , and the m-th row are shown. and selecting wiring Q m is shown.
  • the node A on the n- th column readout wiring R n is connected to the input terminal of the amplifier 42a of the integrating circuit 42, and the potential of the node A is always constant (input potential unique to the amplifier). (Broken line in FIGS. 6 (g) to (i)).
  • the node B on the electrode of the photodiode 22 is short-circuited to the node A when the transistor 21 is connected, so that it has the same potential as the node A (solid line in FIGS. 6G to 6I, for example, time t 12 to t 13 ).
  • the charge accumulated in the photodiode 22 is read out to the integrating circuit 42 through the wiring R n for the n-th column readout, the photodiode 22 is reset. At this time, electric charges are accumulated between the control terminal and each current terminal by the parasitic capacitance PC existing between the control terminal of the transistor 21 and each current terminal.
  • the voltage applied to the control terminal of the transistor 21 is lowered in order to bring the transistor 21 into a disconnected state.
  • an amount of charge ⁇ Q corresponding to the decrease width of the voltage applied to the control terminal flows into the photodiode 22. Since a potential difference corresponding to the amount of charge ⁇ Q is generated at both ends of the photodiode 22, the potential at the node B is lowered by the potential difference.
  • the potential fluctuation ⁇ Vb at node B becomes remarkably large.
  • the off resistance of the transistor including the region made of amorphous silicon or low-temperature polycrystalline silicon is smaller than the off resistance of the transistor made of single crystal silicon, and therefore, the magnitude of leakage between the current terminals cannot be ignored. Since a potential difference is generated between the current terminals of the transistor due to the potential fluctuation ⁇ Vb of the node B described above, the potential of the node B approaches (increases) the potential of the node A with the passage of time due to the leakage of the transistor 21.
  • FIGS. 6G to 6I indicate such a change in the potential of the node B, and the accumulation of charges due to incident light in the photodiode 22 is not considered. That is, the solid line in FIGS. 6G to 6I represents the offset component of the photodiode 22.
  • the size of the parasitic capacitance and the off-resistance of the transistor 21 are finite, which causes a problem that the offset component (the potential of the node B) of the photodiode 22 varies with time.
  • the offset component of the photodiode 22 varies with time in this way, the amount of charge output from the photodiode 22 varies depending on the length of the set value of the accumulation period, so each pixel P 1,1 to P M, This is a factor that reduces the detection accuracy of incident light at N.
  • the solid-state imaging device 10 of the present embodiment includes potential changing means (potential changing switch 50).
  • FIG. 8 is a timing chart for explaining the operation of the solid-state imaging device 10 according to this embodiment.
  • the reset control signal RE (a) the reset control signal RE, (b) the first row selection control signal VS 1 , (c ) Second row selection control signal VS 2 , (d) Mth row selection control signal VS M , (e) Holding control signal Hd, (f) First column selection control signal HS 1 to Nth column selection control signal HS N , (G) potential change control signal DLS, (h) potentials of nodes A and B of the pixels P 1,1 to P 1, N in the first row, and (i) pixels P 2,1 to P in the second row. 2, the potentials of the nodes A and B of N , and (j) the potentials of the nodes A and B of the pixels P M, 1 to P M, N in the M-th row, respectively.
  • the differences between the charts shown in FIGS. 6 and 8 are the presence / absence of a chart related to the potential change control signal DLS and the waveform of the electrode potential of the photodiode 22.
  • the connection state of the potential change switch 50 is switched during the period from time t 21 to t 22 included in the accumulation period. As a result, the potential of the node A becomes equal to the potential Vdr.
  • this potential Vdr is set to a constant potential equivalent to the electrode potential of the photodiode 22 of each of the pixels P 1,1 to P M, N during the accumulation period (that is, a potential in consideration of the potential fluctuation ⁇ Vb), During the period from time t 21 to t 22 , the potential difference generated between the current terminals of the transistor 21 is suppressed to be small. As a result, leakage between the current terminals of the transistor 21 is suppressed, and temporal variation of the offset component in the photodiode 22 can be reduced.
  • the amount of charge output from the photodiode 22 can be stabilized regardless of the length of the accumulation period , and the incident light in each of the pixels P 1,1 to P M, N can be stabilized. Detection accuracy can be improved.
  • Such an effect by the solid-state imaging device 10 according to the present embodiment becomes remarkable when the accumulation period is sufficiently longer than the readout period.
  • the longer the accumulation period the greater the variation in the electrode potential of the photodiode 22.
  • the channel region 21a, the source region 21b, and the drain region 21c of the transistor 21 are made of polycrystalline silicon.
  • a wider light-receiving surface is required for a solid-state imaging device such as a two-dimensional flat panel image sensor used for medical purposes (such as dental X-ray imaging).
  • the light-receiving surface of the solid-state image sensor is caused by the size of the single crystal silicon wafer having a diameter of 12 inches at the maximum. Will be limited.
  • a polycrystalline silicon film is formed on an insulating substrate such as a glass substrate, and an electronic component such as a photodiode or other transistor is formed on the surface of the polycrystalline silicon, thereby using a single crystal silicon wafer.
  • an electronic component such as a photodiode or other transistor is formed on the surface of the polycrystalline silicon, thereby using a single crystal silicon wafer.
  • the parasitic capacitance between the control terminal and the current terminal is larger than that of a transistor made of single crystal silicon.
  • the solid-state imaging device 10 of the present embodiment it is possible to effectively suppress the influence due to the increase in parasitic capacitance due to the excellent effects described above.
  • the channel region 21a, the source region 21b, and the drain region 21c of the transistor 21 may be made of amorphous silicon, or may be made of both polycrystalline silicon and amorphous silicon. Even in this case, the effects of the solid-state imaging device 10 of the present embodiment described above can be suitably obtained.
  • the transistor 21 made of amorphous silicon has a problem that charges are trapped transiently when the transistor 21 is disconnected (so-called memory effect). This is because amorphous silicon is amorphous, so that the density of the level for trapping charges in the channel of the FET increases.
  • polycrystalline silicon especially low-temperature polycrystalline silicon
  • the potential changing means includes N potential changing switches 50 provided between the N reading wirings R 1 to R N and the N integrating circuits 42, Each of the potential changing switches 50 selectively connects each of the N readout wirings R 1 to R N to one of the wiring 52 for supplying another potential Vdr and the N integrating circuits 42. To do. Since the potential changing means has such a configuration, the potentials of the read wirings R 1 to R N can be suitably switched to a potential Vdr different from the input potential of the integrating circuit 42.
  • FIGS. 9 and 10 are diagrams illustrating a first modification of the solid-state imaging device 10 according to the embodiment.
  • FIG. 9 is a diagram illustrating an internal configuration of the solid-state imaging device 10A according to the present modification.
  • FIG. 10 shows the configuration of the pixel P m, n , the integration circuit 42A, the holding circuit 44, and their peripheral circuits in the solid-state imaging device 10A.
  • the difference between the solid-state imaging device 10A according to the present modification and the above embodiment is the configuration of the potential changing means and the integrating circuit.
  • the solid-state imaging device 10A according to this modification includes a switch 56 and a wiring 58 as potential changing means instead of the N potential changing switches 50 shown in FIG.
  • the switch 56 has an input end 56a (first input end), an input end 56b (second input end), and an output end 56c. Either one of the input ends 56a and 56b and the output end 56c are connected to each other. Selectively connect to. Selection of which of the input terminals 56a and 56b is connected to the output terminal 56c is performed by a potential change control signal DLS provided from the control unit 6.
  • control terminal of the switch 56 for controlling the connection state of the switch 56 is connected to the control unit 6 via the potential change wiring 60 connected to the switch 56.
  • the control unit 6 provides a potential change control signal DLS for instructing the switching operation of the switch 56 to the switch 56 via the potential change wiring 60.
  • the integration circuit 42A of the present modification has a differential amplifier (differential amplifier) 42d instead of the amplifier 42a shown in FIG.
  • a differential amplifier differential amplifier
  • the output terminal 56c of the switch 56 is connected via a wiring 58 to an input terminal different from the input terminal to which the reading wirings R 1 to RN are connected, of the two input terminals of the differential amplifier 42d.
  • a potential Vdr1 for resetting the photodiode 22 when the charge of the photodiode 22 is read is applied to one input terminal 56a of the switch 56.
  • a potential Vdr2 different from the potential Vdr1 is applied to the other input end 56b of the switch 56.
  • the potential Vdr2 corresponds to the potential Vdr in the above embodiment, and is set to a constant potential that is equivalent (same or close to the same value) as the electrode potential of the photodiode 22 of each of the pixels P 1,1 to P M, N during the accumulation period, for example.
  • the potential changing means is configured by the switch 56 and the wiring 58, and by switching the potential (reference potential) input to the other input terminal of the differential amplifier 42d, the reading wiring the potential of R 1 ⁇ R N, switch to another potential Vdr2 the potential of one input terminal of the integrating circuit 42A.
  • the potential changing means may have such a configuration, and the solid-state imaging device 10A of the present modification can achieve the same effect as that of the above-described embodiment.
  • FIG. 11 is a timing chart for explaining the operation of the solid-state imaging device as a second modification of the solid-state imaging device 10 according to the embodiment.
  • FIG. 11 in order from the top, (a) reset control signal RE, (b) first row selection control signal VS 1 , (c) second row selection control signal VS 2 , (d) Mth row selection control signal VS. M , (e) holding control signal Hd, (f) first column selection control signal HS 1 to Nth column selection control signal HS N , (g) potential change control signal DLS, (h) pixel P 1 in the first row.
  • the timing chart according to the embodiment shown in FIG. 8 is different from the timing chart according to the present modification example shown in FIG. 11 in that the timing at which the potential change control signal DLS is turned on and the photodiode 22. It is a waveform of electrode potential.
  • the potential change control signal DLS is set to low level during the period when the row selection control signals VS 1 to VS M are high level, and the change control signal DLS is set to high level during other periods.
  • the time at which the reset control signal RE becomes low level from time t 14 when the holding control signal Hd becomes high level.
  • FIG. 12 is a timing chart for explaining the operation of the solid-state imaging device as a third modification of the solid-state imaging device 10 according to the embodiment.
  • FIG. 12 shows, in order from the top, (a) reset control signal RE, (b) first row selection control signal VS 1 , (c) second row selection control signal VS 2 , and (d) Mth row selection control signal VS. M , (e) holding control signal Hd, (f) first column selection control signal HS 1 to Nth column selection control signal HS N , (g) potential change control signal DLS, (h) pixel P 1 in the first row.
  • a difference between the timing chart according to the embodiment shown in FIG. 8 and the timing chart according to the present modification shown in FIG. 12 is that the row selection control signals VS 1 to VS M become high level. is there.
  • the reset control signal RE is Even during the high level period (time t 16 to t 18 etc.), a period in which the row selection control signals VS 1 to VS M are high level is provided.
  • the row selection control signals VS 1 to VS M are set to the high level in parallel with the discharging operation of the capacitive element 42b of the integrating circuit 42, whereby the following effects can be obtained. That is, the electric charge remaining without being output from the photodiode 22 between the times t 12 and t 13 is output to the integrating circuit 42 through the transistor 21 and the readout wirings R 1 to R N , and the capacitive element 42b Can be discharged together with the charge stored in the battery. Accordingly, it is possible to effectively reduce the influence of the so-called delay effect in which the charge accumulated in the photodiode 22 is superimposed on the data of the next frame.
  • the operations of the row selection control signals VS 1 to VS M as in the present modification can also be applied to the second modification. However, in that case, it is preferable to perform the switching operation of the potential change switch 50 in a period excluding a period in which the row selection control signals VS 1 to VS M are at a high level (that is, a period in which the transistor 21 is in a connected state). .
  • the solid-state imaging device according to the present invention is not limited to the above-described embodiments and modifications, and various other modifications are possible.
  • the present invention is applied to a solid-state imaging device in which a polycrystalline silicon film or an amorphous silicon film is formed on a glass substrate has been shown, but the present invention has such a configuration.
  • the present invention is applicable to a solid-state imaging device manufactured on a single crystal silicon substrate.
  • the FET is exemplified as the transistor 21 included in each pixel.
  • the transistor 21 may be a bipolar transistor.
  • the control terminal means the base
  • the current terminal means the collector or emitter.
  • the potential changing unit switches the potential of the N readout wirings to a potential different from the input potential of the N integration circuits.
  • the present invention is not limited to such a configuration, and in general, the potential changing means sets the potentials of the K read wirings included in the N read wirings, where K is an integer between 1 and N, Any configuration may be used as long as it is switched to a potential different from the input potential of the corresponding K integration circuits.
  • M ⁇ N pixels (M is an integer of 2 or more and N is an integer of 2 or more) each including M pixels, each including a photodiode and a transistor having one end connected to the photodiode.
  • Light receiving units arranged two-dimensionally in N columns, N readout wirings arranged for each column and connected to the other ends of the transistors included in the corresponding column of pixels, and N readout readouts A signal output unit that includes N integration circuits that generate voltage values corresponding to the amount of charge input through each of the wirings, and that sequentially outputs the voltage values output from the N integration circuits; Potential changing means for switching the potentials of the K reading wirings (K is an integer from 1 to N) included in the reading wirings to a potential different from the input potentials of the corresponding K integrating circuits; Voltage value output operation and potential change in signal output section A control unit that controls the switching operation of the potential in the stage, and the control unit passes a readout period in which a voltage value corresponding to the amount of charge generated in M ⁇ N pixels is sequentially output from the signal output unit After that, the potential of the K readout wirings is switched to another potential for a predetermined period included before the start of the next readout period.
  • the transistor may include a region including at least one of polycrystalline silicon and amorphous silicon.
  • the parasitic capacitance is larger than that of a transistor made of single crystal silicon.
  • the solid-state imaging device is particularly suitable in such a case.
  • the potential changing means includes K switches provided between the K readout wirings and the K integration circuits, and the K switches are for K readouts.
  • Each of the wirings may be selectively connected to one of a wiring for supplying another potential and K integration circuits. Since the potential changing means has such a configuration, the potential of the readout wiring can be suitably switched to a potential different from the input potential of the integration circuit.
  • the K switches may include a region made of single crystal silicon.
  • each of the K integration circuits includes a differential amplifier and a capacitive element connected between one input end and the output end of the differential amplifier.
  • a switch having first and second input ends and an output end and selectively connecting one of the first and second input ends to the output end, the output end being the other input end of the differential amplifier;
  • the first input terminal may be applied with a potential corresponding to the input potential, and the second input terminal may be applied with another potential. Since the potential changing means has such a configuration, the potential of the readout wiring can be suitably switched to a potential different from the input potential of the integration circuit.
  • N readout wirings arranged for each column and connected to the other ends of the transistors included in the pixels of the corresponding column, and N readout wirings
  • a signal output unit that sequentially outputs the voltage values output from the N integration circuits, including N integration circuits that generate voltage values according to the amount of charge that is input through each of the N integration circuits;
  • a potential changing means for switching the potential of the readout wiring to a potential different from the input potential of the N integration circuits, and a control for controlling the voltage value output operation in the signal output section and the potential switching operation in the potential changing means.
  • control units A predetermined period included between the start of the next readout period after the readout period in which the voltage value corresponding to the amount of charge generated in the pixel is sequentially output from the signal output unit has elapsed, and N The potential of the read wiring may be switched to another potential.
  • the potential changing unit includes N switches provided between the N readout wirings and the N integration circuits, and the N switches include N readouts.
  • Each of the wirings for use may be configured to be selectively connected to any one of a wiring for supplying a different potential and N integration circuits. Since the potential changing means has such a configuration, the potential of the readout wiring can be suitably switched to a potential different from the input potential of the integration circuit.
  • the N switches may include a region made of single crystal silicon.
  • each of the N integrating circuits includes a differential amplifier and a capacitive element connected between one input terminal and the output terminal of the differential amplifier
  • the potential changing unit includes A switch having first and second input ends and an output end and selectively connecting one of the first and second input ends to the output end, the output end being the other input end of the differential amplifier;
  • the first input terminal may be applied with a potential corresponding to the input potential, and the second input terminal may be applied with another potential. Since the potential changing means has such a configuration, the potential of the readout wiring can be suitably switched to a potential different from the input potential of the integration circuit.
  • the present invention can be used as a solid-state imaging device capable of increasing the detection accuracy of incident light in each pixel.
  • Potential change control signal Hd ... Holding control signal, HS 1 to HS N ... Column selection control signal, P 1,1 to P M, N ... Pixel, Q 1 to Q M ... Row selection wiring, R 1 to R N.
  • Reset control signal U 1 to U N ... column selection wiring, VS 1 to VS M ... row selection control signal.

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Abstract

　固体撮像装置１０は、トランジスタ２１及びフォトダイオード２２を各々含む画素Ｐ１，１～ＰＭ，Ｎを有する受光部２０と、トランジスタ２１に接続された読出用配線Ｒ１～ＲＮと、読出用配線Ｒ１～ＲＮのそれぞれを経て入力される電荷の量に応じた電圧値を順次に出力する信号出力部４０と、読出用配線Ｒ１～ＲＮの電位を、信号出力部４０の積分回路４２の入力電位とは別の電位Ｖｄｒに切り替える電位変更用スイッチ５０と、制御部６とを備える。制御部６は、画素Ｐ１，１～ＰＭ，Ｎにおいて発生した電荷の量に応じた電圧値が信号出力部４０から順次に出力される読み出し期間が経過した後、次の読み出し期間が開始されるまでの間に含まれる所定の期間、読出用配線Ｒ１～ＲＮの電位を別の電位Ｖｄｒに切り替える。これにより、各画素における入射光の検出精度を高めることができる固体撮像装置が実現される。

Description

固体撮像装置
　本発明は、固体撮像装置に関するものである。
　特許文献１には、光電変換装置が記載されている。この光電変換装置は、複数の光電変換素子をマトリクス状に配置した光電変換回路部と、該光電変換回路部から出力される信号を読み取り用回路へ転送する為の複数の信号配線とを有する。複数の信号配線のそれぞれには複数のリセット用スイッチの各一端が接続され、これらリセット用スイッチの他端は接地されている。この光電変換装置においては、このリセット用スイッチを接続状態とすることにより、複数の信号配線を介して光電変換素子の電荷のリセットを行っている。
特開２０００－４６６４５号公報 特開２００９－６５２７２号公報
　固体撮像素子は、複数の画素が複数行及び複数列にわたって二次元状に配置された受光部を有する。各画素には、入射した光を電子に変換するためのフォトダイオードが配置される。各画素のフォトダイオードは、各列毎に配設された読出用配線にスイッチを介して接続されており、フォトダイオード内に蓄積された電荷は、スイッチを接続状態とすることによって読出用配線へ流出する。一般的に、このようなスイッチはトランジスタによって構成される。
　しかしながら、トランジスタの制御端子（ベース又はゲート）と電流端子（コレクタ及びエミッタ、又はソース及びドレイン）との間には、寄生容量が存在する。従って、スイッチを接続状態とする（すなわちトランジスタの制御端子に所定の電圧を印加する）と、制御端子と電流端子との間の寄生容量に電荷が蓄積される。そして、フォトダイオードから電荷を取り出したのち、スイッチを非接続状態とする（すなわちトランジスタの制御端子への電圧の印加を停止する）と、寄生容量に蓄積された電荷がフォトダイオードへ移動する。これにより、フォトダイオードの電極と読出用配線との間に電位差（オフセット）が生じることとなる。
　その後、受光部では、或る所定の期間にわたってスイッチを非接続状態とし、入射した光を電子に変換するとともに該電荷をフォトダイオードに蓄積するが（以下、蓄積期間という）、その間、様々な原因により上記オフセットが時間的に変動する。例えば、トランジスタの電流端子間が完全には絶縁されておらず微小なリークが生じるので、このリークによって上記オフセットが時間的に変化する。このようにオフセットが時間的に変動すると、フォトダイオードから出力される電荷量が蓄積期間の設定値の長短によって変動してしまい、各画素における入射光の検出精度を低下させる要因となる。
　本発明は、このような課題に鑑みてなされたものであって、各画素における入射光の検出精度を高めることができる固体撮像装置を提供することを目的とする。
　上述した課題を解決するために、本発明による固体撮像装置は、フォトダイオード、及び該フォトダイオードに一端が接続されたトランジスタを各々含むＭ×Ｎ個（Ｍは２以上の整数、Ｎは２以上の整数）の画素がＭ行Ｎ列に２次元配列されて成る受光部と、各列毎に配設され、対応する列の画素に含まれるトランジスタの他端に接続されたＮ本の読出用配線と、Ｎ本の読出用配線のそれぞれを経て入力される電荷の量に応じた電圧値を生成するＮ個の積分回路を含み、該Ｎ個の積分回路から出力された電圧値を順次に出力する信号出力部と、Ｎ本の読出用配線に含まれるＫ本（Ｋは１以上Ｎ以下の整数）の読出用配線の電位を、対応するＫ個の積分回路の入力電位とは別の電位に切り替える電位変更手段と、信号出力部における電圧値の出力動作、及び電位変更手段における電位の切り替え動作を制御する制御部とを備え、制御部は、Ｍ×Ｎ個の画素において発生した電荷の量に応じた電圧値が信号出力部から順次に出力される読み出し期間が経過した後、次の読み出し期間が開始されるまでの間に含まれる所定の期間、Ｋ本の読出用配線の電位を別の電位に切り替えることを特徴とする。
　この固体撮像装置は、例えば次のように動作することができる。蓄積期間のあいだ、受光部に入射した光の強さに応じて各画素のフォトダイオードに蓄積された電荷は、蓄積期間終了後の読み出し期間において、各画素毎に順次出力される。すなわち、Ｍ行のうち或る行に含まれる画素について、各画素のフォトダイオードに蓄積された電荷が、当該画素のトランジスタを介して当該列の読出用配線に読み出される。これらの電荷は、積分回路に入力され、電圧値に変換されて信号出力部から順次に出力される。このような動作が、第１行ないし第Ｍ行について順次に繰り返されることにより、Ｍ×Ｎ個の画素のそれぞれに蓄積した電荷量に応じた電圧値が画素毎に出力される。その後、次の蓄積期間を経たのち読み出し期間が再度開始される。
　上記固体撮像装置では、読み出し期間が経過したのち次の読み出し期間が開始されるまでの間（すなわち蓄積期間内）に含まれる所定の期間、制御部が、読出用配線の電位を、電位変更手段によって積分回路の入力電位から別の電位に切り替える。この別の電位は、例えば各画素のフォトダイオードの電極電位と同等（同一または近い値）の電位に設定されるとよい。このような切替動作によって、フォトダイオードの電極電位と読出用配線の電位との差を小さくし、フォトダイオードから読出用配線へのリークを小さくすることができる。これにより、フォトダイオード電極電位と読出用配線の電位との間のオフセットの時間的変動が小さくなる。従って、この固体撮像装置によれば、フォトダイオードから出力される電荷量を蓄積期間の長さによらず安定させることができ、各画素における入射光の検出精度を向上させることができる。なお、上記固体撮像装置において、電位変更手段は、Ｋ＝Ｎとして、Ｎ本の読出用配線の電位を、Ｎ個の積分回路の入力電位とは別の電位に切り替える構成としても良い。
　本発明による固体撮像装置によれば、各画素における入射光の検出精度を高めることができる。
図１は、固体撮像装置を示す平面図である。 図２は、固体撮像装置の一部を拡大した平面図である。 図３は、図２のＩ－Ｉ線に沿った断面を示す側断面図である。 図４は、固体撮像装置の内部構成を示す図である。 図５は、固体撮像装置の画素、積分回路、及び保持回路それぞれの回路構成の一例を示す図である。 図６は、比較例に係る固体撮像装置の動作を説明するタイミングチャートである。 図７は、比較例における問題点を説明するための図であり、一つの画素のトランジスタ及びフォトダイオードと、積分回路と、列読出用配線と、行選択用配線とが示されている。 図８は、固体撮像装置の動作を説明するタイミングチャートである。 図９は、第１変形例における固体撮像装置の内部構成を示す図である。 図１０は、第１変形例の固体撮像装置における画素、積分回路、及び保持回路とそれらの周辺回路の構成を示している。 図１１は、第２変形例に係る固体撮像装置の動作を説明するタイミングチャートである。 図１２は、第３変形例に係る固体撮像装置の動作を説明するタイミングチャートである。
　以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　（実施の形態）
　本実施形態に係る固体撮像装置は、例えば医療用Ｘ線撮像システムに用いられ、特に歯科医療におけるパノラマ撮影、セファロ撮影、ＣＴ撮影といった撮像モードによって、被検者の顎部のＸ線像を撮像するシステムに用いられる。このため、本実施形態の固体撮像装置は、大面積のガラス基板上に多結晶シリコンが堆積されて成る薄膜トランジスタや、アモルファスシリコンが堆積されて成るフォトダイオードを備えており、単結晶シリコンウェハから作製される従来の固体撮像装置と比較して、格段に広い受光面積を有する。図１～図３は、本実施形態における固体撮像装置１０の構成を示す図である。図１は固体撮像装置１０を示す平面図であり、図２は固体撮像装置１０の一部を拡大した平面図である。さらに、図３は、図２のＩ－Ｉ線に沿った断面を示す側断面図である。なお、図１～図３には、理解を容易にするためＸＹＺ直交座標系を併せて示している。
　図１に示されるように、固体撮像装置１０は、ガラス基板１２と、ガラス基板１２の主面上に作製された受光部２０及び垂直シフトレジスタ部３０とを備えている。垂直シフトレジスタ部３０は、受光部２０の側辺に沿って配置されている。また、固体撮像装置１０は、ガラス基板１２の外部に配置された信号出力部４０を更に備えている。信号出力部４０は、例えば受光部２０と電気的に接続された複数のＣ－ＭＯＳ型ＩＣチップ４１によって構成される。信号出力部４０は、受光部２０のＮ列それぞれに設けられたＮ個の積分回路を含んでおり、これらＮ個の積分回路は、第１列ないし第Ｎ列の画素から出力される電荷の量に応じた電圧値を生成する。信号出力部４０は、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。
　なお、受光部２０及び垂直シフトレジスタ部３０は、それぞれ別個のガラス基板１２上に設けられてもよい。また、信号出力部４０は、受光部２０及び垂直シフトレジスタ部３０と並んでガラス基板１２上に設けられてもよい。
　受光部２０は、Ｍ×Ｎ個の画素がＭ行Ｎ列に２次元配列されることにより構成されている。図２に示される画素Ｐｍ，ｎは、第ｍ行第ｎ列に位置する画素である。ここで、ｍは１以上Ｍ以下の整数であり、ｎは１以上Ｎ以下の整数である。Ｍ，Ｎは２以上の整数である。なお、図２において、列方向はＸ軸方向と一致し、行方向はＹ軸方向と一致する。受光部２０に含まれる複数の画素Ｐ１，１～ＰＭ，Ｎそれぞれは、読出用スイッチとしてのトランジスタ２１、及びフォトダイオード２２を備えている。トランジスタ２１の一方の電流端子は、フォトダイオード２２に接続されている。また、トランジスタ２１の他方の電流端子は、対応する読出用配線（例えば画素Ｐｍ，ｎの場合、第ｎ列読出用配線Ｒｎ）に接続されている。トランジスタ２１の制御端子は、対応する行選択用配線（例えば画素Ｐｍ，ｎの場合、第ｍ行選択用配線Ｑｍ）に接続されている。
　図３に示されるように、ガラス基板１２上の全面には、多結晶シリコン膜１４が設けられている。トランジスタ２１、フォトダイオード２２、および第ｎ列読出用配線Ｒｎは、この多結晶シリコン膜１４の表面に形成されている。トランジスタ２１、フォトダイオード２２、及び第ｎ列読出用配線Ｒｎは絶縁層１６によって覆われており、絶縁層１６の上にはシンチレータ１８がガラス基板１２の全面を覆うように設けられている。シンチレータ１８は、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像を受光部２０へ出力する。第ｎ列読出用配線Ｒｎは、金属からなる。
　フォトダイオード２２は、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。フォトダイオード２２は、ｎ型半導体層２２ａ、ｉ型半導体層２２ｂ、及びｐ型半導体層２２ｃを有するＰＩＮ型フォトダイオードである。ｎ型半導体層２２ａは、ｎ型多結晶シリコンからなる半導体層である。ｉ型半導体層２２ｂは、ｉ型（アンドープ）アモルファスシリコンからなる半導体層でありｎ型半導体層２２ａ上に設けられている。このように、ｉ型半導体層２２ｂがアモルファスシリコンによって形成されることにより、ｉ型半導体層２２ｂを厚くすることができ、フォトダイオード２２の光電変換効率を高めて固体撮像装置１０の感度を向上させることができる。ｐ型半導体層２２ｃは、ｐ型アモルファスシリコンからなる半導体層でありｉ型半導体層２２ｂ上に設けられている。
　トランジスタ２１は、好適には電界効果トランジスタ（ＦＥＴ）によって構成されるが、バイポーラトランジスタによって構成されてもよい。トランジスタ２１がＦＥＴである場合、以下の説明において制御端子はゲートを、電流端子はソースまたはドレインをそれぞれ意味する。図３に示されるトランジスタ２１はＦＥＴの構成を有しており、多結晶シリコンからなる領域を含む。一例としては、トランジスタ２１は、それぞれ多結晶シリコンからなるチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃを有する。ソース領域２１ｂは、チャネル領域２１ａの一方の側面に沿って形成されている。ドレイン領域２１ｃは、チャネル領域２１ａの他方の側面に沿って形成されている。また、チャネル領域２１ａ上にはゲート電極２１ｅが設けられており、ゲート電極２１ｅとチャネル領域２１ａとの間にはゲート絶縁膜２１ｄが介在している。
　トランジスタ２１のチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃを構成する多結晶シリコンは、低温多結晶シリコン（Low Temperature Polycrystalline Silicon；ＬＴＰＳ）であると尚よい。低温多結晶シリコンは１００～６００℃といった比較的低温のプロセス温度下において堆積される多結晶シリコンである。このような低温下においては、例えば無アルカリガラスといったガラス基板１２を支持基板として利用可能であることから、上記各領域２１ａ、２１ｂ及び２１ｃの構成材料を低温多結晶シリコンとすることによって、単結晶シリコンウェハと較べて広い面積を有するガラス基板１２を支持基板として用い、そのガラス基板１２上に大面積の受光部２０を作製することが可能となる。
　一実施例では、ガラス基板１２の材料として、例えば０．３ｍｍ～１．２ｍｍといった厚さを有する板状の（サブストレート用の）無アルカリガラスが用いられる。無アルカリガラスは、アルカリ分を殆ど含まず、膨張率が低く且つ耐熱性が高く、安定した特性を有している。また、低温多結晶シリコンにおける電子移動度は１０～６００ｃｍ２／Ｖｓであり、アモルファスシリコンにおける電子移動度（０．３～１．０ｃｍ２／Ｖｓ）より大きいので、トランジスタ２１の領域２１ａ、２１ｂ及び２１ｃを低温多結晶シリコンによって形成することにより、トランジスタ２１のオン抵抗を低減することが可能となる。
　図３に示されるような画素Ｐｍ，ｎは、例えば次のような工程によって作製される。まず、ガラス基板１２上にアモルファスシリコン膜を形成する。成膜方法としては、例えばプラズマＣＶＤが好適である。次に、レーザビーム（例えばエキシマレーザビーム）をアモルファスシリコン膜の全体に順次照射することにより、アモルファスシリコン膜の全面を多結晶シリコン化する（エキシマレーザアニール）。こうして、多結晶シリコン膜１４が形成される。続いて、多結晶シリコン膜１４の一部の領域上に、ゲート絶縁膜２１ｄとしてのＳｉＯ２膜を形成したのち、その上にゲート電極２１ｅを形成する。続いて、ソース領域２１ｂ及びドレイン領域２１ｃとなるべき各領域にイオンを注入する。その後、多結晶シリコン膜１４のパターニングを実施し、露光およびエッチングを繰り返し実施して、他の電極やコンタクトホール等を形成する。また、多結晶シリコン膜１４における画素Ｐｍ，ｎとなるべき領域にイオンを注入してｎ型としたのち、その上に、ｉ型およびｐ型のアモルファスシリコン層（すなわちｉ型半導体層２２ｂ及びｐ型半導体層２２ｃ）を順に積層してＰＩＮ型フォトダイオード２２を形成する。その後、絶縁層１６となるパシベーション膜を形成する。
　続いて、固体撮像装置１０の回路構成について詳細に説明する。図４は、固体撮像装置１０の内部構成を示す図である。前述したように、受光部２０は、Ｍ×Ｎ個の画素Ｐ１，１～ＰＭ，ＮがＭ行Ｎ列に２次元配列されて成る。第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎは、第ｍ行選択用配線Ｑｍを介して垂直シフトレジスタ部３０に接続されている。なお、図４において、垂直シフトレジスタ部３０は制御部６に含まれている。
　信号出力部４０は、各列毎に設けられたＮ個の積分回路４２及びＮ個の保持回路４４を有している。積分回路４２及び保持回路４４は、各列毎に互いに直列に接続されている。Ｎ個の積分回路４２は互いに共通の構成を有している。また、Ｎ個の保持回路４４は互いに共通の構成を有している。
　また、本実施形態では、Ｎ個の電位変更用スイッチ５０が各列毎に設けられている。各電位変更用スイッチ５０は、本実施形態における電位変更手段を構成し、読出用配線Ｒ１～ＲＮのうち当該電位変更用スイッチ５０に対応する読出用配線の電位を、積分回路４２の入力電位とは別の電位Ｖｄｒに切り替える。電位Ｖｄｒは、例えば蓄積期間における各画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の電極電位と同等（同一または近い値）の定電位に設定される。
　Ｎ個の電位変更用スイッチ５０のそれぞれは、読出用配線Ｒ１～ＲＮのうち当該列に設けられた読出用配線と、当該列の積分回路４２との間に設けられている。各電位変更用スイッチ５０は、読出用配線Ｒ１～ＲＮを、電位Ｖｄｒを供給するための配線５２、及び当該列の積分回路４２の何れか一方に選択的に接続する。
　一実施例では、第ｎ列読出用配線Ｒｎは当該列の電位変更用スイッチ５０の入力端に接続されている。電位変更用スイッチ５０は２つの出力端を有しており、一方の出力端は当該列の積分回路４２に接続されており、他方の出力端は配線５２に接続されている。電位変更用スイッチ５０の接続状態を制御するために各電位変更用スイッチ５０が有する制御端子は、Ｎ個の電位変更用スイッチ５０に対して共通に設けられた一本の電位変更配線５４を介して制御部６に接続されている。制御部６は、電位変更用スイッチ５０の切替動作を指示するための電位変更制御信号ＤＬＳを、電位変更配線５４を介してＮ個の電位変更用スイッチ５０それぞれに提供する。
　なお、このようなＮ個の電位変更用スイッチ５０は、ガラス基板１２上において受光部２０と並んで形成されてもよく、或いは、ガラス基板１２とは別に用意された単結晶シリコン基板上に形成されてもよい。Ｎ個の電位変更用スイッチ５０を単結晶シリコン基板上に形成することにより、単結晶シリコンからなるチャネル領域、ドレイン領域、及びソース領域によって高速な動作を実現することができる。また、多結晶シリコンやアモルファスシリコンのプロセスルールに縛られることなく、設計の自由度や集積度を高めることが可能となる。
　Ｎ個の積分回路４２それぞれは、電位変更用スイッチ５０に接続された入力端を有し、読出用配線Ｒ１～ＲＮから電位変更用スイッチ５０を介して入力端に入力された電荷を蓄積し、その蓄積電荷量に応じた電圧値を出力端からＮ個の保持回路４４それぞれへ出力する。Ｎ個の積分回路４２それぞれは、Ｎ個の積分回路４２に対して共通に設けられたリセット用配線４６を介して制御部６に接続されている。Ｎ個の保持回路４４それぞれは、積分回路４２の出力端に接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線４８へ出力する。Ｎ個の保持回路４４それぞれは、Ｎ個の保持回路４４に対して共通に設けられた保持用配線４５を介して制御部６に接続されている。また、Ｎ個の保持回路４４それぞれは、第１列選択用配線Ｕ１～第Ｎ列選択用配線ＵＮそれぞれを介して制御部６の水平シフトレジスタ部６１に接続されている。
　制御部６の垂直シフトレジスタ部３０は、第ｍ行選択制御信号ＶＳｍを、第ｍ行選択用配線Ｑｍを介して第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎそれぞれに提供する。垂直シフトレジスタ部３０において、行選択制御信号ＶＳ１～ＶＳＭは順次に有意値とされる。また、制御部６の水平シフトレジスタ部６１は、列選択制御信号ＨＳ１～ＨＳＮを、列選択用配線Ｕ１～ＵＮを介してＮ個の保持回路４４それぞれに提供する。列選択制御信号ＨＳ１～ＨＳＮも順次に有意値とされる。また、制御部６は、リセット制御信号ＲＥを、リセット用配線４６を介してＮ個の積分回路４２それぞれに提供するとともに、保持制御信号Ｈｄを、保持用配線４５を介してＮ個の保持回路４４それぞれに提供する。
　図５は、固体撮像装置１０の画素Ｐｍ，ｎ、積分回路４２、及び保持回路４４それぞれの回路構成の一例を示す図である。ここでは、Ｍ×Ｎ個の画素Ｐ１，１～ＰＭ，Ｎを代表して画素Ｐｍ，ｎの回路図を示している。
　図５に示されるように、画素Ｐｍ，ｎのフォトダイオード２２のアノード端子は接地され、カソード端子は、トランジスタ２１を介して読出用配線Ｒｎに接続されている。画素Ｐｍ，ｎのトランジスタ２１には、垂直シフトレジスタ部３０から第ｍ行選択用配線Ｑｍを介して第ｍ行選択制御信号ＶＳｍが提供される。第ｍ行選択制御信号ＶＳｍは、第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎそれぞれに含まれるトランジスタ２１の開閉動作を指示する。例えば、第ｍ行選択制御信号ＶＳｍが非有意値（例えばローレベル）であるときに、トランジスタ２１が非導通状態となる。このとき、フォトダイオード２２において発生した電荷は、列読出用配線Ｒｎへ出力されることなくフォトダイオード２２の接合容量部に蓄積される。一方、第ｍ行選択制御信号ＶＳｍが有意値（例えばハイレベル）であるときに、トランジスタ２１が接続状態となる。このとき、フォトダイオード２２の接合容量部に蓄積されていた電荷が、トランジスタ２１を経て読出用配線Ｒｎへ出力される。読出用配線Ｒｎは、電位変更用スイッチ５０を介して積分回路４２に接続され、この電荷は積分回路４２へ送られる。
　積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含む。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子は読出用配線Ｒｎに接続されている。放電用スイッチ４２ｃには、制御部６からリセット用配線４６を介してリセット制御信号ＲＥが提供される。
　リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じて、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。また、リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開いて、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。
　保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び容量素子４４ｃを含む。容量素子４４ｃの一端は接地されている。容量素子４４ｃの他端は、入力用スイッチ４４ａを介して積分回路４２の出力端に接続され、且つ、出力用スイッチ４４ｂを介して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、制御部６から保持用配線４５を介して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、制御部６から第ｎ列選択用配線Ｕｎを通った第ｎ列選択制御信号ＨＳｎが与えられる。選択制御信号ＨＳｎは、保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。
　例えば、保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じて、そのときに保持回路４４に入力されている電圧値が容量素子４４ｃに保持される。また、第ｎ列選択制御信号ＨＳｎがローレベルからハイレベルに転じると、出力用スイッチ４４ｂが閉じて、容量素子４４ｃに保持されている電圧値が電圧出力用配線４８へ出力される。
　続いて、比較例として電位変更手段（電位変更用スイッチ５０）を備えない固体撮像装置の動作とその問題点を説明し、その後、本実施形態に係る固体撮像装置１０の動作とその効果について説明する。
　図６は、比較例に係る固体撮像装置の動作を説明するタイミングチャートである。図６は、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択制御信号ＶＳ１、（ｃ）第２行選択制御信号ＶＳ２、（ｄ）第Ｍ行選択制御信号ＶＳＭ、（ｅ）保持制御信号Ｈｄ、（ｆ）第１列選択制御信号ＨＳ１～第Ｎ列選択制御信号ＨＳＮ、（ｇ）第１行の画素Ｐ１，１～Ｐ１，ＮのノードＡ及びノードＢ（図５を参照）の電位、（ｈ）第２行の画素Ｐ２，１～Ｐ２，ＮのノードＡ及びノードＢの電位、（ｉ）第Ｍ行の画素ＰＭ，１～ＰＭ，ＮのノードＡ及びノードＢの電位をそれぞれ示している。なお、図６（ｇ）～（ｉ）における破線は図５におけるノードＡの電位を示しており、実線はノードＢ（すなわちフォトダイオード２２の電極電位）を示している。
　この比較例では、時刻ｔ１０から時刻ｔ１１までの期間、制御部６がリセット制御信号ＲＥをハイレベルとする。これにより、Ｎ個の積分回路４２それぞれにおいて、放電用スイッチ４２ｃが閉状態となり、容量素子４２ｂが放電される。
　＜読み出し期間の動作＞
　時刻ｔ１１より後の時刻ｔ１２から時刻ｔ１３までの期間、制御部６が第１行選択制御信号ＶＳ１をハイレベルとする。これにより、第１行の画素Ｐ１，１～Ｐ１，Ｎにおいてトランジスタ２１が接続状態となり、画素Ｐ１，１～Ｐ１，Ｎそれぞれのフォトダイオード２２において蓄積された電荷が読出用配線Ｒ１～ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。積分回路４２からは、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値が出力される。なお、時刻ｔ１３ののち、第１行の画素Ｐ１，１～Ｐ１，Ｎそれぞれのトランジスタ２１は非接続状態とされる。
　そして、時刻ｔ１３より後の時刻ｔ１４から時刻ｔ１５までの期間、制御部６が保持制御信号Ｈｄをハイレベルとし、これにより、Ｎ個の保持回路４４のそれぞれにおいて入力用スイッチ４４ａが接続状態となり、積分回路４２から出力された電圧値が容量素子４４ｃによって保持される。
　続いて、時刻ｔ１５より後の時刻ｔ１６から時刻ｔ１７までの期間、制御部６が第１列選択制御信号ＨＳ１～第Ｎ列選択制御信号ＨＳＮを順次ハイレベルとする。これにより、Ｎ個の保持回路４４の出力用スイッチ４４ｂが順次閉状態となり、容量素子４４ｃに保持されていた電圧値が逐次的に電圧出力用配線４８へ出力される。なお、本実施形態では、時刻ｔ１６から時刻ｔ１７より後の時刻ｔ１８までの間、制御部６がリセット制御信号ＲＥをハイレベルとし、積分回路４２の容量素子４２ｂが放電される。
　続いて、時刻ｔ１８より後の時刻ｔ１９から時刻ｔ２０までの期間、制御部６が第２行選択制御信号ＶＳ２をハイレベルとする。これにより、第２行の画素Ｐ２，１～Ｐ２，Ｎにおいてトランジスタ２１が接続状態となり、画素Ｐ２，１～Ｐ２，Ｎそれぞれのフォトダイオード２２において蓄積された電荷が読出用配線Ｒ１～ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。以降、第１行の場合と同様の動作によって、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値がＮ個の保持回路４４から逐次的に電圧出力用配線４８へ出力される。そして、第３行ないし第Ｍ行の画素に蓄積された電荷についても、第１行と同様の動作によって電圧値に変換され、逐次的に電圧出力用配線４８へ出力される。こうして、受光部２０からの１フレーム分の画像データの読み出しが完了する。
　＜蓄積期間の動作＞
　上記動作の後、固体撮像装置は、所定時間にわたって動作を停止し、各画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２に対し十分な量の光を入射させて電荷を蓄積させる。この蓄積期間の長さは任意に設定されるが、例えば０秒以上１０秒以下である。蓄積期間ののち、固体撮像装置は、上述した読み出し動作を再び繰り返す。なお、上述した読み出し方式はいわゆるローリングシャッター方式であるため、各フォトダイオード２２における厳密な電荷蓄積時間は、当該画素Ｐ１，１～ＰＭ，Ｎのトランジスタ２１が非接続状態となった瞬間から始まり、次の読み出し期間において当該画素Ｐ１，１～ＰＭ，Ｎのトランジスタ２１が再び接続状態となるまでの時間（すなわちフレームレートの逆数）となる。
　ここで、上述した固体撮像装置が有する問題点を説明する。図７は、この問題点を説明するための図であり、一つの画素Ｐｍ，ｎのトランジスタ２１及びフォトダイオード２２と、積分回路４２と、第ｎ列読出用配線Ｒｎと、第ｍ行選択用配線Ｑｍとが示されている。
　図７に示されるように、第ｎ列読出用配線Ｒｎ上のノードＡは積分回路４２のアンプ４２ａの入力端子に接続されており、ノードＡの電位は常に一定（アンプ固有の入力電位）となる（図６（ｇ）～（ｉ）の破線）。一方、フォトダイオード２２の電極上のノードＢは、トランジスタ２１が接続状態になるとノードＡと短絡するので、ノードＡと同電位となる（図６（ｇ）～（ｉ）の実線、例えば時刻ｔ１２～ｔ１３）。このとき、フォトダイオード２２に蓄積されていた電荷が第ｎ列読出用配線Ｒｎを介して積分回路４２へ読み出され、フォトダイオード２２はリセットされる。また、このとき、トランジスタ２１の制御端子と各電流端子との間に存在する寄生容量ＰＣによって、制御端子と各電流端子との間に電荷が蓄積される。
　その後、トランジスタ２１を非接続状態とするために、トランジスタ２１の制御端子に印加される電圧が低下する。これにより、制御端子に印加される電圧の低下幅（オン電圧とオフ電圧との差）に応じた量の電荷ΔＱがフォトダイオード２２へ流れ込む。そして、電荷ΔＱの電荷量に応じた電位差がフォトダイオード２２の両端に生じるので、ノードＢの電位はその電位差の分だけ低下することとなる。なお、ノードＢの電位変動ΔＶｂは、フォトダイオード２２の容量Ｃｐｄ、制御端子のオン電圧とオフ電圧との差ΔＶｇ、及びトランジスタ２１の寄生容量ＰＣを用いて以下の式（１）のように表される。
　　ΔＶｂ＝ΔＱ／Ｃｐｄ＝ΔＶｇ・ＰＣ／Ｃｐｄ　・・・（１）
　特に、アモルファスシリコンまたは低温多結晶シリコンからなる領域を含むトランジスタにおいては、ＰＣ及びΔＶｇが単結晶シリコンからなるトランジスタと比較して大きいので、ノードＢにおける電位変動ΔＶｂは顕著に大きくなる。また、アモルファスシリコンまたは低温多結晶シリコンからなる領域を含むトランジスタのオフ抵抗は、単結晶シリコンからなるトランジスタのオフ抵抗より小さいので、電流端子間のリークの大きさが無視できない大きさとなる。先に述べたノードＢの電位変動ΔＶｂによってトランジスタの電流端子間には電位差が生じているので、トランジスタ２１のリークにより、時間の経過とともにノードＢの電位はノードＡの電位に近づく（上昇する）。なお、図６（ｇ）～（ｉ）の実線はこのようなノードＢの電位の変化を示しており、フォトダイオード２２における入射光による電荷の蓄積は考慮していない。すなわち、図６（ｇ）～（ｉ）の実線は、フォトダイオード２２のオフセット成分を表している。
　このように、トランジスタ２１の寄生容量の大きさやオフ抵抗が有限であること起因して、フォトダイオード２２のオフセット成分（ノードＢの電位）が時間的に変動するという問題が生じる。このようにフォトダイオード２２のオフセット成分が時間的に変動すると、フォトダイオード２２から出力される電荷量が蓄積期間の設定値の長短によって変動してしまうので、各画素Ｐ１，１～ＰＭ，Ｎにおける入射光の検出精度を低下させる要因となる。
　このような問題を解決するために、本実施形態の固体撮像装置１０は、電位変更手段（電位変更用スイッチ５０）を備えている。図８は、本実施形態に係る固体撮像装置１０の動作を説明するタイミングチャートであって、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択制御信号ＶＳ１、（ｃ）第２行選択制御信号ＶＳ２、（ｄ）第Ｍ行選択制御信号ＶＳＭ、（ｅ）保持制御信号Ｈｄ、（ｆ）第１列選択制御信号ＨＳ１～第Ｎ列選択制御信号ＨＳＮ、（ｇ）電位変更制御信号ＤＬＳ、（ｈ）第１行の画素Ｐ１，１～Ｐ１，ＮのノードＡ及びノードＢの電位、（ｉ）第２行の画素Ｐ２，１～Ｐ２，ＮのノードＡ及びノードＢの電位、（ｊ）第Ｍ行の画素ＰＭ，１～ＰＭ，ＮのノードＡ及びノードＢの電位をそれぞれ示している。
　図６及び図８に示した各チャートで異なる点は、電位変更制御信号ＤＬＳに関するチャートの有無、およびフォトダイオード２２の電極電位の波形である。本実施形態の固体撮像装置１０では、蓄積期間に含まれる時刻ｔ２１からｔ２２までの期間、電位変更用スイッチ５０の接続状態が切り替わる。これにより、ノードＡの電位が電位Ｖｄｒと等しくなる。この電位Ｖｄｒは、蓄積期間における各画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の電極電位と同等の定電位（すなわち、上記電位変動ΔＶｂを考慮した電位）に設定されているので、時刻ｔ２１からｔ２２までの期間、トランジスタ２１の電流端子間に生じる電位差が小さく抑えられる。その結果、トランジスタ２１の電流端子間のリークが抑制され、フォトダイオード２２におけるオフセット成分の時間的な変動を低減することができる。従って、この固体撮像装置１０によれば、フォトダイオード２２から出力される電荷量を蓄積期間の長さによらず安定させることができ、各画素Ｐ１，１～ＰＭ，Ｎにおける入射光の検出精度を向上させることができる。
　本実施形態の固体撮像装置１０によるこのような効果は、読み出し期間と比べて蓄積期間が十分に長いときに顕著となる。図６において、蓄積期間が長いほどフォトダイオード２２の電極電位の変動が大きくなるからである。
　また、本実施形態においては、トランジスタ２１のチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃが、多結晶シリコンからなる。近年、例えば医療用途（歯科のＸ線撮影など）に用いられる２次元フラットパネルイメージセンサといった固体撮像素子には、より広い受光面が求められている。しかし、従前の固体撮像素子のように単結晶シリコンウェハ上に受光部を作製したのでは、最大のものでも直径１２インチという単結晶シリコンウェハの大きさに起因して、固体撮像素子の受光面の広さが制限されてしまう。これに対し、例えばガラス基板といった絶縁基板上に多結晶シリコンを成膜し、この多結晶シリコンの表面にフォトダイオードや他のトランジスタ等の電子部品を形成することにより、単結晶シリコンウェハを用いて形成される従来の固体撮像素子と比較して受光面を格段に広くすることが可能となる。
　また、トランジスタ２１のこれらの領域２１ａ～２１ｃが、多結晶シリコンからなる場合、単結晶シリコンからなるトランジスタと比較して、制御端子と電流端子との間の寄生容量が大きくなってしまう。しかしながら、本実施形態の固体撮像装置１０によれば、上述した優れた効果によって、寄生容量の増大による影響を効果的に抑制することができる。
　なお、本実施形態において、トランジスタ２１のチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃは、アモルファスシリコンからなってもよく、多結晶シリコン及びアモルファスシリコンの双方からなってもよい。この場合においても、上述した本実施形態の固体撮像装置１０による効果を好適に得ることができる。
　但し、フレームレートが速い場合、アモルファスシリコンからなるトランジスタ２１では、非接続状態とした際に過渡的に電荷がトラップされてしまうという問題がある（いわゆるメモリ効果）。アモルファスシリコンは非晶質であるため、ＦＥＴのチャネルに電荷をトラップする準位の密度が高くなるからである。これに対し、多結晶シリコン（特に、低温多結晶シリコン）はトラップ準位の密度が低いので、トランジスタ２１を多結晶シリコンによって構成することにより、このようなメモリ効果の発生を抑えることが可能となる。
　また、本実施形態では、電位変更手段が、Ｎ本の読出用配線Ｒ１～ＲＮとＮ個の積分回路４２との間に設けられたＮ個の電位変更用スイッチ５０を含み、該Ｎ個の電位変更用スイッチ５０が、Ｎ本の読出用配線Ｒ１～ＲＮそれぞれを、別の電位Ｖｄｒを供給するための配線５２及びＮ個の積分回路４２の何れか一方に選択的に接続する。電位変更手段がこのような構成を有することによって、読出用配線Ｒ１～ＲＮの電位を、積分回路４２の入力電位とは別の電位Ｖｄｒに好適に切り替えることができる。
　（第１の変形例）
　図９及び図１０は、上記実施形態に係る固体撮像装置１０の第１変形例を示す図である。図９は、本変形例における固体撮像装置１０Ａの内部構成を示す図である。図１０は、この固体撮像装置１０Ａにおける画素Ｐｍ，ｎ、積分回路４２Ａ、及び保持回路４４とそれらの周辺回路の構成を示している。
　本変形例に係る固体撮像装置１０Ａと上記実施形態との相違点は、電位変更手段及び積分回路の構成である。本変形例に係る固体撮像装置１０Ａは、電位変更手段として、図４に示されたＮ個の電位変更用スイッチ５０に代えて、スイッチ５６及び配線５８を有する。スイッチ５６は、入力端５６ａ（第１の入力端）、入力端５６ｂ（第２の入力端）、及び出力端５６ｃを有しており、入力端５６ａ及び５６ｂの何れかと出力端５６ｃとを相互に選択的に接続する。入力端５６ａ及び５６ｂの何れを出力端５６ｃに接続するかの選択は、制御部６から提供される電位変更制御信号ＤＬＳによって行われる。具体的には、スイッチ５６の接続状態を制御するためにスイッチ５６が有する制御端子は、スイッチ５６に接続された電位変更配線６０を介して制御部６に接続されている。制御部６は、スイッチ５６の切替動作を指示するための電位変更制御信号ＤＬＳを、電位変更配線６０を介してスイッチ５６に提供する。
　また、図１０に示されるように、本変形例の積分回路４２Ａは、図５に示されたアンプ４２ａに代えて、差動アンプ（差動増幅器）４２ｄを有する。差動アンプ４２ｄの二つの入力端のうち一方は、当該列の読出用配線Ｒ１～ＲＮが接続されている。スイッチ５６の出力端５６ｃは、差動アンプ４２ｄの二つの入力端のうち、読出用配線Ｒ１～ＲＮが接続された入力端とは異なる入力端に配線５８を介して接続されている。スイッチ５６の一方の入力端５６ａには、フォトダイオード２２の電荷を読み出す際にフォトダイオード２２をリセットするための電位Ｖｄｒ１が印加される。スイッチ５６の他方の入力端５６ｂには、電位Ｖｄｒ１とは別の電位Ｖｄｒ２が印加される。電位Ｖｄｒ２は、上記実施形態における電位Ｖｄｒに相当し、例えば蓄積期間における各画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の電極電位と同等（同一または近い値）の定電位に設定される。
　このように、本変形例においては電位変更手段がスイッチ５６及び配線５８によって構成されており、差動アンプ４２ｄの他方の入力端に入力される電位（リファレンス電位）を切り替えることによって、読出用配線Ｒ１～ＲＮの電位を、積分回路４２Ａの一方の入力端の電位とは別の電位Ｖｄｒ２に切り替える。電位変更手段はこのような構成を有してもよく、本変形例の固体撮像装置１０Ａは、上述した実施形態と同様の効果を奏することができる。
　（第２の変形例）
　図１１は、上記実施形態に係る固体撮像装置１０の第２変形例として、固体撮像装置の動作を説明するタイミングチャートである。図１１は、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択制御信号ＶＳ１、（ｃ）第２行選択制御信号ＶＳ２、（ｄ）第Ｍ行選択制御信号ＶＳＭ、（ｅ）保持制御信号Ｈｄ、（ｆ）第１列選択制御信号ＨＳ１～第Ｎ列選択制御信号ＨＳＮ、（ｇ）電位変更制御信号ＤＬＳ、（ｈ）第１行の画素Ｐ１，１～Ｐ１，ＮのノードＡ及びノードＢの電位、（ｉ）第２行の画素Ｐ２，１～Ｐ２，ＮのノードＡ及びノードＢの電位、（ｊ）第Ｍ行の画素ＰＭ，１～ＰＭ，ＮのノードＡ及びノードＢの電位をそれぞれ示している。
　図８に示された上記実施形態に係るタイミングチャートと、図１１に示された本変形例に係るタイミングチャートとで異なる点は、電位変更制御信号ＤＬＳがオン状態となるタイミング、及びフォトダイオード２２の電極電位の波形である。本変形例においては、行選択制御信号ＶＳ１～ＶＳＭがハイレベルの期間に電位変更制御信号ＤＬＳをローレベルとし、それ以外の期間では変更制御信号ＤＬＳをハイレベルとする制御を行う。本変形例の固体撮像装置では、蓄積期間に含まれる時刻ｔ２１からｔ２２までの期間に加えて、保持制御信号Ｈｄがハイレベルとなる時刻ｔ１４からリセット制御信号ＲＥがローレベルとなる時刻ｔ１８までの間（すなわち、制御部６が保持制御信号Ｈｄをハイレベルとする時刻ｔ１４から時刻ｔ１５までの期間、及び容量素子４４ｃに保持されていた電圧値が逐次的に電圧出力用配線４８へ出力される時刻ｔ１６から時刻ｔ１７までの期間を含み、且つ、制御部６が行選択制御信号ＶＳ１～ＶＳＭのいずれかをハイレベルとする期間を含まない期間）、電位変更用スイッチ５０（または図１０に示されたスイッチ５６）の接続状態が切り替わる。これにより、ノードＡの電位が電位Ｖｄｒ（またはＶｄｒ２）と等しくなる。これにより、時刻ｔ１４から時刻ｔ１８までの期間においてもトランジスタ２１の電流端子間のリークが抑制され、フォトダイオード２２におけるオフセット成分の時間的な変動を更に低減することができる。従って、この変形例によれば、各画素Ｐ１，１～ＰＭ，Ｎにおける入射光の検出精度を更に向上させることができる。
　（第３の変形例）
　図１２は、上記実施形態に係る固体撮像装置１０の第３変形例として、固体撮像装置の動作を説明するタイミングチャートである。図１２は、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択制御信号ＶＳ１、（ｃ）第２行選択制御信号ＶＳ２、（ｄ）第Ｍ行選択制御信号ＶＳＭ、（ｅ）保持制御信号Ｈｄ、（ｆ）第１列選択制御信号ＨＳ１～第Ｎ列選択制御信号ＨＳＮ、（ｇ）電位変更制御信号ＤＬＳ、（ｈ）第１行の画素Ｐ１，１～Ｐ１，ＮのノードＡ及びノードＢの電位、（ｉ）第２行の画素Ｐ２，１～Ｐ２，ＮのノードＡ及びノードＢの電位、（ｊ）第Ｍ行の画素ＰＭ，１～ＰＭ，ＮのノードＡ及びノードＢの電位をそれぞれ示している。
　図８に示された上記実施形態に係るタイミングチャートと、図１２に示された本変形例に係るタイミングチャートとで異なる点は、行選択制御信号ＶＳ１～ＶＳＭがハイレベルとなるタイミングである。本変形例の固体撮像装置では、上記実施形態において行選択制御信号ＶＳ１～ＶＳＭがハイレベルとなる時刻ｔ１２～ｔ１３、時刻ｔ１９～ｔ２０等に加えて、リセット制御信号ＲＥがハイレベルとなっている期間内（時刻ｔ１６～ｔ１８等）においても、行選択制御信号ＶＳ１～ＶＳＭがハイレベルとなる期間を設ける。
　このように、積分回路４２の容量素子４２ｂの放電動作と並行して行選択制御信号ＶＳ１～ＶＳＭがハイレベルとなることによって、次の効果を得ることができる。すなわち、時刻ｔ１２～ｔ１３の間にフォトダイオード２２から出力されずに残存していた電荷を、トランジスタ２１及び読出用配線Ｒ１～ＲＮを通って積分回路４２に出力し、容量素子４２ｂに蓄えられてた電荷と共に放電することができる。従って、フォトダイオード２２に蓄積された電荷が次フレームのデータに重畳する、いわゆる遅延効果による影響を効果的に低減することができる。
　なお、本変形例のような行選択制御信号ＶＳ１～ＶＳＭの動作は、上記第２変形例に適用されることも可能である。但し、その場合、行選択制御信号ＶＳ１～ＶＳＭがハイレベルである期間（すなわちトランジスタ２１が接続状態となっている期間）を除く期間に電位変更用スイッチ５０の切替動作を行うことが好ましい。
　本発明による固体撮像装置は、上述した実施形態及び各変形例に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び各変形例ではガラス基板上に多結晶シリコンやアモルファスシリコンが成膜されて成る固体撮像装置に本発明を適用した例を示したが、本発明は、このような構成に限られず、例えば単結晶シリコン基板上に作製される固体撮像素子に対しても適用可能である。
　また、上述した実施形態及び各変形例では各画素が有するトランジスタ２１としてＦＥＴを例示したが、トランジスタ２１はバイポーラトランジスタであってもよい。その場合、制御端子はベースを、電流端子はコレクタまたはエミッタを意味する。また、上記実施形態では、Ｍ×Ｎ個の画素を有する受光部に対し、電位変更手段が、Ｎ本の読出用配線の電位を、Ｎ個の積分回路の入力電位とは別の電位に切り替える構成としているが、このような構成に限らず、一般には、電位変更手段は、Ｋを１以上Ｎ以下の整数として、Ｎ本の読出用配線に含まれるＫ本の読出用配線の電位を、対応するＫ個の積分回路の入力電位とは別の電位に切り替える構成であれば良い。
　上記実施形態による固体撮像装置では、フォトダイオード、及び該フォトダイオードに一端が接続されたトランジスタを各々含むＭ×Ｎ個（Ｍは２以上の整数、Ｎは２以上の整数）の画素がＭ行Ｎ列に２次元配列されて成る受光部と、各列毎に配設され、対応する列の画素に含まれるトランジスタの他端に接続されたＮ本の読出用配線と、Ｎ本の読出用配線のそれぞれを経て入力される電荷の量に応じた電圧値を生成するＮ個の積分回路を含み、該Ｎ個の積分回路から出力された電圧値を順次に出力する信号出力部と、Ｎ本の読出用配線に含まれるＫ本（Ｋは１以上Ｎ以下の整数）の読出用配線の電位を、対応するＫ個の積分回路の入力電位とは別の電位に切り替える電位変更手段と、信号出力部における電圧値の出力動作、及び電位変更手段における電位の切り替え動作を制御する制御部とを備え、制御部は、Ｍ×Ｎ個の画素において発生した電荷の量に応じた電圧値が信号出力部から順次に出力される読み出し期間が経過した後、次の読み出し期間が開始されるまでの間に含まれる所定の期間、Ｋ本の読出用配線の電位を別の電位に切り替える構成としている。
　また、固体撮像装置は、トランジスタが、多結晶シリコン及びアモルファスシリコンのうち少なくとも一方からなる領域を含む構成としてもよい。トランジスタがこれらの材料からなる領域を含む場合、単結晶シリコンからなるトランジスタと比較して寄生容量が大きくなる。上記固体撮像装置は、このような場合に特に好適である。
　また、固体撮像装置は、電位変更手段が、Ｋ本の読出用配線とＫ個の積分回路との間に設けられたＫ個のスイッチを含み、該Ｋ個のスイッチが、Ｋ本の読出用配線それぞれを、別の電位を供給するための配線及びＫ個の積分回路の何れか一方に選択的に接続する構成としてもよい。電位変更手段がこのような構成を有することによって、読出用配線の電位を、積分回路の入力電位とは別の電位に好適に切り替えることができる。この場合、Ｋ個のスイッチは、単結晶シリコンからなる領域を含んでもよい。
　また、固体撮像装置は、Ｋ個の積分回路のそれぞれが、差動増幅器及び該差動増幅器の一方の入力端と出力端との間に接続された容量素子を含み、電位変更手段が、第１及び第２の入力端と出力端とを有し第１及び第２の入力端の何れかと出力端とを選択的に接続するスイッチを含み、出力端が、差動増幅器の他方の入力端に接続されており、第１の入力端には入力電位に相当する電位が印加され、第２の入力端には別の電位が印加される構成としてもよい。電位変更手段がこのような構成を有することによって、読出用配線の電位を、積分回路の入力電位とは別の電位に好適に切り替えることができる。
　なお、上記固体撮像装置において、電位変更手段は、Ｋ＝Ｎとして、Ｎ本の読出用配線の電位を、Ｎ個の積分回路の入力電位とは別の電位に切り替える構成としても良い。すなわち、固体撮像装置は、フォトダイオード、及び該フォトダイオードに一端が接続されたトランジスタを各々含むＭ×Ｎ個（Ｍは２以上の整数、Ｎは２以上の整数）の画素がＭ行Ｎ列に２次元配列されて成る受光部と、各列毎に配設され、対応する列の画素に含まれるトランジスタの他端に接続されたＮ本の読出用配線と、Ｎ本の読出用配線のそれぞれを経て入力される電荷の量に応じた電圧値を生成するＮ個の積分回路を含み、該Ｎ個の積分回路から出力された電圧値を順次に出力する信号出力部と、Ｎ本の読出用配線の電位を、Ｎ個の積分回路の入力電位とは別の電位に切り替える電位変更手段と、信号出力部における電圧値の出力動作、及び電位変更手段における電位の切り替え動作を制御する制御部とを備え、制御部は、Ｍ×Ｎ個の画素において発生した電荷の量に応じた電圧値が信号出力部から順次に出力される読み出し期間が経過した後、次の読み出し期間が開始されるまでの間に含まれる所定の期間、Ｎ本の読出用配線の電位を別の電位に切り替える構成としても良い。
　この場合、固体撮像装置は、電位変更手段が、Ｎ本の読出用配線とＮ個の積分回路との間に設けられたＮ個のスイッチを含み、該Ｎ個のスイッチが、Ｎ本の読出用配線それぞれを、別の電位を供給するための配線及びＮ個の積分回路の何れか一方に選択的に接続する構成としてもよい。電位変更手段がこのような構成を有することによって、読出用配線の電位を、積分回路の入力電位とは別の電位に好適に切り替えることができる。この場合、Ｎ個のスイッチは、単結晶シリコンからなる領域を含んでもよい。
　また、固体撮像装置は、Ｎ個の積分回路のそれぞれが、差動増幅器及び該差動増幅器の一方の入力端と出力端との間に接続された容量素子を含み、電位変更手段が、第１及び第２の入力端と出力端とを有し第１及び第２の入力端の何れかと出力端とを選択的に接続するスイッチを含み、出力端が、差動増幅器の他方の入力端に接続されており、第１の入力端には入力電位に相当する電位が印加され、第２の入力端には別の電位が印加される構成としてもよい。電位変更手段がこのような構成を有することによって、読出用配線の電位を、積分回路の入力電位とは別の電位に好適に切り替えることができる。
　本発明は、各画素における入射光の検出精度を高めることができる固体撮像装置として利用可能である。
　６…制御部、１０，１０Ａ…固体撮像装置、１２…ガラス基板、１４…多結晶シリコン膜、１６…絶縁層、１８…シンチレータ、２０…受光部、２１…トランジスタ、２２…フォトダイオード、３０…垂直シフトレジスタ部、４０…信号出力部、４１…チップ、４２…積分回路、４２ａ…アンプ、４２ｂ…容量素子、４２ｃ…放電用スイッチ、４２ｄ…差動アンプ、４４…保持回路、４４ａ…入力用スイッチ、４４ｂ…出力用スイッチ、４４ｃ…容量素子、５０…電位変更用スイッチ、５６…スイッチ、６１…水平シフトレジスタ部、Ａ，Ｂ…ノード、ＤＬＳ…電位変更制御信号、Ｈｄ…保持制御信号、ＨＳ１～ＨＳＮ…列選択制御信号、Ｐ１，１～ＰＭ，Ｎ…画素、Ｑ１～ＱＭ…行選択用配線、Ｒ１～ＲＮ…読出用配線、ＲＥ…リセット制御信号、Ｕ１～ＵＮ…列選択用配線、ＶＳ１～ＶＳＭ…行選択制御信号。

Claims (5)

  1. 　フォトダイオード、及び該フォトダイオードに一端が接続されたトランジスタを各々含むＭ×Ｎ個（Ｍは２以上の整数、Ｎは２以上の整数）の画素がＭ行Ｎ列に２次元配列されて成る受光部と、
    　各列毎に配設され、対応する列の前記画素に含まれる前記トランジスタの他端に接続されたＮ本の読出用配線と、
    　前記Ｎ本の読出用配線のそれぞれを経て入力される電荷の量に応じた電圧値を生成するＮ個の積分回路を含み、該Ｎ個の積分回路から出力された電圧値を順次に出力する信号出力部と、
    　前記Ｎ本の読出用配線に含まれるＫ本（Ｋは１以上Ｎ以下の整数）の読出用配線の電位を、対応するＫ個の前記積分回路の入力電位とは別の電位に切り替える電位変更手段と、
    　前記信号出力部における電圧値の出力動作、及び前記電位変更手段における電位の切り替え動作を制御する制御部と
    を備え、
    　前記制御部は、前記Ｍ×Ｎ個の画素において発生した電荷の量に応じた電圧値が前記信号出力部から順次に出力される読み出し期間が経過した後、次の読み出し期間が開始されるまでの間に含まれる所定の期間、前記Ｋ本の読出用配線の電位を前記別の電位に切り替えることを特徴とする、固体撮像装置。
  2. 　前記トランジスタが、多結晶シリコン及びアモルファスシリコンのうち少なくとも一方からなる領域を含むことを特徴とする、請求項１に記載の固体撮像装置。
  3. 　前記電位変更手段は、前記Ｋ本の読出用配線と前記Ｋ個の積分回路との間に設けられたＫ個のスイッチを含み、該Ｋ個のスイッチが、前記Ｋ本の読出用配線それぞれを、前記別の電位を供給するための配線及び前記Ｋ個の積分回路の何れか一方に選択的に接続することを特徴とする、請求項１または２に記載の固体撮像装置。
  4. 　前記Ｋ個のスイッチが、単結晶シリコンからなる領域を含むことを特徴とする、請求項３に記載の固体撮像装置。
  5. 　前記Ｋ個の積分回路のそれぞれが、差動増幅器及び該差動増幅器の一方の入力端と出力端との間に接続された容量素子を含み、
    　前記電位変更手段が、第１及び第２の入力端と出力端とを有し前記第１及び第２の入力端の何れかと前記出力端とを選択的に接続するスイッチを含み、
    　前記出力端が、前記差動増幅器の他方の入力端に接続されており、
    　前記第１の入力端には前記入力電位に相当する電位が印加され、
    　前記第２の入力端には前記別の電位が印加されることを特徴とする、請求項１～４のいずれか一項に記載の固体撮像装置。
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