WO2012086540A1 - 薄膜トランジスタおよび薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタおよび薄膜トランジスタの製造方法 Download PDF

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WO2012086540A1
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silicon film
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篤 宮崎
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シャープ株式会社
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    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides

Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the thin film transistor.
  • a thin film transistor described in JP-A-7-193249 includes an insulating substrate, a gate electrode formed on the insulating substrate, and a gate insulating film formed so as to cover the gate electrode.
  • the thin film transistor further includes an n + type semiconductor layer doped with impurities, a microcrystalline i type semiconductor layer, and a source electrode and a drain electrode.
  • the thin film transistor described in JP-A-7-193249 includes a silicide film formed on an n + type semiconductor layer.
  • the silicide film is formed of Mo (molybdenum), W, Ni, Cr, Ta, Ti, Nb, Pt, Co, or the like.
  • the manufacturing process of the thin film transistor described in Japanese Patent Application Laid-Open No. 7-193249 includes a step of forming a base coat insulating film on an insulating substrate, a step of forming a gate electrode on the base coat insulating film in a strip shape, Forming a gate insulating film so as to cover the gate electrode.
  • manufacturing process of the thin film transistor includes the steps of forming the amorphous silicon film and a microcrystalline silicon film on the gate insulating film, a step of forming a Si 3 N 4 film on the microcrystalline silicon film, Si 3 N 4 And patterning the film to form a channel protective film.
  • a step of depositing molybdenum on n + microcrystalline silicon by sputtering a step of forming an silicide after forming molybdenum, a step of forming a silicide film, a step of etching molybdenum, a source electrode and a drain electrode Forming.
  • the source electrode and the drain electrode are formed by forming a Ti film of 3000 mm and then patterning it into a predetermined shape by a photolithography process.
  • This natural oxide film is formed by, for example, transferring oxygen elements in a clean room from an n + type microcrystalline silicon film while being transferred from a CVD (Chemical Vapor Deposition) apparatus for forming an n + type microcrystalline silicon film to a sputtering apparatus for forming a metal film. It is formed by bonding with silicon element.
  • CVD Chemical Vapor Deposition
  • the oxygen element is taken into the silicide film.
  • the oxygen element is in a state of being taken into the silicide film.
  • titanium (Ti) has a function of gettering oxygen.
  • titanium (Ti) having an oxygen gettering function it is difficult to getter the oxygen element incorporated in the silicide film.
  • the number of processes is increased because an annealing process is performed separately after forming molybdenum.
  • the resistance value of the TiSi 2 film is 100
  • the resistance value of MoSi 2 is 20 ( ⁇ cm).
  • the channel is formed in the amorphous silicon film.
  • the electrical resistance of the channel formed in the amorphous silicon film is high, and even if a silicide film is formed, it is difficult to sufficiently reduce the electrical resistance of the movement path through which carriers move. .
  • the present invention has been made in view of the above problems, and a first object thereof is to provide a thin film transistor manufacturing method capable of manufacturing a thin film transistor with improved carrier mobility. That is.
  • a second object of the present invention is to provide a thin film transistor with improved carrier mobility.
  • a method of manufacturing a thin film transistor according to the present invention includes a step of preparing a substrate having a main surface, a step of forming a gate electrode on the main surface, a step of forming a gate insulating film so as to cover the gate electrode, and gate insulation Forming a silicon film on the film.
  • a method of manufacturing a thin film transistor includes a step of sequentially forming a silicide metal film containing a first metal element as a main component (having a large diffusion coefficient) and an oxygen gettering film containing a second metal element as a main component on a silicon film. And patterning the oxygen gettering film to form a first electrode and a second electrode disposed at a distance from the first electrode.
  • the diffusion coefficient of the first metal element in the silicon film is larger than the diffusion coefficient of the second metal element in the silicon film.
  • a silicide film is formed by diffusing the first metal element of the silicide metal film into the silicon film.
  • the method for manufacturing a thin film transistor further includes a step of patterning the silicide film to form a first silicide film located under the first electrode and a second silicide film located under the second electrode. The first electrode is in contact with the first silicide film, and the second electrode is in contact with the second silicide film.
  • the first metal element includes at least one metal element selected from the group including Ni (nickel) and Cr (chromium).
  • the second metal element is Ti (titanium).
  • the first metal element is diffused into the silicon film at a temperature of 400 ° C. or lower.
  • the thickness of the silicide metal film is not less than 10 mm and not more than 100 mm.
  • the thickness of the metal film for silicide is 10 to 50 mm.
  • a thin film transistor includes a transparent substrate, a semiconductor layer including the first silicon film and the second silicon film formed on the transparent substrate, a gate insulating film formed on the semiconductor layer, and the gate insulating film sandwiched therebetween.
  • the thin film transistor includes a channel formation region located in a portion facing the gate electrode in the first silicon film, a first silicide region formed by diffusing a first metal element in the semiconductor layer, and a first silicide region And a second silicide region formed in the semiconductor layer with a space therebetween.
  • the thin film transistor includes a first electrode formed on the first silicide region and a second electrode formed on the second silicide region.
  • the first silicon film is formed of a microcrystalline silicon film.
  • the first electrode and the second electrode contain a second metal element as a main component.
  • the diffusion coefficient of the first metal element in the second silicon film is larger than the diffusion coefficient of the second metal element in the second silicon film.
  • the first metal element includes at least one element selected from the group including Ni and Cr.
  • the second metal element is Ti.
  • the first electrode is formed in contact with the first silicide region
  • the second electrode is formed in contact with the second silicide region.
  • a thin film transistor with improved carrier mobility can be manufactured.
  • carrier mobility can be improved.
  • FIG. 3 is a cross-sectional view showing a first step of a manufacturing process of the active matrix substrate 10.
  • FIG. 4 is a cross-sectional view showing a second step of the manufacturing process of active matrix substrate 10.
  • 7 is a cross-sectional view showing a third step of the manufacturing process of the active matrix substrate 10.
  • FIG. 6 is a cross-sectional view showing a fourth step of the manufacturing process of the active matrix substrate 10.
  • FIG. 10 is a cross-sectional view showing a fifth step of the manufacturing process of the active matrix substrate 10.
  • FIG. 10 is a cross-sectional view showing a sixth step of the manufacturing process of the active matrix substrate 10.
  • FIG. 11 is a cross-sectional view showing a seventh step in the manufacturing process of active matrix substrate 10.
  • FIG. 10 is a cross-sectional view showing an eighth step of the manufacturing process of the active matrix substrate 10.
  • FIG. 10 is a cross-sectional view showing a ninth step of the manufacturing process of the active matrix substrate 10. It is sectional drawing which shows the manufacturing process after the manufacturing process of the liquid crystal display device 2 shown in FIG. It is sectional drawing which shows the manufacturing process after the manufacturing process of the liquid crystal display device 2 shown in FIG. It is a graph which forms various films
  • a thin film transistor and a method of manufacturing the thin film transistor according to this embodiment will be described with reference to FIGS.
  • FIG. 1 is an exploded perspective view showing a liquid crystal display device 2 on which a thin film transistor according to the present embodiment is mounted.
  • the liquid crystal display device 2 includes a front cover 4, a back cover 5, and a liquid crystal display module 6 accommodated in the front cover 4 and the back cover 5.
  • the liquid crystal display module 6 includes a display panel 7, a backlight module 8 that irradiates the display panel 7 with light, and a control unit 9 that controls driving of the display panel 7.
  • FIG. 2 shows a cross-sectional view of the display panel 7.
  • the display panel 7 includes an active matrix substrate 10, a counter substrate 11 spaced from the active matrix substrate 10, and a liquid crystal sealed between the active matrix substrate 10 and the counter substrate 11.
  • Layer 12 is a layer of the display panel 7.
  • the counter substrate 11 is provided on a transparent substrate 20 such as a glass substrate, a color filter 21 formed on the lower surface of the transparent substrate 20, a counter electrode 22 formed on the color filter 21, and a lower surface of the counter electrode 22. And an alignment film.
  • the active matrix substrate 10 includes a transparent substrate 30 such as a glass substrate, a thin film transistor 31 formed on the main surface of the transparent substrate 30, an interlayer insulating film 34 formed so as to cover the thin film transistor 31, and an interlayer insulating film 34.
  • a pixel electrode 35 formed on the upper surface and an alignment film 36 formed on the pixel electrode 35 are provided.
  • FIG. 2 In the cross-sectional view shown in FIG. 2, only one thin film transistor 31 is shown. However, when the active matrix substrate 10 is viewed in plan, a plurality of thin film transistors 31 are arranged in an array on the main surface of the transparent substrate 30. ing.
  • the interlayer insulating film 34 covering the thin film transistor 31 includes a passivation film 32 and a planarizing film 33 formed on the passivation film 32.
  • the passivation film 32 is formed of an inorganic insulating film such as a silicon nitride film
  • the planarizing film 33 is formed of, for example, an acrylic resin-based organic insulating film.
  • the thin film transistor 31 includes a gate electrode 40 formed on the main surface of the transparent substrate 30, a gate insulating film 41 formed on the main surface of the transparent substrate 30 so as to cover the gate electrode 40, and the gate insulating film 41.
  • the semiconductor layer 42 formed thereon, the silicide films 48a and 48b, the channel protective film 43, and the source electrode 44 and the drain electrode 45 formed on the upper surface of the semiconductor layer 42 are provided.
  • the gate electrode 40 is made of, for example, a metal material mainly composed of titanium.
  • the gate insulating film 41 is formed from, for example, a silicon nitride film or a silicon oxide film.
  • the semiconductor layer 42 includes a microcrystalline silicon film 46 formed on the gate insulating film 41, an n + -type amorphous silicon film 47 a formed on the microcrystalline silicon film 46 and adjacent to the channel formation region 49, and a microcrystal.
  • An n + -type amorphous silicon film 47 b is formed on the silicon film 46 and located on the opposite side of the n + -type amorphous silicon film 47 a with respect to the channel formation region 49.
  • the microcrystalline silicon film 46 includes a channel formation region 49 in which a channel is formed by applying a predetermined voltage to the gate electrode 40.
  • the microcrystalline silicon film 46 has a small crystal grain size (several tens to thousands of centimeters) and is often in a mixed phase with amorphous silicon.
  • a microcrystalline silicon film containing nanosilicon having a Raman measurement peak value of 518 (cm ⁇ 1 ) or less is employed.
  • the electrical resistance of such a microcrystalline silicon film is lower than that of an amorphous silicon film and shows an electrical resistance equivalent to that of a polycrystalline silicon film.
  • the electrical resistance of the channel is reduced.
  • the n + -type amorphous silicon film 47a is formed so as to run from the upper surface of the microcrystalline silicon film 46 to the upper surface of the channel protective film 43, and the n + -type amorphous silicon film 47b is the same as the n + -type amorphous silicon film 47a. Is formed.
  • the n + -type amorphous silicon films 47 a and 47 b are arranged on the upper surface of the channel protective film 43 with a space therebetween.
  • the channel protective film 43 is formed on a portion of the upper surface of the microcrystalline silicon film 46 located above the gate electrode 40.
  • the channel protective film 43 is also formed of, for example, a silicon nitride film.
  • the silicide films 48a and 48b are formed on the n + -type amorphous silicon films 47a and 48b. As described later, the silicide films 48a and 48b are formed by diffusing one or both of metal elements of Ni (nickel) and Cr (chromium) into the n + type amorphous silicon film in the manufacturing process. The resistance of the n + -type amorphous silicon films 47a and 48b is reduced.
  • the silicide film 48a is formed on the upper surface of the n + -type amorphous silicon film 47a, and the silicide film 48b is formed on the upper surface of the n + -type amorphous silicon film 47b.
  • the n + type amorphous silicon film 47a and the n + type amorphous silicon film 47b are arranged with a space therebetween.
  • the silicide film 48b is located on the opposite side of the channel formation region 49 from the silicide film 48a.
  • the silicide film 48a and the silicide film 48b include at least one metal element selected from the group including Ni and Cr.
  • the silicide film 48a and the silicide film 48b are preferably formed from nickel silicide.
  • the drain electrode 45 is formed on the upper surface of the silicide film 48a, and the drain electrode 45 is in direct contact with the silicide film 48a.
  • the source electrode 44 is formed on the upper surface of the silicide film 48b, and the source electrode 44 is in direct contact with the silicide film 48b.
  • the source electrode 44 and the drain electrode 45 are made of, for example, a metal material mainly composed of Ti (titanium).
  • a pixel electrode 35 is connected to the drain electrode 45.
  • a predetermined voltage is applied to the gate electrode 40, whereby a channel is formed in a portion of the microcrystalline silicon film 46 where the channel formation region 49 is located.
  • the channel moves between the source electrode 44 and the drain electrode 45, and a predetermined potential is also applied to the drain electrode 45.
  • the pixel electrode 35 is connected to the drain electrode 45, and a predetermined potential is also applied to the pixel electrode 35.
  • the thin film transistor 31 of the liquid crystal display device 2 configured as described above, carriers pass from the source electrode 44 to the silicide film 48a, the n + type amorphous silicon film 47b, the channel, and the n + type amorphous silicon film 47a.
  • the drain electrode 45 is reached.
  • the low resistance silicide film 48a and the silicide film 48b formed by diffusing one or both of the metal elements of Ni (nickel) and Cr (chromium) are located in the path through which the carriers pass, and the channel is formed. Since it is formed in the microcrystalline silicon film 46, the resistance of the path along which carriers move is reduced. That is, the carrier mobility is improved by the low resistance silicide films 48a and 48b formed by diffusing one or both of the metal elements of Ni (nickel) and Cr (chromium) and the microcrystalline silicon film 46. Is planned.
  • the metal element diffusing in the silicide films 48a and 48b is the first metal element
  • the main component of the metal film forming the source electrode 44 and the drain electrode 45 is the second metal element.
  • the diffusion coefficient of the first metal element in the n + -type amorphous silicon film 47a is larger than the diffusion coefficient of the second metal element.
  • the silicide film 48a extends in a wide range in the n + -type amorphous silicon film 47a, and the resistance of the path through which carriers pass can be reduced.
  • the silicide film 48a includes a first metal element diffused in the n + -type amorphous silicon, and the first metal element is at least one metal element selected from the group including Ni and Cr. By employing such a metal element, the metal element can be diffused over a wide range.
  • the silicide film 48a is located in the n + type amorphous silicon film 47a, and the silicide film 48b is contained in the n + type amorphous silicon film 47b. Silicide may be diffused into the n + -type amorphous silicon films 47 a and 47 b and the microcrystalline silicon film 46.
  • silicide may diffuse in a portion of the semiconductor layer 42 other than the channel formation region 49.
  • the source electrode 44 and the drain electrode 45 may be short-circuited.
  • the metal film constituting the source electrode 44 and the drain electrode 45 contains titanium (Ti) as a main component and additionally contains inevitable impurities.
  • the metal film mainly composed of titanium (Ti) forming the source electrode 44 and the drain electrode 45 includes one or both of metal elements of Ni (nickel) and Cr (chromium) as a main component, as will be described later. After forming the metal film, it is formed on the upper surface of the metal film. One or both of the metal elements of Ni (nickel) and Cr (chromium) diffuse into the n + type amorphous silicon films 47a and 47b, while oxygen located on the n + type amorphous silicon films 47a and 47b. The element is gettered to a titanium Ti film (oxygen gettering film). As described above, the oxygen element is gettered from the n + -type amorphous silicon films 47a and 47b, and the resistance in the n + -type amorphous silicon films 47a and 47b is reduced.
  • silicide film 48a and the drain electrode 45 are in direct contact, and the silicide film 48b and the source electrode 44 are in direct contact.
  • the diffusion coefficient of the metal element forming the silicide films 48a and 48b is high, the metal is prevented from remaining on the amorphous silicon film, and the silicide films 48a and 48b, the source electrode 44, and the drain electrode 45 are suppressed. A wide area is directly secured.
  • the liquid crystal display device 2 is formed by housing the display panel 7, the liquid crystal display module 6, and the control unit 9 in the front cover 4 and the back cover 5.
  • the display panel 7 is manufactured by separately manufacturing the active matrix substrate 10 and the counter substrate 11 and enclosing the liquid crystal layer 12 between the active matrix substrate 10 and the counter substrate 11.
  • FIG. 3 is a cross-sectional view showing a first step of the manufacturing process of the active matrix substrate 10.
  • a mother transparent substrate 50 is prepared.
  • a plurality of panel formation regions are defined on the main surface of the mother transparent substrate 50.
  • a plurality of thin film transistors 31 are formed in each panel forming region in a subsequent process, and a plurality of active matrix substrates 10 are manufactured by cutting each panel forming region.
  • a metal film such as titanium (Ti) is formed by sputtering.
  • the deposition rate of the metal film is, for example, 5 liters / S, and the metal film is deposited, for example, about 1500 liters. Then, this metal film is patterned to form the gate electrode 40.
  • an insulating film 51 is formed on the main surface of the mother transparent substrate 50 so as to cover the gate electrode 40.
  • a microcrystalline silicon film 52 is formed on the upper surface of the insulating film 51.
  • an insulating film 53 is formed on the microcrystalline silicon film 52.
  • the insulating film 51 is formed of, for example, a silicon nitride film (SiN film) or a silicon oxide film (SiO 2 film).
  • the insulating film 53 is also formed with a silicon nitride film (SiN film), a silicon oxide film (SiO 2 film), or the like.
  • the insulating film 51, the microcrystalline silicon film 52, and the insulating film 53 are formed using, for example, a PECVD (plasma-enhanced chemical vapor deposition (PECVD)) apparatus.
  • PECVD plasma-enhanced chemical vapor deposition
  • the thickness of the insulating film 51 is, for example, about 3500 mm.
  • the thicknesses of the microcrystalline silicon film 52 and the insulating film 53 are also about 500 mm, for example.
  • the insulating film 53 is patterned to form a channel protective film 43.
  • an n + -type amorphous silicon film 54 is formed on the microcrystalline silicon film 52 so as to cover the channel protective film 43 using a PECVD apparatus or the like.
  • the thickness of the n + -type amorphous silicon film 54 is, for example, about 500 mm.
  • a metal film (silicide metal film) 55 and a metal film (oxygen gettering film) 57 are sequentially stacked on the upper surface of the n + -type amorphous silicon film 54.
  • the metal film 55 contains at least one metal element selected from the group consisting of Ni and Cr as a main component. Of these groups, Ni is most preferred.
  • the metal film 55 is a single-layer metal film, but the metal film 55 may be a laminated metal film formed by laminating a plurality of metal films. In this case, the main component of each metal film may be different.
  • the metal film 55 is deposited by sputtering, for example, at a temperature from room temperature (30 ° C.) to 400 ° C. or less and about 10 to 100 mm. To do.
  • the time for forming the metal film 55 is, for example, about 10 minutes.
  • a metal film 57 is deposited on the upper surface of the metal film 55.
  • the metal film 57 is formed of, for example, a metal material mainly containing Ti.
  • the metal film 57 and the metal film 55 are formed in the same chamber, for example.
  • Metal elements such as Ni contained in the metal film 55 diffuse well into the n + -type amorphous silicon film 54 even in the manufacturing temperature range (100 ° C. or more and 400 ° C. or less) of the thin film transistor formed on the glass substrate. Ni diffuses well in the amorphous silicon film even at room temperature (about 30 ° C.).
  • the oxygen element in the clean room and the silicon element of the n + -type amorphous silicon film 54 are combined to form silicon oxide.
  • a film may be formed.
  • the metal film 55 mainly composed of Ni element and the metal film 57 mainly composed of Ti element are sequentially laminated on the upper surface of the n + type amorphous silicon film 54 in which the silicon oxide film is partially formed. Then, the Ni element of the metal film 55 diffuses into the n + type amorphous silicon film 54. On the other hand, the oxygen element present on the upper surface of the n + -type amorphous silicon film 54 moves toward the metal film 57.
  • Ni element is a metal element that is difficult to bond with oxygen element. Since the Ni element has a large diffusion coefficient in the n + type amorphous silicon film, the Ni element diffuses to the n + type amorphous silicon film 54 side, and NiSi low-resistance silicide is locally formed.
  • the oxygen element contained in the n + -type amorphous silicon film 54 is not bonded to the Ni element, but is gettered on the side of the metal film 57 mainly composed of Ti (titanium) formed on the metal film 55. Be ringed.
  • the oxygen element does not remain in the NiSi silicide region but diffuses to the metal film 57 side mainly composed of Ti.
  • the diffused oxygen locally forms TiO 2 , but the overall resistance of the metal film 57 gettered with the oxygen element becomes the resistance of metal Ti.
  • Ni element diffuses into the n + type amorphous silicon film 54 to form a low resistance source / drain region, and the metal film 57 gettered with the oxygen element is patterned in a later step to form the source / drain.
  • An electrode is formed.
  • the silicide film 56 is formed on the n + -type amorphous silicon film 54 and the oxygen element is gettered to the metal film 57.
  • the metal film 55 mainly containing one or both of the metal elements of Ni (nickel) and Cr (chromium) and Ti (titanium) are used.
  • the metal film 57 By sequentially laminating the metal film 57 as the main component, one or both of the metal elements of Ni (nickel) and Cr (chromium) diffuse into the n + type amorphous silicon film 54 to form a low resistance silicide film 56.
  • the oxygen element located in the n + -type amorphous silicon film 54 is gettered to the metal film 57.
  • the following manufacturing method is given as a comparative example.
  • a metal film mainly composed of Ni is deposited on the upper surface of the n + type amorphous silicon film 54 on which the natural oxide film is formed.
  • annealing is performed to form a silicide film.
  • a metal film containing Ti as a main component is formed.
  • an NiSi oxide is formed on the upper surface of the silicide film.
  • the metal film mainly composed of Ti is formed after the NiSi oxide is formed, the NiSi oxide is not in a dissolved state. Therefore, the oxygen element of the NiSi oxide is Ti It is difficult for gettering to occur in a metal film containing as a main component.
  • the oxygen element is difficult to getter the oxygen element of the n + -type amorphous silicon film 54 to the metal film mainly composed of Ti.
  • the metal film 55 mainly composed of Ni element and the metal film 57 mainly composed of Ti element are sequentially formed in the same chamber.
  • the oxygen element located in the upper layer of the n + type amorphous silicon film 54 one or both of the metal elements of Ni (nickel) and Cr (chromium) diffuse into the n + type amorphous silicon film 54 to form a silicide film. In the process, it can move toward the metal film 57.
  • the oxygen element located in the upper layer of the n + type amorphous silicon film 54 can be satisfactorily gettered with the oxygen element of the n + type amorphous silicon film 54. Since the oxygen element in the n + type amorphous silicon film 54 is gettered to the metal film 57, the electrical resistance of the n + type amorphous silicon film 54 can be reduced.
  • the thickness of the metal film 55 containing as a main component a metal element selected from the group consisting of Ni and Cr is 10 to 100 mm.
  • the film thickness of the metal film 55 it is possible to suppress the metal film 55 from remaining on the upper surface of the n + -type amorphous silicon film 54 when the silicide film 56 is formed.
  • the n + type amorphous silicon in which the Ni element is diffused is also etched by the metal etching solution for etching the Ti metal film and the Ni metal film, man-hours can be reduced.
  • the metal film 55 mainly composed of a metal element selected from the group consisting of Ni and Cr is diffused into the n + -type amorphous silicon film 54 at the temperature in the sputtering chamber, and therefore annealed. Therefore, the silicide film 56 can be formed without reducing the manufacturing process.
  • the thickness of the metal film 55 is set to 10 to 100 mm as described above, and the reason will be described.
  • the thickness of the metal film 55 is less than 10 mm, the thickness of the formed silicide film 56 is also reduced, and it is difficult to reduce the resistance of the movement path through which carriers move.
  • the metal film 55 may remain on the upper surface of the n + -type amorphous silicon film 54. If the metal film 55 remains on the upper surface of the n + -type amorphous silicon film 54, the oxygen element existing on the upper surface of the n + -type amorphous silicon film 54 becomes difficult to getter to the metal film 57 mainly composed of Ti.
  • a metal film such as Ni (nickel) remains on the n + -type amorphous silicon film 54 and a metal film 57 mainly composed of Ti (titanium). May hinder gettering of the oxygen element.
  • the thickness of the metal film 55 is preferably 10 to 50 mm.
  • the silicide film 56 is formed without performing the annealing process, but the annealing process is performed at 200 ° C. for 1 hour to diffuse the metal element such as Ni. May be promoted.
  • Equation (1) is an equation for calculating the diffusion distance of the metal element in the amorphous silicon.
  • X is the diffusion distance ( ⁇ ) of the metal element
  • D is the diffusion coefficient (cm 2 / s) of the metal element in the amorphous silicon
  • t is the diffusion time (s).
  • the diffusion coefficient of Ni in amorphous silicon at 200 ° C. is 2.36 ⁇ E ⁇ 16 (cm 2 / s).
  • the diffusion distance of Ni is 130 mm.
  • the diffusion coefficient of Ti in amorphous silicon at 200 ° C. is 1.00 ⁇ E ⁇ 20 (cm 2 / s) or less.
  • the diffusion coefficient of Ni in the amorphous silicon film is larger than the diffusion coefficient of Ti (titanium) in the amorphous silicon film. For this reason, a silicide film formed using a metal film containing Ni as a main component spreads over a wider range than a silicide film formed using a metal film containing Ti as a main component.
  • the silicide film 56 formed using the metal film 55 mainly composed of Ni spreads over a wider range than the silicide film formed using the metal film mainly composed of Ti, and Ni
  • the silicide film 56 formed using the metal film 55 containing as a main component has a lower resistance than the silicide film formed using the metal film containing Ti as a main component.
  • the diffusion coefficient of Cr (chromium) in amorphous silicon is larger than the diffusion coefficient of Ni (nickel) in amorphous silicon.
  • the metal film 55 may be formed of a metal material whose main component is Cr (chromium).
  • the diffusion time is 30 (min) using the Cr diffusion coefficient at 200 ° C.
  • the Cr diffusion distance is about 900 mm.
  • Cr can form a silicide film having a higher diffusion coefficient in silicon than Ti and having a lower resistance.
  • the metal film 55 may be an alloy metal film containing one or both of Ni (nickel) and Cr (chromium) and one or both of Co (cobalt) and Pt (platinum).
  • the metal film 55 includes a metal film mainly containing one or both of Ni (nickel) and Cr (chromium) and a metal film mainly containing at least one or both of Co (cobalt) and Pt (platinum).
  • a laminated metal film When the silicide film 56 is formed using such a metal film 55, the silicide film 56 becomes a ternary silicide film such as Si—Ni—Co. When the ternary silicide film 56 is formed, the diffusion coefficient of Ni element can be improved. As a result, a lower resistance silicide film can be formed.
  • the film thickness of the metal film 55 formed of any one of Ni, Cr, etc. is set to 100 mm or less.
  • the silicide film 56 is contained in the n + -type amorphous silicon film 54, but the silicide film 56 may reach the microcrystalline silicon film 52.
  • the metal film 57 becomes TiO 2 by gettering the oxygen element in the n + -type amorphous silicon film 54.
  • the electrical resistance of the TiO 2 film is higher than that of the Ti film.
  • most of the metal film 57 after gettering the oxygen element is made of Ti (titanium), and only a part of the metal film 57 is made of TiO 2 . For this reason, even after the oxygen element is gettered, the resistance value of the metal film 57 is low.
  • the resistance of the n + -type amorphous silicon film 54 is reduced by forming a silicide film with Ni having a large diffusion coefficient, and the electric resistance of the entire carrier movement path is reduced. It has been. As a result, the liquid crystal display device 2 having high mobility can be obtained.
  • FIG. 12 is a cross-sectional view showing a manufacturing process after the manufacturing process of the liquid crystal display device 2 shown in FIG. As shown in FIG. 12, the metal film 57, silicide film 56, n + -type amorphous silicon film 54, and microcrystalline silicon film 52 are patterned. At this time, the channel protective film 43 and the gate insulating film 41 function as an etching stopper.
  • the source electrode 44 and the drain electrode 45 are formed by patterning the metal film 57. Further, the silicide film 56 is patterned to form silicide films 48a and 48b.
  • n + type amorphous silicon film 54 By patterning the n + type amorphous silicon film 54, an n + type amorphous silicon film 47a and an n + type amorphous silicon film 47b are formed. By patterning the microcrystalline silicon film 52, the microcrystalline silicon film 46 is formed. In this way, a plurality of thin film transistors 31 are formed in each panel formation region of the mother transparent substrate 50.
  • FIG. 13 is a cross-sectional view showing a manufacturing process after the manufacturing process of the liquid crystal display device 2 shown in FIG. As shown in FIG. 13, a passivation film 32 and a planarizing film 33 are sequentially stacked.
  • planarizing film 33 is patterned.
  • the passivation film 32 is patterned using the patterned planarization film 33 as a mask to form a contact hole reaching the drain electrode 45.
  • a transparent conductive film such as an ITO (Indium Tin Oxide) film is deposited on the upper surface of the planarizing film 33. Then, the transparent conductive film is patterned to form the pixel electrode 35. After the pixel electrode 35 is formed, a polyimide film is formed, and this polyimide film is subjected to a rubbing process or the like to form an alignment film 36.
  • ITO Indium Tin Oxide
  • an active matrix substrate is formed in each panel formation region of the mother transparent substrate 50.
  • the mother transparent substrate 50 is cut so that each panel formation region becomes independent. In this way, the active matrix substrate 10 shown in FIG. 2 is formed.
  • the thin film transistor of Example 1 is formed of Ti, a gate electrode 40 having a thickness of 1000 mm, a gate insulating film 41 formed of a silicon oxide film (SiN x ), and having a thickness of 3500 mm. , 500 ⁇ m of microcrystalline silicon film 46. Furthermore, a channel protective film 43 formed of a silicon nitride film (SiN x ) and having a thickness of 1500 mm, n + type amorphous silicon films 47a and 47b having a thickness of 500 mm, 48a and 48b made of nickel silicide, A drain electrode 45 and a source electrode 44 made of Ti and having a thickness of 1500 mm are provided.
  • the nickel silicide was formed by forming Ni having a thickness of 50 mm on the n + -type amorphous silicon film by sputtering at 200 ° C. and then diffusing Ni.
  • the mobility of the thin film transistor of Example 1 is 0.78 (cm 2 / V ⁇ s).
  • the thin film transistor of the comparative example is formed of Ti, a gate electrode having a thickness of 1000 ⁇ , a gate insulating film 41 having a thickness of 3500 ⁇ ⁇ formed by a silicon oxide film (SiN x ), and a microcrystalline silicon film having a thickness of 500 ⁇ .
  • a source formed of a silicon nitride film (SiN x ) and formed from an etching stopper having a thickness of 1500 mm, an n + -type amorphous silicon film having a thickness of 500 mm, and a titanium (Ti) film having a thickness of 1500 mm.
  • the Ti film was formed by sputtering at 200 ° C.
  • the mobility of the thin film transistor of this comparative example is 0.50 (cm 2 / V ⁇ s).
  • the mobility of the thin film transistor of this Example 1 in which nickel silicide is formed by sputtering Ni at a thickness of 50 mm at 200 ° C. is 1.5 times higher than the mobility of the thin film transistor as a comparative example. .
  • This proposal improves the thin film transistor characteristics.
  • FIG. 14 is a graph showing the electrical resistance of each film formed with various films.
  • the vertical axis of FIG. 14 is a graph showing the resistance value, and shows the resistance value ( ⁇ / ⁇ ) of each film after forming various films.
  • ( ⁇ / ⁇ ) is also indicated as ( ⁇ / sq) or ( ⁇ / square unit).
  • “An + 1500 ⁇ ” shown in FIG. 14 indicates a resistance value of an amorphous silicon film obtained by depositing 1500 n of n + type amorphous silicon at 250 ° C. on a glass substrate using a plasma CVD apparatus. .
  • Ni room temperature 50 ° shown in FIG. 14 indicates the resistance value ( ⁇ / ⁇ ) of the Ni film obtained by forming a Ni film having a film thickness of 50 mm on the glass substrate by sputtering at room temperature.
  • the “an + + Ni room temperature” shown in FIG. 14 means that 1500 nm of n + type amorphous silicon is formed at 250 ° C. using a plasma CVD apparatus, and 50 ° C. by sputtering at room temperature on this n + type amorphous silicon film.
  • the resistance value of the laminated film obtained by forming the Ni film is shown.
  • the resistance value of “an + + Ni room temperature” is smaller than the resistance value of “Ni room temperature 50 °”. This is because even at room temperature, Ni element diffuses into the amorphous silicon film to form a nickel silicide film.
  • FIG. 15 is also a graph showing the electrical resistance of each film formed with various films.
  • an + 1500 ⁇ means an n + -type amorphous silicon film obtained by depositing 1500 n of n + -type amorphous silicon at 250 ° C. on a glass substrate using a plasma CVD apparatus. The resistance value is shown.
  • Ti room temperature 150 ⁇ indicates the resistance value ( ⁇ / ⁇ ) of the Ti film obtained by depositing 150 Ti Ti film on the glass substrate by sputtering at room temperature.
  • Ann + + Ti normal temperature means that 1500 nm of amorphous silicon is formed on a glass substrate at 250 ° C. using a plasma CVD apparatus, and 150 nm of Ti film is formed on the formed amorphous silicon film by sputtering at normal temperature. The resistance value of the laminated film obtained by this is shown.
  • the resistance value of “an + + Ti room temperature” is not so small as compared with “Ti room temperature 50 ° C.”. This is because, at room temperature, Ti element is difficult to diffuse into the amorphous silicon film, and it is difficult to form a low resistance titanium silicide film. Further, when the resistance value of “an + + Ti room temperature” shown in FIG. 15 is compared with the resistance value of “an + + Ni room temperature” shown in FIG. 14, the direction of “an + + Ni room temperature” It can be seen that the resistance value is small. This is because Ni element diffuses into the amorphous silicon film even at room temperature to form a silicide film. That is, the Ti element is less likely to diffuse into the amorphous silicon film than the Ni element.
  • FIG. 16 is a graph showing the resistance value of each film formed with various films.
  • an + 1500 1 means an n + -type amorphous silicon film obtained by depositing 1500 n of an n + -type amorphous silicon film at 250 ° C. on a glass substrate using a plasma CVD apparatus. The resistance value is shown.
  • Ni 200 ° C. 50 ° C.” indicates the resistance value of the Ni film obtained by forming a Ni film having a thickness of 50 ° C. on a glass substrate by sputtering at 200 ° C.
  • “An + + Ni 200 ° C.” means that an n + -type amorphous silicon film having a film thickness of 1500 mm is formed on a glass substrate at 250 ° C. using a plasma CVD apparatus. The resistance value of the film
  • membrane is shown.
  • Ni element diffuses well into the amorphous silicon film even at room temperature.
  • FIG. 17 is a graph showing resistance values of various films formed by depositing various films.
  • an + 1500 means n + type amorphous silicon film having a thickness of 1500 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ formed at 250 ° C. using a plasma CVD apparatus on a glass substrate. The resistance value of the type amorphous silicon film is shown.
  • Ti 200 ° C. 150 ° C.” indicates the resistance value of the Ti film obtained by forming a Ti film having a thickness of 150 ° C. on a glass substrate by sputtering at 200 ° C.
  • Ann + + Ti 200 ° C.” means that an n + -type amorphous silicon film having a thickness of 1500 mm is formed at 250 ° C. on a glass substrate using a plasma CVD apparatus, and this n + -type amorphous silicon film is formed on the n + -type amorphous silicon film.
  • the resistance value of the laminated film obtained by forming a Ti film having a thickness of 150 mm by sputtering at 200 ° C. is shown.
  • Ann + + Ti room temperature means that an n + type amorphous silicon film having a thickness of 1500 mm is formed at 250 ° C. on a glass substrate using a plasma CVD apparatus, and on this n + type amorphous silicon film, The resistance value of the laminated film obtained by forming a Ti film having a thickness of 150 mm by sputtering at room temperature is shown.
  • the nickel silicide film formed by diffusing Ni element has a lower resistance from room temperature to 200 ° C. than the Ti silicide film formed by diffusing Ti element.
  • FIG. 18 is a graph showing the resistance value of each film formed with various films.
  • an + + Ni normal temperature means that an n + type amorphous silicon film having a thickness of 1500 mm is formed on a glass substrate at 250 ° C. using a plasma CVD apparatus. The resistance value of the film when the Ni film is formed on the silicon film by sputtering at room temperature is shown.
  • “An + + Ni room temperature 200 ° C. 2 h annealing” means that an n + -type amorphous silicon film having a thickness of 1500 mm is formed on a glass substrate at 250 ° C. using a plasma CVD apparatus. The resistance value of the film formed by forming a Ni film on the film by sputtering at room temperature and then performing an annealing treatment at 200 ° C. for 2 h is shown.
  • “An + + Ni 200 ° C.” means that an n + -type amorphous silicon film having a thickness of 1500 mm is formed at 250 ° C. on a glass substrate using a plasma CVD apparatus, and this n + -type amorphous silicon film is formed on the n + -type amorphous silicon film.
  • the resistance value of the film when the Ni film is formed by sputtering at 200 ° C. is shown.
  • “An + + Ni 200 ° C. 200 ° C. 2 h annealing” means that an n + -type amorphous silicon film having a thickness of 1500 mm is formed on a glass substrate at 250 ° C. using a plasma CVD apparatus. The resistance value of the film formed by forming a Ni film on the silicon film by sputtering at 200 ° C. and then performing an annealing treatment at 200 ° C. for 2 h is shown.
  • FIG. 19 is a graph showing various films formed and the resistance values of the films.
  • an + + Ti room temperature means that an n + type amorphous silicon film having a thickness of 1500 mm is formed on a glass substrate at 250 ° C. using a plasma CVD apparatus.
  • a resistance value of a film obtained by forming a Ti film having a thickness of 150 mm on a silicon film by sputtering at room temperature is shown.
  • “An + + Ti room temperature 200 ° C. 2 h annealing” means that an n + type amorphous silicon film having a thickness of 1500 mm is formed on a glass substrate at 250 ° C. using a plasma CVD apparatus. A counter value of a film obtained by forming a Ti film having a thickness of 150 mm on the film by sputtering at room temperature and subjecting the formed laminated film to an annealing treatment at 200 ° C. for 2 hours is shown.
  • Ann + + Ti 200 ° C.” means that an n + -type amorphous silicon film having a thickness of 1500 mm is formed at 250 ° C. on a glass substrate using a plasma CVD apparatus, and this n + -type amorphous silicon film is formed on the n + -type amorphous silicon film.
  • the resistance value of the laminated film obtained by forming a Ti film having a thickness of 150 mm by sputtering at 200 ° C. is shown.
  • “An + + Ti 200 ° C. 200 ° C. 2 h annealing” means that an n + -type amorphous silicon film having a thickness of 1500 mm at 250 ° C. is formed on a glass substrate using a plasma CVD apparatus. A counter value of a film obtained by forming a Ti film having a thickness of 150 mm on a silicon film by sputtering at 200 ° C. and subjecting the formed laminated film to annealing treatment at 200 ° C. for 2 h is shown.
  • Resistance of the "a-n + + Ti normal temperature 200 ° C. 2h annealing” is found to be higher than the resistance value of the "a-n + + Ni normal temperature 200 ° C. 2h annealing" shown in FIG. 18.
  • the chamber when sputtering Ni and Ti, the chamber was filled with Ar (argon) gas.
  • Ar argon
  • oxygen elements such as O 2 and H 2 O contained in the argon gas are combined with Ti, and TiO 2 Seems to have formed.
  • Ni is less likely to be oxidized than Ti, Ni can be diffused well in the n + -type amorphous silicon film, and a low-resistance nickel silicide can be well formed.
  • a metal having Ti (titanium) as a main component that forms a low resistance silicide film using a metal thin film having a film thickness of 50 mm as a main component, and that is easy to diffuse, and getters oxygen.
  • a low-resistance source / drain electrode is formed to improve the mobility of the liquid crystal display device.
  • the present invention is suitable for a thin film transistor and a method for manufacturing the thin film transistor.
  • liquid crystal display device 4 front cover, 5 back cover, 6 liquid crystal display module, 7 display panel, 8 backlight module, 9 control unit, 10 active matrix substrate, 11 counter substrate, 12 liquid crystal layer, 20, 30 transparent substrate, 21 color filter, 22 counter electrode, 31 thin film transistor, 32 passivation film, 33 planarization film, 34 interlayer insulation film, 35 pixel electrode, 36 alignment film, 40 gate electrode, 41 gate insulation film, 42 semiconductor layer, 43 channel protection film 44 source electrode, 45 drain electrode, 46, 52 microcrystalline silicon film, 47a, 47b, 54 n + type amorphous silicon film, 48a, 48b, 56 silicide film, 49 channel forming region, 50 mother transparent substrate, 51, 53 Insulation film, 55, 57 Metal film.

Abstract

　薄膜トランジスタの製造方法は、主表面を有する基板（５０）を準備する工程と、主表面上にゲート電極（４０）を形成する工程と、ゲート電極（４０）を覆うようにゲート絶縁膜（５１）を形成する工程と、ゲート絶縁膜（５１）上にシリコン膜（５２）を形成する工程と、シリコン膜（５２）上に第１金属元素を主成分とするシリサイド用金属膜（５５）と、第２金属元素を主成分とする酸素ゲッタリング膜（５７）とを順次形成する工程と、酸素ゲッタリング膜（５７）をパターニングして、第１電極と、第１電極から間隔をあけて配置された第２電極とを形成する工程とを備え、シリコン膜（５２）中の第１金属元素の拡散係数は、シリコン膜（５２）中の第２金属元素の拡散係数よりも大きい。

Description

薄膜トランジスタおよび薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタおよび薄膜トランジスタの製造方法に関する。
　従来から薄膜トランジスタおよび薄膜トランジスタの製造方法について各種提案されている。
　たとえば、特開平７－１９３２４９号公報に記載された薄膜トランジスタは、絶縁基板と、絶縁基板上に形成されたゲート電極と、ゲート電極を覆うように形成されたゲート絶縁膜とを備える。さらに、この薄膜トランジスタは、不純物がドーピングされたｎ+型半導体層と、微結晶化したｉ型半導体層と、ソース電極及びドレイン電極とを備える。
　さらに、特開平７－１９３２４９号公報に記載された薄膜トランジスタはｎ+型半導体層に形成されたシリサイド膜を備える。
　このシリサイド膜は、Ｍｏ（モリブデン）、Ｗ、Ｎｉ、Ｃｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｐｔ、Ｃｏ等によって形成されている。
　この特開平７－１９３２４９号公報に記載された薄膜トランジスタの製造工程は、まず、絶縁基板上にベースコート絶縁膜を形成する工程と、このベースコート絶縁膜上にゲート電極を帯状に形成する工程と、このゲート電極を覆うようにゲート絶縁膜を形成する工程とを備える。
　さらに、薄膜トランジスタの製造工程は、ゲート絶縁膜上に非結晶シリコン膜と微結晶シリコン膜とを形成する工程と、微結晶シリコン膜上にＳｉ3Ｎ4膜を形成する工程と、Ｓｉ3Ｎ4膜をパターニングして、チャネル保護膜を形成する工程とを備える。
　そして、チャネル保護膜から露出する微結晶シリコン膜および非結晶シリコン膜に不純物を導入イオンをドーピングする工程を備える。
　さらに、ｎ+微結晶シリコン上にモリブデンをスパッタリングで堆積する工程と、モリブデンを形成した後、アニール処理を施し、シリサイド膜を形成する工程と、モリブデンをエッチングする工程と、ソース電極およびドレイン電極を形成する工程とを備える。
　ソース電極およびドレイン電極は、Ｔｉ膜を３０００Å形成した後、フォトリソグラフィ工程により所定形状にパターニングすることで形成される。
特開平７－１９３２４９号公報
　特開平７－１９３２４９号公報に記載された薄膜トランジスタの製造方法において、Ｍｏ（モリブデン）、Ｗ、Ｎｉ、Ｃｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｐｔ、Ｃｏ等の金属膜を形成する際に、ｎ+型微結晶シリコン膜上に自然酸化膜が形成される場合がある。
　この自然酸化膜は、たとえば、ｎ+型微結晶シリコン膜を形成するＣＶＤ（ChemicalVaporDeposition）装置から金属膜を形成するスパッタリング装置に搬送する間にクリーンルーム内の酸素元素がｎ+型微結晶シリコン膜のシリコン元素と結合することで形成される。
　このように、酸素元素が存在するｎ+型微結晶シリコン膜上に金属膜を堆積し、当該金属膜にアニール処理を施すと、酸素元素は、シリサイド膜内に取り込まれる。
　その後、残留する金属膜をエッチングにより除去したとしても、酸素元素はシリサイド膜内に取り込まれた状態となっている。
　一般に、チタン（Ｔｉ）は酸素をゲッタリングする機能を有する。しかし、酸素のゲッタリング機能を有するチタン（Ｔｉ）であっても、シリサイド膜内に取り込まれた酸素元素をゲッタリングすることは困難である。
　このため、上記のように、シリサイド膜を形成した後、チタン（Ｔｉ）をシリサイド膜上に形成したとしても、シリサイド膜内の酸素元素はチタン（Ｔｉ）にゲッタリングされない。この結果、特開平７－１９３２４９号公報に記載された薄膜トランジスタの製造方法においては、シリサイドの低抵抗化を十分に図ることが困難なものなっている。
　さらに、この特開平７－１９３２４９号公報に記載された薄膜トランジスタの製造方法においては、モリブデンを形成した後、アニール工程を別に行うため工程数が増加している。
　この結果、特開平７－１９３２４９号公報に記載された薄膜トランジスタの製造方法では、工程数が増加するが、作成された薄膜トランジスタのキャリアの移動度は低くなるおそれがある。
　なお、特開平７－１９３２４９号公報に記載された薄膜トランジスタの製造方法においては、チタン（Ｔｉ）を用いて、シリサイド膜を形成することが提案されているが、ＴｉＳｉ2膜の抵抗値は、１００（μΩcm）であり、たとえば、ＭｏＳｉ2の抵抗値は、２０（μΩcm）である。その一方で、薄膜トランジスタにおけるキャリアの移動度の向上を図るには、シリサイド膜の低抵抗化が大切であり、チタンシリサイド膜は、薄膜トランジスタのシリサイド膜としては適さないという問題がある。
　さらに、特開平７－１９３２４９号公報に記載された薄膜トランジスタにおいては、チャネルは非結晶シリコン膜内に形成されている。
　非結晶シリコン膜内に形成されたチャネルの電気的抵抗は高く、シリサイド膜を形成したとしても、キャリアが移動する移動経路の電気的抵抗の低減を十分に図ることは困難なものとなっている。
　本発明は、上記のような課題に鑑みてなされたものであって、その第１の目的は、キャリアの移動度の向上が図られた薄膜トランジスタを製作することができる薄膜トランジスタの製造方法を提供することである。本発明の第２の目的は、キャリアの移動度の向上が図られた薄膜トランジスタを提供することである。
　本発明に係る薄膜トランジスタの製造方法は、主表面を有する基板を準備する工程と、主表面上にゲート電極を形成する工程と、ゲート電極を覆うようにゲート絶縁膜を形成する工程と、ゲート絶縁膜上にシリコン膜を形成する工程とを備える。薄膜トランジスタの製造方法は、シリコン膜上に（拡散係数の大きい）第１金属元素を主成分とするシリサイド用金属膜と、第２金属元素を主成分とする酸素ゲッタリング膜とを順次形成する工程と、酸素ゲッタリング膜をパターニングして、第１電極と、第１電極から間隔をあけて配置された第２電極とを形成する工程とを備える。上記シリコン膜中における第１金属元素の拡散係数は、シリコン膜中における第２金属元素の拡散係数よりも大きい。
　好ましくは、上記シリサイド用金属膜の第１金属元素がシリコン膜内に拡散することで、シリサイド膜が形成される。薄膜トランジスタの製造方法は、シリサイド膜をパターニングして、第１電極下に位置する第１シリサイド膜と、第２電極下に位置する第２シリサイド膜とを形成する工程をさらに備える。上記第１電極は第１シリサイド膜に接触し、第２電極は第２シリサイド膜に接触する。
　好ましくは、上記第１金属元素は、Ｎｉ（ニッケル）と、Ｃｒ（クロム）とを含む群から選択された金属元素を少なくとも１つ含む。好ましくは、上記第２金属元素は、Ｔｉ（チタン）である。
　好ましくは、４００℃以下の温度で第１金属元素をシリコン膜内に拡散させる。好ましくは、上記シリサイド用金属膜の膜厚は、１０Å以上１００Å以下である。好ましくは、上記シリサイド用金属膜の膜厚は、１０Å以上５０Å以下である。
　本発明に係る薄膜トランジスタは、透明基板と、透明基板上に形成された第１シリコン膜および第２シリコン膜を含む半導体層と、半導体層に形成されたゲート絶縁膜と、ゲート絶縁膜を挟んで第１シリコン膜と対向するゲート電極とを備える。薄膜トランジスタは、上記第１シリコン膜のうち、ゲート電極と対向する部分に位置するチャネル形成領域と、半導体層に第１金属元素が拡散することで形成された第１シリサイド領域と、第１シリサイド領域に対して間隔をあけて半導体層に形成された第２シリサイド領域とを備える。薄膜トランジスタは、第１シリサイド領域上に形成された第１電極と、第２シリサイド領域上に形成された第２電極とを備える。上記第１シリコン膜は、微結晶シリコン膜によって形成されている。上記第１電極および第２電極は、第２金属元素を主成分として含む。上記第２シリコン膜中における第１金属元素の拡散係数は、第２シリコン膜中における第２金属元素の拡散係数よりも大きい。好ましくは、上記第１金属元素は、Ｎｉと、Ｃｒとを含む群から選択された元素を少なくとも１つ含む。好ましくは、上記第２金属元素は、Ｔｉである。
　好ましくは、上記第１電極は、第１シリサイド領域と接触するように形成され、第２電極は、第２シリサイド領域と接触するように形成される。
　本発明に係る薄膜トランジスタの製造方法によれば、キャリアの移動度の向上が図られた薄膜トランジスタを製作することができる。本発明に係る薄膜トランジスタによれば、キャリアの移動度の向上を図ることができる。
本実施の形態に係る薄膜トランジスタが搭載された液晶表示装置２を示す分解斜視図である。 表示パネル７の断面図を示す。 アクティブマトリックス基板１０の製造工程の第１工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第２工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第３工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第４工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第５工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第６工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第７工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第８工程を示す断面図である。 アクティブマトリックス基板１０の製造工程の第９工程を示す断面図である。 図１１に示す液晶表示装置２の製造工程後の製造工程を示す断面図である。 図１２に示す液晶表示装置２の製造工程の後の製造工程を示す断面図である。 各種の膜を成膜し、各膜の電気的抵抗を示すグラフである。 各種の膜を成膜し、各膜の電気的抵抗を示すグラフである。 各種の膜を成膜し、各膜の抵抗値を示すグラフである。 各種の膜を成膜し、各膜の抵抗値を示すグラフである。 各種の膜を成膜し、各膜の抵抗値を示すグラフである。 各種の膜を成膜し、各膜の抵抗値を示すグラフである。
　図１から図１９を用いて、本実施の形態に係る薄膜トランジスタおよび薄膜トランジスタの製造方法について説明する。
　図１は、本実施の形態に係る薄膜トランジスタが搭載された液晶表示装置２を示す分解斜視図である。この図１に示すように、液晶表示装置２は、前面カバー４と、背面カバー５と、この前面カバー４および背面カバー５内に収容される液晶表示モジュール６とを含む。液晶表示モジュール６は、表示パネル７と、表示パネル７に光を照射するバックライトモジュール８と、表示パネル７の駆動を制御する制御部９とを備える。
　図２は、表示パネル７の断面図を示す。図２に示すように、表示パネル７は、アクティブマトリックス基板１０と、アクティブマトリックス基板１０と間隔をあけて配置された対向基板１１と、アクティブマトリックス基板１０および対向基板１１の間に封入された液晶層１２とを備える。
　対向基板１１は、ガラス基板などの透明基板２０と、透明基板２０の下面に形成されたカラーフィルタ２１と、このカラーフィルタ２１に形成された対向電極２２と、この対向電極２２の下面に設けられた配向膜とを備える。
　アクティブマトリックス基板１０は、ガラス基板などの透明基板３０と、透明基板３０の主表面上に形成された薄膜トランジスタ３１と、薄膜トランジスタ３１を覆うように形成された層間絶縁膜３４と、層間絶縁膜３４の上面に形成された画素電極３５と、画素電極３５上に形成された配向膜３６とを備える。
　この図２に示す断面図においては、薄膜トランジスタ３１は、１つしか示されていないが、アクティブマトリックス基板１０を平面視すると、薄膜トランジスタ３１は、透明基板３０の主表面上にアレイ状に複数配列している。
　薄膜トランジスタ３１を覆う層間絶縁膜３４は、パッシベーション膜３２と、このパッシベーション膜３２上に形成された平坦化膜３３とを備える。パッシベーション膜３２は、たとえば、シリコン窒化膜などの無機絶縁膜から形成されており、平坦化膜３３は、たとえば、アクリル樹脂ベースの有機絶縁膜から形成されている。
　薄膜トランジスタ３１は、透明基板３０の主表面上に形成されたゲート電極４０と、このゲート電極４０を覆うように透明基板３０の主表面上に形成されたゲート絶縁膜４１と、このゲート絶縁膜４１上に形成された半導体層４２と、シリサイド膜４８ａ，４８ｂと、チャネル保護膜４３と、半導体層４２の上面上に形成されたソース電極４４およびドレイン電極４５とを備える。
　ゲート電極４０は、たとえば、チタンを主成分とする金属材料によって形成されている。ゲート絶縁膜４１は、たとえば、シリコン窒化膜やシリコン酸化膜などから形成されてる。
　半導体層４２は、ゲート絶縁膜４１上に形成された微結晶シリコン膜４６と、この微結晶シリコン膜４６上に形成され、チャネル形成領域４９と隣り合うｎ+型アモルファスシリコン膜４７ａと、微結晶シリコン膜４６上に形成され、チャネル形成領域４９に対してｎ+型アモルファスシリコン膜４７ａと反対側に位置するｎ+型アモルファスシリコン膜４７ｂとを含む。
　微結晶シリコン膜４６は、ゲート電極４０に所定の電圧が印加されることでチャネルが形成されるチャネル形成領域４９を含む。
　微結晶シリコン膜４６は、結晶粒径が小さく(数十から千Å程度)、アモルファスシリコンとの混合相になる場合が多いが、このような状態の薄膜を総称したものである。この微結晶シリコン膜は、ラマン測定のピーク値が５１８（ｃｍ-1）以下のナノシリコンを含む微結晶シリコン膜が採用される。
　このような微結晶シリコン膜の電気的抵抗は、アモルファスシリコン膜よりも低く、多結晶シリコン膜と同等の電気的抵抗を示す。
　このように、チャネルが形成されるシリコン膜として、微結晶シリコン膜４６を採用することで、チャネルの電気的抵抗の低減が図られている。
　ｎ+型アモルファスシリコン膜４７ａは、微結晶シリコン膜４６の上面からチャネル保護膜４３の上面に乗り上げるように形成されており、ｎ+型アモルファスシリコン膜４７ｂもｎ+型アモルファスシリコン膜４７ａと同様に形成されている。ｎ+型アモルファスシリコン膜４７aと４７ｂとは、互いにチャネル保護膜４３の上面上で間隔をあけて配置されている。チャネル保護膜４３は、微結晶シリコン膜４６の上面のうち、ゲート電極４０の上方に位置する部分に形成されている。チャネル保護膜４３もたとえば、シリコン窒化膜などから形成されている。
　上記ｎ+型アモルファスシリコン膜４７ａ，４８ｂには、シリサイド膜４８ａ，４８ｂが形成されている。シリサイド膜４８ａ，４８ｂは、後述するように、製造過程において、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素がｎ+型アモルファスシリコン膜内に拡散することで形成されており、ｎ+型アモルファスシリコン膜４７ａ，４８ｂの低抵抗化が図られている。
　シリサイド膜４８ａは、ｎ+型アモルファスシリコン膜４７ａの上面に形成され、シリサイド膜４８ｂは、ｎ+型アモルファスシリコン膜４７ｂの上面に形成されている。ｎ+型アモルファスシリコン膜４７aとｎ+型アモルファスシリコン膜４７ｂは互いに間隔をあけて配置されている。そして、シリサイド膜４８ｂはチャネル形成領域４９に対してシリサイド膜４８ａと反対側に位置している。シリサイド膜４８ａおよびシリサイド膜４８ｂは、Ｎｉと、Ｃｒとを含む群から選択されるの少なくとも１つの金属元素を含む。シリサイド膜４８ａおよびシリサイド膜４８ｂは、ニッケルシリサイドから形成するのが好ましい。
　ドレイン電極４５は、シリサイド膜４８ａの上面に形成されており、ドレイン電極４５はシリサイド膜４８ａと直接接触している。ソース電極４４は、シリサイド膜４８ｂの上面に形成されており、ソース電極４４はシリサイド膜４８ｂと直接接触している。
　このソース電極４４およびドレイン電極４５は、たとえば、Ｔｉ（チタン）を主成分とする金属材料によって形成されている。ドレイン電極４５には、画素電極３５が接続されている。
　このように構成された薄膜トランジスタ３１においては、ゲート電極４０に所定電圧が印加されることで、微結晶シリコン膜４６のうち、チャネル形成領域４９が位置する部分にチャネルが形成される。
　そして、ソース電極４４に所定の電圧を印加することで、ソース電極４４およびドレイン電極４５間でチャネルが移動し、ドレイン電極４５にも所定の電位が印加される。画素電極３５は、ドレイン電極４５に接続されており、画素電極３５にも所定の電位が印加される。
　その一方で、対向電極２２にも所定の電位が印加されることで、対向電極２２および画素電極３５の間に位置する液晶層１２内の液晶分子の配列を切り替える。このように液晶分子の配列を切り替えることで、バックライトからの光が偏光板で遮断されたり、偏光板を通過したりする。
　上記のように構成された液晶表示装置２の薄膜トランジスタ３１において、キャリアは、ソース電極４４からシリサイド膜４８ａと、ｎ+型アモルファスシリコン膜４７ｂと、チャネルと、ｎ+型アモルファスシリコン膜４７ａとをとおり、ドレイン電極４５に達する。この際、キャリアがとおる経路内にＮｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素が拡散することで形成された低抵抗なシリサイド膜４８ａおよびシリサイド膜４８ｂが位置すると共に、チャネルが微結晶シリコン膜４６内に形成されているため、キャリアが移動する経路の低抵抗化が図られている。すなわち、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素が拡散することで形成された低抵抗なシリサイド膜４８ａ，４８ｂと、微結晶シリコン膜４６とによって、キャリアの移動度の向上が図られている。
　ここで、シリサイド膜４８ａ，４８ｂ内に拡散している金属元素を第１金属元素として、ソース電極４４およびドレイン電極４５を形成する金属膜の主成分を第２金属元素とする。この場合、ｎ+型アモルファスシリコン膜４７ａにおける第１金属元素の拡散係数は、第２金属元素の拡散係数よりも大きい。
　このため、シリサイド膜４８ａがｎ+型アモルファスシリコン膜４７ａ内に広い範囲で広がり、キャリアが通る経路の低抵抗化を図ることができる。
　シリサイド膜４８ａは、ｎ+型アモルファスシリコン内に拡散した第１金属元素を含み、この第１金属元素は、Ｎｉと、Ｃｒとを含む群から選択されたの少なくとも１つの金属元素である。このような金属元素を採用することで、広い範囲に金属元素を拡散させることができる。
　本実施の形態に係る薄膜トランジスタ３１においては、シリサイド膜４８ａは、ｎ+型アモルファスシリコン膜４７ａ内に位置しており、シリサイド膜４８ｂは、ｎ+型アモルファスシリコン膜４７ｂ内に収まっているが、各シリサイドは、ｎ+型アモルファスシリコン膜４７ａ，４７ｂおよび微結晶シリコン膜４６内に拡散してもよい。
　具体的には、半導体層４２のうち、チャネル形成領域４９以外の部分であれば、シリサイドが拡散してもよい。その一方で、チャネル形成領域４９内にまでシリサイドが形成されたのでは、ソース電極４４およびドレイン電極４５が短絡するおそれがある。
　ソース電極４４およびドレイン電極４５を構成する金属膜は、チタン（Ｔｉ）を主成分として含み、他に、不可避的な不純物を含む。
　なお、ソース電極４４およびドレイン電極４５を形成するチタン（Ｔｉ）を主成分とする金属膜は、後述するように、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素を主成分とする金属膜した後、当該金属膜の上面上に形成される。そして、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素は、ｎ+型アモルファスシリコン膜４７ａ、４７ｂ内に拡散する一方で、ｎ+型アモルファスシリコン膜４７ａ、４７ｂ上に位置する酸素元素は、チタンＴｉ膜（酸素ゲッタリング膜）にゲッタリングされる。このように、ｎ+型アモルファスシリコン膜４７ａ、４７ｂ内から酸素元素がゲッタリングされており、ｎ+型アモルファスシリコン膜４７ａ、４７ｂ内の低抵抗化が図られている。
　なお、シリサイド膜４８ａとドレイン電極４５とが直接接触しており、シリサイド膜４８ｂとソース電極４４とが直接接触している。
　特に、シリサイド膜４８ａ，４８ｂを形成する金属元素の拡散係数は高いため、アモルファスシリコン膜上に当該金属が残留することが抑制されており、シリサイド膜４８ａ，４８ｂと、ソース電極４４およびドレイン電極４５とが直接接触する面積が広く確保されている。
　上記のように構成された液晶表示装置２の製造方法について説明する。なお、液晶表示装置２は、表示パネル７、液晶表示モジュール６および制御部９を前面カバー４および背面カバー５に収容することで形成されている。
　表示パネル７は、アクティブマトリックス基板１０と、対向基板１１とを各々別々に製造し、アクティブマトリックス基板１０および対向基板１１の間に液晶層１２を封入することで製造される。
　そこで、アクティブマトリックス基板１０の製造工程について、図３から図１３を用いて説明する。図３は、アクティブマトリックス基板１０の製造工程の第１工程を示す断面図である。この図３に示すように、マザー透明基板５０を準備する。このマザー透明基板５０の主表面には複数のパネル形成領域が規定されている。
　そして、後の工程で各パネル形成領域に複数の薄膜トランジスタ３１を形成し、各パネル形成領域ごとに切断することで、複数のアクティブマトリックス基板１０が製作される。
　図４に示すように、チタン（Ｔｉ）などの金属膜をスパッタリングで形成する。この金属膜の成膜レートは、たとえば、５Å／Ｓとして、金属膜を、たとえば、１５００Å程度堆積する。そして、この金属膜をパターニングして、ゲート電極４０を形成する。
　次に、図５に示すように、ゲート電極４０を覆うように絶縁膜５１をマザー透明基板５０の主表面上に形成する。絶縁膜５１の上面上に微結晶シリコン膜５２が形成される。さらに、図６に示すように、微結晶シリコン膜５２上に絶縁膜５３を形成する。絶縁膜５１は、たとえば、シリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ2膜）から形成されている。絶縁膜５３も、シリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ2膜）などが形成されている。
　絶縁膜５１、微結晶シリコン膜５２および絶縁膜５３は、たとえば、ＰＥＣＶＤ（プラズマＣＶＤ（plasma-enhancedchemicalvapordeposition,PECVD））装置を用いて成膜する。絶縁膜５１の厚さは、たとえば、３５００Å程度とされる。微結晶シリコン膜５２および絶縁膜５３の厚さも、たとえば、各々、５００Å程度とされる。
　次に、図７に示すように、絶縁膜５３をパターニングして、チャネル保護膜４３を形成する。次に、図８に示すように、ＰＥＣＶＤ装置などを用いて、チャネル保護膜４３を覆うように微結晶シリコン膜５２上にｎ+型アモルファスシリコン膜５４を形成する。ｎ+型アモルファスシリコン膜５４の厚さは、たとえば、５００Å程度とされる。
　次に図９および図１０に示すように、ｎ+型アモルファスシリコン膜５４の上面上に金属膜（シリサイド用金属膜）５５および金属膜（酸素ゲッタリング膜）５７を順次積層する。金属膜５５は、Ｎｉと、Ｃｒとからなる群から選択された金属元素を少なくとも１つを主成分として含む。これらの群のうち、Ｎｉが最も好ましい。なお、この図９および図８に示す例においては、金属膜５５は、単層金属膜であるが、金属膜５５を複数の金属膜を積層することで形成された積層金属膜としてもよい。この場合、各金属膜の主成分を異ならせてもよい。
　金属膜５５として、Ｎｉ（ニッケル）を主成分とする金属膜を採用した場合には、当該金属膜５５をたとえば、スパッタリングで、常温（３０℃）から４００℃以下の温度で１０Å以上１００Å程度堆積する。なお、金属膜５５を成膜する時間は、たとえば、１０分程度とする。
　そして、図１０に示すように、金属膜５７を金属膜５５の上面上に堆積する。金属膜５７は、たとえば、Ｔｉを主成分とする金属材料によって形成されている。なお、金属膜５７および金属膜５５は、たとえば、同一のチャンバー内で形成する。
　金属膜５５に含まれるＮｉなどの金属元素は、ガラス基板上に形成する薄膜トランジスタの製造温度範囲（１００℃以上４００℃以下）においても、ｎ+型アモルファスシリコン膜５４内に良好に拡散する。また、Ｎｉは、常温（３０℃程度）の温度でもアモルファスシリコン膜内に良好に拡散する。
　ここで、ｎ+型アモルファスシリコン膜５４を形成した後、金属膜５５を形成するまでの間に、クリーンルーム内の酸素元素とｎ+型アモルファスシリコン膜５４のシリコン元素とが結合して、シリコン酸化膜が形成される場合がある。
　このように、シリコン酸化膜が部分的に形成されたｎ+型アモルファスシリコン膜５４の上面にＮｉ元素を主成分とする金属膜５５と、Ｔｉ元素を主成分とする金属膜５７とを順次積層すると、金属膜５５のＮｉ元素がｎ+型アモルファスシリコン膜５４内に拡散する。その一方で、ｎ+型アモルファスシリコン膜５４の上面に存在する酸素元素は、金属膜５７に向けて移動する。
　ここで、ｎ+型アモルファスシリコン膜５４の上面およびその近傍に位置する酸素元素と、Ｎｉ元素との振る舞いについて説明する。一般にＮｉ元素は酸素元素とは結合し難い金属元素である。Ｎｉ元素は、ｎ+型アモルファスシリコン膜中における拡散係数が大きいため、Ｎｉ元素はｎ+型アモルファスシリコン膜５４側に拡散し、局所的にＮｉＳｉの低抵抗なシリサイドが形成される。その一方でｎ+型アモルファスシリコン膜５４に含まれる酸素元素は、Ｎｉ元素と結合せずに、金属膜５５上に引き続き成膜されるＴｉ（チタン）を主成分とする金属膜５７側にゲッタリングされる。このため、酸素元素はＮｉＳｉのシリサイド領域には残らず、Ｔｉを主成分とする金属膜５７側に拡散する。拡散した酸素は局所的にＴｉＯ2を形成するが、酸素元素をゲッタリングした金属膜５７の全体的な抵抗は金属Ｔｉの抵抗になる。このようにＮｉ元素がｎ+型アモルファスシリコン膜５４内に拡散することで低抵抗なソース・ドレイン領域が形成され、酸素元素をゲッタリングした金属膜５７を後工程でパターニングすることでソース・ドレイン電極が形成される。
　このようにして、図１１に示すように、ｎ+型アモルファスシリコン膜５４にシリサイド膜５６が形成されると共に、酸素元素が金属膜５７にゲッタリングされる。
　このように、本実施の形態に係る液晶表示装置の製造方法においては、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素を主成分とする金属膜５５と、Ｔｉ（チタン）を主成分とする金属膜５７を順次積層することで、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素がｎ+型アモルファスシリコン膜５４に拡散して低抵抗なシリサイド膜５６が形成されると共に、ｎ+型アモルファスシリコン膜５４に位置する酸素元素が金属膜５７にゲッタリングされる。
　ここで、比較例として、下記の製造方法を挙げる。比較例の製造方法においては、まず、自然酸化膜が形成されたｎ+型アモルファスシリコン膜５４の上面にＮｉを主成分とする金属膜を堆積する。その後、アニール処理を施し、シリサイド膜を形成する。そして、残留する金属膜をエッチングで除去した後、Ｔｉを主成分とする金属膜を形成する。
　上記アニール処理を施すことで、シリサイド膜の上面にＮｉＳｉの酸化物が形成される。このように、ＮｉＳｉの酸化物が形成された後、Ｔｉを主成分とする金属膜を形成したとしても、ＮｉＳｉの酸化物が溶解した状態ではないので、ＮｉＳｉの酸化物の酸素元素は、Ｔｉを主成分とする金属膜にゲッタリングされ難くなっている。
　この結果、上記ような比較例の製造方法においては、酸素元素はＴｉを主成分とする金属膜にｎ+型アモルファスシリコン膜５４の酸素元素がゲッタリングされ難い。
　その一方で、本実施の形態に係る製造方法によれば、Ｎｉ元素を主成分とする金属膜５５と、Ｔｉ元素を主成分とする金属膜５７とを同じチャンバー内で順次形成してるため、ｎ+型アモルファスシリコン膜５４の上層に位置する酸素元素は、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方の金属元素がｎ+型アモルファスシリコン膜５４内に拡散してシリサイド膜が形成される過程において、金属膜５７に向けて移動することができる。この結果、本実施の形態に係る製造方法においては、ｎ+型アモルファスシリコン膜５４の上層に位置する酸素元素をｎ+型アモルファスシリコン膜５４の酸素元素を良好にゲッタリングさせることができる。ｎ+型アモルファスシリコン膜５４中の酸素元素が金属膜５７にゲッタリングされることで、ｎ+型アモルファスシリコン膜５４の電気的抵抗を低減することができる。
　さらに、本実施の形態に係る薄膜トランジスタの製造方法においては、Ｎｉと、Ｃｒとからなる群から選択された金属元素を主成分とする金属膜５５の膜厚を１０Å以上１００Å以下としている。このように、金属膜５５の膜厚を設定することで、シリサイド膜５６が形成された際に、ｎ+型アモルファスシリコン膜５４の上面上に金属膜５５が残留することを抑制させることができる。さらに、Ｔｉ金属膜とＮｉ金属膜をエッチングするメタルエッチング液により、Ｎｉ元素が拡散したn+型アモルファスシリコンもエッチングされるため、工数の低減が図られる。
　さらに、Ｎｉと、Ｃｒとからなる群から選択された金属元素を主成分とする金属膜５５は、スパッタリングのチャンバー内の温度でｎ+型アモルファスシリコン膜５４内に拡散するため、アニール処理を施さずにシリサイド膜５６を形成することができ、製造工程の低減を図ることができる。
　本実施の形態の形態に係る製造方法において、金属膜５５の膜厚は、上記のとおり、１０Å以上１００Å以下とされているが、その理由について説明する。
　金属膜５５の膜厚を１０Åより薄くすると、形成されるシリサイド膜５６の膜厚も薄くなり、キャリアが移動する移動経路の低抵抗化を図ることが困難なものとなる。
　また、１０Åよりも薄い金属膜５５をスパッタリングで形成することは困難であるため、シリサイド膜５６が形成されていない薄膜トランジスタ３１が生じるおそれがある。
　その一方で、金属膜５５の膜厚を１００Åより厚くすると、ｎ+型アモルファスシリコン膜５４の上面に金属膜５５が残留するおそれがある。金属膜５５がｎ+型アモルファスシリコン膜５４の上面に残留すると、ｎ+型アモルファスシリコン膜５４の上面に存在する酸素元素がＴｉを主成分とする金属膜５７にゲッタリングされ難くなる。
　また、選択する金属元素の種類によれば、１００Åより厚く形成すると、ｎ+型アモルファスシリコン膜５４上にＮｉ（ニッケル）などの金属膜が残り、Ｔｉ（チタン）を主成分とする金属膜５７が酸素元素をゲッタリングすることを阻害するおそれがある。
　そこで、金属膜５５の膜厚としては、１０Å以上５０Å以下とするのが好ましい。金属膜５５を５０Å以下として拡散が起こる全工程の温度と時間を制御することで、金属膜５５に含まれる金属元素がチャネル形成領域４９に達することを抑制することができると共に、金属膜５５がｎ+型アモルファスシリコン膜上に残留することを確実に回避することができる。
　なお、本実施の形態においては、典型的には、アニール処理を施さずに、シリサイド膜５６を形成しているが、２００℃で１時間のアニール処理を施して、Ｎｉなどの金属元素の拡散を促進してもよい。
　下記の式（１）は、アモルファスシリコン中において金属元素の拡散距離を算出するための式である。（参照文献：Appl.Phys.Lett.66,2229(1995)　Nickelatomicdiffusioninamorphoussilicon　A.Yu.Kuznetsovand　B.G.Svensson）
Ｘ２＝２Ｄｔ・・・（１）
　なお、上記式（１）において、「Ｘ」は、金属元素の拡散距離（Å）であり、「Ｄ」は、金属元素のアモルファスシリコン中における拡散係数（ｃｍ２／ｓ）であり、「ｔ」は、拡散時間（ｓ）である。
　ここで、Ｎｉの２００℃のアモルファスシリコン中における拡散係数は、２．３６×Ｅ-16（ｃｍ2／ｓ）である。上記式（１）から６０（min）の拡散時間では、Ｎｉの拡散距離は、１３０Åとなる。
　その一方で、Ｔｉの２００℃のアモルファスシリコン中における拡散係数は、１．００×Ｅ-20（cm2/s）以下である。
　Ｎｉのアモルファスシリコン膜中における拡散係数は、Ｔｉ（チタン）のアモルファスシリコン膜中における拡散係数よりも大きい。このため、Ｎｉを主成分とする金属膜を用いて形成したシリサイド膜は、Ｔｉを主成分とする金属膜を用いて形成したシリサイド膜よりも広い範囲に広がる。
　従って、Ｎｉを主成分とする金属膜５５を用いて形成されたシリサイド膜５６の方が、Ｔｉを主成分とする金属膜を用いて形成されたシリサイド膜よりも広い範囲に広がり、かつ、Ｎｉを主成分とする金属膜５５を用いて形成されたシリサイド膜５６の方が、Ｔｉを主成分とする金属膜を用いて形成されたシリサイド膜よりも低抵抗となる。
　アモルファスシリコン中のＣｒ（クロム）の拡散係数は、アモルファスシリコン中のＮｉ（ニッケル）の拡散係数よりも大きい。このため、金属膜５５をＣｒ（クロム）を主成分とする金属材料から形成してもよい。上記式（１）において、２００℃におけるＣｒの拡散係数用いて、拡散時間を３０（min）とすると、Ｃｒの拡散距離は、約９００Åとなる。このように、Ｃｒが、Ｔｉよりもシリコン中の拡散係数が高く、より低抵抗なシリサイド膜を形成することができる。
　また、拡散が起こる全工程の温度と時間を制御することで、Ｃｒ（クロム）元素がチャネル形成領域４９に達することを抑制することができる。
　さらに、金属膜５５を、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方と、Ｃｏ（コバルト）およびＰｔ（白金）の一方または両方とを含む合金金属膜としてもよい。または、金属膜５５を、Ｎｉ（ニッケル）およびＣｒ（クロム）の一方または両方を主成分とする金属膜と、Ｃｏ（コバルト）およびＰｔ（白金）の少なくとも一方または両方を主成分とする金属膜との積層金属膜としてもよい。このような金属膜５５を用いて、シリサイド膜５６を形成すると、シリサイド膜５６は、Si-Ni-Coなどの３元系のシリサイド膜となる。この３元系のシリサイド膜５６を形成すると、Ｎｉ元素の拡散係数を向上させることができる。その結果、より低抵抗なシリサイド膜を形成することができる。
　なお、Ｎｉ、Ｃｒなどの金属元素は、Ｔｉよりも上記のように拡散係数が高いため、ＮｉおよびＣｒのいずれかから形成された金属膜５５を１００Åより厚く形成すると、ｎ+型アモルファスシリコン膜５４の上面にＮｉやＣｒなどが残留するおそれがある。そこで、Ｎｉ、Ｃｒなどのいずれかから形成された金属膜５５の膜厚は、１００Å以下とする。
　本実施の形態においては、シリサイド膜５６は、ｎ+型アモルファスシリコン膜５４内に収まっているが、シリサイド膜５６が微結晶シリコン膜５２まで達していてもよい。
　金属膜５７は、ｎ+型アモルファスシリコン膜５４中の酸素元素をゲッタリングすることで、ＴｉＯ2となる。ＴｉＯ2 膜の電気的抵抗は、Ｔｉ膜よりも高くなる。しかしながら、酸素元素をゲッタリングした後の金属膜５７は、大部分がＴｉ（チタン）によって形成されており、ＴｉＯ2となっている部分はほんの一部である。このため、酸素元素をゲッタリングした後においても、金属膜５７の抵抗値は低い。
　その一方で、拡散係数の大きいＮｉにより、シリサイド膜を形成することでｎ+型アモルファスシリコン膜５４の低抵抗化が図られており、キャリアの移動経路全体としては、電気的抵抗の低減が図られている。この結果、移動度の高い液晶表示装置２を得ることができる。
　図１２は、図１１に示す液晶表示装置２の製造工程後の製造工程を示す断面図である。この図１２に示すように、金属膜５７、シリサイド膜５６、ｎ+型アモルファスシリコン膜５４、および微結晶シリコン膜５２をパターニングする。この際、チャネル保護膜４３およびゲート絶縁膜４１は、エッチングストッパとして機能する。
　金属膜５７がパターニングされることで、ソース電極４４およびドレイン電極４５が形成される。さらに、シリサイド膜５６がパターニングされることで、シリサイド膜４８ａ，４８ｂが形成される。
　ｎ+型アモルファスシリコン膜５４がパターニングされることで、ｎ+型アモルファスシリコン膜４７ａおよびｎ+型アモルファスシリコン膜４７ｂが形成される。微結晶シリコン膜５２がパターニングされることで、微結晶シリコン膜４６が形成される。このようにして、マザー透明基板５０の各パネル形成領域に複数の薄膜トランジスタ３１が形成される。
　図１３は、図１２に示す液晶表示装置２の製造工程の後の製造工程を示す断面図である。この図１３に示すように、パッシベーション膜３２および平坦化膜３３を順次積層する。
　その後、平坦化膜３３をパターニングする。このパターニングされた平坦化膜３３をマスクとしてパッシベーション膜３２をパターニングして、ドレイン電極４５に達するコンタクトホールを形成する。
　ドレイン電極４５に達するコンタクトホールを形成した後、平坦化膜３３の上面上にＩＴＯ（IndiumTinOxide）膜などの透明導電膜を堆積する。そして、この透明導電膜をパターニングして、画素電極３５を形成する。画素電極３５を形成した後、ポリイミド膜を形成し、このポリイミド膜にラビング処理などを施して、配向膜３６を形成する。
　このような各種工程を経ることで、マザー透明基板５０の各パネル形成領域には、各々アクティブマトリックス基板が形成される。
　このように、マザー透明基板５０の各パネル形成領域にアクティブマトリックス基板が形成された後、各パネル形成領域が独立するように、マザー透明基板５０を切断する。このようにして、図２に示すアクティブマトリックス基板１０が形成される。
　本実施例１の薄膜トランジスタは、図２において、Ｔｉで形成され、膜厚が１０００Åのゲート電極４０と、シリコン酸化膜（ＳｉＮｘ）で形成され、膜厚が３５００Åとされたゲート絶縁膜４１と、５００Åの微結晶シリコン膜４６とを備える。さらに、シリコン窒化膜（ＳｉＮｘ）で形成され、膜厚が１５００Åのチャネル保護膜４３と、膜厚が５００Åのｎ+型アモルファスシリコン膜４７ａ、４７ｂと、ニッケルシリサイドとされた４８ａ，４８ｂと、Ｔｉから形成され、膜厚が１５００Åとされたドレイン電極４５およびソース電極４４とを備える。
　なお、ニッケルシリサイドは、ｎ+型アモルファスシリコン膜上に、膜厚５０ÅのＮｉを２００℃のスパッタリングで形成し、その後、Ｎｉが拡散することで形成された。
　この実施例１の薄膜トランジスタの移動度は、０．７８（ｃｍ２／Ｖ・ｓ）である。比較例の薄膜トランジスタは、Ｔｉで形成され、膜厚が１０００Åのゲート電極と、シリコン酸化膜（ＳｉＮｘ）で形成され、膜厚が３５００Åとされたゲート絶縁膜４１と、５００Åの微結晶シリコン膜とを備える。シリコン窒化膜（ＳｉＮｘ）で形成され、膜厚が１５００Åのエッチングストッパと、膜厚が５００Åのｎ+型アモルファスシリコン膜と、膜厚が１５００Åとされたチタン（Ｔｉ）膜から形成されたソース電極およびドレイン電極とを備える。なお、Ｔｉ膜は、２００℃のスパッタリングで形成した。この比較例の薄膜トランジスタの移動度は、０．５０（ｃｍ２／Ｖ・ｓ）である。
　このように、膜厚５０ÅのＮｉを２００℃のスパッタリングでニッケルシリサイドを形成した本実施例１の薄膜トランジスタの移動度は、比較例としての薄膜トランジスタの移動度よりも１．５倍以上高いことが分かる。本提案により薄膜トランジスタ特性の向上が図られる。
　図１４から図１９を用いて、各種金属膜、ｎ+型アモルファスシリコンおよびｎ+型アモルファスシリコンと各種金属とのシリサイド膜の抵抗値について説明する。
　図１４は、各種の膜を成膜し、各膜の電気的抵抗を示すグラフである。この図１４の縦軸は、抵抗値を示すグラフであり、各種の膜を成膜した後、各膜の抵抗値（Ω／□）を示したものである。なお、（Ω／□）とは、（Ω／sq）や（Ω／平方単位）とも示される。
　図１４に示す「ａ－ｎ＋１５００Å」は、ガラス基板上に、プラズマＣＶＤ装置を用いて、ｎ+型アモルファスシリコンを２５０℃で１５００Å堆積することで得られたアモルファスシリコン膜の抵抗値を示す。
　図１４に示す「Ｎｉ常温５０Å」とは、ガラス基板上に、常温のスパッタリングで膜厚が５０ÅのＮｉ膜を形成することで得られたＮｉ膜の抵抗値（Ω／□）を示す。
　図１４に示す「ａ－ｎ＋＋Ｎｉ常温」とは、プラズマＣＶＤ装置を用いて、ｎ+型アモルファスシリコンを２５０℃で１５００Å形成し、このｎ+型アモルファスシリコン膜上に常温でスパッタリングで５０ÅのＮｉ膜を形成することで得られた積層膜の抵抗値を示す。
　この図１４に示すグラフからの明らかなように、「ａ－ｎ＋＋Ｎｉ常温」の抵抗値は、「Ｎｉ常温５０Å」よりも抵抗値が小さいことが分かる。これは、常温であっても、Ｎｉ元素がアモルファスシリコン膜内に拡散し、ニッケルシリサイド膜を形成することに起因する。
　図１５も各種の膜を成膜し、各膜の電気的抵抗を示すグラフである。この図１５において、「ａ－ｎ＋１５００Å」とは、ガラス基板上に、プラズマＣＶＤ装置を用いて、ｎ+型アモルファスシリコンを２５０℃で１５００Å堆積することで得られたｎ+型アモルファスシリコン膜の抵抗値を示す。
　「Ｔｉ常温１５０Å」とは、ガラス基板上に常温のスパッタリングでＴｉ膜を１５０Å堆積することで得られたＴｉ膜の抵抗値（Ω／□）を示す。
　「ａ－ｎ＋＋Ｔｉ常温」とは、ガラス基板上にプラズマＣＶＤ装置を用いてアモルファスシリコンを２５０℃で１５００Å形成し、形成されたアモルファスシリコン膜上に、常温のスパッタリングでＴｉ膜を１５０Å形成することで得られた積層膜の抵抗値を示す。
　この図１５に示すグラフから明らかように、「ａ－ｎ＋＋Ti常温」の抵抗値は、「Tｉ常温５０Å」と比較して、抵抗値があまり小さいくないことが分かる。これは、常温では、Tｉ元素がアモルファスシリコン膜内に拡散しにくく、低抵抗なチタンシリサイド膜を形成しにくいことによる。また、この図１５に示す「ａ－ｎ＋＋Ｔｉ常温」の抵抗値と、図１４に示す「ａ－ｎ＋＋Ｎｉ常温」の抵抗値とを比較すると、「ａ－ｎ＋＋Ｎｉ常温」の方が抵抗値が小さいことがわかる。これは、Ｎｉ元素は、常温においても、アモルファスシリコン膜内に拡散して、シリサイド膜を形成することに起因する。つまりは、Ｔｉ元素はＮｉ元素よりもアモルファスシリコン膜内に拡散し難いことに起因する。
　図１６は、各種の膜を成膜し、各膜の抵抗値を示すグラフである。この図１６において、「ａ－ｎ＋１５００Å」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃でｎ+型アモルファスシリコン膜を１５００Å堆積することで得られたｎ+型アモルファスシリコン膜の抵抗値を示す。
　「Ｎｉ２００℃　５０Å」とは、ガラス基板上に、２００℃のスパッタリングで５０Åの膜厚のＮｉ膜を形成することで得られたＮｉ膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｎｉ　２００℃」とは、プラズマＣＶＤ装置を用いて、２５０℃でガラス基板上に膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、この形成されたｎ+型アモルファスシリコン膜上に２００℃のスパッタリングで５０Åの膜厚のＮｉ膜を形成することで得られた膜の抵抗値を示す。
　まず、この図１６からも明らかなように、「ａ－ｎ＋＋Ｎｉ　２００℃」の抵抗値は、他の「ａ－ｎ＋１５００Å」および「Ｎｉ２００℃　５０Å」の抵抗値よりも小さいことは明らかである。
　これは、Ｎｉ元素がｎ+型アモルファスシリコン膜に拡散することでニッケルシリサイド膜が形成されることに起因する。
　さらに、図１４に示す「ａ－ｎ＋＋Ｎｉ　常温」の抵抗値と、図１６に示す「ａ－ｎ＋＋Ｎｉ　２００℃」の値とを比較すると、殆ど差がないことが分かる。
　これは、Ｎｉ元素は、常温でも良好にアモルファスシリコン膜中に拡散することに起因している。
　図１７は、各種の膜を成膜し、各膜の抵抗値を示すグラフである。この図１７において、「ａ－ｎ＋１５００Å」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成することで得られたｎ+型アモルファスシリコン膜の抵抗値を示す。
　「Ｔｉ　２００℃　１５０Å」とは、ガラス基板上に２００℃のスパッタリングで膜厚１５０ÅのＴｉ膜を形成することで得られたＴｉ膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｔｉ　２００℃」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に、２００℃のスパッタリングで膜厚１５０ÅのＴｉ膜を形成することで得られた積層膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｔｉ　常温」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に、常温のスパッタリングで膜厚１５０ÅのＴｉ膜を形成することで得られた積層膜の抵抗値を示す。
　この図１７に示す「ａ－ｎ＋＋Ｔｉ　２００℃」および「ａ－ｎ＋＋Ｔｉ　常温」の抵抗値は、上記図１４に示す「ａ－ｎ＋＋Ｎｉ　常温」の抵抗値よりも大きい。
　このように、Ｎｉ元素が拡散することで形成されたニッケルシリサイド膜は、Ｔｉ元素が拡散して形成されたＴｉシリサイド膜よりも、常温から２００℃において、低抵抗であることが分かる。
　図１８は、各種の膜を成膜し、各膜の抵抗値を示すグラフである。この図１８において、「ａ－ｎ＋＋Ｎｉ　常温」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に常温でスパッタリングでＮｉ膜を形成したときの膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｎｉ　常温　２００℃２ｈアニール」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に常温のスパッタリングでＮｉ膜を形成し、その後、２００℃で２ｈのアニール処理を施すことで形成された膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｎｉ　２００℃」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に２００℃のスパッタリングでＮｉ膜を形成したときの膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｎｉ　２００℃　２００℃２ｈアニール」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に２００℃のスパッタリングでＮｉ膜を形成し、その後、２００℃で２ｈのアニール処理を施すことで形成された膜の抵抗値を示す。
　この図１８に示すように、各膜の抵抗値に大きな差がないことが分かる。これは、常温のスパッタリングでＮｉ膜をｎ+型アモルファスシリコン膜に形成したとしても、Ｎｉ元素がｎ+型アモルファスシリコン膜中に良好に拡散していることに起因する。
　図１９は、各種の膜を成膜し、各膜の抵抗値を示すグラフである。この図１９において、「ａ－ｎ＋＋Ｔｉ　常温」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に、常温のスパッタリングで膜厚１５０ÅのＴｉ膜を形成することで得られた膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｔｉ　常温　２００℃２ｈアニール」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に、常温のスパッタリングで膜厚１５０ÅのＴｉ膜を形成し、形成された積層膜に２００℃のアニール処理を２ｈ施すことで得られた膜の対抗値を示す。
　「ａ－ｎ＋＋Ｔｉ　２００℃」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に、２００℃のスパッタリングで膜厚１５０ÅのＴｉ膜を形成することで得られた積層膜の抵抗値を示す。
　「ａ－ｎ＋＋Ｔｉ　２００℃　２００℃２ｈアニール」とは、ガラス基板上にプラズマＣＶＤ装置を用いて、２５０℃で膜厚が１５００Åのｎ+型アモルファスシリコン膜を形成し、このｎ+型アモルファスシリコン膜上に、２００℃のスパッタリングで膜厚１５０ÅのＴｉ膜を形成し、形成された積層膜に２００℃のアニール処理を２ｈ施すことで得られた膜の対抗値を示す。
　ここで、図１９に示す「ａ－ｎ＋＋Ｔｉ　常温」の抵抗値は、図１８に示す「ａ－ｎ＋＋Ｎｉ　常温」の抵抗値よりも高いことが分かる。
　「ａ－ｎ＋＋Ｔｉ　常温　２００℃２ｈアニール」の抵抗値は、図１８に示す「ａ－ｎ＋＋Ｎｉ　常温　２００℃２ｈアニール」の抵抗値よりも高いことが分かる。
　「ａ－ｎ＋＋Ｔｉ　２００℃」の抵抗値は、「ａ－ｎ＋＋Ｎｉ　２００℃」の抵抗値よりも抵抗値が高いことが分かる。
　「ａ－ｎ＋＋Ｔｉ　２００℃　２００℃２ｈアニール」の抵抗値は、「ａ－ｎ＋＋Ｎｉ　２００℃　２００℃２ｈアニール」の抵抗値よりも高いことが分かる。
　このように、スパッタリング時の温度や、アニール処理の有無に関わらず、Ｔｉでは、ｎ+型アモルファスシリコン膜に低抵抗なシリサイド膜を形成しにくい。したがって、低抵抗なシリサイドを形成するＮｉを利用することが有効になる。
　本実施例において、ＮｉおよびＴｉをスパッタリングする際には、チャンバー内は、Ar（アルゴン）ガスで満たした状態で行った。このように、スパッタリングをアルゴン雰囲気中で行った場合においても、アルゴンガス中に含まれるＯ２やＨ２Ｏの酸素元素がＴｉと結合し、ＴｉＯ2
が形成されたものと思われる。
　その一方で、Ｎｉは、Ｔｉよりも酸化され難いため、Ｎｉをｎ+型アモルファスシリコン膜中に良好に拡散させることができ、低抵抗なニッケルシリサイドを良好に形成することができる。
　このように、拡散しやすいＮｉ元素を主成分とし、膜厚が５０Åの金属薄膜を用いて、低抵抗なシリサイド膜を形成し、かつ酸素をゲッタリングするＴｉ（チタン）を主成分とする金属膜を、上記金属薄膜上に積層することで、低抵抗なソースドレイン電極を形成して、液晶表示装置の移動度の向上が図られている。
　以上のように本発明の実施の形態および実施例について説明を行なったが、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、薄膜トランジスタおよび薄膜トランジスタの製造方法に好適である。
　２　液晶表示装置、４　前面カバー、５　背面カバー、６　液晶表示モジュール、７　表示パネル、８　バックライトモジュール、９　制御部、１０　アクティブマトリックス基板、１１　対向基板、１２　液晶層、２０，３０　透明基板、２１　カラーフィルタ、２２　対向電極、３１　薄膜トランジスタ、３２　パッシベーション膜、３３　平坦化膜、３４　層間絶縁膜、３５　画素電極、３６　配向膜、４０　ゲート電極、４１　ゲート絶縁膜、４２　半導体層、４３　チャネル保護膜、４４　ソース電極、４５　ドレイン電極、４６，５２　微結晶シリコン膜、４７ａ，４７ｂ，５４　ｎ+型アモルファスシリコン膜、４８ａ，４８ｂ，５６　シリサイド膜、４９　チャネル形成領域、５０　マザー透明基板、５１，５３　絶縁膜、５５，５７　金属膜。

Claims (11)

  1. 　主表面を有する基板（５０）を準備する工程と、
    　前記主表面上にゲート電極（４０）を形成する工程と、
    　前記ゲート電極（４０）を覆うように絶縁膜（５１）を形成する工程と、
    　前記絶縁膜（５１）上にシリコン膜（５２，５４）を形成する工程と、
    　前記シリコン膜（５２，５４）上に第１金属元素を主成分とするシリサイド用金属膜（５５）と、第２金属元素を主成分とする酸素ゲッタリング膜（５７）とを順次形成する工程と、
    　前記酸素ゲッタリング膜（５７）をパターニングして、第１電極と、前記第１電極から間隔をあけて配置された第２電極とを形成する工程と、
    　を備え、
    　前記シリコン膜（５２，５４）中における前記第１金属元素の拡散係数は、前記シリコン膜（５２，５４）中における前記第２金属元素の拡散係数よりも大きい、薄膜トランジスタの製造方法。
  2. 　前記シリサイド用金属膜（５５）の前記第１金属元素が前記シリコン膜（５２，５４）内に拡散することで、シリサイド膜が形成され、
    　前記シリサイド膜をパターニングして、前記第１電極下に位置する第１シリサイド膜と、前記第２電極下に位置する第２シリサイド膜とを形成する工程をさらに備え、
    　前記第１電極は前記第１シリサイド膜に接触し、前記第２電極は前記第２シリサイド膜に接触する、請求項１に記載の薄膜トランジスタの製造方法。
  3. 　前記第１金属元素は、Ｎｉ（ニッケル）と、Ｃｒ（クロム）とを含む群から選択された金属元素を少なくとも１つ含む、請求項１または請求項２に記載の薄膜トランジスタの製造方法。
  4. 　前記第２金属元素は、Ｔｉ（チタン）である、請求項１から請求項３のいずれかに記載の薄膜トランジスタの製造方法。
  5. 　４００℃以下の温度で前記第１金属元素を前記シリコン膜（５２，５４）内に拡散させる、請求項１から請求項４のいずれかに記載の薄膜トランジスタの製造方法。
  6. 　前記シリサイド用金属膜（５５）の膜厚は、１０Å以上１００Å以下である、請求項１から請求項５のいずれかに記載の薄膜トランジスタの製造方法。
  7. 　前記シリサイド用金属膜（５５）の膜厚は、１０Å以上５０Å以下である、請求項１から請求項５のいずれかに記載の薄膜トランジスタの製造方法。
  8. 　透明基板（３０）と、
    　前記透明基板（３０）上に形成された第１シリコン膜（５２）および第２シリコン膜（５４）を含む半導体層と、
    　前記半導体層に形成されたゲート絶縁膜（４１）と、
    　前記ゲート絶縁膜（４１）を挟んで前記第１シリコン膜（５２）と対向するゲート電極（４０）と、
    　前記第１シリコン膜（５２）のうち、前記ゲート電極（４０）と対向する部分に位置するチャネル形成領域と、
    　前記半導体層に第１金属元素が拡散することで形成された第１シリサイド領域と、
    　前記第１シリサイド領域に対して間隔をあけて前記半導体層に形成された第２シリサイド領域と、
    　前記第１シリサイド領域上に形成された第１電極と、
    　前記第２シリサイド領域上に形成された第２電極と、
    　を備え、
    　前記第１シリコン膜（５２）は、微結晶シリコン膜によって形成され、
    　前記第１電極および前記第２電極は、第２金属元素を主成分として含み、
    　前記第２シリコン膜（５４）中における前記第１金属元素の拡散係数は、前記第２シリコン膜（５４）中における前記第２金属元素の拡散係数よりも大きい、薄膜トランジスタ。
  9. 　前記第１金属元素は、Ｎｉと、Ｃｒとを含む群から選択された元素を少なくとも１つ含む、請求項８に記載の薄膜トランジスタ。
  10. 　前記第２金属元素は、Ｔｉである、請求項８または請求項９に記載の薄膜トランジスタ。
  11. 　前記第１電極は、前記第１シリサイド領域と接触するように形成され、前記第２電極は、前記第２シリサイド領域と接触するように形成された、請求項８から請求項１０のいずれかに記載の薄膜トランジスタ。
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