WO2012073448A1 - 固体撮像装置 - Google Patents

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WO2012073448A1
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gate
signal
control unit
voltage
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English (en)
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楠田　将之
隆史 森本
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Konica Minolta Opto Inc
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Konica Minolta Opto Inc
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    • H04N25/571—Control of the dynamic range involving a non-linear response
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    • H—ELECTRICITY
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    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/581—Control of the dynamic range involving two or more exposures acquired simultaneously
    • H04N25/583—Control of the dynamic range involving two or more exposures acquired simultaneously with different integration times

Definitions

  • the present invention relates to a solid-state imaging device including a pixel circuit having a linear characteristic when a low luminance light is incident and a logarithmic photoelectric characteristic when a high luminance light is incident.
  • a solid-state imaging device including a pixel circuit including an embedded photoelectric conversion element (hereinafter referred to as “PD”) is known.
  • PD embedded photoelectric conversion element
  • the PD when high-intensity light is incident, the PD enters a subthreshold state, and the signal charge is accumulated while flowing part of the signal charge through a floating diffusion layer (hereinafter referred to as “FD”). Thereby, PD has logarithmic characteristics.
  • the low-luminance light when the low-luminance light is incident, the PD does not enter the subthreshold state and accumulates all signal charges. Thereby, PD has a linear characteristic. Therefore, the photoelectric conversion characteristics of the pixel circuit have two characteristics (linear log characteristics), with the linear characteristic portion showing the linear characteristic on the low luminance side and the logarithmic characteristic portion showing the logarithmic characteristic on the high luminance side, at the inflection point. become.
  • Patent Document 1 there is no description about controlling the sensitivity of the logarithmic characteristic portion of the photoelectric conversion characteristic.
  • An object of the present invention is to provide a solid-state imaging device capable of controlling the sensitivity of the logarithmic characteristic portion of the linear log characteristic.
  • a solid-state imaging device is a solid-state imaging device including a pixel circuit having a linear log characteristic including a linear characteristic unit that exhibits linear characteristics on a low luminance side and a logarithmic characteristic unit that exhibits logarithmic characteristics on a high luminance side.
  • the pixel circuit includes a photodiode that accumulates signal charges according to an incident light amount, a floating diffusion layer, and a transfer transistor that transfers the signal charges accumulated in the photodiode to the floating diffusion layer.
  • a control unit is provided that changes the sensitivity of the logarithmic characteristic unit by applying a plurality of voltages to the gate of the transfer transistor during an exposure period of exposure.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the pixel circuit shown in FIG. 1.
  • 6 is a timing chart of a pixel circuit when a transfer transistor is driven with an intermediate voltage during the entire exposure period.
  • 4 is a graph showing photoelectric conversion characteristics of a pixel circuit driven according to the timing chart of FIG. 3.
  • FIG. 4 is an energy band diagram of a pixel circuit corresponding to time t0 in FIG.
  • FIG. 4 is an energy band diagram of a pixel circuit corresponding to time t1 in FIG.
  • FIG. 4 is an energy band diagram of a pixel circuit corresponding to time t2 in FIG.
  • FIG. 4 is an energy band diagram of a pixel circuit corresponding to time t3 in FIG.
  • FIG. 4 is an energy band diagram of a pixel circuit corresponding to time t4 in FIG.
  • FIG. 2 is a circuit diagram of the column ADC shown in FIG. 1. It is a timing chart of column ADC shown in FIG. 3 is a graph showing photoelectric conversion characteristics when sensitivity is changed in the pixel circuit shown in FIG. 2. 3 is a timing chart of a transfer transistor in the first embodiment of the present invention.
  • FIG. 16 is an energy band diagram of a pixel circuit corresponding to time t0 in FIG.
  • FIG. 16 is an energy band diagram of the pixel circuit corresponding to time t1 in FIG.
  • FIG. 16 is an energy band diagram of the pixel circuit corresponding to time t2 in FIG. 15.
  • FIG. 16 is an energy band diagram of a pixel circuit corresponding to time t3 in FIG.
  • FIG. 16 is an energy band diagram of the pixel circuit corresponding to time t4 in FIG. 15.
  • FIG. 16 is an energy band diagram of the pixel circuit corresponding to time t5 in FIG.
  • FIG. 25 is an energy band diagram of the pixel circuit corresponding to time t0 in FIG. 24.
  • FIG. 25 is an energy band diagram of the pixel circuit corresponding to time t1 in FIG. 24.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention.
  • the solid-state imaging device is a columnar parallel AD conversion type (column AD conversion type) CMOS (Complementary Metal Oxide Semiconductor) type solid-state imaging device, which includes a pixel array unit 1, a row decoder 2, a column.
  • TG timing generator
  • the pixel array unit 1 to the output terminal 13 are integrated on one chip, and constitute a solid-state imaging device.
  • the solid-state imaging device may be configured by integrating the pixel array unit 1 to the control unit 14 on one chip.
  • the pixel array unit 1 includes a plurality of pixel circuits GC (not shown) arranged in a matrix in M (M is a positive integer of 2 or more) rows ⁇ N (N is a positive integer of 2 or more) columns. ing. In the example of FIG. 1, the pixel circuits GC are arranged in a matrix of 14 rows ⁇ 17 columns.
  • the row decoder 2 includes, for example, a vertical scanning circuit and a driver circuit.
  • the vertical scanning circuit is configured by, for example, a shift register, and performs vertical scanning of the pixel array unit 1 by cyclically selecting each row of the pixel array unit 1 in synchronization with a vertical synchronization signal output from the TG 6.
  • the driver circuit generates a pixel control signal and outputs the pixel control signal to each pixel circuit GC belonging to the row selected by the vertical scanning circuit, thereby driving each pixel circuit GC.
  • the column ADC array unit 3 includes N column ADCs 31 corresponding to the respective columns of the pixel array unit 1.
  • the column ADC 31 is connected to the pixel circuit GC of each column via the vertical signal line L_1 corresponding to each column of the pixel array unit 1, and receives a noise signal and a signal signal from the pixel circuit GC of the row selected by the vertical scanning circuit. read out. Then, the column ADC 31 performs a correlated double sampling process on the read noise signal and signal signal to acquire a video signal.
  • the column ADC 31 performs analog-digital conversion processing on the acquired video signal and holds the digital video signal.
  • the column decoder 4 is composed of, for example, a shift register, and cyclically selects the column ADC 31 of each column in one horizontal scanning period by outputting a column selection signal synchronized with the horizontal synchronization signal output from the TG 6.
  • the column ADC array unit 3 is horizontally scanned, and the digital video signals held by the column ADCs 31 of each column are sequentially output to the sense amplifier 8.
  • the PLL 5 multiplies a clock signal (SYSCLK) supplied from an external device (for example, the control unit 14) via the clock terminal 11, and outputs the multiplied signal to the TG 6.
  • SYSCLK clock signal supplied from an external device (for example, the control unit 14) via the clock terminal 11, and outputs the multiplied signal to the TG 6.
  • a 54 MHz clock signal is supplied to the clock terminal 11, and the PLL 5 multiplies the 54 MHz clock signal by 2 and supplies the 108 MHz clock signal to the TG 6.
  • the TG 6 generates timing signals necessary for controlling the solid-state imaging device, such as a vertical synchronization signal and a horizontal synchronization signal, according to the clock signal supplied from the PLL 5, and controls the entire solid-state imaging device.
  • the TG 6 includes a register for storing a setting value of the timing signal.
  • setting values are written in the register by, for example, serial communication with an external device (for example, the control unit 14) connected via the control terminal 12.
  • an external device for example, the control unit 14
  • the set value for example, a later-described transfer transistor TX (see FIG. 2) is driven in an intermediate state between a conductive state and a non-conductive state, and an intermediate voltage value for half-opening the gate of the transfer transistor TX is determined. For example.
  • the pixel array unit 1 includes, for example, a plurality of types of pixel circuits GC for acquiring video signals of a plurality of color components such as R (red), G (green), and B (blue). They are regularly arranged according to a predetermined arrangement method such as an arrangement. Therefore, the TG 6 stores a predetermined setting value that defines an intermediate voltage for each type of the pixel circuit GC in the register. The TG 6 controls the DAC 7 and the row decoder 2 so that each pixel circuit GC is driven by an intermediate voltage defined by a set value corresponding to the type of the pixel circuit GC.
  • the TG 6 stores in advance which type of pixel circuit GC is arranged in each row and column of the pixel array unit 1. When one row with the row decoder 2 is selected, the TG 6 specifies which type of pixel circuit GC is arranged in each column of the row, and outputs a setting value corresponding to the specified type to the DAC 7.
  • TG6 converts the set value to DAC7 from digital to analog.
  • the set value that has been converted from digital to analog is input to the row decoder 2.
  • the row decoder 2 Under the control of TG6, the row decoder 2 outputs an intermediate voltage defined by the input set value to the transfer transistor TX (see FIG. 2) of the pixel circuit GC of each selected column.
  • each pixel circuit GC can obtain an appropriate dynamic range according to its type.
  • the DAC (digital analog converter) 7 converts a digital signal output from the TG 6 into an analog signal and supplies the analog signal to the row decoder 2. For example, the DAC 7 converts the set value for defining the intermediate voltage output from the TG 6 into an analog signal to generate an intermediate voltage, and supplies the intermediate voltage to the row decoder 2.
  • the ramp generation circuit 9 generates a ramp signal and outputs it to each column ADC 31.
  • the sense amplifier 8 amplifies the digital video signal output from the column ADC array unit 3 via the horizontal signal line L_2 and outputs the amplified signal to the serializer 10.
  • the column ADC 31 generates a 14-bit digital video signal, shifts the phase of the signal of each bit by 180 degrees, and signals that are shifted in phase by 180 degrees and signals that are not shifted in phase.
  • a total of 28 signals consisting of are output to the sense amplifier 8. Therefore, the total number of horizontal signal lines L_2 connecting the column ADC array unit 3 and the sense amplifier 8 is 28.
  • the sense amplifier 8 amplifies the signals flowing through the 28 horizontal signal lines L_2, shapes the waveform of each signal, and outputs the waveform to the serializer 10.
  • the serializer 10 is composed of, for example, a serializer conforming to the LVDS (Low Voltage Differential Signalings) standard, and differentially amplifies a signal output in parallel via the 28 horizontal signal lines L_2 from the sense amplifier 8 to 14 bits. The signal is converted to serial and output to the output terminal 13. The output terminal 13 outputs a signal from the serializer 10 to the control unit 14.
  • LVDS Low Voltage Differential Signalings
  • the control unit 14 is configured by, for example, a dedicated hardware circuit, and changes the sensitivity of the logarithmic characteristics by applying a plurality of voltages to the gate of the transfer transistor TX during the exposure period (see FIG. 2).
  • the control unit 14 writes, for example, a plurality of types of setting values into the register of the TG 6 via the control terminal 12.
  • the TG 6 applies an intermediate voltage according to the written set value to the gate of the transfer transistor TX via the DAC 7 and the row decoder 2. Details of the control unit 14 will be described later.
  • FIG. 2 is a circuit diagram of the pixel circuit GC shown in FIG.
  • the pixel circuit GC includes a photoelectric conversion element (hereinafter referred to as “PD”), a transfer transistor (hereinafter referred to as “TX”), and a reset transistor (hereinafter referred to as “RST”). ), An amplification transistor (hereinafter referred to as “SF”), and a row selection transistor (hereinafter referred to as “SEL”).
  • PD photoelectric conversion element
  • TX transfer transistor
  • RST reset transistor
  • SF An amplification transistor
  • SEL row selection transistor
  • the PD receives light from the subject, generates signal charge according to the received light quantity, and accumulates it with parasitic capacitance.
  • the PD has an anode connected to the source of TX, and PVSS as a driving voltage is input to the anode.
  • TX is composed of, for example, nMOS (Negative Channel Metal Oxide Semiconductor), and transfers signal charges accumulated by PD to a floating diffusion layer (hereinafter referred to as “FD” floating ⁇ diffusion).
  • FD floating diffusion layer
  • a signal (hereinafter referred to as “ ⁇ TX”) for driving TX in a conductive state, a non-conductive state, and an intermediate state is input to the gate of TX.
  • the drain of TX is connected to FD.
  • VL negative voltage
  • ⁇ TX becomes an intermediate voltage (hereinafter referred to as “VM”)
  • VM intermediate voltage
  • TX is half-opened, and TX is in an intermediate state between a conductive state and a non-conductive state.
  • VH high level voltage
  • FD accumulates signal charges transferred from PD. As a result, a voltage corresponding to the signal charge appears in the FD.
  • RST is composed of, for example, an nMOS, ⁇ RST that is a signal for making RST conductive or non-conductive is input to a gate, PVDD that is a driving voltage is input to a drain, and a source of SF is connected through FD. Connected to the gate.
  • ⁇ RST VH
  • RST becomes conductive
  • ⁇ RST VL
  • RST then discharges the FD signal charge and resets the FD when it becomes conductive.
  • PVDD and PVSS are output from a voltage source (not shown), and ⁇ RST is output from the row decoder 2.
  • SF is composed of, for example, an nMOS
  • the gate is connected to TX and RST via FD
  • the drive voltage PVDD is input to the drain
  • the source is connected to SEL.
  • the SF amplifies the voltage appearing on the FD and outputs it to the SEL.
  • SEL is composed of, for example, an nMOS, and a gate selection signal ⁇ VSEN is input to the gate, the drain is connected to SF, and the source is connected to the column ADC 31 of the corresponding column via the vertical signal line L_1.
  • the SEL outputs the voltage amplified by the SF as an output signal to the column ADC 31 in the corresponding column via the vertical signal line L_1.
  • ⁇ VSEN is output from the row decoder 2.
  • FIG. 3 is a timing chart of the pixel circuit GC when the transfer transistor TX is driven with an intermediate voltage during the entire exposure period T_E.
  • the exposure period is a period during which the subject is exposed, and the PD accumulates signal charges from the subject.
  • the pixel circuit GC cyclically repeats the exposure period T_E and the readout period T_R, and outputs a signal signal corresponding to the signal charge accumulated in the exposure period T_E.
  • ⁇ VSEN VH and SEL is in a conductive state.
  • the noise level voltage V_n appearing in the FD is amplified by SF and output to the column ADC 31 as a noise signal.
  • the reason why the voltage of the FD decreases from PVDD to the voltage V_n is mainly due to the influence of the parasitic capacitance between the FD and RST caused by changing ⁇ RST from VH to VL.
  • the effect of ktc noise is also included. Since the ktc noise varies for each pixel circuit GC, the noise signal varies for each pixel circuit GC. Note that the voltage of the FD decreases as the amount of accumulated signal charge increases.
  • ⁇ VSEN VL
  • SEL is in a non-conductive state
  • the output of the noise signal is stopped.
  • ⁇ TX VH is set, TX becomes conductive, and the signal charge of the PD is transferred to the FD.
  • the voltage of the FD decreases according to the signal charge transferred to the FD, and becomes a signal level voltage V_s.
  • the voltage V_s of the FD is current amplified by SF, and is output as a signal signal to the column ADC 31 via the vertical signal line L_1.
  • the output signal signal is differentiated from the noise signal by the column ADC 31, and a video signal is generated.
  • the video signal has a value corresponding to the difference between the FD noise level voltage V_n and the signal level voltage V_s. Therefore, by taking the difference between the noise signal and the signal signal, a video signal from which the noise component included in the signal signal has been removed can be obtained.
  • FIG. 4 is a graph showing the photoelectric conversion characteristics of the pixel circuit GC driven according to the timing chart of FIG.
  • the vertical axis is a linear axis and indicates a video signal output from the pixel circuit GC
  • the horizontal axis is a logarithmic axis and indicates the intensity of incident light incident on the photoelectric conversion element PD.
  • the photoelectric conversion characteristics include a linear characteristic portion D1 in which the low luminance region exhibits a linear characteristic from the inflection point P1 and a logarithmic characteristic portion in which the high luminance region exhibits a logarithmic (log) characteristic. It has a linear log characteristic consisting of D2.
  • the linear characteristic portion D1 rises while drawing a curve and the logarithmic characteristic portion D2 rises substantially linearly because the horizontal axis is a logarithmic axis.
  • FIGS. 5 to 9 are energy band diagrams of the pixel circuit GC corresponding to the time t0 to the time t4 in FIG.
  • the energy band diagrams shown in FIGS. 5 to 9 show that the voltage is higher toward the lower side.
  • the signal charge accumulated in the PD becomes a certain value or more
  • the signal charge can move from the PD to the FD over the energy barrier ES.
  • the PD enters a subthreshold state and accumulates signal charges while leaking signal charges to the FD.
  • the signal charge of the second layer L2 has a logarithmic characteristic with respect to the amount of incident light. Thereby, the linear log characteristic is realized in the exposure period T_E shown at time t0.
  • ⁇ TX VH and TX is turned on. Thereby, the energy barrier ES is eliminated, and the signal charge is transferred from the PD to the FD.
  • the FD accumulates signal charges including the first layer L1 and the second layer L2, and the voltage drops from the voltage V_n to the voltage V_s.
  • FIG. 10 is a circuit diagram of the column ADC 31 shown in FIG.
  • the column ADC includes a CDS circuit 41, a clamp unit 42, a comparison unit 43, and a latch circuit 44 in order from the upstream side.
  • the CDS circuit 41 includes an inverting amplifier (hereinafter referred to as “AMP”), capacitors CIN and CF, and a switch SW1.
  • AMP inverting amplifier
  • the input node I_1 of the AMP is connected to the vertical signal line L_1 via the capacitor CIN.
  • a capacitor CF is connected between the input and output nodes of the AMP.
  • a switch SW1 is connected in parallel to the capacitor CF.
  • the terminal on the vertical signal line L_1 side of the capacitor CIN is a node VPIX.
  • the clamp unit 42 includes a capacitor C0 and a switch SW2.
  • ⁇ CL becomes high level
  • the switch SW2 is turned on, and the voltage at the node BB is clamped by the clamp voltage VCL.
  • the comparison unit 43 includes switches SW3, SW4, SW5, SW6, a comparator COMP1 (hereinafter referred to as “COMP1”), a comparator COMP2 (hereinafter referred to as “COMP2”), and capacitors C1 and C2. .
  • COMP1 comparator COMP1
  • COMP2 comparator COMP2
  • the switch SW3 is connected between the node BB and the node CC.
  • the switch SW4 has one end connected to the node CC and the other end connected to a voltage source of a ramp signal (hereinafter referred to as “VRAMP”).
  • VRAMP a voltage source of a ramp signal
  • COMP1 has an input node (hereinafter referred to as “node DD”) connected to a node CC via a capacitor C1.
  • a switch SW5 is connected between the input / output nodes of COMP1.
  • the output node of COMP1 is connected to COMP2 via a capacitor C2.
  • a switch SW6 is connected between the input / output nodes of COMP2.
  • a latch circuit 44 is connected to the output node of COMP2 via an inverter I1.
  • FIG. 11 is a timing chart of the column ADC 31 shown in FIG. Note that times t1 and t3 shown in FIG. 11 correspond to the same times in FIG.
  • ⁇ PRST, ⁇ CL, ⁇ S1, and ⁇ S2 are each set to a high level for a predetermined time, and the CDS circuit 41, the clamp unit 42, and COMP1 and COMP2 are reset.
  • the voltage at the node AA becomes VTH (AMP)
  • the voltages at the nodes BB and CC become VCL
  • the voltage at the node DD becomes VTH (COMP1).
  • the voltages of the nodes AA, BB, CC, DD increase.
  • the nodes AA and BB increase by ⁇ V ⁇ CIN / CF.
  • the nodes CC and DD rise by ⁇ V ⁇ (CIN / CF) ⁇ C0 / (C0 + C1). That is, the CDS circuit 41 calculates a difference between the noise signal and the signal signal, and a voltage corresponding to ⁇ V indicating the difference appears at the nodes AA to DD.
  • the latch circuit 44 latches the count value at that time.
  • the voltage of the node CC decreases from ⁇ V ⁇ (CIN / CF) ⁇ C0 / (C0 + C1) by the voltage Va at the start of input of VRAMP. Therefore, the level of the node CC at this time corresponds to ⁇ V Has a value. Therefore, the period from time TT1 to time TT2 has a value corresponding to ⁇ V. Therefore, by counting the time from when VRAMP is input to when COMPOUT is inverted, a digital value corresponding to ⁇ V, that is, a digital value of the video signal can be obtained.
  • FIG. 12 is a graph showing photoelectric conversion characteristics when the sensitivity is changed in the pixel circuit GC shown in FIG.
  • the vertical axis is a linear axis and indicates a video signal output from the pixel circuit GC
  • the horizontal axis is a logarithmic axis and indicates the intensity of incident light incident on the photoelectric conversion element PD.
  • the photoelectric conversion characteristic C (a) is a photoelectric conversion characteristic of the pixel circuit GC in which the sensitivity shown in FIG. 4 is set as a standard.
  • the photoelectric conversion characteristic C (a) when it is desired to increase the sensitivity of the linear characteristic portion D1 (a), for example, i) increase the gain of the column ADC 31, ii) decrease the input range of the column ADC 31, iii) after AD conversion It is conceivable to add digital gain to the video signal.
  • CIN / CF shown in FIG. 10 may be increased.
  • the amplitude of VRAMP shown in FIG. 11 may be reduced.
  • the difference Vb ⁇ Va may be reduced.
  • the control unit 14 that has captured the AD-converted video signal may multiply the digital video signal by a predetermined number (for example, two times or three times).
  • the photoelectric conversion characteristic C (b) is obtained.
  • the sensitivity of not only the linear characteristic part D1 (a) but also the logarithmic characteristic part D2 (a). Will also go up. Therefore, the dynamic range DM (b) of the photoelectric conversion characteristic C (b) is lower than the dynamic range DM (a) of the photoelectric conversion characteristic C (a).
  • the sensitivity of the logarithmic characteristic portion D2 is made variable to obtain the photoelectric conversion characteristic C (c).
  • the slope of the linear characteristic part D1 (c) is twice the slope of the linear characteristic part D1 (a)
  • the sensitivity of the linear characteristic part D1 (c) is the linear characteristic part D1 ( It is twice that of a).
  • the slope of the logarithmic characteristic portion D2 (c) is 1 ⁇ 2 of the slope of the logarithmic characteristic portion D2 (a)
  • the sensitivity of the logarithmic characteristic portion D2 (c) is 1 / th of the sensitivity of the logarithmic characteristic portion D2 (a). 2
  • FIG. 13 is a TX timing chart according to Embodiment 1 of the present invention.
  • VD indicates the start timing of the exposure period T_E of one frame.
  • (A) shows the case where the sensitivity is not changed
  • (b) shows the case where the sensitivity is made lower than (a)
  • (c) shows the case where the sensitivity is made lower than (b). Note that since the readout period T_R is significantly shorter than the exposure period T_E, the readout period T_R is not shown in FIG. 13, and the exposure periods T_E of the respective frames are connected.
  • ⁇ TX VM is always set in the exposure period T_E of one frame, and the intermediate voltage VM is always applied to the gate of TX.
  • the TX gate is half open.
  • FIG. 14 shows photoelectric conversion characteristics C (a), C (b), and C (c) of the pixel circuit GC when TX is driven with ⁇ TX in FIGS. 13 (a), (b), and (c). .
  • ⁇ TX VL is set, and the TX gate is closed. Therefore, the PD accumulates signal charges with linear characteristics.
  • ⁇ TX VM is set, and the gate of the transfer transistor TX is half opened.
  • the PD accumulates signal charges with linear log characteristics.
  • the period tint_log in FIG. 15 is the second half period, and the gate of the transfer transistor TX is half open.
  • the operation in the reading period T_R is the same as that in FIG.
  • FIGS. 16 to 21 are energy band diagrams of the pixel circuit GC corresponding to the time t0 to the time t5 in FIG.
  • the energy band diagrams shown in FIGS. 16 to 21 show that the voltage is higher toward the lower side.
  • ⁇ TX VM and the gate of the transfer transistor TX is half open.
  • the energy barrier ES is reduced, and the signal charge accumulated on the upper part of the PD leaks toward the FD.
  • the period tint_log becomes shorter, the amount of logarithmic characteristic signal charge finally remaining in the PD deviates from the amount of logarithmic characteristic signal charge that should originally be accumulated in the PD. Therefore, as the period tint_log becomes shorter, the slope of the logarithmic characteristic portion D2 decreases, and the sensitivity of the logarithmic characteristic portion D2 becomes lower.
  • the control unit 14 obtains the luminance of the subject, shortens the period tint_log as the luminance of the subject increases, and reduces the sensitivity of the logarithmic characteristic unit D2 to ensure the dynamic range.
  • the control unit 14 increases the sensitivity of the logarithmic characteristic unit D2 by extending the period tint_log as the luminance of the subject decreases.
  • control unit 14 may obtain the period tint_log using a function or LUT in which the relationship between the luminance of the subject and the period tint_log is determined in advance. Then, a control signal for driving TX in the obtained period tint_log may be output to TG6. The TG 6 that has received this control signal may control the row decoder 2 so that TX is driven with ⁇ TX having the period tint_log obtained by the control unit 14.
  • control unit 14 may calculate an average value of video signals output from all or some of the pixel circuits GC constituting the pixel array unit 1 as the luminance of the subject.
  • the control unit 14 may obtain a histogram of video signals output from all or some of the pixel circuits GC constituting the pixel array unit 1 and calculate the maximum peak of the histogram as the luminance of the subject.
  • the solid-state imaging device of Embodiment 2 is characterized in that an intermediate voltage (hereinafter referred to as “VM1”) and an intermediate voltage (hereinafter referred to as “VM2”) are applied during the exposure period T_E.
  • VM1 an intermediate voltage
  • VM2 an intermediate voltage
  • FIG. 22 is a TX timing chart according to Embodiment 2 of the present invention.
  • (A) shows the case where the sensitivity is not changed
  • (b) shows the case where the sensitivity is made higher than (a)
  • (c) shows the case where the sensitivity is made higher than (b). Note that since the readout period T_R is significantly shorter than the exposure period T_E, the readout period T_R is not shown in FIG. 22 and the exposure periods T_E of the respective frames are connected.
  • VM1 ⁇ VM2. Therefore, the TX gate is half open in both the first half period and the second half period, but the gate is opened more greatly in the second half period than in the first half period.
  • VM2 is an intermediate voltage for setting the inflection point P1 of the photoelectric conversion characteristics of the pixel circuit GC to a target value.
  • FIG. 23 shows photoelectric conversion characteristics C (a), C (b), and C (c) of the pixel circuit GC when TX is driven with ⁇ TX in FIGS. 22 (a), (b), and (c). .
  • ⁇ TX VM1 is set, and the TX gate is half open. Therefore, the PD accumulates signal charges with linear log characteristics.
  • the period tlog_sec in FIG. 24 is the second half period.
  • the operation in the reading period T_R is the same as that in FIG.
  • ⁇ TX VM1 is set, and the TX gate is half opened. As a result, during the first half of the exposure period T_E, TX is driven with the gate half open.
  • FIGS. 25 and 26 are energy band diagrams of the pixel circuit GC corresponding to time t0 and time t1 in FIG.
  • the energy band diagrams shown in FIGS. 25 and 26 indicate that the voltage is higher toward the lower side. Note that the energy band diagram at times t2, t3, and t4 shown in FIG.
  • ⁇ TX VM1
  • the gate of TX is half-opened, and an energy barrier ES is generated between PD and FD.
  • the PD is in a subthreshold state determined by VM1 and accumulates signal charges with linear log characteristics.
  • the PD accumulates signal charges belonging to the first layer L1 below VM1 with linear characteristics, and accumulates signal charges belonging to the second layer L2 above VM1 with logarithmic characteristics.
  • ⁇ TX VM2
  • the TX gate is further opened more than at time t0.
  • the energy barrier ES becomes lower than that at time t0.
  • the signal charge belonging to the second layer L2 is placed on the signal charge accumulated in the layer L1 ′ between VM1 and VM2.
  • the signal charge belonging to this layer L1 ′ is the signal charge belonging to the first layer L1 at time t0.
  • the signal charge of the layer L1 ′ leaks to the FD side, and the layer L1 ′ becomes logarithmic and is absorbed by the second layer L2, and eventually disappears, but if the period tlog_sec is shorter, It behaves like a logarithmic characteristic and becomes an offset of the second layer L2. Therefore, if the period tlog_sec is short, at the end of the exposure period T_E, the signal charge component accumulated in the logarithmic characteristic among the signal charges remaining in the PD increases, and the sensitivity of the logarithmic characteristic portion D2 increases.
  • the sensitivity of the logarithmic characteristic portion D2 can be increased similarly. That is, the greater the difference between VM1 and VM2, the more the height of the layer L1 ′ increases, so the offset of the second layer L2 increases. Therefore, at the end of the exposure period T_E, the signal charge component accumulated in the logarithmic characteristic among the signal charges remaining in the PD increases, and the sensitivity of the logarithmic characteristic portion D2 increases.
  • the sensitivity of the logarithmic characteristic portion D2 depends on the length of the period tlog_sec and the voltage difference between VM2 and VM1.
  • control unit 14 obtains the brightness of the subject in the same manner as in the first embodiment, and performs control to increase the period tlog_sec as the brightness of the subject increases, and increases VM1 to reduce the voltage difference between VM1 and VM2.
  • the control unit 14 executes at least one of the controls, the sensitivity of the logarithmic characteristic portion D2 is lowered and the dynamic range is secured.
  • control unit 14 performs logarithmic characteristics by executing at least one of control for shortening the period tlog_sec and control for increasing the voltage difference between VM1 and VM2 by decreasing VM1 as the luminance of the subject decreases.
  • the sensitivity of the part D2 is increased.
  • control unit 14 may obtain the period tlog_sec using a function or LUT in which the relationship between the luminance of the subject and the period tlog_sec is determined in advance.
  • VM1 may be obtained by using a function or LUT that predetermines the relationship between the luminance of the subject and the period VM1.
  • a control signal for driving TX in the obtained period tlog_sec or VM1 may be output to TG6.
  • the TG 6 that has received this control signal may control the row decoder 2 so that TX is driven with ⁇ TX having the period tlog_sec, VM1 obtained by the control unit 14.
  • the presence / absence of a bright subject is determined, and the method of the first embodiment is used to perform control to lower the sensitivity when a bright subject exists, and the sensitivity is increased when there is no bright subject. It is characterized by performing control.
  • control unit 14 shortens the period tint_log when it is determined that there is a bright subject, compared to when it is determined that there is no bright subject. Thereby, the sensitivity of the logarithmic characteristic portion D2 is lowered, and a dynamic range is secured.
  • control unit 14 determines that there is no bright subject
  • the control unit 14 lengthens the period tint_log compared to the case where it is determined that there is a bright subject. This increases the sensitivity of the logarithmic characteristic portion D2.
  • the control unit 14 sets the period tint_log to a predetermined period T_down when a bright subject exists.
  • the control unit 14 may set the period tint_log to a predetermined period T_up when there is no bright subject.
  • the entire period of the exposure period T_E may be set as the period tint_log. In this way, it is possible to maximize the sensitivity when there is no bright subject.
  • control unit 14 may determine the presence or absence of a bright subject based on the average value of the video signal output from each pixel circuit GC.
  • control unit 14 obtains an average value of the video signals output from all or some of the pixel circuits GC configuring the pixel array unit 1, compares the average value with a specified value V_th1, and calculates the average value. Can be determined that there is a bright subject, and if the average value is less than the specified value V_th1, it can be determined that there is no bright subject.
  • a predetermined level on the high luminance side of the logarithmic characteristic portion D2 shown in FIG. 4 may be adopted.
  • control unit 14 obtains a histogram of video signals output from all or some of the pixel circuits GC constituting the pixel array unit 1 and determines whether or not the subject is bright based on this histogram. Good.
  • the control unit 14 obtains a graph of the histogram of the video signal that defines the gradation value of the video signal on the horizontal axis and the frequency on the vertical axis, identifies the peak on the highest gradation side from this graph, If the tone value is equal to or greater than the specified value V_th2, it is determined that the subject is bright, and if the peak tone value is less than the specified value V_th2, the subject is determined to be dark.
  • the prescribed value V_th2 the prescribed value V_th1 shown in FIG. 4 may be adopted, a value slightly lower than the prescribed value V_th1 may be adopted, or a value slightly higher than the prescribed value V_th1 may be adopted. Good.
  • control unit 14 obtains a total value of the frequencies of the gradation values higher than the specified value V_th1 in the histogram, and determines that a bright subject exists if the total value is equal to or greater than the specified value V_th3. If it is less than the prescribed value Vth_3, it may be determined that there is no bright subject.
  • the specified value V_th3 for example, the number of pixel circuits GC that output a video signal having a gradation value equal to or higher than the specified value V_th1 with respect to the number of all the pixel circuits GC configuring the pixel array unit 1 is predetermined. What is necessary is just to employ
  • the dynamic range can be ensured when a bright subject exists, and the sensitivity can be increased when there is no bright subject.
  • the presence / absence of a bright subject is determined, and the method of the second embodiment is used to perform control to lower the sensitivity when a bright subject exists, and the sensitivity is increased when there is no bright subject. It is characterized by performing control.
  • the description of the same elements as in the first to third embodiments is omitted.
  • control unit 14 determines the presence or absence of a bright subject using the same method as in the third embodiment. Then, the control unit 14 determines whether or not there is a bright subject, and when it is determined that there is a bright subject, the control unit 14 lengthens the period tlog_sec compared to when it is determined that there is no bright subject.
  • the control unit 14 sets the period tlog_sec to a predetermined period T_up.
  • the control unit 14 sets the period tlog_sec to a predetermined period T_down.
  • the period T_up > the period T_down.
  • control unit 14 may reduce the voltage difference between the VM1 and the VM2 when it is determined that a bright subject exists, compared to a case where it is determined that there is no bright subject.
  • control unit 14 may increase the voltage difference between VM1 and VM2 as compared with the case where it is determined that there is a bright subject.
  • VM2 is fixed in order to set the inflection point P1 to a desired value
  • the value of VM1 is a larger value VM1_big than when there is no bright subject.
  • the voltage difference between VM1 and VM2 may be reduced.
  • the value of VM1 is set to the value VM1_small and the voltage difference between VM1 and VM2 is increased.
  • the value VM1_big a predetermined value beforehand, when ensuring a dynamic range.
  • a suitable value determined in advance for increasing the sensitivity of the logarithmic characteristic portion D2 may be adopted.
  • control for changing the period tlog_sec and the control for changing the voltage difference between VM1 and VM2 may be combined.
  • a solid-state image pickup device is a solid-state image pickup device including a pixel circuit having a linear log characteristic including a linear characteristic portion having a linear characteristic on a low luminance side and a logarithmic characteristic portion having a logarithmic characteristic on a high luminance side.
  • the pixel circuit includes a photodiode that accumulates signal charges according to an incident light amount, a floating diffusion layer, and a transfer transistor that transfers the signal charges accumulated in the photodiode to the floating diffusion layer.
  • a control unit is provided that changes the sensitivity of the logarithmic characteristic unit by applying a plurality of voltages to the gate of the transfer transistor during an exposure period of exposure.
  • the control unit applies the intermediate voltage to the gate of the transfer transistor at least at the last period of the exposure period to half-open the gate, and changes the period of applying the intermediate voltage to change the logarithmic characteristic. It is preferable to change the sensitivity of the part.
  • the intermediate voltage is applied to the gate of the transfer transistor and the gate is half-opened.
  • the sensitivity of the logarithmic characteristic portion is changed by changing the period during which the intermediate voltage is applied.
  • the signal charge finally remaining in the photoelectric conversion element at the end of the exposure period approaches the amount of signal charge having the logarithmic characteristic that should be inherent. It will be. Therefore, the sensitivity of the logarithmic characteristic portion can be increased by lengthening the period during which the intermediate voltage is applied.
  • the last period refers to the last period when the exposure period is divided into a plurality of periods.
  • the exposure period is divided into two periods, a first half period and a second half period
  • the second half period corresponds to at least the last period.
  • control unit divides the exposure period into two periods, applies a voltage for closing the gate to the gate in the first half period, and applies the intermediate voltage to the gate in the second half period.
  • the control unit applies a first intermediate voltage to the gate to partially open the gate, and then applies a second intermediate voltage higher than the first intermediate voltage to the gate.
  • the sensitivity of the logarithmic characteristic portion is changed by performing at least one of control for changing the period for applying the second intermediate voltage and changing the voltage difference between the first intermediate voltage and the second intermediate voltage by further opening the gate. It is preferable to make it.
  • the gate is further opened. Therefore, at the end of the exposure period, the signal charge component having the logarithmic characteristic among the signal charges remaining in the photoelectric conversion element can be increased, and the sensitivity of the logarithmic characteristic portion can be increased.
  • the sensitivity of the logarithmic characteristic portion can be changed by performing at least one of control for changing the time for applying the second intermediate voltage and control for changing the voltage difference.
  • the control unit determines whether or not there is a bright subject.
  • the controller applies a period during which the intermediate voltage is applied compared to when the bright subject is determined not to exist. It is preferable to shorten it.
  • the period during which the intermediate voltage is applied is shortened, so that the sensitivity of the logarithmic characteristic portion is lowered and the dynamic range can be secured.
  • the period of applying the intermediate voltage is lengthened, so that the sensitivity of the logarithmic characteristic portion can be increased.
  • the control unit determines whether or not a bright subject exists, and determines that the bright subject exists, and applies a second intermediate voltage compared to a case where the bright subject does not exist. It is preferable to perform at least one of control for increasing the voltage difference and control for reducing the voltage difference as compared with a case where it is determined that the bright subject does not exist.
  • control unit determines whether or not the bright subject exists based on an average value of pixel signals output from each pixel circuit.
  • control unit determines the presence / absence of the bright subject based on a histogram of pixel signals output from each pixel circuit.

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Abstract

露光期間Ｔ＿Ｅの前半期間の時刻ｔ０において、φＴＸ＝ＶＬに設定され、転送トランジスタＴＸのゲートが閉じられている。そのため、ＰＤはリニア特性で信号電荷を蓄積する。露光期間Ｔ＿Ｅの後半期間（期間ｔｉｎｔ＿ｌｏｇ）の時刻ｔ１において、φＴＸ＝ＶＭに設定され、転送トランジスタＴＸのゲートが半開にされる。これにより、ＰＤは信号電荷をリニアログ特性で蓄積する。そして、期間ｔｉｎｔ＿ｌｏｇを長くすることで対数特性部の感度を上げる。

Description

固体撮像装置
　本発明は、低輝度光入射時には線形特性、高輝度光入射時には対数特性の光電変換特性を持つ画素回路を備える固体撮像装置に関するものである。
　近年、埋込型の光電変換素子（以下、「ＰＤ」と記述する。）を備えた画素回路を備える固体撮像装置が知られている。このような固体撮像装置においては、露光期間中に転送トランジスタを導通状態と非導通状態との中間状態で駆動させ、ＰＤに蓄積される信号電荷を対数的に圧縮し、ダイナミックレンジを広げることが行われている（例えば、特許文献１）。
　つまり、高輝度光入射時にはＰＤがサブスレショルド状態になり、信号電荷の一部を浮遊拡散層（以下、「ＦＤ」と記述する。）に流しつつ信号電荷を蓄積する。これにより、ＰＤは対数特性を持つ。一方、低輝度光入射時にはＰＤがサブスレショルド状態にならず、信号電荷を全て蓄積する。これにより、ＰＤは線形特性を持つ。よって、画素回路の光電変換特性は、変極点を境に、低輝度側が線形特性を示す線形特性部と、高輝度側が対数特性を示す対数特性部との２つの特性（リニアログ特性）を持つことになる。
　しかしながら、特許文献１では、光電変換特性の対数特性部の感度を制御することについての記載が全く行われていない。
特開２００６－５０５４４号公報
　本発明の目的は、リニアログ特性の対数特性部の感度を制御することができる固体撮像装置を提供することである。
　本発明の一局面による固体撮像装置は、低輝度側が線形特性を示す線形特性部と、高輝度側が対数特性を示す対数特性部とを備えるリニアログ特性を持つ画素回路を備える固体撮像装置であって、前記画素回路は、入射光量に応じた信号電荷を蓄積するフォトダイオードと、浮遊拡散層と、前記フォトダイオードに蓄積された信号電荷を前記浮遊拡散層に転送する転送トランジスタとを備え、被写体を露光する露光期間において複数の電圧を前記転送トランジスタのゲートに印加することで、前記対数特性部の感度を変化させる制御部を備える。
本発明の実施の形態における固体撮像装置の全体構成図である。 図１に示す画素回路の回路図である。 露光期間の全期間において転送トランジスタを中間電圧で駆動させた場合の画素回路のタイミングチャートである。 図３のタイミングチャートに従って駆動される画素回路の光電変換特性を示したグラフである。 図３の時刻ｔ０に対応する画素回路のエネルギーバンド図である。 図３の時刻ｔ１に対応する画素回路のエネルギーバンド図である。 図３の時刻ｔ２に対応する画素回路のエネルギーバンド図である。 図３の時刻ｔ３に対応する画素回路のエネルギーバンド図である。 図３の時刻ｔ４に対応する画素回路のエネルギーバンド図である。 図１に示すカラムＡＤＣの回路図である。 図１０に示すカラムＡＤＣのタイミングチャートである。 図２に示す画素回路において感度を変えたときの光電変換特性を示したグラフである。 本発明の実施の形態１における転送トランジスタのタイミングチャートである。 図１３（ａ）、（ｂ）、（ｃ）のφＴＸで転送トランジスタを駆動させたときの画素回路ＧＣの光電変換特性Ｃ（ａ）、Ｃ（ｂ）、Ｃ（ｃ）である。 露光期間の前半期間をφＴＸ＝ＶＬにし、後半期間をφＴＸ＝ＶＭにして転送トランジスタを駆動した際の画素回路のタイミングチャートである。 図１５の時刻ｔ０に対応する画素回路のエネルギーバンド図である。 図１５の時刻ｔ１に対応する画素回路のエネルギーバンド図である。 図１５の時刻ｔ２に対応する画素回路のエネルギーバンド図である。 図１５の時刻ｔ３に対応する画素回路のエネルギーバンド図である。 図１５の時刻ｔ４に対応する画素回路のエネルギーバンド図である。 図１５の時刻ｔ５に対応する画素回路のエネルギーバンド図である。 本発明の実施の形態２における転送トランジスタのタイミングチャートである。 図１３の（ａ）、（ｂ）、（ｃ）のφＴＸで転送トランジスタを駆動させたときの画素回路の光電変換特性Ｃ（ａ）、Ｃ（ｂ）、Ｃ（ｃ）である。 露光期間の前半期間をφＴＸ＝ＶＭ１にし、後半期間をφＴＸ＝ＶＭ２にして転送トランジスタを駆動した際の画素回路のタイミングチャートである。 図２４の時刻ｔ０に対応する画素回路のエネルギーバンド図である。 図２４の時刻ｔ１に対応する画素回路のエネルギーバンド図である。
　（実施の形態１）
　図１は、本発明の実施の形態における固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式（カラムＡＤ変換方式）のＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）型の固体撮像装置であって、画素アレイ部１、ローデコーダ２、カラムＡＤＣアレイ部３、カラムデコーダ４、ＰＬＬ５、タイミングジェネレータ（以下、「ＴＧ」と記述する。）６、ＤＡＣ７、センスアンプ８、ランプ生成回路９、シリアライザ１０、クロック端子１１、制御端子１２、出力端子１３、及び制御部１４を備えている。
　本実施の形態では、画素アレイ部１～出力端子１３は、１チップに集積化されており、固体撮像素子を構成している。但し、これは一例であり、画素アレイ部１～制御部１４までを１チップに集積化して固体撮像素子を構成してもよい。
　画素アレイ部１は、Ｍ（Ｍは２以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列にマトリックス状に配列された複数の画素回路ＧＣ（図略）により構成されている。なお、図１の例では、画素回路ＧＣは、１４行×１７列でマトリックス状に配列されている。
　ローデコーダ２は、例えば、垂直走査回路と、ドライバ回路とを備えている。垂直走査回路は、例えば、シフトレジスタにより構成され、ＴＧ６から出力される垂直同期信号に同期して、画素アレイ部１の各行をサイクリックに選択することで、画素アレイ部１を垂直走査する。
　ドライバ回路は、画素制御信号を生成し、垂直走査回路により選択された行に属する各画素回路ＧＣに画素制御信号を出力することで、各画素回路ＧＣを駆動させる。
　カラムＡＤＣアレイ部３は、画素アレイ部１の各列に対応するＮ個のカラムＡＤＣ３１を備えている。カラムＡＤＣ３１は、画素アレイ部１の各列に対応する垂直信号線Ｌ＿１を介して各列の画素回路ＧＣと接続され、垂直走査回路により選択された行の画素回路ＧＣからノイズ信号及びシグナル信号を読み出す。そして、カラムＡＤＣ３１は、読み出したノイズ信号及びシグナル信号に対して相関二重サンプリング処理を行って映像信号を取得する。そして、カラムＡＤＣ３１は、取得した映像信号に対してアナログデジタル変換処理を行い、デジタルの映像信号を保持する。
　カラムデコーダ４は、例えばシフトレジスタにより構成され、ＴＧ６から出力される水平同期信号に同期した列選択信号を出力することで、１水平走査期間において、各列のカラムＡＤＣ３１をサイクリックに選択し、カラムＡＤＣアレイ部３を水平走査し、各列のカラムＡＤＣ３１が保持するデジタルの映像信号をセンスアンプ８に順次に出力させる。
　ＰＬＬ５は、クロック端子１１を介して外部の装置（例えば、制御部１４）から供給されるクロック信号（ＳＹＳＣＬＫ）を逓倍し、ＴＧ６に出力する。本実施の形態において、クロック端子１１には、例えば、５４ＭＨｚのクロック信号が供給され、ＰＬＬ５は、この５４ＭＨｚのクロック信号を２逓倍して、１０８ＭＨｚのクロック信号をＴＧ６に供給する。
　ＴＧ６は、ＰＬＬ５から供給されるクロック信号に従って、垂直同期信号及び水平同期信号等の、固体撮像装置を制御するうえで必要となるタイミング信号を生成し、固体撮像装置の全体制御を司る。
　また、ＴＧ６は、タイミング信号の設定値等を記憶するためのレジスタを備えている。なお、レジスタは、制御端子１２を介して接続される外部の装置（例えば制御部１４）と例えばシリアル通信することによって設定値が書き込まれる。ここで、設定値としては、例えば後述する転送トランジスタＴＸ（図２参照）を導通状態と非導通状態との中間状態で駆動し、転送トランジスタＴＸのゲートを半開するための中間電圧の値を定めるための設定値等が含まれる。
　本実施の形態では、画素アレイ部１は、例えばＲ（赤），Ｇ（緑），Ｂ（青）等の複数の色成分の映像信号を取得するための複数種類の画素回路ＧＣが、ベイヤー配列等の所定の配列方式に従って、規則的に配列されている。よって、ＴＧ６は、レジスタに画素回路ＧＣの種類毎の中間電圧を規定する予め定められた設定値を記憶している。そして、ＴＧ６は、画素回路ＧＣの種類に応じた設定値により規定される中間電圧によって各画素回路ＧＣが駆動されるように、ＤＡＣ７及びローデコーダ２を制御する。
　具体的には、ＴＧ６は、画素アレイ部１の各行各列にどの種類の画素回路ＧＣが配列されているかを予め記憶している。ローデコーダ２がある１行を選択した場合、ＴＧ６は、その行の各列にどの種類の画素回路ＧＣが配列されているかを特定し、特定した種類に応じた設定値をＤＡＣ７に出力する。
　そして、ＴＧ６は、設定値をＤＡＣ７にデジタルアナログ変換させる。デジタルアナログ変換された設定値はローデコーダ２に入力される。ローデコーダ２は、ＴＧ６の制御の下、入力された設定値によって規定される中間電圧を、選択した各列の画素回路ＧＣの転送トランジスタＴＸ（図２参照）に出力する。
　このように、種類に応じた中間電圧で画素回路ＧＣを駆動することで、各画素回路ＧＣは、自身の種類に応じた適切なダイナミックレンジを得ることができる。
　ＤＡＣ（デジタルアナログコンバータ）７は、ＴＧ６から出力されるデジタルの信号をアナログの信号に変換して、ローデコーダ２に供給する。例えば、ＤＡＣ７は、ＴＧ６から出力される中間電圧を規定するための設定値を、アナログ信号に変換して中間電圧を生成し、ローデコーダ２に供給する。
　ランプ生成回路９は、ランプ信号を生成して、各カラムＡＤＣ３１に出力する。センスアンプ８は、カラムＡＤＣアレイ部３から水平信号線Ｌ＿２を介して出力されるデジタルの映像信号を増幅し、シリアライザ１０に出力する。本実施の形態では、カラムＡＤＣ３１は、１４ビットのデジタルの映像信号を生成し、各ビットの信号の位相を１８０度ずらし、位相が１８０度ずらされた信号と、位相がずらされていない信号とからなる合計２８個の信号をセンスアンプ８に出力する。よって、カラムＡＤＣアレイ部３とセンスアンプ８とを接続する水平信号線Ｌ＿２は、合計２８本となる。そして、センスアンプ８は、２８本の水平信号線Ｌ＿２を流れる信号をそれぞれ増幅して、各信号の波形を成形してシリアライザ１０に出力する。
　シリアライザ１０は、例えば、ＬＶＤＳ（Low　Voltage　Differential　Signalings）規格に準拠したシリアライザにより構成され、センスアンプ８から２８本の水平信号線Ｌ＿２を介してパラレルで出力される信号を差動増幅して１４ビットの信号とし、シリアルに変換して出力端子１３に出力する。出力端子１３は、シリアライザ１０からの信号を制御部１４に出力する。
　制御部１４は、例えば専用のハードウエア回路により構成され、露光期間において複数の電圧を転送トランジスタＴＸのゲートに印加することで（図２参照）、対数特性の感度を変化させる。ここで、制御部１４は、例えば複数種類の設定値を制御端子１２を介してＴＧ６のレジスタに書き込む。そして、ＴＧ６は書き込まれた設定値に従った中間電圧をＤＡＣ７及びローデコーダ２を介して転送トランジスタＴＸのゲートに印加する。なお、制御部１４の詳細については後述する。
　図２は、図１に示す画素回路ＧＣの回路図である。図２に示すように画素回路ＧＣは、光電変換素子（以下、「ＰＤ」と記述する。）、転送トランジスタ（以下、「ＴＸ」と記述する。）、リセットトランジスタ（以下、「ＲＳＴ」と記述する。）、増幅トランジスタ（以下、「ＳＦ」と記述する。）、及び行選択トランジスタ（以下、「ＳＥＬ」と記述する。）を備える、ＣＭＯＳの画素回路ＧＣにより構成されている。
　ＰＤは被写体からの光を受光し、受光した光量に応じた信号電荷を発生し、寄生容量で蓄積する。ここで、ＰＤはアノードがＴＸのソースに接続され、アノードに駆動電圧であるＰＶＳＳが入力される。
　ＴＸは、例えばｎＭＯＳ（Negative　Channel　Metal　Oxide　Semiconductor）により構成され、ＰＤにより蓄積された信号電荷を浮遊拡散層（以下、「ＦＤ」floating diffusionと記述する。）に転送する。ＴＸのゲートには、ＴＸを導通状態、非導通状態、及び中間状態で駆動するための信号（以下、「φＴＸ」と記述する。）が入力される。ＴＸのドレインは、ＦＤに接続されている。φＴＸがゼロ電圧又は負電圧（以下、「ＶＬ」と記述する。）になるとＴＸのゲートが閉じてＴＸが非導通状態なる。また、φＴＸが中間電圧（以下、「ＶＭ」と記述する。）になると、ＴＸのゲートが半開してＴＸが導通状態と非導通状態との中間状態になる。また、φＴＸがハイレベルの電圧（以下、「ＶＨ」と記述する。）になると、ＴＸのゲートが開いてＴＸが導通状態になる。
　ＦＤは、ＰＤから転送された信号電荷を蓄積する。これにより、ＦＤには信号電荷に応じた電圧が現れる。
　ＲＳＴは、例えばｎＭＯＳにより構成され、ゲートにＲＳＴを導通状態又は非導通状態にするための信号であるφＲＳＴが入力され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースがＦＤを介してＳＦのゲートに接続されている。φＲＳＴ＝ＶＨになると、ＲＳＴが導通状態となり、φＲＳＴ＝ＶＬになると、ＲＳＴが非導通状態になる。
　そして、ＲＳＴは、導通状態になるとＦＤの信号電荷を排出して、ＦＤをリセットする。なお、ＰＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴは、ローデコーダ２から出力される。
　ＳＦは、例えばｎＭＯＳにより構成され、ゲートがＦＤを介してＴＸ及びＲＳＴに接続され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースがＳＥＬに接続されている。そして、ＳＦはＦＤに現れる電圧を電流増幅してＳＥＬに出力する。
　ＳＥＬは、例えばｎＭＯＳにより構成され、ゲートに行選択信号であるφＶＳＥＮが入力され、ドレインがＳＦに接続され、ソースが垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ３１に接続されている。そして、ＳＥＬは、ＳＦにより電流増幅された電圧を出力信号として、垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ３１に出力する。ここで、φＶＳＥＮはローデコーダ２から出力される。
　図３は、露光期間Ｔ＿Ｅの全期間において転送トランジスタＴＸを中間電圧で駆動させた場合の画素回路ＧＣのタイミングチャートである。なお、露光期間とは、被写体を露光する期間であり、ＰＤは被写体からの信号電荷を蓄積する。図３に示すように画素回路ＧＣは、露光期間Ｔ＿Ｅと、読出期間Ｔ＿Ｒとがサイクリックに繰り返され、露光期間Ｔ＿Ｅにおいて蓄積した信号電荷に応じたシグナル信号を出力する。
　露光期間Ｔ＿Ｅでは、時刻ｔ０に示すように、φＴＸ＝ＶＭとされている。そのため、ＰＤは高輝度光入射時にはサブスレショルド状態となり、ＦＤに信号電荷を流しつつ信号電荷を蓄積する。これにより、リニアログ特性が実現される。
　なお、露光期間Ｔ＿Ｅでは、ＦＤはＲＳＴにより常時リセットされるため、ＰＤから流れ出る信号電荷を絶えず排出し、信号電荷を蓄積しない。そのため、ＦＤの電圧は絶えずＰＶＤＤを維持する。また、露光期間Ｔ＿ＥではφＶＳＥＮ＝ＶＬであるため、画素回路ＧＣからカラムＡＤＣ３１にシグナル信号は出力されない。
　露光期間Ｔ＿Ｅが終了され、読出期間Ｔ＿Ｒが開始されると、φＲＳＴ＝ＶＬにされ、ＲＳＴはＦＤのリセットを終了し、φＴＸ＝ＶＬにされ、ＴＸは非導通状態となる。
　時刻ｔ１において、φＶＳＥＮ＝ＶＨであり、ＳＥＬが導通状態にされている。これにより、垂直信号線Ｌ＿１からは、ＦＤに現れるノイズレベルの電圧Ｖ＿ｎがＳＦで電流増幅され、ノイズ信号としてカラムＡＤＣ３１に出力される。ここで、ＦＤの電圧が、ＰＶＤＤから電圧Ｖ＿ｎに下がっているのは、主にφＲＳＴをＶＨからＶＬに変化させたことによるＦＤとＲＳＴとの間の寄生容量の影響によるものであるが、ＦＤのｋｔｃノイズの影響も含まれている。このｋｔｃノイズは画素回路ＧＣ毎にばらついているため、ノイズ信号は画素回路ＧＣ毎にバラツキを持つ。なお、ＦＤの電圧は、蓄積する信号電荷量が増大するにつれて低下する。
　時刻ｔ２において、φＶＳＥＮ＝ＶＬであり、ＳＥＬが非導通状態であり、ノイズ信号の出力が停止されている。また、時刻ｔ２において、φＴＸ＝ＶＨにされ、ＴＸが導通状態となり、ＰＤの信号電荷がＦＤに転送される。
　これにより、ＦＤの電圧はＦＤに転送される信号電荷に応じて低下し、シグナルレベルの電圧Ｖ＿ｓとなる。
　時刻ｔ３において、φＶＳＥＮ＝ＶＨであり、ＦＤの電圧Ｖ＿ｓがＳＦで電流増幅され、シグナル信号として、垂直信号線Ｌ＿１を介してカラムＡＤＣ３１に出力されている。出力されたシグナル信号は、カラムＡＤＣ３１によりノイズ信号との差分がとられ、映像信号が生成される。ここで、映像信号は、ＦＤのノイズレベルの電圧Ｖ＿ｎと、シグナルレベルの電圧Ｖ＿ｓとの差分に相当する値を有している。よって、ノイズ信号とシグナル信号との差分をとることで、シグナル信号に含まれるノイズ成分が除去された映像信号が得られるのである。
　読出期間Ｔ＿Ｒが終了すると、再度、φＲＳＴ＝ＶＨ、φＶＳＥＮ＝ＶＬ、φＴＸ＝ＶＭとされ、次のフレームの映像信号を得るための露光期間Ｔ＿Ｅが開始される。
　図４は、図３のタイミングチャートに従って駆動される画素回路ＧＣの光電変換特性を示したグラフである。図４において、縦軸は線形軸であり画素回路ＧＣから出力される映像信号を示し、横軸は対数軸であり、光電変換素子ＰＤに入射する入射光の強度を示している。
　このグラフから分かるように、光電変換特性は、変曲点Ｐ１を境に低輝度領域が線形（リニア）特性を示す線形特性部Ｄ１と、高輝度領域が対数（ログ）特性を示す対数特性部Ｄ２とからなるリニアログ特性を持つ。なお、図４のグラフにおいて、線形特性部Ｄ１がカーブを描いて上昇し、対数特性部Ｄ２がほぼ直線状に上昇しているのは、横軸を対数軸としたからである。
　図５から図９は、図３の時刻ｔ０から時刻ｔ４に対応する画素回路ＧＣのエネルギーバンド図である。図５～図９に示すエネルギーバンド図は、下側に向かうにつれて電圧が高いことを示している。
　図５に示す時刻ｔ０において、φＲＳＴ＝ＶＨとされているため、ＦＤはＲＳＴによってリセットされ、ＰＶＤＤの電圧を維持する。また、φＴＸ＝ＶＭに設定されているため、ＰＤとＦＤとの間にはエネルギー障壁ＥＳが発生する。ＰＤが蓄積する信号電荷量が一定の値未満の場合、ＰＤに蓄積された信号電荷は、エネルギー障壁ＥＳを乗り越えることができないため、ＰＤからＦＤに移動できない。そのため、第１層Ｌ１の信号電荷は入射光量に対して線形特性となる。
　一方、ＰＤが蓄積する信号電荷量が一定の値以上になると、信号電荷はエネルギー障壁ＥＳを乗り越えてＰＤからＦＤに移動することができる。これにより、ＰＤはサブスレショルド状態となり、ＦＤに信号電荷を漏らしつつ信号電荷を蓄積する。その結果、第２層Ｌ２の信号電荷は入射光量に対して対数特性となる。これにより、時刻ｔ０に示す露光期間Ｔ＿Ｅではリニアログ特性が実現される。
　図６に示す時刻ｔ１において、露光期間Ｔ＿Ｅが終了したため、φＴＸ＝ＶＬとされ、ＴＸが非導通状態となる。そのため、エネルギー障壁ＥＳが高くなり、信号電荷はＰＤからＦＤに移動することができなくなる。
　時刻ｔ１では、ＦＤのリセットが終了しているため、主にφＲＳＴをＶＨからＶＬに変化させたことによるＦＤとＲＳＴとの間の寄生容量の影響によって、ＦＤの電圧がＰＶＤＤから電圧Ｖ＿ｎに低下している。そして、時刻ｔ１では、φＶＳＥＮ＝ＶＨとされ、電圧Ｖ＿ｎがＳＦで電流増幅され、電流増幅された電圧Ｖ＿ｎがＳＥＬを介して垂直信号線Ｌ＿１からノイズ信号として出力される。
　図７に示す時刻ｔ２において、φＴＸ＝ＶＨとされＴＸが導通状態とされる。これにより、エネルギー障壁ＥＳが無くなり、ＰＤからＦＤに信号電荷が転送される。そして、ＦＤは第１層Ｌ１及び第２層Ｌ２からなる信号電荷を蓄積し、電圧が電圧Ｖ＿ｎから電圧Ｖ＿ｓに低下する。
　図８に示す時刻ｔ３において、φＴＸ＝ＶＬとされＴＸが非導通状態とされる。そして、φＶＳＥＮ＝ＶＨとされ、電圧Ｖ＿ｓがＳＦにより電流増幅され、電流増幅された電圧Ｖ＿ｓがＳＥＬを介して垂直信号線Ｌ＿１からシグナル信号として出力される。
　図９に示す時刻ｔ４において、読出期間Ｔ＿Ｒが終了して露光期間Ｔ＿Ｅが開始されたため、φＴＸ＝ＶＭとされ、ＴＸが中間状態となって再度露光が行われている。また、時刻ｔ４において、φＲＳＴ＝ＶＨとされたため、ＦＤの電圧が再度ＰＶＤＤに上がっている。
　図１０は、図１に示すカラムＡＤＣ３１の回路図である。カラムＡＤＣは、上流側から順番に、ＣＤＳ回路４１、クランプ部４２、比較部４３、及びラッチ回路４４を備えている。ＣＤＳ回路４１は、反転アンプ（以下、「ＡＭＰ」と記述する。）、コンデンサＣＩＮ，ＣＦ、及びスイッチＳＷ１を備えている。
　ＡＭＰの入力ノードＩ＿１はコンデンサＣＩＮを介して垂直信号線Ｌ＿１と接続されている。ＡＭＰの入出力ノード間には、コンデンサＣＦが接続されている。コンデンサＣＦにはスイッチＳＷ１が並列接続されている。コンデンサＣＩＮの垂直信号線Ｌ＿１側の端子はノードＶＰＩＸである。
　クランプ部４２は、コンデンサＣ０及びスイッチＳＷ２を備える。φＣＬがハイレベルになるとスイッチＳＷ２がオンし、ノードＢＢの電圧がクランプ電圧ＶＣＬでクランプされる。
　比較部４３は、スイッチＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６、コンパレータＣＯＭＰ１（以下、「ＣＯＭＰ１」と記述する。）、コンパレータＣＯＭＰ２（以下、「ＣＯＭＰ２」と記述する。）、コンデンサＣ１，Ｃ２を備えている。
　スイッチＳＷ３は、ノードＢＢ及びノードＣＣ間に接続されている。スイッチＳＷ４は一端がノードＣＣに接続され、他端がランプ信号（以下、「ＶＲＡＭＰ」と記述する。）の電圧源に接続される。
　ＣＯＭＰ１は入力ノード（以下、「ノードＤＤ」と記述する。）がコンデンサＣ１を介してノードＣＣに接続されている。ＣＯＭＰ１の入出力ノード間にはスイッチＳＷ５が接続されている。ＣＯＭＰ１の出力ノードはコンデンサＣ２を介してＣＯＭＰ２に接続されている。ＣＯＭＰ２の入出力ノード間にはスイッチＳＷ６が接続されている。ＣＯＭＰ２の出力ノードは、インバータＩ１を介してラッチ回路４４が接続されている。ラッチ回路４４は、最上位ビットがＤ０、最下位ビットがＤ（ｎ）のｎ＋１ビットのデジタルの映像信号を保持する、ｎ＋１ビットのラッチ回路である。本実施の形態では、例えばｎ＝１３が採用され、ラッチ回路４４は１４ビットの映像信号を保持する。
　図１１は、図１０に示すカラムＡＤＣ３１のタイミングチャートである。なお、図１１に示す時刻ｔ１，ｔ３は図３の同時刻に対応している。
　読出期間Ｔ＿Ｒが開始されると、画素回路ＧＣからノイズ信号が出力される。これにより、ノードＶＰＩＸの電圧はノイズレベルＬＶ＿ｎに上昇する（時刻ｔ１）。なお、ノイズレベルＬＶ＿ｎの電圧はＣＤＳ回路４１で保持される。
　次に、φＰＲＳＴ，φＣＬ，φＳ１，φＳ２がそれぞれ、一定時間、ハイレベルとなり、ＣＤＳ回路４１、クランプ部４２、及びＣＯＭＰ１，ＣＯＭＰ２がそれぞれリセットされる。これにより、ノードＡＡの電圧はＶＴＨ（ＡＭＰ）となり、ノードＢＢ，ＣＣの電圧はＶＣＬとなり、ノードＤＤの電圧はＶＴＨ（ＣＯＭＰ１）となる。
　次に、画素回路ＧＣからシグナル信号が出力されると、ノードＶＰＩＸの電圧がΔＶだけ低下してシグナルレベルＬＶ＿ｓとなる（時刻ｔ３）。
　ノードＶＰＩＸのΔＶ分の電圧の低下に応じて、ノードＡＡ，ＢＢ，ＣＣ，ＤＤの電圧がそれぞれ上昇する。具体的には、ノードＡＡ，ＢＢはΔＶ×ＣＩＮ／ＣＦ上昇する。ノードＣＣ，ＤＤはΔＶ×（ＣＩＮ／ＣＦ）×Ｃ０／（Ｃ０＋Ｃ１）上昇する。つまり、ＣＤＳ回路４１により、ノイズ信号とシグナル信号との差分がとられ、この差分を示すΔＶに応じた電圧がノードＡＡ～ノードＤＤに現れる。
　次に、φＳＨがローレベル、φＳＨＸがハイレベルとなり、スイッチＳＷ３がオン、スイッチＳＷ４がオフし、ＶＲＡＭＰの入力が開始される（時刻ＴＴ１）。
　また、時刻ＴＴ１になると、カウンタ４５のカウント動作が開始される。そして、時刻ＴＴ２において、ノードＤＤの電圧がＶＴＨ（ＣＯＭＰ１）を超えると、ＣＯＭＰ１の出力が反転し、その反転に応じて、インバータＩ１からの出力信号であるＣＯＭＰＯＵＴが反転する。
　ＣＯＭＰＯＵＴが反転すると、ラッチ回路４４はそのときのカウント値をラッチする。時刻ＴＴ１において、ノードＣＣの電圧は、ΔＶ×（ＣＩＮ／ＣＦ）×Ｃ０／（Ｃ０＋Ｃ１）から、ＶＲＡＭＰの入力開始時の電圧Ｖａ分低下するため、このときのノードＣＣのレベルはΔＶに応じた値を持つ。したがって、時刻ＴＴ１～時刻ＴＴ２の期間はΔＶに応じた値を持つ。そのため、ＶＲＡＭＰが入力されてから、ＣＯＭＰＯＵＴが反転するまでの時間をカウントすることで、ΔＶに応じたデジタル値、つまり、映像信号のデジタル値を得ることができる。
　図１２は、図２に示す画素回路ＧＣにおいて感度を変えたときの光電変換特性を示したグラフである。図１２において、縦軸は線形軸であり画素回路ＧＣから出力される映像信号を示し、横軸は対数軸であり、光電変換素子ＰＤに入射する入射光の強度を示している。
　光電変換特性Ｃ（ａ）は図４に示す感度が標準に設定された画素回路ＧＣの光電変換特性である。光電変換特性Ｃ（ａ）において、線形特性部Ｄ１（ａ）の感度を上げたい場合、例えば、ｉ）カラムＡＤＣ３１のゲインを上げる、ｉｉ）カラムＡＤＣ３１の入力レンジを小さくする、ｉｉｉ）ＡＤ変換後の映像信号にデジタルゲインを加える等が考えられる。
　ここで、ｉ）を実現するには、図１０に示すＣＩＮ／ＣＦを増大させればよい。ｉｉ）を実現するには図１１に示すＶＲＡＭＰの振幅を小さくすればよい。ＶＲＡＭＰの振幅を小さくするには、Ｖｂ－Ｖａの差を小さくすればよい。ｉｉｉ）を実現するには、ＡＤ変換された映像信号を取り込んだ制御部１４がデジタルの映像信号を所定倍（例えば２倍、３倍）すればよい。
　例えば、光電変換特性Ｃ（ａ）に２倍のゲインを与えた場合を考える。この場合、光電変換特性Ｃ（ｂ）が得られる。光電変換特性Ｃ（ｂ）に示すように、単に光電変換特性Ｃ（ａ）に２倍のゲインを与えてしまうと、線形特性部Ｄ１（ａ）だけでなく対数特性部Ｄ２（ａ）の感度も上がってしまう。そのため、光電変換特性Ｃ（ｂ）のダイナミックレンジＤＭ（ｂ）は光電変換特性Ｃ（ａ）のダイナミックレンジＤＭ（ａ）よりも低下してしまう。
　そこで、本実施の形態では、対数特性部Ｄ２の感度のみを可変にし、光電変換特性Ｃ（ｃ）を得ている。光電変換特性Ｃ（ｃ）では、線形特性部Ｄ１（ｃ）の傾きは、線形特性部Ｄ１（ａ）の傾きの２倍になり、線形特性部Ｄ１（ｃ）の感度が線形特性部Ｄ１（ａ）の２倍になっている。一方、対数特性部Ｄ２（ｃ）の傾きは対数特性部Ｄ２（ａ）の傾きの１／２になり、対数特性部Ｄ２（ｃ）の感度が対数特性部Ｄ２（ａ）の感度の１／２になっている。
　そのため、光電変換特性Ｃ（ｃ）のダイナミックレンジＤＭ（ｃ）が増大し、光電変換特性Ｃ（ａ）のダイナミックレンジＤＭ（ａ）と同じになっている。これを実現するために、本実施の形態では、制御部１４は、上述したように、φＴＸ＝ＶＭの印加時間を変化させている。
　図１３は、本発明の実施の形態１におけるＴＸのタイミングチャートである。ＶＤは１フレームの露光期間Ｔ＿Ｅの開始タイミングを示している。（ａ）は感度を変化させない場合を示し、（ｂ）は感度を（ａ）よりも低くした場合、（ｃ）は感度を（ｂ）よりも低くした場合を示している。なお、読出期間Ｔ＿Ｒは露光期間Ｔ＿Ｅよりも大幅に短いため、図１３では、読出期間Ｔ＿Ｒの図示を省略し、各フレームの露光期間Ｔ＿Ｅを繋げて記載している。
　図１３（ａ）では、１フレームの露光期間Ｔ＿Ｅにおいて、常にφＴＸ＝ＶＭであり、ＴＸのゲートには、常に中間電圧ＶＭが印加される。
　一方、図１３（ｂ）、（ｃ）では、１フレームの露光期間Ｔ＿Ｅの前半期間においてφＴＸ＝ＶＬにされ、転送トランジスタＴＸのゲートは閉じられ、後半期間において、φＴＸ＝ＶＭにされ、転送トランジスタＴＸのゲートは半開にされる。
　図１４は、図１３（ａ）、（ｂ）、（ｃ）のφＴＸでＴＸを駆動させたときの画素回路ＧＣの光電変換特性Ｃ（ａ）、Ｃ（ｂ）、Ｃ（ｃ）である。
　図１４に示すように、光電変換特性Ｃ（ａ）から光電変換特性Ｃ（ｃ）の順で対数特性部Ｄ２（ａ）～（ｃ）の傾きが減少し、感度が下がっていることが分かる。つまり、露光期間Ｔ＿Ｅにおいて、φＴＸ＝ＶＭの期間が長くなるにつれて、対数特性部Ｄ２の傾きが増大し、感度が上がっていることが分かる。
　図１５は、露光期間Ｔ＿Ｅの前半期間をφＴＸ＝ＶＬにし、後半期間をφＴＸ＝ＶＭにしてＴＸを駆動した際の画素回路ＧＣのタイミングチャートである。
　露光期間Ｔ＿Ｅの前半期間の時刻ｔ０において、φＴＸ＝ＶＬに設定され、ＴＸのゲートが閉じられている。そのため、ＰＤはリニア特性で信号電荷を蓄積する。
　露光期間Ｔ＿Ｅの後半期間の時刻ｔ１において、φＴＸ＝ＶＭに設定され、転送トランジスタＴＸのゲートが半開にされる。これにより、ＰＤは信号電荷をリニアログ特性で蓄積する。図１５の期間ｔｉｎｔ＿ｌｏｇが後半期間であり、転送トランジスタＴＸのゲートが半開にされている。読出期間Ｔ＿Ｒの動作は図３と同じである。
　次の露光期間Ｔ＿Ｅの前半期間の時刻ｔ５において、φＴＸ＝ＶＬにされ、ＴＸのゲートが閉められる。これにより、露光期間Ｔ＿Ｅの前半期間では、ゲートを閉めた状態でＴＸが駆動される。
　図１６から図２１は図１５の時刻ｔ０から時刻ｔ５に対応する画素回路ＧＣのエネルギーバンド図である。図１６～図２１に示すエネルギーバンド図は、下側に向かうにつれて電圧が高いことを示している。
　以下、図１６～図２１を用いて、期間ｔｉｎｔ＿ｌｏｇと対数特性部Ｄ２の感度との関係について説明する。
　図１６に示す時刻ｔ０において、φＴＸ＝ＶＬであり、ＴＸのゲートが閉じられているため、ＰＤとＦＤとの間には大きなエネルギー障壁ＥＳが発生する。そのため、ＰＤに蓄積された信号電荷はエネルギー障壁ＥＳを乗り越えることができず、ＰＤからＦＤに移動できない。よって、入射光量に対して線形特性である第１層Ｌ１のみからなる信号電荷がＰＤに蓄積される。この状態で、被写体の輝度が高い場合、ＰＤは飽和状態となる。
　図１７に示す時刻ｔ１において、φＴＸ＝ＶＭであり、転送トランジスタＴＸのゲートが半開になる。これにより、エネルギー障壁ＥＳが小さくなり、ＰＤの上部に蓄積されていた信号電荷は、ＦＤの方へ漏れ出ていく。
　ＰＤからＦＤへの信号電荷の漏れ出しは、瞬時に起こるわけではなく、一定時間を要し、時間応答性がある。そのため、期間ｔｉｎｔ＿ｌｏｇの時間に応じて、露光期間Ｔ＿Ｅの終了時に最終的にＰＤに残る信号電荷の量が異なってくる。ここで、期間ｔｉｎｔ＿ｌｏｇが増大するほど、最終的にＰＤに残る対数特性の信号電荷の量が、本来、ＰＤに蓄積されるべき対数特性の信号電荷の量に近づく。そのため、期間ｔｉｎｔ＿ｌｏｇが長くなるにつれて、対数特性部Ｄ２の傾きが増大し、対数特性部Ｄ２の感度が高くなる。一方、期間ｔｉｎｔ＿ｌｏｇが短くなるにつれて、最終的にＰＤに残る対数特性の信号電荷の量が、本来、ＰＤに蓄積されるべき対数特性の信号電荷の量から離れる。そのため、期間ｔｉｎｔ＿ｌｏｇが短くなるにつれて、対数特性部Ｄ２の傾きが減少し、対数特性部Ｄ２の感度が低くなる。
　そこで、実施の形態１では、制御部１４は、被写体の輝度を求め、被写体の輝度が高くなるにつれて期間ｔｉｎｔ＿ｌｏｇを短くして、対数特性部Ｄ２の感度を低下させてダイナミックレンジを確保する。一方、制御部１４は、被写体の輝度が低くなるにつれて期間ｔｉｎｔ＿ｌｏｇを長くして、対数特性部Ｄ２の感度を上げている。
　なお、制御部１４は、被写体の輝度と期間ｔｉｎｔ＿ｌｏｇとの関係を予め定めた関数やＬＵＴを用いて、期間ｔｉｎｔ＿ｌｏｇを求めればよい。そして、求めた期間ｔｉｎｔ＿ｌｏｇでＴＸを駆動するための制御信号をＴＧ６に出力すればよい。この制御信号を受けたＴＧ６は、制御部１４により求められた期間ｔｉｎｔ＿ｌｏｇを持つφＴＸでＴＸが駆動されるようにローデコーダ２を制御すればよい。
　ここで、制御部１４は、画素アレイ部１を構成する全部又は一部の画素回路ＧＣから出力される映像信号の平均値を被写体の輝度として算出すればよい。また、制御部１４は、画素アレイ部１を構成する全部又は一部の画素回路ＧＣから出力される映像信号のヒストグラムを求め、このヒストグラムの最大のピークを被写体の輝度として算出すればよい。
　図１８に示す時刻ｔ２において、図６の時刻ｔ１のときと同様、露光期間Ｔ＿Ｅが終了したため、φＴＸ＝ＶＬとされ、ＴＸが非導通状態となる。そのため、エネルギー障壁ＥＳが高くなり、信号電荷はＰＤからＦＤに移動することができなくなる。
　図１９に示す時刻ｔ３において、図７に示す時刻ｔ２と同様、φＴＸ＝ＶＨとされ、ＴＸが導通状態とされる。これにより、エネルギー障壁ＥＳが無くなり、ＰＤからＦＤに信号電荷が転送される。
　図２０に示す時刻ｔ４において、図９に示す時刻ｔ４と同様、φＴＸ＝ＶＬとされＴＸが非導通状態とされる。そして、φＶＳＥＮ＝ＶＨとされ、電圧Ｖ＿ｓがＳＦにより電流増幅され、電流増幅された電圧Ｖ＿ｓがＳＥＬを介して垂直信号線Ｌ＿１からシグナル信号として出力される。
　図２１に示す時刻ｔ５において、読出期間Ｔ＿Ｒが終了して露光期間Ｔ＿Ｅが開始されたため、φＴＸ＝ＶＨとされ、ＴＸが非導通状態となって再度露光が行われている。ここで、φＴＸ＝ＶＨとされているため、φＴＸ＝ＶＭとされた図９の時刻ｔ４の場合と比べて、エネルギー障壁ＥＳが高くなっていることが分かる。
　このように、本実施の形態では、露光期間Ｔ＿Ｅの前半期間はφＴＸ＝ＶＬとされ、露光期間Ｔ＿Ｅの後半期間はφＴＸ＝ＶＭとされる。そして、被写体の輝度が高いときは期間ｔｉｎｔ＿ｌｏｇが短くされてダイナミックレンジが確保される。一方、被写体の輝度が低いときは、期間ｔｉｎｔ＿ｌｏｇが長くされて感度が高くされる。そのため、感度の上昇とダイナミックレンジの確保との両立を図ることができる。
　（実施の形態２）
　次に、実施の形態２の固体撮像装置について説明する。実施の形態２の固体撮像装置は、露光期間Ｔ＿Ｅに中間電圧（以下、「ＶＭ１」と記述する。）及び中間電圧（以下、「ＶＭ２」と記述する。）を印加したことを特徴とする。なお、本実施の形態において、実施の形態１と同一のものは説明を省略する。
　図２２は、本発明の実施の形態２におけるＴＸのタイミングチャートである。（ａ）は感度を変化させない場合を示し、（ｂ）は感度を（ａ）よりも高くした場合、（ｃ）は感度を（ｂ）よりも高くした場合を示している。なお、読出期間Ｔ＿Ｒは露光期間Ｔ＿Ｅよりも大幅に短いため、図２２では、読出期間Ｔ＿Ｒの図示を省略し、各フレームの露光期間Ｔ＿Ｅを繋げて記載している。
　（ａ）では、１フレームの露光期間Ｔ＿Ｅにおいて、常にφＴＸ＝ＶＭ２であり、転送トランジスタＴＸのゲートには、常にＶＭ２が印加される。
　一方、図２２の（ｂ）、（ｃ）では、１フレームの露光期間Ｔ＿Ｅの前半期間においてφＴＸ＝ＶＭ１にされ、後半期間においてφＴＸ＝ＶＭ２にされている。
　ここで、ＶＭ１＜ＶＭ２である。そのため、前半期間、後半期間ともＴＸのゲートは半開にされているが、後半期間の方が前半期間よりもゲートが大きく開いている。なお、ＶＭ２は、画素回路ＧＣの光電変換特性の変曲点Ｐ１を目的の値にするための中間電圧である。
　図２３は、図２２（ａ）、（ｂ）、（ｃ）のφＴＸでＴＸを駆動させたときの画素回路ＧＣの光電変換特性Ｃ（ａ）、Ｃ（ｂ）、Ｃ（ｃ）である。
　図２３に示すように、光電変換特性Ｃ（ａ）から光電変換特性Ｃ（ｃ）の順で対数特性部Ｄ２（ａ）～Ｄ２（ｃ）の傾き増大し、感度が上がっていることが分かる。つまり、露光期間Ｔ＿Ｅにおいて、φＴＸ＝ＶＭ２の期間が短くなるにつれて、対数特性部Ｄ２の傾きが増大し、感度が上がっていることが分かる。
　図２４は、露光期間Ｔ＿Ｅの前半期間をφＴＸ＝ＶＭ１にし、後半期間をφＴＸ＝ＶＭ２にしてＴＸを駆動した際の画素回路ＧＣのタイミングチャートである。
　露光期間Ｔ＿Ｅの前半期間の時刻ｔ０において、φＴＸ＝ＶＭ１に設定され、ＴＸのゲートが半開にされている。そのため、ＰＤはリニアログ特性で信号電荷を蓄積する。
　露光期間の後半期間の時刻ｔ１において、φＴＸ＝ＶＭ２に設定され、ＴＸのゲートが前半期間よりも更に開いた状態で半開にされる。これにより、ＰＤは信号電荷をリニアログ特性で蓄積する。図２４の期間ｔｌｏｇ＿ｓｅｃが後半期間である。読出期間Ｔ＿Ｒの動作は図３と同じである。
　次の露光期間Ｔ＿Ｅの前半期間の時刻ｔ５において、φＴＸ＝ＶＭ１にされ、ＴＸのゲートが半開にされる。これにより、露光期間Ｔ＿Ｅの前半期間では、ゲートが半開された状態でＴＸが駆動される。
　図２５、図２６は図２４の時刻ｔ０，時刻ｔ１に対応する画素回路ＧＣのエネルギーバンド図である。図２５、図２６に示すエネルギーバンド図は、下側に向かうにつれて電圧が高いことを示している。なお、図２４に示す時刻ｔ２，ｔ３，ｔ４のエネルギーバンド図は、実施の形態１と同一であるため説明を省く。
　以下、図２５、図２６を用いて、期間ｔｌｏｇ＿ｓｅｃと対数特性部Ｄ２の感度との関係について説明する。
　図２５に示す時刻ｔ０において、φＴＸ＝ＶＭ１であり、ＴＸのゲートが半開とされ、ＰＤとＦＤとの間にエネルギー障壁ＥＳが発生している。この状態では、被写体の輝度が高い場合は、ＰＤはＶＭ１で定まるサブスレショルド状態となり、リニアログ特性で信号電荷を蓄積する。また、この状態では、ＰＤはＶＭ１より下の第１層Ｌ１に属する信号電荷を線形特性で蓄積し、ＶＭ１より上側の第２層Ｌ２に属する信号電荷を対数特性で蓄積している。
　図２６に示す時刻ｔ１において、φＴＸ＝ＶＭ２であり、ＴＸのゲートが時刻ｔ０のときよりも更に開いた半開状態にされる。これにより、エネルギー障壁ＥＳは時刻ｔ０のときよりも低くなる。
　この状態になると、ＶＭ２よりも上側の層に属する信号電荷は、ＦＤの方へ漏れ出していくが、この信号電荷の漏れ出しは瞬時に起こるわけではなく、ある程度の時間応答性を有している。
　そのため、期間ｔｌｏｇ＿ｓｅｃが短いと、第２層Ｌ２に属する信号電荷は、ＶＭ１及びＶＭ２間の層Ｌ１´に蓄積されている信号電荷の上にのることになる。この層Ｌ１´に属する信号電荷は時刻ｔ０において第１層Ｌ１に属していた信号電荷である。
　期間ｔｌｏｇ＿ｓｅｃが長くなるにつれて、層Ｌ１´の信号電荷はＦＤ側に漏れ出して層Ｌ１´は対数特性になっていき、第２層Ｌ２に吸収され、やがて消滅するが、期間ｔｌｏｇ＿ｓｅｃが短ければ、対数特性のようにふるまって第２層Ｌ２のオフセットとなる。そのため、期間ｔｌｏｇ＿ｓｅｃが短ければ、露光期間Ｔ＿Ｅの終了時において、ＰＤに残存する信号電荷のうち、対数特性で蓄積された信号電荷の成分が増し、対数特性部Ｄ２の感度が高くなるのである。
　また、ＶＭ１とＶＭ２との差が大きい場合も、同様に、対数特性部Ｄ２の感度を高くすることができる。つまり、ＶＭ１とＶＭ２との差が大きければ、それだけ、層Ｌ１´の高さが増すため、第２層Ｌ２のオフセットが増える。よって、露光期間Ｔ＿Ｅの終了時において、ＰＤに残存する信号電荷のうち、対数特性で蓄積された信号電荷の成分が増し、対数特性部Ｄ２の感度が高くなるのである。
　以上のことから、対数特性部Ｄ２の感度は、期間ｔｌｏｇ＿ｓｅｃの長さと、ＶＭ２及びＶＭ１の電圧差とに依存するのである。
　そこで、制御部１４は、実施の形態１と同様にして被写体の輝度を求め、被写体の輝度が高くなるにつれて、期間ｔｌｏｇ＿ｓｅｃを長くする制御、並びにＶＭ１を上げてＶＭ１及びＶＭ２の電圧差を小さくする制御の少なくともいずれか一方を実行することで、対数特性部Ｄ２の感度を下げ、ダイナミックレンジを確保する。
　一方、制御部１４は、被写体の輝度が低くなるにつれて、期間ｔｌｏｇ＿ｓｅｃを短くする制御、並びにＶＭ１を下げてＶＭ１及びＶＭ２の電圧差を大きくする制御の少なくともいずれか一方を実行することで、対数特性部Ｄ２の感度を上げている。
　ここで、制御部１４は、被写体の輝度と期間ｔｌｏｇ＿ｓｅｃとの関係を予め定めた関数やＬＵＴを用いて、期間ｔｌｏｇ＿ｓｅｃを求めればよい。又は、被写体の輝度と期間ＶＭ１との関係を予め定めた関数やＬＵＴを用いて、ＶＭ１を求めればよい。そして、求めた期間ｔｌｏｇ＿ｓｅｃ又はＶＭ１でＴＸを駆動するための制御信号をＴＧ６に出力すればよい。この制御信号を受けたＴＧ６は、制御部１４により求められた期間ｔｌｏｇ＿ｓｅｃ，ＶＭ１を持つφＴＸでＴＸが駆動されるようにローデコーダ２を制御すればよい。
　なお、実施の形態２において、露光期間Ｔ＿Ｅを３つの期間に分け、１つ目の期間をφＴＸ＝ＶＬ、２つ目の期間をφＴＸ＝ＶＭ１、３つ目の期間をφＴＸ＝ＶＭ２にしてもよい。φＴＸ＝ＶＬの期間を設けることで、ＴＸの暗電流に起因する信号電荷がＦＤに蓄積されることを防止することができる。
　このように、実施の形態２では、露光期間Ｔ＿Ｅにおいて、φＴＸ＝ＶＭ１とした後、φＴＸ＝ＶＭ２とし、被写体の輝度に応じてＶＭ２を印加する期間を変える制御、並びにＶＭ１及びＶＭ２の電圧差を変える制御の少なくともいずれか一方が行われている。そのため、感度の増大とダイナミックレンジの確保との両立を図ることができる。
　（実施の形態３）
　実施の形態３は、明るい被写体の存在の有無を判定し、実施の形態１の手法を用いて、明るい被写体が存在する場合は感度を下げる制御を行い、明るい被写体が存在しない場合は感度を上げる制御を行うことを特徴としている。
　なお、本実施の形態において、実施の形態１、２と同じものは説明を省略する。本実施の形態では、制御部１４は、明るい被写体が存在すると判定した場合、明るい被写体が存在しないと判定した場合に比べて、期間ｔｉｎｔ＿ｌｏｇを短くする。これにより、対数特性部Ｄ２の感度が低くなり、ダイナミックレンジが確保される。
　一方、制御部１４は、明るい被写体が存在しないと判定した場合、明るい被写体が存在すると判定した場合に比べて、期間ｔｉｎｔ＿ｌｏｇを長くする。これにより、対数特性部Ｄ２の感度が高くなる。
　具体的には、制御部１４は、明るい被写体が存在すると判定した場合、期間ｔｉｎｔ＿ｌｏｇを、明るい被写体が存在する場合において予め定められた期間Ｔ＿ｄｏｗｎに設定する。一方、制御部１４は、明るい被写体が存在しないと判定した場合、期間ｔｉｎｔ＿ｌｏｇを、明るい被写体が存在しない場合において予め定められた期間Ｔ＿ｕｐに設定すればよい。ここで、期間Ｔ＿ｕｐ＞期間Ｔ＿ｄｏｗｎである。そのため、明るい被写体が存在する場合は、期間ｔｉｎｔ＿ｌｏｇが短くなり、感度を下げてダイナミックレンジを確保し、明るい被写体が存在しない場合は、期間ｔｉｎｔ＿ｌｏｇが長くなり、感度を上げることができる。
　なお、制御部１４は、明るい被写体が存在しないと判定した場合、露光期間Ｔ＿Ｅの全期間を期間ｔｉｎｔ＿ｌｏｇとしてもよい。こうすることで、明るい被写体が存在しない場合の感度を最大限に高めることができる。
　ここで、制御部１４は、各画素回路ＧＣから出力される映像信号の平均値に基づいて、明るい被写体の存在の有無を判定すればよい。
　具体的には、制御部１４は、画素アレイ部１を構成する全部又は一部の画素回路ＧＣから出力される映像信号の平均値を求め、この平均値を規定値Ｖ＿ｔｈ１と比較し、平均値が規定値Ｖ＿ｔｈ１以上の場合、明るい被写体が存在すると判定し、平均値が規定値Ｖ＿ｔｈ１未満の場合、明るい被写体が存在していないと判定すればよい。
　規定値Ｖ＿ｔｈ１としては、図４に示す対数特性部Ｄ２の高輝度側の所定のレベルを採用すればよい。
　また、制御部１４は、画素アレイ部１を構成する全部又は一部の画素回路ＧＣから出力される映像信号のヒストグラムを求め、このヒストグラムに基づいて、被写体が明るいか否かを判定してもよい。この場合、制御部１４は、横軸に映像信号の階調値、縦軸に頻度を規定する映像信号のヒストグラムのグラフを求め、このグラフから最も高階調側にあるピークを特定し、そのピークの階調値が規定値Ｖ＿ｔｈ２以上であれば、被写体が明るいと判定し、そのピークの階調値が規定値Ｖ＿ｔｈ２未満であれば、被写体が暗いと判定すればよい。
　規定値Ｖ＿ｔｈ２としては、図４に示す規定値Ｖ＿ｔｈ１を採用してもよいし、規定値Ｖ＿ｔｈ１よりも多少低い値を採用してもよいし、規定値Ｖ＿ｔｈ１よりも多少高い値を採用してもよい。
　また、制御部１４は、ヒストグラムにおいて、規定値Ｖ＿ｔｈ１よりも高い階調値の頻度の合計値を求め、この合計値が規定値Ｖ＿ｔｈ３以上であれば、明るい被写体が存在すると判定し、この合計値が規定値Ｖｔｈ＿３未満であれば、明るい被写体が存在しないと判定してもよい。ここで、規定値Ｖ＿ｔｈ３としては、例えば、画素アレイ部１を構成する全画素回路ＧＣの個数に対して、規定値Ｖ＿ｔｈ１以上の階調値の映像信号を出力した画素回路ＧＣの個数が所定の割合（例えば、９０％、８０％）となるような値を採用すればよい。
　このように、本実施の形態では、明るい被写体が存在する場合はダイナミックレンジを確保し、明るい被写体が存在しない場合は感度を上げることができる。
　（実施の形態４）
　実施の形態４は、明るい被写体の存在の有無を判定し、実施の形態２の手法を用いて、明るい被写体が存在する場合は感度を下げる制御を行い、明るい被写体が存在しない場合は感度を上げる制御を行うことを特徴としている。なお、本実施の形態において、実施の形態１～３と同一のものは説明を省略する。
　本実施の形態において、制御部１４は、実施の形態３と同じ手法を用いて明るい被写体の存在の有無を判定する。そして、制御部１４は、明るい被写体の存在の有無を判定し、明るい被写体が存在すると判定した場合、明るい被写体が存在しないと判定した場合に比べて、期間ｔｌｏｇ＿ｓｅｃを長くする。
　具体的には、制御部１４は、明るい被写体が存在すると判定した場合、期間ｔｌｏｇ＿ｓｅｃを所定の期間Ｔ＿ｕｐに設定する。一方、制御部１４は、明るい被写体が存在しないと判定した場合、期間ｔｌｏｇ＿ｓｅｃを所定の期間Ｔ＿ｄｏｗｎに設定する。ここで、期間Ｔ＿ｕｐ＞期間Ｔ＿ｄｏｗｎである。
　よって、明るい被写体が存在する場合、期間ｔｌｏｇ＿ｓｅｃが期間Ｔ＿ｕｐに設定されて、φＴＸ＝ＶＭ２の期間が増大し、対数特性部Ｄ２の感度が下がる。一方、明るい被写体が存在しない場合、期間ｔｌｏｇ＿ｓｅｃが期間Ｔ＿ｄｏｗｎに設定され、φＴＸ＝ＶＭ２の期間が減少し、対数特性部Ｄ２の感度が上がる。
　なお、制御部１４は、明るい被写体が存在すると判定した場合、ＶＭ１及びＶＭ２の電圧差を、明るい被写体が存在しないと判定した場合に比べて小さくしてもよい。一方、制御部１４は、明るい被写体が存在しないと判定した場合、ＶＭ１及びＶＭ２の電圧差を、明るい被写体が存在すると判定した場合に比べて大きくしてもよい。具体的には、変曲点Ｐ１を所望の値にするためにＶＭ２は固定とされているので、明るい被写体が存在する場合は、ＶＭ１の値を明るい被写体が存在しない場合に比べて大きな値ＶＭ１＿ｂｉｇに設定し、ＶＭ１及びＶＭ２の電圧差を小さくすればよい。一方、明るい被写体が存在しない場合は、ＶＭ１の値を値ＶＭ１＿ｓｍａｌｌに設定し、ＶＭ１及びＶＭ２の電圧差を大きくすればよい。なお、値ＶＭ１＿ｂｉｇとしては、ダイナミックレンジを確保する上で予め定められた好適な値を採用すればよい。また、値ＶＭ１＿ｓｍａｌｌとしては、対数特性部Ｄ２の感度を上げるうえで予め定められた好適な値を採用すればよい。
　なお、本実施の形態において、期間ｔｌｏｇ＿ｓｅｃを変える制御とＶＭ１及びＶＭ２の電圧差を変える制御とを組み合わせても良い。
　このように、本実施の形態によれば、実施の形態３と同様の効果を得ることができる。
　上述した固体撮像装置の技術的特徴は下記のようにまとめることができる。
　（１）本発明による固体撮像装置は、低輝度側が線形特性を示す線形特性部と、高輝度側が対数特性を示す対数特性部とを備えるリニアログ特性を持つ画素回路を備える固体撮像装置であって、前記画素回路は、入射光量に応じた信号電荷を蓄積するフォトダイオードと、浮遊拡散層と、前記フォトダイオードに蓄積された信号電荷を前記浮遊拡散層に転送する転送トランジスタとを備え、被写体を露光する露光期間において複数の電圧を前記転送トランジスタのゲートに印加することで、前記対数特性部の感度を変化させる制御部を備える。
　この構成によれば、露光期間中に複数種類の電圧が転送トランジスタのゲートに印加されている。そのため、線形特性部の感度は維持させて、対数特性部の感度のみを制御することができる。そのため、被写体の輝度が高い場合は、対数特性部の感度を下げて画素回路のダイナミックレンジを確保し、被写体の感度が低い場合は、対数特性部の感度を上げることができる。
　（２）前記制御部は、前記露光期間の少なくとも最後の期間において、前記転送トランジスタのゲートに中間電圧を印加して前記ゲートを半開させ、前記中間電圧を印加する期間を変えることで前記対数特性部の感度を変化させることが好ましい。
　この構成によれば、露光期間の少なくとも最後の期間において、転送トランジスタのゲートに中間電圧が印加されてゲートが半開にされる。そして、中間電圧を印加する期間を変えることで対数特性部の感度が変化されている。ここで、露光期間において、中間電圧を印加する期間が長くなると、露光期間の終了時において、光電変換素子に最終的に残存している信号電荷は本来持つべき対数特性の信号電荷の量に近づくことになる。そのため、中間電圧を印加する期間を長くすることで、対数特性部の感度を上げることができる。
　なお、少なくとも最後の期間とは、露光期間を複数の期間に区分した場合の最後の期間を指している。例えば、露光期間を前半期間と後半期間との２つの期間に区分した場合は後半期間が少なくとも最後の期間に該当することになる。
　（３）前記制御部は、前記露光期間を２つの期間に分け、前半期間において前記ゲートを閉める電圧を前記ゲートに印加し、後半期間において前記中間電圧を前記ゲートに印加することが好ましい。
　この構成によれば、露光期間の前半期間において転送トランジスタのゲートが閉められているため、転送トランジスタのゲートの電極下部の基板層と絶縁層との界面で発生する暗電流を抑制することができる。
　（４）前記制御部は、前記露光期間において、前記ゲートに第１中間電圧を印加して前記ゲートを半開させた後、前記ゲートに第１中間電圧よりも大きい第２中間電圧を印加して前記ゲートを更に開き、前記第２中間電圧を印加する期間を変える制御並びに第１中間電圧及び第２中間電圧の電圧差を変える制御の少なくとも一方を行うことで、前記対数特性部の感度を変化させることが好ましい。
　この構成によれば、露光期間の途中で第１中間電圧から第２中間電圧に切り替えられるため、ゲートが更に開いた状態にされる。そのため、露光期間の終了時において、光電変換素子に残存する信号電荷のうち、対数特性の信号電荷の成分を増大させることができ、対数特性部の感度を上げることができる。
　ここで、第２中間電圧を印加する期間を短くする、又は第１中間電圧及び第２中間電圧の電圧差を大きくすると、対数特性の信号電荷の成分を増大させ、対数特性部の感度を上げることができる。一方、第２中間電圧を印加する期間を長くする、又は前記電圧差を小さくすると、対数特性の信号電荷の成分を減少させ、対数特性部の感度を下げることができる。したがって、第２中間電圧を印加する時間を変える制御及び電圧差を変える制御の少なくとも一方を行うことで、対数特性部の感度を変化させることができる。
　（５）前記制御部は、明るい被写体の存在の有無を判定し、前記明るい被写体が存在すると判定した場合、前記明るい被写体が存在しないと判定した場合に比べて、前記中間電圧を印加する期間を短くすることが好ましい。
　この構成によれば、明るい被写体が存在する場合は、中間電圧を印加する期間が短くされるため、対数特性部の感度が下がり、ダイナミックレンジを確保することができる。一方、明るい被写体が存在しない場合は、中間電圧を印加する期間が長くされるため、対数特性部の感度を上げることができる。
　（６）前記制御部は、明るい被写体の存在の有無を判定し、前記明るい被写体が存在すると判定した場合、前記明るい被写体が存在しないと判定した場合に比べて前記第２中間電圧を印加する期間を長くする制御、並びに前記明るい被写体が存在しないと判定した場合に比べて前記電圧差を小さくする制御の少なくともいずれか一方を行うことが好ましい。
　この構成によれば、明るい被写体が存在する場合は、明るい被写体が存在しない場合に比べて第２中間電圧を印加する期間が短くされる制御、又は、電圧差が小さくされる制御の少なくともいずれか一方が行われるため、対数特性部の感度が下がり、ダイナミックレンジを確保することができる。一方、明るい被写体が存在しない場合は、明るい被写体が存在する場合に比べて第２中間電圧を印加する期間が長くされる制御、又は、電圧差が大きくされる制御の少なくともいずれか一方が行われるため、対数特性部の感度を上げることができる。
　（７）前記画素回路は、複数存在し、前記制御部は、各画素回路から出力される画素信号の平均値に基づいて、前記明るい被写体の存在の有無を判定することが好ましい。
　この構成によれば、明るい被写体の存在の有無を精度良く判定することができる。
　（８）前記画素回路は、複数存在し、前記制御部は、各画素回路から出力される画素信号のヒストグラムに基づいて、前記明るい被写体の存在の有無を判定することが好ましい。
　この構成によれば、明るい被写体の存在の有無を精度良く判定することができる。

Claims (8)

  1. 　低輝度側が線形特性を示す線形特性部と、高輝度側が対数特性を示す対数特性部とを備えるリニアログ特性を持つ画素回路を備える固体撮像装置であって、
    　前記画素回路は、入射光量に応じた信号電荷を蓄積するフォトダイオードと、浮遊拡散層と、前記フォトダイオードに蓄積された信号電荷を前記浮遊拡散層に転送する転送トランジスタとを備え、
    　被写体を露光する露光期間において複数の電圧を前記転送トランジスタのゲートに印加することで、前記対数特性部の感度を変化させる制御部を備える固体撮像装置。
  2. 　前記制御部は、前記露光期間の少なくとも最後の期間において、前記転送トランジスタのゲートに中間電圧を印加して前記ゲートを半開させ、前記中間電圧を印加する期間を変えることで前記対数特性部の感度を変化させる請求項１記載の固体撮像装置。
  3. 　前記制御部は、前記露光期間を２つの期間に分け、前半期間において前記ゲートを閉める電圧を前記ゲートに印加し、後半期間において前記中間電圧を前記ゲートに印加する請求項２記載の固体撮像装置。
  4. 　前記制御部は、前記露光期間において、前記ゲートに第１中間電圧を印加して前記ゲートを半開させた後、前記ゲートに第１中間電圧よりも大きい第２中間電圧を印加して前記ゲートを更に開き、前記第２中間電圧を印加する期間を変える制御並びに第１中間電圧及び第２中間電圧の電圧差を変える制御の少なくとも一方を行うことで、前記対数特性部の感度を変化させる請求項１記載の固体撮像装置。
  5. 　前記制御部は、明るい被写体の存在の有無を判定し、前記明るい被写体が存在すると判定した場合、前記明るい被写体が存在しないと判定した場合に比べて、前記中間電圧を印加する期間を短くする請求項２又は３記載の固体撮像装置。
  6. 　前記制御部は、明るい被写体の存在の有無を判定し、前記明るい被写体が存在すると判定した場合、前記明るい被写体が存在しないと判定した場合に比べて前記第２中間電圧を印加する期間を長くする制御、並びに前記明るい被写体が存在しないと判定した場合に比べて前記電圧差を小さくする制御の少なくともいずれか一方を行う請求項４記載の固体撮像装置。
  7. 　前記画素回路は、複数存在し、
    　前記制御部は、各画素回路から出力される画素信号の平均値に基づいて、前記明るい被写体の存在の有無を判定する請求項５又は６記載の固体撮像装置。
  8. 　前記画素回路は、複数存在し、
    　前記制御部は、各画素回路から出力される画素信号のヒストグラムに基づいて、前記明るい被写体の存在の有無を判定する請求項５又は６記載の固体撮像装置。
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