WO2012011527A1 - 積層型電子部品の製造方法および積層型電子部品 - Google Patents

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一成 木村
美咲 田端
重光 戸蒔
晃 中村
勇雄 阿部
則之 齋藤
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Tdk株式会社
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Definitions

  • the present invention relates to a method for manufacturing a multilayer electronic component and a multilayer electronic component, and more particularly to an electronic component including a plurality of ceramic laminates having different lamination directions of internal conductor layers.
  • multilayer electronic components are provided in which circuit elements such as circuit elements and connection conductors are distributed and arranged in a plurality of wiring layers of the multilayer body.
  • circuit elements circuit elements, connection conductors, etc.
  • circuit elements circuit elements, connection conductors, etc.
  • Deterioration is likely to occur.
  • a component structure that prevents mutual interference between circuit elements, such as an electronic component constituted by a plurality of laminated bodies having different lamination directions (see, for example, Patent Documents 1 to 4 below).
  • Patent Document 1 Japanese Patent Laid-Open No. 11-195873
  • Patent Document 2 Japanese Patent Laid-Open No. 2004-31743
  • Patent Document 3 Japanese Patent Laid-Open No. 2009-170737
  • Patent Document 4 Japanese Patent No. 3425065
  • each laminated body constituting the electronic component is separately fired and bonded so that the laminating direction is different.
  • Each electronic component is produced by bonding with an agent (see paragraphs 0038 to 0039 of Patent Document 2 and Patent Document 3). Accordingly, the structures described in these documents have a problem that they require labor for production and are inferior in mass productivity.
  • the individual chip sizes are currently about 1 mm, 0.5 mm, and 0.35 mm in height and width, respectively, and laminates having smaller dimensions are bonded to each other.
  • the positioning error becomes relatively large and high-accuracy positioning becomes much more difficult. Therefore, it is not easy to perform the bonding operation one by one for each part and perform the bonding work.
  • the structure is not a realistic structure for mass-produced products.
  • an object of the present invention is to obtain a new component structure of a multilayer electronic component including a plurality of ceramic laminates having different lamination directions that can easily obtain good electrical characteristics even when miniaturized.
  • the object is to efficiently manufacture a multilayer electronic component.
  • a manufacturing method of a multilayer electronic component according to the present invention includes (1) one or more insulating functional layers mainly composed of an unfired ceramic material, and a circuit element.
  • One or more insulating functional layers mainly composed of the above and one or more conductor layers in which a plurality of conductors constituting at least part of the circuit element are two-dimensionally arranged in the vertical direction and the horizontal direction are laminated.
  • a step of producing a second laminated sheet and (3) cutting the first laminated sheet into a stick shape so as to include a plurality of conductors arranged in either the longitudinal direction or the transverse direction, whereby a plurality Obtaining a first laminated stick of (4) and (4 Cutting the second laminated sheet into a stick shape so as to include a plurality of conductors arranged in either the vertical direction or the horizontal direction, thereby obtaining a plurality of second laminated sticks; (5)
  • the second laminated stick is disposed so as to be sandwiched between the first laminated stick and the first laminated stick in a state in which the second laminated stick is rotated by 90 ° around the longitudinal axis of the second laminated stick.
  • the method for manufacturing a multilayer electronic component according to the present invention is a method for manufacturing an electronic component having a structure in which two or more ceramic laminates having different stacking directions are joined.
  • the laminated bodies in a rod-like aggregated state including multiple identical laminated bodies) as laminated sticks (first laminated stick and second laminated stick) are thermocompression-bonded (heated)
  • laminates having different lamination directions are joined together and the laminates (first laminate and second laminate) having different lamination directions are in an aggregated state (a plurality of sets of laminates having different lamination directions).
  • a third laminated sheet that is in a gathered state is prepared.
  • the temperature at which the third laminated sheet is produced is set to a temperature lower than the firing temperature (eg, 700 to 1600 ° C.) performed after the first laminated stick and the second laminated stick are joined.
  • the specific heating temperature at the time of producing the third laminated sheet differs depending on the insulating functional layer and the material of the conductor and cannot be specified unconditionally. For example, it may be about 30 to 200 ° C.
  • the “insulating functional layer” is typically an insulating layer formed of a dielectric ceramic material, but is not limited to this.
  • a magnetic ceramic material or a semiconductor corresponding to an element disposed in a multilayer substrate is used. It may be a material layer made of various insulating ceramic materials such as a ceramic material.
  • insulating functional layers of different materials can be mixed in one laminate.
  • the number of laminated bodies constituting the electronic component is not limited to two (only the first laminated body and the second laminated body).
  • the electronic component may be constituted by three laminated bodies, or a structure in which four or more laminated bodies are joined can be employed.
  • a third laminated stick or more in addition to the first laminated stick and the second laminated stick, a third laminated stick or more (fourth, fifth,... )
  • the third laminated sheet may be prepared by similarly forming laminated sticks and combining them appropriately.
  • the stacking direction of the stacked body included in the electronic component does not necessarily have to have a different stacking direction, for example, the first stacked body, the second stacked body, and the third stacked body.
  • the first laminated body and the third laminated body have the same lamination direction (for example, the horizontal direction or the vertical direction).
  • a plurality of stacked bodies having the same stacking direction such as different stacking directions (for example, a vertical direction or a horizontal direction) may be included.
  • the method for producing the first laminated sheet and the second laminated sheet is not particularly limited.
  • at least a part of the circuit element is formed on the surface of the ceramic green sheet mainly composed of an unfired ceramic material.
  • a plurality of printed first ceramic sheets are printed so that the conductors constituting the two-dimensional arrangement in the vertical direction and the horizontal direction are made, and these first ceramic sheets are superposed and thermocompression bonded together.
  • the first laminated sheet is produced by converting the structure.
  • two conductors constituting at least a part of the circuit element are arranged in the vertical direction and the horizontal direction on the surface of the ceramic green sheet mainly composed of an unfired ceramic material. If a plurality of second ceramic sheets are printed so as to be dimensionally arranged, and the second laminated sheet is prepared by stacking and integrating the plurality of second ceramic sheets by thermocompression bonding. good.
  • the method for producing the laminated sheets (first laminated sheet and second laminated sheet) in the present invention includes, for example, a conductor paste for forming a conductor and an insulator paste for forming an insulating functional layer. It is also possible to use other methods such as alternately printing and laminating.
  • the multilayer electronic component according to the present invention includes a first laminate in which one or more insulating functional layers mainly composed of a ceramic material and one or more conductor layers are laminated, and a ceramic material as a main component.
  • An electronic component comprising a second laminate in which one or more insulating functional layers and one or more conductor layers are laminated and joined to the first laminate, wherein the first laminate is The laminating direction of the second laminated body and the laminating direction of the second laminated body intersect each other, and the first laminated body and the second laminated body are integrated by firing.
  • the lamination direction of the conductor layer of the first laminate and the lamination direction of the second laminate are substantially orthogonal to each other.
  • the component structure includes a plurality of laminated bodies having different lamination directions as described above, for example, when an inductor is disposed in each of the first laminated body and the second laminated body, electromagnetic coupling between them can be prevented, Good electrical characteristics can be obtained by preventing mutual interference between circuit elements included in the electronic component, such as reducing parasitic capacitance generated between circuit elements arranged in the one laminated body and the second laminated body.
  • the insulating functional layer of the first laminated body and the insulating functional layer of the second laminated body are made of the same material.
  • the joining surface of the insulating functional layer and the insulating functional layer of the second laminated body forms a continuous sintered body.
  • the insulating functional layer of the first laminated body and the insulating functional layer of the second laminated body are made of different materials, and these first laminated bodies There exists an interface at the bonding surface between the insulating functional layer and the insulating functional layer of the second laminate.
  • the insulating property of the first laminate is formed on the bonding surface between the insulating functional layer of the first laminate and the insulating functional layer of the second laminate.
  • a diffusion layer in which one or both of the material constituting the functional layer and the material constituting the insulating functional layer of the second laminate is diffused is formed.
  • the bond between the first laminate and the second laminate is further strengthened, and the difference in thermal expansion coefficient between the first laminate and the second laminate is increased.
  • the first layered product and the second layered product are cracked or peeled off due to temperature changes after being relaxed by the diffusion layer and incorporated into various products as a later manufacturing process or component. It is possible to prevent a failure such as damage to the general connection.
  • the insulating functional layers of different materials are mixed in one laminate as described above, that is, one or both of the first laminate and the second laminate are two or more different materials.
  • the interface or the diffusion layer may be present at a part of the joint surface between the first laminate and the second laminate.
  • mode of the multilayer electronic component which concerns on this invention, by joining the 1st laminated body and the 2nd laminated body, in the said junction surface, of the conductors contained in a 1st laminated body The ends of one or more conductors abut on the surface of one or more conductors of the conductors included in the second laminate, whereby the conductors included in the first laminate and the conductors included in the second laminate are Are electrically connected.
  • a conductor connection structure for example, a circuit element (for example, an inductor) included in one laminated body to be joined and a circuit element (for example, a capacitor) included in the other laminated body are directly connected. Or one laminated body without via vias or connecting conductors such as connecting conductor lines, such as directly connecting a ground electrode contained in one laminated body and a circuit element contained in the other laminated body. Since the various circuit elements included in and the various circuit elements included in the other laminate can be electrically connected to each other, it is possible to prevent deterioration of electrical characteristics due to the interposition of the connection conductor.
  • “laminated electronic component” typically refers to a composite electronic component including a plurality of circuit elements.
  • the “circuit element” include passive elements such as an inductor, a capacitor, a resistor, and a varistor.
  • an active element such as a transistor and an FET, an integrated circuit including an active element such as an IC, or
  • Various circuit elements such as connection conductors such as conductor lines and interlayer connection conductors (vias, through holes, etc.), ground electrodes, and terminal electrodes may be included in the multilayer electronic component (the manufacturing method of the present invention) The same applies to the above).
  • the multilayer electronic component referred to in the present invention is grasped from the functional aspect (component type), for example, a filter such as a band pass filter, a low pass filter and a high pass filter, a duplexer, a diplexer, a power amplifier module, and a high frequency superposition module.
  • a filter such as a band pass filter, a low pass filter and a high pass filter
  • a duplexer such as a duplexer, a diplexer, a power amplifier module, and a high frequency superposition module.
  • Various electronic components or electronic modules such as isolators and sensors are included in the multilayer electronic component referred to in the present invention.
  • the method for manufacturing a multilayer electronic component and the multilayer electronic component according to the present invention it is possible to efficiently manufacture a multilayer electronic component including a plurality of ceramic laminates having different stacking directions.
  • FIG. 1 is a perspective view schematically showing steps of a method for manufacturing a multilayer electronic component according to an embodiment of the present invention.
  • FIG. 2 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 3 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 4 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 5 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 6 is a view schematically showing a cross section (cross section AA in FIG. 5) of the first laminated stick in the embodiment.
  • FIG. 7 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 1 is a perspective view schematically showing steps of a method for manufacturing a multilayer electronic component according to an embodiment of the present invention.
  • FIG. 2 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 3 is
  • FIG. 8 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 9 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 10 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 11 is a view schematically showing a cross section (BB cross section in FIG. 0) of the second laminated stick in the embodiment.
  • FIG. 12 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 13 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 14 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 15 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 16 is a view schematically showing a cross section (DD cross section of FIG. 15) of the third laminated sheet in the embodiment.
  • FIG. 17 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 18 is a perspective view schematically showing the steps of the manufacturing method according to the embodiment.
  • FIG. 19 is a view schematically showing a cross section (a state after firing) of a chip produced by cutting the third laminated sheet in the embodiment.
  • FIG. 20A is a diagram schematically illustrating a cross section (a state after firing) of a chip manufactured by cutting the third laminated sheet in the modification of the embodiment.
  • FIG. 20B is a diagram schematically illustrating a cross section (a state after firing) of a chip manufactured by cutting the third laminated sheet in another modification of the embodiment.
  • FIG. 20C is a view schematically showing a cross section (a state after firing) of a chip manufactured by cutting the third laminated sheet in still another modification of the embodiment.
  • FIG. 21A is a diagram schematically showing a chip cross section (a state before firing) of still another modified example of the embodiment.
  • FIG. 21B is a sectional view schematically showing a state after firing of the chip shown in FIG. 21A.
  • FIG. 22A is a view schematically showing a chip cross section (a state before firing) of still another modified example of the embodiment.
  • FIG. 22B is a cross-sectional view schematically showing a state after firing of the chip shown in FIG. 22A.
  • FIG. 23A is a view schematically showing a chip cross section (a state before firing) of still another modified example of the embodiment.
  • FIG. 23B is a cross-sectional view schematically showing a state after firing of the chip shown in FIG. 23A.
  • FIG. 24 is a perspective view schematically showing an electronic component (filter) manufactured by applying the manufacturing method of the embodiment in a transparent state.
  • FIG. 25 is a cross-sectional view schematically showing another example of the third laminated sheet produced by applying the manufacturing method of the embodiment, similarly to FIG.
  • FIG. 1 and the subsequent drawings three-dimensional coordinates including an x axis, a y axis, and a z axis that are orthogonal to each other are shown as appropriate.
  • the x axis The direction will be described as the horizontal direction (horizontal direction / left-right direction), the y-axis direction as the vertical direction (horizontal direction / front-back direction), and the z-axis direction as the height direction (vertical direction / vertical direction).
  • each wiring layer (inner conductor 12) is stacked in the vertical direction, in other words, each wiring layer includes an xy plane (including an x axis and a y axis).
  • the first laminated bodies 51 and 52 that extend horizontally in parallel to the plane) and each wiring layer (inner conductor 22) are laminated in the horizontal direction on the contrary, in other words, each wiring layer has a yz plane (y-axis).
  • a multilayer electronic component 41 (hereinafter, sometimes referred to as a chip) that includes a second laminated body 53 that extends perpendicularly in parallel to the plane including the z-axis).
  • the first laminates 51 and 52 include a left first laminate 51 joined to the left side of the second laminate 53 and a right first laminate 52 joined to the right side of the second laminate 53. .
  • first, an unfired green sheet 11 formed of a ceramic material mainly composed of alumina is prepared.
  • the first ceramic sheets 11a, 11b, 11c, 11d, 11e, and 11f are applied by applying a conductive paste on the surface and printing a predetermined conductor pattern 12 corresponding to each wiring layer of the first laminates 51 and 52. , 11g (see FIG. 2).
  • the conductor patterns 12 printed on the first ceramic sheets 11a to 11g are formed so as to be arranged in a matrix in the vertical and horizontal directions corresponding to the number of chips 41 to be manufactured.
  • the first ceramic sheets 11a to 11g need an interlayer connection conductor such as a via hole in addition to the conductor pattern 12 corresponding to the circuit element to be arranged in each wiring layer of the first laminate as described above.
  • the second ceramic sheets 21a to 21d described later with reference to FIG. 7 are also formed.
  • various ceramic materials such as ferrite (especially with an inductor), barium titanate (especially with a capacitor), and zinc oxide (especially with a varistor) can be used as the ceramic material constituting the green sheet. Materials can be included.
  • the first ceramic sheets 11a to 11g are aligned in a predetermined order while being aligned as shown in FIG. 2, and these are integrated by thermocompression bonding, as shown in FIG. A sheet 13 is obtained.
  • the first laminated sheet 13 is cut into strips to obtain a first laminated stick 13a.
  • the first laminated stick 13a has a cross section (AA cross section in FIG. 5) as shown in FIG.
  • the conductor pattern 12 is formed and laminated so that the laminated bodies 51 are arranged.
  • a plurality of sets of conductor patterns 12 constituting the right first laminated body 52 and the left first laminated body 51 are arranged. It is equipped as such.
  • the second laminated stick is produced.
  • an unfired green sheet is prepared in the same manner as in the production of the first laminated sheet, and a predetermined paste corresponding to each wiring layer of the second laminated body 53 is applied by applying a conductive paste to the surface.
  • the second ceramic sheets 21 a, 21 b, 21 c, and 21 d printed with the conductor pattern 22 are prepared in a number corresponding to each wiring layer of the second laminate 53.
  • the conductor patterns 22 of the second ceramic sheets 21a to 21d are arranged in a matrix form in the vertical and horizontal directions by the number corresponding to the number of chips to be produced. Form.
  • FIG. 23 shows a cross section (cross section BB in FIG. 10) of the second laminated stick 23a.
  • FIG. 16 shows an enlarged cross section of the third laminated sheet 33.
  • adjacent first laminated sticks 13a and second laminated sticks 23a are joined, and the conductor 12 included in the first laminated stick 13a and the conductor 22 included in the second laminated stick 23a are electrically connected. It is connected.
  • the conductors 12 and 22 shown in the drawings of the present application are for illustrating the concept of the present invention, and the conductor pattern in the present invention is not limited to the illustrated example. Of course, various shapes, the number of arrangements, and connection forms of conductors may be provided.
  • the third laminated sheet 33 is cut in a grid shape (division shape) in the vertical direction and the horizontal direction at the cutting line 40, and the chip 41 is formed as shown in FIG. obtain.
  • the entire chip 41 becomes a single sintered body having a continuous ceramic layer (insulating functional layer).
  • external electrodes terminal electrodes
  • the first laminates 51 and 52 and the second laminate 53 are made of different materials, as a whole (as a whole laminate) or partially (a part of the ceramic layers of the laminate).
  • the diffusion layer 45 may be formed on the joint surface between the two laminates formed of different materials.
  • the diffusion layer is formed of the first laminated body 51, 52 and the second laminated body as shown in FIG. 20A depending on the material constituting the ceramic layers of the first laminated body and the second laminated body. 53, each material contained in 53 is diffused toward the other laminate (the second laminate 53 for the first laminate 51, 52 and the first laminate 51, 52 for the second laminate 53).
  • the material included in the first laminates 51 and 52 may be a diffusion layer diffused toward the second laminate 53 as shown in FIG. 20B, or conversely, As shown in FIG. 20C, there may be a diffusion layer in which the material included in the second stacked body 53 is diffused toward the first stacked bodies 51 and 52.
  • 20A to 20C conceptually show the case where the materials of the first laminated bodies 51 and 52 and the second laminated body 53 are made different for the entire laminated bodies, and the portions between the laminated bodies are partially shown.
  • the diffusion layer 45 continuous from the upper surface of the chip to the lower surface of the chip is not formed in the height direction as shown in FIG. 20, but is partially (discontinuous in the height direction).
  • a diffusion layer or an interface may be formed only at a portion where different materials are in contact with each other.
  • the first laminates 51 and 52 are divided into a first ceramic layer 81 made of a first ceramic material and a second different from the first ceramic material.
  • the second laminated body 53 has a structure in which the first ceramic layer 81 made of the first ceramic material is laminated, and the second ceramic layer 82 made of the ceramic material is laminated.
  • an interface or a diffusion layer may be partially formed in the height direction of the chip.
  • FIG. 22A when the layer of the second laminate 53 in contact with the first laminates 51 and 52 is the second ceramic layer 82, or as shown in FIG. 23A (before firing).
  • the layer of the second laminate 53 in contact with the first laminates 51 and 52 is the first ceramic layer 81
  • FIGS. 22B and 23B a portion in the height direction of the chip is shown as shown in FIGS. 22B and 23B, respectively.
  • an interface or a diffusion layer is formed (portion where the first ceramic layer 81 and the second ceramic layer 82 are in contact). The same applies when three or more types of ceramic layers are laminated.
  • FIG. 24 shows a configuration example of a filter chip manufactured based on the above embodiment.
  • the conductor for example, inductor conductor 61
  • the stacked conductors for example, the capacitor electrode 62
  • the inductor conductor 61 of the first multilayer body 51, 52 and the capacitor electrode 62 of the second multilayer body 53 are electrically connected directly or at a short distance.
  • FIG. 25 shows another configuration example of the third laminated sheet.
  • the center of the first laminated stick 13a portion in the third laminated sheet 33 is cut in the longitudinal direction to produce individual chips 41.
  • the 73a portion along the cutting line 40 is also possible to cut the 73a portion along the cutting line 40 to form a chip 44 composed of only two stacked bodies.
  • the second laminated stick 73a similarly to the first laminated stick 13a, the second laminated stick 73a has a pair of conductor patterns 22 symmetrically (conducting conductors on the left and right portions of the second laminated stick 73a, respectively). A pattern 22) may be formed.

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Abstract

　未焼成のセラミック材料からなる絶縁性機能層と、回路素子の一部を構成する導体を縦横に複数配列した導体層とを積層した第一積層シートを作る工程、同様に第二積層シートを作る工程、第一積層シートを棒状に切断し第一積層スティックを得る工程、第二積層シートを同様に切断し第二積層スティックを得る工程、第二積層スティックを９０°回転させ第一積層スティックと第一積層スティックとの間に挟むように配置しこれらを熱圧着して一体化し第三積層シートを得る工程、第一積層スティックの一部である第一積層体と第二積層スティックの一部である第二積層体とが各々に含まれるように第三積層シートを縦横に切断し第三積層シートをチップ化する工程、及びチップ化した未焼成チップを焼成し第一積層体と第二積層体が一体化した焼結体を得る工程を含む。

Description

積層型電子部品の製造方法および積層型電子部品
　本発明は、積層型電子部品の製造方法および積層型電子部品に係り、特に、内部導体層の積層方向が異なる複数のセラミック積層体を含む電子部品に関する。
　様々な回路機能を実現するため、回路素子や接続導体等の回路要素を積層体の複数の配線層に分散して配置した積層型の電子部品が提供されている。
　一方、電子機器の小型・多機能化の進展に伴い、これを構成する電子部品にも小型・薄型（低背）化ならびに多機能・高集積化の強い要請がある。例えば、携帯電話機や無線ＬＡＮ装置の主要構成部品のひとつである積層セラミック電子部品のフィルタには、薄い誘電体（積層体）に電極を形成し、それらを重ねてインダクタやキャパシタを形成することにより構成されたセラミック積層体が利用され、小型低背化に有利である。また、セラミック積層体は、樹脂系のガラスエポキシ積層体等と比較して、耐熱性、熱膨張、熱伝導率、耐薬品性等において優れた特性を備えており、特に高集積化が要求される電子部品の配線用としても利用されている。このようにセラミック積層体を含む電子部品は、様々な高機能を要する高周波電子部品に広く利用されている。
　他方、電子部品を小型すればその分、内部に設けられた回路要素（回路素子や接続導体等）同士が必然的に接近することとなり、浮遊容量や望ましくない電磁界結合によって当該電子部品の特性劣化が生じやすくなる。このため、積層方向が異なる複数の積層体によって電子部品を構成するなど、回路要素同士の相互干渉を防ぐ部品構造の提案がなされている（例えば下記特許文献１～４参照）。
　特許文献１：特開平１１－１９５８７３号公報
　特許文献２：特開２００４－３１７４３号公報
　特許文献３：特開２００９－１７０７３７号公報
　特許文献４：特許第３４２５０６５号公報
　ところで、前記特許文献記載の構造は、部品内部で導体の積層方向を変える工夫が施されているものの、電子部品を構成する各積層体は別々に焼成され、これらを積層方向が異なるように接着剤で接着して個々の電子部品を作製するものである（特許文献２，特許文献３の段落００３８～００３９等参照）。したがって、これら文献記載の構造は、製造に手間を要し量産性に劣る面がある。
　例えば、チップフィルタを製造することを想定すると、個々のチップサイズは現状で縦横高さの寸法がそれぞれ例えば１ｍｍ，０．５ｍｍ，０．３５ｍｍ程度であり、さらに小さな寸法となる積層体同士を接着してチップを作製することは現実には困難を伴うと考えられる。なぜなら、単純に積層体同士が接着されれば良いというものではなく、両積層体に含まれる導体同士を電気的に接続する必要もあるから、接着にあたっては正確な位置決め固定が必要であり、しかも対象物（チップサイズ）が小さくなるほど位置決め誤差は相対的に大きくなり高精度の位置決めは格段に難しくなるから、これを部品ひとつひとつについて逐一行い、接着作業を行うことは容易ではなく、上記文献記載の構造は量産品として現実的な構造とは言えない。
　また、個々の積層体を焼成するのは取扱いが煩雑であるばかりでなく、集合状態のときと比較して形状の安定性が低下する。特に、小型に構成された個々の積層体を焼成したときに変形が生じ、積層体同士を接合するときに内部電極同士の接続がずれて接続不良を生じるおそれがある。したがって従来の部品構造では、積層方向が異なる複数のセラミック積層体を含む積層型電子部品を、歩留り・生産性ともに良好に製造することは難しい。
　したがって、本発明の目的は、小型化しても良好な電気特性を得やすい積層方向の異なる複数のセラミック積層体を含む積層型電子部品の新たな部品構造を得る点にあり、特に、このような積層型電子部品を効率良く製造することにある。
　前記課題を解決し目的を達成するため、本発明に係る積層型電子部品の製造方法は、（１）未焼成のセラミック材料を主成分とする１層以上の絶縁性機能層と、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に複数配列した１層以上の導体層とを積層した第一積層シートを作製する工程と、（２）未焼成のセラミック材料を主成分とする１層以上の絶縁性機能層と、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に複数配列した１層以上の導体層とを積層した第二積層シートを作製する工程と、（３）前記縦方向および横方向のいずれかに配列された複数の導体が含まれるように前記第一積層シートをスティック状に切断し、これにより複数本の第一積層スティックを得る工程と、（４）前記縦方向および横方向のいずれかに配列された複数の導体が含まれるように前記第二積層シートをスティック状に切断し、これにより複数本の第二積層スティックを得る工程と、（５）前記第二積層スティックを、当該第二積層スティックの長手方向の軸周りに９０°回転させた状態で前記第一積層スティックと前記第一積層スティックとの間に挟むように配置し、これら第一積層スティックおよび第二積層スティックを熱圧着して一体化することにより第三積層シートを作製する工程と、（６）前記第一積層スティックの一部である第一積層体と前記第二積層スティックの一部である第二積層体とが各々に含まれるように前記第三積層シートを縦方向と横方向とに切断することにより当該第三積層シートをチップ化する工程と、（７）当該チップ化した未焼成のチップを焼成することにより前記第一積層体と前記第二積層体とが一体化した焼結体を得る工程とを含む。
　本発明に係る積層型電子部品の製造方法は、積層方向が異なる２以上のセラミック積層体を接合した構造を有する電子部品を製造する方法であるが、従来提案されているように焼成後の個々の積層体を接合するのではなく、積層スティック（第一積層スティックおよび第二積層スティック）として棒状の集合状態（同一の積層体を複数含んだ状態）となった積層体同士を熱圧着（加熱および加圧）により接合し、積層方向が異なる積層体が接合されかつこれら積層方向が異なる積層体（第一積層体および第二積層体）が集合状態（積層方向が異なる積層体の組が複数集まった状態）となった第三積層シートを作製する。なお、この第三積層シートを作製するときの温度は、第一積層スティックと第二積層スティックとが接合されるが後に行う焼成温度（例えば７００～１６００℃）より低い温度とする。この第三積層シート作製時の具体的な加熱温度は、絶縁性機能層や導体の材料によっても異なり一概に規定することは出来ないが、例えば３０～２００℃程度とすれば良い。
　このように本発明では、電子部品を構成する複数の積層体（第一積層体，第二積層体）を接合するときに個々の積層体を取り扱う必要がなく、集合状態でまとめて接合を行うことが出来るから、作業性に優れ、生産性も良好である。また、焼成は積層体を接合した後に行うから、焼成による形状誤差の発生も抑えることが出来る。
　上記「絶縁性機能層」は、典型的には、誘電体セラミック材料により形成した絶縁層であるが、これに限らず、例えば積層基板内に配置する素子に対応して磁性体セラミック材料や半導体セラミック材料など様々な絶縁性セラミック材料からなる材料層であって良い。また、ひとつの積層体に異なる材料の絶縁性機能層を混在させることも出来る。
　また、本発明において電子部品を構成する積層体は、２つ（第一積層体と第二積層体のみ）に限られるものではない。例えば、３個の積層体により当該電子部品を構成しても良いし、４個以上の積層体を接合した構造とすることも出来る。なお、このように３個以上の積層体を含む場合には、上記第一積層スティックおよび第二積層スティックに加えて、第三の積層スティック、あるいはそれ以上の（第四、第五、…の）積層スティックを同様に形成してこれらを適宜組み合わせて上記第三積層シートを作製すれば良い。
　さらに、本発明において電子部品に含まれる積層体の積層方向は、総ての積層体が異なる積層方向を有している必要は必ずしもなく、例えば、第一積層体、第二積層体および第三積層体の３つの積層体がこの順に一列に接合された電子部品において、第一積層体と第三積層体とは積層方向が等しく（例えば水平方向または垂直方向）、これらと第二積層体の積層方向が異なる（例えば垂直方向または水平方向）など、同一の積層方向の積層体が複数含まれていても構わない。
　また前記第一積層シート並びに前記第二積層シートを作製する方法は特に問わないが、一例を述べれば、未焼成のセラミック材料を主成分とするセラミックグリーンシートの表面に、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に配列されるように複数印刷した第一セラミックシートを複数枚作製し、これら複数枚の第一セラミックシートを重ね合わせて熱圧着し一体化することにより前記第一積層シートを作製する。同様に第二積層シートを作製するには、例えば、未焼成のセラミック材料を主成分とするセラミックグリーンシートの表面に、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に配列されるように複数印刷した第二セラミックシートを複数枚作製し、これら複数枚の第二セラミックシートを重ね合わせて熱圧着し一体化することにより前記第二積層シートを作製すれば良い。
　なお、本発明において積層シート（第一積層シートおよび第二積層シート）を作製する方法は上記以外にも、例えば、導体を形成する導体ペーストと、絶縁性機能層を形成する絶縁体ペーストとを交互に印刷して積層するなど、他の方法によることも可能である。
　一方、本発明に係る積層型電子部品は、セラミック材料を主成分とする１層以上の絶縁性機能層と１層以上の導体層とが積層された第一積層体と、セラミック材料を主成分とする１層以上の絶縁性機能層と１層以上の導体層とが積層されかつ前記第一積層体と接合された第二積層体とを備えた電子部品であって、前記第一積層体の積層方向と前記第二積層体の積層方向とが互いに交差し、前記第一積層体と前記第二積層体とが、焼成により一体化した焼結体となっている。
　また、前記第一積層体の導体層の積層方向と、前記第二積層体の積層方向とが、互いに略直交している場合がある。
　このように積層方向が異なる複数の積層体を含む部品構造とすれば、例えば、第一積層体と第二積層体とにそれぞれインダクタを配置する場合にこれらの間の電磁結合を防いだり、第一積層体と第二積層体とにそれぞれ配置した回路要素間に生じる寄生容量を低減するなど、当該電子部品に含まれる回路要素間の相互干渉を防いで良好な電気特性を得ることが出来る。
　また、上記本発明に係る積層型電子部品の一態様では、第一積層体の絶縁性機能層と、第二積層体の絶縁性機能層とが、同一材料からなり、これら第一積層体の絶縁性機能層と第二積層体の絶縁性機能層の接合面は連続した焼結体を成している。
　さらに、本発明に係る積層型電子部品の別の一態様では、第一積層体の絶縁性機能層と、第二積層体の絶縁性機能層とが、異なる材料からなり、これら第一積層体の絶縁性機能層と第二積層体の絶縁性機能層の接合面に界面が存在する。
　さらに、本発明に係る積層型電子部品のさらに別の一態様では、第一積層体の絶縁性機能層と第二積層体の絶縁性機能層との接合面に、第一積層体の絶縁性機能層を構成する材料および前記第二積層体の絶縁性機能層を構成する材料のうちのいずれか一方または双方の材料が拡散した拡散層が形成されている。
　このような拡散層が形成された部品構造によれば、第一積層体と第二積層体の結合がより強固になると共に、第一積層体と第二積層体間の熱膨張率の差が当該拡散層によって緩和され、後の製造工程や部品として各種製品に組み込まれた後における温度変化によって第一積層体と第二積層体との間に亀裂や剥離が生じたり両積層体間の電気的な接続に損傷を受けるなどの障害が生じることを防ぐことが出来る。
　なお、本発明では、前述のようにひとつの積層体に異なる材料の絶縁性機能層を混在させること、すなわち、第一積層体と第二積層体のいずれか一方または双方が２以上の異なる材料からなる絶縁性機能層を有することがあり、この場合には、当該第一積層体と第二積層体の接合面の一部に上記界面あるいは拡散層が存在することがある。
　また、本発明に係る積層型電子部品のさらに別の一態様では、第一積層体と第二積層体との間に、当該第一積層体に含まれる材料および第二積層体に含まれる材料以外の第三の材料、例えば接着材料（例えば熱を加えることにより接着作用を果たすことが可能な材料）が介在されておらず、これら第一積層体と第二積層体とが直接接合されている。
　また、本発明に係る積層型電子部品のさらに別の一態様では、第一積層体と第二積層体とが接合されることにより当該接合面において、第一積層体に含まれる導体のうちの１以上の導体の端部が第二積層体に含まれる導体のうちの１以上の導体の表面に当接し、これにより当該第一積層体に含まれる導体と第二積層体に含まれる導体とが電気的に接続されている。
　このような導体の接続構造を備えれば、例えば、接合される一方の積層体に含まれる回路素子（例えばインダクタ）と、他方の積層体に含まれる回路素子（例えばキャパシタ）とを直接接続したり、あるいは、一方の積層体に含まれるグランド電極と、他方の積層体に含まれる回路素子とを直接接続するなど、ビアや接続用の導体線路等の接続導体を介さずに一方の積層体に含まれる様々な回路要素と他方の積層体に含まれる様々な回路要素とを電気的に接続することが出来るから、接続導体が介在することによる電気特性の劣化を防ぐことが出来る。
　本発明における「積層型電子部品」とは、典型的には、複数の回路素子を含む複合電子部品を言う。「回路素子」としては、例えば、インダクタ、キャパシタ、抵抗、バリスタ等の受動素子が挙げられるが、そのほかにも、トランジスタやＦＥＴのような能動素子、ＩＣのような能動素子を含む集積回路、あるいは、導体線路や層間接続導体（ビア、スルーホール等）のような接続導体、グランド電極、端子電極など、各種の回路要素が当該積層型電子部品に含まれることがある（前記本発明の製造方法においても同様）。
　さらに本発明に言う積層型電子部品を機能面（部品の種類）から捉えた場合には、例えば、バンドパスフィルタ、ローパスフィルタおよびハイパスフィルタ等のフィルタ、デュプレクサ、ダイプレクサ、パワーアンプモジュール、高周波重畳モジュール、アイソレータ、センサなど様々な電子部品ないし電子モジュールが本発明に言う積層型電子部品に含まれる。
　本発明に係る積層電子部品の製造方法および積層電子部品によれば、積層方向の異なる複数のセラミック積層体を含む積層型電子部品を効率良く製造することが可能となる。
　本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、本発明は下記の実施形態に限定されるものではなく、請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。また、各図中、同一の符号は、同一又は相当部分を示す。
図１は、本発明の一実施形態に係る積層型電子部品の製造方法の工程を示す模式的に示す斜視図である。 図２は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図３は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図４は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図５は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図６は、前記実施形態における第一積層スティックの断面（図５のＡ－Ａ断面）を模式的に示す図である。 図７は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図８は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図９は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図１０は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図１１は、前記実施形態における第二積層スティックの断面（図０のＢ－Ｂ断面）を模式的に示す図である。 図１２は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図１３は、前記実施形態に係る製造方法の工程を模式的に示す斜図である。 図１４は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図１５は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図１６は、前記実施形態における第三積層シートの断面（図１５のＤ－Ｄ断面）を模式的に示す図である。 図１７は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図１８は、前記実施形態に係る製造方法の工程を模式的に示す斜視図である。 図１９は、前記実施形態において第三積層シートを切断して作製したチップの断面（焼成後の状態）を模式的に示す図である。 図２０Ａは、前記実施形態の変形例において第三積層シートを切断して作製したチップの断面（焼成後の状態）を模式的に示す図である。 図２０Ｂは、前記実施形態の別の変形例において第三積層シートを切断して作製したチップの断面（焼成後の状態）を模式的に示す図である。 図２０Ｃは、前記実施形態のさらに別の変形例において第三積層シートを切断して作製したチップの断面（焼成後の状態）を模式的に示す図である。 図２１Ａは、前記実施形態のさらに別の変形例のチップ断面（焼成前の状態）を模式的に示す図である。 図２１Ｂは、前記図２１Ａに示したチップの焼成後の状態を模式的に示す断面図である。 図２２Ａは、前記実施形態のさらに別の変形例のチップ断面（焼成前の状態）を模式的に示す図である。 図２２Ｂは、前記図２２Ａに示したチップの焼成後の状態を模式的に示す断面図である。 図２３Ａは、前記実施形態のさらに別の変形例のチップ断面（焼成前の状態）を模式的に示す図である。 図２３Ｂは、前記図２３Ａに示したチップの焼成後の状態を模式的に示す断面図である。 図２４は、前記実施形態の製造方法を適用して作製した電子部品（フィルタ）を模式的に透視状態で示す斜視図である。 図２５は、前記実施形態の製造方法を適用して作製した第三積層シートの別の例を前記図１６と同様に模式的に示す断面図である。
　以下、図１から図１９に基づいて本発明の一実施形態に係る積層型電子部品の製造方法を順に説明する。なお、図１および以降の図においては、互いに直交するｘ軸、ｙ軸およびｚ軸からなる３次元座標を適宜示しており、これらの図ならびに本実施形態の説明ではこれら座標軸のうち、ｘ軸方向を横方向（水平方向／左右方向）、ｙ軸方向を縦方向（水平方向／前後方向）、ｚ軸方向を高さ方向（垂直方向／上下方向）として説明を行う。
　また、本実施形態の製造方法は、図１９に示すように、各配線層（内部導体１２）が垂直方向に積層された、言い換えれば、各配線層がｘｙ平面（ｘ軸とｙ軸を含む平面）に平行に水平に広がる第一積層体５１，５２と、これとは逆に各配線層（内部導体２２）が水平方向に積層された、言い換えれば、各配線層がｙｚ平面（ｙ軸とｚ軸を含む平面）に平行に垂直に広がる第二積層体５３とからなる積層型電子部品４１（以下、チップと言うことがある）を製造するものである。また、第一積層体５１，５２は、第二積層体５３の左側に接合される左第一積層体５１と、第二積層体５３の右側に接合される右第一積層体５２とからなる。
（１）　第一積層シート及び第一積層スティックの作製
　本実施形態の製造方法では、図１に示すようにまず、アルミナを主成分とするセラミック材料により形成した未焼成のグリーンシート１１を用意し、その表面に導電性ペーストを塗布して第一積層体５１，５２の各配線層に対応した所定の導体パターン１２を印刷することにより第一セラミックシート１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇを作製する（図２参照）。これら第一セラミックシート１１ａ～１１ｇに印刷する導体パターン１２は、作製するチップ４１の数に対応した数だけ縦方向と横方向とにマトリックス状に配列するように形成する。
　なおこのとき、第一セラミックシート１１ａ～１１ｇには、上記のように第一積層体の各配線層に配置すべき回路要素に対応した導体パターン１２のほか、ビアホール等の層間接続導体を必要であれば形成する（後に図７を参照して述べる第二セラミックシート２１ａ～２１ｄについても同様）。また上記グリーンシートを構成するセラミック材料には、アルミナのほか、例えばフェライト（特にインダクタを備える場合）やチタン酸バリウム（特にキャパシタを備える場合）、酸化亜鉛（特にバリスタを備える場合）など様々なセラミック材料を含めることが可能である。
　次に、上記第一セラミックシート１１ａ～１１ｇを図２に示すように位置合わせしつつ所定の順序で重ね合わせ、これらを熱圧着して一体化することにより、図３に示すように第一積層シート１３を得る。
　そして、図４～図５に示すように上記第一積層シート１３を短冊状に切断し、第一積層スティック１３ａを得る。この第一積層スティック１３ａは、図６にその断面（図５のＡ－Ａ断面）を示すように、左半分には前述した右第一積層体５２が、右半分には前述した左第一積層体５１がそれぞれ配置されるように導体パターン１２の形成および積層を行う。なお、当該第一積層スティック１３ａの長さ方向（縦方向／ｙ軸方向）には、当該右第一積層体５２および左第一積層体５１を構成する導体パターン１２の組が複数配列されるように備えられている。
（２）　第二積層シート及び第二積層スティックの作製
　同様に、第二積層スティックの作製を行う。図７に示すように、前記第一積層シート作製時と同様に未焼成のグリーンシートを用意し、その表面に導電性ペーストを塗布することにより第二積層体５３の各配線層に対応した所定の導体パターン２２を印刷した第二セラミックシート２１ａ，２１ｂ，２１ｃ，２１ｄを第二積層体５３の各配線層に対応した枚数作製する。これら各第二セラミックシート２１ａ～２１ｄの導体パターン２２は、前記第一積層シート１３と同様に、作製するチップの数に対応した数だけ縦方向と横方向とにそれぞれマトリックス状に配列するように形成する。
　次に、第二セラミックシート２１ａ～２１ｄを図７に示すように位置合わせしつつ所定の順序で重ね合わせ、これらを熱圧着して一体化することにより、図８に示すように第二積層シート２３を作製する。その後、図９～図１０に示すように第二積層シート２３を短冊状に切断し、第二積層スティック２３ａを得る。この第二積層スティック２３ａの断面（図１０のＢ－Ｂ断面）を図１１に示す。
（３）　第三積層シートの作製（積層シートの再編）
　そして、図１２に示すように第二積層スティック２３ａの各配線層２２が垂直に立つように第二積層スティック２３ａを長手方向（ｙ軸）の周りに９０°回転させ、この状態で図１３に示すように第一積層スティック１３ａの間に第二積層スティック２３ａを挟み込むように第一積層スティック１３ａと第二積層スティック２３ａとを交互に配置し、図１４に示すようにこれら第一積層スティック１３ａと第二積層スティック２３ａとを熱圧着して一体化することにより、図１５に示すように第三積層シート３３を作製する。
　図１６はこの第三積層シート３３の断面を拡大して示すものである。この図に示すように隣り合う第一積層スティック１３ａと第二積層スティック２３ａとが接合され、第一積層スティック１３ａに含まれる導体１２と第二積層スティック２３ａに含まれる導体２２とが電気的に接続されている。なお、本願の図面に示した各導体１２，２２は本発明の概念を示すためのものであって、本発明における導体パターンは図示の例に限定されるものではなく、作製する電子部品の種類に応じて様々な形状や配設数、導体相互の接続形態を有していて良いことは勿論である。
（４）　チップ化
　図１６および図１７に示すように切断線４０において第三積層シート３３を縦方向と横方向とに方眼状（さいの目状）に切断し、図１８に示すようにチップ４１を得る。
　その後、個々のチップを焼成する。これにより、図１９に示すように第一積層体（左第一積層体５１および右第一積層体５２）と第二積層体５３とが焼結して両積層体５１～５３の界面が消滅して、チップ４１全体としてセラミック層（絶縁性機能層）が連続したひとつの焼結体となる。チップ焼成後には、チップ４１の外表面に外部電極（端子電極）を形成する。
　なお、前に述べたように第一積層体５１，５２と第二積層体５３とを全体的に（積層体全体として）又は部分的に（積層体の一部のセラミック層を）異なる材料により形成することも可能であり、この場合には、図２０Ａに示すように異なる材料により形成した両積層体の接合面に拡散層４５が形成されることがある。またこの拡散層は、第一積層体および第二積層体のセラミック層を構成する材料をどのようなものとするかによって、図２０Ａに示すように第一積層体５１，５２と第二積層体５３に含まれる各材料が互いに相手方の積層体（第一積層体５１，５２にとっては第二積層体５３、第二積層体５３にとっては第一積層体５１，５２）に向けそれぞれ拡散したものとなっている場合もあるし、図２０Ｂに示すように第一積層体５１，５２に含まれる材料が第二積層体５３に向け拡散した拡散層となっている場合もあるし、あるいは逆に、図２０Ｃに示すように第二積層体５３に含まれる材料が第一積層体５１，５２に向け拡散した拡散層となっている場合もある。
　なお、上記図２０Ａ～図２０Ｃは、第一積層体５１，５２と第二積層体５３について各積層体全体として材料を異ならせた場合を概念的に示すものであり、両積層体間で部分的に材料を異ならせた場合には、図２０に示すように高さ方向にチップ上面からチップ下面まで連続した拡散層４５が形成されるのではなく、部分的に（高さ方向に途切れ途切れに／異なる材料が接する部分のみに）拡散層や界面が形成されることがある。
　具体的には、図２１Ａ（チップ焼成前）に示すように第一積層体５１，５２を、第一のセラミック材料からなる第一セラミック層８１と、この第一のセラミック材料とは異なる第二のセラミック材料からなる第二セラミック層８２とを積層した構造とすると共に、第二積層体５３を前記第一のセラミック材料からなる第一セラミック層８１を積層した構造としたような場合には、チップ焼成後には図２１Ｂに示すように、チップの高さ方向について部分的に界面や拡散層が形成されることがある。
　同様に、図２２Ａ（焼成前）に示すように第二積層体５３の第一積層体５１，５２に接する層を第二セラミック層８２とした場合や、あるいは図２３Ａ（焼成前）に示すように第二積層体５３の第一積層体５１，５２に接する層を第一セラミック層８１とした場合には、焼成後には、図２２Ｂおよび図２３Ｂにそれぞれ示すようにチップの高さ方向について部分的に（第一セラミック層８１と第二セラミック層８２とが接する部分）に界面や拡散層が形成される。なお、３種類以上のセラミック層を積層した場合も同様である。
　図２４は上記実施形態に基づいて作製したフィルタチップの構成例を示すものである。この図に示すように第一積層体（左第一積層体５１および右第一積層体５２）の内部配線層に形成した導体（例えばインダクタ導体６１）と第二積層体５３の内部配線層に配した導体（例えばキャパシタ電極６２）の積層方向を直交させ、あるいは、当該第一積層体５１，５２のインダクタ導体６１と第二積層体５３のキャパシタ電極６２とを直接又は短距離で電気的に接続することにより当該フィルタ４３を小型低背化しても良好な電気特性を確保することが出来る。
　さらに、図２５は第三積層シートの別の構成例を示すものである。前記実施形態（図１６）では、縦方向について第三積層シート３３内の第一積層スティック１３ａ部分の中央を切断して個々のチップ４１を作製したが、図２５に示すように第二積層スティック７３ａ部分についても切断線４０において切断を行い、２つの積層体のみからなるチップ４４を構成することも可能である。なおこの場合には、第二積層スティック７３ａにも前記第一積層スティック１３ａと同様に、左右対称に導体パターン２２の組を（当該第二積層スティック７３ａの左側部分と右側部分とにそれぞれに導体パターン２２を）形成しておけば良い。
　さらに、これら図２５および図１６に示した以外にも、本発明を適用すれば、様々な本数・配列順序で積層スティックを組み合わせて第三積層シートを作製し、チップを構成することが可能であることは当業者に明らかである。
　１１　セラミックグリーンシート
　１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ　第一セラミックシート
　１２，２２，６１，６２　内部導体
　１３　第一積層シート
　１３ａ　第一積層スティック
　２１ａ，２１ｂ，２１ｃ，２１ｄ　第二セラミックシート
　２３　第二積層シート
　２３ａ，７３ａ　第二積層スティック
　３３　第三積層シート
　４０　チップ化のための切断線
　４１，４２，４３，４４　積層型電子部品（チップ）
　４５　拡散層
　５１　第一積層体（左第一積層体）
　５２　第一積層体（右第一積層体）
　５３　第二積層体
　８１　第一セラミック層
　８２　第二セラミック層

Claims (9)

  1. 　未焼成のセラミック材料を主成分とする１層以上の絶縁性機能層と、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に複数配列した１層以上の導体層とを積層した第一積層シートを作製する工程と、
    　未焼成のセラミック材料を主成分とする１層以上の絶縁性機能層と、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に複数配列した１層以上の導体層とを積層した第二積層シートを作製する工程と、
    　前記縦方向および横方向のいずれかに配列された複数の導体が含まれるように、前記第一積層シートをスティック状に切断し、これにより複数本の第一積層スティックを得る工程と、
    　前記縦方向および横方向のいずれかに配列された複数の導体が含まれるように、前記第二積層シートをスティック状に切断し、これにより複数本の第二積層スティックを得る工程と、
    　前記第二積層スティックを、当該第二積層スティックの長手方向の軸周りに９０°回転させた状態で前記第一積層スティックと前記第一積層スティックとの間に挟むように配置し、これら第一積層スティックおよび第二積層スティックを熱圧着して一体化することにより第三積層シートを作製する工程と、
    　前記第一積層スティックの一部である第一積層体と前記第二積層スティックの一部である第二積層体とが各々に含まれるように前記第三積層シートを縦方向と横方向とに切断することにより当該第三積層シートをチップ化する工程と、
    　当該チップ化した未焼成のチップを焼成することにより前記第一積層体と前記第二積層体とが一体化した焼結体を得る工程と
    　を含むことを特徴とする積層型電子部品の製造方法。
  2. 　前記第一積層シートを作製する工程は、
    　未焼成のセラミック材料を主成分とするセラミックグリーンシートの表面に、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に配列されるように複数印刷した第一セラミックシートを複数枚作製する工程と、
    　前記複数枚の第一セラミックシートを重ね合わせて熱圧着し一体化することにより前記第一積層シートを得る工程と
    　を含み、
    　前記第二積層シートを作製する工程は、
    　未焼成のセラミック材料を主成分とするセラミックグリーンシートの表面に、回路素子の少なくとも一部を構成する導体を縦方向と横方向とに二次元的に配列されるように複数印刷した第二セラミックシートを複数枚作製する工程と、
    　前記複数枚の第二セラミックシートを重ね合わせて熱圧着し一体化することにより前記第二積層シートを得る工程と
    　を含む
    　請求項１に記載の積層型電子部品の製造方法。
  3. 　セラミック材料を主成分とする１層以上の絶縁性機能層と、１層以上の導体層とが積層された第一積層体と、
    　セラミック材料を主成分とする１層以上の絶縁性機能層と、１層以上の導体層とが積層され、かつ、前記第一積層体と接合された第二積層体と、
    　を備えた電子部品であって、
    　前記第一積層体の積層方向と前記第二積層体の積層方向とが、互いに交差し、
    　前記第一積層体と前記第二積層体とが、焼成により一体化した焼結体となっている
    　ことを特徴とする積層型電子部品。
  4. 　前記第一積層体の導体層の積層方向と、前記第二積層体の積層方向とが、互いに略直交している
    　請求項３に記載の積層型電子部品。
  5. 　前記第一積層体の絶縁性機能層と、前記第二積層体の絶縁性機能層とが、同一材料からなり、
    　当該前記第一積層体の絶縁性機能層と第二積層体の絶縁性機能層の接合面は連続した焼結体となっている
    　請求項３または４に記載の積層型電子部品。
  6. 　前記第一積層体の絶縁性機能層と、前記第二積層体の絶縁性機能層とが、異なる材料からなり、
    　当該前記第一積層体の絶縁性機能層と第二積層体の絶縁性機能層の接合面に界面が存在する
    　請求項３または４に記載の積層型電子部品。
  7. 　前記第一積層体の絶縁性機能層と前記第二積層体の絶縁性機能層との接合面に、前記第一積層体の絶縁性機能層を構成する材料および前記第二積層体の絶縁性機能層を構成する材料のうちのいずれか一方または双方の材料が拡散した拡散層が形成されている
    　請求項３または４に記載の積層型電子部品。
  8. 　前記第一積層体と前記第二積層体との間に接着材料が介在されていない
    　ことを特徴とする請求項３から７のいずれか一項に記載の積層型電子部品。
  9. 　前記第一積層体と前記第二積層体とが接合されることにより当該接合面において、前記第一積層体に含まれる導体のうちの１以上の導体の端部が前記第二積層体に含まれる導体のうちの１以上の導体の表面に当接し、これにより当該第一積層体に含まれる導体と第二積層体に含まれる導体とが電気的に接続されている
    　請求項３から８のいずれか一項に記載の積層型電子部品。
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