WO2012004065A1 - Datenschnittstelle mit eigensicherer, integrierter fehlererkennung - Google Patents

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WO2012004065A1
WO2012004065A1 PCT/EP2011/059078 EP2011059078W WO2012004065A1 WO 2012004065 A1 WO2012004065 A1 WO 2012004065A1 EP 2011059078 W EP2011059078 W EP 2011059078W WO 2012004065 A1 WO2012004065 A1 WO 2012004065A1
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signal
error
output
input signal
circuit
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PCT/EP2011/059078
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French (fr)
Inventor
Natalja Kehl
Siegbert Steinlechner
Original Assignee
Robert Bosch Gmbh
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy

Definitions

  • the invention is based on a circuit or a method according to the preamble of the independent claims.
  • the invention relates to the detection of errors or disturbances in digital
  • a conventional two-rail checker has in its basic form two pairs of input signals, each consisting of a signal and its inverted signal, and an output pair for
  • a pair of signals is commonly referred to as a two-rail signal.
  • a two-rail signal is considered valid if its
  • FIG. 2 shows an equivalent circuit diagram of a conventional two-rail checker 20 with a first input two-rail signal a, consisting of a
  • Input signal ai and an input signal a 0 and a second input two-rail signal b, consisting of an input signal bi and a
  • Input signal b 0 and an output two-rail signal y, consisting of an output signal yi and an output signal y 0 .
  • the truth table 10 shows the valid output signals y 0 , yi for each valid input combination of the input signals a 0 , ai, b 0 , bi.
  • the combinations shown in the truth table represent the error-free case, ie based on the output signal pair y can be closed to valid input signal pairs a, b.
  • FIG. 3 illustrates an implementation of a two-rail checker 20.
  • the two-rail checker 20 consists of four AND gates 30, 31, 32, 33 and two OR gates 34 and 35.
  • a test with the four valid input combinations is performed.
  • FIG. 4 shows an error checking circuit 40 with four input signal pairs a, b, c, d.
  • three two-rail checker 20, 20 ', 20 connected in a cascade, and thus combined to form an output pair y.
  • Fig. 5 shows an example of a circuit 50, which consists of several
  • Signal processing blocks 51, 52, 53, 54 consists. An input signal S in is processed in the circuit to an output signal S ou t. everybody
  • Signal processing block 51, 52, 53, 54 is connected to an error detection circuit
  • Each of the error detection circuits 55, 56, 57, 58 has an output pair d, c, b, a.
  • the output signal pairs d, c, b, a are in turn input signal pairs for the error checking circuit 40 and are combined into a single output pair y.
  • Output signal y shows whether there is an error in the circuit 50 or not.
  • the circuit according to the invention with the features of independent claim 1 has the advantage that the intrinsically safe circuit in addition to the function of error detection in error-free case transmits information of an input signal pair via an output signal pair. This opens up the possibility to fulfill with the circuit for error checking an additional function, namely the transmission of information, at the same time to the function of error detection.
  • the information carries a parity of one or more further output signals.
  • the subsequent device can also check whether an error has occurred behind the monitored circuit, which has disturbed the output signals.
  • Such subcircuits can be inexpensively manufactured with a small number of CMOS transistors.
  • Advantageous is the use of a data interface to the secure circuit, wherein an output signal has a word width of several bits, and the output signal pair in the non-error case, another bit supplies.
  • the further information as 1-bit information represents the parity of the multi-bit-wide output signal, since thus in a clocked circuit, an error check of a subsequent register is made possible.
  • Fig. 3 shows an embodiment of a secure circuit for a known
  • Fig. 5 is a multi-level secure circuit with error detection in each
  • FIG. 6 shows a truth table of a two-rail checker according to the invention
  • FIG. 7 shows an equivalent circuit diagram for a two-rail checker according to the invention
  • FIGS. 8-11 show various embodiments of a fused circuit of a two-rail checker according to the invention
  • Fig. 13 is a secure circuit with output register
  • FIG. 7 shows an equivalent circuit diagram of a two-rail checker 70 according to the invention.
  • the two-rail checker 70 according to the invention has a first
  • Input signal pair a consisting of a first input signal a 0 and a second input signal ai
  • an input signal pair b consisting of a third input signal b 0 and a fourth input signal bi
  • an output pair y consisting of a first output signal y 0 and a second output signal yi, up.
  • a truth table 60 of a two-rail checker 70 of the present invention is valid, i.e., valid. error-free, cases shown.
  • the truth table of a two-rail checker according to the invention shows for an input signal pair a and an input signal pair b all valid combinations and the occupancy of the output signal pair y.
  • the truth table 60 shows that the
  • Output pair y reproduced the pair of input signals a. If there is no error, can via the input signal pair a, or one of its two
  • Input signals a 0 or ai an information to the output signal pair y, or to one of its two output signals y 0 or yi, are transmitted. If, for example, the value 0 is desired to be transmitted from the input signal a 0 to the output signal y 0 by the two-rail checker 70 according to the invention, the input signal a 0 is set to 0 and the input signal ai is set to 1. In this case, the input signal a 0 and the input signal ai must be different to give a valid input signal pair a. In the event of an error, the transmitted information is not evaluated because it is not ensured that the information is valid.
  • FIG. 8 shows an embodiment of a circuit 80 according to the invention for a two-rail checker 70 according to the invention, which is also known as
  • the circuit 80 consists of two conventional identical two-rail checkers 81, 82, two Input signal pairs a, b, and an output signal pair y.
  • Signal inputs and signal outputs of the conventional two-rail checkers 81, 82 are specially connected such that, in the error-free case for occupancy of the input signal pairs a, b, the output signal pair y corresponds to the truth table 60.
  • the circuit 80 for a two-rail checker 70 is intrinsically safe, as is a conventional two-rail checker.
  • Fig. 9 shows a further embodiment of an inventive
  • the intrinsically safe circuit 900 for a two-rail checker 70 consists of the AND gates 90, 91, 92, 93, 98, 99 and the OR gates 94, 95, 96, 97.
  • FIG. 10 shows a further embodiment of a device according to the invention
  • the intrinsically safe circuit 1000 for a two-rail checker 70 consists of the AND gates 104, 105, 106, 107, the OR gates 100, 101, 102, 103, 108, 109 and the inverses 1080, 1090 ,
  • Fig. 11 shows a further embodiment of an inventive
  • the circuit consists of the AND gates 110, 111, 112, 113, 118, 119, the OR gates 114, 115, 116, 117 and the inverses 1180, 1190 ,
  • Fig. 14 shows a further embodiment of a device according to the invention
  • the intrinsically safe circuit 1400 for a two-rail checker 70 consists of the AND gates 144, 145, 146, 147 and the OR gates 140, 141, 142, 143, 148, 149.
  • Fig. 15 shows a further embodiment of a device according to the invention
  • the intrinsically safe circuit 1500 for a two-rail checker 70 consists of the AND gates 150, 151, 156, 157, the OR gates 152, 153, 154, 155 and the inverses 158, 159.
  • Fig. 16 shows a further embodiment of a device according to the invention
  • the intrinsically safe circuit 1600 for a two-rail checker according to the invention 70 The circuit consists of the AND gates 162, 163, 164, 165, the OR gates 160, 161, 166, 167 and the inverses 168, 169.
  • Fig. 17 shows a further embodiment of an inventive
  • the circuit consists of the AND gates 170, 171, 176, 177, the OR gates 172, 173, 174, 175 and the inverses 178, 179.
  • Fig. 18 shows a further embodiment of a device according to the invention
  • the circuit consists of the AND gates 182, 183, 184, 185, the OR gates 180, 181, 186, 187 and the inverses 188, 189.
  • FIG. 12 shows a circuit 120 of a cascade, which has two conventional two-rail checkers 121, 121 and a two-rail checker 123 according to the invention, and is used for error checking of four input signal pairs a, b, c, d.
  • the two-rail checkers are combined in such a way that the input signal pair a is transmitted as additional information.
  • Fig. 13 shows a fused circuit 130.
  • the circuit 130 has a
  • Signal processing block 131 is an input signal S in .
  • the input signal S in may consist of several input signals, that is to say any one
  • the signal processing block has an output signal S out and an output signal pair y.
  • the output signal S out may consist of several
  • Output pair y consists of the two output signals y 0 and yi.
  • the output signal S out and the output signal pair y lead into it.
  • the register 132 has as output signal S ou t 'and the
  • the output signal S ou t ' may consist of several
  • Output signal pair y ' consists of the two output signals y 0 ' and yi '. Furthermore, the register is provided with a clock T.
  • the signal processing block 131 uses a two-rail checker according to the invention.
  • the transmitted information in error-free case in the output signal pair y is the parity of the output signal S out .
  • a subsequent circuit can evaluate from the signal S ou t 'and the output signal pair y', whether both the
  • Signal processing block 131 and the register 132 and the connections are working properly. This evaluates the subsequent circuit, z. B. a higher-level control device, first off whether the output signal pair y 'indicates a faulty case. This determines if the signal processing is working properly. Further, the subsequent circuit determines the parity of the output signal S ou t 'and compares the parity with that by the

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Abstract

Die Erfindung betrifft eine eigensichere digitale Schaltung (80) mit mindestens einem Ausgangssignal (y0, y1) und mindestens vier Eingangssignalen (a0, a1, b0, b1) zum Feststellen eines potentiellen Fehlers in der Schaltung (80) und /oder in einem ihrer Eingangssignale (a0, a1, b0, b1), wobei mindestens vier Eingangssignale (a0, a1, b0, b1) zwei zweigleisig invertierte Eingangssignalpaare (a, b) bilden und mindestens zwei Ausgangssignale (y0, y1) ein zweigleisig invertiertes Ausgangssignalpaar (y) bilden, dadurch gekennzeichnet, dass das Ausgangssignalpaar (y) eine Information übermittelt, die der eines Eingangsignalpaares (a) gleicht, wen der Fehler nicht vorliegt.

Description

Beschreibung Titel
Datenschnittstelle mit eigensicherer, integrierter Fehlererkennung Stand der Technik
Die Erfindung geht aus von einer Schaltung oder einem Verfahren nach Gattung der unabhängigen Ansprüche. Die Erfindung betrifft die Erkennung von Fehler oder Störungen in digitalen
Schaltungen.
Sicherheitskritische Anwendungen erfordern Schaltungen, die eine Erkennung eines vorliegenden permanenten oder transienten Fehlers erlauben. Aus Parag K. Lala,„Self-Checking and fault tolerant digital design", Academic Press 2001, ist bekannt, dass dazu eine invertiert verdoppelte Schaltung verwendet wird. Die Ausgänge dieser Schaltung sind im Fehlerfall gleich, so dass für eine
nachfolgende Schaltung ein Fehler signalisiert wird. Ferner sind sogenannte eigensichere Two-Rail-Checker bekannt, die zu einer Signalisierung eines Fehlers zwei Ausgänge nutzen, so dass ein Defekt an einem der beiden eigenen
Ausgänge ebenfalls erkannt wird. Ein herkömmlicher Two-Rail-Checker besitzt in seiner Grundform zwei Eingangssignalpaare, bestehend jeweils aus einem Signal und seinem invertierten Signal, und ein Ausgangssignalpaar zur
Fehlererkennung. Ein Signalpaar wird üblicherweise als Two-Rail-Signal bezeichnet. Ein Two-Rail-Signal wird als gültig angesehen, wenn seine
Einzelsignale nicht gleich im Boolschen Sinne sind. Mehrere solcher Two-Rail- Checker können in einer Schaltung kombiniert werden, um mehr als zwei Eingangssignalpaare auf Fehler zu überprüfen. In Fig. 2 ist ein Ersatzschaltbild eines herkömmlichen Two-Rail-Checkers 20 mit einem ersten Eingangs-Two-Rail-Signal a gezeigt, bestehend aus einem
Eingangssignal ai und einem Eingangssignal a0, und einem zweiten Eingangs- Two-Rail-Signal b, bestehend aus einem Eingangssignal bi und einem
Eingangssignal b0, und einem Ausgangs-Two-Rail-Signal y, bestehend aus einem Ausgangsignal yi und einem Ausgangsignal y0.
Fig. 1 zeigt eine Wahrheitstabelle 10 für einen herkömmlichen Two-Rail-Checker 20. Die Wahrheitstabelle 10 zeigt für jede gültige Eingangskombination der Eingangssignale a0, ai, b0, bi die gültigen Ausgangssignale y0, yi. Die in der Wahrheitstabelle dargestellten Kombinationen stehen für den fehlerfreien Fall, d.h. anhand des Ausgangssignalpaares y kann auf gültige Eingangssignalpaare a, b geschlossen werden. Ein ungültiges Eingangssignalpaar führt zu einem ungültigen Ausgangssignalpaar, das durch die Gleichheit seiner einzelnen Ausgangssignale y0 und yi erkannt wird. Zeigen die Ausgangssignale y0 = 1 und yi = 0 bzw. y0 = 0 und yi = 1, liegt also kein Fehler vor, zeigen die
Ausgangssignale y0 = 0 und yi = 0 bzw. y0 = 1 und yi = 1 liegt ein Fehler vor.
Fig. 3 stellt eine Umsetzung eines Two-Rail-Checkers 20 dar. Der Two-Rail- Checker 20 besteht aus vier UND-Gattern 30, 31, 32, 33 und zwei ODER-Gattern 34 und 35. Anhand der Ausgabesignale y0, yi eines auf diese Weise realisierten Two-Rail-Checker kann sowohl erkannt werden, ob die Eingangssignale a0, ai, b0, bi gültig sind, als auch ob der Two-Rail-Checker 20 fehlerfrei arbeitet. Um die Fehlerfreiheit des Two-Rail-Checkers 20 zu ermitteln, ist ein Test mit den vier gültigen Eingangskombinationen durchzuführen.
Fig. 4 zeigt eine Fehlerüberprüfungsschaltung 40 mit vier Eingangssignalpaaren a, b, c, d. Dazu werden drei Two-Rail-Checker 20, 20', 20" in einer Kaskade zusammengeschaltet, und damit zu einem Ausgangssignalpaar y kombiniert.
Fig. 5 zeigt ein Beispiel einer Schaltung 50, die aus mehreren
Signalverarbeitungsblöcken 51, 52, 53, 54 besteht. Ein Eingangssignal Sin wird in der Schaltung zu einem Ausgangssignal Sout verarbeitet. Jeder
Signalverarbeitungsblock 51, 52, 53, 54 ist an eine Fehlererkennungsschaltung 55, 56, 57, 58 angeschlossen, Jede der Fehlererkennungsschaltungen 55, 56, 57, 58 hat ein Ausgangssignalpaar d, c, b, a. Die Ausgangssignalpaare d, c, b, a sind wiederum Eingangssignalpaare für die Fehlerüberprüfungsschaltung 40 und werden zu einem einzigen Ausgangssignalpaar y zusammenführt. Das
Ausgangssignal y zeigt, ob ein Fehler in der Schaltung 50 vorliegt oder nicht.
Offenbarung der Erfindung
Vorteile der Erfindung
Die erfindungsgemäße Schaltung mit den Merkmalen des unabhängigen Anspruchs 1 hat demgegenüber den Vorteil, dass die eigensichere Schaltung zusätzlich zur Funktion der Fehlererkennung im fehlerfreien Fall eine Information eines Eingangssignalpaares über ein Ausgangssignalpaar überträgt. Dies eröffnet die Möglichkeit, mit der Schaltung zur Fehlerüberprüfung eine zusätzliche Funktion zu erfüllen, nämlich die Übermittelung einer Information, gleichzeitig zur Funktion der Fehlererkennung.
Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im unabhängigen
Anspruch angegebenen Vorrichtung möglich.
Besonders vorteilhaft ist, wenn die Information eine Parität eines oder mehrerer weiterer Ausgangssignale trägt. Damit kann die nachfolgende Einrichtung zusätzlich überprüfen, ob hinter der überwachten Schaltung ein Fehler aufgetreten ist, der die Ausgangssignale gestört hat.
Zweckmäßiger Weise wird eine Schaltung mit mehreren Eingangssignalen und oder Ausgangssignalen, die eine Fehlererkennung integriert, so aufgebaut, dass intern baugleich Teilschaltungen verwendet werden. Solche Teilschaltungen können kostengünstig mit einer geringen Anzahl von CMOS-Transistoren hergestellt werden. Vorteilhaft ist die Verwendung einer Datenschnittstelle zu der abgesicherten Schaltung, wobei ein Ausgangssignal eine Wortbreite von mehreren Bit aufweist, und das Ausgangssignalpaar im Nicht- Fehlerfall, ein weiteres Bit liefert.
Besonders vorteilhaft ist, wenn die weitere Information als 1-Bit-lnformation die Parität des mehrere Bit breiten Ausgangssignals darstellt, da somit in einer getakteten Schaltung, eine Fehlerüberprüfung eines nachfolgenden Registers ermöglicht wird.
Kurze Beschreibung der Zeichnungen Es zeigen
Fig. 1 eine Wahrheitstabelle eines bekannten Two-Rail-Checkers , der dem Stand der Technik entspricht,
Fig. 2 ein Ersatzschaltbild für einen bekannten Two-Rail-Checker, der dem Stand der Technik entspricht,
Fig. 3 eine Ausführungsform einer abgesicherten Schaltung für einen bekannten
Two-Rail-Checker, der dem Stand der Technik entspricht,
Fig. 4 eine abgesicherte Schaltung zur Reduktion von vier Two-Rail-Signalen auf ein Two-Rail-Signal, die dem Stand der Technik entspricht,
Fig. 5 eine mehrstufige abgesicherte Schaltung mit Fehlererkennung in jeder
Stufe, die dem Stand der Technik entspricht,
Fig. 6 eine Wahrheitstabelle eines erfindungsgemäßen Two-Rail-Checkers, Fig. 7 ein Ersatzschaltbild für einen erfindungsgemäßen Two-Rail-Checker, Fig. 8-11 verschiedene Ausführungsformen einer abgesicherten Schaltung eines erfindungsgemäßen Two-Rail-Checkers,
Fig. 12 eine abgesicherte Schaltung zur Reduktion von vier Two-Rail-Signalen auf ein erfindungsgemäßes Two-Rail-Signal,
Fig. 13 eine abgesicherte Schaltung mit Ausgangsregister, und
Fig. 14-18 verschiedene Ausführungsformen einer abgesicherten Schaltung eines erfindungsgemäßen Two-Rail-Checkers.
Ausführungsformen der Erfindung In Fig. 7 ist ein Ersatzschaltbild eines erfindungsgemäßen Two-Rail-Checkers 70 gezeigt. Der erfindungsgemäße Two-Rail-Checker 70 weist ein erstes
Eingangssignalpaar a, bestehend aus einem ersten Eingangssignal a0 und einem zweiten Eingangssignal ai, und ein Eingangssignalpaar b, bestehend aus einem dritten Eingangssignal b0 und einem vierten Eingangssignal bi, sowie ein Ausgangssignalpaar y, bestehend aus einem ersten Ausgangssignal y0 und einem zweitem Ausgangssignal yi, auf.
In Fig. 6 ist eine Wahrheitstabelle 60 eines erfindungsgemäßen Two-Rail- Checkers 70 für gültige, d.h. fehlerfreie, Fälle gezeigt. Die Wahrheitstabelle eines erfindungsgemäßen Two-Rail-Checker zeigt für ein Eingangssignalpaar a und ein Eingangssignalpaar b alle gültigen Kombinationen und die Belegung des Ausgangssignalpaares y. Die Wahrheitstabelle 60 zeigt, dass das
Ausgangssignalpaar y das Eingangssignalpaar a reproduziert. Liegt kein Fehler vor, kann über das Eingangssignalpaar a, bzw. über eines seiner beiden
Eingangssignale a0 oder ai, eine Information zum Ausgangssignalpaar y, bzw. zu einem seiner beiden Ausgangssignale y0 oder yi, übertragen werden. Ist als Information beispielsweise der Wert 0 gewünscht von dem Eingangssignal a0 zu dem Ausgangssignal y0 durch den erfindungsgemäßen Two-Rail-Checker 70 zu übertragen, wird das Eingangssignal a0 auf 0 und das Eingangssignal ai auf 1 gesetzt. In diesem Fall müssen das Eingangsignal a0 und das Eingangssignal ai unterschiedlich sein, um ein gültiges Eingangssignalpaar a ergeben. Im Fehlerfall wird die übertragene Information nicht ausgewertet, da nicht sicher gestellt ist, dass die Information gültig ist. Der Fehlerfall liegt vor, wenn das Ausgangssignalpaar y ungültig ist, d.h. seine beiden Ausgangssignale y0 und yi sind gleich, also y0 = yi = 1 oder y0 = yi = 0. Liegt der Fehlerfall vor, kann die übertragende Information nicht verwertet werden.
In Fig. 8 ist eine Ausführungsform einer erfindungsgemäßen Schaltung 80 für einen erfindungsgemäßen Two-Rail-Checker 70 gezeigt, die auch als
Teilschaltung eingesetzt werden kann. Die Schaltung 80 besteht aus zwei herkömmlichen identischen Two-Rail-Checker 81, 82, zwei Eingangssignalpaaren a, b, und einem Ausgangssignalpaar y. Die
Signaleingänge und Signalausgänge der herkömmlichen Two-Rail-Checkern 81, 82 sind speziell verschaltet, dass im fehlerfreien Fall für eine Belegung der Eingangssignalpaare a, b das Ausgangssignalpaar y der Wahrheitstabelle 60 entspricht. Die Schaltung 80 für einen Two-Rail-Checker 70 ist ebenso wie ein herkömmlicher Two-Rail-Checker eigensicher.
Fig. 9 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 900 für einen erfindungsgemäßen Two-Rail-Checker 70. Die Schaltung besteht aus den UND-Gattern 90, 91, 92, 93, 98, 99 und den ODER-Gattern 94, 95, 96, 97.
Fig. 10 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 1000 für einen erfindungsgemäßen Two-Rail-Checker 70. Die Schaltung besteht aus den UND-Gattern 104, 105, 106, 107, den ODER- Gattern 100, 101, 102, 103, 108, 109 und den Invertierungen 1080, 1090.
Fig. 11 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 1100 für einen erfindungsgemäßen Two-Rail-Checker 70. Die Schaltung besteht aus den UND-Gattern 110, 111, 112, 113, 118, 119, den ODER-Gattern 114, 115, 116, 117 und den Invertierungen 1180, 1190.
Fig. 14 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 1400 für einen erfindungsgemäßen Two-Rail-Checker 70. Die Schaltung besteht aus den UND-Gattern 144, 145, 146, 147 und den ODER-Gattern 140, 141, 142, 143, 148, 149.
Fig. 15 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 1500 für einen erfindungsgemäßen Two-Rail-Checker 70. Die Schaltung besteht aus den UND-Gattern 150, 151, 156, 157, den ODER- Gattern 152, 153, 154, 155 und den Invertierungen 158, 159.
Fig. 16 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 1600 für einen erfindungsgemäßen Two-Rail-Checker 70. Die Schaltung besteht aus den UND-Gattern 162, 163, 164, 165, den ODER- Gattern 160, 161, 166, 167 und den Invertierungen 168, 169.
Fig. 17 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 1700 für einen erfindungsgemäßen Two-Rail-Checker
70. Die Schaltung besteht aus den UND-Gattern 170, 171, 176, 177, den ODER- Gattern 172, 173, 174, 175 und den Invertierungen 178, 179.
Fig. 18 zeigt eine weitere Ausführungsform einer erfindungsgemäßen
eigensicheren Schaltung 1800 für einen erfindungsgemäßen Two-Rail-Checker
70. Die Schaltung besteht aus den UND-Gattern 182, 183, 184, 185, den ODER- Gattern 180, 181, 186, 187 und den Invertierungen 188, 189.
Fig. 12 zeigt eine Schaltung 120 einer Kaskade, die zwei herkömmliche Two- Rail-Checker 121, 121 und einen erfindungsgemäßen Two-Rail-Checker 123 aufweist, und zur Fehlerüberprüfung von vier Eingangssignalpaaren a, b, c, d dient. Dabei sind die Two-Rail-Checker so kombiniert, dass als zusätzliche Information das Eingangssignalpaar a übertragen wird. Fig. 13 zeigt eine abgesicherte Schaltung 130. Die Schaltung 130 weist einen
Signalverarbeitungsblock 131 und ein Register 132 auf. In den
Signalverarbeitungsblock 131 geht ein Eingangssignal Sin. Das Eingangssignal Sin kann aus mehreren Eingangssignalen bestehen, also eine beliebige
Wortbreite haben. Der Signalverarbeitungsblock weist ein Ausgangssignal Sout und ein Ausgangssignalpaar y auf. Das Ausgangssignal Sout kann aus mehreren
Ausgangssignalen bestehen, also eine beliebige Wortbreite haben. Das
Ausgangssignalpaar y besteht aus den beiden Ausgangssignalen y0 und yi. In das Register 132 führen das Ausgangssignal Sout und das Ausgangssignalpaar y hinein. Das Register 132 weist als Ausgabesignal Sout' und das
Ausgabesignalpaar y' auf. Das Ausgangssignal Sout' kann aus mehreren
Ausgangssignalen bestehen, also eine beliebige Wortbreite haben. Das
Ausgangssignalpaar y' besteht aus den beiden Ausgangssignalen y0' und yi'. Ferner ist das Register mit einem Takt T versehen. Der Signalverarbeitungsblock 131 verwendet einen erfindungsgemäßen Two-Rail-Checker. Die übertragende Information im fehlerfreien Fall im Ausgabesignalpaar y ist die Parität des Ausgabesignals Sout. Eine nachfolgende Schaltung kann aus dem Signal Sout' und dem Ausgabesignalpaar y' auswerten, ob sowohl der
Signalverarbeitungsblock 131 als auch das Register 132 und die Verbindungen fehlerfrei funktionieren. Dazu wertet die nachfolgende Schaltung, z. B. ein übergeordnetes Steuergerät, zuerst aus, ob das Ausgabesignalpaar y' einen fehlerhaften Fall anzeigt. Damit wird ermittelt, ob die Signalverarbeitung korrekt funktioniert. Ferner bestimmt die nachfolgende Schaltung, die Parität des Ausgabesignals Sout' und vergleicht die Parität mit der durch das
Ausgangssignalpaar y' übertragenen Parität. Sind die beiden Paritäten ungleich, liegt ein Fehler im Register oder bei der Übertragung vor.

Claims

Ansprüche
1. Eigensichere digitale Schaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) mit mindestens einem Ausgangssignal (Sout, yo, yi) und mindestens vier Eingangssignalen (Sin, a0, ai, b0, bj zum Feststellen eines potentiellen Fehlers in der Schaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) und/oder in einem ihrer Eingangssignale (Sin, a0, ai, b0, bi), wobei mindestens vier Eingangssignale (a0, ai, b0, bi) zwei zweigleisig invertierte Eingangssignalpaare (a, b) bilden und mindestens zwei
Ausgangssignale (y0, yi) ein zweigleisig invertiertes Ausgangssignalpaar (y) bilden, dadurch gekennzeichnet, dass das Ausgangssignalpaar (y) eine
Information übermittelt, die der eines Eingangssignalpaares (a) gleicht, wenn der Fehler nicht vorliegt.
2. Eigensichere digitale Schaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) nach Anspruch 1, wobei die Schaltung (70, 80, 900, 1000, 1100, 123, 120, 131) ein oder mehrere weitere Ausgangssignale (Sout) aufweist, die nicht zur Fehlerfeststellung dienen, und die übermittelte Information eine Paritätsinformation dieser weiteren Ausgangssignale (Sout) ist.
3. Eigensichere digitale Schaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) nach einem der Ansprüche 1-2, wobei die Schaltung (70, 80, 900, 1000, 1100, 123, 120, 131) intern mindestens eine zweigleisige invertiert verdoppelte eigensichere digitale Teilschaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123) zum Feststellen eines Fehlers in einem ersten binären Eingangssignalspaar (a), bestehend aus einem ersten Eingangssignal (a0) und einem zweiten Eingangssignal (aj, und/oder zum Feststellen eines Fehlers in einem zweiten binären Eingangssignalpaar (b), bestehend aus einem dritten Eingangssignal (b0) und vierten Eingangssignal (bi), mit einem binären Ausgangssignalpaar (y), bestehend aus einem ersten Ausgangssignal (y0) und einem zweiten Ausgangssignal (yi), aufweist, wobei im fehlerfreien Zustand das zweite Eingangssignal (aj das invertierte erste
Eingangssignal (aO) anzeigt und das vierte Eingangssignal (bi) das invertierte dritte Eingangssignal (b0) anzeigt, das erste Ausgangssignal (y0) gleich dem ersten Eingangssignal (a0) ist, das zweite Ausgangssignal (yi) gleich dem zweiten Eingangssignal (aj ist und das zweite Ausgangssignal (yi) ungleich dem ersten Ausgangssignal (y0) ist.
4. Datenschnittstelle zu einer eigensicheren digitalen Schaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) nach einem der
Ansprüche 1-3 mit einem Ausgangssignal (Sout). das eine Wortbreite von mehreren Bit aufweist, mit einem Fehlersignal (y), das ein erstes Bit (y0) und ein zweites Bit (yi) aufweist, wobei ein Fehler der abgesicherten Schaltung signalisiert wird, wenn das erste Bit (y0) des Fehlersignals und das zweite Bit (yi) des Fehlersignals gleich sind, dadurch gekennzeichnet, dass das erste Bit (y0) des Fehlersignals oder das zweite Bit (yi) des Fehlersignals eine 1- Bit- Information aus der abgesicherten Schaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) übermittelt, wenn kein Fehler signalisiert wird.
5. Datenschnittstelle nach Anspruch 4, wobei die 1-Bit-lnformation eine
Paritätsinformation des Datenausgangs (Sout) ist.
6. Verfahren zur Fehlererkennung in einer digitalen Schaltung (70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) und/oder ihrer
Eingangssignale (a0, ai, b0, bi, Sin), wobei mindestens vier Eingangssignale (a0, ai, b0, bi) zwei zweigleisig invertierte Eingangssignalpaare (a, b) bilden, wobei mindestens zwei Ausgangssignale (y0, yi) ein zweigleisig invertiertes
Ausgangssignalpaar (y) bilden, dadurch gekennzeichnet, dass die beiden Ausgangssignale (y0, yi) des Ausgangssignalpaares (y) verglichen werden, wobei ein Fehler festgestellt wird, wenn beide Ausgangssignale (y0, yi) gleich sind, wobei kein Fehler festgestellt wird, wenn beide Ausgangssignale (y0, yi) ungleich sind, wobei eine Information über das Ausgangssignalpaar (y)
übertragen wird, wenn kein Fehler festgestellt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8966355B2 (en) 2012-02-15 2015-02-24 Infineon Technologies Ag Apparatus and method for comparing pairs of binary words

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20159502A1 (it) 2015-12-18 2017-06-18 Itt Italia Srl Formulazioni geopolimeriche e metodi associati per la realizzazione di strutture tridimensionali, in particolare nella fabbricazione di pastiglie freno

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3559167A (en) * 1968-07-25 1971-01-26 Ibm Self-checking error checker for two-rail coded data
DE10360196A1 (de) * 2003-12-20 2005-07-21 Robert Bosch Gmbh Schaltungsanordnung und Verfahren zur Überwachung eines Adressdecoders
US20080288844A1 (en) * 2004-03-03 2008-11-20 Koninklijke Philips Electronics, N.V. Data Communication Module Providing Fault Tolerance and Increased Stability

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3585377A (en) * 1969-06-16 1971-06-15 Ibm Fail-safe decoder circuits
US3634665A (en) * 1969-06-30 1972-01-11 Ibm System use of self-testing checking circuits
US5490155A (en) * 1992-10-02 1996-02-06 Compaq Computer Corp. Error correction system for n bits using error correcting code designed for fewer than n bits
US5506484A (en) 1994-06-10 1996-04-09 Westinghouse Electric Corp. Digital pulse width modulator with integrated test and control
DE102004062825B4 (de) * 2004-12-27 2006-11-23 Infineon Technologies Ag Kryptographische Einheit und Verfahren zum Betreiben einer kryptographischen Einheit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3559167A (en) * 1968-07-25 1971-01-26 Ibm Self-checking error checker for two-rail coded data
DE10360196A1 (de) * 2003-12-20 2005-07-21 Robert Bosch Gmbh Schaltungsanordnung und Verfahren zur Überwachung eines Adressdecoders
US20080288844A1 (en) * 2004-03-03 2008-11-20 Koninklijke Philips Electronics, N.V. Data Communication Module Providing Fault Tolerance and Increased Stability

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
A L BURRESS ET AL: "On-line testable logic design for FPGA implementation", PROCEEDINGS INTERNATIONAL TEST CONFERENCE 1997, 1 November 1997 (1997-11-01) - 6 November 1997 (1997-11-06), Washington, DC, USA, pages 471 - 478, XP055005808, ISBN: 0-7803-4209-7, DOI: 10.1109/TEST.1997.639653 *
GAITANIS N ET AL: "An asynchronous totally self-checking two-rail code error indicator", VLSI TEST SYMPOSIUM, 1996., PROCEEDINGS OF 14TH PRINCETON, NJ, USA 28 APRIL-1 MAY 1996, LOS ALAMITOS, CA, USA,IEEE COMPUT. SOC, US, 28 April 1996 (1996-04-28), pages 151 - 156, XP010164809, ISBN: 978-0-8186-7304-7, DOI: 10.1109/VTEST.1996.510850 *
K. LALA: "Self-Checking and fault tolerant digital design", 2001, ACADEMIC PRESS
See also references of EP2591552A1 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8966355B2 (en) 2012-02-15 2015-02-24 Infineon Technologies Ag Apparatus and method for comparing pairs of binary words
US9118351B2 (en) 2012-02-15 2015-08-25 Infineon Technologies Ag System and method for signature-based redundancy comparison

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