WO2011155532A1 - フリップフロップ回路、半導体装置および電子機器 - Google Patents

フリップフロップ回路、半導体装置および電子機器 Download PDF

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WO2011155532A1
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circuit
flip
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node
input terminal
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和淑 小林
潤 古田
秀俊 小野寺
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国立大学法人京都工芸繊維大学
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type

Definitions

  • the present invention relates to a flip-flop circuit with improved resistance to soft errors.
  • Soft errors are classified into three types, SEU (Single Event Upset), SET (Single Event Transient), and MCU (Multiple Cell Upset), depending on where high energy neutrons collide.
  • SEU Single Event Upset
  • SET Single Event Transient
  • MCU Multiple Cell Upset
  • FIG. 10A SEU is an error in which high-energy neutrons collide with FF (flip-flop) or SRAM and invert the retained data directly.
  • SET is an error in which high energy neutrons collide with the combinational circuit and generate a pulse.
  • the MCU is an error in which data held in a plurality of SRAMs are inverted at once in a highly integrated SRAM.
  • FF error rate due to SEU has increased to around 1e-3FIT.
  • FIT is an expected value of the number of times an error occurs in 1e9 hours. In a chip using 1 million FFs, an error occurs once when used for about 100 years. Note that the error rate by SEU is the same between FF and SRAM.
  • FIG. 11 is a diagram showing a configuration of a flip-flop circuit FF50 which is a general TMR.
  • the flip-flop circuit FF50 includes three master latch circuits LAT51 to LAT53, three slave latch circuits LAT54 to LAT56, three majority circuits VOT51 to VOT53, and one inverter circuit INV51.
  • Input data IN0, IN1, and IN2 from the three combinational circuits COMB51 to COMB53 are input to the input terminals of the master latch circuits LAT51 to LAT53, respectively.
  • the slave latch circuits LAT54 to LAT56 output output data OUT0, OUT1, and OUT2, respectively.
  • the circuit scale of the flip-flop circuit FF50 is more than three times the circuit scale of a normal non-redundant FF, and the area is reduced. Large overhead.
  • FIG. 12 is a diagram showing a configuration of a flip-flop circuit FF60 that is a general DTMR.
  • the flip-flop circuit FF60 includes three master latch circuits LAT61 to LAT63, three slave latch circuits LAT64 to LAT66, one majority circuit VOT61, two delay circuits DEL61 and DEL62, and one inverter circuit INV61.
  • the input data IN from the combinational circuit COMB61 is input to the input terminal of the master latch circuit LAT61 and the input terminal of the delay circuit DEL61.
  • the majority decision circuit VOT 61 outputs output data OUT.
  • the combination circuit is not tripled, and the SET pulse generated in the combination circuit COMB61 is removed by the two delay circuits DEL61 and DEL62.
  • the SET pulse generated in the majority circuit VOT61 is also removed by the delay circuit in the next stage, so that the majority circuit VOT61 does not need to be tripled. Therefore, the circuit scale of the flip-flop circuit FF60 is smaller than that of the flip-flop circuit FF50, which is a TMR.
  • the flip-flop circuit FF60 has a problem that the delay time is increased by the two delay circuits DEL61 and DEL62.
  • the flip-flop circuit FF50 and the flip-flop circuit FF60 use a majority circuit, there is a problem that error tolerance by the MCU is low. Specifically, when two of the three master latch circuits or two of the three slave latch circuits are inverted, the output is also inverted.
  • FIG. 13A is a diagram showing a configuration of a flip-flop circuit FF70 that is a BISER
  • FIG. 13B is a diagram showing a configuration of a C element circuit of the flip-flop circuit FF70.
  • the flip-flop circuit FF70 includes two master latch circuits LAT71 and LAT72, two slave latch circuits LAT73 and LAT74, two C element circuits CE71 and CE72, and two weak keeper circuits WK71 and WK72, one delay circuit DEL71, and one inverter circuit INV71 are provided.
  • the input data IN from the combinational circuit COMB71 is input to the input terminal of the master latch circuit LAT71 and the input terminal of the delay circuit DEL71.
  • the weak keeper circuit WK71 is composed of two inverter circuits INV72 and INV73.
  • the weak keeper circuit WK72 includes two inverter circuits INV74 and INV75. Thereby, the weak keeper circuits WK71 and WK72 hold the output data from the C element circuits CE71 and CE72, respectively.
  • the C element circuit includes two PMOS transistors MP1 and MP2 and two NMOS transistors MN1 and MN2.
  • the transistors MP1 and MP2 are connected in series between the power supply potential VCC and the output node N3, and the NMOS transistors MN1 and MN2 are connected in series between the output node N3 and the ground potential VSS.
  • the gates of the transistors MP1 and MN2 are connected to the first input node N1 of the C element circuit, and the gates of the transistors MP2 and MN1 are connected to the second input node N2 of the C element circuit.
  • the C element circuit holds the previous value when the values input to the input nodes N1 and N2 are different from each other.
  • the flip-flop circuit FF70 no error occurs even if one of the data held in the master latch circuit is inverted. Further, the SET pulse generated in the combinational circuit COMB71 is also removed by the delay circuit DEL71. Further, the circuit scale of the flip-flop circuit FF70 is smaller than that of the DTMR, and since there is one delay circuit, the delay time is not as large as that of the DTMR.
  • the flip-flop circuit FF70 shown in FIG. 13 has a drawback that it is vulnerable to an error caused by a SET pulse generated in the C element circuit. Specifically, as shown in FIG. 14, when a SET pulse is generated when high energy neutrons collide with the C element circuit, both the slave latch circuits LAT73 and LAT74 latch the SET pulse. The output of the subsequent C element circuit CE72 is inverted.
  • the flip-flop circuit FF70 has a high error resistance when the clock frequency is low, but has a problem that the error resistance decreases as the clock frequency increases.
  • Non-patent Document 1 D 3 MR (Double Delayed DMR) and ED 2 MR (Enhanced Delayed DMR) as DMRs with further enhanced error tolerance.
  • FIG. 15 is a diagram showing a configuration of a flip-flop circuit FF80 that is D 3 MR.
  • the flip-flop circuit FF80 has a configuration in which a delay circuit DEL81 is inserted in front of the input terminal of the slave latch circuit LAT74 in the flip-flop circuit FF70 shown in FIG.
  • the delay circuit DEL81 can remove the SET pulse generated in the C element circuit CE71.
  • FIG. 16 is a diagram showing a configuration of a flip-flop circuit FF90 that is ED 2 MR.
  • the flip-flop circuit FF90 further includes a C element circuit CE91 and a weak keeper circuit WK91 in the flip flop circuit FF70 shown in FIG. 13, and connects the C element circuit CE71 and the weak keeper circuit WK71 to the slave latch circuit LAT73.
  • CE 91 and weak keeper circuit WK 91 are connected to slave latch circuit LAT 74.
  • the weak keeper circuit WK91 includes two inverter circuits INV91 and INV92.
  • the flip-flop circuit FF90 since the C element circuit and the weak keeper circuit between the master latch circuit and the slave latch circuit are doubled, even if one of the C element circuits CE71 and CE91 generates a SET pulse, The output of the element circuit CE72 is not inverted. As a result, it is possible to increase resistance to errors caused by the SET pulse generated in the C element circuit.
  • the flip-flop circuit FF80 shown in FIG. 15 has a configuration in which a delay circuit is further inserted into the flip-flop circuit FF70 shown in FIG. 13, there is a problem that the delay time overhead increases.
  • the flip-flop circuit FF90 shown in FIG. 16 can prevent the SET pulse generated in the C element circuit without increasing the delay time as compared with the flip-flop circuit FF70 shown in FIG. 13, but the C element circuit CE91.
  • the weak keeper circuit WK91 since the weak keeper circuit WK91 is added, there is a problem that the overhead of the circuit area is large.
  • FIG. 17 is a graph showing variation in delay time in the flip-flop circuit FF70 shown in FIG. 13 and the flip-flop circuit FF90 shown in FIG.
  • the horizontal axis normalizes the average delay time of the flip-flop circuits FF70 and FF90 as 1. It can be seen that the delay time of the flip-flop circuit FF70 is distributed to ⁇ 3%, and the delay time of the flip-flop circuit FF90 is distributed to ⁇ 2.5%.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to realize a flip-flop circuit that can greatly reduce the circuit area and has little delay time variation. .
  • a flip-flop circuit is a flip-flop circuit that holds input data, and includes first and second master latch circuits that latch the input data, and a first master latch.
  • a first C element circuit to which an inverted output of the circuit and an inverted output of the second master latch circuit are input, and a second non-inverted output of the first master latch circuit and a non-inverted output of the second master latch circuit.
  • first slave latch circuit that latches the output of the first C element circuit
  • second slave latch circuit that latches the output of the second C element circuit
  • first slave latch circuit A third C element circuit to which the inverted output of the second slave latch circuit and the inverted output of the second slave latch circuit are input
  • first slave latch A fourth C element circuit to which the non-inverted output of the path and the non-inverted output of the second slave latch circuit are input
  • the interconnected first and second inverter circuits, and the interconnected third and second 4 the input terminal of the first inverter circuit and the output terminal of the second inverter circuit are the output terminal of the first C element circuit and the data input terminal of the first slave latch circuit
  • the output terminal of the first inverter circuit and the input terminal of the second inverter circuit are the output terminal of the second C element circuit and the data input terminal of the second slave latch circuit.
  • the input terminal of the third inverter circuit and the output terminal of the fourth inverter circuit are connected to the output terminal of the third C element circuit, and the third inverter circuit
  • the output terminal and the input terminal of the fourth inverter circuit is characterized in that it is connected to the output terminal of the fourth C element circuit.
  • the first C element circuit holds the immediately preceding data when the inverted output of the first master latch circuit and the inverted output of the second master latch circuit are different values.
  • the second C element circuit holds the previous data when the non-inverted output of the first master latch circuit and the non-inverted output of the second master latch circuit have different values. Therefore, even if the output of one of the first and second master latch circuits is inverted due to a soft error, the output of the first and second C element circuits is not inverted. That is, the first and second inverter circuits have both a function as a weak keeper circuit for output from the first C element circuit and a function as a weak keeper circuit for output from the second C element circuit. I have. Therefore, the circuit area can be reduced as compared with the conventional configuration in which a weak keeper circuit is provided in each of the first and second C element circuits.
  • the inverted output can be prevented from being latched by the first and second slave latch circuits.
  • the inverted output can be prevented from being output from the flip-flop circuit.
  • the data holding circuit composed of interconnected inverter circuits is easier to rewrite the held data than the conventional weak keeper circuit connected to each of the duplicated C element circuits. Therefore, the size of the transistors constituting the first to fourth C element circuits can be made smaller than that of the transistors constituting the C element circuit of the conventional flip-flop circuit. Therefore, the flip-flop circuit according to the present invention can further reduce the circuit area as compared with the conventional flip-flop circuit.
  • the data holding circuit composed of interconnected inverter circuits is easier to rewrite the held data than the conventional weak keeper circuit connected to each of the duplicated C element circuits. For this reason, even if the gate length or threshold voltage of the transistors constituting the weak keeper circuit changes due to variations, the influence on the delay time is small.
  • the flip-flop circuit according to the present invention is a flip-flop circuit that holds input data, and includes the first and second master latch circuits that latch the input data, and the inverted output of the first master latch circuit. And a first C element circuit to which the inverted output of the second master latch circuit is input, and a second C element circuit to which the non-inverted output of the first master latch circuit and the non-inverted output of the second master latch circuit are input.
  • the input terminal of the first inverter circuit and the output terminal of the second inverter circuit are a connection point between the output terminal of the first C element circuit and the data input terminal of the first slave latch circuit
  • the output terminal of the first inverter circuit and the input terminal of the second inverter circuit are connected between the output terminal of the second C element circuit and the data input terminal of the second slave latch circuit.
  • the output terminal of the third inverter circuit is connected to the output terminal of the third C element circuit, and the output terminal of the third inverter circuit is connected to the output terminal of the third inverter circuit. Since the input terminal of the inverter circuit 4 is connected to the output terminal of the fourth C element circuit, the circuit area can be greatly reduced, and the flip-flop with little variation in delay time can be obtained. There is an effect that a circuit can be realized.
  • FIG. 1 is a diagram showing a configuration of a flip-flop circuit according to a first embodiment of the present invention. It is a graph which shows the error rate with respect to the delay time of the delay circuit in the conventional flip-flop circuit and the flip-flop circuit according to the present embodiment. It is a graph which shows the error rate with respect to a circuit area of the conventional flip-flop circuit and the flip-flop circuit which concerns on this embodiment. It is a graph which shows the dispersion
  • (A) is a figure which shows a part circuit structure of the conventional flip-flop circuit shown in FIG. 16,
  • (b) is a figure which shows a part circuit structure of the flip-flop circuit which concerns on this embodiment. .
  • FIG. 14 is a table showing delay times and outputs with respect to operating voltages of the conventional flip-flop circuit shown in FIG. 13 and the flip-flop circuit according to the present embodiment. It is a figure which shows the circuit structure for measuring the error tolerance of a flip-flop circuit. It is a graph which shows the relationship between the clock frequency to which a shift operation is performed, and the number of errors due to SEU when the shift operation is performed about 30,000 times. It is a figure which shows generation
  • (A) is a diagram showing a SEU (Single Event Upset) soft error
  • (b) is a diagram showing a SET (Single Event Transient) soft error
  • (c) is an MCU (Multiple Cell Upset).
  • SEU Single Event Upset
  • SET Single Event Transient
  • Embodiment 1 The first embodiment of the present invention will be described with reference to FIGS. 1 to 21 as follows.
  • FIG. 1 is a diagram showing a configuration of a flip-flop circuit FF10 according to the present embodiment.
  • the flip-flop circuit FF10 is a flip-flop circuit that holds input data IN from the combinational circuit COMB11, and includes two master latch circuits LAT11 and LAT12, two slave latch circuits LAT13 and LAT14, four C element circuits CE11 to CE14, Five inverter circuits INV11 to INV15 and a delay circuit DEL11 are provided.
  • the master latch circuits LAT11 and LAT12 correspond to the first and second master latch circuits described in the claims.
  • the input data IN from the combinational circuit COMB11 is input to the input terminal of the master latch circuit LAT11.
  • the input data IN from the combinational circuit COMB11 is input to the input terminal of the master latch circuit LAT12 via the delay circuit DEL11.
  • the master latch circuits LAT11 and LAT12 latch the input data IN in accordance with the clock CLK.
  • the C element circuit CE11 corresponds to the first C element circuit recited in the claims.
  • One input terminal of the C element circuit CE11 is connected to the inverting output terminal bar Q of the master latch circuit LAT11, and the other input terminal of the C element circuit CE11 is connected to the inverting output terminal bar Q of the master latch circuit LAT12. Yes. That is, the inverted output of the master latch circuit LAT11 and the inverted output of the master latch circuit LAT12 are input to the C element circuit CE11.
  • the C element circuit CE12 corresponds to the second C element circuit recited in the claims.
  • One input terminal of the C element circuit CE12 is connected to the non-inverting output terminal Q of the master latch circuit LAT11, and the other input terminal of the C element circuit CE12 is connected to the non-inverting output terminal Q of the master latch circuit LAT12. Yes. That is, the non-inverted output of the master latch circuit LAT11 and the non-inverted output of the master latch circuit LAT12 are input to the C element circuit CE12.
  • the slave latch circuits LAT13 and LAT14 respectively correspond to the first and second slave latch circuits described in the claims.
  • the data input terminal of the slave latch circuit LAT13 is connected to the output terminal of the C element circuit CE11, and the slave latch circuit LAT13 latches the output of the C element circuit CE11.
  • the data input terminal of the slave latch circuit LAT14 is connected to the output terminal of the C element circuit CE12, and the slave latch circuit LAT14 latches the output of the C element circuit CE12.
  • the C element circuit CE13 corresponds to a third C element circuit described in the claims.
  • One input terminal of the C element circuit CE13 is connected to the inverted output terminal bar Q of the slave latch circuit LAT13, and the other input terminal of the C element circuit CE13 is connected to the inverted output terminal bar Q of the slave latch circuit LAT14.
  • the inverted output of the slave latch circuit LAT13 and the inverted output of the slave latch circuit LAT14 are input to the C element circuit CE13.
  • the C element circuit CE14 corresponds to a fourth C element circuit described in the claims.
  • One input terminal of the C element circuit CE14 is connected to the non-inverting output terminal Q of the slave latch circuit LAT13, and the other input terminal of the C element circuit CE14 is connected to the non-inverting output terminal Q of the slave latch circuit LAT14.
  • the non-inverted output of the slave latch circuit LAT13 and the non-inverted output of the slave latch circuit LAT14 are input to the C element circuit CE14.
  • the inverter circuits INV11 and INV12 respectively correspond to the first and second inverter circuits described in the claims.
  • the inverter circuits INV11 and INV12 are interconnected, and the input terminal of the inverter circuit INV11 and the output terminal of the inverter circuit INV12 are between the output terminal of the C element circuit CE11 and the data input terminal of the slave latch circuit LAT13. Connected to the connection point.
  • the output terminal of the inverter circuit INV11 and the input terminal of the inverter circuit INV12 are connected to a connection point between the output terminal of the C element circuit CE12 and the data input terminal of the slave latch circuit LAT14.
  • the inverter circuits INV13 and INV14 respectively correspond to the third and fourth inverter circuits described in the claims.
  • the inverter circuits INV13 and INV14 are interconnected, and the input terminal of the inverter circuit INV13 and the output terminal of the inverter circuit INV14 are connected to the output terminal of the C element circuit CE13.
  • the output terminal of the inverter circuit INV13 and the input terminal of the inverter circuit INV14 are connected to the output terminal of the C element circuit CE14.
  • the configuration of the C element circuits CE11 to CE14 is substantially the same as the configuration shown in FIG.
  • the flip-flop circuit FF10 has a structure in which the C element circuit is duplicated similarly to the conventional flip-flop circuit FF90 shown in FIG. Further, the flip-flop circuit FF10 has a configuration in which, in the flip-flop circuit FF90, two inverter circuits constituting the weak keeper circuit are cross-coupled between two C element circuits instead of duplicating the weak keeper circuit. It is. Accordingly, the flip-flop circuit FF10 can reduce the number of inverter circuits as compared with the flip-flop circuit FF90, so that the circuit scale can be reduced.
  • FIG. 2 is a graph showing the error rate with respect to the delay time of the delay circuit in the conventional flip-flop circuits FF60, FF80, FF90 and the flip-flop circuit FF10 according to the present embodiment. As shown in the figure, the error rate with respect to the delay time of the flip-flop circuit FF10 according to the present embodiment is substantially the same as that in the flip-flop circuits FF80 and FF90.
  • FIG. 3 is a graph showing the error rate with respect to the circuit area of the conventional flip-flop circuits FF60, FF80, and FF90 and the flip-flop circuit FF10 according to the present embodiment.
  • the flip-flop circuit FF10 according to the present embodiment has a high error tolerance with a small circuit area as compared with the conventional flip-flop circuits FF60, FF80, and FF90.
  • the flip-flop circuit FF10 according to the present embodiment can reduce the circuit scale without lowering the error tolerance as compared with the conventional flip-flop circuit.
  • FIG. 4 is a graph showing variations in delay time in the conventional flip-flop circuits FF70 and FF90 and the flip-flop circuit FF10 according to the present embodiment.
  • the characteristics of the flip-flop circuits FF70 and FF90 are the same as those shown in FIG.
  • the delay time distribution of the flip-flop circuit FF10 is within a range of ⁇ 2%, and it can be seen that the change of the delay time is smaller than that of the flip-flop circuits FF70 and FF90.
  • the flip-flop circuit FF10 can reduce the size of the transistors constituting the C element circuit as compared with the transistors constituting the C element circuit of the conventional flip-flop circuits FF70, FF80, and FF90.
  • FIG. 5A is a diagram showing a circuit configuration of a part of the conventional flip-flop circuit FF90 shown in FIG. 16, and FIG. 5B is a part of the flip-flop circuit FF10 according to the present embodiment.
  • FIG. 5A when rewriting the data of the weak keeper circuit composed of the inverter circuits INV72 and INV73, the output of the inverter circuit INV73 prevents the output from the C element circuit 71. Therefore, the output of the C element circuit 71 required for rewriting the data of the weak keeper circuit is about 10 times the output of the inverter circuits INV72 and INV73.
  • the size of the transistor constituting the C element circuit of the flip-flop circuit FF10 according to the present embodiment can be made smaller than that of the transistor constituting the C element circuit of the conventional flip-flop circuit FF90. Therefore, the flip-flop circuit FF10 can further reduce the circuit area as compared with the conventional flip-flop circuit.
  • FIG. 6 is a table showing delay times and outputs with respect to operating voltages of the conventional flip-flop circuit FF70 shown in FIG. 13 and the flip-flop circuit FF10 according to the present embodiment.
  • the circuit areas of the flip-flop circuits FF10 and FF70 are the same.
  • the delay time is longer than when the operating voltage is 1.2V.
  • the flip-flop circuit FF10 according to this embodiment even when the operating voltage is 0.5V, the delay time is not so large as compared with the case where the operating voltage is 1.2V.
  • the flip-flop circuit FF10 can maintain high performance even when the operating voltage is extremely low. Therefore, a low voltage such as a subthreshold circuit, which is being studied for practical use in the future. Suitable for circuit.
  • a shift register in which eight flip-flop circuits FF10 according to the present invention are cascade-connected is configured.
  • Two selector circuits SEL11 and SEL12 are connected to the first-stage flip-flop circuit FF10.
  • the input signal SI is input to one input terminal of the selector circuit SEL11, and the inverted input signal bar SI is input to one input terminal of the selector circuit SEL12.
  • the other input terminal of the selector circuit SEL11 is connected to one data output terminal of the final-stage flip-flop circuit FF10, and the other input terminal of the selector circuit SEL12 is connected to the other input terminal of the final-stage flip-flop circuit FF10.
  • the data output terminal is connected.
  • the selector circuit SEL11 / SEL12 receives a signal RS as a select signal.
  • one local loop unit is formed by the eight flip-flop circuits FF10. Further, a plurality of local loop units are connected in cascade, and ⁇ particles generated by 241 Am are irradiated to these local loop units.
  • the signal RS is controlled so that the selector circuits SEL11 and SEL12 select the input signal SI and the inverted input signal bar SI, respectively, and a clock CLK (not shown) is input to each flip-flop circuit FF10.
  • the shift operation is started.
  • the signal RS is controlled so that the selector circuits SEL11 and SEL12 select the output of the final flip-flop circuit FF10.
  • the shift operation is repeated.
  • the shift operation is stopped, and the output SO / bar SO of the flip-flop circuit FF10 at the final stage is detected.
  • FIG. 13A eight conventional flip-flop circuits FF70 shown in FIG. 13A are cascade-connected in the same manner as in FIG. 7 to form a local loop unit, and ⁇ particles generating 241 Am are generated. Irradiation was performed on a plurality of cascaded local loop units.
  • the flip-flop circuit was operated with three types of clocks CLK of 1 MHz, 10 MHz, and 160 MHz. While operating at each frequency for 500 minutes, the retained data was taken out every 10 minutes to detect errors. The result is shown in FIG.
  • FIG. 8 is a graph showing the relationship between the clock frequency and the number of flip-flops inverted when the ⁇ -ray is irradiated for 100 minutes in the local loop state.
  • black bars indicate the number of errors of the flip-flop circuit FF10 according to the present invention
  • white bars indicate the number of errors of the conventional flip-flop circuit FF70.
  • the flip-flop circuit FF70 the number of errors increases as the clock frequency increases.
  • the flip-flop circuit FF10 almost no error was observed regardless of the clock frequency.
  • the number of errors of the flip-flop circuit FF10 is about 1/150 of the number of errors of the flip-flop circuit FF70, and the error tolerance of the flip-flop circuit FF10 is higher than that of the conventional configuration as the clock frequency is higher. Can be seen to be higher.
  • the flip-flop circuit according to the present invention has a much higher error resistance than the conventional flip-flop circuit.
  • FIG. 18 is a graph showing the relationship between the circuit area and the delay time of the flip-flop circuit FF10 according to the present invention and the conventional flip-flop circuits FF60, FF70, FF80, and FF90. From the figure, it can be seen that the flip-flop circuit FF10 according to the present invention has the smallest area delay product (ADP).
  • ADP area delay product
  • the shift register (FIG. 7) in which eight flip-flop circuits FF10 according to the present invention are cascade-connected and the shift register in which eight conventional flip-flop circuits FF90 are cascade-connected are irradiated with neutrons, and the number of errors in a predetermined time was measured.
  • the operating frequency of the circuit was 100 MHz
  • the number of errors in the shift register composed of the flip-flop circuit FF10 was about 31% of the number of errors in the shift register composed of the flip-flop circuit FF90.
  • the number of errors in the shift register composed of the flip-flop circuit FF10 was about 47% of the number of errors in the shift register composed of the flip-flop circuit FF90. Further, when the operating frequency of the circuit is 1 MHz, the number of errors in the shift register constituted by the flip-flop circuit FF10 is about 6% of the number of errors in the shift register constituted by the flip-flop circuit FF90.
  • the flip-flop circuit FF10 has higher error resistance against neutron beams than the conventional flip-flop circuit.
  • FIG. 19A is a graph showing variations in the oscillation frequency of the oscillator configured with the flip-flop circuit FF10 according to the present invention
  • FIG. 19B is configured with the conventional flip-flop circuit FF90. It is a graph which shows the dispersion
  • the inventor of the present invention has a combination of nodes n1, n2, and n3, a combination of n4, n5, and n6, a combination of n7, n8, and n9, and n10, n11, and n12.
  • n1, n2, and n3 a combination of nodes n1, n2, and n3, a combination of n4, n5, and n6, a combination of n7, n8, and n9, and n10, n11, and n12.
  • Node n1 is a node that connects between the inverted output terminal bar Q of the latch circuit LAT11 and one input terminal of the C element circuit CE11.
  • the node n2 is a node that connects between the inverted output terminal bar Q of the latch circuit LAT12 and the other input terminal of the C element circuit CE11.
  • the node n3 is a node that connects the output terminal of the C element circuit CE12, the output terminal of the inverter circuit INV11, the input terminal of the inverter circuit INV12, and the data input terminal of the latch circuit LAT14.
  • the node n4 is a node that connects between the non-inverting output terminal Q of the latch circuit LAT11 and one input terminal of the C element circuit CE12.
  • the node n5 is a node that connects between the non-inverting output terminal Q of the latch circuit LAT12 and the other input terminal of the C element circuit CE12.
  • the node n6 is a node for connecting the output terminal of the C element circuit CE11, the input terminal of the inverter circuit INV11, the output terminal of the inverter circuit INV12, and the data input terminal of the latch circuit LAT13.
  • Node n7 is a node that connects between the inverted output terminal bar Q of the latch circuit LAT13 and one input terminal of the C element circuit CE13.
  • the node n8 is a node that connects between the inverted output terminal bar Q of the latch circuit LAT14 and the other input terminal of the C element circuit CE13.
  • the node n9 is a node that connects the output terminal of the C element circuit CE14, the output terminal of the inverter circuit INV13, and the input terminal of the inverter circuit INV14.
  • the node n10 is a node that connects between the non-inverting output terminal Q of the latch circuit LAT13 and one input terminal of the C element circuit CE14.
  • the node n11 is a node that connects between the non-inverting output terminal Q of the latch circuit LAT14 and the other input terminal of the C element circuit CE14.
  • the node n12 is a node that connects the output terminal of the C element circuit CE13, the input terminal of the inverter circuit INV13, and the output terminal of the inverter circuit INV14.
  • Nodes n1 to n12 correspond to the first to twelfth nodes recited in the claims.
  • the combination of nodes n1, n2, and n3, the combination of nodes n4, n5, and n6, the combination of nodes n7, n8, and n9, and the combination of nodes n10, n11, and n12 are sensitive. Become a node.
  • the distances between the nodes n1, n2, and n3, between the nodes n4, n5, and n6, between the nodes n7, n8, and n9, and between the nodes n10, n11, and n12 It is desirable to make it as large as possible.
  • FIG. 21 (a) is an enlarged view of a part of the horizontal axis of the graph shown in FIG. 21 (a). Generation of MCU for SEU when the distance between sensitive nodes is 1.5 to 3.5 ⁇ m. Shows the rate.
  • the solid line shows the incidence of MCU SEU due to electrification sharing (Charge Sharing, CS), and the broken line shows the incidence of MCU SEU occurrence due to continuous collision (Successive Hits, SH) among MCUs. Show.
  • the dashed-dotted line has shown the incidence rate with respect to SEU of MCU which put CS and SH together.
  • error rate indicates how much a redundant flip-flop circuit is resistant to a soft error with respect to a normal flip-flop circuit.
  • the error rate can be 1/10 (10%) or less.
  • the error rate can be 1/100 (1%) or less, and the distance between the sensitive nodes is When the thickness is 3.50 ⁇ m or more, the error rate can be 1/1000 (0.1%) or less.
  • the distance between the sensitive nodes is set to 0.86 ⁇ m or more by appropriately setting the layout of each element. More preferably, by setting the distance to 1.75 ⁇ m or more, and more preferably setting the distance to 3.50 ⁇ m or more, it is possible to further improve the soft error resistance.
  • FIG. 22 is a diagram showing a configuration of the flip-flop circuit FF20 according to the present embodiment.
  • the flip-flop circuit FF20 has a configuration in which the C element circuit CE14 is omitted from the flip-flop circuit FF10 according to the first embodiment.
  • the flip-flop circuit FF20 is connected to the output side of the slave latch circuits LAT13 and LAT14 in the same way as in the conventional flip-flop circuit shown in FIGS.
  • the flip-flop circuit FF20 is cascaded to form a shift register, even if a SET pulse is generated from the C element circuit CE13, in the flip-flop circuit FF20 connected to the subsequent stage of the flip-flop circuit FF20 in which the SET pulse is generated,
  • the flip-flop circuit FF20 has error tolerance equivalent to that of the flip-flop circuit FF10 according to the first embodiment.
  • the C element circuit connected to the output side of the master latch circuits LAT11 and LAT12 is directly connected to the slave latch circuit. Therefore, the SET pulse generated in the C element circuit is taken into both slave latch circuits LAT13 and LAT14.
  • the C element circuit CE13 is connected to the inverting output terminal bar Q of the slave latch circuits LAT13 and LAT14, but the C element circuit is connected to the non-inverting output terminal Q of the slave latch circuits LAT13 and LAT14. Also good.
  • the configuration is shown in FIG.
  • FIG. 23 is a diagram showing a configuration of the flip-flop circuit FF30 according to the present embodiment.
  • the flip-flop circuit FF30 has a configuration in which the C element circuit CE13 is omitted from the flip-flop circuit FF10 according to the first embodiment.
  • the flip-flop circuit FF30 also has error tolerance equivalent to that of the flip-flop circuit FF10 according to the first embodiment.
  • the flip-flop circuits FF20 and FF30 have a smaller number of elements constituting the circuit than the flip-flop circuit FF10. Therefore, the flip-flop circuits FF20 and FF30 are suitable for electronic devices that require downsizing.
  • the distance between the sensitive nodes as much as possible in the flip-flop circuits FF20 and FF30.
  • the distances between the nodes n1, n2, and n3, the nodes n4, n5, and n6, and the nodes n7, n8, and n9 can be made as large as possible.
  • the flip-flop circuit FF30 shown in FIG. 23 it is desirable to increase the distances between the nodes n1, n2, and n3, between the nodes n4, n5, and n6, and between the nodes n10, n11, and n12 as much as possible.
  • the distance between the sensitive nodes is preferably 0.86 ⁇ m or more. More preferably, by setting the distance to 1.75 ⁇ m or more, and more preferably setting the distance to 3.50 ⁇ m or more, it is possible to further improve the soft error resistance.
  • FIG. 24 is a block diagram showing a main configuration of the liquid crystal display device 1 according to the present embodiment.
  • the liquid crystal display device 1 includes a liquid crystal panel 2, a gate driver 3, a source driver 4, and a controller 5.
  • the gate driver 3 outputs a scanning signal for sequentially scanning the gate lines in the liquid crystal panel 2 based on an operation clock or the like input from the controller 5.
  • the source driver 4 time-divides the display data input from the controller 5 and performs D / A conversion on the time-division display data, so that a data signal for gradation display corresponding to the brightness of the display target pixel is obtained. Is output to the liquid crystal panel 2.
  • the gate driver 3 corresponds to the semiconductor device described in the claims, and includes a shift register in which a plurality of flip-flop circuits are cascade-connected. The output terminal of each flip-flop circuit is connected to the flip-flop circuit in the next stage and the gate line in the liquid crystal panel 2.
  • the flip-flop circuit FF 10 described above is used as the flip-flop circuit constituting the gate driver 3. Thereby, the liquid crystal display device 1 can display a high-quality image with almost no disturbance due to the soft error.
  • a flip-flop circuit is a flip-flop circuit that holds input data, and includes first and second master latch circuits that latch the input data, an inverted output of the first master latch circuit, and a second master latch.
  • a first slave latch circuit that latches the output of the C element circuit, a second slave latch circuit that latches an output of the second C element circuit, an inverted output of the first slave latch circuit, and a second slave latch
  • a third inverter circuit and a fourth inverter circuit connected to each other, wherein the input terminal of the first inverter circuit and the output terminal of the second inverter circuit are the output terminal of the first C element circuit and the first inverter circuit.
  • the output terminal of the first inverter circuit and the input terminal of the second inverter circuit are connected to a connection point between the data input terminal of the slave latch circuit and the output terminal of the second C element circuit and the second terminal. Connected to the connection point between the data input terminals of the slave latch circuit, and the input terminal of the third inverter circuit and the output terminal of the fourth inverter circuit are connected to the output terminal of the third C element circuit. It is characterized by that.
  • a flip-flop circuit is a flip-flop circuit that holds input data, and includes first and second master latch circuits that latch the input data, an inverted output of the first master latch circuit, and a second master latch.
  • a first slave latch circuit that latches the output of the C element circuit, a second slave latch circuit that latches an output of the second C element circuit, a non-inverted output of the first slave latch circuit, and a second slave
  • the third inverter circuit and the fourth inverter circuit connected to each other, and the input terminal of the first inverter circuit and the output terminal of the second inverter circuit are the output terminal of the first C element circuit and the first inverter circuit
  • the output terminal of the first inverter circuit and the input terminal of the second inverter circuit are connected to the output terminal of the second C element circuit and the second terminal.
  • Connected to the data input terminal of the slave latch circuit, and the output terminal of the third inverter circuit and the input terminal of the fourth inverter circuit are connected to the output terminal of the fourth C element circuit. It is characterized by that.
  • the first C element circuit holds the immediately preceding data when the inverted output of the first master latch circuit and the inverted output of the second master latch circuit are different values.
  • the second C element circuit holds the previous data when the non-inverted output of the first master latch circuit and the non-inverted output of the second master latch circuit have different values. Therefore, even if the output of one of the first and second master latch circuits is inverted due to a soft error, the output of the first and second C element circuits is not inverted. That is, the first and second inverter circuits have both a function as a weak keeper circuit for output from the first C element circuit and a function as a weak keeper circuit for output from the second C element circuit. I have. Therefore, the circuit area can be reduced as compared with the conventional configuration in which a weak keeper circuit is provided in each of the first and second C element circuits.
  • the inverted output can be prevented from being latched by the first and second slave latch circuits.
  • the data holding circuit composed of interconnected inverter circuits is easier to rewrite the held data than the conventional weak keeper circuit connected to each of the duplicated C element circuits. Therefore, the size of the transistors constituting the first and second C element circuits can be made smaller than that of the transistors constituting the C element circuit of the conventional flip-flop circuit. Therefore, the flip-flop circuit according to the present invention can further reduce the circuit area as compared with the conventional flip-flop circuit.
  • the data holding circuit composed of interconnected inverter circuits is easier to rewrite the held data than the conventional weak keeper circuit connected to each of the duplicated C element circuits. For this reason, even if the gate length or threshold voltage of the transistors constituting the weak keeper circuit changes due to variations, the influence on the delay time is small.
  • the flip-flop circuit according to the present invention further includes a delay circuit, and the input data is input to the second master latch circuit via the delay circuit.
  • both the first and second master latch circuits are caused by the delay circuit. Can be prevented from latching the error pulse. Therefore, the error resistance of the flip-flop circuit can be further increased.
  • the node connecting the inversion output terminal of the first master latch circuit and one input terminal of the first C element circuit is the first node
  • the inversion of the second master latch circuit The node connecting the output terminal and the other input terminal of the first C element circuit is the second node, the output terminal of the second C element circuit, the output terminal of the first inverter circuit, and the second inverter
  • a node connecting the input terminal of the circuit and the input terminal of the second slave latch circuit is a third node, a non-inverting output terminal of the first master latch circuit, and one input terminal of the second C element circuit Between the non-inverting output terminal of the second master latch circuit and the other input terminal of the second C element circuit is the fifth node.
  • a node connecting the output terminal of the first C element circuit, the input terminal of the first inverter circuit, the output terminal of the second inverter circuit, and the input terminal of the first slave latch circuit is a sixth node.
  • a node connecting the inverted output terminal of the first slave latch circuit and one input terminal of the third C element circuit is the seventh node
  • a node connecting the other input terminal of the C element circuit is an eighth node, an output terminal of the fourth C element circuit, an output terminal of the third inverter circuit, and an input terminal of the fourth inverter circuit.
  • a node that connects between the non-inverting output terminal of the first slave latch circuit and one input terminal of the fourth C element circuit is a tenth node
  • the eleventh node is a node connecting the non-inverting output terminal of the rave latch circuit and the other input terminal of the fourth C element circuit, and the output terminal of the third C element circuit and the input terminal of the third inverter circuit.
  • the distance between the ninth nodes and the distance between the tenth to twelfth nodes are preferably 0.86 ⁇ m or more.
  • the node connecting the inversion output terminal of the first master latch circuit and one input terminal of the first C element circuit is the first node
  • the inversion of the second master latch circuit The node connecting the output terminal and the other input terminal of the first C element circuit is the second node, the output terminal of the second C element circuit, the output terminal of the first inverter circuit, and the second inverter
  • a node connecting the input terminal of the circuit and the input terminal of the second slave latch circuit is a third node, a non-inverting output terminal of the first master latch circuit, and one input terminal of the second C element circuit Between the non-inverting output terminal of the second master latch circuit and the other input terminal of the second C element circuit is the fifth node.
  • a node connecting the output terminal of the first C element circuit, the input terminal of the first inverter circuit, the output terminal of the second inverter circuit, and the input terminal of the first slave latch circuit is a sixth node.
  • a node connecting the inverted output terminal of the first slave latch circuit and one input terminal of the third C element circuit is the seventh node
  • a node connecting the other input terminal of the C element circuit is the eighth node
  • a node connecting the output terminal of the third inverter circuit and the input terminal of the fourth inverter circuit is the ninth node.
  • the distance between the first to third nodes, the distance between the fourth to sixth nodes, and the distance between the seventh to ninth nodes are preferably 0.86 ⁇ m or more. .
  • the node connecting the inversion output terminal of the first master latch circuit and one input terminal of the first C element circuit is the first node
  • the inversion of the second master latch circuit The node connecting the output terminal and the other input terminal of the first C element circuit is the second node, the output terminal of the second C element circuit, the output terminal of the first inverter circuit, and the second inverter
  • a node connecting the input terminal of the circuit and the input terminal of the second slave latch circuit is a third node, a non-inverting output terminal of the first master latch circuit, and one input terminal of the second C element circuit Between the non-inverting output terminal of the second master latch circuit and the other input terminal of the second C element circuit is the fifth node.
  • a node connecting the output terminal of the first C element circuit, the input terminal of the first inverter circuit, the output terminal of the second inverter circuit, and the input terminal of the first slave latch circuit is a sixth node.
  • a node connecting the non-inverting output terminal of the first slave latch circuit and one input terminal of the fourth C element circuit is a tenth node
  • the non-inverting output terminal of the second slave latch circuit is The node connecting the other input terminal of the fourth C element circuit is the eleventh node
  • the node connecting the input terminal of the third inverter circuit and the output terminal of the fourth inverter circuit is the twelfth node.
  • the distance between each of the first to third nodes, the distance between each of the fourth to sixth nodes, and the distance between each of the tenth to twelfth nodes is 0.86 ⁇ m or more. Is preferred.
  • the soft error resistance can be further enhanced.
  • a semiconductor device includes any one of the flip-flop circuits described above.
  • An electronic apparatus includes the above semiconductor device.
  • the present invention can be suitably used particularly for an integrated circuit operating at a low voltage.
  • the flip-flop circuit and the semiconductor device using the flip-flop circuit according to the present invention can be applied to all electronic devices.
  • the present invention is suitable for high-level and large-scale electronic devices such as supercomputers and server computers that use circuits with high redundancy at present. is there.
  • the performance of household electronic devices such as personal computers, display devices, and cameras, and portable electronic devices such as mobile phones, smartphones, PDAs, notebook computers, and tablets will surely improve. it is conceivable that. Therefore, the present invention is considered to be essential not only for special-purpose electronic devices but also for general-purpose electronic devices.
  • Liquid crystal display device (electronic equipment) 3 Gate driver (semiconductor device) FF10 flip-flop circuit FF20 flip-flop circuit FF30 flip-flop circuit CE11 C element circuit (first C element circuit) CE12 C element circuit (second C element circuit) CE13 C element circuit (third C element circuit) CE14 C element circuit (fourth C element circuit) COMB11 Combination circuit DEL11 Delay circuit IN Input data INV11 Inverter circuit (first inverter circuit) INV12 inverter circuit (second inverter circuit) INV13 Inverter circuit (third inverter circuit) INV14 inverter circuit (fourth inverter circuit) LAT11 master latch circuit (first master latch circuit) LAT12 master latch circuit (second master latch circuit) LAT13 slave latch circuit (first slave latch circuit) LAT14 slave latch circuit (second slave latch circuit) n1 node (first node) n2 node (second node) n3 node (third node) n4 node (fourth node)

Landscapes

  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

　本発明に係るフリップフロップ回路（ＦＦ１０）は、マスタラッチ回路（ＬＡＴ１１・ＬＡＴ１２）と、スレーブラッチ回路（ＬＡＴ１３・ＬＡＴ１４）と、Ｃエレメント回路（ＣＥ１１～ＣＥ１４）と、インバータ回路（ＩＮＶ１１～ＩＮＶ１４）と、を備える。インバータ回路（ＩＮＶ１１・ＩＮＶ１２）は、Ｃエレメント回路（ＣＥ１１）とＣエレメント回路（ＣＥ１２）との間で相互接続され、インバータ回路（ＩＮＶ１３・ＩＮＶ１４）は、Ｃエレメント回路（ＣＥ１３）とＣエレメント回路（ＣＥ１４）との間で相互接続されている。

Description

フリップフロップ回路、半導体装置および電子機器
　本発明は、ソフトエラーに対する耐性を高めたフリップフロップ回路に関する。
　プロセスの微細化に伴い、ソフトエラーに代表される一過性のエラーが増加している。ソフトエラーは宇宙空間やＳＲＡＭの問題であったが、近年では地上でもソフトエラーの対策が必要となってきている。地上でのソフトエラーの主要因は、高エネルギー中性子である。
　図９に示すように、高エネルギー中性子が基板のＳｉ原子に衝突すると２次イオンが生じる。２次イオンが拡散層の近傍を通過すると、拡散や空乏層の電界によるドリフトにより拡散層に電子または正孔が集まる。この電子または正孔によりドレインの電荷が変化して出力が反転する。
　ソフトエラーは、高エネルギー中性子が衝突する場所によって、ＳＥＵ（Ｓｉｎｇｌｅ　Ｅｖｅｎｔ　Ｕｐｓｅｔ）、ＳＥＴ（Ｓｉｎｇｌｅ　Ｅｖｅｎｔ　Ｔｒａｎｓｉｅｎｔ）およびＭＣＵ（Ｍｕｌｔｉｐｌｅ　Ｃｅｌｌ　Ｕｐｓｅｔ）の３種類に分類される。ＳＥＵは、図１０の（ａ）に示すように、高エネルギー中性子がＦＦ（フリップフロップ）やＳＲＡＭに衝突して直接保持データを反転させるエラーである。ＳＥＴは、図１０の（ｂ）に示すように、高エネルギー中性子が組合せ回路に衝突してパルスを発生させるエラーである。ＭＣＵは、図１０の（ｃ）に示すように、集積度の高いＳＲＡＭにおいて、一度に複数のＳＲＡＭの保持データが反転するエラーである。
　ＦＦのＳＥＵによるエラー率は１ｅ－３ＦＩＴ付近まで増加している。ＦＩＴとは、１ｅ９時間にエラーが発生する回数の期待値であり、１００万個のＦＦが使用されるチップでは、約１００年間使用すると１度エラーが起こる計算となる。なお、ＦＦとＳＲＡＭとでは、ＳＥＵによるエラー率は同等である。
　ＳＥＴの場合はパルスがラッチ回路に取り込まれることでエラーとなるため、ＳＥＴによるエラー率はＳＥＵによるエラー率に比べて小さくなる。しかしながら、高いソフトエラー耐性を持つ回路を実現するためには、ＳＥＵだけでなく、ＳＥＴによるエラーの対策も不可欠である。ＳＥＵおよびＳＥＴによるエラーを軽減するために、ＦＦを冗長化した複数モジュラーＦＦが使用されている。複数モジュラーＦＦを用いた回路構成として、ＴＭＲ（Ｔｒｉｐｌｅ　Ｍｏｄｕｌａｒ　Ｒｅｄｕｎｄａｎｃｙ）および遅延挿入ＴＭＲ（ＤＴＭＲ）がある。
　図１１は、一般的なＴＭＲであるフリップフロップ回路ＦＦ５０の構成を示す図である。フリップフロップ回路ＦＦ５０は、３つのマスタラッチ回路ＬＡＴ５１～ＬＡＴ５３、３つのスレーブラッチ回路ＬＡＴ５４～ＬＡＴ５６、３つの多数決回路ＶＯＴ５１～ＶＯＴ５３、および１つのインバータ回路ＩＮＶ５１を備えている。マスタラッチ回路ＬＡＴ５１～ＬＡＴ５３の各入力端子にはそれぞれ、３つの組合せ回路ＣＯＭＢ５１～ＣＯＭＢ５３からの入力データＩＮ０・ＩＮ１・ＩＮ２が入力される。また、スレーブラッチ回路ＬＡＴ５４～ＬＡＴ５６はそれぞれ、出力データＯＵＴ０・ＯＵＴ１・ＯＵＴ２を出力する。
　このように、フリップフロップ回路ＦＦ５０では、組合せ回路、マスタラッチ回路、スレーブラッチ回路および多数決回路を３重化している。これにより、複数のラッチ回路が同時に反転しない限りエラーとならないため、エラー耐性は非常に高い。しかしながら、ラッチ回路および多数決回路だけでなく、組合せ回路も３重化しているため、フリップフロップ回路ＦＦ５０の回路規模は、普通の非冗長ＦＦの回路規模に比べ３倍以上となってしまい、面積のオーバーヘッドが大きい。
　図１２は、一般的なＤＴＭＲであるフリップフロップ回路ＦＦ６０の構成を示す図である。フリップフロップ回路ＦＦ６０は、３つのマスタラッチ回路ＬＡＴ６１～ＬＡＴ６３、３つのスレーブラッチ回路ＬＡＴ６４～ＬＡＴ６６、１つの多数決回路ＶＯＴ６１、２つの遅延回路ＤＥＬ６１・ＤＥＬ６２および１つのインバータ回路ＩＮＶ６１を備えている。マスタラッチ回路ＬＡＴ６１の入力端子および遅延回路ＤＥＬ６１の入力端子には、組合せ回路ＣＯＭＢ６１からの入力データＩＮが入力される。また、多数決回路ＶＯＴ６１は、出力データＯＵＴを出力する。
　このように、フリップフロップ回路ＦＦ６０では、組合せ回路を３重化せずに、組合せ回路ＣＯＭＢ６１に生じたＳＥＴパルスを、２つの遅延回路ＤＥＬ６１・ＤＥＬ６２によって除去している。これにより、多数決回路ＶＯＴ６１で生じたＳＥＴパルスも次段の遅延回路によって除去されるため、多数決回路ＶＯＴ６１は３重化する必要がない。よって、フリップフロップ回路ＦＦ６０は、ＴＭＲであるフリップフロップ回路ＦＦ５０に比べ回路規模は小さい。しかしながら、フリップフロップ回路ＦＦ６０では、２つの遅延回路ＤＥＬ６１・ＤＥＬ６２によって遅延時間が増大するという問題がある。
　また、フリップフロップ回路ＦＦ５０およびフリップフロップ回路ＦＦ６０では、多数決回路を使用しているため、ＭＣＵによるエラー耐性が低いという問題がある。具体的には、３つのマスタラッチ回路のうちの２つ、または３つのスレーブラッチ回路のうちの２つが反転すると、出力も反転してしまう。
　上記のフリップフロップ回路ＦＦ５０およびフリップフロップ回路ＦＦ６０に対し、Ｃエレメント回路およびウィークキーパー回路を使用した遅延挿入ＤＭＲ（ＤＤＭＲ、ＢＩＳＥＲ）が提案されている。図１３の（ａ）は、ＢＩＳＥＲであるフリップフロップ回路ＦＦ７０の構成を示す図であり、図１３の（ｂ）は、フリップフロップ回路ＦＦ７０のＣエレメント回路の構成を示す図である。
　図１３の（ａ）に示すように、フリップフロップ回路ＦＦ７０は、２つのマスタラッチ回路ＬＡＴ７１・ＬＡＴ７２、２つのスレーブラッチ回路ＬＡＴ７３・ＬＡＴ７４、２つのＣエレメント回路ＣＥ７１・ＣＥ７２、２つのウィークキーパー回路ＷＫ７１・ＷＫ７２、１つの遅延回路ＤＥＬ７１および１つのインバータ回路ＩＮＶ７１を備えている。マスタラッチ回路ＬＡＴ７１の入力端子および遅延回路ＤＥＬ７１の入力端子には、組合せ回路ＣＯＭＢ７１からの入力データＩＮが入力される。
　ウィークキーパー回路ＷＫ７１は、２つのインバータ回路ＩＮＶ７２・ＩＮＶ７３から構成されている。同様に、ウィークキーパー回路ＷＫ７２は、２つのインバータ回路ＩＮＶ７４・ＩＮＶ７５から構成されている。これにより、ウィークキーパー回路ＷＫ７１・ＷＫ７２はそれぞれ、Ｃエレメント回路ＣＥ７１・ＣＥ７２からの出力データを保持する。
　図１３の（ｂ）に示すように、Ｃエレメント回路は、２つのＰＭＯＳトランジスタＭＰ１・ＭＰ２および２つのＮＭＯＳトランジスタＭＮ１・ＭＮ２を備えている。トランジスタＭＰ１・ＭＰ２は、電源電位ＶＣＣと出力ノードＮ３との間に直列接続されており、ＮＭＯＳトランジスタＭＮ１・ＭＮ２は、出力ノードＮ３と接地電位ＶＳＳとの間に直列接続されている。また、トランジスタＭＰ１・ＭＮ２の各ゲートがＣエレメント回路の第１の入力ノードＮ１に接続され、トランジスタＭＰ２・ＭＮ１の各ゲートがＣエレメント回路の第２の入力ノードＮ２に接続されている。これにより、Ｃエレメント回路は、入力ノードＮ１・Ｎ２に入力される値が互いに異なる場合は、直前の値を保持する。
　このため、フリップフロップ回路ＦＦ７０では、マスタラッチ回路の一方の保持データが反転してもエラーとならない。また、組合せ回路ＣＯＭＢ７１に生じたＳＥＴパルスも、遅延回路ＤＥＬ７１によって除去される。さらに、フリップフロップ回路ＦＦ７０の回路規模はＤＴＭＲと比べても小さく、遅延回路も１つであるため遅延時間もＤＴＭＲほど大きくならない。
　しかしながら、図１３に示すフリップフロップ回路ＦＦ７０では、Ｃエレメント回路で生じたＳＥＴパルスによるエラーに脆弱であるという欠点がある。具体的には、図１４に示すように、Ｃエレメント回路に高エネルギー中性子が衝突することによってＳＥＴパルスが生じると、そのＳＥＴパルスを２つのスレーブラッチ回路ＬＡＴ７３・ＬＡＴ７４の両方がラッチしてしまうため、後段のＣエレメント回路ＣＥ７２の出力が反転してしまう。また、フリップフロップ回路ＦＦ７０は、クロック周波数が低いときにはエラー耐性が高いが、クロック周波数の増加とともにエラー耐性が低くなるという問題を有している。
　そこで、本出願の発明者は、エラー耐性をさらに強化したＤＭＲとして、Ｄ３ＭＲ（Ｄｏｕｂｌｅ　Ｄｅｌａｙｅｄ　ＤＭＲ）およびＥＤ２ＭＲ（Ｅｎｈａｎｃｅｄ　Ｄｅｌａｙｅｄ　ＤＭＲ）を提案した（非特許文献１）。
　図１５は、Ｄ３ＭＲであるフリップフロップ回路ＦＦ８０の構成を示す図である。フリップフロップ回路ＦＦ８０は、図１３に示すフリップフロップ回路ＦＦ７０において、スレーブラッチ回路ＬＡＴ７４の入力端子の前に遅延回路ＤＥＬ８１を挿入した構成である。遅延回路ＤＥＬ８１によって、Ｃエレメント回路ＣＥ７１で生じたＳＥＴパルスを除去することができる。
　図１６は、ＥＤ２ＭＲであるフリップフロップ回路ＦＦ９０の構成を示す図である。フリップフロップ回路ＦＦ９０は、図１３に示すフリップフロップ回路ＦＦ７０において、Ｃエレメント回路ＣＥ９１およびウィークキーパー回路ＷＫ９１をさらに備え、Ｃエレメント回路ＣＥ７１およびウィークキーパー回路ＷＫ７１をスレーブラッチ回路ＬＡＴ７３に接続し、Ｃエレメント回路ＣＥ９１およびウィークキーパー回路ＷＫ９１をスレーブラッチ回路ＬＡＴ７４に接続した構成である。ウィークキーパー回路ＷＫ９１は、ウィークキーパー回路ＷＫ７１・ＷＫ７２と同様に、２つのインバータ回路ＩＮＶ９１・ＩＮＶ９２から構成されている。
　フリップフロップ回路ＦＦ９０では、マスタラッチ回路とスレーブラッチ回路との間のＣエレメント回路とウィークキーパー回路を２重にしているので、Ｃエレメント回路ＣＥ７１・ＣＥ９１の一方でＳＥＴパルスが生じても、後段のＣエレメント回路ＣＥ７２の出力は反転しない。これにより、Ｃエレメント回路で生じたＳＥＴパルスによるエラーに対する耐性を高めることができる。
古田　潤、小林　和淑、小野寺　秀俊、「高いＳＥＵ／ＳＥＴ耐性を持つ省面積・低遅延二重化フリップフロップ」、第２２回回路とシステム軽井沢ワークショップ、２００９年４月、p.456－461
　しかしながら、図１５に示すフリップフロップ回路ＦＦ８０では、図１３に示すフリップフロップ回路ＦＦ７０に遅延回路をさらに挿入した構成であるため、遅延時間のオーバーヘッドが増大してしまうという問題がある。
　また、図１６に示すフリップフロップ回路ＦＦ９０では、図１３に示すフリップフロップ回路ＦＦ７０と比較して、遅延時間の増加なしにＣエレメント回路で生じたＳＥＴパルスを防ぐことができるが、Ｃエレメント回路ＣＥ９１およびウィークキーパー回路ＷＫ９１を追加しているため、回路面積のオーバーヘッドが大きいという問題がある。
　また、従来のフリップフロップ回路では、Ｃエレメント回路およびウィークキーパー回路を構成するトランジスタの製造ばらつきに対する遅延時間の変化が大きいという問題がある。図１７は、図１３に示すフリップフロップ回路ＦＦ７０および図１６に示すフリップフロップ回路ＦＦ９０における、遅延時間のばらつきを示すグラフである。同図では、Ｃエレメント回路およびウィークキーパー回路を構成するトランジスタのゲート長が製造ばらつきにより変化した場合の遅延時間の変化をモンテカルロシミュレーションにより評価したものである。ゲート長は１σ＝１ｎｍの正規分布に従ってばらつくと想定し、電源電圧は１．２Ｖとしている。横軸はフリップフロップ回路ＦＦ７０・ＦＦ９０の平均遅延時間を１として正規化している。フリップフロップ回路ＦＦ７０の遅延時間は±３％まで分布しており、フリップフロップ回路ＦＦ９０の遅延時間は±２．５％まで分布していることが分かる。
　本発明は、上記の問題点を解決するためになされたもので、その目的は、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することにある。
　上記の課題を解決するために、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続され、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されていることを特徴としている。
　上記の構成によれば、第１のＣエレメント回路は、第１のマスタラッチ回路の反転出力と第２のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第２のＣエレメント回路は、第１のマスタラッチ回路の非反転出力と第２のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第１および第２のマスタラッチ回路のいずれかの出力が反転しても、第１および第２のＣエレメント回路の出力は反転しない。すなわち、第１および第２のインバータ回路は、第１のＣエレメント回路からの出力のウィークキーパー回路としての機能と、第２のＣエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第１および第２のＣエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
　同様に、第３のＣエレメント回路は、第１のスレーブラッチ回路の反転出力と第２のスレーブラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第４のＣエレメント回路は、第１のスレーブラッチ回路の非反転出力と第２のスレーブラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第１および第２のスレーブラッチ回路のいずれかの出力が反転しても、第３および第４のＣエレメント回路の出力は反転しない。すなわち、第３および第４のインバータ回路は、第３のＣエレメント回路からの出力のウィークキーパー回路としての機能と、第４のＣエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第３および第４のＣエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
　また、ソフトエラーによって第１および第２のＣエレメント回路のいずれかの出力が反転しても、反転した出力が第１および第２のスレーブラッチ回路にラッチされることを防止することができる。同様に、ソフトエラーによって第３および第４のＣエレメント回路のいずれかの出力が反転しても、反転した出力がフリップフロップ回路から出力されることを防止することができる。
　また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第１～第４のＣエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のＣエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。
　相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。
　また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。
　以上のように、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続され、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている構成であるので、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができるという効果を奏する。
本発明の第１の実施形態に係るフリップフロップ回路の構成を示す図である。 従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路における、遅延回路の遅延時間に対するエラー率を示すグラフである。 従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路の、回路面積に対するエラー率を示すグラフである。 従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路における、遅延時間のばらつきを示すグラフである。 （ａ）は、図１６に示す従来のフリップフロップ回路の一部の回路構成を示す図であり、（ｂ）は、本実施形態に係るフリップフロップ回路の一部の回路構成を示す図である。 図１３に示す従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路の、動作電圧に対する遅延時間および出力を示す表である。 フリップフロップ回路のエラー耐性を測定するための回路構成を示す図である。 シフト動作させるクロック周波数と、約３万回シフト動作させた場合のＳＥＵによるエラー数との関係を示すグラフである。 ソフトエラーの発生を模式的に示す図である。 （ａ）は、ＳＥＵ（Ｓｉｎｇｌｅ　Ｅｖｅｎｔ　Ｕｐｓｅｔ）のソフトエラーを示す図であり、（ｂ）は、ＳＥＴ（Ｓｉｎｇｌｅ　Ｅｖｅｎｔ　Ｔｒａｎｓｉｅｎｔ）のソフトエラーを示す図であり、（ｃ）は、ＭＣＵ（Ｍｕｌｔｉｐｌｅ　Ｃｅｌｌ　Ｕｐｓｅｔ）のソフトエラーを示す図である。 従来のフリップフロップ回路の構成を示す図である。 従来の他のフリップフロップ回路の構成を示す図である。 （ａ）は、従来のさらに他のフリップフロップ回路の構成を示す図であり、（ｂ）は、当該フリップフロップ回路のＣエレメント回路の構成を示す図である。 図１３の（ａ）に示すフリップフロップ回路のＣエレメント回路に高エネルギー中性子が衝突してソフトエラーが発生した状態を示す図である。 従来のさらに他のフリップフロップ回路の構成を示す図である。 従来のさらに他のフリップフロップ回路の構成を示す図である。 図１３に示すフリップフロップ回路および図１６に示すフリップフロップ回路における、遅延時間のばらつきを示すグラフである。 本発明に係るフリップフロップ回路および従来のフリップフロップ回路の回路面積と遅延時間との関係を示すグラフである。 （ａ）は、本発明に係るフリップフロップ回路で構成された発振器の発振周波数のばらつきを示すグラフであり、（ｂ）は、従来のフリップフロップ回路で構成された発振器の発振周波数のばらつきを示すグラフである。 図１に示すフリップフロップ回路におけるセンシティブノードを示す図である。 （ａ）は、センシティブノード間の距離とソフトエラー発生率との関係を示すグラフであり、（ｂ）は、（ａ）に示すグラフの一部を拡大したグラフである。 本発明の第２の実施形態に係るフリップフロップ回路の一例を示す図である。 本発明の第２の実施形態に係るフリップフロップ回路の他の一例を示す図である。 本発明の第２の実施形態に係る液晶表示装置の要部構成を示すブロック図である。
　〔実施形態１〕
　本発明の第１の実施形態について図１～図２１に基づいて説明すれば以下のとおりである。
　（本実施形態に係るフリップフロップ回路の構成）
　図１は、本実施形態に係るフリップフロップ回路ＦＦ１０の構成を示す図である。フリップフロップ回路ＦＦ１０は、組合せ回路ＣＯＭＢ１１からの入力データＩＮを保持するフリップフロップ回路であって、２つのマスタラッチ回路ＬＡＴ１１・ＬＡＴ１２、２つのスレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４、４つのＣエレメント回路ＣＥ１１～ＣＥ１４、５つのインバータ回路ＩＮＶ１１～ＩＮＶ１５、および遅延回路ＤＥＬ１１を備えている。
　マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２はそれぞれ、特許請求の範囲に記載の第１および第２のマスタラッチ回路に相当する。マスタラッチ回路ＬＡＴ１１の入力端子には、組合せ回路ＣＯＭＢ１１からの入力データＩＮが入力される。また、マスタラッチ回路ＬＡＴ１２の入力端子には、組合せ回路ＣＯＭＢ１１からの入力データＩＮが遅延回路ＤＥＬ１１を介して入力される。これにより、マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２は、クロックＣＬＫに応じて入力データＩＮをラッチする。
　Ｃエレメント回路ＣＥ１１は、特許請求の範囲に記載の第１のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１１の一方の入力端子は、マスタラッチ回路ＬＡＴ１１の反転出力端子バーＱに接続されており、Ｃエレメント回路ＣＥ１１の他方の入力端子は、マスタラッチ回路ＬＡＴ１２の反転出力端子バーＱに接続されている。すなわち、Ｃエレメント回路ＣＥ１１には、マスタラッチ回路ＬＡＴ１１の反転出力およびマスタラッチ回路ＬＡＴ１２の反転出力が入力される。
　Ｃエレメント回路ＣＥ１２は、特許請求の範囲に記載の第２のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１２の一方の入力端子は、マスタラッチ回路ＬＡＴ１１の非反転出力端子Ｑに接続されており、Ｃエレメント回路ＣＥ１２の他方の入力端子は、マスタラッチ回路ＬＡＴ１２の非反転出力端子Ｑに接続されている。すなわち、Ｃエレメント回路ＣＥ１２には、マスタラッチ回路ＬＡＴ１１の非反転出力およびマスタラッチ回路ＬＡＴ１２の非反転出力が入力される。
　スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４はそれぞれ、特許請求の範囲に記載の第１および第２のスレーブラッチ回路に相当する。スレーブラッチ回路ＬＡＴ１３のデータ入力端子は、Ｃエレメント回路ＣＥ１１の出力端子に接続されており、スレーブラッチ回路ＬＡＴ１３は、Ｃエレメント回路ＣＥ１１の出力をラッチする。スレーブラッチ回路ＬＡＴ１４のデータ入力端子は、Ｃエレメント回路ＣＥ１２の出力端子に接続されており、スレーブラッチ回路ＬＡＴ１４は、Ｃエレメント回路ＣＥ１２の出力をラッチする。
　Ｃエレメント回路ＣＥ１３は、特許請求の範囲に記載の第３のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１３の一方の入力端子は、スレーブラッチ回路ＬＡＴ１３の反転出力端子バーＱに接続されており、Ｃエレメント回路ＣＥ１３の他方の入力端子は、スレーブラッチ回路ＬＡＴ１４の反転出力端子バーＱに接続されている。すなわち、Ｃエレメント回路ＣＥ１３には、スレーブラッチ回路ＬＡＴ１３の反転出力およびスレーブラッチ回路ＬＡＴ１４の反転出力が入力される。
　Ｃエレメント回路ＣＥ１４は、特許請求の範囲に記載の第４のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１４の一方の入力端子は、スレーブラッチ回路ＬＡＴ１３の非反転出力端子Ｑに接続されており、Ｃエレメント回路ＣＥ１４の他方の入力端子は、スレーブラッチ回路ＬＡＴ１４の非反転出力端子Ｑに接続されている。すなわち、Ｃエレメント回路ＣＥ１４には、スレーブラッチ回路ＬＡＴ１３の非反転出力およびスレーブラッチ回路ＬＡＴ１４の非反転出力が入力される。
　インバータ回路ＩＮＶ１１・ＩＮＶ１２はそれぞれ、特許請求の範囲に記載の第１および第２のインバータ回路に相当する。インバータ回路ＩＮＶ１１・ＩＮＶ１２は、相互接続されていると共に、インバータ回路ＩＮＶ１１の入力端子とインバータ回路ＩＮＶ１２の出力端子とは、Ｃエレメント回路ＣＥ１１の出力端子とスレーブラッチ回路ＬＡＴ１３のデータ入力端子との間の接続点に接続されている。また、インバータ回路ＩＮＶ１１の出力端子とインバータ回路ＩＮＶ１２の入力端子とは、Ｃエレメント回路ＣＥ１２の出力端子とスレーブラッチ回路ＬＡＴ１４のデータ入力端子との間の接続点に接続されている。
　インバータ回路ＩＮＶ１３・ＩＮＶ１４はそれぞれ、特許請求の範囲に記載の第３および第４のインバータ回路に相当する。インバータ回路ＩＮＶ１３・ＩＮＶ１４は、相互接続されていると共に、インバータ回路ＩＮＶ１３の入力端子とインバータ回路ＩＮＶ１４の出力端子とは、Ｃエレメント回路ＣＥ１３の出力端子に接続されている。また、インバータ回路ＩＮＶ１３の出力端子とインバータ回路ＩＮＶ１４の入力端子とは、Ｃエレメント回路ＣＥ１４の出力端子に接続されている。
　なお、Ｃエレメント回路ＣＥ１１～ＣＥ１４の構成は、図１３の（ｂ）に示す構成と略同一である。
　（従来構成との比較）
　このように、本実施形態に係るフリップフロップ回路ＦＦ１０は、図１６に示す従来のフリップフロップ回路ＦＦ９０と同様に、Ｃエレメント回路を二重化した構造である。また、フリップフロップ回路ＦＦ１０は、フリップフロップ回路ＦＦ９０において、ウィークキーパー回路を二重化する代わりに、ウィークキーパー回路を構成していた２つのインバータ回路を、２つのＣエレメント回路の間にクロスカップルさせた構成である。これにより、フリップフロップ回路ＦＦ１０は、フリップフロップ回路ＦＦ９０に比べてインバータ回路の個数を少なくすることができるので、回路規模を縮小させることができる。
　図２は、従来のフリップフロップ回路ＦＦ６０、ＦＦ８０、ＦＦ９０および本実施形態に係るフリップフロップ回路ＦＦ１０における、遅延回路の遅延時間に対するエラー率を示すグラフである。同図に示すように、本実施形態に係るフリップフロップ回路ＦＦ１０の遅延時間に対するエラー率は、フリップフロップ回路ＦＦ８０・ＦＦ９０におけるものとほぼ同一である。
　図３は、従来のフリップフロップ回路ＦＦ６０、ＦＦ８０、ＦＦ９０および本実施形態に係るフリップフロップ回路ＦＦ１０の、回路面積に対するエラー率を示すグラフである。同図から明らかなように、本実施形態に係るフリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路ＦＦ６０、ＦＦ８０、ＦＦ９０と比較して、小さい回路面積で高いエラー耐性を有していることが分かる。このように、本実施形態に係るフリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路と比較して、エラー耐性を低下させることなく、回路規模を縮小することができる。
　また、本実施形態に係るフリップフロップ回路ＦＦ１０は、トランジスタの製造ばらつきに対する遅延時間の変化が小さいという利点を有している。図４は、従来のフリップフロップ回路ＦＦ７０・ＦＦ９０および本実施形態に係るフリップフロップ回路ＦＦ１０における、遅延時間のばらつきを示すグラフである。フリップフロップ回路ＦＦ７０・ＦＦ９０の特性は、図１７に示すものと同一である。図４において、フリップフロップ回路ＦＦ１０の遅延時間の分布は、±２％の範囲内であり、フリップフロップ回路ＦＦ７０・ＦＦ９０に比べ、遅延時間の変化が小さいことが分かる。
　また、本実施形態に係るフリップフロップ回路ＦＦ１０は、Ｃエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路ＦＦ７０・ＦＦ８０・ＦＦ９０のＣエレメント回路を構成するトランジスタよりも小さくすることができるという利点がある。以下、図５を参照して説明する。
　図５の（ａ）は、図１６に示す従来のフリップフロップ回路ＦＦ９０の一部の回路構成を示す図であり、図５の（ｂ）は、本実施形態に係るフリップフロップ回路ＦＦ１０の一部の回路構成を示す図である。図５の（ａ）では、インバータ回路ＩＮＶ７２・ＩＮＶ７３で構成されるウィークキーパー回路のデータを書き換える場合、インバータ回路ＩＮＶ７３の出力がＣエレメント回路７１からの出力を妨げる。そのため、ウィークキーパー回路のデータ書き換えのために必要なＣエレメント回路７１の出力は、インバータ回路ＩＮＶ７２・ＩＮＶ７３の出力の約１０倍となる。
　一方、図５の（ｂ）では、２つのＣエレメント回路ＣＥ１１・ＣＥ１２の出力によって、インバータ回路ＩＮＶ１１・ＩＮＶ１２で構成されるデータ保持回路のデータ書き換えを行う。そのため、インバータ回路ＩＮＶ１１・ＩＮＶ１２で構成されるデータ保持回路のデータ書き換えのために必要なＣエレメント回路１１の出力は、インバータ回路ＩＮＶ１１・ＩＮＶ１２の出力の約２倍程度でよい。このように、インバータ回路ＩＮＶ１１・ＩＮＶ１２で構成されるデータ保持回路は、従来のフリップフロップ回路ＦＦ９０のウィークキーパー回路に比べ、保持データの書き換えが容易である。
　したがって、本実施形態に係るフリップフロップ回路ＦＦ１０のＣエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路ＦＦ９０のＣエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。したがって、フリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路に比べて、回路面積をさらに縮小することが可能である。
　また、本実施形態に係るフリップフロップ回路ＦＦ１０は、動作電圧が極めて低い場合でも、従来のフリップフロップ回路に比べ性能が低下しないという利点を有している。図６は、図１３に示す従来のフリップフロップ回路ＦＦ７０および本実施形態に係るフリップフロップ回路ＦＦ１０の、動作電圧に対する遅延時間および出力を示す表である。フリップフロップ回路ＦＦ１０・ＦＦ７０の回路面積はどちらも同一である。従来のフリップフロップ回路ＦＦ７０では、動作電圧が０．５Ｖの場合は、動作電圧が１．２Ｖの場合に比べて、遅延時間が大きくなっている。これに対し、本実施形態に係るフリップフロップ回路ＦＦ１０では、動作電圧が０．５Ｖの場合においても、動作電圧が１．２Ｖの場合に比べて遅延時間があまり大きくならない。
　このように、本実施形態に係るフリップフロップ回路ＦＦ１０は、動作電圧が極めて低い場合でも高い性能を維持することができるので、将来的に実用化が検討されているサブスレシホールド回路等の低電圧回路に好適である。
　本発明に係るフリップフロップ回路が従来のフリップフロップ回路よりも高いエラー耐性を有していることを証明するための実験を行った。
　図７に示すように、本発明に係るフリップフロップ回路ＦＦ１０が８個カスケード接続されたシフトレジスタを構成する。初段のフリップフロップ回路ＦＦ１０には、２つのセレクタ回路ＳＥＬ１１・ＳＥＬ１２が接続されている。セレクタ回路ＳＥＬ１１の一方の入力端子には入力信号ＳＩが入力され、セレクタ回路ＳＥＬ１２の一方の入力端子には反転入力信号バーＳＩが入力される。また、セレクタ回路ＳＥＬ１１の他方の入力端子には、最終段のフリップフロップ回路ＦＦ１０の一方のデータ出力端子が接続され、セレクタ回路ＳＥＬ１２の他方の入力端子には、最終段のフリップフロップ回路ＦＦ１０の他方のデータ出力端子が接続されている。また、セレクタ回路ＳＥＬ１１・ＳＥＬ１２には、セレクト信号として信号ＲＳが入力される。
　これにより、８個のフリップフロップ回路ＦＦ１０で１つのローカルループユニットを形成する。さらに、このローカルループユニットを複数カスケード接続して、これらのローカルループユニットに対して、241Ａｍが発生するα粒子を照射する。
　α粒子を照射した状態で、セレクタ回路ＳＥＬ１１・ＳＥＬ１２がそれぞれ入力信号ＳＩおよび反転入力信号バーＳＩを選択するように、信号ＲＳを制御するとともに、図示しないクロックＣＬＫを各フリップフロップ回路ＦＦ１０に入力することにより、シフト動作を開始させる。続いて、セレクタ回路ＳＥＬ１１・ＳＥＬ１２が最終段のフリップフロップ回路ＦＦ１０の出力を選択するように、信号ＲＳを制御する。これにより、シフト動作が繰り返される。所定時間経過後、シフト動作を停止させて、最終段のフリップフロップ回路ＦＦ１０の出力ＳＯ・バーＳＯを検出する。
　また、上記構成と比較するため、図１３の（ａ）に示す従来のフリップフロップ回路ＦＦ７０を図７と同様に８個カスケード接続してローカルループユニットを構成し、241Ａｍが発生するα粒子をカスケード接続された複数のローカルループユニットに照射した。
　実験では、１ＭＨｚ、１０ＭＨｚおよび１６０ＭＨｚの３種類のクロックＣＬＫでフリップフロップ回路を動作させた。それぞれの周波数で５００分動作させながら、１０分ごとに保持データを取り出して、エラーの検出を行った。その結果を図８に示す。
　図８は、ローカルループ状態にし１００分間α線を照射した場合のクロック周波数と反転したフリップフロップ数との関係を示すグラフである。同図において、黒棒が本発明に係るフリップフロップ回路ＦＦ１０のエラー数を示しており、白棒が従来のフリップフロップ回路ＦＦ７０のエラー数を示している。フリップフロップ回路ＦＦ７０では、クロック周波数が大きくなるほどエラー数が大きくなっている。これに対し、フリップフロップ回路ＦＦ１０では、クロック周波数に関わらず殆どエラーが観察されなかった。特に、クロック周波数が１６０ＭＨｚの場合は、フリップフロップ回路ＦＦ１０のエラー数は、フリップフロップ回路ＦＦ７０のエラー数の約１／１５０であり、クロック周波数が高いほどフリップフロップ回路ＦＦ１０のエラー耐性は従来構成よりも高くなることが分かる。
　以上の実験により、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路よりも非常に高いエラー耐性を有していることが分かった。
　図１８は、本発明に係るフリップフロップ回路ＦＦ１０および従来のフリップフロップ回路ＦＦ６０・ＦＦ７０・ＦＦ８０・ＦＦ９０の回路面積と遅延時間との関係を示すグラフである。同図から、本発明に係るフリップフロップ回路ＦＦ１０が最も面積遅延積（ＡＤＰ）が小さいことが分かる。
　さらに、本発明の発明者は、中性子線の照射実験も行った。本発明に係るフリップフロップ回路ＦＦ１０が８個カスケード接続されたシフトレジスタ（図７）および従来のフリップフロップ回路ＦＦ９０が８個カスケード接続されたシフトレジスタに対し中性子線を照射し、所定時間におけるエラー数を測定した。その結果、回路の動作周波数が１００ＭＨｚの場合、フリップフロップ回路ＦＦ１０で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路ＦＦ９０で構成されるシフトレジスタにおけるエラー数の約３１％であった。また、回路の動作周波数が１０ＭＨｚの場合、フリップフロップ回路ＦＦ１０で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路ＦＦ９０で構成されるシフトレジスタにおけるエラー数の約４７％であった。さらに、回路の動作周波数が１ＭＨｚの場合、フリップフロップ回路ＦＦ１０で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路ＦＦ９０で構成されるシフトレジスタにおけるエラー数の約６％であった。
　このように、本発明に係るフリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路に比べ、中性子線に対するエラー耐性も高いことが分かった。
　続いて、フリップフロップ回路で発振器（Ｒｉｎｇ　Ｏｓｃｉｌｌａｔｏｒ）を構成した場合の、発振周波数のばらつきを測定した。その結果を図１９に示す。
　図１９の（ａ）は、本発明に係るフリップフロップ回路ＦＦ１０で構成された発振器の発振周波数のばらつきを示すグラフであり、図１９の（ｂ）は、従来のフリップフロップ回路ＦＦ９０で構成された発振器の発振周波数のばらつきを示すグラフである。これらのグラフから、本発明に係るフリップフロップ回路のほうが、発振周波数のばらつきが少ない、すなわち遅延時間のばらつきが小さいことが分かる。
　（エラー耐性をさらに強化するためのレイアウト構造）
　続いて、エラー耐性をさらに強化するためのレイアウト構造について説明する。フリップフロップ回路ＦＦ１０では、電位が同時に反転すると出力が反転するノードの組合せ（以下、「センシティブノード」と称する）が存在する。センシティブノードの具体例を図２０に示す。
　本願発明の発明者は、図２０に示すフリップフロップ回路ＦＦ１０において、ノードｎ１・ｎ２・ｎ３の組合せ、ｎ４・ｎ５・ｎ６の組合せ、ｎ７・ｎ８・ｎ９の組合せ、および、ｎ１０・ｎ１１・ｎ１２の組合せがセンシティブノードであることを見出した。これらのノードは、以下のように定義される。
　ノードｎ１は、ラッチ回路ＬＡＴ１１の反転出力端子バーＱとＣエレメント回路ＣＥ１１の一方の入力端子との間を接続するノードである。ノードｎ２は、ラッチ回路ＬＡＴ１２の反転出力端子バーＱとＣエレメント回路ＣＥ１１の他方の入力端子との間を接続するノードである。ノードｎ３は、Ｃエレメント回路ＣＥ１２の出力端子とインバータ回路ＩＮＶ１１の出力端子とインバータ回路ＩＮＶ１２の入力端子とラッチ回路ＬＡＴ１４のデータ入力端子との間を接続するノードである。
　ノードｎ４は、ラッチ回路ＬＡＴ１１の非反転出力端子ＱとＣエレメント回路ＣＥ１２の一方の入力端子との間を接続するノードである。ノードｎ５は、ラッチ回路ＬＡＴ１２の非反転出力端子ＱとＣエレメント回路ＣＥ１２の他方の入力端子との間を接続するノードである。ノードｎ６は、Ｃエレメント回路ＣＥ１１の出力端子とインバータ回路ＩＮＶ１１の入力端子とインバータ回路ＩＮＶ１２の出力端子とラッチ回路ＬＡＴ１３のデータ入力端子との間を接続するノードである。
　ノードｎ７は、ラッチ回路ＬＡＴ１３の反転出力端子バーＱとＣエレメント回路ＣＥ１３の一方の入力端子との間を接続するノードである。ノードｎ８は、ラッチ回路ＬＡＴ１４の反転出力端子バーＱとＣエレメント回路ＣＥ１３の他方の入力端子との間を接続するノードである。ノードｎ９は、Ｃエレメント回路ＣＥ１４の出力端子とインバータ回路ＩＮＶ１３の出力端子とインバータ回路ＩＮＶ１４の入力端子との間を接続するノードである。
　ノードｎ１０は、ラッチ回路ＬＡＴ１３の非反転出力端子ＱとＣエレメント回路ＣＥ１４の一方の入力端子との間を接続するノードである。ノードｎ１１は、ラッチ回路ＬＡＴ１４の非反転出力端子ＱとＣエレメント回路ＣＥ１４の他方の入力端子との間を接続するノードである。ノードｎ１２は、Ｃエレメント回路ＣＥ１３の出力端子とインバータ回路ＩＮＶ１３の入力端子とインバータ回路ＩＮＶ１４の出力端子との間を接続するノードである。
　ノードｎ１～ｎ１２はそれぞれ、特許請求の範囲に記載の第１～第１２のノードに相当する。このように各ノードを定義した場合、ノードｎ１・ｎ２・ｎ３の組合せ、ノードｎ４・ｎ５・ｎ６の組合せ、ノードｎ７・ｎ８・ｎ９の組合せ、およびノードｎ１０・ｎ１１・ｎ１２の組合せが、それぞれセンシティブノードとなる。そのため、放射線により電位が同時に反転しないためにはノードｎ１・ｎ２・ｎ３間、ノードｎ４・ｎ５・ｎ６間、ノードｎ７・ｎ８・ｎ９間、およびノードｎ１０・ｎ１１・ｎ１２間のそれぞれの距離を、できるだけ大きくすることが望ましい。
　ここで、センシティブノード間の距離とソフトエラー発生率との関係について、図２１を参照して説明する。
　図２１の（ａ）において、横軸は、センシティブノード間の距離であり、縦軸は、ＳＥＵに対するＭＣＵの発生率である。図２１の（ｂ）は、図２１の（ａ）に示すグラフの横軸の一部を拡大したものであり、センシティブノード間の距離が１．５～３．５μｍにおける、ＳＥＵに対するＭＣＵの発生率を示している。
　また、実線は、ＭＣＵのうち電化共有（Ｃｈａｒｇｅ　Ｓｈａｒｉｎｇ，ＣＳ）によるＭＣＵのＳＥＵに対する発生率を示しており、破線は、ＭＣＵのうち連続衝突（Ｓｕｃｃｅｓｓｉｖｅ　Ｈｉｔｓ，ＳＨ）によるＭＣＵのＳＥＵに対する発生率を示している。一点鎖線は、ＣＳとＳＨとを合わせたＭＣＵのＳＥＵに対する発生率を示している。
　ＳＥＵに対するＭＣＵの発生率（以下、「エラー率」とする）は、冗長化されたフリップフロップ回路が通常のフリップフロップ回路に対してどの程度ソフトエラーに耐性があるかを表している。図２１の（ａ）に示すように、センシティブノード間の距離を０．８６μｍ以上とすれば、エラー率を１／１０（１０％）以下とすることができる。さらに、図２１の（ｂ）に示すように、センシティブノード間の距離を１．７５μｍ以上とすれば、エラー率を１／１００（１％）以下とすることができ、センシティブノード間の距離を３．５０μｍ以上とすれば、エラー率を１／１０００（０．１％）以下とすることができる。
　そのため、図２０に示すフリップフロップ回路ＦＦ１０においても、各素子のレイアウトを適切に設定することにより、センシティブノード間の距離を０．８６μｍ以上とすることが好ましい。さらに好ましくは、当該距離を１．７５μｍ以上、さらに好ましくは、当該距離を３．５０μｍ以上とすることにより、さらにソフトエラー耐性を高めることができる。
　〔実施形態２〕
　本発明の第２の実施形態について図２２～図２４に基づいて説明すれば以下のとおりである。本実施形態では、第１の実施形態に係るフリップフロップ回路ＦＦ１０の変形例、および本発明に係るフリップフロップ回路を用いた半導体装置および電子機器について説明する。
　（本実施形態に係るフリップフロップ回路の構成）
　図２２は、本実施形態に係るフリップフロップ回路ＦＦ２０の構成を示す図である。フリップフロップ回路ＦＦ２０は、第１の実施形態に係るフリップフロップ回路ＦＦ１０において、Ｃエレメント回路ＣＥ１４を省略した構成である。
　すなわち、フリップフロップ回路ＦＦ２０は、スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の出力側に接続される構成が、図１３～図１６に示す従来のフリップフロップ回路におけるものと同一である。このフリップフロップ回路ＦＦ２０をカスケード接続してシフトレジスタを構成した場合、Ｃエレメント回路ＣＥ１３からＳＥＴパルスが生じても、ＳＥＴパルスが生じたフリップフロップ回路ＦＦ２０の後段に接続されたフリップフロップ回路ＦＦ２０において、遅延回路ＤＥＬ１１が設けられていることにより、ＳＥＴパルスが２つのマスタラッチ回路ＬＡＴ１１・ＬＡＴ１２に同時にラッチされることはない。そのため、フリップフロップ回路ＦＦ２０は、第１の実施形態に係るフリップフロップ回路ＦＦ１０と同等のエラー耐性を有している。
　なお、マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２とスレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４との間を従来構成と同一にした場合、マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２の出力側に接続されたＣエレメント回路は直接スレーブラッチ回路に接続されているため、当該Ｃエレメント回路で生じたＳＥＴパルスは、スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の両方に取込まれてしまう。
　フリップフロップ回路ＦＦ２０では、スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の反転出力端子バーＱにＣエレメント回路ＣＥ１３が接続されていたが、Ｃエレメント回路をスレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の非反転出力端子Ｑに接続させてもよい。その構成を図２３に示す。
　図２３は、本実施形態に係るフリップフロップ回路ＦＦ３０の構成を示す図である。フリップフロップ回路ＦＦ３０は、第１の実施形態に係るフリップフロップ回路ＦＦ１０において、Ｃエレメント回路ＣＥ１３を省略した構成である。フリップフロップ回路ＦＦ３０も、第１の実施形態に係るフリップフロップ回路ＦＦ１０と同等のエラー耐性を有している。
　また、フリップフロップ回路ＦＦ２０・ＦＦ３０は、フリップフロップ回路ＦＦ１０に比べて回路を構成する素子の数が少ない。そのため、フリップフロップ回路ＦＦ２０・ＦＦ３０は、小型化が必要な電子機器に好適である。
　また、エラー耐性をさらに高めるために、フリップフロップ回路ＦＦ２０・ＦＦ３０においても、センシティブノード間の距離をできるだけ大きくすることが望ましい。具体的には、図２２に示すフリップフロップ回路ＦＦ２０では、ノードｎ１・ｎ２・ｎ３間、ノードｎ４・ｎ５・ｎ６間、およびノードｎ７・ｎ８・ｎ９間のそれぞれの距離を、できるだけ大きくすることが望ましい。また、図２３に示すフリップフロップ回路ＦＦ３０では、ノードｎ１・ｎ２・ｎ３間、ノードｎ４・ｎ５・ｎ６間、およびノードｎ１０・ｎ１１・ｎ１２間のそれぞれの距離を、できるだけ大きくすることが望ましい。
　フリップフロップ回路ＦＦ２０・ＦＦ３０において、センシティブノード間の距離は、０．８６μｍ以上であることが好ましい。さらに好ましくは、当該距離を１．７５μｍ以上、さらに好ましくは、当該距離を３．５０μｍ以上とすることにより、さらにソフトエラー耐性を高めることができる。
　（フリップフロップ回路を用いた電子機器の一例）
　本発明は、あらゆる電子機器に適用可能であるが、その電子機器が液晶表示装置である場合の例について説明する。
　図２４は、本実施形態に係る液晶表示装置１の要部構成を示すブロック図である。液晶表示装置１は、液晶パネル２、ゲートドライバ３、ソースドライバ４およびコントローラ５を有している。ゲートドライバ３は、コントローラ５から入力される動作クロック等に基づいて、液晶パネル２内のゲートラインを順次走査するための走査信号を出力する。ソースドライバ４は、コントローラ５から入力された表示データを時分割して、時分割された表示データをＤ／Ａ変換することにより、表示対象画素の明るさに応じた階調表示用のデータ信号を液晶パネル２に出力する。
　ここで、ゲートドライバ３は、特許請求の範囲に記載の半導体装置に相当するものであり、複数のフリップフロップ回路がカスケード接続されたシフトレジスタで構成されている。各フリップフロップ回路の出力端子は、次段のフリップフロップ回路および液晶パネル２内のゲートラインに接続されている。
　また、液晶表示装置１では、ゲートドライバ３を構成するフリップフロップ回路として、上述したフリップフロップ回路ＦＦ１０を用いている。これにより、液晶表示装置１は、ソフトエラーに起因する乱れが殆ど生じることのない高品質の画像を表示することができる。
　〔付記事項〕
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続されている、ことを特徴としている。
　本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている、ことを特徴としている。
　上記の構成によれば、第１のＣエレメント回路は、第１のマスタラッチ回路の反転出力と第２のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第２のＣエレメント回路は、第１のマスタラッチ回路の非反転出力と第２のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第１および第２のマスタラッチ回路のいずれかの出力が反転しても、第１および第２のＣエレメント回路の出力は反転しない。すなわち、第１および第２のインバータ回路は、第１のＣエレメント回路からの出力のウィークキーパー回路としての機能と、第２のＣエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第１および第２のＣエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
　また、ソフトエラーによって第１および第２のＣエレメント回路のいずれかの出力が反転しても、反転した出力が第１および第２のスレーブラッチ回路にラッチされることを防止することができる。
　また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第１および第２のＣエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のＣエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。
　相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。
　また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。
　本発明に係るフリップフロップ回路では、さらに遅延回路を備え、前記入力データは、前記遅延回路を介して第２のマスタラッチ回路に入力されることが好ましい。
　上記の構成によれば、入力データをフリップフロップ回路に出力する組合せ回路等に高エネルギー中性子が衝突することによりソフトエラーが発生しても、遅延回路によって、第１および第２のマスタラッチ回路の両方がエラーパルスをラッチすることを防止することができる。よって、フリップフロップ回路のエラー耐性をさらに高めることができる。
　本発明に係るフリップフロップ回路では、第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、第４のＣエレメント回路の出力端子と第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノード、第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、第３のＣエレメント回路の出力端子と第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、第１～第３の各ノード間の距離、第４～第６の各ノード間の距離、第７～第９の各ノード間の距離、並びに、第１０～第１２の各ノード間の距離が、０．８６μｍ以上であることが好ましい。
　本発明に係るフリップフロップ回路では、第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノードとして、第１～第３の各ノード間の距離、第４～第６の各ノード間の距離、並びに、第７～第９の各ノード間の距離が、０．８６μｍ以上であることが好ましい。
　本発明に係るフリップフロップ回路では、第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、第１～第３の各ノード間の距離、第４～第６の各ノード間の距離、並びに、第１０～第１２の各ノード間の距離が、０．８６μｍ以上であることが好ましい。
　上記の構成によれば、センシティブノード間の距離が大きいため、ソフトエラー耐性をさらに強化することができる。
　本発明に係る半導体装置は、上記のいずれかのフリップフロップ回路を備えている。また、本発明に係る電子機器は、上記の半導体装置を備えている。
　本発明は、特に低電圧で動作する集積回路に好適に利用することができる。また、本発明に係るフリップフロップ回路およびそれを用いた半導体装置は、あらゆる電子機器に適用できる。特に、エラーレートを極めて低くする必要があるため現時点では冗長性を大きく持たせた回路が使用されているスーパーコンピュータやサーバ用コンピュータといった高度で大規模な電子機器に対して、本発明は好適である。さらに、将来的には、パーソナルコンピュータ、表示装置、カメラ等の家庭用の電子機器や、携帯電話、スマートフォン、ＰＤＡ、ノートパソコン、タブレット等の携帯用の電子機器も、確実に高性能化が進むと考えられる。そのため、本発明は、特殊用途の電子機器だけでなく、一般用途の電子機器においても、必須になると考えられる。
１　液晶表示装置（電子機器）
３　ゲートドライバ（半導体装置）
ＦＦ１０　フリップフロップ回路
ＦＦ２０　フリップフロップ回路
ＦＦ３０　フリップフロップ回路
ＣＥ１１　Ｃエレメント回路（第１のＣエレメント回路）
ＣＥ１２　Ｃエレメント回路（第２のＣエレメント回路）
ＣＥ１３　Ｃエレメント回路（第３のＣエレメント回路）
ＣＥ１４　Ｃエレメント回路（第４のＣエレメント回路）
ＣＯＭＢ１１　組合せ回路
ＤＥＬ１１　遅延回路
ＩＮ　入力データ
ＩＮＶ１１　インバータ回路（第１のインバータ回路）
ＩＮＶ１２　インバータ回路（第２のインバータ回路）
ＩＮＶ１３　インバータ回路（第３のインバータ回路）
ＩＮＶ１４　インバータ回路（第４のインバータ回路）
ＬＡＴ１１　マスタラッチ回路（第１のマスタラッチ回路）
ＬＡＴ１２　マスタラッチ回路（第２のマスタラッチ回路）
ＬＡＴ１３　スレーブラッチ回路（第１のスレーブラッチ回路）
ＬＡＴ１４　スレーブラッチ回路（第２のスレーブラッチ回路）
ｎ１　ノード（第１のノード）
ｎ２　ノード（第２のノード）
ｎ３　ノード（第３のノード）
ｎ４　ノード（第４のノード）
ｎ５　ノード（第５のノード）
ｎ６　ノード（第６のノード）
ｎ７　ノード（第７のノード）
ｎ８　ノード（第８のノード）
ｎ９　ノード（第９のノード）
ｎ１０　ノード（第１０のノード）
ｎ１１　ノード（第１１のノード）
ｎ１２　ノード（第１２のノード）

Claims (9)

  1. 　入力データを保持するフリップフロップ回路であって、
    　前記入力データをラッチする第１および第２のマスタラッチ回路と、
    　第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、
    　第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、
    　第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、
    　第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、
    　第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、
    　第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、
    　相互接続された第１および第２のインバータ回路と、
    　相互接続された第３および第４のインバータ回路と、を備え、
    　第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    　第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    　第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続され、
    　第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
  2. 　入力データを保持するフリップフロップ回路であって、
    　前記入力データをラッチする第１および第２のマスタラッチ回路と、
    　第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、
    　第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、
    　第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、
    　第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、
    　第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、
    　相互接続された第１および第２のインバータ回路と、
    　相互接続された第３および第４のインバータ回路と、を備え、
    　第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    　第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    　第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
  3. 　入力データを保持するフリップフロップ回路であって、
    　前記入力データをラッチする第１および第２のマスタラッチ回路と、
    　第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、
    　第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、
    　第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、
    　第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、
    　第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、
    　相互接続された第１および第２のインバータ回路と、
    　相互接続された第３および第４のインバータ回路と、を備え、
    　第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    　第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    　第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
  4. 　さらに遅延回路を備え、
    　前記入力データは、前記遅延回路を介して第２のマスタラッチ回路に入力される、ことを特徴とする請求項１～３のいずれか１項に記載のフリップフロップ回路。
  5. 　第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、
    　第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、
    　第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、
    　第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、
    　第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、
    　第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、
    　第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、
    　第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、
    　第４のＣエレメント回路の出力端子と第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノード、
    　第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、
    　第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、
    　第３のＣエレメント回路の出力端子と第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、
    　第１～第３の各ノード間の距離、第４～第６の各ノード間の距離、第７～第９の各ノード間の距離、並びに、第１０～第１２の各ノード間の距離が、０．８６μｍ以上であることを特徴とする請求項１に記載のフリップフロップ回路。
  6. 　第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、
    　第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、
    　第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、
    　第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、
    　第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、
    　第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、
    　第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、
    　第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、
    　第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノードとして、
    　第１～第３の各ノード間の距離、第４～第６の各ノード間の距離、並びに、第７～第９の各ノード間の距離が、０．８６μｍ以上であることを特徴とする請求項２に記載のフリップフロップ回路。
  7. 　第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、
    　第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、
    　第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、
    　第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、
    　第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、
    　第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、
    　第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、
    　第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、
    　第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、
    　第１～第３の各ノード間の距離、第４～第６の各ノード間の距離、並びに、第１０～第１２の各ノード間の距離が、０．８６μｍ以上であることを特徴とする請求項３に記載のフリップフロップ回路。
  8. 　請求項１～７のいずれか１項に記載のフリップフロップ回路を備えた半導体装置。
  9. 　請求項８に記載の半導体装置を備えた電子機器。
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