WO2011129227A1 - 半導体装置、半導体装置の製造方法、および表示装置 - Google Patents

半導体装置、半導体装置の製造方法、および表示装置 Download PDF

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興史 中川
純史 太田
近間　義雅
井上　毅
鈴木　正彦
竹井　美智子
祥征 春本
恵信 宮本
Yuuji MIZUNO (水野 裕二)
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
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    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor (TFT) using an oxide semiconductor, a method for manufacturing the semiconductor device, and a display device.
  • TFT thin film transistor
  • TFTs using an oxide semiconductor layer containing indium (In), zinc (Zn), gallium (Ga), or the like have been actively developed (for example, Patent Documents 1 to 4).
  • a TFT using an oxide semiconductor layer has a characteristic of high mobility.
  • the oxide semiconductor layer below the TFT is easily damaged in the etching process for forming the source / drain electrodes. For this reason, when an oxide semiconductor layer is used as a channel region of a TFT, there is a problem that it is difficult to obtain stable TFT characteristics.
  • Patent Document 3 proposes forming an insulating layer (hereinafter referred to as a protective layer) for protecting the channel region on the oxide semiconductor layer.
  • a protective layer for protecting the channel region on the oxide semiconductor layer.
  • the protective layer is formed from silicon dioxide (SiO 2 ) or silicon nitride (SiN x ), the number of manufacturing steps increases and the manufacturing cost increases. There is a problem of doing.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having good characteristics and a method for manufacturing a TFT that suppresses an increase in manufacturing cost.
  • a semiconductor device includes an insulating substrate, a gate electrode formed on the insulating substrate, an insulating layer formed on the gate electrode, and In, Zn, or Ga formed on the insulating layer.
  • the second source electrode is formed in contact with the upper surface of the first source electrode, and is formed inside the first source electrode, and the second drain electrode is formed on the first drain electrode.
  • the oxide semiconductor layer is formed in contact with the upper surface of the electrode and is formed inside the first drain electrode, and the oxide semiconductor layer is formed in contact with the upper surfaces of the first source electrode and the first drain electrode. It is.
  • the oxide semiconductor layer is not in contact with the second source electrode and the second drain electrode.
  • a semiconductor device includes an insulating substrate, a gate electrode formed on the insulating substrate, an insulating layer formed on the gate electrode, In formed on the insulating layer, An oxide semiconductor layer containing at least one element selected from the group consisting of Zn and Ga; first and second source electrodes formed on the insulating layer; and first and second electrodes formed on the insulating layer. And the second source electrode is formed in contact with the lower surface of the first source electrode, and the second drain electrode is formed in contact with the lower surface of the first drain electrode. The oxide semiconductor layer is formed in contact with the upper surfaces of the first source electrode and the first drain electrode.
  • the oxide semiconductor layer is in contact with each side surface of the second source electrode and the second drain electrode.
  • the second source electrode is formed inside the first source electrode
  • the second drain electrode is formed inside the first drain electrode
  • the oxide semiconductor layer includes the first source electrode. No contact is made with the two source electrodes and the second drain electrode.
  • the semiconductor device includes a third source electrode formed in contact with the second source electrode between the insulating layer and the second source electrode, the insulating layer, and the second source electrode.
  • a third drain electrode formed to be in contact with the second drain electrode is further provided between the drain electrode and the drain electrode.
  • the semiconductor device includes a third source electrode formed so as to contact a side surface of the second source electrode, and a third drain electrode formed so as to contact a side surface of the second drain electrode.
  • the oxide semiconductor layer is in contact with the third source electrode and the third drain electrode.
  • the semiconductor device includes a fourth source electrode formed in contact with the second source electrode between the insulating layer and the second source electrode, the insulating layer, and the second source electrode.
  • a fourth drain electrode is further formed between the drain electrode and the second drain electrode so as to be in contact with the second drain electrode.
  • the fourth source electrode and the fourth drain electrode include titanium oxide.
  • the fourth source electrode and the fourth drain electrode are selected from the group consisting of Ti, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta. Contains at least one element.
  • the fourth source electrode and the fourth drain electrode are selected from the group consisting of Ti, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta. It is made of a nitride material or a silicide material containing at least one element.
  • the third source electrode and the third drain electrode include titanium oxide.
  • the third source electrode and the third drain electrode are selected from the group consisting of Ti, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta. Contains at least one element.
  • the third source electrode and the third drain electrode are selected from the group consisting of Ti, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta. It is made of a nitride material or a silicide material containing at least one element.
  • the first source electrode and the first drain electrode include titanium oxide.
  • the first source electrode and the first drain electrode are selected from the group consisting of Ti, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta. Contains at least one element.
  • the first source electrode and the first drain electrode are selected from the group consisting of Ti, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta. It is made of a nitride material or a silicide material containing at least one element.
  • the second source electrode and the second drain electrode include any one of Cu, Al, or Ti.
  • the oxide semiconductor layer contains an oxide containing In, Ga, and Zn.
  • the display device of the present invention is a display device having the above-described semiconductor device.
  • a semiconductor device manufacturing method according to the present invention is the above-described semiconductor device manufacturing method.
  • FIGS. 3A and 3B are schematic cross-sectional views corresponding to the lines I-I ′ and II-II ′ of FIG. 3 of the pixel portion 101 and the gate / source terminal portion 102 of the semiconductor device 100A.
  • (A)-(d) is typical sectional drawing which showed the manufacturing process of TFT10A.
  • 1 and 2 are schematic cross-sectional views of the respective semiconductor devices 100A to 100D.
  • the semiconductor devices 100A, 100B, 100B ', 100C, 100C', and 100D have a TFT 10A, a TFT 10B, a TFT 10B ', a TFT 10C, a TFT 10C', and a TFT 10D on an insulating substrate (for example, a glass substrate) 11, respectively.
  • the TFT 10A includes a gate electrode 51 and a first insulating layer (gate insulating layer) 21 formed on the gate electrode 51.
  • the TFT 10A further includes a first source electrode 52a1 and a second source electrode 52a2 formed on the first insulating layer 21, and a first drain electrode 53a1 and a second drain electrode 53a2 formed on the first insulating layer 21.
  • the second source electrode 52a2 is formed so as to be in contact with the upper surface of the first source electrode 52a1, and is formed inside the first source electrode 52a1. That is, the side surface of the second source electrode 52a2 is formed on the upper surface of the first source electrode 52a1.
  • the second drain electrode 53a2 is formed so as to be in contact with the upper surface of the first drain electrode 53a1, and is formed inside the first drain electrode 53a1. That is, the side surface of the second drain electrode 53a2 is formed on the upper surface of the first drain electrode 53a1.
  • the oxide semiconductor layer 31a is formed in contact with the upper surfaces of the first source electrode 52a1 and the first drain electrode 53a1. Further, the oxide semiconductor layer 31a is not in contact with each of the second source electrode 52a2 and the second drain electrode 53a2.
  • the third source electrode 52a3 (not shown) may be formed so as to be in contact with the upper surface of the second source electrode 52a2, and the third drain electrode 53a3 (not shown) is formed on the second drain electrode 53a2.
  • the oxide semiconductor layer 31a may or may not be in contact with each of the third source electrode 52a3 and the third drain electrode 53a3.
  • the TFT 10 ⁇ / b> A has a second insulating layer 22 formed on the oxide semiconductor layer 31 a and has a third insulating layer 23 formed on the second insulating layer 22. Further, the TFT 10 ⁇ / b> A is connected to the pixel electrode 54 formed on the third insulating layer 23.
  • the TFT 10B includes a gate electrode 51 and a first insulating layer (gate insulating layer) 21 formed on the gate electrode 51.
  • the TFT 10B further includes a first source electrode 52b1 and a second source electrode 52b2 formed on the first insulating layer 21, and a first drain electrode 53b1 and a second drain electrode 53b2 formed on the first insulating layer 21.
  • the second source electrode 52b2 is formed in contact with the lower surface of the first source electrode 52b1.
  • the second drain electrode 53b2 is formed in contact with the lower surface of the first drain electrode 53b1.
  • the oxide semiconductor layer 31b is formed in contact with the upper surfaces of the first source electrode 52b1 and the first drain electrode 53b1.
  • the oxide semiconductor layer 31b is in contact with each side surface of the second source electrode 52b2 and the second drain electrode 53b2. Further, the TFT 10B includes a second insulating layer 22 formed on the oxide semiconductor layer 31b, and a third insulating layer 23 formed on the second insulating layer 22. Further, the TFT 10 ⁇ / b> B is connected to the pixel electrode 54 formed on the third insulating layer 23.
  • the third source electrode 52b3 may be formed between the first insulating layer 21 and the second source electrode 52b2 so as to be in contact with the second source electrode 52b2.
  • the third drain electrode 53b3 may be formed in contact with the second drain electrode 53b2 between the first insulating layer 21 and the second drain electrode 53b2.
  • a TFT in which a third source electrode 52b3 and a third drain electrode 53b3 are added to the TFT 10B is referred to as a TFT 10B '.
  • the TFT 10C includes a gate electrode 51 and a first insulating layer (gate insulating layer) 21 formed on the gate electrode 51.
  • the TFT 10C further includes a first source electrode 52c1 and a second source electrode 52c2 formed on the first insulating layer 21, and a first drain electrode 53c1 and a second drain electrode 53c2 formed on the first insulating layer 21.
  • the second source electrode 52c2 is formed in contact with the lower surface of the first source electrode 52c1.
  • the second drain electrode 53c2 is formed in contact with the lower surface of the first drain electrode 53c1.
  • the TFT 10C includes a third source electrode 52c3 formed on the side surface of the second source electrode 52c2, and a third drain electrode 53c3 formed on the side surface of the second drain electrode 53c2.
  • the oxide semiconductor layer 31c is formed in contact with the upper surfaces of the first source electrode 52c1 and the first drain electrode 53c1.
  • the oxide semiconductor layer 31c is in contact with the third source electrode 52c3 and the third drain electrode 53c3.
  • the oxide semiconductor layer 31c is not in contact with the second source electrode 52c2 and the second drain electrode 53c2.
  • the TFT 10 ⁇ / b> C has a second insulating layer 22 formed on the oxide semiconductor layer 31 c and has a third insulating layer 23 formed on the second insulating layer 22.
  • the TFT 10 ⁇ / b> C is connected to the pixel electrode 54 formed on the third insulating layer 23.
  • the fourth source electrode 52c4 may be formed between the first insulating layer 21 and the second source electrode 52c2 so as to be in contact with the second source electrode 52c2.
  • the fourth drain electrode 53c4 may be formed between the first insulating layer 21 and the second drain electrode 53c2 so as to be in contact with the second drain electrode 53c2.
  • TFT 10C ' A TFT in which a fourth source electrode 52c4 and a fourth drain electrode 53c4 are added to the TFT 10C will be referred to as TFT 10C '.
  • the TFT 10 ⁇ / b> D includes a gate electrode 51 and a first insulating layer (gate insulating layer) 21 formed on the gate electrode 51.
  • the TFT 10D further includes a first source electrode 52d1, a second source electrode 52d2, and a third source electrode 52d3 formed on the first insulating layer 21.
  • the TFT 10D has a first drain electrode 53d1, a second drain electrode 53d2, and a third drain electrode 53d3 formed on the first insulating layer 21.
  • the second source electrode 52d2 is formed in contact with the lower surface of the first source electrode 52d1.
  • the third source electrode 52d3 is formed in contact with the lower surface of the second source electrode 52d2.
  • the second drain electrode 53d2 is formed in contact with the lower surface of the first drain electrode 53d1.
  • the third drain electrode 53d3 is formed in contact with the lower surface of the second drain electrode 53d2.
  • the second source electrode 52d2 is formed inside the first and third source electrodes 52d1 and 52d3, and the second drain electrode 53d2 is formed inside the first and third drain electrodes 53d1 and 53d3. That is, the side surface of the second source electrode 52d2 is formed on the upper surface of the third source electrode 52d3 and is formed on the lower surface of the first source electrode 52d1.
  • the side surface of the second drain electrode 53d2 is formed on the upper surface of the third drain electrode 53d3, and is formed on the lower surface of the first drain electrode 53d1.
  • the oxide semiconductor layer 31d is formed in contact with the upper surfaces of the first source electrode 52d1 and the first drain electrode 53d1.
  • the TFT 10D has a gap h1 between the side surface of the oxide semiconductor layer 31d and the second source electrode 52d2.
  • the TFT 10D has a gap h2 between the side surface of the oxide semiconductor layer 31d and the second drain electrode 53d2. Therefore, the oxide semiconductor layer 31d is not in contact with the second source electrode 52d2 and the second drain electrode 53d2.
  • the oxide semiconductor layer 31d may be in contact with either the side surface of the second source electrode 52d2 or the side surface of the second drain electrode 53d2.
  • the oxide semiconductor layer 31d is in contact with each side surface of the third source electrode 52d3 and the third drain electrode 53d3.
  • the TFT 10 ⁇ / b> D has a second insulating layer 22 formed on the oxide semiconductor layer 31 d and has a third insulating layer 23 formed on the second insulating layer 22. Further, the TFT 10 ⁇ / b> D is connected to the pixel electrode 54 formed on the third insulating layer 23.
  • the gate electrode 51 has a laminated structure in which, for example, a Ti (titanium) layer is formed as a lower layer, and a Cu (copper) layer is formed thereon, for example.
  • the thickness of the Ti layer is, for example, 30 nm to 150 nm, and the thickness of the Cu layer is, for example, 100 nm to 600 nm.
  • the first insulating layer (gate insulating layer) 21 is made of, for example, silicon dioxide (SiO 2 ) or silicon nitride (SiN x ).
  • the thickness of the first insulating layer 21 is, for example, 100 nm to 500 nm.
  • the first source electrodes 52a1 to 52d1 and the first drain electrodes 53a1 to 53d1 are made of, for example, Ti.
  • the thicknesses of the first source electrodes 52a1 to 52d1 and the first drain electrodes 53a1 to 53d1 are, for example, 30 nm to 150 nm.
  • the first source electrodes 52a1 to 52d1 and the first drain electrodes 53a1 to 53d1 are made of, for example, TiO x (titanium oxide), W (tungsten), Nb (niobium), V (vanadium), Zr (zirconium), Ni in addition to Ti.
  • the first source electrodes 52a1 to 52d1 and the first drain electrodes 53a1 to 53d1 have a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the second source electrodes 52a2 to 52d2 and the second drain electrodes 53a2 to 53d2 are made of, for example, Cu.
  • the thicknesses of the second source electrodes 52a2 to 52d2 and the second drain electrodes 53a2 to 53d2 are, for example, 100 nm to 600 nm.
  • the second source electrodes 52a2 to 52d2 and the second drain electrodes 53a2 to 53d2 can be made of Cu, for example, CuO (copper oxide (II)), Al or Ti.
  • the second source electrodes 52a2 to 52d2 and the second drain electrodes 53a2 to 53d2 have a single layer structure, but may have a laminated structure.
  • the laminated structure is a structure having two or more layers formed from different metals or oxides selected from the above materials. For example, CuO / Cu. In this specification, Cu or Al may be referred to as “low-resistance material”.
  • the third source electrodes 52a3 to 52d3 and the third drain electrodes 53a3 to 53d3 are made of, for example, Ti.
  • the thicknesses of the third source electrodes 52a3 to 52d3 and the third drain electrodes 53a3 to 53d3 are, for example, 30 nm to 150 nm.
  • the third source electrodes 52a3 to 52d3 and the third drain electrodes 53a3 to 53d3 are Ti, for example, TiO x , W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta, and these Or alloys thereof, or nitride or silicide materials thereof.
  • the third source electrodes 52a3 to 52d3 and the third drain electrodes 53a3 to 53d3 have a single layer structure, but may have a laminated structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the fourth source electrode 52c4 and the fourth drain electrode 53c4 are made of, for example, Ti.
  • the thickness of the fourth source electrode 52c4 and the fourth drain electrode 52c4 is, for example, 30 nm to 150 nm.
  • the fourth source electrode 52c4 and the fourth drain electrode 53c4 are made of Ti, for example, TiO x , W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta, and alloys thereof, and They can be formed from these nitride or silicide materials.
  • the fourth source electrode 52c4 and the fourth drain electrode 53c4 have a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the oxide semiconductor layers 31a to 31d contain at least one element selected from the group consisting of In, Zn, and Ga.
  • the oxide semiconductor layers 31a to 31d are amorphous metal oxide semiconductor layers (a-IGZO layers) containing, for example, elements of In, Ga, and Zn.
  • the thickness of the oxide semiconductor layers 31a to 31d is, for example, 10 nm to 200 nm.
  • the second insulating layer 22 is made of, for example, silicon dioxide or silicon nitride.
  • the thickness of the second insulating layer 22 is, for example, 10 nm to 500 nm.
  • the third insulating layer 23 is made of, for example, a photosensitive organic insulating film material.
  • the thickness of the third insulating layer 23 is, for example, 1000 nm to 3000 nm.
  • the pixel electrode 54 is a transparent electrode such as ITO (Indium Tin Oxide).
  • the thickness of the pixel electrode 54 is, for example, 50 nm to 200 nm.
  • the TFT having such a structure can be manufactured by a manufacturing method described later, and the oxide semiconductor layers 31a to 31d can be formed after forming the source electrode and the drain electrode. Therefore, since it is not necessary to form a protective layer for preventing damage to the oxide semiconductor layer that occurs in the patterning process of the source electrode and the drain electrode, the number of manufacturing steps does not increase and the manufacturing cost does not increase.
  • a-IGZO amorphous oxide
  • an annealing treatment is performed to produce an oxide semiconductor. It is preferable to reduce the impurity level of the layer.
  • the source electrode and the drain electrode of a TFT having an oxide semiconductor layer formed from a-IGZO are formed from Cu or Al, Cu or Al diffuses into the oxide semiconductor layer in the annealing process, and the TFT Characteristics may deteriorate.
  • the source electrode and the drain electrode are formed from Cu
  • the oxide semiconductor layer and the source electrode and the drain electrode are in direct contact with each other, the adhesion between the oxide semiconductor layer and the source electrode and the drain electrode is lowered by the annealing treatment.
  • a TFT in which the area where the oxide semiconductor layers 31a to 31d are in contact with a low-resistance material (for example, Cu or Al) is minimized or is prevented from being obtained can be obtained. Accordingly, it is possible to reduce the deterioration of the adhesion between the oxide semiconductor layers 31a to 31d and Cu, for example, generated in the annealing process. In addition, the low resistance material can be prevented from diffusing into the oxide semiconductor layers 31a to 31d. As a result, a semiconductor device having good TFT characteristics is realized.
  • a low-resistance material for example, Cu or Al
  • FIG. 3 and 4 are diagrams schematically showing the semiconductor device 100A.
  • FIG. 3A is a schematic plan view of the pixel portion 101 in the semiconductor device 100A
  • FIG. 3B is a schematic plan view of the gate / source terminal portion 102 of the semiconductor device 100A.
  • 4A and 4B are schematic cross-sectional views corresponding to the lines I-I 'and II-II' shown in FIG.
  • a source wiring 52as extending along the pixel column direction, a gate wiring 51 and an auxiliary capacitance wiring 51 ′ extending along the pixel row direction are formed in the pixel portion 101.
  • a TFT 10A is formed in the vicinity of a point where the first source electrode 52a1 and the gate line 51 intersect, and an auxiliary capacitor Cs is formed on the auxiliary capacitor line 51 '.
  • the oxide semiconductor layer 31a of the TFT 10A is in contact with the upper surface of the first source electrode 52a1 and the upper surface of the first drain electrode 53a1, respectively.
  • the first and second drain electrodes 53a1 and 53a2 extend to the auxiliary capacitance line 51 '.
  • the pixel electrode 54 is in contact with the second drain electrode 53a2.
  • an oxide semiconductor layer 32 ' may be formed between the pixel electrode 54 and the second drain electrode 53a2 in the auxiliary capacitance Cs region.
  • the second drain electrode 53a2 is made of, for example, Ti or Al.
  • the connecting portion 51 ′′ is in contact with the connecting portion 54 ′ in an opening obtained by etching the second insulating layer 22 and the third insulating layer 23 simultaneously.
  • the connecting portion 54 ' is in contact with the respective side surfaces of the connecting portions 53a1' and 53a2 'in the opening 1'.
  • the connection portion 53a3 ' may be formed on the connection portion 53a2'.
  • the connection portion 51 ′′ is made of the same material as the gate electrode 51.
  • connection part 53a1 ′ and the connection part 53a3 ′ are made of the same material as the first source electrode 52a1 and the first drain electrode 53a1, and the connection part 53a2 ′ is the same as the second source electrode 52a2 and the second drain electrode 53a2. Formed from material.
  • the connection portion 54 ′ is formed from the same material as the pixel electrode 54.
  • the TFT formed in the pixel portion 101 is not limited to the TFT 10A, and may be the above-described TFT 10B to TFT 10D.
  • the semiconductor devices 100A to 100D are used for display devices such as liquid crystal display devices and organic EL display devices.
  • a gate electrode 51 is formed on an insulating substrate (eg, a glass substrate) 11 by a known method.
  • the gate electrode 51 has a laminated structure of Ti / Cu, for example.
  • the thickness of the gate electrode 51 is, for example, 100 nm to 750 nm.
  • a first insulating layer (gate insulating layer) 21 is formed on the gate electrode 51.
  • the first insulating layer 21 has a laminated structure of, for example, SiO 2 / SiN x .
  • the thickness of SiO 2 is, for example, 10 nm to 200 nm.
  • the thickness of SiN x is, for example, 100 nm to 500 nm.
  • the structure of the first insulating layer 21 may be a single layer structure.
  • a first conductive film 42a and a second conductive film 43a are formed by a known method.
  • the second conductive film 43a is formed on the first conductive film 42a.
  • the thickness of the first conductive film 42a is, for example, 30 nm to 150 nm.
  • the thickness of the second conductive film 43a is, for example, 100 nm to 600 nm.
  • the first conductive film 42a is made of, for example, Ti.
  • the first conductive film 42a is, for example, TiO x , W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta, alloys thereof, and nitrides thereof.
  • the first conductive film 42a has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the second conductive film 43a is made of Cu, for example.
  • the second conductive film 43a can be made of Cu, for example, CuO, Al, or Ti.
  • the second conductive film 43a has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals or oxides selected from the above materials. For example, CuO / Cu.
  • the first source electrode 52a1 and the first drain electrode 53a1 are formed by patterning the first conductive film 42a.
  • the second source electrode 52a2 and the second drain electrode 53a2 are formed by patterning the second conductive film 43a.
  • the second source electrode 52a2 is formed inside the first source electrode 52a1. That is, the side surface of the second source electrode 52a2 is formed on the upper surface of the first source electrode 52a1.
  • the second drain electrode 53a2 is formed inside the first drain electrode 53a1. That is, the side surface of the second drain electrode 53a2 is formed on the upper surface of the first drain electrode 53a1.
  • the distance (channel length) A1 between the side surface of the first source electrode 52a1 and the side surface of the first drain electrode 53a1 is formed to be shorter than the distance A2 between the side surface of the second source electrode 52a2 and the side surface of the second drain electrode 53a2. Is done.
  • the difference between the distance A2 and the distance A1 (distance A2 ⁇ distance A1) is preferably 2 ⁇ m or more, for example, and more preferably 4 ⁇ m or more. With such a relationship, the oxide semiconductor layer 31a can be formed so as not to contact the second source electrode 52a2 and the second drain electrode 53a2.
  • an oxide semiconductor film 30 (not shown) is formed by, eg, sputtering.
  • the thickness of the oxide semiconductor film 30 is, for example, 10 nm to 200 nm.
  • the oxide semiconductor film 30 is formed of at least one element selected from the group consisting of In, Zn, or Ga.
  • the oxide semiconductor film 30 is made of, for example, a-IGZO.
  • an oxide semiconductor layer 31a is formed from the oxide semiconductor film 30 by a known method. At this time, the oxide semiconductor layer 31a is formed so as to be in contact with the first source electrode 52a1 and the first drain electrode 53a1 and not in contact with the second source electrode 52a2 and the second drain electrode 53a2.
  • the distances L1 and L2 are 2 ⁇ m or more is preferable.
  • the second insulating layer 22 is formed on the oxide semiconductor layer 31a.
  • the thickness of the second insulating layer 22 is, for example, 10 nm to 500 nm.
  • the second insulating layer 22 is made of, for example, silicon dioxide and silicon nitride, and more preferably made of silicon nitride.
  • the annealing conditions are, for example, a temperature of 350 degrees and a time of 1 hour.
  • a TFT having stable on-off characteristics can be obtained by the annealing treatment.
  • a third insulating layer 23 is formed on the second insulating layer 22 by a known method.
  • the thickness of the third insulating layer 23 is, for example, 1000 nm to 3000 nm.
  • the third insulating layer 23 is formed from, for example, a photosensitive organic insulating film material.
  • the pixel electrode 54 is formed on the third insulating layer 23 by a known method to obtain the TFT 10A shown in FIG.
  • the thickness of the pixel electrode 54 is, for example, 50 nm to 200 nm.
  • the pixel electrode 54 is a transparent electrode such as ITO.
  • TFT 10B a manufacturing method of the TFT 10B will be described.
  • the process common to the manufacturing process of TFT10A is abbreviate
  • the layers up to the first insulating layer 21 are formed by the method described above.
  • a first conductive film 42b and a second conductive film 43b are formed on the first insulating layer 21 by a known method.
  • the second conductive film 43b is formed in contact with the lower surface of the first conductive film 42b.
  • the thickness of the first conductive film 42b is, for example, 30 nm to 150 nm.
  • the thickness of the second conductive film 43b is, for example, 100 nm to 600 nm.
  • the first conductive film 42b is made of, for example, Ti.
  • the first conductive film 42b Other Ti, for example, TiO x, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta and their alloys, as well as these nitride material or It can be formed from a silicide material.
  • the first conductive film 42b has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the second conductive film 43b is made of Cu, for example.
  • the second conductive film 43b can be made of Cu, for example, CuO, Al, or Ti.
  • the second conductive film 43b has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals or oxides selected from the above materials. For example, CuO / Cu.
  • a third conductive film 46b (not shown) may be formed between the first insulating layer 21 and the second conductive film 43b.
  • the thickness of the third conductive film 46b is, for example, 30 nm to 150 nm.
  • the third conductive film 46b is made of, for example, Ti.
  • the third conductive film 46b Other Ti, for example, TiO x, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta and their alloys, as well as these nitride material or It can be formed from a silicide material.
  • the third conductive film 46b has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the first source electrode 52b1 and the first drain electrode 53b1 are formed by patterning the first conductive film 42b.
  • the second source electrode 52b2 and the second drain electrode 53b2 are formed by patterning the second conductive film 43b.
  • the oxide semiconductor film 30 is formed by the method described above.
  • the oxide semiconductor layer 31b is formed in contact with the upper surfaces of the first source electrode 52b1 and the first drain electrode 53b1.
  • the oxide semiconductor layer 31b is formed in contact with the side surface of the second source electrode 52b2, and is formed in contact with the side surface of the second drain electrode 53b2.
  • a third source electrode 52b3 may be formed between the first insulating layer 21 and the second source electrode 52b2, and the third drain electrode 53b3 is formed between the first insulating layer 21 and the second drain electrode 53b2. It may be formed.
  • the third source electrode 52b3 and the third drain electrode 53b3 are formed from the above-described third conductive film 46b.
  • the TFT 10B shown in FIG. 1B is manufactured by the manufacturing method described above. Further, when the third source electrode 52b3 and the third drain electrode 53b3 are formed, the TFT 10B 'shown in FIG. 1 (d) is manufactured.
  • TFT 10C a manufacturing method of the TFT 10C will be described.
  • the process common to the manufacturing process of TFT10B is abbreviate
  • the layers up to the first insulating layer 21 are formed by the method described above.
  • a first conductive film 42c and a second conductive film 43c are formed on the first insulating layer 21 by a known method.
  • the second conductive film 43c is formed in contact with the lower surface of the first conductive film 42c.
  • the thickness of the first conductive film 42c is, for example, 30 nm to 150 nm.
  • the thickness of the second conductive film 43c is, for example, 100 nm to 600 nm.
  • the first conductive film 42c is made of, for example, Ti.
  • the first conductive film 42c Other Ti, for example, TiO x, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta and their alloys, as well as these nitride material or It can be formed from a silicide material.
  • the first conductive film 42c has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the second conductive film 43c is made of Cu, for example.
  • the second conductive film 43c can be made of Cu, for example, CuO, Al, or Ti.
  • the second conductive film 43c has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals or oxides selected from the above materials. For example, TiN / Ti.
  • a fourth conductive film 46c (not shown) may be formed between the first insulating layer 21 and the second conductive film 43c.
  • the thickness of the fourth conductive film 46c is, for example, 30 nm to 150 nm.
  • the fourth conductive film 46c is made of, for example, Ti.
  • the fourth conductive film 46c Other Ti, for example, TiO x, W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta and their alloys, as well as these nitride material or It can be formed from a silicide material.
  • the fourth conductive film 46c has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the first source electrode 52c1 and the first drain electrode 53c1 are formed by patterning the first conductive film 42c.
  • the second source electrode 52c2 and the second drain are formed by patterning the second conductive film 43c.
  • Electrode 53c2 is formed.
  • a fourth source electrode 52c4 is formed between the first insulating layer 21 and the second source electrode 52c2, and a fourth drain electrode 53c4 is formed between the first insulating layer 21 and the second drain electrode 53c2. May be.
  • the fourth source electrode 52c4 and the fourth drain electrode 53c4 are formed from the above-described fourth conductive film 46c.
  • the third conductive film 44c is formed by a known method so as to cover the side surface of the second source electrode 52c2 and the side surface of the second drain electrode 53c2.
  • the thickness of the third conductive film 44c is, for example, 30 nm to 150 nm.
  • the third conductive film 44c is made of, for example, Ti.
  • the third conductive film 44c is made of, for example, TiO x , W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta, alloys thereof, and nitride materials thereof. It can be formed from a silicide material.
  • the third conductive film 44c has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the third conductive film 44c is patterned by a known method to form a third source electrode 52c3 and a third drain electrode 53c3.
  • the third source electrode 52c3 is formed to cover the side surface of the second source electrode 52c2
  • the third drain electrode 53c3 is formed to cover the side surface of the second drain electrode 53c2.
  • the oxide semiconductor film 30 is formed by a known method.
  • oxide semiconductor layer 31c is formed in contact with the upper surfaces of the first source electrode 52c1 and the first drain electrode 53c1.
  • the oxide semiconductor layer 31c is formed in contact with the third source electrode 52c3 and the third drain electrode 53c3.
  • the oxide semiconductor layer 31c is not in contact with the second source electrode 52c2 and the second drain electrode 53c2.
  • the TFT 10C shown in FIG. 1C is manufactured by the manufacturing method described above. Further, when the fourth source electrode 52c4 and the fourth drain electrode 53c4 are formed, the TFT 10C 'shown in FIG. 1E is manufactured.
  • TFT 10D a manufacturing method of the TFT 10D will be described.
  • the process common to the manufacturing process of TFT10B is abbreviate
  • the layers up to the first insulating layer 21 are formed by the method described above.
  • a first conductive film 42d, a second conductive film 43d, and a third conductive film 44d are formed on the first insulating layer 21 by a known method.
  • the second conductive film 43d is formed under the first conductive film 42b
  • the third conductive film 44d is formed under the second conductive film 43d.
  • the thickness of the first conductive film 42d and the third conductive film 44d is, for example, 30 nm to 150 nm.
  • the thickness of the second conductive film 43d is, for example, 100 nm to 600 nm.
  • the first conductive film 42d and the third conductive film 44d are made of, for example, Ti.
  • the first conductive film 42d and the third conductive film 44d are, for example, TiO x , W, Nb, V, Zr, Ni, Pt, Pd, Rh, Ir, Mo, Cr, Ta, and alloys thereof, and They can be formed from these nitride or silicide materials.
  • the first conductive film 42d and the third conductive film 44d have a single-layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals, oxides, alloys, and nitride materials or silicide materials selected from the above materials. For example, TiN / Ti.
  • the second conductive film 43d is made of Cu, for example.
  • the second conductive film 43d can be made of Cu, for example, CuO, Al, or Ti.
  • the second conductive film 43d has a single layer structure, but may have a stacked structure.
  • the laminated structure is a structure having two or more layers formed from different metals or oxides selected from the above materials. For example, CuO / Cu.
  • the first source electrode 52d1 and the first drain electrode 53d1 are formed by patterning the first conductive film 42d.
  • the second source electrode 52d2 and the second drain electrode 53d2 are formed by patterning the second conductive film 43d.
  • a third source electrode 52d3 and a third drain electrode 53d3 are formed.
  • the second source electrode 52d2 is formed inside the first source electrode 52d1 and the third source electrode 52d3 due to the etching rate difference between the first conductive film 42d and the third conductive film 44d and the second conductive film 43d. Is done.
  • the side surface of the second source electrode 52d2 is formed on the upper surface of the third source electrode 52d3, and is formed on the lower surface of the first source electrode 52d1.
  • the second drain electrode 53d2 is formed inside the first drain electrode 53d1 and the third drain electrode 53d3. That is, the side surface of the second drain electrode 53d2 is formed on the upper surface of the third drain electrode 53d3, and is formed on the lower surface of the first drain electrode 53d1.
  • the oxide semiconductor film 30 is formed by the method described above.
  • the oxide semiconductor layer 31d is formed in contact with the upper surfaces of the first source electrode 52d1 and the first drain electrode 53d1.
  • the oxide semiconductor layer 31d is formed so as not to contact the second source electrode 52d2 and the second drain electrode 53d2.
  • the oxide semiconductor layer 31d is formed in contact with the side surfaces of the third source electrode 52d3 and the third drain electrode 53d3.
  • a gap h1 is formed between the second source electrode 52d2 and the oxide semiconductor layer 31d
  • a gap h2 is formed between the second drain electrode 53d2 and the oxide semiconductor layer 31d.
  • the widths of the gaps h1 and h2 are each preferably 1 ⁇ m or more.
  • the widths of the gaps h1 and h2 are 1 ⁇ m or more, for example, when the source electrode and the drain electrode are formed by etching from a metal film having Ti / Cu, generation of chloride can be prevented.
  • the oxide semiconductor layer 31d and the side surface of the second source electrode 52d2 or the side surface of the second drain electrode 53d2 may be in contact with each other.
  • the TFT 10D shown in FIG. 2 is manufactured by the manufacturing method described above.
  • the oxide semiconductor layers 31a to 31d are formed after the source electrode and the drain electrode are formed. Therefore, since it is not necessary to form a protective layer for preventing damage to the oxide semiconductor layer that occurs in the patterning step of the source electrode and the drain electrode, the number of manufacturing steps does not increase, and the manufacturing cost does not increase.
  • a TFT in which the area in which the oxide semiconductor layers 31a to 31d are in contact with a low-resistance material (for example, Cu or Al) is minimized or is prevented from being obtained can be obtained. Therefore, the low resistance material can be prevented from diffusing into the oxide semiconductor layers 31a to 31d.
  • a low-resistance material for example, Cu or Al
  • the applicable range of the present invention is extremely wide, and it can be applied to a semiconductor device provided with a TFT, or an electronic device in any field having such a semiconductor device.
  • a semiconductor device provided with a TFT, or an electronic device in any field having such a semiconductor device.
  • it can be used for an active matrix liquid crystal display device or an organic EL display device.
  • Such a display device can be used for a display screen of a mobile phone or a portable game machine, a monitor of a digital camera, or the like. Therefore, the present invention can be applied to all electronic devices in which a liquid crystal display device or an organic EL display device is incorporated.

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Abstract

　本発明の半導体装置（１００Ａ）は、酸化物半導体層（３１ａ）と、第１および第２ソース電極（５２ａ１および５２ａ２）と、第１および第２ドレイン電極（５３ａ１および５３ａ２）とを有する。第２ソース電極（５２ａ２）は、第１ソース電極の上面と接触するように形成され、かつ、第１ソース電極（５２ａ１）の内側に形成されている。第２ドレイン電極（５３ａ２）は、第１ドレイン電極（５３ａ１）の上面と接触するように形成され、かつ、第１ドレイン電極（５３ａ１）の内側に形成されている。酸化物半導体層（３１ａ）は、第１ソース電極（５２ａ１）および第１ドレイン電極（５３ａ１）の上面と接触するように形成されている。

Description

半導体装置、半導体装置の製造方法、および表示装置
　本発明は、酸化物半導体を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備える半導体装置、半導体装置の製造方法、および表示装置に関する。
　近年、インジウム（Ｉｎ）、亜鉛（Ｚｎ）またはガリウム（Ｇａ）などを含有した酸化物半導体層を用いたＴＦＴの開発が盛んに行われている（例えば特許文献１～４）。酸化物半導体層を用いたＴＦＴは、移動度が高いという特性を有する。
　しかしながら、酸化物半導体層を有するＴＦＴでは、ソース・ドレイン電極の形成のためのエッチング工程において、その下方にある酸化物半導体層がダメージを受けやすい。このため、ＴＦＴのチャネル領域として酸化物半導体層を用いると、安定したＴＦＴ特性を得ることが難しいという問題がある。
　これに対し、例えば特許文献３には、酸化物半導体層上にチャネル領域を保護する絶縁層（以下、保護層という）を形成することが提案されている。これにより、例えばソース・ドレイン電極の形成のためのエッチング工程において生じる酸素欠損による酸化物半導体層のチャネル領域の低抵抗化が防止され、オフ電流の小さなＴＦＴ特性を実現できる。
特開２００３－２９８０６２号公報 特開２００９－２５３２０４号公報 特開２００８－１６６７１６号公報 特開２００８－２７７１０１号公報
　しかしながら、特許文献３に記載されているＴＦＴの製造方法によると、二酸化シリコン（ＳｉＯ2）または窒化シリコン（ＳｉＮX）から保護層を形成しているので、製造工程数が増加し製造コストが増大するという問題がある。
　本発明は上記課題に鑑みたものであり、その目的は、良好な特性を有する半導体装置、および製造コストの増大を抑えたＴＦＴの製造方法を提供することにある。
　本発明による半導体装置は、絶縁基板と、前記絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成された絶縁層と、前記絶縁層上に形成されたＩｎ、ＺｎまたはＧａからなる群から選択される少なくとも１つの元素を含む酸化物半導体層と、前記絶縁層上に形成された第１および第２ソース電極と、前記絶縁層上に形成された第１および第２ドレイン電極とを有し、前記第２ソース電極は、前記第１ソース電極の上面と接触するように形成され、かつ、前記第１ソース電極の内側に形成され、前記第２ドレイン電極は、前記第１ドレイン電極の上面と接触するように形成され、かつ、前記第１ドレイン電極の内側に形成され、前記酸化物半導体層は、前記第１ソース電極および前記第１ドレイン電極の上面と接触するように形成されている。
　ある実施形態において、前記酸化物半導体層は、前記第２ソース電極および前記第２ドレイン電極と接触していない。
　本発明による他の実施形態における半導体装置は、絶縁基板と、前記絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成された絶縁層と、前記絶縁層上に形成されたＩｎ、ＺｎまたはＧａからなる群から選択される少なくとも１つの元素を含む酸化物半導体層と、前記絶縁層上に形成された第１および第２ソース電極と、前記絶縁層上に形成された第１および第２ドレイン電極とを有し、前記第２ソース電極は、前記第１ソース電極の下面と接触して形成され、前記第２ドレイン電極は、前記第１ドレイン電極の下面と接触して形成され、前記酸化物半導体層は、前記第１ソース電極および前記第１ドレイン電極の上面と接触して形成されている。
　ある実施形態において、前記酸化物半導体層は、前記第２ソース電極および前記第２ドレイン電極のそれぞれの側面で接触している。
　ある実施形態において、前記第２ソース電極は、前記第１ソース電極の内側に形成され、前記第２ドレイン電極は、前記第１ドレイン電極の内側に形成され、前記酸化物半導体層は、前記第２ソース電極および前記第２ドレイン電極と接触していない。
　ある実施形態において、前記半導体装置は、前記絶縁層と前記第２ソース電極との間に、前記第２ソース電極と接触するように形成された第３ソース電極と、前記絶縁層と前記第２ドレイン電極との間に、前記第２ドレイン電極と接触するように形成された第３ドレイン電極とをさらに有する。
　ある実施形態において、前記半導体装置は、前記第２ソース電極の側面に接触するように形成された第３ソース電極と、前記第２ドレイン電極の側面に接触するように形成された第３ドレイン電極とをさらに有し、前記酸化物半導体層は、前記第３ソース電極および前記第３ドレイン電極と接触している。
　ある実施形態において、前記半導体装置は、前記絶縁層と前記第２ソース電極との間に、前記第２ソース電極と接触するように形成された第４ソース電極と、前記絶縁層と前記第２ドレイン電極との間に、前記第２ドレイン電極と接触するように形成された第４ドレイン電極とをさらに有する。
　ある実施形態において、前記第４ソース電極および前記第４ドレイン電極は、酸化チタンを含む。
　ある実施形態において、前記第４ソース電極および前記第４ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含む。
　ある実施形態において、前記第４ソース電極および前記第４ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含むナイトライド材料またはシリサイド材料から形成されている。
　ある実施形態において、前記第３ソース電極および前記第３ドレイン電極は、酸化チタンを含む。
　ある実施形態において、前記第３ソース電極および前記第３ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含む。
　ある実施形態において、前記第３ソース電極および前記第３ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含むナイトライド材料またはシリサイド材料から形成されている。
　ある実施形態において、前記第１ソース電極および前記第１ドレイン電極は、酸化チタンを含む。
　ある実施形態において、前記第１ソース電極および前記第１ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含む。
　ある実施形態において、前記第１ソース電極および前記第１ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含むナイトライド材料またはシリサイド材料から形成されている。
　ある実施形態において、前記第２ソース電極および前記第２ドレイン電極は、Ｃｕ、ＡｌまたはＴｉのいずれかを含む。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む酸化物を含有する。
　本発明の表示装置は、上述の半導体装置を有する表示装置である。
　本発明による半導体装置の製造方法は、上述の半導体装置の製造方法である。
　本発明によると、酸化物半導体層を用いたＴＦＴにおいて、製造工程数および製造コストの増大を抑えつつ、良好なＴＦＴ特性が安定して実現される。
（ａ）～（ｅ）は、本発明による実施形態における半導体装置１００Ａ～１００Ｃ、１００Ｂ’および１００Ｃ’の模式的な断面図である。 他の実施形態における半導体装置１００Ｄの模式的な断面図である。 （ａ）は、半導体装置１００Ａの画素部１０１の模式的な平面図であり、（ｂ）は、半導体装置１００Ａのゲート・ソース端子部１０２の模式的な平面図である。 （ａ）および（ｂ）は、半導体装置１００Ａの画素部１０１およびゲート・ソース端子部１０２の図３のＩ－Ｉ’線およびＩＩ－ＩＩ’線に対応する模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ１０Ａの製造工程を示した模式的な断面図である。
　図面を参照して本発明による実施形態における半導体装置およびその製造方法を説明する。ただし、本発明は例示する実施形態に限定されない。
　本発明による実施形態における半導体装置１００Ａ～１００Ｄについて説明する。なお、簡単のため、例示して説明するＴＦＴ１０Ａ～１０Ｄのうち共通するＴＦＴの構成要素には同じ参照符号を付す。
　図１および図２は、それぞれの半導体装置１００Ａ～１００Ｄの模式的な断面図である。
　半導体装置１００Ａ、１００Ｂ、１００Ｂ’、１００Ｃ、１００Ｃ’および１００Ｄは、それぞれ絶縁基板（例えばガラス基板）１１上にＴＦＴ１０Ａ、ＴＦＴ１０Ｂ、ＴＦＴ１０Ｂ’、ＴＦＴ１０Ｃ、ＴＦＴ１０Ｃ’およびＴＦＴ１０Ｄを有する。
　図１（ａ）に示すように、ＴＦＴ１０Ａは、ゲート電極５１と、ゲート電極５１上に形成された第１絶縁層（ゲート絶縁層）２１とを有する。ＴＦＴ１０Ａは、さらに、第１絶縁層２１上に形成された第１ソース電極５２ａ１および第２ソース電極５２ａ２と、第１絶縁層２１上に形成された第１ドレイン電極５３ａ１および第２ドレイン電極５３ａ２とを有する。第２ソース電極５２ａ２は、第１ソース電極５２ａ１の上面と接触するように形成され、かつ、第１ソース電極５２ａ１の内側に形成されている。つまり、第２ソース電極５２ａ２の側面は、第１ソース電極５２ａ１の上面に形成されている。第２ドレイン電極５３ａ２は、第１ドレイン電極５３ａ１の上面と接触するように形成され、かつ、第１ドレイン電極５３ａ１の内側に形成されている。つまり、第２ドレイン電極５３ａ２の側面は、第１ドレイン電極５３ａ１の上面に形成されている。酸化物半導体層３１ａは、第１ソース電極５２ａ１および第１ドレイン電極５３ａ１の上面と接触するように形成されている。さらに、酸化物半導体層３１ａは、第２ソース電極５２ａ２および第２ドレイン電極５３ａ２のそれぞれと接触していない。また、第３ソース電極５２ａ３（図示されていない）を第２ソース電極５２ａ２の上面と接触するように形成してもよく、第３ドレイン電極５３ａ３（図示されていない）を第２ドレイン電極５３ａ２の上面と接触するように形成してもよい。この場合、酸化物半導体層３１ａは、第３ソース電極５２ａ３および第３ドレイン電極５３ａ３のそれぞれと接触してもよいし、接触していなくてもよい。さらに、ＴＦＴ１０Ａは、酸化物半導体層３１ａ上に形成された第２絶縁層２２を有し、第２絶縁層２２上に形成された第３絶縁層２３を有する。さらに、ＴＦＴ１０Ａは、第３絶縁層２３上に形成された画素電極５４と接続している。
　図１（ｂ）に示すように、ＴＦＴ１０Ｂは、ゲート電極５１と、ゲート電極５１上に形成された第１絶縁層（ゲート絶縁層）２１とを有する。ＴＦＴ１０Ｂは、さらに、第１絶縁層２１上に形成された第１ソース電極５２ｂ１および第２ソース電極５２ｂ２と、第１絶縁層２１上に形成された第１ドレイン電極５３ｂ１および第２ドレイン電極５３ｂ２とを有する。第２ソース電極５２ｂ２は、第１ソース電極５２ｂ１の下面と接触するように形成されている。第２ドレイン電極５３ｂ２は、第１ドレイン電極５３ｂ１の下面と接触するように形成されている。酸化物半導体層３１ｂは、第１ソース電極５２ｂ１および第１ドレイン電極５３ｂ１の上面と接触するように形成されている。酸化物半導体層３１ｂは、第２ソース電極５２ｂ２および第２ドレイン電極５３ｂ２のそれぞれの側面で接触している。さらに、ＴＦＴ１０Ｂは、酸化物半導体層３１ｂ上に形成された第２絶縁層２２を有し、第２絶縁層２２上に形成された第３絶縁層２３を有する。さらに、ＴＦＴ１０Ｂは、第３絶縁層２３上に形成された画素電極５４と接続している。
　ＴＦＴ１０Ｂにおいて、図１（ｄ）に示すように第１絶縁層２１と第２ソース電極５２ｂ２との間に、第３ソース電極５２ｂ３が第２ソース電極５２ｂ２と接触するように形成されてもよい。同様に、第１絶縁層２１と第２ドレイン電極５３ｂ２との間に、第３ドレイン電極５３ｂ３が第２ドレイン電極５３ｂ２と接触するように形成されてもよい。ＴＦＴ１０Ｂに第３ソース電極５２ｂ３および第３ドレイン電極５３ｂ３が追加されたＴＦＴをＴＦＴ１０Ｂ’ということにする。
　図１（ｃ）に示すように、ＴＦＴ１０Ｃは、ゲート電極５１と、ゲート電極５１上に形成された第１絶縁層（ゲート絶縁層）２１とを有する。ＴＦＴ１０Ｃは、さらに第１絶縁層２１上に形成された第１ソース電極５２ｃ１および第２ソース電極５２ｃ２と、第１絶縁層２１上に形成された第１ドレイン電極５３ｃ１および第２ドレイン電極５３ｃ２とを有する。第２ソース電極５２ｃ２は、第１ソース電極５２ｃ１の下面と接触するように形成されている。第２ドレイン電極５３ｃ２は、第１ドレイン電極５３ｃ１の下面と接触するように形成されている。さらに、ＴＦＴ１０Ｃは、第２ソース電極５２ｃ２の側面に形成された第３ソース電極５２ｃ３を有し、第２ドレイン電極５３ｃ２の側面に形成された第３ドレイン電極５３ｃ３を有する。酸化物半導体層３１ｃは、第１ソース電極５２ｃ１および第１ドレイン電極５３ｃ１の上面と接触するように形成されている。酸化物半導体層３１ｃは、第３ソース電極５２ｃ３および第３ドレイン電極５３ｃ３に接触している。酸化物半導体層３１ｃは、第２ソース電極５２ｃ２および第２ドレイン電極５３ｃ２と接触していない。さらに、ＴＦＴ１０Ｃは、酸化物半導体層３１ｃ上に形成された第２絶縁層２２を有し、第２絶縁層２２上に形成された第３絶縁層２３を有する。さらに、ＴＦＴ１０Ｃは、第３絶縁層２３上に形成された画素電極５４と接続している。
　ＴＦＴ１０Ｃにおいて、図１（ｅ）に示すように第１絶縁層２１と第２ソース電極５２ｃ２との間に第４ソース電極５２ｃ４が第２ソース電極５２ｃ２と接触するように形成されてもよい。同様に、第１絶縁層２１と第２ドレイン電極５３ｃ２との間に第４ドレイン電極５３ｃ４が第２ドレイン電極５３ｃ２と接触するように形成されてもよい。ＴＦＴ１０Ｃに第４ソース電極５２ｃ４および第４ドレイン電極５３ｃ４が追加されたＴＦＴをＴＦＴ１０Ｃ’ということにする。
　図２に示すように、ＴＦＴ１０Ｄは、ゲート電極５１と、ゲート電極５１上に形成された第１絶縁層（ゲート絶縁層）２１とを有する。ＴＦＴ１０Ｄは、さらに、第１絶縁層２１上に形成された第１ソース電極５２ｄ１、第２ソース電極５２ｄ２および第３ソース電極５２ｄ３を有する。ＴＦＴ１０Ｄは、第１絶縁層２１上に形成された第１ドレイン電極５３ｄ１、第２ドレイン電極５３ｄ２および第３ドレイン電極５３ｄ３を有する。第２ソース電極５２ｄ２は、第１ソース電極５２ｄ１の下面と接触するように形成されている。第３ソース電極５２ｄ３は、第２ソース電極５２ｄ２の下面と接触するように形成されている。第２ドレイン電極５３ｄ２は、第１ドレイン電極５３ｄ１の下面と接触するように形成されている。第３ドレイン電極５３ｄ３は、第２ドレイン電極５３ｄ２の下面と接触するように形成されている。第２ソース電極５２ｄ２は、第１および第３ソース電極５２ｄ１および５２ｄ３の内側に形成され、第２ドレイン電極５３ｄ２は、第１および第３ドレイン電極５３ｄ１および５３ｄ３の内側に形成されている。つまり、第２ソース電極５２ｄ２の側面は、第３ソース電極５２ｄ３の上面に形成され、かつ、第１ソース電極５２ｄ１の下面に形成されている。第２ドレイン電極５３ｄ２の側面は、第３ドレイン電極５３ｄ３の上面に形成され、かつ、第１ドレイン電極５３ｄ１の下面に形成されている。酸化物半導体層３１ｄは、第１ソース電極５２ｄ１および第１ドレイン電極５３ｄ１の上面と接触するように形成されている。ＴＦＴ１０Ｄは、酸化物半導体層３１ｄの側面と第２ソース電極５２ｄ２との間に、隙間ｈ１を有する。さらに、ＴＦＴ１０Ｄは、酸化物半導体層３１ｄの側面と第２ドレイン電極５３ｄ２との間に、隙間ｈ２を有する。従って、酸化物半導体層３１ｄは、第２ソース電極５２ｄ２および第２ドレイン電極５３ｄ２と接触していない。あるいは、酸化物半導体層３１ｄは、第２ソース電極５２ｄ２の側面、または、第２ドレイン電極５３ｄ２の側面のいずれか一方と接触してもよい。酸化物半導体層３１ｄは、第３ソース電極５２ｄ３および第３ドレイン電極５３ｄ３のそれぞれの側面で接触している。さらに、ＴＦＴ１０Ｄは、酸化物半導体層３１ｄ上に形成された第２絶縁層２２を有し、第２絶縁層２２上に形成された第３絶縁層２３を有する。さらに、ＴＦＴ１０Ｄは、第３絶縁層２３上に形成された画素電極５４と接続している。
　ゲート電極５１は、例えば下層にＴｉ（チタン）層が形成され、その上に例えばＣｕ（銅）層が形成された積層構造を有している。Ｔｉ層の厚さは、例えば３０ｎｍ～１５０ｎｍであり、Ｃｕ層の厚さは、例えば１００ｎｍ～６００ｎｍである。
　第１絶縁層（ゲート絶縁層）２１は、例えば二酸化シリコン（ＳｉＯ2）または窒化シリコン（ＳｉＮx）から形成されている。第１絶縁層２１の厚さは、例えば１００ｎｍ～５００ｎｍである。
　第１ソース電極５２ａ１～５２ｄ１および第１ドレイン電極５３ａ１～５３ｄ１は、例えばＴｉから形成されている。第１ソース電極５２ａ１～５２ｄ１および第１ドレイン電極５３ａ１～５３ｄ１の厚さは、例えば３０ｎｍ～１５０ｎｍである。第１ソース電極５２ａ１～５２ｄ１および第１ドレイン電極５３ａ１～５３ｄ１はＴｉの他、例えば、ＴｉＯx（酸化チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）、Ｚｒ（ジルコニウム）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｔａ（タンタル）やこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第１ソース電極５２ａ１～５２ｄ１および第１ドレイン電極５３ａ１～５３ｄ１は、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。
　第２ソース電極５２ａ２～５２ｄ２および第２ドレイン電極５３ａ２～５３ｄ２は、例えばＣｕから形成されている。第２ソース電極５２ａ２～５２ｄ２および第２ドレイン電極５３ａ２～５３ｄ２の厚さは、例えば１００ｎｍ～６００ｎｍである。第２ソース電極５２ａ２～５２ｄ２および第２ドレイン電極５３ａ２～５３ｄ２はＣｕの他、例えばＣｕＯ（酸化銅（ＩＩ））、ＡｌまたはＴｉから形成され得る。第２ソース電極５２ａ２～５２ｄ２および第２ドレイン電極５３ａ２～５３ｄ２は、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属または酸化物から形成された２以上の層を有する構造である。例えばＣｕＯ／Ｃｕである。本明細書において、ＣｕまたはＡｌを「低抵抗の材料」という場合がある。
　第３ソース電極５２ａ３～５２ｄ３および第３ドレイン電極５３ａ３～５３ｄ３は、例えばＴｉから形成されている。第３ソース電極５２ａ３～５２ｄ３および第３ドレイン電極５３ａ３～５３ｄ３の厚さは、例えば３０ｎｍ～１５０ｎｍである。第３ソース電極５２ａ３～５２ｄ３および第３ドレイン電極５３ａ３～５３ｄ３はＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、もしくはこれらのナイトライド材料またはシリサイド材料から形成され得る。第３ソース電極５２ａ３～５２ｄ３および第３ドレイン電極５３ａ３～５３ｄ３は、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。
　第４ソース電極５２ｃ４および第４ドレイン電極５３ｃ４は、例えばＴｉから形成されている。第４ソース電極５２ｃ４および第４ドレイン電極５２ｃ４の厚さは、例えば３０ｎｍ～１５０ｎｍである。第４ソース電極５２ｃ４および第４ドレイン電極５３ｃ４はＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第４ソース電極５２ｃ４および第４ドレイン電極５３ｃ４は、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。
　酸化物半導体層３１ａ～３１ｄは、Ｉｎ、ＺｎおよびＧａからなる群から選択される少なくとも１つの元素を含む。酸化物半導体層３１ａ～３１ｄは、例えばＩｎ、ＧａおよびＺｎの元素を含有するアモルファス金属酸化物半導体層（ａ－ＩＧＺＯ層）である。酸化物半導体層３１ａ～３１ｄの厚さは、例えば１０ｎｍ～２００ｎｍである。
　第２絶縁層２２は、例えば、ニ酸化シリコンまたは窒化シリコンから形成されている。第２絶縁層２２の厚さは、例えば１０ｎｍ～５００ｎｍである。
　第３絶縁層２３は、例えば感光性の有機絶縁膜材料から形成される。第３絶縁層２３の厚さは、例えば１０００ｎｍ～３０００ｎｍである。
　画素電極５４は、例えばＩＴＯ（Indium Tin Oxide）などの透明電極である。画素電極５４の厚さは、例えば５０ｎｍ～２００ｎｍである。
　このような構成を有するＴＦＴは、後述する製造方法によって製造することができ、ソース電極およびドレイン電極を形成した後に酸化物半導体層３１ａ～３１ｄを形成し得る。従って、ソース電極およびドレイン電極のパターニング工程で生じる酸化物半導体層へのダメージを防ぐための保護層を形成しなくてもよいので、製造工程数が増大せず、製造コストが増大しない。
　また、本発明者の検討によると、例えばＩｎ、ＧａおよびＺｎを含有するアモルファス酸化物（ａ－ＩＧＺＯ）から形成された酸化物半導体層を有するＴＦＴの製造工程において、アニール処理を行い酸化物半導体層の不純物準位の低減を行うことが好ましい。しかしながら、例えばａ－ＩＧＺＯから形成された酸化物半導体層を有するＴＦＴのソース電極およびドレイン電極をＣｕまたはＡｌから形成した場合、アニール処理工程でＣｕまたはＡｌが酸化物半導体層へ拡散し、ＴＦＴの特性が劣化することがある。特に、Ｃｕからソース電極およびドレイン電極を形成した場合、酸化物半導体層とソース電極およびドレイン電極とが直接接触すると、アニール処理で酸化物半導体層とソース電極およびドレイン電極との密着性が低下することがある。
　上述の構成を採用すると、酸化物半導体層３１ａ～３１ｄが低抵抗の材料（例えばＣｕまたはＡｌ）と接触する面積が最小限にされた、または、接触しないようにされたＴＦＴが得られる。従って、アニール工程で生じる酸化物半導体層３１ａ～３１ｄと例えばＣｕとの密着性の劣化を低減できる。また、低抵抗の材料が酸化物半導体層３１ａ～３１ｄへ拡散するのを防ぐことができる。その結果、良好なＴＦＴ特性を有する半導体装置が実現される。
　図３および図４は、半導体装置１００Ａを模式的に示す図である。図３（ａ）は、半導体装置１００Ａにおける画素部１０１の模式的な平面図であり、図３（ｂ）は、半導体装置１００Ａのゲート・ソース端子部１０２の模式的な平面図である。図４（ａ）および（ｂ）は、図３に示したＩ－Ｉ’線およびＩＩ－ＩＩ’線に対応した模式的な断面図である。
　図３（ａ）に示すように、画素部１０１には、画素の列方向に沿って延びるソース配線５２ａｓと、画素の行方向に沿って延びるゲート配線５１および補助容量配線５１’とが形成されている。第１ソース電極５２ａ１とゲート配線５１との交差する点の近傍には、ＴＦＴ１０Ａが形成され、補助容量配線５１’上には補助容量Ｃｓが形成されている。
　図４（ａ）に示すように、ＴＦＴ１０Ａの酸化物半導体層３１ａは、第１ソース電極５２ａ１の上面および第１ドレイン電極５３ａ１の上面とそれぞれ接触している。また、第１および第２ドレイン電極５３ａ１および５３ａ２は、補助容量配線５１’上まで延設されている。補助容量Ｃｓ上の第２および第３絶縁層２２および２３の開口部内で、画素電極５４は、第２ドレイン電極５３ａ２と接触している。
　また、図４（ｂ）に示すように、補助容量Ｃｓ領域の画素電極５４と第２ドレイン電極５３ａ２との間に酸化物半導体層３２’が形成されてもよい。このとき、第２ドレイン電極５３ａ２は、例えばＴｉまたはＡｌから形成されている。
　ゲート・ソース端子部１０２において、接続部５１’’は、第２絶縁層２２および第３絶縁層２３を同時にエッチングして得られた開口部内で接続部５４’と接触している。接続部５４’は、開口部１’内で接続部５３ａ１’および５３ａ２’のそれぞれの側面と接触している。また、接続部５３ａ２’上に接続部５３ａ３’を形成してもよい。接続部５１’’は、ゲート電極５１と同じ材料から形成されている。接続部５３ａ１’および接続部５３ａ３’は、第１ソース電極５２ａ１および第１ドレイン電極５３ａ１と同じ材料から形成されており、接続部５３ａ２’は、第２ソース電極５２ａ２および第２ドレイン電極５３ａ２と同じ材料から形成されている。接続部５４’は、画素電極５４と同じ材料から形成されている。
　なお、画素部１０１に形成されるＴＦＴは、ＴＦＴ１０Ａに限定されず上述のＴＦＴ１０Ｂ～ＴＦＴ１０Ｄであってもよい。
　半導体装置１００Ａ～１００Ｄは、例えば液晶表示装置や有機ＥＬ表示装置などの表示装置に用いられる。
　次に、ＴＦＴ１０Ａ～１０Ｄの製造方法について説明する。
　図５を参照して、ＴＦＴ１０Ａの製造方法を具体的に説明する。
　図５（ａ）に示すように、絶縁基板（例えばガラス基板）１１にゲート電極５１を公知の方法で形成する。ゲート電極５１は、例えばＴｉ／Ｃｕの積層構造を有する。ゲート電極５１の厚さは、例えば１００ｎｍ～７５０ｎｍである。
　図５（ｂ）に示すように、ゲート電極５１上に第１絶縁層（ゲート絶縁層）２１を形成する。第１絶縁層２１は、例えばＳｉＯ2／ＳｉＮxの積層構造を有する。ＳｉＯ2の厚さは、例えば１０ｎｍ～２００ｎｍである。ＳｉＮxの厚さは、例えば１００ｎｍ～５００ｎｍである。第１絶縁層２１の構造は、単層構造であってもよい。
　次に、公知の方法で、第１導電膜４２ａおよび第２導電膜４３ａ（いずれも図示されていない）を形成する。第２導電膜４３ａは、第１導電膜４２ａの上に形成されている。第１導電膜４２ａの厚さは、例えば３０ｎｍ～１５０ｎｍである。第２導電膜４３ａの厚さは、例えば１００ｎｍ～６００ｎｍである。第１導電膜４２ａは、例えばＴｉから形成されている。また、第１導電膜４２ａはＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第１導電膜４２ａは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。第２導電膜４３ａは、例えばＣｕから形成されている。また、第２導電膜４３ａはＣｕの他、例えばＣｕＯ、ＡｌまたはＴｉから形成され得る。第２導電膜４３ａは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属または酸化物から形成された２以上の層を有する構造である。例えばＣｕＯ／Ｃｕである。
　次に、第１導電膜４２ａをパターニングすることにより、第１ソース電極５２ａ１および第１ドレイン電極５３ａ１が形成される。第２導電膜４３ａをパターニングすることにより、第２ソース電極５２ａ２および第２ドレイン電極５３ａ２が形成される。このとき、第２ソース電極５２ａ２は、第１ソース電極５２ａ１の内側に形成される。つまり、第２ソース電極５２ａ２の側面は、第１ソース電極５２ａ１の上面に形成される。第２ドレイン電極５３ａ２は、第１ドレイン電極５３ａ１の内側に形成される。つまり、第２ドレイン電極５３ａ２の側面は、第１ドレイン電極５３ａ１の上面に形成される。第１ソース電極５２ａ１の側面と第１ドレイン電極５３ａ１の側面との距離（チャネル長）Ａ１は、第２ソース電極５２ａ２の側面と第２ドレイン電極５３ａ２の側面との距離Ａ２より短くなるように形成される。距離Ａ２と距離Ａ１との差（距離Ａ２－距離Ａ１）は、例えば２μｍ以上が好ましく、例えば４μｍ以上がより好ましい。このような関係を有することにより、第２ソース電極５２ａ２および第２ドレイン電極５３ａ２と接触しないように酸化物半導体層３１ａが形成され得る。
　次に、例えばスパッタ法により、酸化物半導体膜３０（図示されていない）を形成する。酸化物半導体膜３０の厚さは、例えば１０ｎｍ～２００ｎｍである。酸化物半導体膜３０は、Ｉｎ、ＺｎまたはＧａからなる群から選択される少なくとも１つの元素から形成される。酸化物半導体膜３０は、例えばａ－ＩＧＺＯから形成される。その後、図５（ｃ）に示すように、公知の方法で酸化物半導体膜３０から酸化物半導体層３１ａを形成する。このとき、酸化物半導体層３１ａは、第１ソース電極５２ａ１および第１ドレイン電極５３ａ１と接触し、第２ソース電極５２ａ２および第２ドレイン電極５３ａ２と接触しないように形成される。このとき、第２ソース電極５２ａ２と酸化物半導体層３１ａとの間の距離をＬ１とし、第２ドレイン電極５３ａ２と酸化物半導体層３１ａとの間の距離をＬ２とした場合、距離Ｌ１およびＬ２は、２μｍ以上が好ましい。
　次に、図５（ｄ）に示すように、第２絶縁層２２を酸化物半導体層３１ａ上に形成する。第２絶縁層２２の厚さは、例えば１０ｎｍ～５００ｎｍである。第２絶縁層２２は、例えば二酸化シリコンおよび窒化シリコンから形成され、窒化シリコンから形成されることがより好ましい。
　次に、アニール処理を行う。アニール処理の条件は、例えば温度が３５０度で、時間は１時間である。アニール処理によって、安定したオン－オフ特性を有するＴＦＴが得られる。
　次に、第２絶縁層２２上に、第３絶縁層２３を公知の方法で形成する。第３絶縁層２３の厚さは、例えば１０００ｎｍ～３０００ｎｍである。第３絶縁層２３は、例えば感光性の有機絶縁膜材料から形成される。
　次に、第３絶縁層２３上に画素電極５４を公知の方法で形成し、図１（ａ）に示したＴＦＴ１０Ａを得る。画素電極５４の厚さは、例えば５０ｎｍ～２００ｎｍである。画素電極５４は、例えばＩＴＯなどの透明電極である。
　次に、ＴＦＴ１０Ｂの製造方法を説明する。なおＴＦＴ１０Ａの製造工程と共通する工程は省略し、共通する構成要素には同じ符号を付す。
　上述した方法で、第１絶縁層２１までを形成する。
　次に、第１絶縁層２１上に、第１導電膜４２ｂおよび第２導電膜４３ｂ（図示されていない）を公知の方法で形成する。第２導電膜４３ｂは、第１導電膜４２ｂの下面と接触するように形成されている。第１導電膜４２ｂの厚さは、例えば３０ｎｍ～１５０ｎｍである。第２導電膜４３ｂの厚さは、例えば１００ｎｍ～６００ｎｍである。第１導電膜４２ｂは、例えばＴｉから形成されている。第１導電膜４２ｂはＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第１導電膜４２ｂは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。第２導電膜４３ｂは、例えばＣｕから形成されている。第２導電膜４３ｂはＣｕの他、例えばＣｕＯ、ＡｌまたはＴｉから形成され得る。第２導電膜４３ｂは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属または酸化物から形成された２以上の層を有する構造である。例えばＣｕＯ／Ｃｕである。また、第１絶縁層２１と第２導電膜４３ｂとの間に、第３導電膜４６ｂ（図示されていない）を形成してもよい。第３導電膜４６ｂの厚さは、例えば３０ｎｍ～１５０ｎｍである。第３導電膜４６ｂは、例えばＴｉから形成されている。第３導電膜４６ｂはＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第３導電膜４６ｂは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。
　次に、第１導電膜４２ｂをパターニングすることにより、第１ソース電極５２ｂ１および第１ドレイン電極５３ｂ１が形成される。第２導電膜４３ｂをパターニングすることにより、第２ソース電極５２ｂ２および第２ドレイン電極５３ｂ２が形成される。
　次に、上述した方法で、酸化物半導体膜３０を形成する。
　次に、公知の方法でパターニングし、酸化物半導体膜３０から酸化物半導体層３１ｂを得る。このとき、酸化物半導体層３１ｂは、第１ソース電極５２ｂ１および第１ドレイン電極５３ｂ１の上面と接触するように形成される。酸化物半導体層３１ｂは、第２ソース電極５２ｂ２の側面と接触するように形成され、かつ、第２ドレイン電極５３ｂ２の側面と接触するように形成される。また、第１絶縁層２１と第２ソース電極５２ｂ２との間に第３ソース電極５２ｂ３を形成してもよく、第１絶縁層２１と第２ドレイン電極５３ｂ２との間に第３ドレイン電極５３ｂ３を形成してもよい。このとき、第３ソース電極５２ｂ３および第３ドレイン電極５３ｂ３は、上述した第３導電膜４６ｂから形成される。
　その後、上述した製造方法で、図１（ｂ）に示したＴＦＴ１０Ｂが製造される。また、第３ソース電極５２ｂ３および第３ドレイン電極５３ｂ３を形成した場合、図１（ｄ）に示すＴＦＴ１０Ｂ’が製造される。
　次に、ＴＦＴ１０Ｃの製造方法を説明する。なおＴＦＴ１０Ｂの製造工程と共通する工程は省略し、共通する構成要素には同じ符号を付す。
　上述した方法で、第１絶縁層２１までを形成する。
　次に、第１絶縁層２１上に、第１導電膜４２ｃおよび第２導電膜４３ｃ（図示されていない）を公知の方法で形成する。第２導電膜４３ｃは、第１導電膜４２ｃの下面と接触するように形成されている。第１導電膜４２ｃの厚さは、例えば３０ｎｍ～１５０ｎｍである。第２導電膜４３ｃの厚さは、例えば１００ｎｍ～６００ｎｍである。第１導電膜４２ｃは、例えばＴｉから形成されている。第１導電膜４２ｃはＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第１導電膜４２ｃは、単層構造を有しているが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。第２導電膜４３ｃは、例えばＣｕから形成されている。第２導電膜４３ｃはＣｕの他、例えばＣｕＯ、ＡｌまたはＴｉから形成され得る。第２導電膜４３ｃは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属または酸化物から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。また、第１絶縁層２１と第２導電膜４３ｃとの間に、第４導電膜４６ｃ（図示されていない）を形成してもよい。第４導電膜４６ｃの厚さは、例えば３０ｎｍ～１５０ｎｍである。第４導電膜４６ｃは、例えばＴｉから形成される。第４導電膜４６ｃはＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第４導電膜４６ｃは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。
　次に、第１導電膜４２ｃをパターニングすることにより、第１ソース電極５２ｃ１および第１ドレイン電極５３ｃ１が形成される、第２導電膜４３ｃをパターニングすることにより、第２ソース電極５２ｃ２および第２ドレイン電極５３ｃ２が形成される。また、第１絶縁層２１と第２ソース電極５２ｃ２との間に第４ソース電極５２ｃ４と、および、第１絶縁層２１と第２ドレイン電極５３ｃ２との間に第４ドレイン電極５３ｃ４とを形成してもよい。このとき、第４ソース電極５２ｃ４および第４ドレイン電極５３ｃ４は、上述した第４導電膜４６ｃから形成される。
　次に、公知の方法で、第３導電膜４４ｃを第２ソース電極５２ｃ２の側面および第２ドレイン電極５３ｃ２の側面を覆うように形成する。第３導電膜４４ｃの厚さは、例えば３０ｎｍ～１５０ｎｍである。第３導電膜４４ｃは、例えばＴｉから形成される。第３導電膜４４ｃはＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第３導電膜４４ｃは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。
　次に、公知の方法で、第３導電膜４４ｃをパターニングし、第３ソース電極５２ｃ３および第３ドレイン電極５３ｃ３を形成する。第３ソース電極５２ｃ３は、第２ソース電極５２ｃ２の側面を覆うように形成され、第３ドレイン電極５３ｃ３は、第２ドレイン電極５３ｃ２の側面を覆うように形成されている。
　次に、公知の方法で酸化物半導体膜３０を形成する。
　次に、公知の方法でパターニングし、酸化物半導体膜３０から酸化物半導体層３１ｃを得る。このとき、酸化物半導体層３１ｃは、第１ソース電極５２ｃ１および第１ドレイン電極５３ｃ１の上面と接触するように形成される。酸化物半導体層３１ｃは、第３ソース電極５２ｃ３および第３ドレイン電極５３ｃ３と接触するように形成される。酸化物半導体層３１ｃは、第２ソース電極５２ｃ２および第２ドレイン電極５３ｃ２と接触していない。
　その後、上述した製造方法で、図１（ｃ）に示したＴＦＴ１０Ｃが製造される。また、第４ソース電極５２ｃ４および第４ドレイン電極５３ｃ４を形成した場合、図１（ｅ）に示したＴＦＴ１０Ｃ’が製造される。
　次に、ＴＦＴ１０Ｄの製造方法を説明する。なおＴＦＴ１０Ｂの製造工程と共通する工程は省略し、共通する構成要素には同じ符号を付す。
　上述した方法で、第１絶縁層２１までを形成する。
　次に、第１絶縁層２１上に、第１導電膜４２ｄ、第２導電膜４３ｄおよび第３導電膜４４ｄ（図示されていない）を公知の方法で形成する。第２導電膜４３ｄは、第１導電膜４２ｂの下に形成され、第３導電膜４４ｄは、第２導電膜４３ｄの下に形成される。第１導電膜４２ｄおよび第３導電膜４４ｄの厚さは、例えば３０ｎｍ～１５０ｎｍである。第２導電膜４３ｄの厚さは、例えば１００ｎｍ～６００ｎｍである。第１導電膜４２ｄおよび第３導電膜４４ｄは、例えばＴｉから形成されている。第１導電膜４２ｄおよび第３導電膜４４ｄはＴｉの他、例えば、ＴｉＯx、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａやこれらの合金、並びにこれらのナイトライド材料またはシリサイド材料から形成され得る。第１導電膜４２ｄおよび第３導電膜４４ｄは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属、酸化物、合金、並びにこれらのナイトライド材料またはシリサイド材料から形成された２以上の層を有する構造である。例えばＴｉＮ／Ｔｉである。第２導電膜４３ｄは、例えばＣｕから形成されている。第２導電膜４３ｄはＣｕの他、例えばＣｕＯ、ＡｌまたはＴｉから形成され得る。第２導電膜４３ｄは、単層構造を有するが、積層構造を有してもよい。積層構造とは、上述の材料から選ばれた異なる金属または酸化物から形成された２以上の層を有する構造である。例えばＣｕＯ／Ｃｕである。
　次に、第１導電膜４２ｄをパターニングすることにより、第１ソース電極５２ｄ１および第１ドレイン電極５３ｄ１が形成される。第２導電膜４３ｄをパターニングすることにより、第２ソース電極５２ｄ２および第２ドレイン電極５３ｄ２が形成される。第３導電膜４４ｄをパターニングすることにより、第３ソース電極５２ｄ３および第３ドレイン電極５３ｄ３が形成される。このとき、第１導電膜４２ｄおよび第３導電膜４４ｄと第２導電膜４３ｄとのエッチングレートの違いによって、第２ソース電極５２ｄ２は、第１ソース電極５２ｄ１および第３ソース電極５２ｄ３の内側に形成される。つまり、第２ソース電極５２ｄ２の側面は、第３ソース電極５２ｄ３の上面に形成され、かつ、第１ソース電極５２ｄ１の下面に形成される。同様に、第２ドレイン電極５３ｄ２は、第１ドレイン電極５３ｄ１および第３ドレイン電極５３ｄ３の内側に形成される。つまり、第２ドレイン電極５３ｄ２の側面は、第３ドレイン電極５３ｄ３の上面に形成され、かつ、第１ドレイン電極５３ｄ１の下面に形成される。
　次に、上述した方法で、酸化物半導体膜３０を形成する。
　次に、公知の方法でパターニングし、酸化物半導体膜３０から酸化物半導体層３１ｄを得る。このとき、酸化物半導体層３１ｄは、第１ソース電極５２ｄ１および第１ドレイン電極５３ｄ１の上面と接触するように形成される。酸化物半導体層３１ｄは、第２ソース電極５２ｄ２および第２ドレイン電極５３ｄ２と接触しないように形成される。酸化物半導体層３１ｄは、第３ソース電極５２ｄ３および第３ドレイン電極５３ｄ３の側面と接触するように形成される。また、第２ソース電極５２ｄ２と酸化物半導体層３１ｄとの間に隙間ｈ１が形成され、第２ドレイン電極５３ｄ２と酸化物半導体層３１ｄとの間に隙間ｈ２が形成される。隙間ｈ１およびｈ２の幅は、それぞれ１μｍ以上が好ましい。隙間ｈ１およびｈ２の幅が１μｍ以上あると、例えばＴｉ／Ｃｕを有する金属膜からソース電極およびドレイン電極をエッチング処理して形成するときに、塩化物が生成されるのを防ぐことができる。なお、酸化物半導体層３１ｄと第２ソース電極５２ｄ２の側面、または、第２ドレイン電極５３ｄ２の側面とのいずれか一方が接触してもよい。
　その後、上述した製造方法で、図２に示したＴＦＴ１０Ｄが製造される。
　このような製造方法において、酸化物半導体層３１ａ～３１ｄはソース電極およびドレイン電極が形成された後に形成される。従って、ソース電極およびドレイン電極のパターニング工程で生じる酸化物半導体層へのダメージを防ぐための保護層を形成しなくてもよいので、製造工程数が増大せず、製造コストが増大しない。また、酸化物半導体層３１ａ～３１ｄが低抵抗の材料（例えばＣｕまたはＡｌ）と接触する面積が最小限にされた、または、接触しないようにされたＴＦＴが得られる。従って、低抵抗の材料が酸化物半導体層３１ａ～３１ｄへ拡散するのを防ぐことができる。また、アニール工程で生じる酸化物半導体層３１ａ～３１ｄと例えばＣｕとの密着性劣化の問題を低減できる。その結果、本発明の実施形態により良好なＴＦＴ特性を有する半導体装置を製造することができる。
　本発明の適用範囲は極めて広く、ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、アクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニター等に利用され得る。従って、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに本発明を適用できる。
　１、１’　　　開口部
　１０、１０Ａ、１０Ｂ、１０Ｂ’、１０Ｃ、１０Ｃ’、１０Ｄ　　ＴＦＴ
　１１　　　絶縁基板
　２１、２２、２３　　　絶縁層
　３１ａ、３１ｂ、３１ｃ、３１ｄ、３２’　　　酸化物半導体層
　５１　　　ゲート電極（ゲート配線）
　５１’　　　補助容量配線
　５２ａｓ　　　ソース配線
　５４　　　画素電極
　５１’’、５３ａ１’、５３ａ２’、５３ａ３’、５４’　　　接続部
　１００Ａ、１００Ｂ、１００Ｂ’、１００Ｃ、１００Ｃ’、１００Ｄ　　　半導体装置

Claims (21)

  1. 　絶縁基板と、
    　前記絶縁基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成された絶縁層と、
    　前記絶縁層上に形成されたＩｎ、ＺｎまたはＧａからなる群から選択される少なくとも１つの元素を含む酸化物半導体層と、
    　前記絶縁層上に形成された第１および第２ソース電極と、
    　前記絶縁層上に形成された第１および第２ドレイン電極とを有し、
    　前記第２ソース電極は、前記第１ソース電極の上面と接触するように形成され、かつ、前記第１ソース電極の内側に形成され、
    　前記第２ドレイン電極は、前記第１ドレイン電極の上面と接触するように形成され、かつ、前記第１ドレイン電極の内側に形成され、
    　前記酸化物半導体層は、前記第１ソース電極および前記第１ドレイン電極の上面と接触するように形成されている、半導体装置。
  2. 　前記酸化物半導体層は、前記第２ソース電極および前記第２ドレイン電極と接触していない、請求項１に記載の半導体装置。
  3. 　絶縁基板と、
    　前記絶縁基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成された絶縁層と、
    　前記絶縁層上に形成されたＩｎ、ＺｎまたはＧａからなる群から選択される少なくとも１つの元素を含む酸化物半導体層と、
    　前記絶縁層上に形成された第１および第２ソース電極と、
    　前記絶縁層上に形成された第１および第２ドレイン電極とを有し、
    　前記第２ソース電極は、前記第１ソース電極の下面と接触して形成され、
    　前記第２ドレイン電極は、前記第１ドレイン電極の下面と接触して形成され、
    　前記酸化物半導体層は、前記第１ソース電極および前記第１ドレイン電極の上面と接触して形成されている、半導体装置。
  4. 　前記酸化物半導体層は、前記第２ソース電極および前記第２ドレイン電極のそれぞれの側面で接触している、請求項３に記載の半導体装置。
  5. 　前記第２ソース電極は、前記第１ソース電極の内側に形成され、
    　前記第２ドレイン電極は、前記第１ドレイン電極の内側に形成され、
    　前記酸化物半導体層は、前記第２ソース電極および前記第２ドレイン電極と接触していない、請求項３に記載の半導体装置。
  6. 　前記半導体装置は、前記絶縁層と前記第２ソース電極との間に、前記第２ソース電極と接触するように形成された第３ソース電極と、
    　前記絶縁層と前記第２ドレイン電極との間に、前記第２ドレイン電極と接触するように形成された第３ドレイン電極とをさらに有する、請求項３から５のいずれかに記載の半導体装置。
  7. 　前記半導体装置は、前記第２ソース電極の側面に接触するように形成された第３ソース電極と、前記第２ドレイン電極の側面に接触するように形成された第３ドレイン電極とをさらに有し、
    　前記酸化物半導体層は、前記第３ソース電極および前記第３ドレイン電極と接触している、請求項３から５のいずれかに記載の半導体装置。
  8. 　前記半導体装置は、前記絶縁層と前記第２ソース電極との間に、前記第２ソース電極と接触するように形成された第４ソース電極と、
    　前記絶縁層と前記第２ドレイン電極との間に、前記第２ドレイン電極と接触するように形成された第４ドレイン電極とをさらに有する、請求項７に記載の半導体装置。
  9. 　前記第４ソース電極および前記第４ドレイン電極は、酸化チタンを含む、請求項８に記載の半導体装置。
  10. 　前記第４ソース電極および前記第４ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含む、請求項８に記載の半導体装置。
  11. 　前記第４ソース電極および前記第４ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含むナイトライド材料またはシリサイド材料から形成されている、請求項１０に記載の半導体装置。
  12. 　前記第３ソース電極および前記第３ドレイン電極は、酸化チタンを含む、請求項６から１１のいずれかに記載の半導体装置。
  13. 　前記第３ソース電極および前記第３ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含む、請求項６から１１のいずれかに記載の半導体装置。
  14. 　前記第３ソース電極および前記第３ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含むナイトライド材料またはシリサイド材料から形成されている、請求項１３に記載の半導体装置。
  15. 　前記第１ソース電極および前記第１ドレイン電極は、酸化チタンを含む、請求項１から１４のいずれかに記載の半導体装置。
  16. 　前記第１ソース電極および前記第１ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含む、請求項１から１４のいずれかに記載の半導体装置。
  17. 　前記第１ソース電極および前記第１ドレイン電極は、Ｔｉ、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｍｏ、Ｃｒ、Ｔａからなる群から選択される少なくとも１つの元素を含むナイトライド材料またはシリサイド材料から形成されている、請求項１６に記載の半導体装置。
  18. 　前記第２ソース電極および前記第２ドレイン電極は、Ｃｕ、ＡｌまたはＴｉを含む、請求項１から１７のいずれかに記載の半導体装置。
  19. 　前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む酸化物を含有する、請求項１から１８のいずれかに記載の半導体装置。
  20. 　請求項１から１９のいずれかに記載の半導体装置を有する表示装置。
  21. 　請求項１から１９のいずれかに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018050064A (ja) * 2012-03-14 2018-03-29 株式会社半導体エネルギー研究所 半導体装置
JP2020014018A (ja) * 2011-11-30 2020-01-23 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170065A (ja) * 1982-03-31 1983-10-06 Toshiba Corp 薄膜電界効果トランジスタの製造方法
JP2010062546A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010062547A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010080954A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010206190A (ja) * 2009-02-05 2010-09-16 Semiconductor Energy Lab Co Ltd トランジスタ及び当該トランジスタの作製方法
JP2010226097A (ja) * 2009-02-25 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0071244B1 (en) 1981-07-27 1988-11-23 Kabushiki Kaisha Toshiba Thin-film transistor and method of manufacture therefor
KR100351871B1 (ko) * 1995-09-12 2003-01-29 엘지.필립스 엘시디 주식회사 박막트랜지스터제조방법
JP2003298062A (ja) 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5408842B2 (ja) 2007-04-27 2014-02-05 キヤノン株式会社 発光装置およびその製造方法
JP2009253204A (ja) 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
TWI770659B (zh) * 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101722913B1 (ko) * 2008-09-12 2017-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2184783B1 (en) * 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
TWI508304B (zh) * 2008-11-28 2015-11-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US9099437B2 (en) * 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170065A (ja) * 1982-03-31 1983-10-06 Toshiba Corp 薄膜電界効果トランジスタの製造方法
JP2010062546A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010062547A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010080954A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010206190A (ja) * 2009-02-05 2010-09-16 Semiconductor Energy Lab Co Ltd トランジスタ及び当該トランジスタの作製方法
JP2010226097A (ja) * 2009-02-25 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020014018A (ja) * 2011-11-30 2020-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2018050064A (ja) * 2012-03-14 2018-03-29 株式会社半導体エネルギー研究所 半導体装置
JP2019012833A (ja) * 2012-03-14 2019-01-24 株式会社半導体エネルギー研究所 半導体装置

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