WO2011108578A1 - 液晶表示装置 - Google Patents

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吉田　圭介
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シャープ株式会社
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    • G09G2320/028—Improving the quality of display appearance by changing the viewing angle properties, e.g. widening the viewing angle, adapting the viewing angle to the view direction

Definitions

  • the present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device in which each pixel has a plurality of subpixels.
  • the liquid crystal display device is used not only as a large television but also as a small display device such as a display unit of a mobile phone.
  • the viewing angle of a TN (Twisted Nematic) mode liquid crystal display device that has been often used in the past has been relatively narrow, but in recent years, a wide viewing angle liquid crystal display such as an IPS (In-Plane-Switching) mode and a VA (Vertical Alignment) mode.
  • IPS In-Plane-Switching
  • VA Very Alignment
  • an MVA (Multi-domain Vertical Alignment) mode in which a plurality of liquid crystal domains are formed in one pixel region is known.
  • an alignment regulating structure is provided on at least one liquid crystal layer side of a pair of substrates facing each other with a vertical alignment type liquid crystal layer interposed therebetween.
  • the alignment regulating structure is, for example, a linear slit (opening) or a rib (projection structure) provided on the electrode.
  • the optical axis direction of the liquid crystal molecules is the long axis direction of the molecules.
  • the optical axis direction of the liquid crystal molecules is tilted to some extent with respect to the main surface of the substrate, and the viewing angle (viewing direction) is changed in this state.
  • the display characteristics are greatly different from the display characteristics in the front direction.
  • the display image viewed from the oblique direction looks generally whitish compared to the display image viewed from the front direction.
  • Such a phenomenon is also called “whitening”.
  • a human face even if the facial expression of the human face is viewed from the front without any sense of incongruity, it looks generally whitish when viewed from an oblique direction, and the subtle gradation expression of the skin color is crushed white. It may appear to be stuck.
  • one pixel is divided into a plurality of (typically two) subpixels and the effective voltage applied to the liquid crystal layer of each subpixel is made different. It has been.
  • the gradation characteristics of the sub-pixels are adjusted so that the display quality in the oblique direction does not deteriorate compared to the display quality in the front direction (see, for example, Patent Documents 1 to 3).
  • FIG. 8 shows a liquid crystal display device 700 disclosed in Patent Document 1.
  • the two subpixel electrodes 724a and 724b are connected to different source bus lines Ls via different TFTs 730a and 730b, and are driven so that the potentials of the two subpixel electrodes 724a and 724b are different.
  • the voltages applied to the liquid crystal layers of the sub-pixels Spa and Spb are different due to the different potentials of the sub-pixel electrodes 724a and 724b in this way, the luminance of the sub-pixels Spa and Spb are different from each other, thereby improving whitening. Done.
  • FIG. 9 shows a liquid crystal display device 800 disclosed in Patent Document 2.
  • the two subpixel electrodes 824a and 824b are connected to the same source bus line Ls via different TFTs 830a and 830b.
  • the two subpixel electrodes 824a and 824b are connected to the auxiliary capacitor bus lines Lcsa and Lcsb via the auxiliary capacitors CCa and CCb, and the potentials of the subpixel electrodes 824a and 824b are supplied to different auxiliary capacitor bus lines Lcsa and Lcsb. It is driven differently according to the change of the auxiliary capacitance signal voltage.
  • the subpixel electrodes 824a and 824b have different potentials, so that the luminance of the subpixels Spa and Spb is different from each other, thereby improving whitening.
  • FIG. 10 shows a liquid crystal display device 900 disclosed in Patent Document 3.
  • two counter electrodes 944a and 944b having different potentials are provided for one pixel electrode 924. Since the voltages applied to the liquid crystal layers of the sub-pixels Spa and Spb are different due to the different potentials of the counter electrodes 944a and 944b in this way, the luminance of the sub-pixels Spa and Spb are different from each other, thereby improving whitening. Is called.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a liquid crystal display device that suppresses variations in parasitic capacitance due to misalignment between a gate bus line and a subpixel electrode.
  • the liquid crystal display device is a liquid crystal display device comprising an active matrix substrate, a counter substrate, and a liquid crystal layer provided between the active matrix substrate and the counter substrate, wherein the active matrix substrate is A plurality of pixel electrodes each defining a plurality of pixels, each including a pixel electrode having a first subpixel electrode and a second subpixel electrode; and a gate, a source, and a drain, respectively A plurality of thin film transistors including a first thin film transistor and a second thin film transistor; a first auxiliary capacitance electrode electrically connected to the drain of the first thin film transistor and the first subpixel electrode; And the drain of the second thin film transistor and the second subpixel current A plurality of auxiliary capacitance electrodes including a second auxiliary capacitance electrode electrically connected to the first auxiliary capacitance electrode and a first auxiliary capacitance electrically connected to the first auxiliary capacitance electrode forming the auxiliary capacitance with the first auxiliary capacitance electrode A plurality of auxiliary capacitance bus
  • the liquid crystal display device includes a display area provided with the plurality of pixels and a peripheral area provided with the connection wiring.
  • the plurality of pixel electrodes are arranged in a matrix in a row direction and a column direction, and the first gate wiring and the second gate wiring extend along the row direction.
  • an overlapping area between the first gate line and the first subpixel electrode is substantially equal to an overlapping area between the second gate line and the second subpixel electrode.
  • the distance between the center of the first subpixel electrode and the center of the second subpixel electrode, the distance between the centerline of the first gate line and the centerline of the second gate line, and The distance between the center line of the first auxiliary capacitor bus line and the center line of the second auxiliary capacitor bus line is substantially equal to each other.
  • a first auxiliary capacitance signal is supplied to the first auxiliary capacitance bus line, and a second auxiliary capacitance signal different from the first auxiliary capacitance signal is supplied to the second auxiliary capacitance bus line.
  • the liquid crystal layer is a vertical alignment type.
  • the liquid crystal display device can suppress variations in parasitic capacitance caused by misalignment between the gate bus line and the subpixel electrode.
  • FIG. 1 is a schematic diagram of an embodiment of a liquid crystal display device according to the present invention
  • FIG. 2 is an equivalent circuit diagram of the liquid crystal display device shown in FIG. 1.
  • FIG. 4 is a voltage waveform diagram of each signal in the liquid crystal display device shown in FIG. 3.
  • FIG. 6 is an equivalent circuit diagram of the liquid crystal display device shown in FIG. 5.
  • FIG. 6 is a voltage waveform diagram of each signal in the liquid crystal display device shown in FIG. 5.
  • FIG. 2 is an equivalent circuit diagram of the liquid crystal display device shown in FIG. 1.
  • FIG. 4 is a voltage waveform diagram of each signal in the liquid crystal display device shown in FIG. 3.
  • FIG. 6 is an equivalent circuit diagram of the liquid crystal display device shown in FIG. 5.
  • FIG. 6 is a voltage waveform diagram of each signal in the liquid crystal display device shown in FIG. 5.
  • It is a schematic diagram of the conventional liquid crystal display device.
  • It is a schematic diagram of another conventional liquid
  • FIG. 1A shows a schematic diagram of a liquid crystal display device 100 of the present embodiment.
  • the liquid crystal display device 100 includes an active matrix substrate 120, a counter substrate 140, and a liquid crystal layer 160 provided between the active matrix substrate 120 and the counter substrate 140.
  • the active matrix substrate 120 has an insulating substrate 122 and pixel electrodes 124
  • the counter substrate 140 has a transparent insulating substrate 142 and a counter electrode 144.
  • the active matrix substrate 120 further includes a gate bus line, an auxiliary capacitance bus line, an insulating layer, a source bus line, a thin film transistor, an alignment film, and the like.
  • the counter substrate 140 is further provided with a color filter layer, an alignment film, and the like.
  • a polarizing plate is provided outside the active matrix substrate 120 and the counter substrate 140.
  • the alignment film is a vertical alignment film
  • the liquid crystal layer 160 is a vertical alignment type liquid crystal layer.
  • the “vertical alignment type liquid crystal layer” refers to a liquid crystal layer in which a liquid crystal molecular axis (also referred to as “axis orientation”) is aligned at an angle of about 85 ° or more with respect to the surface of the vertical alignment film.
  • the liquid crystal layer 160 includes a nematic liquid crystal material having negative dielectric anisotropy, and display is performed in a normally black mode in combination with a polarizing plate arranged in a crossed Nicol arrangement.
  • the liquid crystal display device 100 further includes a backlight.
  • the liquid crystal display device 100 is provided with pixels arranged in a matrix of a plurality of rows and a plurality of columns. Each pixel is defined by a pixel electrode 124. Each pixel has two or more sub-pixels that can have different luminances.
  • a red pixel, a green pixel, and a blue pixel are provided.
  • the red pixel, the green pixel, and the blue pixel are realized by arranging red, green, and blue color filters in the color filter layer.
  • a color display pixel composed of such red pixels, green pixels, and blue pixels functions as a display unit of an arbitrary color.
  • the color display pixel may further include another pixel (for example, a yellow pixel) in addition to the red, green, and blue pixels.
  • FIG. 1B shows an equivalent circuit diagram of the liquid crystal display device 100.
  • the liquid crystal display device 100 has a plurality of pixels P arranged in a matrix of a plurality of rows and a plurality of columns.
  • FIG. 1B shows an equivalent circuit of one pixel P. Yes.
  • Each pixel P has a sub-pixel Spa and a sub-pixel Spb whose luminance can be different from each other.
  • the sub-pixel Spa and the sub-pixel Spb have the same area.
  • the luminance of the sub-pixel Spa is different from the luminance of the sub-pixel Spb.
  • one luminance is greater than the other luminance.
  • the active matrix substrate 120 includes a pixel electrode 124, a thin film transistor (TFT) 130, a source bus line Ls, a gate bus line Lg, an auxiliary capacitance electrode EC, and an auxiliary capacitance bus line Lcs.
  • the pixel electrode 124 includes a sub-pixel electrode 124a corresponding to the sub-pixel Spa and a sub-pixel electrode 124b corresponding to the sub-pixel Spb.
  • Each TFT 130 has a gate, a source, and a drain.
  • the TFT 130 is provided corresponding to the subpixels Spa and Spb.
  • the TFT 130 corresponding to the sub-pixel Spa is referred to as TFT 130a
  • the TFT 130 corresponding to the sub-pixel Spb is referred to as TFT 130b.
  • the auxiliary capacitance electrode EC As the auxiliary capacitance electrode EC, the auxiliary capacitance electrode ECa electrically connected to the drain of the TFT 130a and the sub-pixel electrode 124a, and the auxiliary capacitance electrically connected to the drain of the TFT 130b and the sub-pixel electrode 124b.
  • An electrode ECb is provided.
  • the auxiliary capacitance bus line Lcs As the auxiliary capacitance bus line Lcs, the auxiliary capacitance bus line Lcsa electrically connected to the auxiliary capacitance counter electrode EOa forming the auxiliary capacitance electrode ECa and the auxiliary capacitance, and the auxiliary capacitance electrode ECb and the auxiliary capacitance electrode ECb.
  • a storage capacitor bus line Lcsb electrically connected to the storage capacitor counter electrode EOb that forms a capacitor is provided.
  • the auxiliary capacitance bus line Lcs may be referred to as a CS bus line Lcs.
  • the source bus line Ls is electrically connected to the source of the TFT 130a and the source of the TFT 130b.
  • the source bus line Ls extends along the column direction (y direction).
  • the gate bus line Lg electrically connects the gate line Lga electrically connected to the gate of the TFT 130a, the gate line Lgb electrically connected to the gate of the TFT 130b, and the gate line Lga and the gate line Lgb.
  • Connection wiring Lgc The gate wirings Lga and Lgb both extend along the row direction (x direction).
  • the gate wiring Lga and the gate wiring Lgb are electrically connected via the connection wiring Lgc, the gate wiring Lga is equipotential with the gate wiring Lgb.
  • An equivalent gate signal is supplied from a gate driver (not shown) to the gate wiring Lga and the gate wiring Lgb.
  • a gate driver (not shown) to the gate wiring Lga and the gate wiring Lgb.
  • two gate lines Lga and Lgb are provided for one row of pixels, but the gate lines Lga and Lgb are electrically connected by the connection line Lgc.
  • the counter substrate 140 is provided with a counter electrode 144.
  • the counter electrode 144 is shown corresponding to each of the subpixel electrodes 124a and 124b.
  • the counter electrode 144 has a plurality of electrodes provided in the display area.
  • a pixel electrode 124 corresponding to the entire pixel P is provided.
  • the counter electrode 144 may be divided into a plurality of blocks.
  • the sub-pixel Spa has a liquid crystal capacitor CLa and an auxiliary capacitor CCa
  • the sub-pixel Spb has a liquid crystal capacitor CLb and an auxiliary capacitor CCb
  • the liquid crystal capacitor CLa includes a subpixel electrode 124a, a counter electrode 144, and a liquid crystal layer 160 provided therebetween.
  • the liquid crystal capacitor CLb includes a subpixel electrode 124b, a counter electrode 144, and a liquid crystal layer 160 provided therebetween.
  • the auxiliary capacitance CCa is configured by an auxiliary capacitance electrode ECa, an auxiliary capacitance counter electrode EOa, and an insulating layer provided therebetween.
  • the auxiliary capacitor CCb includes an auxiliary capacitor electrode ECb, an auxiliary capacitor counter electrode EOb, and an insulating layer provided therebetween.
  • the subpixels Spa and Spb may be referred to as a first subpixel Spa and a second subpixel Spb, respectively, and the subpixel electrodes 124a and 124b are respectively referred to as a first subpixel electrode 124a and a second subpixel.
  • the TFTs 130a and 130b may be referred to as a first thin film transistor 130a and a second thin film transistor 130b.
  • the gate lines Lga and Lgb may be referred to as a first gate line Lga and a second gate line Lgb, respectively, and the auxiliary capacitance electrodes ECa and ECb are referred to as a first auxiliary capacitance electrode ECa and a second auxiliary capacitance electrode ECb, respectively.
  • the auxiliary capacitance bus lines Lcsa and Lcsb may be referred to as the first auxiliary capacitance bus line Lcsa or CS bus line Lcsa and the second auxiliary capacitance bus line Lcsb or CS bus line Lcsb, respectively, and are supplied to the CS bus lines Lcsa and Lcsb.
  • the auxiliary capacitance signals that are performed may be referred to as first and second auxiliary capacitance signals, respectively.
  • FIG. 2 shows a schematic diagram of the liquid crystal display device 100.
  • the counter substrate 140 is omitted in order to avoid an excessively complicated drawing
  • FIG. 2 corresponds to a top view of the active matrix substrate 120.
  • the first subpixel electrode 124a defines the first subpixel Spa
  • the second subpixel electrode 124b defines the second subpixel Spb.
  • the liquid crystal display device 100 has a display area RD and a peripheral area RS.
  • a pixel P is provided in the display region RD, and a connection wiring Lgc is provided in the peripheral region RS.
  • the gate lines Lga and Lgb and the CS bus lines Lcsa and Lcsb extend along the row direction (x direction), and the source bus line Ls extends along the column direction (y direction).
  • the CS bus line Lcs is provided so as to overlap between the sub-pixels Spa and Spb in one pixel P and between the pixels P adjacent in the column direction.
  • the gate bus line Lg includes the gate lines Lga and Lgb and the connection line Lgc.
  • the connection wiring Lgc is formed of the same material in the same process as the gate wirings Lga and Lgb. However, the connection wiring Lgc may be formed from a different material in a different process from the gate wiring Lga and the gate wiring Lgb.
  • the gate wiring Lga and the gate wiring Lgb may be formed from tungsten (W), whereas the connection wiring Lgc may be formed from aluminum (Al).
  • two TFTs 130a1 and 130a2 are provided corresponding to the sub-pixel Spa, and the TFTs 130a1 and 130a2 are arranged in series.
  • two TFTs 130b1 and 130b2 are provided corresponding to the sub-pixel Spb, and the TFTs 130b1 and 130b2 are arranged in series.
  • two TFTs 130a1, 130a2, 130b1, and 130b2 are provided corresponding to the sub-pixels Spa and Spb, respectively, but only one TFT is provided corresponding to the sub-pixels Spa and Spb. There may be.
  • the source, channel, and drain of the TFTs 130a1, 130a2, 130b1, and 130b2 are provided in the semiconductor layer Se, respectively. Impurities are introduced into regions of the semiconductor layer Se other than the regions serving as the channels of the TFTs 130a1, 130a2, 130b1, and 130b2, and the carrier concentration is increased.
  • the gates of the TFTs 130a1 and 130a2 are electrically connected to the common gate line Lga, and the gates of the TFTs 130b1 and 130b2 are electrically connected to the common gate line Lgb.
  • the on / off states of the TFTs 130a1, 130a2, 130b1, and 130b2 similarly change according to the gate signal voltages supplied to the gate wirings Lga and Lgb.
  • the TFTs 130a1 and 130a2 are collectively referred to as the TFT 130a
  • the TFTs 130b1 and 130b2 are collectively referred to as the TFT 130b.
  • the sources of the TFTs 130a and 130b are electrically connected to the source bus line Ls through a contact hole provided in the insulating layer.
  • the drains of the TFTs 130a and 130b are electrically connected to the subpixel electrodes 124a and 124b through contact holes provided in the insulating layer, respectively.
  • the shortest distance between the semiconductor layer Se and the CS bus line Lcs is relatively short, and an auxiliary capacitor is formed between the semiconductor layer Se and the CS bus line Lcs.
  • the portion that forms the auxiliary capacitance with the first CS bus line Lcsa is the first auxiliary capacitance electrode ECa
  • the portion that forms the auxiliary capacitance with the second CS bus line Lcsb is the second auxiliary capacitance electrode ECb.
  • the portion of the CS bus line Lcsa that forms the auxiliary capacitance with the semiconductor layer Se is the first auxiliary capacitance counter electrode EOa
  • the portion of the CS bus line Lcsb that forms the auxiliary capacitance with the semiconductor layer Se is the second auxiliary capacitance.
  • This is the counter electrode EOb.
  • the storage capacitor counter electrodes EOa and EOb are provided integrally with the CS bus lines Lcsa and Lcsb, but the storage capacitor counter electrodes EOa and EOb may be provided separately from the CS bus lines Lcsa and Lcsb.
  • the auxiliary capacitance electrodes ECa and ECb are provided as part of the semiconductor layer Se. However, the auxiliary capacitance electrodes ECa and ECb may be provided separately from the semiconductor layer Se.
  • the gate bus line Lg has the gate lines Lga and Lgb to which equivalent gate signals are supplied.
  • the two sides that define the width of the gate line Lga are located between the two sides that define the length along the column direction (y direction) of the subpixel electrode 124a.
  • the two sides defining the width of the gate wiring Lgb are located between the two sides defining the length along the column direction of the sub-pixel electrode 124b.
  • the subpixel electrode 124a is disposed so as to straddle the gate line Lga
  • the subpixel electrode 124b is disposed so as to straddle the gate line Lgb.
  • the width of the gate wiring Lga is substantially equal to that of the gate wiring Lgb
  • the width of the gate wirings Lga and Lgb is, for example, 4 ⁇ m
  • the overlapping area of the gate wiring Lga and the subpixel electrode 124a is the same as that of the gate wiring Lgab and the subpixel electrode. It is approximately equal to the overlapping area with 124b.
  • the subpixel electrodes 124a and 124b are adjacent to each other in the column direction.
  • the subpixel electrode 124a has the same shape as the subpixel electrode 124b.
  • the lengths of the subpixel electrodes 124a and 124b along the column direction are the subpixel electrodes 124a and 124b. About 1.5 times the length of each along the row direction.
  • the subpixel Spa and the subpixel Spb have the same configuration. Specifically, the distance between the center of the subpixel electrode 124a and the center of the subpixel electrode 124b, the distance between the center line of the gate wiring Lga and the center line of the gate wiring Lgb, and the center line of the CS bus line Lcsa and CS The distances from the center line of the bus line Lcsb are substantially equal to each other. For example, these distances are about 1.5 times the respective lengths along the row direction of the subpixel electrodes 124a and 124b. As described above, the sub-pixel Spa and the sub-pixel Spb are configured to be congruent with each other.
  • writing to the pixel P is performed as follows.
  • the gate signal voltage supplied to the gate bus line Lg changes from the off voltage to the on voltage.
  • the gate line Lga is electrically connected to the gate line Lgb through the connection line Lgc, and an ON voltage is applied to the gate bus line Lg so that the first thin film transistor 130a and the second thin film transistor 130b are in the ON state.
  • the source signal applied to the source bus line Ls is supplied to the sub-pixel electrodes 124a and 124b via the TFTs 130a and 130b.
  • the TFTs 130a and 130b change to the off state. Strictly speaking, immediately after the TFTs 130a and 130b change to the OFF state, the potentials of the subpixel electrodes 124a and 124b decrease approximately the same due to a pull-in phenomenon based on the influence of the parasitic capacitances and the like of the TFTs 130a and 130b. However, the subpixel electrodes 124a and 124b have substantially the same potential.
  • auxiliary capacitance signal voltage supplied to the CS bus lines Lcsa and Lcsb changes, and the potentials of the subpixel electrodes 124a and 124b change according to the change of the auxiliary capacitance signal voltage.
  • These auxiliary capacitance signal voltages change so that the periods of the high voltage and the low voltage are substantially equal until the same gate bus line Lg is selected next after the gate bus line Lg is selected.
  • these auxiliary capacitance signals include an oscillating waveform that changes to a high voltage and a low voltage every equal period.
  • the auxiliary capacitance signal voltages supplied to the CS bus lines Lcsa and Lcsb change in different directions, and the potentials of the sub-pixel electrodes 124a and 124b change in different directions according to changes in the auxiliary capacitance signal voltage.
  • the initial change of the auxiliary capacitance signal voltage supplied to the CS bus line Lcsa is an increase after the TFTs 130a and 130b change to the off state
  • the first of the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb is increased. Change is a decrease.
  • the average potential of the subpixel electrode 124a increases and the average potential of the subpixel electrode 124b decreases.
  • the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsa is a decrease
  • the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb is an increase.
  • the average potential of the subpixel electrode 124a decreases and the average potential of the subpixel electrode 124b increases.
  • the auxiliary capacitance signal voltage is the same as the gate signal voltage supplied to the next selected gate bus line Lg (typically the gate bus line adjacent to the previously selected gate bus line). It may change before the time of changing to, or may change after that time. As described above, by supplying different first and second auxiliary capacitance signals to the first and second CS bus lines Lcsa and Lcsb, the effective voltages of the sub-pixels Spa and Spb can be made different. Thus, the viewing angle dependency of the ⁇ characteristic can be improved.
  • the counter electrode 144 in the next vertical scanning period (next field period or next frame period). Is higher than the subpixel electrodes 124a and 124b.
  • the polarity of the pixel P is inverted every vertical scanning period.
  • the fact that the potential of the subpixel electrode is higher than that of the counter electrode is indicated as + (plus), and the case where the potential of the counter electrode is higher than that of the subpixel electrode is indicated as ⁇ (minus).
  • the polarity represents the direction of the electric field applied to the liquid crystal layer.
  • Such polarity inversion suppresses most of the DC component of the voltage applied to the liquid crystal layer.
  • the DC component cannot be completely removed by this alone.
  • the potential of the subpixel electrode decreases due to the pulling phenomenon, and the voltage drop due to the pulling phenomenon occurs in a certain direction regardless of the polarity. For this reason, the DC component due to the pull-in phenomenon cannot be sufficiently removed only by polarity inversion.
  • the median value of the potential of the subpixel electrode that is inverted every vertical scanning period (also referred to as the DC level of the drain voltage or the effective level of the drain voltage) is the voltage of the counter electrode. By adjusting the voltage of the counter electrode so as to substantially match, the DC component due to the pull-in phenomenon is removed.
  • the sub-pixels Spa and Spb of each pixel P correspond to different source bus lines Ls, and two source bus lines are provided corresponding to one column of pixels. For this reason, the aperture ratio decreases, the processing amount of the source driver increases, and the power consumption increases.
  • the subpixels Spa and Spb of each pixel P correspond to a common source bus line Ls. For this reason, it is possible to suppress a decrease in aperture ratio and suppress an increase in power consumption.
  • the counter electrode 944 of the counter substrate is used for each of the subpixels Spa and Spb of each pixel.
  • the counter electrode 944a and 944b are provided with counter electrodes 944a and 944b to which different counter voltages can be applied.
  • the counter electrode 144 is common to the subpixels Spa and Spb belonging to each pixel P. For this reason, the leak of the counter electrode 144 can be suppressed.
  • the gate bus line Lg is provided between the sub-pixel electrode 824a and the sub-pixel electrode 824b.
  • the alignment of the photomask in forming the gate bus line Lg is shifted in the column direction, the parasitic capacitance between the subpixel electrode 824a and the gate bus line Lg and the gap between the subpixel electrode 824b and the gate bus line Lg
  • the parasitic capacitance of the fluctuates greatly. For example, according to the alignment shift, the overlapping area between one of the subpixel electrodes 824a and 824b and the gate bus line Lg increases, and the overlapping area between the other subpixel electrode and the gate bus line Lg.
  • the parasitic capacitance between the sub-pixel electrode 824a and the gate bus line Lg and the parasitic capacitance between the sub-pixel electrode 824b and the gate bus line Lg are different.
  • the pull-in voltage Vd differs between the sub-pixel Spa and the sub-pixel Spb
  • the effective voltages of both the two sub-pixels cannot be sufficiently optimized. For example, if the DC level of the drain voltage of the sub-pixel Spa matches the counter voltage, the DC level of the drain voltage of the sub-pixel Spb does not match the counter voltage, and a DC component is applied to the liquid crystal layer of the sub-pixel Spb. As a result, the display quality deteriorates.
  • the subpixel electrode 124a since the first subpixel electrode 124a straddles the first gate line Lga and the second subpixel electrode 124b straddles the second gate line Lgb, the subpixel electrode 124a. , 124b and the gate bus line Lg are slightly misaligned, the variation in the overlapping area between the subpixel electrodes 124a, 124b and the gate wirings Lga, Lgb can be suppressed, and the subpixel electrodes 124a, 124b and the gate wirings can be suppressed. Variations in parasitic capacitance with Lga and Lgb can be suppressed.
  • the effective voltages of the two subpixels Spa and Spb can both be optimized, and the deterioration of display quality can be suppressed.
  • two gate lines Lga and Lgb are provided for one row of pixels.
  • the gate lines Lga and Lgb are electrically connected by a connection line Lgc provided in the peripheral region RS. Therefore, it is not necessary to increase the number of terminals of a gate driver (not shown), and an increase in power consumption can be suppressed.
  • the parasitic capacitances of the subpixels Spa and Spb are made substantially constant even if there is some variation during production.
  • the direct current components applied to the liquid crystal layers of the sub-pixels Spa and Spb can be made substantially the same, and as a result, the counter voltage can be adjusted optimally to cancel the direct current components.
  • Such a liquid crystal display device 100 is manufactured as follows, for example.
  • the production of the active matrix substrate 120 is performed as follows. First, the gate bus line Lg and the CS bus line Lcs are formed on the insulating substrate 122.
  • the insulating substrate 122 is a glass substrate.
  • the gate lines Lga and Lgb, the connection line Lgc, and the CS bus line Lcs are formed from the same material in the same process.
  • the connection wiring Lgc may be formed from a different material in a different process from the gate wirings Lga and Lgb.
  • the source bus line Ls is formed on the insulating layer covering the gate bus line Lg and the CS bus line Lcs. A part of this insulating layer functions as a gate insulating film of the TFT 130.
  • the semiconductor layer Se is, for example, an amorphous semiconductor layer (typically an amorphous silicon layer).
  • the semiconductor layer Se may be a polycrystalline semiconductor layer (typically a polysilicon layer) or an oxide semiconductor layer.
  • impurities may be introduced into a predetermined region of the semiconductor layer Se as necessary.
  • the pixel electrode 124 is formed of a transparent conductive film (typically, Indium Tin Oxide: ITO). Thereafter, an alignment film covering the pixel electrode 124 is formed.
  • ITO Indium Tin Oxide
  • the gate wirings Lga, Lgb, the CS bus line Lcs, the source bus line Ls, and the pixel electrode 124 are each exposed by etching using a photoresist using a photomask after depositing a conductive material. Formed by doing.
  • the semiconductor layer Se is formed by depositing a semiconductor material, performing exposure using a photoresist using a photomask, and performing etching.
  • the active matrix substrate 120 is manufactured as described above.
  • the counter substrate 140 is manufactured as follows. First, the counter electrode 144 is formed on the transparent insulating substrate 142.
  • the transparent insulating substrate 142 is a glass substrate.
  • An alignment film is provided on the surface of the counter substrate 140.
  • the counter substrate 140 is provided with a color filter layer as necessary. The color filter layer has red, green and blue color filters and a black matrix surrounding each color filter. In this way, the counter substrate 140 is manufactured.
  • the active matrix substrate 120 and the counter substrate 140 are bonded together.
  • a sealant is applied in a rectangular frame shape to one of the active matrix substrate 120 and the counter substrate 140, and a liquid crystal material is dropped into a region surrounded by the sealant.
  • the active matrix substrate 120 and the counter substrate 140 are bonded together, and the sealing agent is cured.
  • the liquid crystal material can be applied uniformly and in a short time, and batch processing can be performed on the mother glass substrate. Furthermore, the amount of discarded liquid crystal material can be reduced and the liquid crystal material can be used efficiently.
  • a sealing agent in a partially opened rectangular frame shape is formed by bonding the active matrix substrate 120 and the counter substrate 140, and then A liquid crystal material may be injected between the active matrix substrate 120 and the counter substrate 140. Thereafter, the sealing agent is cured.
  • this sealing agent has thermosetting properties, and the sealing agent is cured by heat treatment.
  • a retardation plate is applied to the respective insulating substrates 122 and 142 of the active matrix substrate 120 and the counter substrate 140 as necessary, and then a polarizing plate is applied.
  • the liquid crystal display device 100 is manufactured as described above.
  • FIG. 3 shows an equivalent circuit diagram of the liquid crystal display device 100.
  • FIG. 3 shows an equivalent circuit of a plurality of pixels P.
  • the source bus lines corresponding to the pixels in the m-th and m + 1-th columns are indicated as Lsm and Lsm + 1
  • the gate bus lines corresponding to the pixels in the n-th row to the (n + 3) -th row are indicated as Lgn to Lgn + 3. Yes.
  • the CS bus line Lcs is shown not to overlap each pixel P in order to avoid an excessively complicated drawing.
  • CS bus lines Lcsa and Lcsb are provided for each row of pixels P, and a CS bus line Lcs is provided for each row of subpixels.
  • Auxiliary capacitance signals are supplied to the CS bus lines Lcsa and Lcsb from the auxiliary capacitance trunk lines Ltcsa and Ltscsb, respectively.
  • an auxiliary capacitance signal is supplied from the auxiliary capacitance trunk lines Ltcsa and Ltscsb to the CS bus lines Lcsa and Lcsb corresponding to the pixels in the n-th row, respectively, and the CS bus lines Lcsa and Lcsb corresponding to the pixels in the n + 1-th row are respectively supplied.
  • auxiliary capacity signals are supplied from the auxiliary capacity trunk lines Ltcsa and Ltcsb, respectively.
  • an equivalent auxiliary capacitance signal is supplied to the sub-pixel Spa of the pixel P in each row, and an equivalent auxiliary capacitance signal is supplied to the sub-pixel Spb.
  • FIG. 4 shows a voltage waveform diagram of the liquid crystal display device 100.
  • VLsm indicates the voltage waveform of the source signal supplied to the source bus line Lsm with reference to the voltage of the counter electrode 144 indicated by a broken line
  • VLgn to VLgn + 3 are supplied to the gate bus lines Lgn to Lgn + 3.
  • VLcsa and VLcsb are voltage waveforms of the auxiliary capacitance signals supplied to the CS bus lines Lcsa and Lcsb.
  • VCLa m, n to VCLa m and n + 3 respectively indicate the potential of the sub-pixel electrode 124a of the pixel P in the n-th row and m-th column to the (n + 3) -th row and m-th column with reference to the potential of the counter electrode 144
  • m, n to VCLb m and n + 3 respectively indicate the potential of the sub-pixel electrode 124b of the pixel P in the n-th row and m-th column to the (n + 3) -th row and m-th column with reference to the potential of the counter electrode 144.
  • an input signal for making all the pixels have the same gradation level is input.
  • the auxiliary capacitance signal voltage VLcsa supplied to the auxiliary capacitance trunk line Ltcsa and the auxiliary capacitance signal voltage VLcsb supplied to the auxiliary capacitance trunk line Ltcsb are both oscillation voltages including a rectangular wave with a duty ratio of 1: 1. Each period is twice the horizontal scanning period (2H). The phase of the auxiliary capacitance signal voltage VLcsb is delayed by 1 H time compared to the auxiliary capacitance signal voltage VLcsa.
  • the gate signal voltage VLg of the gate bus line Lg corresponding to each auxiliary capacitance main line is turned on.
  • the time at which the voltage changes from the voltage to the off voltage coincides with the time at the center of the period when the auxiliary capacitance signal voltages VLcsa and VLcsb are constant, and the time at which the gate signal voltage VLg changes to the off voltage and the auxiliary capacitance signal voltage VLcsa.
  • the difference Td from the time when VLcsb changes is 0.5H hours.
  • Td is not limited to this, and the value of Td may be in a range that is larger than 0H and shorter than the cycle (here, 1H time) in which auxiliary capacitance signal voltages VLcsa and VLcsb are inverted.
  • writing to the pixel P in the liquid crystal display device 100 will be described.
  • First, writing to the pixels P in the nth row will be described.
  • the pixel P in the n-th row and the m-th column and the n-th row and the (m + 1) -th column is focused on.
  • the gate signal voltage supplied to the gate wirings Lga and Lgb changes from the off voltage to the on voltage, whereby the TFTs 130a and 130b in the nth row, the mth column, and the nth row, the m + 1th column are turned on.
  • the source signal voltage supplied to the source bus line Lsm is applied to the subpixel electrodes 124a and 124b in the nth row and mth column and supplied to the source bus line Lsm + 1.
  • the source signal voltage thus applied is applied to the sub-pixel electrodes 124a and 124b in the nth row and the (m + 1) th column.
  • the potential of the subpixel electrodes 124a and 124b in the nth row and mth column is higher than the potential of the counter electrode 144.
  • the potentials of the sub-pixel electrodes 124 a and 124 b in the n-th row and the (m + 1) -th column are lower than the potential of the counter electrode 144.
  • the relationship between the potential of the subpixel electrodes 124a and 124b in the nth row and the mth column and the potential of the counter electrode 144 is the same as the potential of the subpixel electrodes 124a and 124b in the nth row and the (m + 1) th column and the potential of the counter electrode 144. Different from the relationship with the potential.
  • the gate signal voltage supplied to the gate wirings Lga and Lgb changes from the on voltage to the off voltage, whereby the TFTs 130a and 130b in the nth row, the mth column, and the nth row, the m + 1th column change to the off state. .
  • the potentials of the sub-pixel electrodes 124a and 124b decrease substantially the same due to a pull-in phenomenon based on the influence of the parasitic capacitances and the like of the TFTs 130a and 130b.
  • the potentials of the subpixel electrodes 124a and 124b in the nth row and mth column are equal to each other, and the potentials of the subpixel electrodes 124a and 124b in the nth row and m + 1th column are equal to each other.
  • the storage capacitor signal voltage supplied to the CS bus lines Lcsa and Lcsb changes in different directions, and thereby the potentials of the sub-pixel electrodes 124a and 124b change in different directions.
  • the initial change of the auxiliary capacitance signal voltage VLcsa after the TFT 130a changes to the off state is an increase, and the average potential of the subpixel electrode 124a increases.
  • the initial change in the auxiliary capacitance signal voltage VLcsb after the TFT 130b is turned off is a decrease, and the average potential of the sub-pixel electrode 124b is decreased.
  • a sub-pixel having a high luminance among the sub-pixels Spa and Spb is also referred to as a bright sub-pixel
  • a sub-pixel having a low luminance among the pixels Spa and Spb is also referred to as a dark sub-pixel.
  • the average potential of the subpixel electrode 124a also increases in accordance with the auxiliary capacitance signal voltage VLcsa in the pixel P in the nth row and the (m + 1) th column, and the average potential of the subpixel electrode 124b is also increased by the auxiliary capacitance. It decreases according to the signal voltage VLcsb.
  • the polarity of the pixel P in the nth row and the (m + 1) th column is negative, the luminance of the subpixel Spb in the pixel P in the nth row and the (m + 1) th column is higher than that of the subpixel Spa.
  • the polarity of the pixel P in the nth row and the m + 1th column is inverted from the polarity of the pixel P in the nth row and the mth column.
  • the polarities of pixels adjacent in the row direction of the nth row are similarly reversed.
  • the subpixel Spa is a bright subpixel
  • the subpixel Spb is a bright subpixel.
  • the gate signal voltage supplied to the gate bus line Lgn + 1 changes from the off voltage to the on voltage, and the TFTs 130a and 130b in the (n + 1) th row and the mth column and the (n + 1) th row and the (m + 1) th column are turned on.
  • the source signal voltage supplied to the source bus line Lsm is applied to the subpixel electrodes 124a and 124b in the (n + 1) th row and the mth column and supplied to the source bus line Lsm + 1.
  • the source signal voltage thus applied is applied to the subpixel electrodes 124a and 124b of the (n + 1) th row and the (m + 1) th column.
  • the potential of the subpixel electrodes 124a and 124b in the (n + 1) th row and the mth column is lower than the potential of the counter electrode 144.
  • the potentials of the subpixel electrodes 124a and 124b in the (n + 1) th row and the (m + 1) th column are higher than the potential of the counter electrode 144.
  • the relationship between the potential of the subpixel electrodes 124a and 124b in the (n + 1) th row and the mth column and the potential of the counter electrode 144 is the same as the potential of the subpixel electrodes 124a and 124b in the (n + 1) th row and the (m + 1) th column. Different from the relationship with the potential.
  • the gate signal voltage supplied to the gate bus line Lgn + 1 changes from the on-voltage to the off-voltage, whereby the TFTs 130a and 130b in the (n + 1) th row and the mth column and the (n + 1) th row and the (m + 1) th column change to the off state. Again, as described above, the pull-in phenomenon occurs.
  • the storage capacitor signal voltage supplied to the CS bus lines Lcsa and Lcsb changes in different directions, and thereby the potentials of the sub-pixel electrodes 124a and 124b change in different directions.
  • the initial change of the auxiliary capacitance signal voltage VLcsa after the TFT 130a is changed to the off state is a decrease, and the average potential of the sub-pixel electrode 124a is decreased.
  • the initial change in the auxiliary capacitance signal voltage VLcsb after the TFT 130b changes to the off state is an increase, and the average potential of the sub-pixel electrode 124b increases.
  • the luminance of the subpixel Spa in the pixel P in the (n + 1) th row and the mth column is higher than that of the subpixel Spb.
  • the average potential of the subpixel electrode 124a also decreases according to the auxiliary capacitance signal voltage VLcsa, and the average potential of the subpixel electrode 124b is also reduced by the auxiliary capacitance. It increases according to the signal voltage VLcsb.
  • the polarity of the pixel P in the (n + 1) th row and the (m + 1) th column is positive, the luminance of the subpixel Spb in the pixel P in the nth row and the (m + 1) th column is higher than that of the subpixel Spa.
  • the polarity of the pixel P in the (n + 1) th row and the (m + 1) th column is reversed from the polarity of the pixel P in the (n + 1) th row and the mth column.
  • the polarities of the pixels adjacent to each other in the row direction of the (n + 1) th row are similarly reversed.
  • the subpixel Spa is a bright subpixel
  • the subpixel Spb is a bright subpixel.
  • the polarities of the pixels adjacent in the row direction and the column direction are different from each other, and the polarities of the pixels adjacent in the oblique direction are equal to each other.
  • the polarities of the pixels in the n-th row and the m-th column and the (n + 1) -th row and the m + 1-th column are positive, and the polarities of the pixels in the (n + 1) -th row and the m-th column and the n-th row and the (m + 1) -th column are negative.
  • Such driving is also called dot inversion driving.
  • the subpixels adjacent to each other in the row direction and the column direction have different contrasts, and the bright subpixels are adjacent to each other in the oblique direction.
  • the polarity of each pixel is inverted in the next vertical scanning period (field period or frame period), thereby suppressing display burn-in.
  • auxiliary capacitance signal voltages VLcsa and VLcsb supplied to the auxiliary capacitance main lines Ltcsa and Ltcsb have been described with reference to FIG. 4, but the auxiliary capacitance signal voltages VLcsa and VLcsb are not limited thereto.
  • the gate signal voltage VLg supplied to the gate bus line Lg changes from the on-voltage to the off-voltage, the first change of the auxiliary capacitance signal voltage VLcsa is an increase, and the first change of the auxiliary capacitance signal voltage VLcsb is reduced. It is preferable that Further, as described above, it is preferable that the polarity of each pixel is inverted in the next vertical scanning period.
  • the auxiliary capacitance signal supplied to the CS bus line is an oscillating voltage including a rectangular wave with a duty ratio of 1: 1, but the present invention is not limited to this.
  • a rectangular wave with a duty ratio other than 1: 1, or an oscillating voltage such as a sine wave or a triangular wave may be used.
  • auxiliary capacity signals having different vibration periods 2H are supplied to the two auxiliary capacity trunk lines, but the present invention is not limited to this.
  • the auxiliary capacity signals having different vibration periods 4H may be supplied to the four auxiliary capacity main lines.
  • auxiliary capacity signals having different vibration periods NH may be supplied to N (N is an even number of 2 or more) auxiliary capacity trunk lines.
  • a CS bus line is provided for each row of subpixels, but the present invention is not limited to this.
  • the CS bus line may be provided so as to be shared by two rows of sub-pixels belonging to two adjacent rows of pixels.
  • the liquid crystal display device 100A of the present embodiment has the same configuration as the liquid crystal display device 100 described above except that the connection relationship between the CS bus line and the sub-pixel is different, and redundant description is given to avoid redundancy. Omitted.
  • the plurality of pixels P are arranged in a matrix of a plurality of rows and a plurality of columns.
  • FIG. 5A is adjacent to the column direction in the liquid crystal display device 100A.
  • An equivalent circuit diagram of two pixels P is shown.
  • the source bus line in the m-th column is indicated as Lsm
  • the gate bus lines in the n-th and n + 1-th rows are indicated as Lgn and Lgn + 1.
  • the CS bus line Lcsb is electrically connected to the storage capacitor counter electrode EOb corresponding to the second sub-pixel Spb of the pixel P in the n-th row and the first of the pixels P in the n + 1-th row.
  • the storage capacitor counter electrode EOa corresponding to the sub-pixel Spa is electrically connected.
  • FIG. 5B is a schematic diagram of the liquid crystal display device 100A.
  • the counter substrate 140 is omitted in order to avoid an excessively complicated drawing
  • FIG. 5B corresponds to a top view of the active matrix substrate 120. .
  • two TFTs 130a1 and 130a2 are provided corresponding to the sub-pixel Spa, and the TFTs 130a1 and 130a2 are arranged in series.
  • two TFTs 130b1 and 130b2 are provided corresponding to the sub-pixel Spb, and the TFTs 130b1 and 130b2 are arranged in series.
  • the gates of the TFTs 130a1 and 130a2 are electrically connected to the common gate line Lga, and the gates of the TFTs 130b1 and 130b2 are electrically connected to the common gate line Lgb.
  • the on / off states of the TFTs 130a1, 130a2, 130b1, and 130b2 similarly change according to the gate signal voltages supplied to the gate wirings Lga and Lgb.
  • the TFTs 130a1 and 130a2 are collectively referred to as the TFT 130a
  • the TFTs 130b1 and 130b2 are collectively referred to as the TFT 130b.
  • the CS bus line Lcs corresponds to the subpixels Spa and Spb of two pixels adjacent in the column direction.
  • the CS bus line Lcsb corresponds to the storage capacitor counter electrode EOb corresponding to the second subpixel Spb of the pixel in the nth row and mth column and the first subpixel Spa of the pixel in the n + 1th row and mth column.
  • the storage capacitor counter electrode EOa is electrically connected to both.
  • one sub-pixel is shared by one CS bus line, and compared to the liquid crystal display device 100 shown in FIG.
  • the CS bus line extending correspondingly between the subpixels to which it belongs can be omitted, and a high aperture ratio can be realized.
  • the gate signal voltage supplied to the gate bus line Lgn in the nth row changes to the on voltage, whereby the TFTs 130a and 130b in the nth row and mth column are turned on.
  • the source signal voltage supplied to the source bus line Lsm is applied to the subpixel electrodes 124a and 124b in the nth row and mth column.
  • the supplied gate signal voltage changes from the on-voltage to the off-voltage, whereby the TFTs 130a and 130b in the n-th row and m-th column change to the off state. Note that, as described above, the potentials of the subpixel electrodes 124a and 124b are decreased due to the pulling phenomenon.
  • the auxiliary capacitance signal voltage supplied to the CS bus lines Lcsa and Lcsb is changed in different directions, whereby the potentials of the subpixel electrodes 124a and 124b are changed. Changes in different directions.
  • the auxiliary capacitance signal voltage supplied to the CS bus line Lcsa changes before the time when the gate signal voltage supplied to the gate bus line Lgn + 1 of the (n + 1) th row described later changes from the off voltage to the on voltage. It may be changed after the time.
  • the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb changes after the gate signal voltage supplied to the gate bus line Lgn + 1 in the (n + 1) th row described later changes from the off voltage to the on voltage.
  • the first change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsa increases after the TFTs 130a and 130b change to the off state. If the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb is a decrease, the average potential of the subpixel electrode 124a increases, the average potential of the subpixel electrode 124b decreases, and the subpixel Spa Is higher than the sub-pixel Spb.
  • the subpixel electrode 124a Conversely, if the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsa is a decrease and the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb is an increase, the subpixel electrode 124a. , The average potential of the subpixel electrode 124b increases, and the luminance of the subpixel Spb becomes higher than that of the subpixel Spa.
  • the first change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsa is increased after the TFTs 130a and 130b are turned off.
  • the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb is a decrease, the average potential of the subpixel electrode 124a increases, the average potential of the subpixel electrode 124b decreases, and the luminance of the subpixel Spb Becomes higher than the sub-pixel Spa.
  • the subpixel electrode 124a Conversely, if the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsa is a decrease and the initial change in the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb is an increase, the subpixel electrode 124a. , The average potential of the subpixel electrode 124b increases, and the luminance of the subpixel Spa becomes higher than that of the subpixel Spb.
  • the gate signal voltage supplied to the gate bus line Lgn + 1 of the (n + 1) th row changes to the on voltage, and the TFTs 130a and 130b corresponding to the gate wirings Lga and Lgb change to the on state.
  • the source signal voltage supplied to the source bus line Lsm is applied to the subpixel electrodes 124a and 124b in the (n + 1) th row and the mth column.
  • the subpixel electrodes 124a and 124b in the nth row and the mth column have a higher potential than the potential of the counter electrode 144.
  • a lower source signal voltage is applied.
  • the gate signal voltage supplied to the gate bus line Lgn + 1 changes from the ON voltage to the OFF voltage, and thereby the TFTs 130a and 130b in the (n + 1) th row and the mth column change to the OFF state.
  • the auxiliary capacitance signal voltage supplied to the CS bus lines Lcsb and Lcsc changes, and the potentials of the sub-pixel electrodes 124a and 124b change according to the change of the auxiliary capacitance signal voltage.
  • the auxiliary capacitance signal voltage supplied to the CS bus line Lcsb changes before the time when the gate signal voltage supplied to the gate bus line Lgn + 2 of the (n + 2) th row not shown here changes from the off voltage to the on voltage. It may be changed after the time. However, the voltage supplied to the CS bus line Lcsc changes after the time when the gate signal voltage supplied to the gate bus line Lgn + 2 in the (n + 2) th row changes from the off voltage to the on voltage.
  • FIG. 6 shows an equivalent circuit diagram of the liquid crystal display device 100A.
  • FIG. 6 shows an equivalent circuit of a plurality of pixels P.
  • the source bus lines corresponding to the pixels in the m-th column to the (m + 2) th column are indicated as Lsm to Lsm + 2
  • the gate bus lines corresponding to the pixels in the n-th row to the n + 6th row are indicated as Lgn to Lgn + 6.
  • the CS bus lines extending from the auxiliary capacity trunk lines Ltcsa to Ltcsd are indicated as CS bus lines Lcsa to Lcsd, respectively.
  • the CS bus lines Lcsa to Lcsd correspond to two subpixels Spa and Spb of the pixel P adjacent in the column direction, respectively.
  • FIG. 7 shows a voltage waveform diagram of the liquid crystal display device 100A.
  • VLsm indicates a voltage waveform of a source signal supplied to the source bus line Lsm with reference to the voltage of the counter electrode 144 indicated by a broken line
  • VLgn to VLgn + 6 are supplied to the gate bus lines Lgn to Lgn + 6.
  • VLcsa to VLcsd indicate the voltage waveforms of the auxiliary capacitance signals supplied to the CS bus lines Lcsa to Lcsd.
  • VCLa m, n to VCLa m and n + 6 respectively indicate the potential of the sub-pixel electrode 124a of the pixel P in the n-th row and m-th column to the (n + 6) -th row and the m-th column with reference to the potential of the counter electrode 144
  • VCLb m, n to VCLb m and n + 6 respectively indicate the potentials of the sub-pixel electrodes 124b of the pixels P in the nth row and mth column to the n + 6th row and mth column with reference to the potential of the counter electrode 144.
  • an input signal for making all the pixels have the same gradation level is input.
  • each of the auxiliary capacitance signal voltages VLcsa to VLcsd supplied to the auxiliary capacitance trunk lines Ltcsa to Ltcsd is an oscillation voltage including a rectangular wave with a duty ratio of 1: 1, and the oscillation cycle is 8 in the horizontal scanning period. Double time (8H).
  • the phase of the auxiliary capacitance signal voltage VLcsb is delayed by 4H compared to the auxiliary capacitance signal voltage VLcsa.
  • the phase of the auxiliary capacitance signal voltage VLcsd is delayed by 4 H compared with the auxiliary capacitance signal voltage VLcsc. Focusing on the auxiliary capacitance signal voltages VLcsa and VLcsc, the phase of the auxiliary capacitance signal voltage VLcsc is delayed by 2H compared to the auxiliary capacitance signal voltage VLcsa.
  • writing to the pixel P in the liquid crystal display device 100A will be described with reference to FIG. 6 and FIG.
  • writing to the pixels P in the nth row will be described.
  • the pixel P in the n-th row and the m-th column and the n-th row and the (m + 1) -th column is focused on.
  • the gate signal voltage supplied to the n-th row gate wirings Lga and Lgb changes from the off-voltage to the on-voltage, thereby turning on the TFTs 130a and 130b in the n-th row and m-th column and the n-th row and m + 1-th column.
  • the source signal voltage supplied to the source bus line Lsm is applied to the subpixel electrodes 124a and 124b in the nth row and mth column and supplied to the source bus line Lsm + 1.
  • the source signal voltage thus applied is applied to the sub-pixel electrodes 124a and 124b in the nth row and the (m + 1) th column.
  • the source signal voltage supplied to the source bus line Lsm is higher than that of the counter electrode 144. Although not shown here, the source signal voltage supplied to the source bus line Lsm + 1 is lower than that of the counter electrode 144. Thus, the polarities of the pixels P adjacent in the row direction are different from each other.
  • the gate signal voltage supplied to the gate wirings Lga and Lgb changes from the on voltage to the off voltage, whereby the TFTs 130a and 130b in the nth row, the mth column, and the nth row, the m + 1th column change to the off state. .
  • the potentials of the sub-pixel electrodes 124a and 124b decrease substantially the same due to a pull-in phenomenon based on the influence of the parasitic capacitances and the like of the TFTs 130a and 130b.
  • the auxiliary capacitance signal voltages VLcsa and VLcsb supplied to the CS bus lines Lcsa and Lcsb change in different directions, whereby the potentials of the sub-pixel electrodes 124a and 124b change in different directions. Change.
  • the auxiliary capacitance signal voltages VLcsa and VLcsb change after the gate signal voltage VLgn + 1 of the gate bus line Lgn + 1 described later changes from the on voltage to the off voltage.
  • the first change of the auxiliary capacitance signal voltage VLcsa after the TFTs 130a and 130b change to the off state is an increase, and the first change of the auxiliary capacitance signal voltage VLcsa is a decrease.
  • the average potential of the subpixel electrode 124a increases and the average potential of the subpixel electrode 124b decreases. Since the polarity of the pixel P in the n-th row and the m-th column is positive, the luminance of the sub-pixel Spa in the pixel P in the n-th row and the m-th column is higher than that of the sub-pixel Spb.
  • the average potential of the subpixel electrode 124a also increases in accordance with the auxiliary capacitance signal voltage VLcsa in the pixel P in the nth row and the (m + 1) th column, and the average potential of the subpixel electrode 124b is also increased by the auxiliary capacitance. It decreases according to the signal voltage VLcsb.
  • the polarity of the pixel P in the nth row and the (m + 1) th column is negative, the luminance of the subpixel Spb in the pixel P in the nth row and the (m + 1) th column is higher than that of the subpixel Spa.
  • the polarity of the pixel P in the nth row and the m + 1th column is inverted from the polarity of the pixel P in the nth row and the mth column.
  • the polarities of pixels adjacent in the row direction of the nth row are similarly reversed.
  • the subpixel Spa is a bright subpixel
  • the subpixel Spb is a bright subpixel.
  • the gate signal voltage supplied to the gate wirings Lga and Lgb in the (n + 1) th row changes from the off voltage to the on voltage, whereby the TFTs 130a and 130b in the (n + 1) th row and the mth column and the (n + 1) th row and the (m + 1) th row are turned on. Become.
  • the source signal voltage supplied to the source bus line Lsm is applied to the subpixel electrodes 124a and 124b in the (n + 1) th row and the mth column and supplied to the source bus line Lsm + 1.
  • the source signal voltage thus applied is applied to the subpixel electrodes 124a and 124b of the (n + 1) th row and the (m + 1) th column.
  • the polarity of the pixel P in the (n + 1) th row and the mth column is different from the polarity of the pixel P in the (n + 1) th row and the m + 1th column.
  • the polarity of the pixel P in the (n + 1) th row and the mth column is different from the polarity of the pixel P in the nth row and the mth column, and the polarity of the pixel P in the (n + 1) th row and the (m + 1) th column is the pixel P in the nth row and the (m + 1) th column.
  • the polarity is different.
  • the gate signal voltage supplied to the gate bus line Lgn + 1 changes from the on voltage to the off voltage, and thereby the TFTs 130a and 130b in the (n + 1) th row and the mth column and the (n + 1) th row and the (m + 1) th column change to the off state.
  • the auxiliary capacitance signal voltages VLcsb and VLcsc supplied to the CS bus lines Lcsb and Lcsc change in different directions.
  • the auxiliary capacitance signal voltage VLcsc changes after the gate signal voltage VLgn + 3 of the gate bus line Lgn + 3 changes from the on voltage to the off voltage, although not described in detail here.
  • the first change of the auxiliary capacitance signal voltage VLcsb after the TFTs 130a and 130b are turned off is a decrease, and the first change of the auxiliary capacitance signal voltage VLcsc is an increase.
  • the average potential of the subpixel electrode 124a decreases and the average potential of the subpixel electrode 124b increases. Since the polarity of the pixel P in the (n + 1) th row and the mth column is negative, the luminance of the subpixel Spa in the pixel P in the (n + 1) th row and the mth column is higher than that of the subpixel Spb.
  • the average potential of the subpixel electrode 124a also decreases according to the auxiliary capacitance signal voltage VLcsb, and the average potential of the subpixel electrode 124b is also reduced by the auxiliary capacitance. It increases according to the signal voltage VLcsc.
  • the luminance of the subpixel Spb in the pixel P in the (n + 1) th row and the (m + 1) th column is higher than that of the subpixel Spa.
  • writing to the pixels P in the (n + 1) th row is performed.
  • the polarities of the pixels adjacent to each other in the row direction of the (n + 1) th row are inverted from each other, and the light / dark relations of the sub-pixels of the pixels adjacent to each other in the row direction of the (n + 1) th row are inverted from each other.
  • Writing to the pixels P in the (n + 2) th and subsequent rows is performed in the same manner.
  • the polarities of the pixels adjacent in the row direction and the column direction are different from each other, and the polarities of the pixels adjacent in the oblique direction are equal to each other.
  • the polarities of the pixels in the n-th row and the m-th column and the (n + 1) -th row and the m + 1-th column are positive, and the polarities of the pixels in the (n + 1) -th row and the m-th column and the n-th row and the (m + 1) -th column are negative.
  • the subpixels adjacent to each other in the row direction and the column direction have different contrasts, and the bright subpixels are adjacent to each other in the oblique direction.
  • the polarity of each pixel is inverted in the next vertical scanning period (field period or frame period), thereby suppressing display burn-in.
  • the auxiliary capacitance signal supplied to the CS bus line is an oscillating voltage including a rectangular wave with a duty ratio of 1: 1, but the present invention is not limited to this.
  • a rectangular wave with a duty ratio other than 1: 1, or an oscillating voltage such as a sine wave or a triangular wave may be used.
  • auxiliary capacity signals having different vibration periods 8H are supplied to the four auxiliary capacity trunk lines, but the present invention is not limited to this.
  • Auxiliary capacitance signals having different vibration periods 12H may be supplied to the six auxiliary capacitance trunk lines.
  • auxiliary capacitance signals having different oscillation periods (2 ⁇ N) ⁇ K ⁇ H K is a positive integer
  • N N is an even number of 2 or more
  • auxiliary capacity signals having different vibration periods 1H may be supplied to the two auxiliary capacity trunk lines.
  • the liquid crystal display devices 100 and 100A may be in a so-called MVA mode.
  • the MVA mode liquid crystal display device has a linear slit formed on the electrode and a linear dielectric protrusion (rib) formed on the liquid crystal layer side of the electrode on a pair of substrates opposed via the liquid crystal layer.
  • the directors of the liquid crystal domain formed at the time of voltage application are regulated by arranging them in parallel and alternately.
  • the direction of the liquid crystal domain is a direction orthogonal to the direction in which the linear slits or dielectric protrusions (collectively referred to as “linear structures”) extend.
  • the gate wirings Lga and Lgb may be arranged so as to overlap with boundaries between different liquid crystal domains.
  • the liquid crystal display devices 100 and 100A may be in the PSA mode.
  • PSA technology Polymer Sustained Alignment Technology (hereinafter referred to as “PSA technology”) is disclosed in, for example, JP 2002-357830 A, JP 2003-177418 A, JP 2006-78968 A, K.A. Hanaoka et al. "A New MVA-LCD by Polymer Sustained Alignment Technology", SID 04 DIGEST 1200-1203 (2004). The entire disclosure of these four documents is hereby incorporated by reference.
  • a small amount of a polymerizable compound for example, a photopolymerizable monomer or oligomer
  • a liquid crystal panel is assembled, and a predetermined voltage is applied to the liquid crystal layer.
  • This is a technique for controlling the pretilt direction of liquid crystal molecules by irradiating active energy rays (for example, ultraviolet rays) to form a polymer.
  • active energy rays for example, ultraviolet rays
  • the alignment state of the liquid crystal molecules when the polymer is generated is maintained (stored) even after the voltage is removed (a state where no voltage is applied).
  • a layer formed of a polymer is referred to as an orientation maintaining layer.
  • the alignment maintaining layer is formed on the surface of the alignment film (on the liquid crystal layer side), but does not necessarily have a shape covering the surface of the alignment film, and may be discrete polymer particles.
  • the PSA technique can adjust the pretilt azimuth and pretilt angle of liquid crystal molecules by controlling the electric field formed in the liquid crystal layer.
  • the alignment maintaining layer exhibits an alignment regulating force on almost all surfaces in contact with the liquid crystal layer, the response characteristics are excellent.
  • each of the subpixel electrodes 124a and 124b includes a cross-shaped trunk portion that is disposed so as to overlap the polarization axis of the pair of polarizing plates, and a plurality of branches that extend in a direction of approximately 45 ° from the cross-shaped trunk portion.
  • the branch portion extends from the trunk portion in 45 °, 135 °, 225 °, and 315 ° orientations, and the liquid crystal molecules (negative dielectric anisotropy) of the vertically aligned liquid crystal layer are separated from the trunk portion and the branch portion. Is inclined in the direction in which each branch extends.
  • the oblique electric field from the branches extending in parallel to each other acts to incline the liquid crystal molecules in the direction perpendicular to the direction in which the branches extend, and the oblique electric field from the trunk portion causes the liquid crystal molecules in the direction in which each branch extends. This is because it acts so as to be inclined.
  • the gate wirings Lga and Lgb may be arranged so as to overlap with boundaries between different liquid crystal domains.
  • a vertical alignment liquid crystal display device may be provided with a photo-alignment film as the alignment film.
  • a photo-alignment film having different regions subjected to alignment processing in anti-parallel in the sub-pixels is provided on both the active matrix substrate 120 and the counter substrate 140, and the pair of alignment films is provided in each region facing each other.
  • the alignment treatment directions are arranged so as to be orthogonal.
  • the liquid crystal molecules in the vicinity of the photo-alignment film are slightly inclined with respect to the normal direction of the main surface of the photo-alignment film.
  • the photo-alignment film may be provided only on one of the counter substrate 120 and the active matrix substrate 140. Further, even in a liquid crystal display device using a photo-alignment film, the gate lines Lga and Lgb may be arranged so as to overlap with boundaries between different liquid crystal domains.
  • the liquid crystal display devices 100 and 100A may be in the CPA mode.
  • the subpixel electrodes 124 a and 124 b may have a highly symmetric shape, and the liquid crystal molecules of each liquid crystal domain may be in an axially symmetric tilted orientation by applying a voltage to the liquid crystal layer 160.
  • the liquid crystal display device is a vertical alignment type, but the present invention is not limited to this.
  • the liquid crystal display device may be in other modes.
  • each pixel is rectangular, but the present invention is not limited to this.
  • the pixel may have another shape.
  • the liquid crystal display device according to the present invention can suppress variations in parasitic capacitance caused by misalignment between the gate bus line and the subpixel electrode. Further, the liquid crystal display device according to the present invention can improve the viewing angle characteristics without increasing the power consumption.
  • Liquid crystal display device 120 Active matrix substrate 124 Pixel electrode 130 TFT 140 Counter substrate 144 Counter electrode 160 Liquid crystal layer

Abstract

　本発明による液晶表示装置（１００）は、アクティブマトリクス基板（１２０）、対向基板（１４０）および液晶層（１６０）を備えている。各画素（Ｐ）は、それぞれが液晶容量（ＣＬａ、ＣＬｂ）および補助容量（ＣＣａ、ＣＣｂ）を有する副画素（Ｓｐａ、Ｓｐｂ）を有している。ゲートバスライン（Ｌｇ）は、薄膜トランジスタ（１３０ａ、１３０ｂ）のゲートと電気的に接続されたゲート配線（Ｌｇａ、Ｌｇｂ）と、ゲート配線（Ｌｇａ）とゲート配線（Ｌｇｂ）とを電気的に接続する接続配線（Ｌｇｃ）とを有している。副画素電極（１２４ａ）はゲート配線（Ｌｇａ）を跨いでおり、副画素電極（１２４ｂ）はゲート配線（Ｌｇｂ）を跨いでいる。これにより、副画素電極とゲートバスラインとのアライメントずれに起因する寄生容量の変動を抑制する。

Description

液晶表示装置
　本発明は、液晶表示装置に関し、より詳細には、各画素が複数の副画素を有する液晶表示装置に関する。
　液晶表示装置は、大型テレビジョンだけでなく携帯電話の表示部等の小型の表示装置としても利用されている。従来しばしば用いられたＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モードの液晶表示装置の視野角は比較的狭かったが、近年、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モードおよびＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードといった広視野角の液晶表示装置が作製されている。そのような広視野角のモードの中でも、ＶＡモードは高コントラスト比を実現できるため、多くの液晶表示装置に採用されている。
　ＶＡモードの一種として、１つの画素領域に複数の液晶ドメインを形成するＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードが知られている。ＭＶＡモードの液晶表示装置には、垂直配向型液晶層を挟んで対向する一対の基板のうちの少なくとも一方の液晶層側に配向規制構造が設けられている。配向規制構造は、例えば、電極に設けられた線状のスリット（開口部）またはリブ（突起構造）である。配向規制構造により、液晶層の一方または両側から配向規制力が付与され、配向方向の異なる複数の液晶ドメイン（典型的には４つの液晶ドメイン）が形成され、視野角特性の改善が図られている。
　ＶＡモードの欠点として、正面方向からの表示品位と斜め方向からの表示品位との差が顕著であることが知られている。特に中間調表示において、正面方向からみたときに適切な表示特性となるように調整を行うと、斜め方向から見たときの色味やガンマ特性といった表示特性は正面方向の表示特性とは大きく異なってしまう。液晶分子の光学軸方向は分子長軸方向であり、中間調表示時には液晶分子の光学軸方向は基板の主面に対してある程度傾いた状態となり、この状態で視野角（見る方向）を変化させて、液晶分子の光学軸方向と平行な斜め方向から見た場合、表示特性は正面方向の表示特性とは大きく異なってしまう。具体的には、斜め方向からみた表示画像は正面方向からみた表示画像と比べて全体的に白っぽくみえる。このような現象は「白浮き」とも呼ばれている。例えば、人間の顔を表示する場合、正面方向からは人間の顔の表情等が違和感なく視認されていても、斜め方向から見ると全体的に白っぽく見え、肌色の微妙な階調表現が白く潰れてしまって見えることがある。
　このような白浮きを改善するために、１つの画素を複数（典型的には、２つ）の副画素に分割して各副画素の液晶層に印加される実効電圧を異ならせることが知られている。このような液晶表示装置では、副画素の階調特性は、斜め方向の表示品位が正面方向の表示品位と比べて低下しないように調整される（例えば、特許文献１～３参照）。
　図８に、特許文献１に開示されている液晶表示装置７００を示す。液晶表示装置７００では、２つの副画素電極７２４ａ、７２４ｂは異なるＴＦＴ７３０ａ、７３０ｂを介して異なるソースバスラインＬｓに接続されており、２つの副画素電極７２４ａ、７２４ｂの電位が異なるように駆動される。このように副画素電極７２４ａ、７２４ｂの電位が異なることにより、副画素Ｓｐａ、Ｓｐｂの液晶層の印加電圧が異なるため、副画素Ｓｐａ、Ｓｐｂの輝度は互いに異なり、これにより、白浮きの改善が行われる。
　図９に、特許文献２に開示されている液晶表示装置８００を示す。液晶表示装置８００では、２つの副画素電極８２４ａ、８２４ｂは異なるＴＦＴ８３０ａ、８３０ｂを介して同一のソースバスラインＬｓに接続されている。２つの副画素電極８２４ａ、８２４ｂは補助容量ＣＣａ、ＣＣｂを介して補助容量バスラインＬｃｓａ、Ｌｃｓｂと接続されており、副画素電極８２４ａ、８２４ｂの電位は異なる補助容量バスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号電圧の変化に応じて異なるように駆動される。このように副画素電極８２４ａ、８２４ｂの電位が異なることにより、副画素Ｓｐａ、Ｓｐｂの輝度は互いに異なり、これにより、白浮きの改善が行われる。
　図１０に、特許文献３に開示されている液晶表示装置９００を示す。液晶表示装置９００では、１つの画素電極９２４に対して電位の異なり得る２つの対向電極９４４ａ、９４４ｂが設けられている。このように対向電極９４４ａ、９４４ｂの電位が異なることにより、副画素Ｓｐａ、Ｓｐｂの液晶層の印加電圧が異なるため、副画素Ｓｐａ、Ｓｐｂの輝度が互いに異なり、これにより、白浮きの改善が行われる。
特開２００６－２０９１３５号公報 特開２００４－６２１４６号公報 特開平５－５３１３６号公報
　特許文献１に開示された液晶表示装置７００では、画素の列数の２倍のソースバスラインが設けられており、副画素電極ごとに異なるソース信号電圧が印加される。したがって、ソースドライバの処理量が増大し、これに伴って消費電力が増大する。また、この構成を消費電力の低減が特に要求される小型表示装置に適用することは困難である。
　また、特許文献３に開示された液晶表示装置９００では、電位の異なる対向電極間でリークが発生すると、対向電極全体がリークすることになり、適切な表示を行うことができなくなる。
　これに対して、特許文献２に開示された液晶表示装置８００では、ソースドライバの処理量の増大に基づく消費電力の増加が生じることなく、また、対向電極のリークの発生も抑制される。しかしながら、液晶表示装置８００では、アライメントずれによってゲートバスラインが２つの副画素電極のいずれかの方向にシフトすると、副画素の寄生容量が変動してしまい、その結果、表示品位が低下することになる。
　本発明は、上記課題を鑑みてなされたものであり、その目的は、ゲートバスラインと副画素電極とのアライメントずれに起因する寄生容量の変動を抑制した液晶表示装置を提供することにある。
　本発明による液晶表示装置は、アクティブマトリクス基板と、対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層とを備える液晶表示装置であって、前記アクティブマトリクス基板は、それぞれが複数の画素のそれぞれを規定する複数の画素電極であって、第１副画素電極および第２副画素電極を有する画素電極を含む複数の画素電極と、それぞれがゲート、ソース、および、ドレインを有する複数の薄膜トランジスタであって、第１薄膜トランジスタおよび第２薄膜トランジスタを含む複数の薄膜トランジスタと、前記第１薄膜トランジスタの前記ドレインおよび前記第１副画素電極に電気的に接続された第１補助容量電極、および、前記第２薄膜トランジスタの前記ドレインおよび前記第２副画素電極に電気的に接続された第２補助容量電極を含む複数の補助容量電極と、前記第１補助容量電極と補助容量を形成する第１補助容量対向電極と電気的に接続された第１補助容量バスライン、および、前記第２補助容量電極と補助容量を形成する第２補助容量対向電極と電気的に接続された第２補助容量バスラインを含む複数の補助容量バスラインと、前記第１薄膜トランジスタの前記ソースおよび前記第２薄膜トランジスタの前記ソースに電気的に接続されたソースバスラインと、前記第１薄膜トランジスタの前記ゲートと電気的に接続された第１ゲート配線と、前記第２薄膜トランジスタの前記ゲートと電気的に接続された第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線とを電気的に接続する接続配線とを含む、ゲートバスラインとを有しており、前記第１副画素電極は前記第１ゲート配線を跨いでおり、前記第２副画素電極は前記第２ゲート配線を跨いでいる。
　ある実施形態において、前記液晶表示装置は、前記複数の画素の設けられた表示領域と、前記接続配線の設けられた周辺領域とを有する。
　ある実施形態において、前記複数の画素電極は行方向および列方向にマトリクス状に配列されており、前記第１ゲート配線および前記第２ゲート配線は前記行方向に沿って延びる。
　ある実施形態において、前記第１ゲート配線と前記第１副画素電極との重なり面積は、前記第２ゲート配線と前記第２副画素電極との重なり面積と略等しい。
　ある実施形態において、前記第１副画素電極の中心と前記第２副画素電極の中心との距離、前記第１ゲート配線の中心線と前記第２ゲート配線の中心線との距離、および、前記第１補助容量バスラインの中心線と前記第２補助容量バスラインの中心線との距離は互いに略等しい。
　ある実施形態において、前記第１補助容量バスラインには第１補助容量信号が供給され、前記第２補助容量バスラインには前記第１補助容量信号とは異なる第２補助容量信号が供給される。
　ある実施形態において、前記液晶層は垂直配向型である。
　本発明による液晶表示装置は、ゲートバスラインと副画素電極とのアライメントずれに起因する寄生容量の変動を抑制することができる。
（ａ）は本発明による液晶表示装置の実施形態の模式図であり、（ｂ）は液晶表示装置における１画素の等価回路図である。 図１に示した液晶表示装置の模式図である。 図１に示した液晶表示装置の等価回路図である。 図３に示した液晶表示装置における各信号の電圧波形図である。 （ａ）は本発明による液晶表示装置の別の実施形態における列方向に隣接する２画素の等価回路図であり、（ｂ）は液晶表示装置の模式図である。 図５に示した液晶表示装置の等価回路図である。 図５に示した液晶表示装置における各信号の電圧波形図である。 従来の液晶表示装置の模式図である。 別の従来の液晶表示装置の模式図である。 さらに別の従来の液晶表示装置の模式図である。
　以下、図面を参照して、本発明による液晶表示装置の実施形態を説明する。ただし、本発明は、以下の実施形態に限定されるものではない。
　以下、本発明による液晶表示装置の実施形態を説明する。図１（ａ）に、本実施形態の液晶表示装置１００の模式図を示す。液晶表示装置１００は、アクティブマトリクス基板１２０と、対向基板１４０と、アクティブマトリクス基板１２０と対向基板１４０との間に設けられた液晶層１６０とを備える。アクティブマトリクス基板１２０は、絶縁基板１２２および画素電極１２４を有しており、対向基板１４０は、透明絶縁基板１４２および対向電極１４４を有している。なお、図１（ａ）には図示していないが、典型的には、アクティブマトリクス基板１２０には、ゲートバスライン、補助容量バスライン、絶縁層、ソースバスライン、薄膜トランジスタおよび配向膜等がさらに設けられており、対向基板１４０にはカラーフィルタ層、配向膜等がさらに設けられている。また、アクティブマトリクス基板１２０および対向基板１４０の外側には偏光板が設けられている。
　例えば、配向膜は垂直配向膜であり、液晶層１６０は垂直配向型の液晶層である。ここで、「垂直配向型液晶層」とは、垂直配向膜の表面に対して、液晶分子軸（「軸方位」ともいう。）が約８５°以上の角度で配向した液晶層をいう。液晶層１６０は負の誘電異方性を有するネマチック液晶材料を含んでおり、クロスニコル配置された偏光板と組み合わせて、ノーマリーブラックモードで表示が行われる。なお、透過型または透過反射両用型の場合、液晶表示装置１００はバックライトをさらに備えている。
　液晶表示装置１００には、複数の行および複数の列のマトリクス状に配列された画素が設けられている。各画素は画素電極１２４によって規定される。各画素は、輝度の異なり得る２以上の副画素を有している。液晶表示装置１００がカラー表示を行う場合、典型的には、赤画素、緑画素および青画素が設けられる。赤画素、緑画素および青画素は、カラーフィルタ層に赤、緑および青のカラーフィルタを配列することによって実現される。このような赤画素、緑画素および青画素から構成されたカラー表示画素は任意の色の表示単位として機能する。なお、カラー表示画素は、赤、緑および青画素以外に別の画素（例えば、黄画素）をさらに有してもよい。
　図１（ｂ）に、液晶表示装置１００の等価回路図を示す。上述したように、液晶表示装置１００には複数の画素Ｐが複数の行および複数の列のマトリクス状に配列されているが、図１（ｂ）には１つの画素Ｐの等価回路を示している。
　各画素Ｐは、互いに輝度の異なり得る副画素Ｓｐａおよび副画素Ｓｐｂを有している。ここでは、副画素Ｓｐａおよび副画素Ｓｐｂは互いに等しい面積を有している。少なくともある中間階調において、副画素Ｓｐａの輝度は副画素Ｓｐｂの輝度とは異なる。典型的には、任意のフレームまたは任意のフィールドにおいて一方の輝度は他方の輝度以上である。
　アクティブマトリクス基板１２０は、画素電極１２４と、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）１３０と、ソースバスラインＬｓと、ゲートバスラインＬｇと、補助容量電極ＥＣと、補助容量バスラインＬｃｓとを有する。画素電極１２４は、副画素Ｓｐａに対応する副画素電極１２４ａと、副画素Ｓｐｂに対応する副画素電極１２４ｂとを有している。
　ＴＦＴ１３０は、それぞれ、ゲート、ソースおよびドレインを有している。ＴＦＴ１３０は、副画素Ｓｐａ、Ｓｐｂに対応して設けられる。以下の説明において、副画素Ｓｐａに対応するＴＦＴ１３０をＴＦＴ１３０ａと示し、副画素Ｓｐｂに対応するＴＦＴ１３０をＴＦＴ１３０ｂと示す。
　各画素Ｐにおいて、補助容量電極ＥＣとして、ＴＦＴ１３０ａのドレインおよび副画素電極１２４ａに電気的に接続された補助容量電極ＥＣａ、および、ＴＦＴ１３０ｂのドレインおよび副画素電極１２４ｂに電気的に接続された補助容量電極ＥＣｂが設けられている。また、各画素Ｐにおいて、補助容量バスラインＬｃｓとして、補助容量電極ＥＣａと補助容量を形成する補助容量対向電極ＥＯａと電気的に接続された補助容量バスラインＬｃｓａ、および、補助容量電極ＥＣｂと補助容量を形成する補助容量対向電極ＥＯｂと電気的に接続された補助容量バスラインＬｃｓｂが設けられている。なお、以下の説明において、補助容量バスラインＬｃｓをＣＳバスラインＬｃｓと呼ぶことがある。
　ソースバスラインＬｓは、ＴＦＴ１３０ａのソースおよびＴＦＴ１３０ｂのソースに電気的に接続されている。ソースバスラインＬｓは列方向（ｙ方向）に沿って延びている。
　ゲートバスラインＬｇは、ＴＦＴ１３０ａのゲートと電気的に接続されたゲート配線Ｌｇａと、ＴＦＴ１３０ｂのゲートと電気的に接続されたゲート配線Ｌｇｂと、ゲート配線Ｌｇａとゲート配線Ｌｇｂとを電気的に接続する接続配線Ｌｇｃとを含む。ゲート配線Ｌｇａ、Ｌｇｂはいずれも行方向（ｘ方向）に沿って延びている。
　ゲート配線Ｌｇａおよびゲート配線Ｌｇｂは接続配線Ｌｇｃを介して電気的に接続されているため、ゲート配線Ｌｇａはゲート配線Ｌｇｂと等電位である。ゲート配線Ｌｇａおよびゲート配線Ｌｇｂには、図示しないゲートドライバから等価なゲート信号が供給される。このように、液晶表示装置１００では、１行の画素に対して２本のゲート配線Ｌｇａ、Ｌｇｂが設けられているが、ゲート配線Ｌｇａ、Ｌｇｂは接続配線Ｌｇｃによって電気的に接続されているため、ゲートドライバの出力端子を接続配線Ｌｇｃと電気的に接続することにより、ゲートドライバの出力端子を増加させなくてもよく、消費電力の増加を抑制することができる。
　また、対向基板１４０には対向電極１４４が設けられている。図１（ｂ）に示した等価回路では、対向電極１４４は各副画素電極１２４ａ、１２４ｂに対応して示されているが、典型的には、対向電極１４４は表示領域に設けられた複数の画素Ｐ全体に対応する画素電極１２４に対応して設けられている。ただし、対向電極１４４は、複数のブロックに分割して設けられていてもよい。
　副画素Ｓｐａは、液晶容量ＣＬａおよび補助容量ＣＣａを有しており、副画素Ｓｐｂは、液晶容量ＣＬｂおよび補助容量ＣＣｂを有している。液晶容量ＣＬａは、副画素電極１２４ａと、対向電極１４４と、これらの間に設けられた液晶層１６０とによって構成されている。また、液晶容量ＣＬｂは、副画素電極１２４ｂと、対向電極１４４と、これらの間に設けられた液晶層１６０とによって構成されている。補助容量ＣＣａは、補助容量電極ＥＣａと、補助容量対向電極ＥＯａと、これらの間に設けられた絶縁層とによって構成されている。また、補助容量ＣＣｂは、補助容量電極ＥＣｂと、補助容量対向電極ＥＯｂと、これらの間に設けられた絶縁層とによって構成されている。
　なお、本明細書において、副画素Ｓｐａ、Ｓｐｂをそれぞれ第１副画素Ｓｐａ、第２副画素Ｓｐｂと呼ぶことがあり、副画素電極１２４ａ、１２４ｂをそれぞれ第１副画素電極１２４ａ、第２副画素電極１２４ｂと呼ぶことがあり、ＴＦＴ１３０ａ、１３０ｂを第１薄膜トランジスタ１３０ａ、第２薄膜トランジスタ１３０ｂと呼ぶことがある。また、ゲート配線Ｌｇａ、Ｌｇｂをそれぞれ第１ゲート配線Ｌｇａ、第２ゲート配線Ｌｇｂと呼ぶことがあり、補助容量電極ＥＣａ、ＥＣｂをそれぞれ第１補助容量電極ＥＣａ、第２補助容量電極ＥＣｂと呼ぶことがある。また、補助容量バスラインＬｃｓａ、Ｌｃｓｂをそれぞれ第１補助容量バスラインＬｃｓａまたはＣＳバスラインＬｃｓａ、第２補助容量バスラインＬｃｓｂまたはＣＳバスラインＬｃｓｂと呼ぶことがあり、ＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号をそれぞれ第１、第２補助容量信号と呼ぶことがある。
　図２に、液晶表示装置１００の模式図を示す。なお、図２では、図面が過度に複雑になることを避けるために対向基板１４０を省略して示しており、図２はアクティブマトリクス基板１２０の上面図に対応している。第１副画素電極１２４ａによって第１副画素Ｓｐａが規定され、第２副画素電極１２４ｂによって第２副画素Ｓｐｂが規定される。
　液晶表示装置１００は、表示領域ＲＤおよび周辺領域ＲＳを有している。表示領域ＲＤには画素Ｐが設けられており、周辺領域ＲＳには接続配線Ｌｇｃが設けられている。ゲート配線Ｌｇａ、ＬｇｂおよびＣＳバスラインＬｃｓａ、Ｌｃｓｂは行方向（ｘ方向）に沿って延びており、ソースバスラインＬｓは列方向（ｙ方向）に沿って延びている。また、液晶表示装置１００では、ＣＳバスラインＬｃｓは、１つの画素Ｐ内の副画素Ｓｐａ、Ｓｐｂの間、および、列方向に隣接する画素Ｐの間と重なるように設けられる。
　上述したように、ゲートバスラインＬｇは、ゲート配線Ｌｇａ、Ｌｇｂと、接続配線Ｌｇｃとを有している。接続配線Ｌｇｃは、ゲート配線Ｌｇａ、Ｌｇｂと同一工程で同様の材料から形成される。ただし、接続配線Ｌｇｃは、ゲート配線Ｌｇａおよびゲート配線Ｌｇｂと異なる工程で異なる材料から形成されてもよい。例えば、ゲート配線Ｌｇａおよびゲート配線Ｌｇｂはタングステン（Ｗ）から形成されているのに対して、接続配線Ｌｇｃはアルミニウム（Ａｌ）から形成されてもよい。
　液晶表示装置１００では、副画素Ｓｐａに対応して２つのＴＦＴ１３０ａ１、１３０ａ２が設けられており、ＴＦＴ１３０ａ１、１３０ａ２は直列に配列されている。同様に、副画素Ｓｐｂに対応して２つのＴＦＴ１３０ｂ１、１３０ｂ２が設けられており、ＴＦＴ１３０ｂ１、１３０ｂ２は直列に配列されている。このように、ＴＦＴ１３０ａ１、１３０ａ２およびＴＦＴ１３０ｂ１、１３０ｂ２がそれぞれ直列に配列されていることにより、それぞれのＴＦＴがオフ状態であるときのソースバスラインＬｓと副画素電極１２４ａ、１２４ｂとの間のリーク電流が抑制される。なお、図２では、各副画素Ｓｐａ、Ｓｐｂにそれぞれ対応して２つのＴＦＴ１３０ａ１、１３０ａ２、１３０ｂ１、１３０ｂ２が設けられているが、各副画素Ｓｐａ、Ｓｐｂに対応して設けられるＴＦＴは１つであってもよい。
　ＴＦＴ１３０ａ１、１３０ａ２、１３０ｂ１、１３０ｂ２のソース、チャネル、ドレインは、それぞれ、半導体層Ｓｅに設けられる。半導体層ＳｅのうちＴＦＴ１３０ａ１、１３０ａ２、１３０ｂ１、１３０ｂ２のチャネルとなる領域以外の領域には、不純物が導入され、そのキャリア濃度が増大されている。
　なお、ＴＦＴ１３０ａ１、１３０ａ２のそれぞれのゲートは共通のゲート配線Ｌｇａと電気的に接続しており、ＴＦＴ１３０ｂ１、１３０ｂ２のそれぞれのゲートは共通のゲート配線Ｌｇｂと電気的に接続している。ＴＦＴ１３０ａ１、１３０ａ２、１３０ｂ１、１３０ｂ２のオン／オフ状態は、ゲート配線Ｌｇａ、Ｌｇｂに供給されるゲート信号電圧に応じて同様に変化する。以下の説明において、ＴＦＴ１３０ａ１、１３０ａ２を総称してＴＦＴ１３０ａと示し、ＴＦＴ１３０ｂ１、１３０ｂ２を総称してＴＦＴ１３０ｂと示す。
　ＴＦＴ１３０ａ、１３０ｂのソースは、絶縁層に設けられたコンタクトホールを介してソースバスラインＬｓと電気的に接続されている。また、ＴＦＴ１３０ａ、１３０ｂのドレインは、それぞれ、絶縁層に設けられたコンタクトホールを介して副画素電極１２４ａ、１２４ｂと電気的に接続されている。
　半導体層ＳｅとＣＳバスラインＬｃｓの最短距離は比較的短く、半導体層ＳｅとＣＳバスラインＬｃｓとの間で補助容量が形成される。ここでは、半導体層Ｓｅのうち第１ＣＳバスラインＬｃｓａと補助容量を形成する部分が第１補助容量電極ＥＣａであり、第２ＣＳバスラインＬｃｓｂと補助容量を形成する部分が第２補助容量電極ＥＣｂである。また、ＣＳバスラインＬｃｓａのうち半導体層Ｓｅと補助容量を形成する部分が第１補助容量対向電極ＥＯａであり、ＣＳバスラインＬｃｓｂのうち半導体層Ｓｅと補助容量を形成する部分が第２補助容量対向電極ＥＯｂである。なお、ここでは、補助容量対向電極ＥＯａ、ＥＯｂはＣＳバスラインＬｃｓａ、Ｌｃｓｂと一体的に設けられているが、補助容量対向電極ＥＯａ、ＥＯｂはＣＳバスラインＬｃｓａ、Ｌｃｓｂと別途設けられてもよい。また、ここでは、補助容量電極ＥＣａ、ＥＣｂが半導体層Ｓｅの一部として設けられているが、補助容量電極ＥＣａ、ＥＣｂは半導体層Ｓｅとは別途設けられてもよい。
　上述したように、液晶表示装置１００では、ゲートバスラインＬｇは等価なゲート信号が供給されるゲート配線Ｌｇａ、Ｌｇｂを有している。表示画面の法線方向から見て、ゲート配線Ｌｇａの幅を規定する２つの辺は副画素電極１２４ａの列方向（ｙ方向）に沿った長さを規定する２つの辺の間に位置しており、ゲート配線Ｌｇｂの幅を規定する２つの辺は副画素電極１２４ｂの列方向に沿った長さを規定する２つの辺の間に位置している。このように、副画素電極１２４ａはゲート配線Ｌｇａを跨ぐように配置され、副画素電極１２４ｂはゲート配線Ｌｇｂを跨ぐように配置される。なお、ゲート配線Ｌｇａの幅はゲート配線Ｌｇｂと略等しく、ゲート配線Ｌｇａ、Ｌｇｂの幅は、例えば４μｍであり、ゲート配線Ｌｇａと副画素電極１２４ａとの重なり面積は、ゲート配線Ｌｇｂと副画素電極１２４ｂとの重なり面積と略等しい。
　副画素電極１２４ａ、１２４ｂは列方向に隣接している。液晶表示装置１００において副画素電極１２４ａは副画素電極１２４ｂと同様な形状を有しており、例えば、副画素電極１２４ａ、１２４ｂの列方向に沿ったそれぞれの長さは、副画素電極１２４ａ、１２４ｂの行方向に沿ったそれぞれの長さの約１．５倍である。
　また、副画素Ｓｐａおよび副画素Ｓｐｂは同様の構成を有している。具体的には、副画素電極１２４ａの中心と副画素電極１２４ｂの中心との距離、ゲート配線Ｌｇａの中心線とゲート配線Ｌｇｂの中心線との距離、および、ＣＳバスラインＬｃｓａの中心線とＣＳバスラインＬｃｓｂの中心線との距離は互いに略等しい。例えば、これらの距離は、副画素電極１２４ａ、１２４ｂの行方向に沿ったそれぞれの長さの約１．５倍である。このように副画素Ｓｐａおよび副画素Ｓｐｂは互いに合同に構成される。
　液晶表示装置１００において画素Ｐへの書き込みは以下のように行われる。まず、ゲートバスラインＬｇに供給されるゲート信号電圧がオフ電圧からオン電圧に変化する。上述したように、ゲート配線Ｌｇａは接続配線Ｌｇｃを介してゲート配線Ｌｇｂと電気的に接続されており、ゲートバスラインＬｇにオン電圧が印加されて第１薄膜トランジスタ１３０ａおよび第２薄膜トランジスタ１３０ｂがオン状態になる場合、ソースバスラインＬｓに印加されたソース信号がＴＦＴ１３０ａ、１３０ｂを介して副画素電極１２４ａ、１２４ｂに供給される。
　その後、ゲートバスラインＬｇに供給されるゲート信号電圧がオフ電圧に変化すると、ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化する。なお、厳密には、ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した直後に、副画素電極１２４ａ、１２４ｂの電位は、ＴＦＴ１３０ａ、１３０ｂの有する寄生容量等の影響に基づく引き込み現象のために、略同一に減少するが、副画素電極１２４ａ、１２４ｂの電位は互いに略等しい。
　その後、ＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号電圧が変化し、副画素電極１２４ａ、１２４ｂの電位は補助容量信号電圧の変化に応じて変化する。これらの補助容量信号電圧は、ゲートバスラインＬｇが選択されてから同一のゲートバスラインＬｇが次に選択されるまでの間、ハイ電圧およびロー電圧となる期間が略等しくなるように変化する。例えば、これらの補助容量信号は、等しい期間ごとにハイ電圧およびロー電圧に変化する振動波形を含む。
　ＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号電圧は異なる方向に変化し、副画素電極１２４ａ、１２４ｂの電位は補助容量信号電圧の変化に応じて異なる方向に変化する。例えば、ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後に、ＣＳバスラインＬｃｓａに供給される補助容量信号電圧の最初の変化が増加である場合、ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧の最初の変化は減少である。このとき、副画素電極１２４ａの平均電位は増加し、副画素電極１２４ｂの平均電位は減少する。反対に、ＣＳバスラインＬｃｓａに供給される補助容量信号電圧の最初の変化が減少である場合、ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧の最初の変化は増加である。このとき、副画素電極１２４ａの平均電位は減少し、副画素電極１２４ｂの平均電位は増加する。
　なお、補助容量信号電圧は、次に選択されるゲートバスラインＬｇ（典型的には先に選択されたゲートバスラインに隣接するゲートバスライン）に供給されるゲート信号電圧がオフ電圧からオン電圧に変化する時刻よりも前に変化してもよく、当該時刻よりも後に変化してもよい。以上のようにして、第１、第２ＣＳバスラインＬｃｓａ、Ｌｃｓｂに異なる第１、第２補助容量信号を供給することにより、副画素Ｓｐａ、Ｓｐｂの実効電圧を異ならせることができ、これを利用して、γ特性の視野角依存性を改善できる。
　なお、特定の画素Ｐについて、ある垂直走査期間における副画素電極１２４ａ、１２４ｂの電位が対向電極１４４よりも高い場合、次の垂直走査期間（次のフィールド期間または次のフレーム期間）における対向電極１４４の電位は副画素電極１２４ａ、１２４ｂよりも高い。このように、画素Ｐの極性は垂直走査期間ごとに反転する。本明細書の以下の説明において、副画素電極の電位が対向電極よりも高いことを＋（プラス）と示し、対向電極の電位が副画素電極よりも高いことを－（マイナス）と示す。極性は、液晶層に印加される電界の向きを表している。
　このような極性反転により、液晶層に印加される電圧のＤＣ成分の大部分は抑制される。ただし、これだけでＤＣ成分を完全に除去することはできない。上述したように、ＴＦＴがオフ状態に変化した後に、副画素電極の電位は引き込み現象に起因して低下し、また、引き込み現象による電圧低下は極性にかかわらず一定の方向に生じる。このため、極性反転のみでは、引き込み現象に起因するＤＣ成分を充分に除去することはできない。同一階調レベルの表示を行う場合に、垂直走査期間ごとに反転する副画素電極の電位の中央値（ドレイン電圧のＤＣレベル、または、ドレイン電圧の実効レベルともいう。）が対向電極の電圧と略一致するように対向電極の電圧を調整することにより、引き込み現象に起因するＤＣ成分の除去が行われる。
　以下に、図８、図９、図１０に示した従来の液晶表示装置７００、８００、９００と比較した本実施形態の液晶表示装置１００の利点を説明する。
　図８に示した液晶表示装置７００では、各画素Ｐの副画素Ｓｐａ、Ｓｐｂは異なるソースバスラインＬｓに対応しており、１列の画素に対応してソースバスラインが２本設けられる。このため、開口率が低下するとともにソースドライバの処理量が増大し、消費電力が増大してしまう。これに対して、液晶表示装置１００では、各画素Ｐの副画素Ｓｐａ、Ｓｐｂは共通のソースバスラインＬｓに対応している。このため、開口率の低下を抑制するとともに消費電力の増大を抑制することができる。
　また、図１０に示した液晶表示装置９００では、アクティブマトリクス基板の画素電極９２４が画素ごとに設けられているのに加えて、対向基板の対向電極９４４として、各画素の副画素Ｓｐａ、Ｓｐｂごとに異なる対向電圧を印加可能な対向電極９４４ａ、９４４ｂが設けられている。液晶表示装置９００では、対向電極９４４ａ、９４４ｂが互いにリークすると、適切な表示を行うことができない。これに対して、液晶表示装置１００では、対向電極１４４は、各画素Ｐに属する副画素Ｓｐａ、Ｓｐｂに対応して共通している。このため、対向電極１４４のリークを抑制することができる。
　また、図９に示した液晶表示装置８００では、ゲートバスラインＬｇは副画素電極８２４ａと副画素電極８２４ｂとの間に位置するように設けられる。しかしながら、ゲートバスラインＬｇを形成する際のフォトマスクのアライメントが列方向にずれると、副画素電極８２４ａとゲートバスラインＬｇとの間の寄生容量および副画素電極８２４ｂとゲートバスラインＬｇとの間の寄生容量とが大きく変動することになる。例えば、アライメントのずれに応じて、副画素電極８２４ａ、８２４ｂのうちの一方の副画素電極とゲートバスラインＬｇとの重なり面積が増大するとともに他方の副画素電極とゲートバスラインＬｇとの重なり面積が減少すると、副画素電極８２４ａとゲートバスラインＬｇとの間の寄生容量と、副画素電極８２４ｂとゲートバスラインＬｇとの間の寄生容量とが異なることになる。この場合、副画素Ｓｐａと副画素Ｓｐｂとの間で引き込み電圧Ｖｄが異なるため、たとえ、対向電極の電圧を調整しても、２つの副画素の両方の実効電圧を充分に最適化できない。例えば、副画素Ｓｐａのドレイン電圧のＤＣレベルを対向電圧と一致させると、副画素Ｓｐｂのドレイン電圧のＤＣレベルは対向電圧と一致せず、副画素Ｓｐｂの液晶層にＤＣ成分が印加されることになり、表示品位が低下してしまう。
　これに対して、液晶表示装置１００では、第１副画素電極１２４ａが第１ゲート配線Ｌｇａを跨いでおり、第２副画素電極１２４ｂが第２ゲート配線Ｌｇｂを跨いでいるため、副画素電極１２４ａ、１２４ｂとゲートバスラインＬｇのアライメントが多少ずれた場合でも、副画素電極１２４ａ、１２４ｂとゲート配線Ｌｇａ、Ｌｇｂとの重なり面積の変動を抑制することができ、副画素電極１２４ａ、１２４ｂとゲート配線Ｌｇａ、Ｌｇｂとの寄生容量の変動を抑制することができる。このため、対向電極１４４の電圧を調整することにより、２つの副画素Ｓｐａ、Ｓｐｂの実効電圧をいずれも最適化することができ、表示品位の低下を抑制することができる。また、表示領域ＲＤでは１行の画素に対して２本のゲート配線Ｌｇａ、Ｌｇｂが設けられているが、ゲート配線Ｌｇａ、Ｌｇｂは周辺領域ＲＳに設けられた接続配線Ｌｇｃによって電気的に接続されており、ゲートドライバ（図示せず）の端子を増加させなくてもよく、消費電力の増加を抑制することができる。また、上述したように、液晶表示装置１００では、副画素Ｓｐａ、Ｓｐｂは互いに合同に構成されているため、生産時にばらつきが多少生じても、副画素Ｓｐａ、Ｓｐｂの寄生容量を略一定にすることができ、副画素Ｓｐａ、Ｓｐｂの液晶層に印加される直流成分を略同一とすることができ、その結果、直流成分を打ち消すための対向電圧の調整を最適に行うことができる。
　このような液晶表示装置１００は、例えば、以下のように作製される。
　アクティブマトリクス基板１２０の作製は以下のように行われる。まず、絶縁基板１２２上にゲートバスラインＬｇおよびＣＳバスラインＬｃｓを形成する。例えば、絶縁基板１２２はガラス基板である。ゲート配線Ｌｇａ、Ｌｇｂ、接続配線ＬｇｃおよびＣＳバスラインＬｃｓは、同一工程で同様の材料から形成される。なお、上述したように、接続配線Ｌｇｃは、ゲート配線Ｌｇａ、Ｌｇｂと異なる工程で異なる材料から形成されてもよい。
　次に、ゲートバスラインＬｇおよびＣＳバスラインＬｃｓを覆う絶縁層の上にソースバスラインＬｓを形成する。この絶縁層の一部はＴＦＴ１３０のゲート絶縁膜として機能する。
　次に、この絶縁層上に半導体層Ｓｅを形成する。半導体層Ｓｅは、例えば、非晶質半導体層（典型的にはアモルファスシリコン層）である。あるいは、半導体層Ｓｅは、多結晶半導体層（典型的にはポリシリコン層）であってもよく、酸化物半導体層であってもよい。なお、上述したように、必要に応じて半導体層Ｓｅの所定の領域に不純物を導入してもよい。
　次に、半導体層Ｓｅを覆う層間絶縁層を形成し、さらに、この層間絶縁層の上に画素電極１２４を形成する。例えば、画素電極１２４は透明導電膜（典型的には、Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ：ＩＴＯ）から形成される。その後、画素電極１２４を覆う配向膜が形成される。
　なお、ゲート配線Ｌｇａ、Ｌｇｂ、ＣＳバスラインＬｃｓ、ソースバスラインＬｓ、画素電極１２４は、それぞれ、導電材料を堆積させた後に、フォトマスクを利用してフォトレジストを用いて露光を行い、エッチングを行うことによって形成される。また、半導体層Ｓｅは、半導体材料を堆積させた後にフォトマスクを利用してフォトレジストを用いて露光を行い、エッチングを行うことによって形成される。以上のようにしてアクティブマトリクス基板１２０は作製される。
　また、対向基板１４０の作製は以下のように行われる。まず、透明絶縁基板１４２上に対向電極１４４を形成する。例えば、透明絶縁基板１４２はガラス基板である。また、対向基板１４０の表面には配向膜が設けられている。なお、対向基板１４０には、必要に応じて、カラーフィルタ層が設けられる。カラーフィルタ層は、赤、緑および青のカラーフィルタと、各カラーフィルタを囲むブラックマトリクスとを有している。このようにして対向基板１４０は作製される。
　その後、アクティブマトリクス基板１２０および対向基板１４０の貼り合わせを行う。例えば、アクティブマトリクス基板１２０および対向基板１４０の一方に矩形枠状にシール剤を付与し、シール剤で囲まれた領域内に液晶材料を滴下する。その後、アクティブマトリクス基板１２０および対向基板１４０を貼り合わせ、シール剤を硬化する。液晶材料の滴下により、液晶材料の付与を均一および短時間に行うことができ、また、マザーガラス基板に対して一括処理を行うことができる。さらに、液晶材料の廃棄量を減らし液晶材料の効率的な利用を行うことができる。
　あるいは、アクティブマトリクス基板１２０および対向基板１４０の一方に、一部開口した矩形枠状にシール剤を付与した後、アクティブマトリクス基板１２０と対向基板１４０とを貼り合わせた空セルを形成し、その後、アクティブマトリクス基板１２０と対向基板１４０との間に液晶材料を注入してもよい。その後、シール剤を硬化する。例えば、このシール剤は熱硬化性を有しており、加熱処理により、シール剤を硬化する。その後、アクティブマトリクス基板１２０および対向基板１４０のそれぞれの絶縁基板１２２、１４２には、必要に応じて位相差板を付与した後、偏光板を付与する。以上のようにして液晶表示装置１００は作製される。
　図３に、液晶表示装置１００の等価回路図を示す。図３には、複数の画素Ｐの等価回路を示している。図３では、第ｍ列、第ｍ＋１列の画素に対応するソースバスラインをＬｓｍ、Ｌｓｍ＋１と示しており、第ｎ行～第ｎ＋３行の画素に対応するゲートバスラインをＬｇｎ～Ｌｇｎ＋３と示している。なお、図３では、図面が過度に複雑になることを避けるために、ＣＳバスラインＬｃｓが各画素Ｐと重ならないように示している。
　図３に示した液晶表示装置１００では、画素Ｐの行ごとに２本のＣＳバスラインＬｃｓａ、Ｌｃｓｂが設けられており、副画素の行ごとにＣＳバスラインＬｃｓが設けられている。ＣＳバスラインＬｃｓａ、Ｌｃｓｂにはそれぞれ補助容量幹線Ｌｔｃｓａ、Ｌｔｃｓｂから補助容量信号が供給される。例えば、第ｎ行の画素に対応するＣＳバスラインＬｃｓａ、Ｌｃｓｂには、それぞれ、補助容量幹線Ｌｔｃｓａ、Ｌｔｃｓｂから補助容量信号が供給され、第ｎ＋１行の画素に対応するＣＳバスラインＬｃｓａ、Ｌｃｓｂにも、それぞれ、補助容量幹線Ｌｔｃｓａ、Ｌｔｃｓｂから補助容量信号が供給される。このように、各行の画素Ｐの副画素Ｓｐａには等価な補助容量信号が供給され、副画素Ｓｐｂには等価な補助容量信号が供給される。
　図３に示した液晶表示装置１００は、例えば、以下に示すように駆動される。図４に、液晶表示装置１００の電圧波形図を示す。図４では、ＶＬｓｍは破線で示された対向電極１４４の電圧を基準としたソースバスラインＬｓｍに供給されるソース信号の電圧波形を示しており、ＶＬｇｎ～ＶＬｇｎ＋３はゲートバスラインＬｇｎ～Ｌｇｎ＋３に供給されるゲート信号の電圧波形を示しており、ＶＬｃｓａ、ＶＬｃｓｂはＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号の電圧波形を示している。また、ＶＣＬａ　ｍ，ｎ～ＶＣＬａ　ｍ，ｎ＋３は、それぞれ、対向電極１４４の電位を基準とした第ｎ行第ｍ列～第ｎ＋３行第ｍ列の画素Ｐの副画素電極１２４ａの電位を示し、ＶＣＬｂ　ｍ，ｎ～ＶＣＬｂ　ｍ，ｎ＋３は、それぞれ、対向電極１４４の電位を基準とした第ｎ行第ｍ列～第ｎ＋３行第ｍ列の画素Ｐの副画素電極１２４ｂの電位を示す。なお、説明が過度に複雑になることを避けるために、ここでは、全ての画素を同一階調レベルとする入力信号が入力される。
　ここでは、補助容量幹線Ｌｔｃｓａに供給される補助容量信号電圧ＶＬｃｓａおよび補助容量幹線Ｌｔｃｓｂに供給される補助容量信号電圧ＶＬｃｓｂはいずれもデューティ比１：１の矩形波を含む振動電圧であり、振動の周期はいずれも水平走査期間の２倍の時間（２Ｈ）である。補助容量信号電圧ＶＬｃｓｂの位相は、補助容量信号電圧ＶＬｃｓａと比べて１Ｈ時間だけ遅れている。
　補助容量幹線Ｌｔｃｓａ、Ｌｔｃｓｂに供給される補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂとゲートバスラインのゲート信号電圧ＶＬｇの変化に着目すると、各補助容量幹線に対応するゲートバスラインＬｇのゲート信号電圧ＶＬｇがオン電圧からオフ電圧に変化する時刻と、補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂが一定となる期間の中央の時刻とが一致しており、ゲート信号電圧ＶＬｇがオフ電圧に変化する時刻と補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂが変化する時刻との差Ｔｄは０．５Ｈ時間である。ただし、Ｔｄはこれに限定されず、Ｔｄの値は、０Ｈよりも大きく補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂが反転する周期（ここででは１Ｈ時間）よりも短い範囲であればよい。
　図３および図４を参照して、液晶表示装置１００における画素Ｐへの書き込みを説明する。まず、第ｎ行の画素Ｐへの書き込みを説明する。ここでは、特に、第ｎ行第ｍ列、および、第ｎ行第ｍ＋１列の画素Ｐに着目する。ゲート配線Ｌｇａ、Ｌｇｂに供給されるゲート信号電圧がオフ電圧からオン電圧に変化し、これにより、第ｎ行第ｍ列、第ｎ行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂがオン状態になる。このようにして第ｎ行の画素が選択されると、ソースバスラインＬｓｍに供給されたソース信号電圧が第ｎ行第ｍ列の副画素電極１２４ａ、１２４ｂに印加され、ソースバスラインＬｓｍ＋１に供給されたソース信号電圧が第ｎ行第ｍ＋１列の副画素電極１２４ａ、１２４ｂに印加される。
　ここでは、第ｎ行第ｍ列の副画素電極１２４ａ、１２４ｂの電位は対向電極１４４の電位よりも高い。図４には示していないが、このとき、第ｎ行第ｍ＋１列の副画素電極１２４ａ、１２４ｂの電位は対向電極１４４の電位よりも低い。このように、第ｎ行第ｍ列の副画素電極１２４ａ、１２４ｂの電位と対向電極１４４の電位との関係は、第ｎ行第ｍ＋１列の副画素電極１２４ａ、１２４ｂの電位と対向電極１４４の電位との関係と異なる。
　その後、ゲート配線Ｌｇａ、Ｌｇｂに供給されるゲート信号電圧がオン電圧からオフ電圧に変化し、これにより、第ｎ行第ｍ列、第ｎ行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂがオフ状態に変化する。厳密には、ＴＦＴ１３０ａ、１３０ｂがオフ状態になった直後に、副画素電極１２４ａ、１２４ｂの電位は、ＴＦＴ１３０ａ、１３０ｂの有する寄生容量等の影響に基づく引き込み現象のために、略同一に減少する。このとき、第ｎ行第ｍ列の副画素電極１２４ａ、１２４ｂの電位は互いに等しく、また、第ｎ行第ｍ＋１列の副画素電極１２４ａ、１２４ｂの電位は互いに等しい。
　その後、ＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号電圧は異なる方向に変化し、これにより、副画素電極１２４ａ、１２４ｂの電位は異なる方向に変化する。ここでは、ＴＦＴ１３０ａがオフ状態に変化した後における補助容量信号電圧ＶＬｃｓａの最初の変化が増加であり、副画素電極１２４ａの平均電位は増加する。また、ＴＦＴ１３０ｂがオフ状態に変化した後における補助容量信号電圧ＶＬｃｓｂの最初の変化は減少であり、副画素電極１２４ｂの平均電位は減少する。第ｎ行第ｍ列の画素Ｐの極性はプラスであるため、第ｎ行第ｍ列の画素Ｐにおいて副画素Ｓｐａの輝度は副画素Ｓｐｂよりも高い。本明細書において、副画素Ｓｐａ、Ｓｐｂのうち輝度の高い副画素は明副画素とも呼ばれ、画素Ｓｐａ、Ｓｐｂのうち輝度の低い副画素は暗副画素とも呼ばれる。
　なお、ここでは、図示していないが、第ｎ行第ｍ＋１列の画素Ｐにおいて副画素電極１２４ａの平均電位も補助容量信号電圧ＶＬｃｓａに応じて増加し、副画素電極１２４ｂの平均電位も補助容量信号電圧ＶＬｃｓｂに応じて減少する。ただし、第ｎ行第ｍ＋１列の画素Ｐの極性はマイナスであるため、第ｎ行第ｍ＋１列の画素Ｐにおいて副画素Ｓｐｂの輝度は副画素Ｓｐａよりも高い。
　このようにして、第ｎ行の画素Ｐへの書き込みが行われる。上述したように、第ｎ行第ｍ＋１列の画素Ｐの極性は第ｎ行第ｍ列の画素Ｐの極性と反転している。なお、ここでは、詳述していないが、同様に、第ｎ行の行方向に隣接する画素の極性は互いに反転している。また、上述したように、第ｎ行第ｍ列の画素Ｐでは副画素Ｓｐａが明副画素であるのに対して第ｎ行第ｍ＋１列の画素Ｐでは副画素Ｓｐｂが明副画素である。ここでは、詳述していないが、同様に、第ｎ行の行方向に隣接する画素の副画素の明暗関係は互いに反転している。
　次に、第ｎ＋１行の画素Ｐへの書き込みを説明する。ここでは、特に、第ｎ＋１行第ｍ列、および、第ｎ＋１行第ｍ＋１列の画素Ｐに着目する。
　ゲートバスラインＬｇｎ＋１に供給されるゲート信号電圧がオフ電圧からオン電圧に変化し、これにより、第ｎ＋１行第ｍ列、第ｎ＋１行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂがオン状態になる。このようにして第ｎ＋１行の画素が選択されると、ソースバスラインＬｓｍに供給されたソース信号電圧が第ｎ＋１行第ｍ列の副画素電極１２４ａ、１２４ｂに印加され、ソースバスラインＬｓｍ＋１に供給されたソース信号電圧が第ｎ＋１行第ｍ＋１列の副画素電極１２４ａ、１２４ｂに印加される。ここでは、第ｎ＋１行第ｍ列の副画素電極１２４ａ、１２４ｂの電位は対向電極１４４の電位よりも低い。なお、図４には示していないが、第ｎ＋１行第ｍ＋１列の副画素電極１２４ａ、１２４ｂの電位は対向電極１４４の電位よりも高い。このように、第ｎ＋１行第ｍ列の副画素電極１２４ａ、１２４ｂの電位と対向電極１４４の電位との関係は、第ｎ＋１行第ｍ＋１列の副画素電極１２４ａ、１２４ｂの電位と対向電極１４４の電位との関係と異なる。
　その後、ゲートバスラインＬｇｎ＋１に供給されるゲート信号電圧がオン電圧からオフ電圧に変化し、これにより、第ｎ＋１行第ｍ列、第ｎ＋１行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂがオフ状態に変化する。ここでも、上述したように、引き込み現象が生じる。
　その後、ＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号電圧は異なる方向に変化し、これにより、副画素電極１２４ａ、１２４ｂの電位は異なる方向に変化する。ここでは、ＴＦＴ１３０ａがオフ状態に変化した後における補助容量信号電圧ＶＬｃｓａの最初の変化が減少であり、副画素電極１２４ａの平均電位は減少する。また、ＴＦＴ１３０ｂがオフ状態に変化した後における補助容量信号電圧ＶＬｃｓｂの最初の変化は増加であり、副画素電極１２４ｂの平均電位は増加する。ただし、第ｎ＋１行第ｍ列の画素Ｐの極性はマイナスであるので第ｎ＋１行第ｍ列の画素Ｐにおいて副画素Ｓｐａの輝度は副画素Ｓｐｂよりも高い。
　なお、ここでは、図示していないが、第ｎ＋１行第ｍ＋１列の画素Ｐにおいて副画素電極１２４ａの平均電位も補助容量信号電圧ＶＬｃｓａに応じて減少し、副画素電極１２４ｂの平均電位も補助容量信号電圧ＶＬｃｓｂに応じて増加する。ただし、第ｎ＋１行第ｍ＋１列の画素Ｐの極性はプラスであるため、第ｎ行第ｍ＋１列の画素Ｐにおいて副画素Ｓｐｂの輝度は副画素Ｓｐａよりも高い。
　このようにして、第ｎ＋１行の画素Ｐへの書き込みが行われる。上述したように、第ｎ＋１行第ｍ＋１列の画素Ｐの極性は第ｎ＋１行第ｍ列の画素Ｐの極性と反転している。ここでは、詳述していないが、同様に、第ｎ＋１行の行方向に隣接する画素の極性は互いに反転している。また、上述したように、第ｎ＋１行第ｍ列の画素Ｐでは副画素Ｓｐａが明副画素であるのに対して第ｎ＋１行第ｍ＋１列の画素Ｐでは副画素Ｓｐｂが明副画素である。ここでは、詳述していないが、同様に、第ｎ＋１行の行方向に隣接する画素の副画素の明暗関係は互いに反転している。その後、第ｎ＋２行以降の画素Ｐへの書き込みも同様に行われる。
　このように、液晶表示装置１００では、行方向および列方向に隣接する画素の極性は互いに異なり、斜め方向に隣接する画素の極性は互いに等しい。例えば、第ｎ行第ｍ列、第ｎ＋１行第ｍ＋１列の画素の極性はプラスであり、第ｎ＋１行第ｍ列、第ｎ行第ｍ＋１列の画素の極性はマイナスである。このような駆動は、ドット反転駆動とも呼ばれる。また、行方向および列方向に隣接する副画素の明暗関係は互いに異なり、明副画素は斜め方向に隣接している。
　また、次の垂直走査期間（フィールド期間またはフレーム期間）において各画素の極性は反転し、これにより、表示の焼き付きが抑制される。
　なお、図４を参照して、補助容量幹線Ｌｔｃｓａ、Ｌｔｃｓｂに供給される補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂの周期および位相を説明したが、補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂはこれに限定されない。ただし、ゲートバスラインＬｇに供給されるゲート信号電圧ＶＬｇがオン電圧からオフ電圧に変化した後、補助容量信号電圧ＶＬｃｓａの最初の変化が増加であり、補助容量信号電圧ＶＬｃｓｂの最初の変化が減少であることが好ましい。また、上述したように、次の垂直走査期間において、各画素の極性は反転することが好ましい。
　なお、上述した説明では、ＣＳバスラインに供給される補助容量信号は、デューティ比が１：１の矩形波を含む振動電圧であったが、本発明はこれに限定されない。デューティ比が１：１以外の矩形波や、さらには正弦波や三角波などの振動電圧を用いてもよい。複数の副画素に接続されたＴＦＴがオフ状態とされた後に、複数の副画素のそれぞれの補助容量対向電極に供給される電圧が変化し、その変化量が副画素によって異なるようにすればよい。但し、矩形波を用いると、上述したように、各副画素（液晶容量および補助容量）に充電される電荷量を一致させやすく、かつ、各副画素の実効電圧を一致させやすい。
　また、図４を参照した説明では、２つの補助容量幹線に振動周期２Ｈの異なる補助容量信号が供給されたが、本発明はこれに限定されない。４つの補助容量幹線に振動周期４Ｈの異なる補助容量信号が供給されてもよい。このように、Ｎ本（Ｎは２以上の偶数）の補助容量幹線に振動周期ＮＨの異なる補助容量信号が供給されてもよい。
　なお、上述した説明では、副画素の行ごとにＣＳバスラインが設けられていたが、本発明はこれに限定されない。ＣＳバスラインは、隣接する２行の画素に属する２行の副画素に共有されるように設けられてもよい。
　以下、図５を参照して、本発明による液晶表示装置の別の実施形態を説明する。本実施形態の液晶表示装置１００Ａは、ＣＳバスラインと副画素の接続関係が異なる点を除いて上述した液晶表示装置１００と同様の構成を有しており、冗長を避けるために重複する説明を省略する。
　本実施形態の液晶表示装置１００Ａでは、複数の画素Ｐが複数の行および複数の列のマトリクス状に配列されているが、図５（ａ）には、液晶表示装置１００Ａにおける列方向に隣接する２つの画素Ｐの等価回路図を示す。図５（ａ）において、第ｍ列のソースバスラインをＬｓｍと示し、第ｎ行、第ｎ＋１行のゲートバスラインをＬｇｎ、Ｌｇｎ＋１と示している。液晶表示装置１００Ａでは、ＣＳバスラインＬｃｓｂは、第ｎ行の画素Ｐの第２副画素Ｓｐｂに対応する補助容量対向電極ＥＯｂと電気的に接続されるとともに、第ｎ＋１行の画素Ｐの第１副画素Ｓｐａに対応する補助容量対向電極ＥＯａと電気的に接続されている。
　図５（ｂ）は、液晶表示装置１００Ａの模式図を示す。なお、図５（ｂ）では、図面が過度に複雑になることを避けるために対向基板１４０を省略して示しており、図５（ｂ）はアクティブマトリクス基板１２０の上面図に対応している。
　液晶表示装置１００Ａでも、副画素Ｓｐａに対応して２つのＴＦＴ１３０ａ１、１３０ａ２が設けられており、ＴＦＴ１３０ａ１、１３０ａ２は直列に配列されている。同様に、副画素Ｓｐｂに対応して２つのＴＦＴ１３０ｂ１、１３０ｂ２が設けられており、ＴＦＴ１３０ｂ１、１３０ｂ２は直列に配列されている。ただし、ＴＦＴ１３０ａ１、１３０ａ２のそれぞれのゲートは共通のゲート配線Ｌｇａと電気的に接続しており、ＴＦＴ１３０ｂ１、１３０ｂ２のそれぞれのゲートは共通のゲート配線Ｌｇｂと電気的に接続している。したがって、ＴＦＴ１３０ａ１、１３０ａ２、１３０ｂ１、１３０ｂ２のオン／オフ状態は、ゲート配線Ｌｇａ、Ｌｇｂに供給されるゲート信号電圧に応じて同様に変化する。以下の説明において、ＴＦＴ１３０ａ１、１３０ａ２を総称してＴＦＴ１３０ａと示し、ＴＦＴ１３０ｂ１、１３０ｂ２を総称してＴＦＴ１３０ｂと示す。
　液晶表示装置１００Ａでは、ＣＳバスラインＬｃｓは、列方向に隣接する２つの画素の副画素Ｓｐａ、Ｓｐｂに対応している。例えば、ＣＳバスラインＬｃｓｂは、第ｎ行第ｍ列の画素の第２副画素Ｓｐｂに対応する補助容量対向電極ＥＯｂ、および、第ｎ＋１行第ｍ列の画素の第１副画素Ｓｐａに対応する補助容量対向電極ＥＯａの両方と電気的に接続している。以上のように、液晶表示装置１００Ａでは、１本のＣＳバスラインを２つの副画素で共有しており、図２に示した液晶表示装置１００と比べて、列方向に隣接する２つの画素に属する副画素の間に対応して延びるＣＳバスラインを省略でき、高開口率を実現できる。
　液晶表示装置１００Ａにおける画素Ｐへの書き込みは以下のように行われる。まず、第ｎ行のゲートバスラインＬｇｎに供給されるゲート信号電圧がオン電圧に変化し、これにより、第ｎ行第ｍ列のＴＦＴ１３０ａ、１３０ｂがオン状態になる。このようにして第ｎ行の画素が選択されると、ソースバスラインＬｓｍに供給されたソース信号電圧が第ｎ行第ｍ列の副画素電極１２４ａ、１２４ｂに印加される。その後、供給されるゲート信号電圧がオン電圧からオフ電圧に変化し、これにより、第ｎ行第ｍ列のＴＦＴ１３０ａ、１３０ｂがオフ状態に変化する。なお、上述したように、引き込み現象に起因して副画素電極１２４ａ、１２４ｂの電位は互いに低下する。
　第ｎ行第ｍ列のＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後、ＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号電圧は異なる方向に変化し、これにより、副画素電極１２４ａ、１２４ｂの電位は異なる方向に変化する。なお、ＣＳバスラインＬｃｓａに供給される補助容量信号電圧は、後述する第ｎ＋１行のゲートバスラインＬｇｎ＋１に供給されるゲート信号電圧がオフ電圧からオン電圧に変化する時刻よりも前に変化してもよく、当該時刻よりも後に変化してもよい。ただし、ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧は、後述する第ｎ＋１行のゲートバスラインＬｇｎ＋１に供給されるゲート信号電圧がオフ電圧からオン電圧に変化した後に変化する。
　例えば、副画素電極１２４ａ、１２４ｂの電位が対向電極１４４の電位よりも高い場合、ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後、ＣＳバスラインＬｃｓａに供給される補助容量信号電圧の最初の変化が増加であり、ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧の最初の変化が減少であると、副画素電極１２４ａの平均電位は増加し、副画素電極１２４ｂの平均電位は減少し、副画素Ｓｐａの輝度が副画素Ｓｐｂよりも高くなる。反対に、ＣＳバスラインＬｃｓａに供給される補助容量信号電圧の最初の変化が減少であり、ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧の最初の変化が増加であると、副画素電極１２４ａの平均電位は減少し、副画素電極１２４ｂの平均電位は増加し、副画素Ｓｐｂの輝度が副画素Ｓｐａよりも高くなる。
　また、副画素電極１２４ａの電位が対向電極１４４の電位よりも低い場合、ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後、ＣＳバスラインＬｃｓａに供給される補助容量信号電圧の最初の変化が増加であり、ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧の最初の変化が減少であると、副画素電極１２４ａの平均電位は増加し、副画素電極１２４ｂの平均電位は減少し、副画素Ｓｐｂの輝度が副画素Ｓｐａよりも高くなる。反対に、ＣＳバスラインＬｃｓａに供給される補助容量信号電圧の最初の変化が減少であり、ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧の最初の変化が増加であると、副画素電極１２４ａの平均電位は減少し、副画素電極１２４ｂの平均電位は増加し、副画素Ｓｐａの輝度が副画素Ｓｐｂよりも高くなる。
　次に、第ｎ＋１行のゲートバスラインＬｇｎ＋１に供給されるゲート信号電圧がオン電圧に変化し、そのゲート配線Ｌｇａ、Ｌｇｂに対応するＴＦＴ１３０ａ、１３０ｂがオン状態に変化する。このようにして第ｎ＋１行の画素が選択されると、ソースバスラインＬｓｍに供給されたソース信号電圧が第ｎ＋１行第ｍ列の副画素電極１２４ａ、１２４ｂに印加される。例えば、第ｎ行第ｍ列の副画素電極１２４ａ、１２４ｂの電位が対向電極１４４の電位よりも高い場合、第ｎ＋１行第ｍ列の副画素電極１２４ａ、１２４ｂには、対向電極１４４の電位よりも低いソース信号電圧が印加される。
　その後、ゲートバスラインＬｇｎ＋１に供給されるゲート信号電圧がオン電圧からオフ電圧に変化し、これにより、第ｎ＋１行第ｍ列のＴＦＴ１３０ａ、１３０ｂがオフ状態に変化する。
　その後、ＣＳバスラインＬｃｓｂ、Ｌｃｓｃに供給される補助容量信号電圧が変化し、副画素電極１２４ａ、１２４ｂの電位は補助容量信号電圧の変化に応じて変化する。ＣＳバスラインＬｃｓｂに供給される補助容量信号電圧は、ここでは図示しない第ｎ＋２行のゲートバスラインＬｇｎ＋２に供給されるゲート信号電圧がオフ電圧からオン電圧に変化する時刻よりも前に変化してもよく、当該時刻よりも後に変化してもよい。ただし、ＣＳバスラインＬｃｓｃに供給される電圧は、第ｎ＋２行のゲートバスラインＬｇｎ＋２に供給されるゲート信号電圧がオフ電圧からオン電圧に変化する時刻よりも後に変化する。
　図６に、液晶表示装置１００Ａの等価回路図を示す。図６には、複数の画素Ｐの等価回路を示している。図６では、第ｍ列～第ｍ＋２列の画素に対応するソースバスラインをＬｓｍ～Ｌｓｍ＋２と示しており、第ｎ行～第ｎ＋６行の画素に対応するゲートバスラインをＬｇｎ～Ｌｇｎ＋６と示している。また、補助容量幹線Ｌｔｃｓａ～Ｌｔｃｓｄからそれぞれ延びるＣＳバスラインをＣＳバスラインＬｃｓａ～Ｌｃｓｄと示している。図６に示した液晶表示装置１００Ａでは、ＣＳバスラインＬｃｓａ～Ｌｃｓｄは、それぞれ、列方向に隣接する画素Ｐの２つの副画素Ｓｐａ、Ｓｐｂに対応している。
　図６に示した液晶表示装置１００Ａは、例えば、以下に示すように駆動される。図７に、液晶表示装置１００Ａの電圧波形図を示す。図７において、ＶＬｓｍは破線で示された対向電極１４４の電圧を基準としたソースバスラインＬｓｍに供給されるソース信号の電圧波形を示しており、ＶＬｇｎ～ＶＬｇｎ＋６はゲートバスラインＬｇｎ～Ｌｇｎ＋６に供給されるゲート信号の電圧波形を示しており、ＶＬｃｓａ～ＶＬｃｓｄはＣＳバスラインＬｃｓａ～Ｌｃｓｄに供給される補助容量信号の電圧波形を示している。また、ＶＣＬａ　ｍ，ｎ～ＶＣＬａ　ｍ，ｎ＋６は、それぞれ、対向電極１４４の電位を基準とした第ｎ行第ｍ列～第ｎ＋６行第ｍ列の画素Ｐの副画素電極１２４ａの電位を示し、ＶＣＬｂ　ｍ，ｎ～ＶＣＬｂ　ｍ，ｎ＋６は、それぞれ、対向電極１４４の電位を基準とした第ｎ行第ｍ列～第ｎ＋６行第ｍ列の画素Ｐの副画素電極１２４ｂの電位を示す。なお、説明が過度に複雑になることを避けるために、ここでは、全ての画素を同一階調レベルとする入力信号が入力される。
　ここでは、補助容量幹線Ｌｔｃｓａ～Ｌｔｃｓｄに供給される補助容量信号電圧ＶＬｃｓａ～ＶＬｃｓｄはいずれも、デューティ比１：１の矩形波を含む振動電圧であり、振動の周期はいずれも水平走査期間の８倍の時間（８Ｈ）である。また、補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂに着目すると、補助容量信号電圧ＶＬｃｓｂの位相は、補助容量信号電圧ＶＬｃｓａと比べて４Ｈ時間だけ遅れている。また、補助容量信号電圧ＶＬｃｓｃ、ＶＬｃｓｄに着目すると、補助容量信号電圧ＶＬｃｓｄの位相は、補助容量信号電圧ＶＬｃｓｃと比べて４Ｈ時間だけ遅れている。また、補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｃに着目すると、補助容量信号電圧ＶＬｃｓｃの位相は、補助容量信号電圧ＶＬｃｓａと比べて２Ｈ時間だけ遅れている。
　以下、図６および図７を参照して、液晶表示装置１００Ａにおける画素Ｐへの書き込みを説明する。まず、第ｎ行の画素Ｐへの書き込みを説明する。ここでは、特に、第ｎ行第ｍ列、および、第ｎ行第ｍ＋１列の画素Ｐに着目する。
　第ｎ行のゲート配線Ｌｇａ、Ｌｇｂに供給されるゲート信号電圧がオフ電圧からオン電圧に変化し、これにより、第ｎ行第ｍ列、第ｎ行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂがオン状態になる。このようにして第ｎ行の画素が選択されると、ソースバスラインＬｓｍに供給されたソース信号電圧が第ｎ行第ｍ列の副画素電極１２４ａ、１２４ｂに印加され、ソースバスラインＬｓｍ＋１に供給されたソース信号電圧が第ｎ行第ｍ＋１列の副画素電極１２４ａ、１２４ｂに印加される。ソースバスラインＬｓｍに供給されるソース信号電圧は対向電極１４４よりも高く、ここでは図示しないが、ソースバスラインＬｓｍ＋１に供給されるソース信号電圧は対向電極１４４よりも低い。このように、行方向に隣接する画素Ｐの極性は互いに異なる。
　その後、ゲート配線Ｌｇａ、Ｌｇｂに供給されるゲート信号電圧がオン電圧からオフ電圧に変化し、これにより、第ｎ行第ｍ列、第ｎ行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂがオフ状態に変化する。厳密には、ＴＦＴ１３０ａ、１３０ｂがオフ状態になった直後に、副画素電極１２４ａ、１２４ｂの電位は、ＴＦＴ１３０ａ、１３０ｂの有する寄生容量等の影響に基づく引き込み現象のために、略同一に減少する。
　ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後、ＣＳバスラインＬｃｓａ、Ｌｃｓｂに供給される補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂは異なる方向に変化し、これにより、副画素電極１２４ａ、１２４ｂの電位は異なる方向に変化する。なお、補助容量信号電圧ＶＬｃｓａ、ＶＬｃｓｂが変化するのは、後述するゲートバスラインＬｇｎ＋１のゲート信号電圧ＶＬｇｎ＋１がオン電圧からオフ電圧に変化した後である。ここでは、ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後における補助容量信号電圧ＶＬｃｓａの最初の変化は増加であり、補助容量信号電圧ＶＬｃｓａの最初の変化は減少である。この場合、副画素電極１２４ａの平均電位は増加し、副画素電極１２４ｂの平均電位は減少する。第ｎ行第ｍ列の画素Ｐの極性はプラスであるため、第ｎ行第ｍ列の画素Ｐにおいて副画素Ｓｐａの輝度は副画素Ｓｐｂよりも高い。なお、ここでは、図示していないが、第ｎ行第ｍ＋１列の画素Ｐにおいて副画素電極１２４ａの平均電位も補助容量信号電圧ＶＬｃｓａに応じて増加し、副画素電極１２４ｂの平均電位も補助容量信号電圧ＶＬｃｓｂに応じて減少する。ただし、第ｎ行第ｍ＋１列の画素Ｐの極性はマイナスであるため、第ｎ行第ｍ＋１列の画素Ｐにおいて副画素Ｓｐｂの輝度は副画素Ｓｐａよりも高い。
　このようにして、第ｎ行の画素Ｐへの書き込みが行われる。上述したように、第ｎ行第ｍ＋１列の画素Ｐの極性は第ｎ行第ｍ列の画素Ｐの極性と反転している。なお、ここでは、詳述していないが、同様に、第ｎ行の行方向に隣接する画素の極性は互いに反転している。また、上述したように、第ｎ行第ｍ列の画素Ｐでは副画素Ｓｐａが明副画素であるのに対して第ｎ行第ｍ＋１列の画素Ｐでは副画素Ｓｐｂが明副画素である。ここでは、詳述していないが、同様に、第ｎ行の行方向に隣接する画素の副画素の明暗関係は互いに反転している。
　次に、第ｎ＋１行の画素Ｐへの書き込みを説明する。ここでは、特に、第ｎ＋１行第ｍ列、および、第ｎ＋１行第ｍ＋１列の画素Ｐに着目する。第ｎ＋１行のゲート配線Ｌｇａ、Ｌｇｂに供給されるゲート信号電圧がオフ電圧からオン電圧に変化し、これにより、第ｎ＋１行第ｍ列、第ｎ＋１行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂはオン状態になる。このようにして第ｎ＋１行の画素が選択されると、ソースバスラインＬｓｍに供給されたソース信号電圧が第ｎ＋１行第ｍ列の副画素電極１２４ａ、１２４ｂに印加され、ソースバスラインＬｓｍ＋１に供給されたソース信号電圧が第ｎ＋１行第ｍ＋１列の副画素電極１２４ａ、１２４ｂに印加される。なお、第ｎ＋１行第ｍ列の画素Ｐの極性は第ｎ＋１行第ｍ＋１列の画素Ｐの極性とは異なる。また、第ｎ＋１行第ｍ列の画素Ｐの極性は第ｎ行第ｍ列の画素Ｐの極性とは異なり、第ｎ＋１行第ｍ＋１列の画素Ｐの極性は第ｎ行第ｍ＋１列の画素Ｐの極性とは異なる。
　その後、ゲートバスラインＬｇｎ＋１に供給されるゲート信号電圧がオン電圧からオフ電圧に変化し、これにより、第ｎ＋１行第ｍ列、第ｎ＋１行第ｍ＋１列のＴＦＴ１３０ａ、１３０ｂはオフ状態に変化する。ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後、ＣＳバスラインＬｃｓｂ、Ｌｃｓｃに供給される補助容量信号電圧ＶＬｃｓｂ、ＶＬｃｓｃは異なる方向に変化する。なお、補助容量信号電圧ＶＬｃｓｃが変化するのは、ここでは詳述しないが、ゲートバスラインＬｇｎ＋３のゲート信号電圧ＶＬｇｎ＋３がオン電圧からオフ電圧に変化した後である。ここでは、ＴＦＴ１３０ａ、１３０ｂがオフ状態に変化した後における補助容量信号電圧ＶＬｃｓｂの最初の変化は減少であり、補助容量信号電圧ＶＬｃｓｃの最初の変化は増加である。この場合、副画素電極１２４ａの平均電位は減少し、副画素電極１２４ｂの平均電位は増加する。第ｎ＋１行第ｍ列の画素Ｐの極性はマイナスであるため、第ｎ＋１行第ｍ列の画素Ｐにおいて副画素Ｓｐａの輝度は副画素Ｓｐｂよりも高い。
　なお、ここでは、図示していないが、第ｎ＋１行第ｍ＋１列の画素Ｐにおいて副画素電極１２４ａの平均電位も補助容量信号電圧ＶＬｃｓｂに応じて減少し、副画素電極１２４ｂの平均電位も補助容量信号電圧ＶＬｃｓｃに応じて増加する。ただし、第ｎ＋１行第ｍ＋１列の画素Ｐの極性はプラスであるため、第ｎ＋１行第ｍ＋１列の画素Ｐにおいて副画素Ｓｐｂの輝度は副画素Ｓｐａよりも高い。
　このようにして、第ｎ＋１行の画素Ｐへの書き込みが行われる。上述したように、第ｎ＋１行の行方向に隣接する画素の極性は互いに反転しており、また、第ｎ＋１行の行方向に隣接する画素の副画素の明暗関係は互いに反転している。第ｎ＋２行以降の画素Ｐへの書き込みも同様に行われる。
　このように、液晶表示装置１００では、行方向および列方向に隣接する画素の極性は互いに異なり、斜め方向に隣接する画素の極性は互いに等しい。例えば、第ｎ行第ｍ列、第ｎ＋１行第ｍ＋１列の画素の極性はプラスであり、第ｎ＋１行第ｍ列、第ｎ行第ｍ＋１列の画素の極性はマイナスである。また、行方向および列方向に隣接する副画素の明暗関係は互いに異なり、明副画素は斜め方向に隣接している。また、次の垂直走査期間（フィールド期間またはフレーム期間）において各画素の極性は反転し、これにより、表示の焼き付きが抑制される。
　なお、上述した説明では、ＣＳバスラインに供給される補助容量信号は、デューティ比が１：１の矩形波を含む振動電圧であったが、本発明はこれに限定されない。デューティ比が１：１以外の矩形波や、さらには正弦波や三角波などの振動電圧を用いてもよい。複数の副画素に接続されたＴＦＴがオフ状態とされた後に、複数の副画素のそれぞれの補助容量対向電極に供給される電圧が変化し、その変化量が副画素によって異なるようにすればよい。
　また、図７を参照して上述した説明では、４つの補助容量幹線に振動周期８Ｈの異なる補助容量信号が供給されたが、本発明はこれに限定されない。６つの補助容量幹線に振動周期１２Ｈの異なる補助容量信号が供給されてもよい。このように、Ｎ本（Ｎは２以上の偶数）の補助容量幹線に振動周期（２×Ｎ）×Ｋ×Ｈ（Ｋは正の整数）の異なる補助容量信号が供給されてもよい。あるいは、２つの補助容量幹線に振動周期１Ｈの異なる補助容量信号が供給されてもよい。
　液晶表示装置１００、１００ＡはいわゆるＭＶＡモードであってもよい。ＭＶＡモードの液晶表示装置は、電極に形成された直線状のスリットや電極の液晶層側に形成された直線状の誘電体突起（リブ）を、液晶層を介して対向する一対の基板に、基板の法線方向から見たときに、平行且つ交互になるように配置することによって、電圧印加時に形成される液晶ドメインのディレクタの方位を規制する。液晶ドメインの方位は、直線状のスリット又は誘電体突起（これらを総称して「直線状構造体」ということにする。）の延びる方位に直交する方向になる。なお、ＭＶＡモードにおいて、ゲート配線Ｌｇａ、Ｌｇｂは、異なる液晶ドメインの境界と重なるように配置されてもよい。
　また、液晶表示装置１００、１００ＡはＰＳＡモードであってもよい。Ｐｏｌｙｍｅｒ　Ｓｕｓｔａｉｎｅｄ　Ａｌｉｇｎｍｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ（以下、「ＰＳＡ技術」という）は、例えば、特開２００２－３５７８３０号公報、特開２００３－１７７４１８号公報、特開２００６－７８９６８号公報、Ｋ．　Ｈａｎａｏｋａ　ｅｔ　ａｌ．　「Ａ　Ｎｅｗ　ＭＶＡ－ＬＣＤ　ｂｙ　Ｐｏｌｙｍｅｒ　Ｓｕｓｔａｉｎｅｄ　Ａｌｉｇｎｍｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ」、ＳＩＤ　０４　ＤＩＧＥＳＴ　１２００－１２０３（２００４）に開示されている。これら４つの文献の開示内容の全てを参考のために本明細書に援用する。
　ＰＳＡ技術は、液晶材料中に少量の重合性化合物（例えば光重合性モノマまたはオリゴマ）を混入しておき、液晶パネルを組み立てた後、液晶層に所定の電圧を印加した状態で重合性化合物に活性エネルギー線（例えば紫外線）を照射して重合体を生成することによって、液晶分子のプレチルト方向を制御する技術である。重合体が生成されるときの液晶分子の配向状態が、電圧を取り去った後（電圧を印加しない状態）においても維持（記憶）される。ここでは、重合体で形成された層を配向維持層ということにする。配向維持層は、配向膜の表面（液晶層側）に形成されるが、必ずしも配向膜の表面を覆う形状でなくてもよく、離散的に存在する重合体粒子であってもよい。
　ＰＳＡ技術は、液晶層に形成される電界等を制御することによって、液晶分子のプレチルト方位およびプレチルト角度を調整することができる。また、配向維持層によって、液晶層に接するほぼ全ての面で配向規制力を発現するので、応答特性に優れている。
　ＰＳＡモードの液晶表示装置は、例えば、上述のＰＳＡ技術を適用することによって得られる。ここでは図示しないが、副画素電極１２４ａ、１２４ｂは、それぞれ、一対の偏光板の偏光軸と重なるように配置された十字形状の幹部と、十字形状の幹部から略４５°方向に延びる複数の枝部とを有している。具体的には、枝部は幹部から４５°、１３５°、２２５°、３１５°方位に延びており、垂直配向型の液晶層の液晶分子（誘電異方性が負）は、幹部および枝部からの斜め電界により、それぞれの枝部が延びる方位に傾斜する。これは、互いに平行に延びる枝部からの斜め電界は枝部が延びる方向と垂直な方位に液晶分子を傾斜させるように作用し、幹部からの斜め電界はそれぞれの枝部の延びる方位に液晶分子を傾斜させるように作用するからである。ＰＳＡ技術を用いると、液晶層に電圧を印加した際に形成される、液晶分子の上記の配向を安定化させることができる。なお、ＰＳＡモードにおいても、ゲート配線Ｌｇａ、Ｌｇｂは、異なる液晶ドメインの境界と重なるように配置されてもよい。
　あるいは、垂直配向型の液晶表示装置には、配向膜として光配向膜が設けられていてもよい。典型的には、副画素内に反平行に配向処理の行われた異なる領域を有する光配向膜がアクティブマトリクス基板１２０および対向基板１４０の両方に設けられ、一対の配向膜は互いに対向する各領域の配向処理方向が直交するように配置される。光配向膜近傍における液晶分子は、光配向膜の主面の法線方向に対してわずかに傾いている。なお、光配向膜は対向基板１２０およびアクティブマトリクス基板１４０のいずれか一方のみに設けられてもよい。また、光配向膜を用いた液晶表示装置でも、ゲート配線Ｌｇａ、Ｌｇｂは、異なる液晶ドメインの境界と重なるように配置されてもよい。
　あるいは、液晶表示装置１００、１００ＡはＣＰＡモードであってもよい。例えば、副画素電極１２４ａ、１２４ｂが対称性の高い形状を有しており、液晶層１６０への電圧印加により、各液晶ドメインの液晶分子が軸対称傾斜配向にしてもよい。
　なお、上述した説明では、液晶表示装置は垂直配向型であったが、本発明はこれに限定されない。液晶表示装置は他のモードであってもよい。
　また、上述した説明では、各画素は矩形状であったが、本発明はこれに限定されない。画素は別の形状であってもよい。
　本発明による液晶表示装置は、ゲートバスラインと副画素電極とのアライメントずれに起因する寄生容量の変動を抑制することができる。また、本発明による液晶表示装置は、消費電力を増加させることなく、視野角特性を改善することができる。
　１００　液晶表示装置
　１２０　アクティブマトリクス基板
　１２４　画素電極
　１３０　ＴＦＴ
　１４０　対向基板
　１４４　対向電極
　１６０　液晶層

Claims (7)

  1. 　アクティブマトリクス基板と、対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層とを備える液晶表示装置であって、
    　前記アクティブマトリクス基板は、
    　それぞれが複数の画素のそれぞれを規定する複数の画素電極であって、第１副画素電極および第２副画素電極を有する画素電極を含む複数の画素電極と、
    　それぞれがゲート、ソース、および、ドレインを有する複数の薄膜トランジスタであって、第１薄膜トランジスタおよび第２薄膜トランジスタを含む複数の薄膜トランジスタと、
    　前記第１薄膜トランジスタの前記ドレインおよび前記第１副画素電極に電気的に接続された第１補助容量電極、および、前記第２薄膜トランジスタの前記ドレインおよび前記第２副画素電極に電気的に接続された第２補助容量電極を含む複数の補助容量電極と、
    　前記第１補助容量電極と補助容量を形成する第１補助容量対向電極と電気的に接続された第１補助容量バスライン、および、前記第２補助容量電極と補助容量を形成する第２補助容量対向電極と電気的に接続された第２補助容量バスラインを含む複数の補助容量バスラインと、
    　前記第１薄膜トランジスタの前記ソースおよび前記第２薄膜トランジスタの前記ソースに電気的に接続されたソースバスラインと、
    　前記第１薄膜トランジスタの前記ゲートと電気的に接続された第１ゲート配線と、前記第２薄膜トランジスタの前記ゲートと電気的に接続された第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線とを電気的に接続する接続配線とを含む、ゲートバスラインと
    を有しており、
    　前記第１副画素電極は前記第１ゲート配線を跨いでおり、前記第２副画素電極は前記第２ゲート配線を跨いでいる、液晶表示装置。
  2. 　前記液晶表示装置は、前記複数の画素の設けられた表示領域と、前記接続配線の設けられた周辺領域とを有する、請求項１に記載の液晶表示装置。
  3. 　前記複数の画素電極は行方向および列方向にマトリクス状に配列されており、
    　前記第１ゲート配線および前記第２ゲート配線は前記行方向に沿って延びる、請求項１または２に記載の液晶表示装置。
  4. 　前記第１ゲート配線と前記第１副画素電極との重なり面積は、前記第２ゲート配線と前記第２副画素電極との重なり面積と略等しい、請求項１から３のいずれかに記載の液晶表示装置。
  5. 　前記第１副画素電極の中心と前記第２副画素電極の中心との距離、前記第１ゲート配線の中心線と前記第２ゲート配線の中心線との距離、および、前記第１補助容量バスラインの中心線と前記第２補助容量バスラインの中心線との距離は互いに略等しい、請求項１から４のいずれかに記載の液晶表示装置。
  6. 　前記第１補助容量バスラインには第１補助容量信号が供給され、
    　前記第２補助容量バスラインには前記第１補助容量信号とは異なる第２補助容量信号が供給される、請求項１から５のいずれかに記載の液晶表示装置。
  7. 　前記液晶層は垂直配向型である、請求項１から６のいずれかに記載の液晶表示装置。
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