WO2011104812A1 - マルチコアプロセッサシステム、割込プログラム、および割込方法 - Google Patents

マルチコアプロセッサシステム、割込プログラム、および割込方法 Download PDF

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浩一郎 山下
宏真 山内
清志 宮▲崎▼
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
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    • G06F9/4806—Task transfer initiation or dispatching
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    • G06F9/485—Task life-cycle, e.g. stopping, restarting, resuming execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G06F9/526—Mutual exclusion algorithms
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a multi-core processor system, an interrupt program, and an interrupt method for controlling thread interrupts.
  • a multi-core processor system has been disclosed.
  • a slave CPU Central Processing Unit
  • a multi-core processor system in which a slave library is thread-activated in response to an activation request from a master CPU without operating an OS (Operating System) kernel (for example, Patent Document 1 below) See ⁇ 4.)
  • OS Operating System
  • the slave CPU does not operate the kernel, and has only the minimum necessary thread execution procedure and the interrupt control function from the master CPU, thereby minimizing the overhead caused by the OS kernel.
  • the slave CPU executes a thread if there is a call from the master CPU, but if there is no call, the sleep state continues.
  • the master CPU and the slave CPU are rarely executed in parallel at all times, and normally the slave CPU is in a sleep state until a call from the master CPU is received.
  • the system utilization efficiency is determined by the ratio of software that can be executed in parallel (Amdahl's law), but as the number of processors increases or the ratio of software that can be executed in parallel decreases, There was a problem that the utilization efficiency deteriorated and the performance deteriorated.
  • An object of the present invention is to provide a multi-core processor system, an interrupt program, and an interrupt method that can improve the utilization efficiency of a processor with a low load in order to solve the above-described problems caused by the prior art. To do.
  • the present multi-core processor system, the interrupt program, and the interrupt method are assigned an OS and a single core on which a plurality of applications are executed and threads of the plurality of applications.
  • a multi-core processor system having another core, wherein an interrupt signal that specifies an event that has occurred in one application among the plurality of applications is received from the one core, and is specified by the received interrupt signal Whether the current event is an exclusive or synchronous start event for a thread currently executing in the other core, and if it is determined that the start event is the start event, the currently executing thread is Evacuated from the core of the Assigning a Chi evacuated other threads other than the thread was allowed to run target thread of the other core be a requirement.
  • the multi-core processor system, the interrupt program, and the interrupt method have the effect of reducing the load and improving the processor utilization efficiency.
  • the multi-core processor is a processor in which a plurality of cores are mounted. If a plurality of cores are mounted, a single processor having a plurality of cores may be used, or a processor group in which single core processors are arranged in parallel may be used. In the present embodiment, in order to simplify the explanation, a processor group in which single-core processors are arranged in parallel will be described as an example.
  • FIG. 1 is a block diagram showing a hardware configuration of the multi-core processor system according to the present embodiment.
  • a multi-core processor system 100 is configured by connecting a master CPU 101, one or a plurality of slave CPUs 102 (one in FIG. 1), and a memory 103 via a bus 104.
  • the master CPU 101 and the slave CPU 102 have a built-in cache memory.
  • the master CPU 101 runs an OS 110 that controls memory management and the slave CPU 102.
  • the OS 110 runs only on the master CPU 101.
  • a plurality of applications corresponding to the OS 110 operate in a time slice according to the scheduling of the OS 110.
  • the application A includes a thread B that starts during the operation, and the application X includes a thread Y that starts during the operation.
  • the slave CPU 102 executes the interrupt program 120. In addition, an application thread executed by the master CPU 101 is also executed. In the slave CPU 102, since the OS 110 does not run, only one CPU 110 operates independently.
  • the memory 103 stores the OS 110, applications, and other various information, and is used as a work area for the master CPU 101 and the slave CPU 102.
  • the memory 103 is a storage device such as a ROM (Read Only Memory), a RAM (Random Access Memory), a flash memory, and a hard disk drive.
  • the applications A and X operating on the OS 110 are time sliced on the master CPU 101, and the thread B of the application A is operating independently on the slave CPU 102. Note that the thread Y of the application X is waiting in the thread queue of the master CPU 101.
  • the slave CPU 102 when an exclusive or synchronous event occurs, the slave CPU 102 is efficiently operated.
  • an example of synchronization will be described.
  • the application A has a function of reading a file and developing it on the memory 103, and the thread B being simultaneously executed uses the file data developed on the memory 103.
  • the thread B waits until the file reading and memory expansion by the application A are completed. That is, the memory area where the data is expanded is under exclusive monitoring by the application A simultaneously with the file reading, and the thread B is temporarily released from the slave CPU 102. Thereafter, the data is shared (synchronized) with the thread B after the memory is expanded.
  • the application A is a browser
  • the thread B is a moving image reproduction program that operates in the browser.
  • the application X is a mailer and the thread Y is a mail inquiry program.
  • FIG. 2 is a flowchart showing an execution processing procedure in the multi-core processor system 100 according to the present embodiment.
  • the processing procedure of the master CPU 101 indicates a management processing procedure of the OS 110
  • the processing procedure of the slave CPU 102 indicates a thread interrupt control processing procedure from the master CPU 101.
  • the OS 110 activates the master process in parallel (step S201). Specifically, for example, the applications A and X that are master processes are time sliced.
  • the master CPU 101 sets the thread of the master process in the thread queue 200 according to the execution status of the master process by the OS 110 (step S202). Specifically, for example, threads B and Y are set.
  • the status of the thread queue 200 is written in, for example, the memory 103 and can be referenced from the slave CPU 102.
  • the master CPU 101 detects the occurrence of an event by the OS 110 (step S203).
  • the event includes thread activation and termination, interrupt, exclusion, synchronization, signal message, and the like.
  • the event is generated by an application being executed on the OS 110 or a thread being executed by the slave CPU 102.
  • step S204 When the OS 110 detects the occurrence of an event, the event type is determined (step S204).
  • step S204 exclusion / synchronization
  • the master CPU 101 applies an identifier indicating exclusion or synchronization to the upper bits of the interrupt signal by the OS 110 (step S205), and step S206. Migrate to
  • step S204 when the event type is an event other than exclusive / synchronized in step S204 (step S204: other), the process proceeds to step S206.
  • step S206 the master CPU 101 notifies the slave CPU 102 of an interrupt signal corresponding to the event determined in step S204 by the OS 110 (step S206).
  • the master CPU 101 notifies the slave CPU 102 of an interrupt signal when an event occurs in the master process by the OS 110, and inputs a necessary thread into the thread queue 200 to make it an execution waiting thread.
  • the slave CPU 102 waits for the activation of a thread by the interrupt program 120 (step S210).
  • the slave CPU 102 executes the thread by the interrupt program 120 (step S211). This thread operation is performed until an interrupt signal is received. If the thread ends before receiving the interrupt signal, the process proceeds to step S216.
  • step S212 When the slave CPU 102 receives an interrupt signal notification from the master CPU 101, the slave CPU 102 executes an interrupt reception process by the interrupt program 120 (step S212). Then, the slave CPU 102 determines the type of event designated by the interrupt signal by the interrupt program 120 (step S213). When the event is an event other than an event related to exclusion or synchronization (step S213: other), the slave CPU 102 executes event processing according to the other event by the interrupt program 120 (step S214), The process returns to step S211.
  • step S213 exclusive start / synchronization start
  • the slave CPU 102 saves the currently executing thread by the interrupt program 120 (step S215). Specifically, for example, the data on the cache memory of the slave CPU 102 used by the currently executing thread is flushed to the memory 103 and has been operated so far without releasing the context area on the memory 103. Save the position of the program counter. As a result, the thread that the slave CPU 102 was executing is released.
  • the interrupt program 120 checks the status of the thread queue 200 of the OS 110 by the interrupt program 120 (step S216). When the thread queue 200 is not an empty set (step S216: queue ⁇ ⁇ ), the interrupt program 120 causes the interrupt program 120 to set the top thread (not a saved thread) of the thread queue 200 as an execution target thread. The thread is set and executed (step S217). Then, the process returns to step S211.
  • step S216: queue ⁇
  • the interrupt program 120 sets the slave CPU 102 to the low power mode by the interrupt program 120 (step S218), and the step The process shifts to the thread activation standby of S210.
  • step S213 when the event type is exclusion release (end) or synchronization end (step S213: exclusion release / synchronization end), the interrupt program 120 restores the save thread by the interrupt program 120 ( Step S219). Specifically, for the save thread, the memory area used by the save thread is protected because the context area of the memory 103 is not released even if the slave CPU 102 is released.
  • the save thread can be resumed (restored) simply by restoring the program counter of the save thread stored in the register of the slave CPU 102 (or the memory 103). Then, the process returns to step S211.
  • the above operation makes it possible to more efficiently operate the slave CPU 102 that has been conventionally suspended due to exclusion or synchronization waiting.
  • FIG. 3 is a sequence diagram showing a specific example 1 of interrupt control.
  • the applications A and X are performing time slice operations on the OS 110 (actually, the OS 110, A, and X are time slice operations), and the slave CPU 102 is executing the thread B. To do. Further, it is assumed that the thread Y is waiting as an execution waiting thread in the thread queue 200 of the OS 110.
  • an interrupt signal (exclusive start) is notified from application A to thread B.
  • the slave CPU 102 receives the notification of the exclusion start event, the slave CPU 102 is released by saving the thread B. Since there is a thread Y in the thread queue 200, the thread Y is assigned to the slave CPU. Thereby, in the slave CPU 102, the thread Y is executed. Thereafter, when the thread Y is terminated, the thread queue 200 is empty, so that the low power mode is entered.
  • the application A notifies the slave CPU 102 of an interrupt signal (exclusive end).
  • the slave CPU 102 receives the notification of the exclusive end event, the slave CPU 102 restores the thread B to the slave CPU 102. As a result, the thread B can be re-executed from the position where it is retracted.
  • the application A performs a coherent process to the thread B and a notification to the slave CPU 102.
  • the thread B is temporarily saved, but is immediately restored. Then, when it is time to start synchronization, application A and thread B are executed in synchronization.
  • FIG. 4 is a sequence diagram showing a specific example 2 of the interrupt control.
  • applications A and X are performing time slice operations on the OS 110 in the master CPU 101 and a thread B is being executed in the slave CPU 102.
  • the thread B is exclusive to the application X that is not the parent master process.
  • the thread B When the thread B detects an exclusive start event for the application X, it notifies the OS 110.
  • the OS 110 detects a stop event of the application X, and thereafter, the OS 110 and the application A perform a time slice operation. Thereafter, when the thread B detects an exclusive end event for the application X, it notifies the OS 110. Then, in the master CPU 101, the application X is restored, and the OS 110 and the applications A and X perform a time slice operation.
  • the multi-core processor system 100 operates without any problem.
  • FIG. 5 is a sequence diagram showing a specific example 3 of the interrupt control.
  • the applications A and X are operating on the OS 110 in the master CPU 101 and the thread B is executed in the slave CPU 102.
  • the thread B locks the application A of the master process that is the parent of the thread B.
  • thread B When thread B detects an exclusive start event for application A, it notifies OS 110.
  • the OS 110 detects the stop event of the application A, and thereafter, the OS 110 and the application X perform time slice operations. Thereafter, when thread B detects an exclusive end event for application A, it notifies OS 110. Then, in the master CPU 101, the application A is restored, and the OS 110 and the applications A and X perform a time slice operation.
  • the multi-core processor system 100 operates without any problem.
  • FIG. 6 is a sequence diagram showing a specific example 4 of the interrupt control.
  • FIG. 6 is an example in which a thread Y is set in the thread queue 200 of the OS 110 in FIG.
  • thread B detects an exclusive start event for application A, it notifies OS 110.
  • the OS 110 detects the stop event of the application A, and the application A is stopped.
  • the time slice operation of the OS 110 and the application X is thereafter performed.
  • the thread Y is to be activated in the application X
  • the thread B cannot be executed in the slave CPU 102 because the thread B is being executed.
  • the execution of the application X is also interrupted, and only the OS 110 is executed in the master CPU 101.
  • the thread B notifies the OS 110.
  • the thread B is terminated, and at the master CPU 101, the OS 110 and the applications X and A perform time slice operations.
  • an efficient operation can be achieved regardless of which of the master CPU 101 and the slave CPU 102 an exclusion or synchronization event occurs.
  • the OS 110 is run only by the master CPU 101, and the slave CPU 102 is caused to execute the interrupt program 120. Therefore, operation with a low load can be achieved.
  • the executing thread is saved, and an execution waiting thread is assigned and executed in a free state after saving.
  • the period of the hibernation state is significantly shortened and efficient operation can be achieved.
  • the mode is shifted to the low power mode, so that the power consumption can be reduced.
  • Multi-core processor system 101 Master CPU 102 Slave CPU 103 Memory 104 Bus 120 Interrupt program A, X Application B, Y Thread

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Abstract

　アプリ（Ａ）において排他開始イベントが検出されると、スレッド（Ｂ）に割込信号（排他開始）を通知する。排他開始イベントの通知を受け付けると、スレッド（Ｂ）を退避させることでスレーブＣＰＵ（１０２）が開放される。スレッドキューにはスレッド（Ｙ）があるため、スレーブＣＰＵ（１０２）にはスレッド（Ｙ）が割り当てられる。これにより、スレーブＣＰＵ（１０２）では、スレッド（Ｙ）が実行される。スレッド（Ｙ）が終了すると、スレッドキューは空であるため低電力モードに移行する。このあと、アプリ（Ａ）において、排他終了イベントが検出されると、アプリ（Ａ）からスレーブＣＰＵ（１０２）に対し割込信号（排他終了）を通知する。スレーブＣＰＵ（１０２）では、排他終了イベントの通知を受け付けると、スレッド（Ｂ）をスレーブＣＰＵ（１０２）に復元する。これにより、スレッド（Ｂ）を退避させた位置から再実行することができる。

Description

マルチコアプロセッサシステム、割込プログラム、および割込方法
　本発明は、スレッドの割込を制御するマルチコアプロセッサシステム、割込プログラム、および割込方法に関する。
　従来からマルチコアプロセッサシステムが開示されている。たとえば、スレーブＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）ではＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）のカーネルを動作させずに、マスタＣＰＵからの起動要求に対し、スレーブライブラリをスレッド起動するマルチコアプロセッサシステムがある（たとえば、下記特許文献１～４を参照。）。この場合、スレーブＣＰＵではカーネルは動作させず、必要最低限のスレッド実行手続きとマスタＣＰＵからの割り込み制御機能のみを有することで、ＯＳのカーネルによるオーバーヘッドを最小限にする。
　たとえば、マスタＣＰＵで実行されているライブラリスレッドがスレーブＣＰＵに対しスレーブライブラリスレッドの呼び出しがあった場合、マスタＣＰＵおよびスレーブＣＰＵで並列実行が実現できる。
特開２００５－２５７２６号公報 特開平６－２４３１０２号公報 特開平６－１４９７５２号公報 特開２００６－１８５３４８号公報
　しかしながら、上述した従来技術では、スレーブＣＰＵは、マスタＣＰＵから呼び出しがあればスレッドを実行するが、呼び出しがない場合、休止状態が継続することとなる。マスタＣＰＵとスレーブＣＰＵは常時並列実行する場合は少なく、通常は、スレーブＣＰＵはマスタＣＰＵからの呼び出しがあるまで休止状態となる。
　このように、動作させるソフトウェアの並列実行可能な比率により、システムの利用効率が決定する（アムダールの法則）が、プロセッサ数が増えるに従い、あるいはソフトウェアのもつ並列実行可能な比率が下がるに従い、極端に利用効率が悪化して性能が劣化するという問題があった。
　一方、マルチプロセッサの各ＣＰＵにＯＳを走行させると、各ＣＰＵでアプリケーションが実行されるが、同時に実行されるアプリケーションに対し排他制御などを施す必要が生じる。このように、ＯＳのカーネルによりきめこまかい制御が可能となるが、その管理機構によるオーバーヘッドが発生するという問題があった。特に、携帯端末のような組み込みシステムにおいては、管理機構によるオーバーヘッドが無視できない負荷になるという問題があった。
　本発明は、上述した従来技術による問題点を解消するため、低負荷でかつプロセッサの利用効率の向上を図ることができるマルチコアプロセッサシステム、割込プログラム、および割込方法を提供することを目的とする。
　上述した課題を解決し、目的を達成するため、本マルチコアプロセッサシステム、割込プログラム、および割込方法は、ＯＳおよび複数のアプリケーションが実行される一のコアと前記複数のアプリケーションのスレッドが割り当てられる他のコアとを有するマルチコアプロセッサシステムであって、前記複数のアプリケーションのうち一のアプリケーションにおいて発生したイベントを指定する割込信号を前記一のコアから受信し、受信された割込信号で指定されたイベントが、前記他のコアで現在実行中のスレッドに対する排他または同期の開始イベントであるか否かを判断し、前記開始イベントであると判断された場合、前記現在実行中のスレッドを前記他のコアから退避させ、前記複数のアプリケーションの実行待ちスレッド群のうち退避させられたスレッド以外の他のスレッドを前記他のコアの実行対象スレッドに割り当てることを要件とする。
　本マルチコアプロセッサシステム、割込プログラム、および割込方法によれば、低負荷でかつプロセッサの利用効率の向上を図ることができるという効果を奏する。
本実施の形態にかかるマルチコアプロセッサシステムのハードウェア構成を示すブロック図である。 本実施の形態にかかるマルチコアプロセッサシステムでの実行処理手順を示すフローチャートである。 割込制御の具体例１を示すシーケンス図である。 割込制御の具体例２を示すシーケンス図である。 割込制御の具体例３を示すシーケンス図である。 割込制御の具体例４を示すシーケンス図である。
　以下に添付図面を参照して、この発明にかかるマルチコアプロセッサシステム、割込プログラム、および割込方法の実施の形態を詳細に説明する。なお、本実施の形態のマルチコアプロセッサシステムにおいて、マルチコアプロセッサとは、コアが複数搭載されたプロセッサである。コアが複数搭載されていれば、複数のコアが搭載された単一のプロセッサでもよく、シングルコアのプロセッサが並列されているプロセッサ群でもよい。なお、本実施の形態では、説明を単純化するため、シングルコアのプロセッサが並列されているプロセッサ群を例に挙げて説明する。
（マルチコアプロセッサシステムのハードウェア構成）
　図１は、本実施の形態にかかるマルチコアプロセッサシステムのハードウェア構成を示すブロック図である。図１において、マルチコアプロセッサシステム１００は、マスタＣＰＵ１０１と一または複数のスレーブＣＰＵ１０２（図１では１個）とメモリ１０３とがバス１０４を介して接続されて構成されている。マスタＣＰＵ１０１およびスレーブＣＰＵ１０２にはキャッシュメモリが内蔵されている。
　マスタＣＰＵ１０１は、メモリ管理やスレーブＣＰＵ１０２を制御するＯＳ１１０が走行する。ＯＳ１１０はマスタＣＰＵ１０１でのみ走行する。また、マスタＣＰＵ１０１では、ＯＳ１１０に対応する複数のアプリケーションが、ＯＳ１１０のスケジューリングによりタイムスライスで動作する。アプリケーションＡにはその動作中に起動するスレッドＢが含まれており、アプリケーションＸにはその動作中に起動するスレッドＹが含まれる。
　スレーブＣＰＵ１０２は、割込プログラム１２０を実行する。また、マスタＣＰＵ１０１で実行されているアプリケーションのスレッドも実行される。スレーブＣＰＵ１０２では、ＯＳ１１０が走行しないため、１個だけで独立動作することとなる。
　メモリ１０３は、ＯＳ１１０やアプリケーション、その他各種情報を記憶したり、マスタＣＰＵ１０１およびスレーブＣＰＵ１０２のワークエリアとして使用される。メモリ１０３は、具体的には、たとえば、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ハードディスクドライブなどの記憶装置である。
　図１では、マスタＣＰＵ１０１ではＯＳ１１０上で動作するアプリケーションＡ，Ｘがタイムスライス動作しており、スレーブＣＰＵ１０２ではアプリケーションＡのスレッドＢが独立動作している。なお、アプリケーションＸのスレッドＹはマスタＣＰＵ１０１のスレッドキューで待機している。
　本実施の形態では、排他または同期のイベントが発生した場合、スレーブＣＰＵ１０２を効率よく運用する。ここで、同期の例について説明する。たとえば、アプリケーションＡに、ファイル読み込みを行ってメモリ１０３上に展開する機能があり、同時実行中のスレッドＢはメモリ１０３上に展開されたファイルのデータを利用するものとする。このとき、スレッドＢはアプリケーションＡによるファイル読み出しとメモリ展開が完了するまで待機することになる。すなわちデータが展開されるメモリ領域は、ファイル読み出しと同時にアプリケーションＡにより排他監視下におかれ、一時的にスレーブＣＰＵ１０２からスレッドＢが開放される。このあと、メモリ展開後にスレッドＢとデータを共用（同期）することになる。
　また、排他の例について説明する。たとえば、アプリケーションＡがブラウザ、スレッドＢがブラウザ内で動作する動画再生プログラムとする。また、アプリケーションＸがメーラ、スレッドＹがメールの問合わせプログラムとする。
　マスタＣＰＵ１０１では、アプリケーションＡ（ブラウザ）とアプリケーションＸ（メーラ）が時分割で動作しているものとする。スレッドＢ（動画再生プログラム）が動画配信サーバからの動画の再生中に、スレッドＹ（メールの問合わせプログラム）の起動タイミングがきた場合、ＯＳ１１０は、スレーブＣＰＵ１０２にスレッドＹ（メールの問合わせプログラム）を実行させるため、スレッドＢ（動画再生プログラム）を排他制御する。これにより、スレーブＣＰＵ１０２からスレッドＢ（動画再生プログラム）が開放されて、スレーブＣＰＵ１０２においてスレッドＹ（メールの問合わせプログラム）が実行されることとなる。
（マルチコアプロセッサシステム１００での割込処理手順）
　図２は、本実施の形態にかかるマルチコアプロセッサシステム１００での実行処理手順を示すフローチャートである。図２において、マスタＣＰＵ１０１の処理手順は、ＯＳ１１０の管理処理手順を示しており、スレーブＣＰＵ１０２の処理手順は、マスタＣＰＵ１０１からのスレッドの割込制御処理手順を示している。
　まず、マスタＣＰＵ１０１でのＯＳ１１０の管理処理手順について説明する。ＯＳ１１０は、マスタプロセスを並列起動する（ステップＳ２０１）。具体的には、たとえば、マスタプロセスであるアプリケーションＡ，Ｘをタイムスライス動作させる。
　また、起動されたマスタプロセスが実行されると、マスタＣＰＵ１０１は、ＯＳ１１０により、マスタプロセスの実行状況に応じてマスタプロセスのスレッドをスレッドキュー２００に設定する（ステップＳ２０２）。具体的には、たとえば、スレッドＢ，Ｙを設定する。スレッドキュー２００のステータスは、たとえば、メモリ１０３に書き込まれており、スレーブＣＰＵ１０２から参照可能となっている。
　そして、マスタＣＰＵ１０１は、ＯＳ１１０により、イベントの発生を検出する（ステップＳ２０３）。ここで、イベントとは、スレッドの起動や停止、割込、排他、同期、シグナル・メッセージなどがある。イベントは、ＯＳ１１０上で実行されているアプリケーションやスレーブＣＰＵ１０２で実行されているスレッドにより発生する。
　ＯＳ１１０がイベントの発生を検出すると、そのイベント種別を判別する（ステップＳ２０４）。イベントが排他または同期に関するイベントである場合（ステップＳ２０４：排他・同期）、マスタＣＰＵ１０１は、ＯＳ１１０により、割込信号の上位ビットに排他または同期を示す識別子を印加して（ステップＳ２０５）、ステップＳ２０６に移行する。
　一方、ステップＳ２０４において、イベント種別が排他・同期以外のイベントである場合（ステップＳ２０４：その他）、ステップＳ２０６に移行する。ステップＳ２０６では、マスタＣＰＵ１０１は、ＯＳ１１０により、ステップＳ２０４で判別されたイベントに応じた割込信号をスレーブＣＰＵ１０２に通知する（ステップＳ２０６）。このように、マスタＣＰＵ１０１は、ＯＳ１１０により、マスタプロセスにおいてイベントが発生すると割込信号をスレーブＣＰＵ１０２に通知するとともに、スレッドキュー２００に必要なスレッドを投入して、実行待ちスレッドにする。
　また、スレーブＣＰＵ１０２は、割込プログラム１２０により、スレッドの起動を待ち受け（ステップＳ２１０）、スレッドが起動されると、スレーブＣＰＵ１０２は、割込プログラム１２０により、スレッドを実行する（ステップＳ２１１）。このスレッド動作は割込信号を受信するまでおこなわれる。また、割込信号の受信前にスレッドが終了した場合は、ステップＳ２１６に移行する。
　また、スレーブＣＰＵ１０２がマスタＣＰＵ１０１から割込信号の通知を受けると、スレーブＣＰＵ１０２は、割込プログラム１２０により、割込受信処理を実行する（ステップＳ２１２）。そして、スレーブＣＰＵ１０２は、割込プログラム１２０により、割込信号で指定されたイベントの種別を判断する（ステップＳ２１３）。イベントが、排他または同期に関するイベント以外の他のイベントである場合（ステップＳ２１３：その他）、スレーブＣＰＵ１０２は、割込プログラム１２０により、他のイベントに応じたイベント処理を実行して（ステップＳ２１４）、ステップＳ２１１に戻る。
　一方、イベント種別が排他または同期の開始イベントである場合（ステップＳ２１３：排他開始・同期開始）、スレーブＣＰＵ１０２は、割込プログラム１２０により、現在実行中のスレッドを退避させる（ステップＳ２１５）。具体的には、たとえば、現在実行中のスレッドが利用していたスレーブＣＰＵ１０２のキャッシュメモリ上のデータをメモリ１０３にフラッシュし、メモリ１０３上のコンテキスト領域を開放することなく、これまで動作していたプログラムカウンタの位置を保存する。これにより、スレーブＣＰＵ１０２が実行していたスレッドから開放される。
　スレッドが退避されると、割込プログラム１２０は、割込プログラム１２０により、ＯＳ１１０のスレッドキュー２００のステータスをチェックする（ステップＳ２１６）。スレッドキュー２００が空集合でない場合（ステップＳ２１６：キュー≠Φ）、割込プログラム１２０は、割込プログラム１２０により、スレッドキュー２００の先頭のスレッド（退避させられたスレッドではない）を実行対象スレッドに設定して当該スレッドを実行する（ステップＳ２１７）。そして、ステップＳ２１１に戻る。
　一方、スレッドキュー２００のステータスが空集合である場合（ステップＳ２１６：キュー＝Φ）、割込プログラム１２０は、割込プログラム１２０により、スレーブＣＰＵ１０２を低電力モードに設定して（ステップＳ２１８）、ステップＳ２１０のスレッド起動待ち受けに移行する。
　また、ステップＳ２１３において、イベント種別が、排他解除（終了）または同期終了である場合（ステップＳ２１３：排他解除・同期終了）、割込プログラム１２０は、割込プログラム１２０により、退避スレッドを復元する（ステップＳ２１９）。具体的には、退避スレッドについては、スレーブＣＰＵ１０２を開放してもメモリ１０３のコンテキスト領域は開放していないため、退避スレッドが用いていたメモリ領域は保護されている。
　単純に、スレーブＣＰＵ１０２のレジスタ（メモリ１０３でもよい）に保存していた退避スレッドのプログラムカウンタを復元するのみで、退避スレッドを再開（復元）することができる。そして、ステップＳ２１１に戻る。このように、以上の操作により、従来では排他または同期待ちのため休止していたスレーブＣＰＵ１０２をより効率的に運用することが可能となる。
（割込制御の具体例）
　つぎに、図３～図６を用いて割込制御の具体例を説明する。
　図３は、割込制御の具体例１を示すシーケンス図である。図３では、マスタＣＰＵ１０１においてアプリケーションＡ，ＸがＯＳ１１０上でタイムスライス動作しており（実際には、ＯＳ１１０、Ａ、Ｘがタイムスライス動作）、スレーブＣＰＵ１０２にはスレッドＢが実行されているものとする。また、ＯＳ１１０のスレッドキュー２００には実行待ちスレッドとしてスレッドＹが待機しているものとする。
　アプリケーションＡにおいて排他開始イベントが検出されると、アプリケーションＡからスレッドＢに対し割込信号（排他開始）を通知する。スレーブＣＰＵ１０２では、排他開始イベントの通知を受け付けると、スレッドＢを退避させることでスレーブＣＰＵ１０２が開放される。スレッドキュー２００にはスレッドＹがあるため、スレーブＣＰＵ１０２にはスレッドＹが割り当てられる。これにより、スレーブＣＰＵ１０２では、スレッドＹが実行される。このあと、スレッドＹが終了すると、スレッドキュー２００は空であるため低電力モードに移行する。
　このあと、アプリケーションＡにおいて、排他終了イベントが検出されると、アプリケーションＡからスレーブＣＰＵ１０２に対し割込信号（排他終了）を通知する。スレーブＣＰＵ１０２では、排他終了イベントの通知を受け付けると、スレッドＢをスレーブＣＰＵ１０２に復元する。これにより、スレッドＢを退避させた位置から再実行することができる。
　また、同期についても同様に、アプリケーションＡにおいて同期開始イベントが検出されると、アプリケーションＡからスレッドＢに対しコヒーレント処理およびスレーブＣＰＵ１０２への通知をおこなう。このとき、スレーブＣＰＵ１０２では一時的にスレッドＢが退避させられるが、すぐに復元する。そして、同期開始のタイミングになると、アプリケーションＡおよびスレッドＢが同期して実行される。
　図４は、割込制御の具体例２を示すシーケンス図である。図４では、マスタＣＰＵ１０１においてアプリケーションＡ，ＸがＯＳ１１０上でタイムスライス動作しており、スレーブＣＰＵ１０２にはスレッドＢが実行されているものとする。そして、スレッドＢがその親となるマスタプロセスではないアプリケーションＸに排他をかける例である。
　スレッドＢがアプリケーションＸに対する排他開始イベントを検出すると、ＯＳ１１０に通知する。ＯＳ１１０では、アプリケーションＸの停止イベントを検出することとなり、それ以降は、ＯＳ１１０とアプリケーションＡとでタイムスライス動作することとなる。このあと、スレッドＢがアプリケ－ションＸに対する排他終了イベントを検出すると、ＯＳ１１０に通知する。マスタＣＰＵ１０１では、その後、アプリケーションＸが復元され、ＯＳ１１０、アプリケーションＡ，Ｘがタイムスライス動作することとなる。このように、スレーブＣＰＵ１０２で排他イベントが検出される場合でも、マルチコアプロセッサシステム１００は問題なく動作することとなる。
　図５は、割込制御の具体例３を示すシーケンス図である。図５では、マスタＣＰＵ１０１においてアプリケーションＡ，ＸがＯＳ１１０上でタイムスライス動作しており、スレーブＣＰＵ１０２にはスレッドＢが実行されているものとする。そして、スレッドＢがその親となるマスタプロセスのアプリケーションＡに排他をかける例である。
　スレッドＢがアプリケーションＡに対する排他開始イベントを検出すると、ＯＳ１１０に通知する。ＯＳ１１０では、アプリケーションＡの停止イベントを検出することとなり、それ以降は、ＯＳ１１０とアプリケーションＸとでタイムスライス動作することとなる。このあと、スレッドＢがアプリケ－ションＡに対する排他終了イベントを検出すると、ＯＳ１１０に通知する。マスタＣＰＵ１０１では、その後、アプリケーションＡが復元され、ＯＳ１１０、アプリケーションＡ，Ｘがタイムスライス動作することとなる。このように、スレーブＣＰＵ１０２で排他イベントが検出される場合でも、マルチコアプロセッサシステム１００は問題なく動作することとなる。
　図６は、割込制御の具体例４を示すシーケンス図である。図６は、図５において、ＯＳ１１０のスレッドキュー２００にスレッドＹが設定されている例である。スレッドＢがアプリケーションＡに対する排他開始イベントを検出すると、ＯＳ１１０に通知する。ＯＳ１１０では、アプリケーションＡの停止イベントを検出することとなり、アプリケーションＡが停止させられる。
　図６では、このあと、ＯＳ１１０とアプリケーションＸのタイムスライス動作となるが、アプリケーションＸにおいてスレッドＹを起動させたい場合、スレーブＣＰＵ１０２ではスレッドＢが実行中であるため、スレッドＹを実行できない。これにより、アプリケーションＸの実行も中断することとなり、マスタＣＰＵ１０１ではＯＳ１１０のみが実行されることとなる。
　このあと、排他終了イベントがスレーブＣＰＵ１０２で検出されると、スレッドＢからＯＳ１１０に通知される。これにより、スレッドＢが終了するとともに、マスタＣＰＵ１０１では、ＯＳ１１０、アプリケーションＸ，Ａがタイムスライス動作することとなる。
　このように、本実施の形態にかかるマルチコアプロセッサシステム１００では、マスタＣＰＵ１０１とスレーブＣＰＵ１０２のうちどのＣＰＵで排他や同期のイベントが発生しても、効率的な運用を図ることができる。
　以上説明したように、本実施の形態にかかるマルチコアプロセッサシステム１００、割込プログラム１２０、および割込方法によれば、ＯＳ１１０をマスタＣＰＵ１０１でのみ走行させ、スレーブＣＰＵ１０２には割込プログラム１２０を実行させているにすぎないため、低負荷での運用を図ることができる。
　また、マスタＣＰＵ１０１からスレーブＣＰＵ１０２のスレッドに対し排他または同期をかけることで、実行中のスレッドを退避させるとともに、退避後の空き状態では実行待ちスレッドを割り当てて実行させる。これにより、スレーブＣＰＵ１０２では、休止状態の期間が大幅に短縮され効率的な運用を図ることができる。また、実行待ちスレッドがない場合には、低電力モードに移行するため、低消費電力化を図ることができる。
１００　マルチコアプロセッサシステム
１０１　マスタＣＰＵ
１０２　スレーブＣＰＵ
１０３　メモリ
１０４　バス
１２０　割込プログラム
Ａ，Ｘ　アプリケーション
Ｂ，Ｙ　スレッド

Claims (6)

  1. 　ＯＳおよび複数のアプリケーションが実行される一のコアと前記複数のアプリケーションのスレッドが割り当てられる他のコアとを有するマルチコアプロセッサシステムであって、
    　前記複数のアプリケーションのうち一のアプリケーションにおいて発生したイベントを指定する割込信号を前記一のコアから受信する受信手段と、
    　前記受信手段によって受信された割込信号で指定されたイベントが、前記他のコアで現在実行中のスレッドに対する排他または同期の開始イベントであるか否かを判断する判断手段と、
    　前記判断手段によって前記開始イベントであると判断された場合、前記現在実行中のスレッドを前記他のコアから退避させる退避手段と、
    　前記複数のアプリケーションの実行待ちスレッド群のうち前記退避手段によって退避させられたスレッド以外の他のスレッドを前記他のコアの実行対象スレッドに割り当てる割当手段と、
    　を備えることを特徴とするマルチコアプロセッサシステム。
  2. 　前記退避手段によって前記現在実行中のスレッドが退避させられた場合、前記実行待ちスレッド群の有無を特定する特定手段を備え、
    　前記割当手段は、
    　前記特定手段によって前記実行待ちスレッド群があると特定された場合、前記実行待ちスレッド群のうち前記退避手段によって退避させられたスレッド以外の他のスレッドを前記他のコアの実行対象スレッドに割り当てることを特徴とする請求項１に記載のマルチコアプロセッサシステム。
  3. 　前記特定手段によって前記実行待ちスレッド群がないと特定された場合、前記他のコアを現在の電力よりも低電力の状態に設定する設定手段を備えることを特徴とする請求項２に記載のマルチコアプロセッサシステム。
  4. 　前記割当手段は、
    　前記判断手段によって、前記割込信号で指定されたイベントが、前記退避手段によって退避させられたスレッドに対する排他または同期の終了イベントであると判断された場合、前記退避手段によって退避させられたスレッドを前記他のコアの実行対象スレッドに割り当てることを特徴とする請求項１～３のいずれか１つに記載のマルチコアプロセッサシステム。
  5. 　ＯＳおよび複数のアプリケーションが実行される一のコアと前記複数のアプリケーションのスレッドが割り当てられる他のコアとを有するマルチコアプロセッサシステムにおいて、前記他のコアで実行される割込プログラムであって、
    　前記複数のアプリケーションのうち一のアプリケーションにおいて発生したイベントを指定する割込信号を前記一のコアから受信する受信工程と、
    　前記受信工程によって受信された割込信号で指定されたイベントが、前記他のコアで現在実行中のスレッドに対する排他または同期の開始イベントであるか否かを判断する判断工程と、
    　前記判断工程によって前記開始イベントであると判断された場合、前記現在実行中のスレッドを前記他のコアから退避させる退避工程と、
    　前記複数のアプリケーションの実行待ちスレッド群のうち前記退避工程によって退避させられたスレッド以外の他のスレッドを前記他のコアの実行対象スレッドに割り当てる割当工程と、
    　を前記他のコアに実行させることを特徴とする割込プログラム。
  6. 　ＯＳおよび複数のアプリケーションが実行される一のコアと前記複数のアプリケーションのスレッドが割り当てられる他のコアとを有するマルチコアプロセッサシステムにおいて、前記他のコアが、
    　前記複数のアプリケーションのうち一のアプリケーションにおいて発生したイベントを指定する割込信号を前記一のコアから受信する受信工程と、
    　前記受信工程によって受信された割込信号で指定されたイベントが、前記他のコアで現在実行中のスレッドに対する排他または同期の開始イベントであるか否かを判断する判断工程と、
    　前記判断工程によって前記開始イベントであると判断された場合、前記現在実行中のスレッドを前記他のコアから退避させる退避工程と、
    　前記複数のアプリケーションの実行待ちスレッド群のうち前記退避工程によって退避させられたスレッド以外の他のスレッドを前記他のコアの実行対象スレッドに割り当てる割当工程と、
    　を実行することを特徴とする割込方法。
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