WO2011074333A1 - 表示パネル、液晶表示装置、および、駆動方法 - Google Patents

表示パネル、液晶表示装置、および、駆動方法 Download PDF

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WO2011074333A1
WO2011074333A1 PCT/JP2010/069202 JP2010069202W WO2011074333A1 WO 2011074333 A1 WO2011074333 A1 WO 2011074333A1 JP 2010069202 W JP2010069202 W JP 2010069202W WO 2011074333 A1 WO2011074333 A1 WO 2011074333A1
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gate
transistor
signal
gate bus
bus lines
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PCT/JP2010/069202
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弘美 榎本
真介 横沼
陽至 乾
敏彦 宮下
寛之 北村
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シャープ株式会社
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Publication date
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to a display panel that displays an image using liquid crystal.
  • the present invention also relates to a liquid crystal display device including such a display panel.
  • the liquid crystal display device includes a display panel for displaying an image.
  • a liquid crystal driving circuit for driving the liquid crystal is formed on the display panel.
  • the display panel includes a plurality of pixels, and each of the plurality of pixels includes a liquid crystal and a thin film transistor (TFT: Thin Film Transistor) for driving the liquid crystal.
  • TFT Thin Film Transistor
  • the display panel also includes a gate bus line for supplying a gate signal (consisting of pulses) to the gate electrode of the thin film transistor, and a data bus line for supplying a data signal to the source electrode of the thin film transistor. Yes.
  • the drain electrode of the thin film transistor is connected to the pixel electrode.
  • the thin film transistor changes to a cut-off state or a conductive state in accordance with the value of the gate signal, and the data signal supplied to the data bus line is supplied to the pixel electrode only when the thin film transistor is in a conductive state.
  • the gate bus line has an internal resistance and an internal capacitance. Due to the influence of the internal resistance and the internal capacitance, distortion (rounding) corresponding to the distance that the gate signal propagates through the gate bus line occurs at the edge of the pulse of the gate signal that propagates through the gate bus line. In particular, the gate signal has a longer tail as the distance of propagation through the gate bus line increases.
  • Patent Document 1 discloses a driving system for a liquid crystal display device including delay means for delaying a source signal (data signal) for each source line (data bus line), and a gate signal for each gate line (gate bus line).
  • a driving system for a liquid crystal display device including a delay unit is disclosed.
  • Patent Document 1 since the technique disclosed in Patent Document 1 is provided with a delay means for each data bus line or each gate bus line, the configuration of the liquid crystal driving circuit formed on the display panel is complicated. Have the problem of becoming.
  • the present invention has been made in view of the above problems, and its object is to provide a simple structure without requiring a large space on the side opposite to the liquid crystal driving circuit of the display portion of the display panel.
  • An object of the present invention is to realize a display panel capable of removing the tail of the gate signal.
  • a display panel includes a plurality of gate bus lines, a plurality of source bus lines, and a vicinity of an intersection of any of the gate bus lines and any of the source bus lines.
  • a first transistor having a gate arranged separately and connected to the arbitrary gate bus line; and a pixel electrode connected to the arbitrary source bus line via the first transistor.
  • a display panel connected to one end of each of the plurality of gate bus lines and supplying a first conduction signal for conducting the first transistor to at least one of the plurality of gate bus lines.
  • a signal supply means, a drain connected to the other end of the gate bus line, and a common control line are connected.
  • a second transistor having a gate, a potential supply wiring connected in parallel to the other end of each of the plurality of gate bus lines via the second transistor, and the first transistor.
  • a potential supply means for supplying a potential to be kept in a non-conductive state to the potential supply wiring and a second transistor for conducting the second transistor immediately after the supply of the first conduction signal by the first signal supply means is completed.
  • a second signal supply means for supplying two control signals to the control wiring.
  • the gate bus line has an internal resistance and an internal capacitance. Due to the influence of the internal resistance and the internal capacitance, the waveform of the gate signal propagating through the gate bus line is distorted (rounded) according to the propagated distance. That is, in the first conduction signal for conducting the first transistor, a longer tail is generated as the distance propagated through the gate bus line becomes longer. In other words, the tail generated in the gate signal is the longest in the vicinity of the other end.
  • the display panel according to the present invention configured as described above has, for each gate bus line, a drain connected to the other end of the gate bus line and a gate connected to a common control line.
  • the second transistor, the potential supply wiring connected in parallel to the other end of each of the plurality of gate bus lines via the second transistor, and the first transistor are kept in a non-conductive state.
  • the second signal supply unit includes a second voltage supply unit configured to supply a potential to the potential supply wiring, and the second signal supply unit immediately after the first signal supply unit supplies the first conduction signal. Since the second conduction signal for conducting the transistor can be supplied to the control wiring, the tail generated in the gate signal propagating through the gate bus line can be removed. There is an effect that that.
  • the second transistor is connected to the other end, in particular, the tail of the gate signal in the vicinity of the other end can be efficiently removed.
  • the second transistor is provided at the other end of the gate bus line with a simple configuration that does not require a large space for formation.
  • the tail generated in the gate signal can be removed.
  • the problem caused by the tail that the data signal supplied to the source signal and supplied at the timing that should be cut off is supplied to the pixel electrode.
  • the liquid crystal panel according to the present invention configured as described above, even in a liquid crystal display device such as a portable liquid crystal terminal in which space saving is indispensable, the above problem caused by the tail is solved. There is an effect that can be.
  • the driving method according to the present invention is arranged separately in the vicinity of a plurality of gate bus lines, a plurality of source bus lines, and an intersection of any of the gate bus lines and any of the source bus lines.
  • a first transistor having a gate connected to the gate bus line, a pixel electrode connected to the arbitrary source bus line via the first transistor, and a gate for each gate bus line.
  • a second transistor having a drain connected to one end of the bus line and a gate connected to a common control line; and the one end of each of the plurality of gate bus lines via the second transistor. And supplying the potential supply wiring connected in parallel and the potential for maintaining the first transistor in a non-conductive state to the potential supply wiring.
  • a first conduction signal connected to the other end of each of the plurality of gate bus lines for conducting the first transistor.
  • a first signal supply step for supplying to at least one of the plurality of gate bus lines; and the second transistor is turned on immediately after the supply of the first conduction signal in the first signal supply step.
  • a second signal supply step for supplying a second conduction signal to the control wiring.
  • the display panel according to the present invention is individually disposed in the vicinity of a plurality of gate bus lines, a plurality of source bus lines, and an intersection of any of the gate bus lines and any of the source bus lines.
  • a display panel comprising: a first transistor having a gate connected to the arbitrary gate bus line; and a pixel electrode connected to the arbitrary source bus line via the first transistor.
  • a first signal supply means connected to one end of each of the plurality of gate bus lines and supplying a first conduction signal for conducting the first transistor to at least one of the plurality of gate bus lines; For each of the gate bus lines, a drain connected to the other end of the gate bus line and a gate connected to a common control line A second transistor, a potential supply wiring connected in parallel to the other end of each of the plurality of gate bus lines via the second transistor, and the first transistor in a non-conductive state.
  • a potential supply means for supplying a potential to be maintained to the potential supply wiring, and a second conduction signal for conducting the second transistor immediately after the supply of the first conduction signal by the first signal supply means is completed.
  • Second signal supply means for supplying the signal to the control wiring.
  • FIG. 3 is a circuit diagram illustrating a configuration of a display panel according to the first embodiment and illustrating a configuration of each unit connected to an nth gate bus line. It is a figure which shows the signal which each part of the display panel which concerns on 1st Embodiment outputs.
  • (A), (b), and (c) are output from the gate driver to the nth gate bus line, the (n + 1) th gate bus line, and the (n + 2) th gate bus line, respectively.
  • 2 is a timing chart showing a gate signal to be performed.
  • (D) is a timing chart which shows the interruption
  • (A) has shown the waveform of the gate signal which a gate driver outputs.
  • (B) is a gate signal after propagating through the gate bus line, and shows the waveform of the gate signal when the voltage application unit is not used.
  • (C) has shown the interruption
  • (D) is a gate signal after propagating through the gate bus line, and shows the waveform of the gate signal when the voltage application unit is used. It is a block diagram which shows the structure of the display panel which concerns on 2nd Embodiment.
  • Embodiment 1 The configuration of the display panel according to the present embodiment will be described with reference to FIGS.
  • FIG. 1 is a block diagram showing a configuration of the display panel 1 according to the present embodiment.
  • the display panel 1 is an active matrix type liquid crystal display panel, and includes a gate bus line and a data bus line formed to cross each other with an insulating film interposed therebetween.
  • the display panel 1 includes N gate bus lines GL1, GL2,..., GLN and M data bus lines DL1, DL2,. It has a pixel region Pm, n defined by GLn (n is an integer satisfying 1 ⁇ n ⁇ N) and the mth data bus line DLm (m is an integer satisfying 1 ⁇ m ⁇ M).
  • the M data bus lines provided in the display panel 1 are appended with the subscript m (1 ⁇ m ⁇ M) in ascending order from the side closer to the gate driver 11.
  • Subscripts n (1 ⁇ n ⁇ N) are added to the N gate bus lines provided in the display panel 1 in ascending order from the side close to the data driver 12.
  • a region where the pixel region Pm, n (1 ⁇ m ⁇ M, 1 ⁇ n ⁇ N) is formed is referred to as a display unit.
  • the display panel 1 includes a gate driver 11, a data driver 12, and a voltage application unit 13.
  • the gate driver 11 supplies gate signals # GL1 to #GLN that take the potential VH as the high level and the potential VL as the low level to the N gate bus lines GL1 to GLN, respectively.
  • the gate driver 11 supplies the potential VL to the potential supply wiring VLL.
  • the data driver 12 supplies data signals # DL1 to #DLM having the potential VDH as the high level and the potential VDL as the low level to the M data bus lines DL1 to DLM, respectively.
  • the voltage application unit 13 includes (1) a cutoff signal supply unit 131 and (2) a switch unit SW1 connected to one end of each of the gate bus lines GL1 to GLN and not connected to the gate driver 11.
  • a potential VL is supplied to the switch sections SW1 to SWN via a potential supply wiring VLL.
  • the cutoff signal supply unit 131 supplies a cutoff signal # 131 to the switch units SW1 to SWN.
  • Each of the switch sections SW1 to SWN electrically connects or disconnects each of the gate bus lines GL1 to GLN and the potential supply wiring VLL according to the value of the cutoff signal # 131.
  • the cutoff signal supply unit 131 is disposed on the display panel 1 on the side to which the gate driver 11 is connected. Since a more detailed configuration of the voltage application unit 13 will be described in detail below, a description thereof is omitted here.
  • FIG. 2 is a circuit diagram showing a configuration of the display panel 1 in the pixel region Pm, n.
  • the gate electrode is connected to the gate bus line GLn
  • the source electrode is connected to the data bus line DLm
  • the drain electrode is connected to the pixel electrode PEm, n.
  • a connected transistor Mm, n is provided.
  • the transistor Mm, n is specifically a TFT, but the present invention is not limited to a specific type of transistor.
  • the transistor Mm, n changes from the cut-off state to the conductive state or changes from the conductive state to the cut-off state according to the level of the gate signal supplied from the gate bus line GLn.
  • the transistor Mm, n is in a conductive state, a charge corresponding to the level of the data signal supplied from the data bus line DLm is supplied to the pixel electrode PEm, n.
  • an electric field corresponding to the electric charge charged in the pixel electrode PEm, n is formed.
  • the pixel electrode PEm, n and the above-mentioned The state of the liquid crystal (not shown) provided between the common electrode changes.
  • the light transmittance in the pixel region Pm, n is determined according to the state of the liquid crystal. That is, the gradation of the pixel region Pm, n is determined according to the state of the liquid crystal.
  • FIG. 3 is a circuit diagram showing a configuration of each part connected to the gate bus line GLn.
  • the gate driver 11 includes a high potential source VH (potential VH), a low potential source VL (potential VL), and a gate signal supply unit GSn (1 ⁇ n ⁇ N).
  • the gate signal supply unit GSn supplies a gate signal #GLn to the gate bus line GLn.
  • the gate electrode of the transistor Mm, n (1 ⁇ m ⁇ M) is connected to the gate bus line GLn.
  • the data bus line DLm is omitted.
  • the gate signal #GLn is a pulse signal that takes the potential VH as the high level and the potential VL as the low level.
  • the transistor Mm, n is in a conductive state when the gate signal #GLn is at a high level, and is in a cut-off state when the gate signal #GLn is at a low level.
  • the transistor Mm, n is in a conductive state when the gate signal #GLn is at a low level, and is applied even when the transistor Mm, n is in a cutoff state when the gate signal #GLn is at a high level. it can.
  • the switch unit SWn includes a cutoff potential applying transistor DMn, and the gate electrode of the cutoff potential applying transistor DMn is output from the cutoff signal supply unit 131.
  • a cut-off signal # 131 is supplied.
  • the source electrode of the cutoff potential applying transistor DMn is connected to one end of the gate bus line GLn and not connected to the gate signal supply unit GSn, and the drain electrode of the cutoff potential applying transistor DMn is connected to the potential supply. It is connected to the low potential source VL via the wiring VLL.
  • the cutoff potential applying transistor DMn is in a conductive state when the cutoff signal # 131 is at a high level, and is in a cutoff state when the cutoff signal # 131 is at a low level.
  • 4A, 4B, and 4C show gate signals output from the gate driver 11 to the gate bus line GLn, the gate bus line GLn + 1, and the gate bus line GLn + 2, respectively.
  • 4 is a timing chart showing #GLn, gate signal # GLn + 1, and gate signal # GLn + 2
  • FIG. 4D is a timing chart showing cutoff signal # 131 output by cutoff signal supply unit 131. is there.
  • the gate signal #GLn is a pulse signal that takes the high potential VH in the high level period ⁇ T and the low potential VL in other periods.
  • the gate signal #GLn, the gate signal # GLn + 1, and the gate signal # GLn + 2 are supplied with a constant pulse interval ⁇ t, respectively.
  • the cutoff signal # 131 rises from the low level to the high level in synchronization with the fall timing Tn of the gate signal #GLn (1 ⁇ n ⁇ N), and falls periodically after the high level period ⁇ t ′ has elapsed. Pulse signal.
  • the length of the high level period ⁇ t ′ of the cutoff signal # 131 is set to be equal to or shorter than the length of the high level period ⁇ T of the gate signal #GLn (1 ⁇ n ⁇ N).
  • the gate bus line GLn (1 ⁇ n ⁇ N) has an internal resistance and an internal capacitance. Due to the influence of the internal resistance and the internal capacitance, the waveform (distortion) of the waveform is generated in the gate signal #GLn propagating through the gate bus line GLn according to the propagated distance.
  • FIG. 5A shows the waveform of the gate signal #GLn immediately after being output from the gate driver 11, and
  • FIG. 5B shows the gate after propagating on the gate bus line GLn for a certain distance. It is a figure which shows the waveform of signal #GLn.
  • the gate signal #GLn includes distortion as it propagates through the gate bus line GLn. Further, as the propagation distance increases, the distortion included in the gate signal #GLn increases. In particular, as shown in FIG. 5B, a tail TP is generated at the falling edge of the gate signal #GLn, and the length of the tail TP increases as the propagation distance increases.
  • the transistor Mm, n connected to the gate bus line GLn does not change to the cutoff state at the timing Tn that should be changed to the cutoff state. However, the conductive state is maintained for a certain period.
  • the threshold potential of the transistor Mm, n is expressed as the threshold potential VTH, as shown in FIG. 5B
  • the gate signal #GLn starts to fall (timing Tn) from the beginning of the potential of the gate signal #GLn.
  • a delay time ⁇ td occurs until the potential of #GLn reaches the threshold potential VTH (timing TDn). Therefore, the transistor Mm, n to which the gate signal #GLn as shown in FIG. 5 (b) is input has the delay time ⁇ td even after the potential of the gate signal #GLn starts to fall. It will remain in a conductive state.
  • the length of the delay time ⁇ td becomes longer as the distance that the gate signal #GLn propagates on the gate bus line GLn becomes longer. That is, the length of the delay time ⁇ td in the gate signal #GLn input to the transistor Mm + r, n (r is an integer equal to or greater than 1) is equal to the delay time ⁇ td in the gate signal #GLn input to the transistor Mm, n. It becomes longer than the length.
  • FIG. 5 shows a waveform of the cutoff signal # 131 supplied from the cutoff signal supply unit 131 to the gate electrode of the cutoff potential applying transistor DMn.
  • the cutoff signal # 131 rises from the low level to the high level in synchronization with the timing at which the gate signal #GLn starts to fall, and falls after the high level period ⁇ t ′ elapses.
  • the cut-off potential applying transistor DMn changes to a conductive state.
  • the potential of the gate bus line GLn becomes equal to the potential VL. That is, when the cutoff signal # 131 rises at the timing when the gate signal #GLn starts to fall, the potential of the gate bus line GLn becomes equal to the potential VL at the timing when the gate signal #GLn starts to fall.
  • the tail TP generated in the gate signal #GLn when the voltage application unit 13 is not used is removed by using the voltage application unit 13. That is, by using the voltage application unit 13, the gate signal #GLn input to the transistor Mm, n has a waveform as shown in FIG. That is, the gate signal #GLn input to the transistor Mm, n immediately falls from the potential VH to the potential VL at the timing Tn.
  • the delay time ⁇ td does not occur, so that the pixel electrode PEm, n (1 ⁇ m ⁇ M, 1 ⁇ n ⁇ N) should be cut off.
  • the problem that the data signal at the timing is supplied can be solved.
  • the delay is provided by providing a simple configuration of the cutoff potential applying transistor DMn at one end of the gate bus line GLn (1 ⁇ n ⁇ N) and not connected to the gate driver 11.
  • the above problem associated with the time ⁇ td can be solved.
  • the cutoff potential applying transistor DMn can be formed without requiring a large space, it does not require a large space on the side opposite to the side facing the gate driver 11 of the display portion, and is accompanied by the delay time ⁇ td. The above problem can be solved.
  • the cutoff signal # 131 rises from the low level to the high level in synchronization with the timing at which the gate signal #GLn starts to fall. This is realized by the following configuration, for example. be able to.
  • the gate driver 11 supplies a clock signal specifying the timing at which the gate signals # GL1 to #GLN rise from the low level to the high level to the cutoff signal supply unit 131, and the cutoff signal supply unit 131 receives the clock signal according to the clock signal. What is necessary is just to supply interruption
  • the pulse interval ⁇ t between the gate signal #GLn and the gate signal # GLn + 1 (1 ⁇ n ⁇ N ⁇ 1) is constant, and the cutoff signal # 131 is a periodic pulse signal.
  • the present invention is not limited to this. That is, when the pulse interval ⁇ t is not constant, the cutoff signal # 131 may be a non-periodic pulse signal synchronized with the falling timing of the gate signals # GL1 to #GLN accordingly. .
  • the cutoff signal supply unit 131 has been described as supplying the common cutoff signal # 131 to the switch units SW1 to SWN.
  • the present invention is not limited to this. is not. That is, the cutoff signal supply unit 131 is configured to supply individual cutoff signals to the cutoff potential applying transistors DM1 to DMN, and the switch units SW1 to SWN are set to the values of the individual cutoff signals. Accordingly, each of the gate bus lines GL1 to GLN and the low potential source VL may be electrically connected or disconnected.
  • the switch unit SWn (1 ⁇ n ⁇ N) has been described with respect to the configuration including the cutoff potential applying transistor DMn, but the present invention is not limited to this. That is, the present invention can be realized as long as it has a switching function similar to that of the cutoff potential applying transistor DMn.
  • the display panel 1 includes a plurality of gate bus lines GLn (1 ⁇ n ⁇ N), a plurality of source bus lines (gate bus lines GLm (1 ⁇ m ⁇ M)), and an arbitrary number.
  • a first transistor (transistor Mm, n) having a gate individually disposed near an intersection of the gate bus line and any source bus line and connected to the arbitrary gate bus line;
  • a display panel including a pixel electrode PEm, n connected to the arbitrary source bus line via a first transistor, the display panel being connected to one end of each of the plurality of gate bus lines;
  • First signal supply means (gate driver 11) for supplying a first conduction signal for conducting the transistor to at least one of the plurality of gate bus lines;
  • a second transistor (a cutoff potential applying transistor DMn) having a drain connected to the other end of the gate bus line and a gate connected to a common control line, and the plurality of gates
  • a potential supply wiring VLL connected in parallel via the second transistor to each other end of the bus line and a potential for keeping the first transistor in a non-conductive state are applied to the potential supply wiring.
  • Second signal supply means blocking signal supply unit 131 for supplying to the signal.
  • FIG. 6 is a block diagram showing a configuration of the display panel 200 according to the present embodiment. As shown in FIG. 6, the display panel 200 includes a voltage application unit 23 instead of the voltage application unit 13 in the display panel 1.
  • the voltage application unit 23 further includes switch units SW1 'to SWN' in addition to the cutoff signal supply unit 131 and the switch units SW1 to SWN.
  • the switch portions SW1 'to SWN' are connected to the portions of the gate bus lines GL1 to GLN and defined by the data bus lines DLm, respectively.
  • the potential supply wiring VLL is also connected to each of the switch sections SW1 'to SWN'.
  • the specific configuration of the switch units SW1 'to SWN' is the same as that of the switch units SW1 to SWN, and the cutoff signal # 131 is also supplied to the switch units SW1 'to SWN'.
  • the switch units SW1 ′ to SWN ′ change the potentials of the gate bus lines GL1 to GLN to the low potential VL at the timing when the gate signals # GL1 to #GLN start to fall, respectively. .
  • the display panel 200 is a portion of the gate bus line for each of the gate bus lines GLn, and is any of the plurality of source bus lines (data bus lines DLm (1 ⁇ m ⁇ M)).
  • a third transistor (switches SW1 ′ to SWN ′) having a drain connected to a portion defined by the source bus line (data bus line DLm) and a gate connected to the common control line.
  • the potential supply wiring VLL is a portion of each of the plurality of gate bus lines and defined by any one of the plurality of source bus lines. Are connected in parallel via the third transistor.
  • the switch sections SW1 to SWN use the potential of one end of the gate bus lines GL1 to GLN, which is not connected to the gate driver 11, as the fall of the gate signals # GL1 to #GLN.
  • the switch portions SW1 ′ to SWN ′ are portions of the gate bus lines GL1 to GLN and defined by the data bus lines DLm. Can be changed to the low potential VL at the timing when the gate signals # GL1 to #GLN start to fall, so that the above-mentioned problem associated with the delay time ⁇ td can be solved more efficiently.
  • the voltage application unit 23 has been described as having one switch unit SWn ′ for each gate bus line GLn, but the present invention is not limited to this. That is, the voltage applying unit 23 may be configured to provide a plurality of switch units SWn ′ for each gate bus line GLn. For example, all the pixel regions P1, n to PM, n defined by the gate bus line GLn are divided into two adjacent pixel regions, and a switch section SWn ′ is provided for the gate bus line GLn for each of the two pixel regions.
  • all the pixel regions P1, n to PM, n defined by the gate bus line GLn may be divided into four pixel regions, and a switch unit SWn ′ may be provided for the gate bus line GLn for each of the four pixel regions. It may be a simple configuration. Further, the pixel region Pm, n (1 ⁇ m ⁇ M) defined by the gate bus line GLn is divided into adjacent RGB pixel units, and a switch unit SWn ′ is provided for the gate bus line GLn for each unit. Also good.
  • the third transistors are part of the gate bus line
  • a source bus line (data bus line DLm (1 ⁇ m ⁇ M)) is provided for each portion defined by a plurality of adjacent source bus lines
  • the potential supply wiring DLL is formed of the plurality of gate bus lines.
  • each of the plurality of source bus lines is connected in parallel via the third transistor to a portion defined by a plurality of adjacent source bus lines.
  • the tail of the gate signal can be removed more efficiently.
  • a switch unit SWn ′ may be provided for every pixel region Pm, n (1 ⁇ m ⁇ M) defined by the gate bus line GLn for the gate bus line GLn.
  • the third transistors are part of the gate bus line
  • the potential supply wiring VLL is provided for each portion defined by each of the source bus lines (data bus lines DLm (1 ⁇ m ⁇ M)), and is provided for each portion of the plurality of gate bus lines. Are connected in parallel via the third transistor to portions defined by each of the plurality of source bus lines.
  • the tail of the gate signal can be removed more efficiently.
  • the display panel according to the present invention is individually disposed in the vicinity of a plurality of gate bus lines, a plurality of source bus lines, and an intersection of any of the gate bus lines and any of the source bus lines.
  • a display panel comprising: a first transistor having a gate connected to the arbitrary gate bus line; and a pixel electrode connected to the arbitrary source bus line via the first transistor.
  • a first signal supply means connected to one end of each of the plurality of gate bus lines and supplying a first conduction signal for conducting the first transistor to at least one of the plurality of gate bus lines;
  • Each gate bus line has a drain connected to the other end of the gate bus line and a gate connected to a common control line.
  • the second transistor the potential supply wiring connected in parallel to the other end of each of the plurality of gate bus lines via the second transistor, and the first transistor in a non-conductive state.
  • a potential supply means for supplying a potential to be maintained to the potential supply wiring, and a second conduction signal for conducting the second transistor immediately after the supply of the first conduction signal by the first signal supply means is completed.
  • a second signal supply means for supplying the signal to the control wiring.
  • the gate bus line has an internal resistance and an internal capacitance. Due to the influence of the internal resistance and the internal capacitance, the waveform of the gate signal propagating through the gate bus line is distorted (rounded) according to the propagated distance. That is, in the first conduction signal for conducting the first transistor, a longer tail is generated as the distance propagated through the gate bus line becomes longer. In other words, the tail generated in the gate signal is the longest in the vicinity of the other end.
  • the display panel according to the present invention configured as described above has, for each gate bus line, a drain connected to the other end of the gate bus line and a gate connected to a common control line.
  • the second transistor, the potential supply wiring connected in parallel to the other end of each of the plurality of gate bus lines via the second transistor, and the first transistor are kept in a non-conductive state.
  • the second signal supply unit includes a second voltage supply unit configured to supply a potential to the potential supply wiring, and the second signal supply unit immediately after the first signal supply unit supplies the first conduction signal. Since the second conduction signal for conducting the transistor can be supplied to the control wiring, the tail generated in the gate signal propagating through the gate bus line can be removed. There is an effect that that.
  • the second transistor is connected to the other end, in particular, the tail of the gate signal in the vicinity of the other end can be efficiently removed.
  • the second transistor is provided at the other end of the gate bus line with a simple configuration that does not require a large space for formation.
  • the tail generated in the gate signal can be removed.
  • the problem caused by the tail that the data signal supplied to the source signal and supplied at the timing that should be cut off is supplied to the pixel electrode.
  • the liquid crystal panel according to the present invention configured as described above, even in a liquid crystal display device such as a portable liquid crystal terminal in which space saving is indispensable, the above problem caused by the tail is solved. There is an effect that can be.
  • each gate bus line is connected to a portion of the gate bus line, which is defined by any one of the plurality of source bus lines.
  • a third transistor having a gate connected to the common control line, wherein the potential supply line is a portion of each of the plurality of gate bus lines, It is preferable that a portion defined by any one of the plurality of source bus lines is connected in parallel via the third transistor.
  • the display panel configured as described above is connected to a portion of the gate bus line that is defined by any one of the plurality of source bus lines, for each gate bus line.
  • a third transistor having a gate connected to the common control wiring, and the potential supply wiring further includes a portion of each of the plurality of gate bus lines.
  • the gate bus line in the vicinity of the other end of the gate bus line is connected in parallel through the third transistor to a portion defined by any one of the plurality of source bus lines. Not only in the tail of the signal, but in the vicinity of the portion defined by any one of the plurality of source bus lines. A further effect that the tail of the kick gate signal can be efficiently removed.
  • the third transistor may be a part of the gate bus line, and a plurality of adjacent source bus lines among the plurality of source bus lines.
  • the potential supply wiring is a portion of each of the plurality of gate bus lines, and is defined by a plurality of adjacent source bus lines among the plurality of source bus lines. It is preferable that the first and second transistors are connected in parallel via the third transistor.
  • the third transistor is provided for each portion of the gate bus line, which is defined by a plurality of adjacent source bus lines among the plurality of source bus lines. As a result, the tail of the gate signal can be removed more efficiently.
  • the third transistor may be provided for each part of the gate bus line, each part defined by each of the plurality of source bus lines.
  • the potential supply wiring is provided in parallel to each part of the plurality of gate bus lines and to a part defined by each of the plurality of source bus lines via the third transistor. It is preferable that they are connected.
  • the third transistor is provided for each part of the gate bus line and defined by each of the plurality of source bus lines, the tail of the gate signal is further increased. There is a further effect that it can be efficiently removed.
  • liquid crystal display device provided with the above display panel is also included in the present invention.
  • the driving method according to the present invention is arranged separately in the vicinity of a plurality of gate bus lines, a plurality of source bus lines, and an intersection of any of the gate bus lines and any of the source bus lines.
  • a first transistor having a gate connected to the gate bus line, a pixel electrode connected to the arbitrary source bus line via the first transistor, and a gate for each gate bus line.
  • a second transistor having a drain connected to one end of the bus line and a gate connected to a common control line; and the one end of each of the plurality of gate bus lines via the second transistor. And supplying the potential supply wiring connected in parallel and the potential for maintaining the first transistor in a non-conductive state to the potential supply wiring.
  • a first conduction signal connected to the other end of each of the plurality of gate bus lines for conducting the first transistor.
  • a first signal supply step for supplying to at least one of the plurality of gate bus lines; and the second transistor is turned on immediately after the supply of the first conduction signal in the first signal supply step.
  • a second signal supply step for supplying a second conduction signal to the control wiring.
  • liquid crystal display device including the display panel described in each of the above embodiments is also included in the technical scope of the present invention.
  • the present invention can be suitably applied to a display panel that displays an image using liquid crystal.

Abstract

　ゲートバスライン（ＧＬn）とデータバスライン（ＤＬm）との交差部に配置されたトランジスタ（Ｍm,n）に加えて、ゲートバスライン（ＧＬn）のゲートドライバ（１１）が接続されていない一端に接続された遮断電位印加用トランジスタ（ＤＭn）と、遮断電位印加用トランジスタ（ＤＭn）を介してゲートバスライン（ＧＬn）に接続されている電位供給用配線（ＶＬＬ）と、ゲートドライバ（１１）がトランジスタ（Ｍm,n）を導通させる第１の導通信号を供給した直後に遮断電位印加用トランジスタ（ＤＭn）を導通させる第２の導通信号を遮断電位印加用トランジスタ（ＤＭn）に供給する遮断信号供給部（１３１）とを備えている。

Description

表示パネル、液晶表示装置、および、駆動方法
　本発明は、液晶を用いて画像を表示する表示パネルに関する。また、そのような表示パネルを備えた液晶表示装置に関する。
　近年、液晶表示装置が盛んに用いられている。液晶表示装置は、画像を表示するための表示パネルを備えている。また、表示パネルには、液晶を駆動するための液晶駆動回路が形成されている。
　表示パネルは複数の画素を備えており、当該複数の画素のそれぞれには、液晶、および、当該液晶を駆動するための薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が備えられている。
　また、表示パネルは、薄膜トランジスタのゲート電極にゲート信号（パルスから構成される）を供給するためのゲートバスラインと、薄膜トランジスタのソース電極にデータ信号を供給するための、データバスラインとを備えている。また、薄膜トランジスタのドレイン電極は、画素電極に接続されている。薄膜トランジスタは、ゲート信号の値に応じて、遮断状態、または、導通状態へと変化し、データバスラインに供給されたデータ信号は、薄膜トランジスタが導通状態であるときのみ、画素電極に供給される。
　一般に、ゲートバスラインは、内部抵抗、および、内部容量を有している。当該内部抵抗、および、当該内部容量の影響によって、ゲートバスラインを伝播するゲート信号のパルスのエッジには、ゲート信号がゲートバスラインを伝播する距離に応じた歪み（なまり）が発生する。特に、ゲート信号には、ゲートバスラインを伝播する距離が長くなればなるほど、長いテールが生じる。
　上記のテールが生じると、薄膜トランジスタは、画素電極に対し、本来であれば遮断すべきタイミングにおけるデータ信号を供給してしまうという問題が生じる。
　特許文献１には、ソース信号（データ信号）をソースライン（データバスライン）ごとに遅延させる遅延手段を含む液晶表示装置の駆動システム、および、ゲート信号をゲートライン（ゲートバスライン）ごとに遅延させる遅延手段を含む液晶表示装置の駆動システムが開示されている。
　しかしながら、特許文献１に記載された技術は、各データバスライン、または、各ゲートバスラインに対し、それぞれ、遅延手段を設ける構成であるため、表示パネルに形成された液晶駆動回路の構成が複雑になるという問題を有している。
　また、従来、液晶駆動回路を表示パネルの表示部の両側に形成し、ゲートバスラインの両端からゲート信号を供給する両側駆動方式が知られている。この方式によれば、ゲート信号に含まれるパルスにおけるテールの発生を抑制することができる。しかしながら、この方式は、表示パネルの表示部の両側に、液晶駆動回路を形成するための大きなスペースを必要とするため、携帯液晶端末のような省スペース化が必須である液晶表示装置に対しては、適用することが困難であるという問題を有している。
日本国公開特許公報「特開２０００－２４２２４１（２０００年９月８日公開）」
　本発明は、上記の問題に鑑みてなされたものであり、その目的は、表示パネルの表示部の液晶駆動回路に対向する側と反対側に大きなスペースを必要とすることなく、単純な構成により、ゲート信号のテールを除去することのできる表示パネルを実現することにある。
　上記の課題を解決するために、本発明に係る表示パネルは、複数のゲートバスラインと、複数のソースバスラインと、任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタと、前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極とを備えた表示パネルであって、前記複数のゲートバスラインのそれぞれの一端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給手段と、前記ゲートバスラインごとに、当該ゲートバスラインの他端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、前記複数のゲートバスラインのそれぞれの他端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段と、前記第１の信号供給手段による前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給手段とを備えていることを特徴としている。
　一般に、ゲートバスラインは、内部抵抗、および、内部容量を有している。当該内部抵抗、および、当該内部容量の影響により、ゲートバスラインを伝播するゲート信号には、伝播した距離に応じて、波形に歪み（なまり）が生じる。すなわち、前記第１のトランジスタを導通させる第１の導通信号には、ゲートバスラインを伝播する距離が長くなればなるほど、長いテールが生じる。換言すれば、前記ゲート信号に生じるテールは、前記他端付近において、最も長くなる。
　前記第１の導通信号にテールが生じると、画素電極に対し、ソース信号に供給されたデータ信号であって、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうという問題が生じる。
　上記のように構成された本発明に係る表示パネルは、前記ゲートバスラインごとに、当該ゲートバスラインの前記他端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、前記複数のゲートバスラインのそれぞれの他端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、前記第１のトランジスタを非導通状態に保つ電位を前記電位供給用配線に供給する電位供給手段を備えており、前記第２の信号供給手段は、前記第１の信号供給手段による前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給することができるため、ゲートバスラインを伝播するゲート信号に生じる上記テールを除去することができるという効果を奏する。
　また、上記第２のトランジスタは、前記他端に接続されているため、特に、前記他端付近におけるゲート信号のテールを効率的に除去することができる。
　また、上記の表示パネルによれば、前記ゲートバスラインごとに、当該ゲートバスラインの前記他端に第２のトランジスタという簡単、かつ、形成するための大きなスペースを必要としない構成を設けることによって、前記ゲート信号に生じるテールを除去することができる。
　したがって、画素電極に対し、ソース信号に供給されたデータ信号であって、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうという上記テールによって生じる問題を、表示パネルの液晶駆動回路（第１の信号供給手段）が形成された側と反対側の領域に大きなスペースを必要とすることなく、単純な構成により、解決することができるという効果を奏する。すなわち、上記のように構成された本発明に係る液晶パネルを用いることによって、携帯液晶端末のような省スペース化が必須である液晶表示装置であっても、上記テールによって生じる上記問題を解決することができるという効果を奏する。
　また、本発明に係る駆動方法は、複数のゲートバスラインと、複数のソースバスラインと、任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタと、前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極と、前記ゲートバスラインごとに、当該ゲートバスラインの一端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、前記複数のゲートバスラインのそれぞれの上記一端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段と、を備えている表示パネルを駆動する駆動方法であって、前記複数のゲートバスラインのそれぞれの他端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給ステップと、前記第１の信号供給ステップにて前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給ステップとを含んでいることを特徴としている。
　上記の方法によれば、上記表示パネルと同様の効果を奏する。
　上記のように、本発明に係る表示パネルは、複数のゲートバスラインと、複数のソースバスラインと、任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタと、前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極とを備えた表示パネルであって、前記複数のゲートバスラインのそれぞれの一端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給手段と、前記ゲートバスラインごとに、当該ゲートバスラインの他端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、前記複数のゲートバスラインのそれぞれの他端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段と、前記第１の信号供給手段による前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給手段とを備えている。
　したがって、画素電極に対し、ソース信号に供給されたデータ信号であって、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうという問題を、表示パネルの液晶駆動回路（第１の信号供給手段）が形成された側と反対側の領域に大きなスペースを必要とすることなく、単純な構成により解決することができる。
第１の実施形態に係る表示パネルの構成を示すブロック図である。 表示パネルにおける画素領域の構成を示す回路図である。 第１の実施形態に係る表示パネルの構成を示すものであって、第ｎ番目のゲートバスラインに接続された各部の構成を示す回路図である。 第１の実施形態に係る表示パネルの各部が出力する信号を示す図である。（ａ）、（ｂ）、および、（ｃ）は、それぞれ、第ｎ番目のゲートバスライン、第ｎ＋１番目のゲートバスライン、および、第ｎ＋２番目のゲートバスラインに対して、ゲートドライバが出力するゲート信号を示すタイミングチャートを示している。（ｄ）は、遮断信号供給部が出力する遮断信号を示すタイミングチャートである。 第１の実施形態に係る表示パネルの効果を説明するための図である。（ａ）は、ゲートドライバが出力するゲート信号の波形を示している。（ｂ）は、ゲートバスラインを伝播した後のゲート信号であって、電圧印加部を用いない場合のゲート信号の波形を示している。（ｃ）は、遮断信号供給部が出力する遮断信号を示している。（ｄ）は、ゲートバスラインを伝播した後のゲート信号であって、電圧印加部を用いる場合のゲート信号の波形を示している。 第２の実施形態に係る表示パネルの構成を示すブロック図である。
　〔実施形態１〕
　本実施形態に係る表示パネルの構成について、図１および図２を参照して説明する。
　図１は、本実施形態に係る表示パネル１の構成を示すブロック図である。
　表示パネル１は、アクティブマトリックス型の液晶表示パネルであり、絶縁膜を介して互いに交差して形成されたゲートバスラインとデータバスラインとを備えている。
　図１に示すように、表示パネル１は、Ｎ本のゲートバスラインＧＬ1，ＧＬ2，…，ＧＬN、および、Ｍ本のデータバスラインＤＬ1，ＤＬ2，…，ＤＬMを備え、ｎ番目のゲートバスラインＧＬn（ｎは１≦ｎ≦Ｎを満たす整数）、および、ｍ番目のデータバスラインＤＬm（ｍは１≦ｍ≦Ｍを満たす整数）によって画定される画素領域Ｐm,nを有している。
　なお、説明のため、図１に示すように、表示パネル１が備えるＭ本のデータバスラインには、ゲートドライバ１１に近い側から昇順に添え字ｍ（１≦ｍ≦Ｍ）を付し、表示パネル１が備えるＮ本のゲートバスラインには、データドライバ１２に近い側から昇順に添え字ｎ（１≦ｎ≦Ｎ）を付すことにする。また、以下では、画素領域Ｐm,n（１≦ｍ≦Ｍ、１≦ｎ≦Ｎ）が形成されている領域を表示部と呼ぶことにする。
　また、図１に示すように、表示パネル１は、ゲートドライバ１１、データドライバ１２、および、電圧印加部１３を備えている。
　ゲートドライバ１１は、Ｎ本のゲートバスラインＧＬ1～ＧＬNに対し、ハイレベルとして電位ＶH、ローレベルとして電位ＶLをとるゲート信号＃ＧＬ1～＃ＧＬNをそれぞれ供給する。また、ゲートドライバ１１は、電位供給用配線ＶＬＬに対して電位ＶLを供給する。一方、データドライバ１２は、Ｍ本のデータバスラインＤＬ1～ＤＬMに対し、ハイレベルとして電位ＶＤH、ローレベルとして電位ＶＤLをとるデータ信号＃ＤＬ1～＃ＤＬMをそれぞれ供給する。
　電圧印加部１３は、（１）遮断信号供給部１３１、および、（２）ゲートバスラインＧＬ1～ＧＬNのそれぞれの一端であって、ゲートドライバ１１に接続されていない一端に接続されたスイッチ部ＳＷ1～ＳＷN、を備えている。スイッチ部ＳＷ1～ＳＷNには、電位供給用配線ＶＬＬを介して、電位ＶLが供給されている。遮断信号供給部１３１は、スイッチ部ＳＷ1～ＳＷNに対して、遮断信号＃１３１を供給する。スイッチ部ＳＷ1～ＳＷNのそれぞれは、遮断信号＃１３１の値に応じて、ゲートバスラインＧＬ1～ＧＬNのそれぞれと、電位供給用配線ＶＬＬとを電気的に接続したり、遮断したりする。また、遮断信号供給部１３１は、図１に示すように、表示パネル１の、ゲートドライバ１１が接続された側に配置されている。電圧印加部１３のより詳しい構成については、以下で詳述するため、ここでは説明を省略する。
　図２は、画素領域Ｐm,nにおける表示パネル１の構成を示す回路図である。図２に示すように、表示パネル１は、画素領域Ｐm,nにおいて、ゲート電極がゲートバスラインＧＬnに接続され、ソース電極がデータバスラインＤＬmに接続され、ドレイン電極が画素電極ＰＥm,nに接続されたトランジスタＭm,nを備えている。なお、トランジスタＭm,nは、具体的には、ＴＦＴであるが、本発明は、具体的なトランジスタの種類によって限定されるものではない。
　トランジスタＭm,nは、ゲートバスラインＧＬnから供給されるゲート信号のレベルに応じて、遮断状態から導通状態へと変化したり、導通状態から遮断状態へと変化したりする。トランジスタＭm,nが導通状態にあるときには、データバスラインＤＬmから供給されるデータ信号のレベルに応じた電荷が画素電極ＰＥm,nに供給される。
　画素電極ＰＥm,nと、図示しない共通電極との間には、画素電極ＰＥm,nに帯電した電荷に応じた電場が形成され、当該電場の強さに応じて、画素電極ＰＥm,nと上記共通電極との間に備えられた、図示しない液晶の状態が変化する。当該液晶の状態に応じて、画素領域Ｐm,nにおける光の透過率が決まる。すなわち、当該液晶の状態に応じて、画素領域Ｐm,nの階調が決まる。
　以下では、表示パネル１の構成について、第ｎ番目のゲートバスラインＧＬn（１≦ｎ≦Ｎ）に着目し、図３を参照して説明する。図３は、ゲートバスラインＧＬnに接続された各部の構成を示す回路図である。
　図３に示すように、ゲートドライバ１１は、高電位源ＶH（電位ＶH）、低電位源ＶL（電位ＶL）、および、ゲート信号供給部ＧＳn（１≦ｎ≦Ｎ）を備えている。ゲート信号供給部ＧＳnは、ゲートバスラインＧＬnに対してゲート信号＃ＧＬnを供給する。
　また、図３に示すように、ゲートバスラインＧＬnには、トランジスタＭm,n（１≦ｍ≦Ｍ）のゲート電極が接続されている。なお、図３においては、データバスラインＤＬmを省略している。
　ゲート信号＃ＧＬnは、ハイレベルとして電位ＶH、ローレベルとして電位ＶLをとるパルス信号である。以下では、トランジスタＭm,nは、ゲート信号＃ＧＬnがハイレベルであるとき導通状態となり、ゲート信号＃ＧＬnがローレベルであるとき遮断状態となるものとして説明を行うが、本発明はこれによって限定されるものではなく、トランジスタＭm,nが、ゲート信号＃ＧＬnがローレベルであるとき導通状態となり、ゲート信号＃ＧＬnがハイレベルであるとき遮断状態となるものであっても、適用することができる。
　また、本実施形態においては、図３に示すように、スイッチ部ＳＷnは、遮断電位印加用トランジスタＤＭnを備えており、遮断電位印加用トランジスタＤＭnのゲート電極には、遮断信号供給部１３１から出力される遮断信号＃１３１が供給される。
　遮断電位印加用トランジスタＤＭnのソース電極はゲートバスラインＧＬnの一端であって、ゲート信号供給部ＧＳnに接続されていない一端に接続されており、遮断電位印加用トランジスタＤＭnのドレイン電極は、電位供給用配線ＶＬＬを介して低電位源ＶLに接続されている。
　遮断電位印加用トランジスタＤＭnは、遮断信号＃１３１がハイレベルであるとき、導通状態となり、遮断信号＃１３１がローレベルであるとき、遮断状態となる。
　以下では、ゲート信号＃ＧＬn（１≦ｎ≦Ｎ）、および、遮断信号＃１３１の具体例について、図４の（ａ）～（ｄ）を参照して説明する。
　図４の（ａ）、（ｂ）および（ｃ）は、それぞれ、ゲートバスラインＧＬn、ゲートバスラインＧＬn+1、および、ゲートバスラインＧＬn+2に対して、ゲートドライバ１１が出力するゲート信号＃ＧＬn、ゲート信号＃ＧＬn+1、および、ゲート信号＃ＧＬn+2を示すタイミングチャートであり、図４の（ｄ）は、遮断信号供給部１３１が出力する遮断信号＃１３１を示すタイミングチャートである。
　図４の（ａ）～（ｃ）に示すように、ゲート信号＃ＧＬnは、ハイレベル期間ΔＴにおいて高電位ＶH、その他の期間において低電位ＶLをとるパルス信号である。図４の（ａ）～（ｃ）に示すように、ゲート信号＃ＧＬn、ゲート信号＃ＧＬn+1、ゲート信号＃ＧＬn+2は、それぞれ、一定のパルス間隔Δｔを隔てて供給される。また、その他のゲート信号＃ＧＬk（ｋは１≦ｋ≦ｎ－１、ｎ＋３≦ｋ≦Ｎを満たす整数）についても同様である。
　一方で、遮断信号＃１３１は、ゲート信号＃ＧＬn（１≦ｎ≦Ｎ）の立ち下がりタイミングＴnに同期してローレベルからハイレベルに立ち上がり、ハイレベル期間Δｔ’が経過した後に立ち下がる周期的なパルス信号である。
　なお、本実施形態においては、遮断信号＃１３１のハイレベル期間Δｔ’の長さは、ゲート信号＃ＧＬn（１≦ｎ≦Ｎ）のハイレベル期間ΔＴの長さ以下に設定されている。
　（表示パネル１の効果）
　以下では、上記のように構成された本実施形態に係る表示パネル１が奏する効果について説明する。比較の対象として、まず、電圧印加部１３を用いない場合について図５の（ａ）～（ｂ）を参照して説明を行い、続いて、電圧印加部１３を用いた場合について図５の（ｃ）～（ｄ）を参照して説明を行う。
　一般に、ゲートバスラインＧＬn（１≦ｎ≦Ｎ）は、内部抵抗、および、内部容量を有している。当該内部抵抗、および、当該内部容量の影響により、ゲートバスラインＧＬnを伝播するゲート信号＃ＧＬnには、伝播した距離に応じて、波形に歪み（なまり）が生じる。図５の（ａ）は、ゲートドライバ１１から出力された直後のゲート信号＃ＧＬnの波形を示す図であり、図５の（ｂ）は、ゲートバスラインＧＬn上を一定距離伝播した後のゲート信号＃ＧＬnの波形を示す図である。
　図５の（ａ）～（ｂ）に示すように、ゲート信号＃ＧＬnは、ゲートバスラインＧＬnを伝播するにつれて歪みを含むようになる。また、伝播距離が大きくなればなるほど、ゲート信号＃ＧＬnに含まれる歪みは大きくなる。特に、図５の（ｂ）に示すように、ゲート信号＃ＧＬnの立ち下がりエッジには、テールＴＰが生じ、その長さは伝播距離が大きくなればなるほど、長くなる。
　ゲート信号＃ＧＬnにテールＴＰが生じると、ゲートバスラインＧＬnに接続されたトランジスタＭm,nは、本来遮断状態へと変化すべきタイミングＴnにおいて遮断状態へと変化せず、タイミングＴnの後であっても、一定期間は導通状態のまま維持されてしまう。
　より具体的には、トランジスタＭm,nのスレッショルド電位をスレッショルド電位ＶTHと表すと、図５の（ｂ）に示すように、ゲート信号＃ＧＬnの電位が立ち下がりはじめて（タイミングＴn）から、ゲート信号＃ＧＬnの電位がスレッショルド電位ＶTHに達するまで（タイミングＴＤn）の間に遅延時間Δｔｄが生じる。したがって、図５の（ｂ）に示すようなゲート信号＃ＧＬnが入力されたトランジスタＭm,nは、ゲート信号＃ＧＬnの電位が立ち下がりはじめた後であっても、上記遅延時間Δｔｄの間、導通状態のまま維持されてしまう。
　また、上記遅延時間Δｔｄの長さは、ゲート信号＃ＧＬnがゲートバスラインＧＬn上を伝播する距離が長くなるにつれて、長くなる。すなわち、トランジスタＭm+r,n（ｒは１以上の整数）に入力されるゲート信号＃ＧＬnにおける遅延時間Δｔｄの長さは、トランジスタＭm,nに入力されるゲート信号＃ＧＬnにおける遅延時間Δｔｄの長さよりも長くなる。
　遅延時間Δｔｄが生じると、画素電極ＰＥm,nに対し、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうという問題が生じる。
　この問題は、本発明を構成する電圧印加部１３を用いることによって解消される。以下では、電圧印加部１３を用いた場合について、図５の（ｃ）～（ｄ）を参照しつつ説明する。
　図５の（ｃ）は、遮断電位印加用トランジスタＤＭnのゲート電極に対して、遮断信号供給部１３１から供給される遮断信号＃１３１の波形を示している。図５の（ｃ）に示すように、遮断信号＃１３１は、ゲート信号＃ＧＬnが立ち下がり始めるタイミングに同期してローレベルからハイレベルに立ち上がり、ハイレベル期間Δｔ’の経過後に立ち下がる。
　遮断信号＃１３１がハイレベルに立ち上がると、遮断電位印加用トランジスタＤＭnは導通状態へと変化する。遮断電位印加用トランジスタＤＭnが導通状態へと変化すると、ゲートバスラインＧＬnの電位は、電位ＶLに等しくなる。すなわち、遮断信号＃１３１が、ゲート信号＃ＧＬnが立ち下がり始めるタイミングで立ち上がることにより、ゲートバスラインＧＬnの電位は、ゲート信号＃ＧＬnが立ち下がり始めるタイミングにて電位ＶLに等しくなる。
　したがって、電圧印加部１３を用いない場合にゲート信号＃ＧＬnに生じていたテールＴＰは、電圧印加部１３を用いることによって除去される。すなわち、電圧印加部１３を用いることによって、トランジスタＭm,nに入力されるゲート信号＃ＧＬnは、図５の（ｄ）に示すような波形となる。すなわち、トランジスタＭm,nに入力されるゲート信号＃ＧＬnは、タイミングＴnにおいて、電位ＶHから電位ＶLまで直ちに立ち下がる。
　また、その他のゲート信号＃ＧＬk（ｋ≠ｎ）に対しても同様である。
　したがって、電圧印加部１３を用いれば、上記の遅延時間Δｔｄが生じることがないため、画素電極ＰＥm,n（１≦ｍ≦Ｍ、１≦ｎ≦Ｎ）に対し、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうという問題を解消することができる。
　また、本実施形態では、ゲートバスラインＧＬn（１≦ｎ≦Ｎ）の一端であって、ゲートドライバ１１が接続されていない一端に遮断電位印加用トランジスタＤＭnという簡単な構成を設けることによって、遅延時間Δｔｄに伴う上記の問題を解消することができる。
　また、遮断電位印加用トランジスタＤＭnは、大きなスペースを必要とすることなく形成できるため、表示部のゲートドライバ１１に対向する側と反対側に大きなスペースを必要とすることなく、遅延時間Δｔｄに伴う上記の問題を解消することができる。
　なお、上述のように、遮断信号＃１３１は、ゲート信号＃ＧＬnが立ち下がり始めるタイミングに同期してローレベルからハイレベルに立ち上がるとしたが、これは、例えば、以下のような構成によって実現することができる。
　すなわち、ゲートドライバ１１が、ゲート信号＃ＧＬ1～＃ＧＬNがローレベルからハイレベルへと立ち上がるタイミングを指定するクロック信号を遮断信号供給部１３１に供給し、遮断信号供給部１３１は、当該クロック信号によって指定されるタイミングで、ローレベルからハイレベルへと立ち上がる遮断信号＃１３１を供給すればよい。
　また、遮断信号＃１３１が、遮断信号供給部１３１からスイッチ部ＳＷ1～ＳＷNに到達するまでの遅延時間が無視できないような場合には、当該遅延時間の分だけタイミングを早めて、ローレベルからハイレベルへと立ち上がる遮断信号＃１３１を供給すればよい。
　また、上記の説明では、ゲート信号＃ＧＬnとゲート信号＃ＧＬn+1（１≦ｎ≦Ｎ－１）とのパルス間隔Δｔは一定であり、遮断信号＃１３１は周期的なパルス信号であるとしたが、本発明はこれに限られるものではない。すなわち、上記パルス間隔Δｔが一定でないような場合には、遮断信号＃１３１は、それに応じて、ゲート信号＃ＧＬ1～＃ＧＬNの立ち下がりタイミングに同期した、非周期的なパルス信号とすればよい。
　また、上記の説明では、遮断信号供給部１３１は、スイッチ部ＳＷ1～ＳＷNに対して、共通の遮断信号＃１３１を供給するものとして説明を行ったが、本発明は、これに限定されるものではない。すなわち、遮断信号供給部１３１は、遮断電位印加用トランジスタＤＭ1～ＤＭNに対して、それぞれ個別の遮断信号を供給するような構成とし、スイッチ部ＳＷ1～ＳＷNは、上記それぞれ個別の遮断信号の値に応じて、ゲートバスラインＧＬ1～ＧＬNのそれぞれと、低電位源ＶLとを電気的に接続したり、遮断したりしてもよい。
　また、上記の説明では、スイッチ部ＳＷn（１≦ｎ≦Ｎ）が遮断電位印加用トランジスタＤＭnを備えている構成について説明を行ったが、本発明は、これに限定されるものではない。すなわち、遮断電位印加用トランジスタＤＭnと同様のスイッチ機能を有するものであれば、本発明を実現することができる。
　上記のように、本発明に係る表示パネル１は、複数のゲートバスラインＧＬn（１≦ｎ≦Ｎ）と、複数のソースバスライン（ゲートバスラインＧＬm（１≦ｍ≦Ｍ））と、任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタ（トランジスタＭm,n）と、前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極ＰＥm,nとを備えた表示パネルであって、前記複数のゲートバスラインのそれぞれの一端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給手段（ゲートドライバ１１）と、前記ゲートバスラインごとに、当該ゲートバスラインの他端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタ（遮断電位印加用トランジスタＤＭn）と、前記複数のゲートバスラインのそれぞれの他端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線ＶＬＬと、前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段（ゲートドライバ１１）と、前記第１の信号供給手段による前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給手段（遮断信号供給部１３１）とを備えている。
　したがって、画素電極に対し、ソース信号に供給されたデータ信号であって、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうというゲート信号のテールによって生じる問題を、表示パネルの液晶駆動回路（第１の信号供給手段）が形成された側と反対側の領域に大きなスペースを必要とすることなく、単純な構成により解決することができる。
　〔実施形態２〕
　上記の説明では、ゲートバスラインＧＬ1～ＧＬNのそれぞれの一端であって、ゲートドライバ１１に接続されていない一端のみにスイッチ部ＳＷ1～ＳＷNが接続されている場合について取り扱ったが、本発明はこれに限定されるものではない。以下では、本発明の第２の実施形態について、図６を参照して説明する。なお、すでに説明した部分と同じ部分については、同じ符号を付し、説明を省略する。
　図６は、本実施形態に係る表示パネル２００の構成を示すブロック図である。図６に示すように、表示パネル２００は、表示パネル１における電圧印加部１３に代えて、電圧印加部２３を備えている。
　電圧印加部２３は、遮断信号供給部１３１、および、スイッチ部ＳＷ1～ＳＷNに加えて、さらに、スイッチ部ＳＷ1’～ＳＷN’を備えている。
　図６に示すように。スイッチ部ＳＷ1’～ＳＷN’は、それぞれ、ゲートバスラインＧＬ1～ＧＬNの部分であって、データバスラインＤＬmによって画定される部分に接続されている。また、スイッチ部ＳＷ1’～ＳＷN’のそれぞれに対しても、電位供給用配線ＶＬＬが接続されている。スイッチ部ＳＷ1’～ＳＷN’の具体的な構成は、スイッチ部ＳＷ1～ＳＷNと同様であり、スイッチ部ＳＷ1’～ＳＷN’に対しても遮断信号＃１３１が供給される。
　スイッチ部ＳＷ1’～ＳＷN’は、スイッチ部ＳＷ1～ＳＷNと同様に、それぞれ、ゲート信号＃ＧＬ1～＃ＧＬNの立下り始めるタイミングにて、ゲートバスラインＧＬ1～ＧＬNの電位を低電位ＶLに変化させる。
　上記のように、表示パネル２００は、前記ゲートバスラインＧＬnごとに、当該ゲートバスラインの部分であって、前記複数のソースバスライン（データバスラインＤＬm（１≦ｍ≦Ｍ））のうち何れかのソースバスライン（データバスラインＤＬm）によって画定される部分に接続されたドレインと、前記共通の制御用配線に接続されているゲートとを有する第３のトランジスタ（スイッチ部ＳＷ1’～ＳＷN’）を更に備え、前記電位供給用配線ＶＬＬは、更に、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのうちいすれかのソースバスラインによって画定される部分に、前記第３のトランジスタを介して並列に接続されている。
　上記の構成によれば、ゲートバスラインＧＬ1～ＧＬNのそれぞれの一端であって、ゲートドライバ１１に接続されていない一端の付近におけるゲート信号のテールのみならず、前記複数のソースバスラインのうちいすれかのソースバスラインによって画定される部分付近におけるゲート信号のテールを効率的に除去することができる。
　すなわち、本実施形態によれば、スイッチ部ＳＷ1～ＳＷNが、ゲートバスラインＧＬ1～ＧＬNの一端であって、ゲートドライバ１１に接続されていない一端の電位をゲート信号＃ＧＬ1～＃ＧＬNの立下り始めるタイミングにて、低電位ＶLに変化させることができるのみならず、スイッチ部ＳＷ1’～ＳＷN’が、ゲートバスラインＧＬ1～ＧＬNの部分であって、データバスラインＤＬmによって画定される部分の電位を、ゲート信号＃ＧＬ1～＃ＧＬNの立下り始めるタイミングにて、低電位ＶLに変化させることができるため、遅延時間Δｔｄに伴う上述の問題をより効率的に解消することができる。
　上記の説明では、電圧印加部２３が、それぞれのゲートバスラインＧＬnに対し、スイッチ部ＳＷn’を１つ設ける構成について述べたが、本発明はこれに限定されるものではない。すなわち、電圧印加部２３は、それぞれのゲートバスラインＧＬnに対し、スイッチ部ＳＷn’を複数設けるような構成としてもよい。例えば、ゲートバスラインＧＬnが画定する全画素領域Ｐ1,n～ＰM,nを、隣接する２画素領域ごとに区切り、当該２画素領域ごとにゲートバスラインＧＬnに対しスイッチ部ＳＷn’を設けるような構成としてもよいし、ゲートバスラインＧＬnが画定する全画素領域Ｐ1,n～ＰM,nを４画素領域ごとに区切り、当該４画素領域ごとにゲートバスラインＧＬnに対しスイッチ部ＳＷn’を設けるような構成としてもよい。また、ゲートバスラインＧＬnが画定する画素領域Ｐm,n（１≦ｍ≦Ｍ）を隣接するＲＧＢ画素単位に区切り、当該単位ごとにゲートバスラインＧＬnに対しスイッチ部ＳＷn’を設けるような構成としてもよい。
　また、他のゲートバスラインＧＬk（ｋ≠ｎ）に対しても同様である。
　上記のように、本発明に係る表示パネルは、前記ゲートバスラインＧＬnごとに、前記第３のトランジスタ（スイッチ部ＳＷ1’～ＳＷN’）を、前記ゲートバスラインの部分であって、前記複数のソースバスライン（データバスラインＤＬm（１≦ｍ≦Ｍ））のうち隣接する複数のソースバスラインによって画定される部分ごとに備えており、前記電位供給用配線ＤＬＬは、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのうち隣接する複数のソースバスラインによって画定される部分に、前記第３のトランジスタを介して並列に接続されている。
　上記の構成によれば、ゲート信号のテールをより効率的に除去することができる。
　すなわち、上記のような構成をとることにより、遅延時間Δｔｄに伴う上述の問題をより効率的に解消することができる。
　また、ゲートバスラインＧＬnに対し、ゲートバスラインＧＬnが画定する全ての画素領域Ｐm,n（１≦ｍ≦Ｍ）ごとにスイッチ部ＳＷn’を設けるような構成としてもよい。
　また、他のゲートバスラインＧＬk（ｋ≠ｎ）に対しても同様である。
　上記のように、本発明に係る表示パネルは、前記ゲートバスラインＧＬnごとに、前記第３のトランジスタ（スイッチ部ＳＷ1’～ＳＷN’）を、前記ゲートバスラインの部分であって、前記複数のソースバスライン（データバスラインＤＬm（１≦ｍ≦Ｍ））のそれぞれによって画定される部分ごとに備えており、前記電位供給用配線ＶＬＬは、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのそれぞれよって画定される部分に、前記第３のトランジスタを介して並列に接続されている。
　上記の構成によれば、ゲート信号のテールをより効率的に除去することができる。
　すなわち、上記のような構成をとることにより、遅延時間Δｔｄに伴う上述の問題をより効率的に解消することができる。
　（付記事項）
　以上のように、本発明に係る表示パネルは、複数のゲートバスラインと、複数のソースバスラインと、任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタと、前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極とを備えた表示パネルであって、前記複数のゲートバスラインのそれぞれの一端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給手段と、前記ゲートバスラインごとに、当該ゲートバスラインの他端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、前記複数のゲートバスラインのそれぞれの他端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段と、前記第１の信号供給手段による前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給手段とを備えていることを特徴としている。
　一般に、ゲートバスラインは、内部抵抗、および、内部容量を有している。当該内部抵抗、および、当該内部容量の影響により、ゲートバスラインを伝播するゲート信号には、伝播した距離に応じて、波形に歪み（なまり）が生じる。すなわち、前記第１のトランジスタを導通させる第１の導通信号には、ゲートバスラインを伝播する距離が長くなればなるほど、長いテールが生じる。換言すれば、前記ゲート信号に生じるテールは、前記他端付近において、最も長くなる。
　前記第１の導通信号にテールが生じると、画素電極に対し、ソース信号に供給されたデータ信号であって、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうという問題が生じる。
　上記のように構成された本発明に係る表示パネルは、前記ゲートバスラインごとに、当該ゲートバスラインの前記他端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、前記複数のゲートバスラインのそれぞれの他端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、前記第１のトランジスタを非導通状態に保つ電位を前記電位供給用配線に供給する電位供給手段を備えており、前記第２の信号供給手段は、前記第１の信号供給手段による前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給することができるため、ゲートバスラインを伝播するゲート信号に生じる上記テールを除去することができるという効果を奏する。
　また、上記第２のトランジスタは、前記他端に接続されているため、特に、前記他端付近におけるゲート信号のテールを効率的に除去することができる。
　また、上記の表示パネルによれば、前記ゲートバスラインごとに、当該ゲートバスラインの前記他端に第２のトランジスタという簡単、かつ、形成するための大きなスペースを必要としない構成を設けることによって、前記ゲート信号に生じるテールを除去することができる。
　したがって、画素電極に対し、ソース信号に供給されたデータ信号であって、本来であれば遮断すべきタイミングにおけるデータ信号が供給されてしまうという上記テールによって生じる問題を、表示パネルの液晶駆動回路（第１の信号供給手段）が形成された側と反対側の領域に大きなスペースを必要とすることなく、単純な構成により、解決することができるという効果を奏する。すなわち、上記のように構成された本発明に係る液晶パネルを用いることによって、携帯液晶端末のような省スペース化が必須である液晶表示装置であっても、上記テールによって生じる上記問題を解決することができるという効果を奏する。
　また、本発明に係る上記表示パネルは、前記ゲートバスラインごとに、当該ゲートバスラインの部分であって、前記複数のソースバスラインのうち何れかのソースバスラインによって画定される部分に接続されたドレインと、前記共通の制御用配線に接続されているゲートとを有する第３のトランジスタを更に備え、前記電位供給用配線は、更に、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのうちいすれかのソースバスラインによって画定される部分に、前記第３のトランジスタを介して並列に接続されている、ことが好ましい。
　上記のように構成された表示パネルは、前記ゲートバスラインごとに、当該ゲートバスラインの部分であって、前記複数のソースバスラインのうち何れかのソースバスラインによって画定される部分に接続されたドレインと、前記共通の制御用配線に接続されているゲートとを有する第３のトランジスタを更に備えており、前記電位供給用配線は、更に、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのうちいすれかのソースバスラインによって画定される部分に、前記第３のトランジスタを介して並列に接続されているため、ゲートバスラインの前記他端付近におけるゲート信号のテールのみならず、前記複数のソースバスラインのうちいすれかのソースバスラインによって画定される部分付近におけるゲート信号のテールを効率的に除去することができるという更なる効果を奏する。
　また、本発明に係る上記表示パネルは、前記ゲートバスラインごとに、前記第３のトランジスタを、前記ゲートバスラインの部分であって、前記複数のソースバスラインのうち隣接する複数のソースバスラインによって画定される部分ごとに備えており、前記電位供給用配線は、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのうち隣接する複数のソースバスラインによって画定される部分に、前記第３のトランジスタを介して並列に接続されている、ことが好ましい。
　上記の構成によれば、前記第３のトランジスタを、前記ゲートバスラインの部分であって、前記複数のソースバスラインのうち隣接する複数のソースバスラインによって画定される部分ごとに備えているため、ゲート信号のテールをより効率的に除去することができるという更なる効果を奏する。
　また、本発明に係る上記表示パネルは、前記ゲートバスラインごとに、前記第３のトランジスタを、前記ゲートバスラインの部分であって、前記複数のソースバスラインのそれぞれによって画定される部分ごとに備えており、前記電位供給用配線は、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのそれぞれよって画定される部分に、前記第３のトランジスタを介して並列に接続されている、ことが好ましい。
　上記の構成によれば、前記第３のトランジスタを、前記ゲートバスラインの部分であって、前記複数のソースバスラインのそれぞれによって画定される部分ごとに備えているため、ゲート信号のテールをより効率的に除去することができるという更なる効果を奏する。
　また、上記の表示パネルを備えている液晶表示装置についても本発明に含まれる。
　また、本発明に係る駆動方法は、複数のゲートバスラインと、複数のソースバスラインと、任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタと、前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極と、前記ゲートバスラインごとに、当該ゲートバスラインの一端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、前記複数のゲートバスラインのそれぞれの上記一端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段と、を備えている表示パネルを駆動する駆動方法であって、前記複数のゲートバスラインのそれぞれの他端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給ステップと、前記第１の信号供給ステップにて前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給ステップとを含んでいることを特徴としている。
　上記の方法によれば、上記表示パネルと同様の効果を奏する。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　また、上記の各実施形態において説明した表示パネルを備えている液晶表示装置についても本発明の技術的範囲に含まれる。
　本発明は、液晶を用いて画像を表示する表示パネルに好適に適用することができる。
１　表示パネル
１１　ゲートドライバ（第１の信号供給手段、電位供給手段）
１２　データドライバ
１３　電圧印加部
１３１　遮断信号供給部（第２の信号供給手段）
ＧＬn　ゲートバスライン
ＤＬm　データバスライン（ソースバスライン）
ＰＥm,n　画素電極
Ｍm,n　トランジスタ（第１のトランジスタ）
ＳＷn　スイッチ部
ＤＭn　遮断電位印加用トランジスタ（第２のトランジスタ）
ＶＬＬ　電位供給用配線

Claims (6)

  1. 　複数のゲートバスラインと、
    　複数のソースバスラインと、
    　任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタと、
    　前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極とを備えた表示パネルであって、
    　前記複数のゲートバスラインのそれぞれの一端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給手段と、
    　前記ゲートバスラインごとに、当該ゲートバスラインの他端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、
    　前記複数のゲートバスラインのそれぞれの他端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、
    　前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段と、
    　前記第１の信号供給手段による前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給手段とを備えていることを特徴とする表示パネル。
  2. 　前記ゲートバスラインごとに、当該ゲートバスラインの部分であって、前記複数のソースバスラインのうち何れかのソースバスラインによって画定される部分に接続されたドレインと、前記共通の制御用配線に接続されているゲートとを有する第３のトランジスタを更に備え、
    　前記電位供給用配線は、更に、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのうちいすれかのソースバスラインによって画定される部分に、前記第３のトランジスタを介して並列に接続されていることを特徴とする請求項１に記載の表示パネル。
  3. 　前記ゲートバスラインごとに、前記第３のトランジスタを、前記ゲートバスラインの部分であって、前記複数のソースバスラインのうち隣接する複数のソースバスラインによって画定される部分ごとに備えており、
    　前記電位供給用配線は、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのうち隣接する複数のソースバスラインによって画定される部分に、前記第３のトランジスタを介して並列に接続されていることを特徴とする請求項２に記載の表示パネル。
  4. 　前記ゲートバスラインごとに、前記第３のトランジスタを、前記ゲートバスラインの部分であって、前記複数のソースバスラインのそれぞれによって画定される部分ごとに備えており、
    　前記電位供給用配線は、前記複数のゲートバスラインのそれぞれの部分であって、前記複数のソースバスラインのそれぞれよって画定される部分に、前記第３のトランジスタを介して並列に接続されていることを特徴とする請求項２に記載の表示パネル。
  5. 　請求項１から４に記載の表示パネルを備えている液晶表示装置。
  6. 　複数のゲートバスラインと、
    　複数のソースバスラインと、
    　任意の前記ゲートバスラインと任意の前記ソースバスラインとの交差部近傍に個別に配置され、当該任意のゲートバスラインに接続されているゲートを有する第１のトランジスタと、
    　前記第１のトランジスタを介して前記任意のソースバスラインに接続されている画素電極と、
    　前記ゲートバスラインごとに、当該ゲートバスラインの一端に接続されたドレインと、共通の制御用配線に接続されたゲートとを有する第２のトランジスタと、
    　前記複数のゲートバスラインのそれぞれの上記一端に、前記第２のトランジスタを介して並列に接続されている電位供給用配線と、
    　前記第１のトランジスタを非導通状態に保つ電位を、前記電位供給用配線に供給する電位供給手段と、
    を備えている表示パネルを駆動する駆動方法であって、
    　前記複数のゲートバスラインのそれぞれの他端に接続され、前記第１のトランジスタを導通させる第１の導通信号を前記複数のゲートバスラインの少なくともいずれかに供給する第１の信号供給ステップと、
    　前記第１の信号供給ステップにて前記第１の導通信号の供給終了直後に、前記第２のトランジスタを導通させる第２の導通信号を前記制御用配線に供給する第２の信号供給ステップとを含んでいることを特徴とする駆動方法。
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