WO2011024571A1 - 光センサおよび表示装置 - Google Patents

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WO2011024571A1
WO2011024571A1 PCT/JP2010/061792 JP2010061792W WO2011024571A1 WO 2011024571 A1 WO2011024571 A1 WO 2011024571A1 JP 2010061792 W JP2010061792 W JP 2010061792W WO 2011024571 A1 WO2011024571 A1 WO 2011024571A1
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WO
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photodiode
optical sensor
storage node
mos transistor
storage
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PCT/JP2010/061792
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English (en)
French (fr)
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辻野　幸生
陽介 中川
前田　和宏
白木　一郎
裕昭 杉山
信弘 桑原
Original Assignee
シャープ株式会社
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Publication date
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Priority to US13/391,654 priority patent/US8780101B2/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/042—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by opto-electronic means
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise

Definitions

  • the present invention relates to an optical sensor that detects an amount of received light using a photodiode, and a display device that includes the optical sensor in a pixel region.
  • Liquid crystal display devices and organic EL displays are known as display devices for various devices such as notebook computers and mobile phones.
  • a display device includes a pixel region at an intersection of a plurality of scanning lines and a plurality of signal lines, and a display element such as a pixel electrode, a driving thin film transistor, and the like are disposed in each pixel region. .
  • a configuration has been proposed in which a photosensor using a photodetection element such as a photodiode is arranged side by side with a display element in a pixel region to detect the amount of received light (for example, Japanese Patent Application Laid-Open No. 2002-182839). , International Publication No. 2007/145346 pamphlet). With this configuration, it is possible to detect the brightness of external light and capture an image of an object close to the reading surface.
  • a MOS image sensor is configured by arranging an optical sensor alongside a liquid crystal pixel portion arranged at each intersection of a scanning line and a signal line.
  • Each photosensor constituting the MOS image sensor includes a photodiode, a storage capacitor that accumulates electric charge according to the amount of light received by the photodiode, a MOS transistor, and various control lines for controlling their operation.
  • a MOS transistor is switched by a signal supplied from a control line, thereby controlling charge reset of the storage capacitor and reading of charge from the storage capacitor.
  • FIG. 12 shows the configuration of an optical sensor disclosed in Japanese Patent Laid-Open No. 2002-182839.
  • the cathode of the photodiode DL is connected to the storage node N1.
  • the storage node N1 is further connected to the first terminal of the storage capacitor C1 and the gate of the MOS transistor M1.
  • the anode of the photodiode DL is connected to the reset control line RST.
  • a second terminal of the storage capacitor C1 is connected to the read control line RS.
  • the voltage VDD is supplied to the source of the MOS transistor M1 at the time of signal readout, and the drain is connected to the signal readout line SL. Since this photosensor can be operated by only one MOS transistor M1, it can be arranged with a small occupied area.
  • FIG. 13A shows a change waveform of the potential of the storage node N1 accompanying the change of the signal.
  • FIG. 13B shows the voltage waveform of the reset signal supplied to the reset control line RST, and
  • FIG. 13C shows the voltage waveform of the read signal applied to the read control line RS.
  • the operation of the photosensor is performed by repeating a cycle of a reset period, an accumulation period, and a readout period.
  • the reset signal of the reset control line RST transitions from the low level V RST L to the high level V RST H.
  • the read signal of the read control line RS is in a low level V RS L state.
  • the photodiode DL is in a forward bias state, and a high level voltage V RSTH is applied to the storage capacitor C1 through the storage node N1.
  • V RSTH is set to be lower than the threshold voltage of the MOS transistor M1. Therefore, the MOS transistor M1 is in the off state during the reset period and the subsequent accumulation period.
  • a current flows from the accumulation node N1 to the reset control line RST via the photodiode DL due to charges generated according to the amount of light received by the photodiode DL. Then, as shown in (a) of FIG. 13, the potential of the storage node N1 is gradually reduced from V N1 0, it becomes V N1 1 at the end of the accumulation period.
  • the potential V N1 1 of the storage node N1 is also set so as not to exceed the threshold voltage of the MOS transistor M1.
  • the voltage of the read signal rises to the high level V RS H, and VDD is supplied to the source of the MOS transistor M1.
  • V RS H charge injection occurs through the storage capacitor C1
  • the potential of the storage node N1 becomes the read potential V as shown in FIG. Go up to G1 . Since the potential V G1 is set to exceed the threshold voltage of the MOS transistor M1, the MOS transistor M1 is turned on, and an output signal corresponding to the potential of the storage node N1 is read out through the signal read line SL.
  • the read signal returns to the low level V RS L, and the source of the MOS transistor M1 is cut off from VDD. Accordingly, the storage node N1 is discharged through the storage capacitor C1, and the potential of the storage node N1 returns to a value V N1 1 lower than the threshold voltage of the MOS transistor M1.
  • the storage node N1 is reset (precharged) via the photodiode DL in the reset period.
  • the potential of the accumulation node N1 changes according to the charge generated in the photodiode DL.
  • the reading period the change in the potential of the storage node N1 is read by the MOS transistor M1, and a light detection output is obtained.
  • the high level V RS H of the readout signal applied during the readout period of the photosensor shown in FIG. 12 is set so as to push the potential of the storage node N1 higher than the threshold voltage of the MOS transistor M1.
  • the potential V G1 of the storage node N1 is obtained by raising the potential V N1 1 of the storage node N1 that changes according to the amount of received light by the read signal V RS H, and therefore, within the sensitivity range of the photodiode DL. fluctuate.
  • the value of the read signal V RS H is set so that the potential V G1 of the storage node N1 at the time of reading is within the range in which the MOS transistor M1 is driven in the linear region. That is, the high level V RS H of the read signal is set in consideration that the MOS transistor M1 is driven in a region where the change of the drain voltage with respect to the gate voltage is linear. This facilitates processing of the output signal and facilitates securing the dynamic range of the output of the MOS transistor M1.
  • the magnitude by which the potential of the storage node N1 is pushed up depends on the amount of charge injected through the storage capacitor C1 by the read signal V RS H. More capacitance C 1 of the storage capacitor C1 is large, the voltage value to be pushed up by the same level of the read signal V RS H increases. Therefore, the larger the capacitance C 1 of the storage capacitor C1, since it has low level of the read signal V RS H, is advantageous.
  • C DL is a parasitic capacitance of the photodiode DL
  • C M1 is a gate capacitance of the MOS transistor M1.
  • C N1 C 1 + C DL + C M1
  • the potential range of the storage node N1 is determined by the maximum value Q2 and the minimum value Q1 of the amount of charge that has flowed from the storage node N1 to the reset control line RST via the photodiode DL during the storage period.
  • the appropriate magnitude of the read signal high level V RS H depends on the potential V N10 of the storage node N1 at the start of the storage period. Therefore, it is affected by the amount of potential drop of the storage node N1 due to feedthrough. That is, the value of the high level V RSH of the read signal may be lower as the potential drop of the storage node N1 due to feedthrough is smaller.
  • a photosensor capable of reducing the capacitance of the storage capacitor and improving the sensor sensitivity by reducing the drop in the storage node potential caused by feedthrough, and a display device using the same I will provide a.
  • An optical sensor includes first and second photodiodes, a storage node to which cathodes of the first and second photodiodes are connected, and a first terminal connected to the storage node.
  • a forward bias is applied to the anode of the first photodiode during a reset period.
  • a pulse voltage is supplied, a reverse bias voltage is supplied during the accumulation period and the readout period, and a reverse bias voltage is supplied to the anode of the second photodiode in all operation periods, and the storage capacitor With respect to the second terminal, during the reset period and the accumulation period, the potential of the accumulation node is set to the level of the MOS transistor.
  • the parasitic capacitance of the photodiode involved in the feedthrough is reduced.
  • the voltage drop of the storage node due to feedthrough is reduced, so that the capacitance value of the storage capacitor can be reduced, and the sensor sensitivity can be improved.
  • FIG. 1 is a circuit diagram showing a configuration of an optical sensor according to the first embodiment of the present invention.
  • FIG. 2 is a waveform diagram for explaining the operation of the photosensor according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram illustrating a schematic configuration of a display device according to the second embodiment.
  • FIG. 4 is a plan view illustrating a schematic configuration of a pixel region of the display device according to the second embodiment.
  • FIG. 5 is a circuit diagram showing a specific configuration of one pixel of the display device according to the second embodiment.
  • FIG. 6 is a waveform diagram showing the operation of the optical sensor unit of the display device according to the second embodiment.
  • FIG. 7A is a schematic configuration diagram illustrating a configuration of a pixel region of the display device according to the third embodiment.
  • FIG. 7B is a circuit diagram illustrating a configuration of one pixel of the display device according to the third embodiment.
  • FIG. 7C is a plan view showing a layout of each element of one pixel in the display device according to the third embodiment.
  • FIG. 8A is a schematic configuration diagram illustrating a configuration of a pixel region of a display device according to the fourth embodiment.
  • FIG. 8B is a circuit diagram illustrating a configuration of one pixel of the display device according to the fourth embodiment.
  • FIG. 8C is a plan view showing a layout of each element of one pixel in the display device according to the fourth embodiment.
  • FIG. 8A is a schematic configuration diagram illustrating a configuration of a pixel region of the display device according to the fourth embodiment.
  • FIG. 8B is a circuit diagram illustrating a configuration of one pixel of the display device according to the fourth embodiment.
  • FIG. 9A is a schematic configuration diagram illustrating a configuration of a pixel region of a display device according to a fifth embodiment.
  • FIG. 9B is a circuit diagram illustrating a configuration of one pixel of the display device according to the fifth embodiment.
  • FIG. 9C is a plan view showing a layout of each element of one pixel in the display device according to the fifth embodiment.
  • FIG. 10A is a schematic configuration diagram illustrating a configuration of a pixel region of the display device according to the sixth embodiment.
  • FIG. 10B is a circuit diagram illustrating a configuration of one pixel of the display device according to the sixth embodiment.
  • FIG. 10C is a plan view showing a layout of each element of one pixel in the display device according to the sixth embodiment.
  • FIG. 11A is a schematic configuration diagram illustrating a configuration of a pixel region of the display device according to the seventh embodiment.
  • FIG. 11B is a circuit diagram illustrating a configuration of one pixel of the display device according to the seventh embodiment.
  • FIG. 11C is a plan view showing a layout of each element of one pixel in the display device according to the seventh embodiment.
  • FIG. 12 is a circuit diagram showing a configuration of a conventional optical sensor.
  • FIG. 13 is a waveform diagram for explaining the operation of the conventional optical sensor.
  • An optical sensor includes first and second photodiodes, a storage node to which cathodes of the first and second photodiodes are connected, and a first terminal connected to the storage node.
  • a forward bias is applied to the anode of the first photodiode during a reset period.
  • a pulse voltage is supplied, a reverse bias voltage is supplied during the accumulation period and the readout period, and a reverse bias voltage is supplied to the anode of the second photodiode in all operation periods, and the storage capacitor With respect to the second terminal, during the reset period and the accumulation period, the potential of the accumulation node is set to the level of the MOS transistor. Voltage is supplied to kept below the value, the during the read period, a voltage pushing up the potential of the storage node above the threshold of the MOS transistor is supplied (a first configuration).
  • the parasitic capacitance of the first photodiode is smaller than that of the conventional configuration in which one photodiode is provided. Therefore, the voltage drop due to the feedthrough after the reset period is smaller than the conventional one due to the influence of the parasitic capacitance of the first photodiode.
  • the voltage required for raising the potential of the storage node can be reduced. That is, with the above-described configuration, the voltage that pushes up the potential of the storage node via the storage capacitor can be reduced during the readout period, so that the capacitance of the storage capacitor can be reduced. Therefore, sensor sensitivity can be improved.
  • the first photodiode has a smaller parasitic capacitance than the second photodiode (second configuration).
  • the voltage drop due to feedthrough can be reduced accordingly. Therefore, the capacity of the storage capacitor can be reduced, and the sensor sensitivity can be improved.
  • the reverse bias voltage supplied to the anode of the second photodiode is preferably equal to the reverse bias voltage supplied to the anode of the first photodiode (third configuration). ).
  • the second photodiode plays a role of flowing charge according to the amount of light received during the accumulation period, while feedthrough immediately after the reset period is caused by the parasitic capacitance of the first photodiode. Therefore, the voltage drop due to feedthrough can be reduced as compared with the conventional configuration, and the capacity of the storage capacitor can be reduced.
  • a voltage supplied to the second terminal of the storage capacitor during the read period is within a range in which the MOS transistor operates in a linear region. It is preferable that the potential of the storage node is set (fourth configuration).
  • the MOS transistor can be operated in the linear region.
  • the anode of the first photodiode is connected to a reset control line to which a forward bias pulse voltage is supplied during a reset period, and
  • the anode of the two photodiodes is connected to a reverse bias voltage supply line to which a reverse bias voltage is supplied in all operation periods, and the second terminal of the storage capacitor is connected to the potential of the storage node during the read period.
  • a display device includes a display panel having a pixel area in which a plurality of pixel blocks are arranged, and a drive circuit that performs signal processing for driving elements constituting the pixel area, 6.
  • the pixel block includes a display unit configured by display elements and an optical sensor unit for detecting incident light, and the optical sensor unit is the optical sensor according to claim 1. (Sixth configuration).
  • the pixel block includes one display unit and one photosensor unit, and each photosensor unit includes one each of the first and second photodiodes, One storage capacitor and one MOS transistor may be provided (seventh configuration).
  • the optical sensor unit may include one each of the first and second photodiodes, two storage capacitors, and one MOS transistor (eighth configuration).
  • the pixel block includes two display units and one photosensor unit, and the photosensor unit includes one first photodiode and four photosensor units.
  • the second photodiode, the five storage capacitors, and the one MOS transistor may be included (9th configuration).
  • the photosensor unit may include two first photodiodes, three second photodiodes, five storage capacitors, and one MOS transistor ( Tenth configuration). By doing so, since there are two first photodiodes, the reset capability is improved and the reset can be performed in a short time.
  • the photosensor unit may include one first photodiode, three second photodiodes, four storage capacitors, and two MOS transistors ( Eleventh configuration). As a result, the number of MOS transistors that output signals during the readout period is two, so that the readout time can be shortened.
  • the pixel block includes four display units and one photosensor unit, and the photosensor unit includes two first photodiodes and eight photosensor units.
  • the second photodiode, the ten storage capacitors, and the two MOS transistors may be included (a twelfth configuration).
  • the display unit may include a display element of three primary colors (a thirteenth configuration).
  • each drawing referred to below is a simplified illustration of only the main members necessary for explanation among the constituent members of the embodiment for convenience of explanation. Therefore, the display device according to the embodiment of the present invention may include any constituent member that is not shown in each drawing referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 is a circuit diagram showing the configuration of the photosensor
  • FIG. 2 is a waveform diagram showing the operation of the photosensor.
  • the basic configuration of the optical sensor other than the photodiode is the same as that of the conventional example shown in FIG.
  • the photodiode DL in FIG. 12 is divided into a first photodiode DS and a second photodiode DM.
  • the first photodiode DS is formed so as to have a smaller capacity than the second photodiode.
  • the ability of the photodiode means the ability of the photodiode to flow an electric charge in a reverse bias state during an accumulation period described later, that is, the size of the photodiode. Since the capability of this photodiode corresponds to the parasitic capacitance of the photodiode, the parasitic capacitance of the first photodiode DS is smaller than the parasitic capacitance of the second photodiode.
  • the cathodes of the first and second photodiodes DS and DM are both connected to the storage node N2.
  • the storage node N2 is further connected to the first terminal of the storage capacitor C2 and the gate of the MOS transistor M1.
  • the anode of the first photodiode DS is connected to the reset control line RST.
  • the anode of the second photodiode DM is connected to the reverse bias voltage supply line RSTL.
  • a second terminal of the storage capacitor C2 is connected to the read control line RS.
  • VDD is supplied to the source of the MOS transistor M1 at the time of signal reading.
  • the drain of the MOS transistor M1 is connected to the signal read line SL.
  • FIG. 2A shows a waveform of the potential of the storage node N2 as the signal changes.
  • FIG. 2B shows a voltage waveform of the reset signal supplied from the reset control line RST.
  • FIG. 2C shows the waveform of the reverse bias voltage supplied from the reverse bias voltage supply line RSTL.
  • FIG. 2D shows the voltage waveform of the read signal applied from the read control line RS.
  • the optical sensor repeats the operations of the reset period, the accumulation period, and the readout period.
  • the voltage applied to the first photodiode DS by the reset signal of the reset control line RST changes from the low level V RST L to the high level V RST H.
  • the read signal on the read control line RS is in a low level V RS L state. Therefore, the first photodiode DS is in a forward bias state.
  • the reverse bias voltage of the reverse bias voltage supply line RSTL is always constant at the same level as the low level V RST L of the reset signal. Therefore, the second photodiode DM is always in a reverse bias state.
  • a high level voltage VRSTH is applied to the storage capacitor C2 via the storage node N2.
  • the storage capacitor C2 is charged during the reset period to enter a precharge state, and the potential of the storage node N2 becomes VRSTH as shown in FIG. Since the potential V RSTH is set to be lower than the threshold voltage of the MOS transistor M1, the MOS transistor M1 is in the off state during the reset period and the subsequent accumulation period.
  • the reset control line RST and the reverse bias are supplied from the accumulation node N2 via the first and second photodiodes DS and DM due to charges generated in the first and second photodiodes DS and DM according to the amount of received light.
  • a current flows through the voltage supply line RSTL.
  • the potential of the storage node N2 gradually decreases from V N2 0 and becomes V N2 1 at the end of the storage period.
  • the potential V N2 1 of the storage node N2 at this time is also set so as not to exceed the threshold voltage of the MOS transistor M1.
  • the voltage of the read signal rises to the high level V RSH and VDD is supplied to the source of the MOS transistor M1.
  • V RSH charge is injected into the storage node N2 via the storage capacitor C2, and the potential of the storage node N2 is changed as shown in FIG. It rises to V G2 .
  • the value of the high level V RSH of the read signal is set so that the potential V G2 exceeds the threshold voltage of the MOS transistor M1, so that the MOS transistor M1 is turned on and an output corresponding to the potential V G2 of the storage node N2 A signal is read out through the signal readout line SL.
  • the value of the read signal high level V RS H is set so that the MOS transistor M1 operates in the linear region.
  • the read signal returns to the low level V RS L, and the source of the MOS transistor M1 is cut off from VDD. Accordingly, the charge of the storage node N2 moves through the storage capacitor C2, and the potential of the storage node N2 returns to the value V N2 1 lower than the threshold voltage of the MOS transistor M1.
  • the voltage drop V FD 2 at the storage node N2 due to the feedthrough due to the parasitic capacitance of the first photodiode DS is the voltage drop V FD at the storage node N1 in the case of the conventional example shown in FIGS. It is smaller than FD 1. The reason is as follows.
  • the size of the first photodiode DS is conventional. It becomes smaller than the photodiode DL of the example. In this case, the amount of charge transfer due to feedthrough caused by the parasitic capacitance of the first photodiode DS is smaller than that of the photodiode DL of the conventional example. Therefore, the potential drop at the storage node N2 is also reduced.
  • the potential V N2 1 of the storage node N2 at the end of the storage period becomes higher than the potential V N2 1 of the storage node N1 in the conventional example. Therefore, even if the capacitance of the storage capacitor C2 is made smaller than the capacitance of the conventional storage capacitor C1, the potential of the storage node N2 is pushed up by the high level V RS H of the read signal equivalent to the conventional example, and the linearity of the MOS transistor M1. It can be raised to the operating area.
  • the sensor sensitivity can be improved by reducing the capacitance of the storage capacitor C2 while realizing the same operation as the conventional example.
  • the capacitance of the storage capacitor C2 the area of the storage capacitor C2 can be reduced.
  • the same sensitivity as in the conventional example can be maintained even if the amplitude of the high level V RS H of the read signal is reduced. As a result, power consumption for generating the read signal can be reduced.
  • FIG. 3 is a block diagram showing a schematic configuration of the active matrix substrate 10 for a display panel provided in the liquid crystal display device according to the present embodiment.
  • the active matrix substrate 10 includes a pixel region 1, a display gate driver 2, a display source driver 3, a sensor column driver 4, a sensor row driver 5, a buffer amplifier 6, and an FPC connector 7 formed on a glass substrate. .
  • a signal processing circuit 8 for processing an image signal captured by an optical sensor (described later) in the pixel region 1 is connected to the active matrix substrate 10 via an FPC connector 7 and an FPC 9.
  • the display gate driver 2, the display driver 3, the sensor column driver 4, and the sensor row driver 5 correspond to a driving circuit for driving elements (for example, transistors) constituting the pixel region 1.
  • the above-described components of the active matrix substrate 10 can be monolithically formed on a glass substrate by a semiconductor process. Or it is good also as a structure which mounted the amplifier and drivers among said structural members on the glass substrate by COG (Chip On Glass) technique etc., for example. Alternatively, it is conceivable that at least a part of the above-described constituent members of the active matrix substrate 10 shown in FIG. 3 is mounted on the FPC 9.
  • the active matrix substrate 10 is disposed to face the counter substrate so that a gap is formed between the active matrix substrate 10 and a counter substrate (not shown) having a counter electrode formed on the entire surface. A liquid crystal material is sealed in the gap.
  • the pixel area 1 is an area where a plurality of pixels are formed in order to display an image.
  • an optical sensor (not shown) for capturing an image is provided in each pixel in the pixel region 1.
  • the sensor column driver 4 includes a sensor pixel readout circuit 11, a sensor column amplifier 12, and a sensor column scanning circuit 13.
  • the sensor pixel readout circuit 11 outputs the peak hold voltage VS j of the sensor output V SOUTj to the sensor column amplifier 12.
  • the sensor column amplifier 12 includes N column amplifiers corresponding to the N columns of photosensors in the pixel region 1, respectively, amplifies the peak hold voltage VS j with each column amplifier, and a buffer amplifier as V COUT 6 is output.
  • the sensor column scanning circuit 13 outputs a column select signal CS j to the sensor column amplifier 12 in order to sequentially connect the column amplifiers of the sensor column amplifier 12 to the output to the buffer amplifier 6.
  • the buffer amplifier 6 further amplifies V COUT output from the sensor column amplifier 12 and outputs it to the signal processing circuit 8 as a panel output (optical sensor signal) V OUT .
  • the display device of this embodiment obtains a panel output VOUT corresponding to the amount of light received by the photosensors arranged in parallel in the pixel region 1.
  • the panel output VOUT is sent to the signal processing circuit 8, A / D converted, and stored in a memory (not shown) as panel output data. That is, the same number of panel output data as the number of pixels (number of photosensors) in the pixel region 1 is stored in this memory.
  • the signal processing circuit 8 uses the panel output data stored in the memory to perform various signal processing such as image capture and touch area detection.
  • FIG. 4 is a plan view showing a schematic configuration of the pixel region 1 in the display device of FIG. 3, and shows the arrangement of pixels and photosensors.
  • the pixel region 1 is provided with m ⁇ n display units D i, k and m ⁇ n photo sensor units S i, k . Accordingly, each pixel block P i, k has one set of display portions D i, k and one photosensor portion S i, k .
  • wirings are provided in a matrix for each pixel block Pi, k .
  • a read control line RSk, a reset control line RSTk, and a reverse bias voltage supply line RSTL are connected to each optical sensor unit Si , k .
  • the line Gi and the blue (B) data line Bi are connected.
  • the scanning line GLk and the CS voltage line CS are connected to the display gate driver 2.
  • the data lines Ri, Gi, Bi are connected to the display source driver 3.
  • the read control line RSk, the reset control line RSTk, and the reverse bias voltage supply line RSTL are connected to the sensor row driver 5.
  • the sensor row driver 5 sequentially selects a set of the read control line RSk and the reset control line RSTk at predetermined time intervals. As a result, the rows of photosensors from which signal charges are to be read out in the pixel region 1 are sequentially selected.
  • FIG. 5 shows a specific configuration of the pixel block P1,1 which is a unit pixel in the pixel region 1 of FIG.
  • a thin film MOS transistor M0 which is a pixel switching element, is provided at each intersection of the scanning line GL1 and the data lines R1, G1, and B1.
  • Each MOS transistor M0 has a gate electrode on the scanning line GL1, a source electrode on the data lines R1, G1, and B1, and a drain electrode on each pixel electrode for displaying R (red), G (green), and B (blue).
  • Each is connected to a PE.
  • a CS capacitor C0 of the display unit is formed between the drain electrode of the MOS transistor M0 and the electrode connected to the CS voltage line CS.
  • display elements of each color are configured by components (for example, a MOS transistor M0, a CS capacitor C0, a pixel electrode PE, etc.) corresponding to each color.
  • the configuration of the optical sensor unit S1,1 is the same as the configuration of the optical sensor according to the first embodiment shown in FIG. That is, the optical sensor unit S1,1 includes a first photodiode DS, a second photodiode DM, a storage capacitor C2, and a MOS transistor M1. A second terminal of the storage capacitor C2 is connected to the read control line RS1. The anode of the first photodiode DS is connected to the reset control line RST1. The anode of the second photodiode DM is connected to the reverse bias voltage supply line RSTL.
  • the source of the MOS transistor M1 is connected to the data line G1, and the drain is connected to the data line B1. Therefore, the data line G1 also serves as a wiring for supplying the constant voltage VDD from the sensor column driver 4 to the MOS transistor M1.
  • the data line B1 also serves as the signal readout line SL in FIG.
  • the drain of the MOS transistor M2 is connected to the end of the data line B1 as in the well-known configuration of the MOS image sensor. Further, the MOS to the drain of the transistor M2 is connected to the output line, the potential of the drain is output as an output signal V SOUT from the optical sensor S 1,1 to the sensor column driver 4.
  • the source of the MOS transistor M2 is connected to VSS, and the gate is connected to a reference voltage power supply.
  • MOS transistor M2 functions as a source follower amplifier along with transistors M1 in the optical sensor S 1, 1.
  • the MOS transistor M2 is mounted on the display source driver 3 shown in FIG. 3 like the sensor column driver 4, and the MOS transistor M2 and the sensor column driver 4 are connected by wiring in the display source driver 3. Has been.
  • FIG. 6A shows a change waveform of the potential of the storage node N2
  • FIG. 6B shows a waveform of the signal voltage of the reset control line RST
  • FIG. 6C shows a waveform of the signal voltage of the read control line RS.
  • signals of the reset control line RST1 and the read control line RS1 are shown as RST and RS.
  • the descriptions of (1), (2a), (2b), (3a), and (3b) are the respective periods (1), (2a), (2b), This corresponds to (3a) and (3b).
  • C N2 of the storage node N2 is expressed by the following equation.
  • C DS and CDM are parasitic capacitances of the first and second photodiodes DS and DM, respectively.
  • C N2 C DS + C DM + C M1 + C 2
  • V RST (V RST H ⁇ V RST L).
  • the sensor sensitivity S is represented by the following calculation formula. That is, the sensor sensitivity S is equal to the gate voltage range (V G2 H ⁇ V G2 L) of the MOS transistor M1 when sensor data is read (periods (3a) and (3b)).
  • V G2 H and V G2 L need to satisfy the following conditional expression for the MOS transistor M1 to operate in the linear region. For this reason, the storage capacitor C2 has an upper limit value and a lower limit value as described below.
  • V LIN H is an upper limit value of the gate voltage for the MOS transistor M1 to operate in the linear region
  • V LIN L is a lower limit value of the gate voltage for the MOS transistor M1 to operate in the linear region.
  • the equation of the upper limit value of the storage capacitor C2 is as follows. That is, from V G2 H ⁇ V LIN H, V RST H ⁇ C DS / C N2 ⁇ V RST ⁇ Qmin / C N2 + C 2 / C N2 ⁇ V RS ⁇ V LIN H
  • the upper limit value of the storage capacity C2 is C 2 ⁇ ⁇ Qmin + C DS V RST + (C DS + C DM + C M1 ) (V LIN H ⁇ V RST H) ⁇ / ( VRST H + V RS -V LIN H)
  • the equation for the lower limit value of the storage capacitor C2 is as follows. That is, from V G2 L ⁇ V LIN L, V RST H ⁇ C DS / C N2 ⁇ V RST ⁇ Qmax / C N2 + C 2 / C N2 ⁇ V RS ⁇ V LIN L
  • the lower limit value of the storage capacity C2 is C 2 ⁇ ⁇ Qmax + C DS V RST + (C DS + C DM + C M1 ) (V LIN L ⁇ V RST H) ⁇ / ( VRST H + V RS -V LIN L)
  • the sensor sensitivity S is expressed by the following equation together with the limiting equation of the storage capacitor C2 for operating the MOS transistor M1 in the linear region.
  • S (Qmax ⁇ Qmin) / (C DS + C DM + C M1 + C 2 )
  • one photosensor unit that is, a display unit having three pixel electrodes PE of R (red), G (green), and B (blue).
  • Each has one optical sensor unit.
  • the configuration of the pixel region 1 is not limited to this, and the ratio of the photosensor to the display unit can be arbitrarily set. Also, the number and arrangement of each element of the optical sensor unit can be various.
  • a liquid crystal display device including an optical sensor according to a third embodiment will be described with reference to FIGS. 7A to 7C.
  • the photosensor unit provided in the pixel region of the liquid crystal display device has a form different from that of the second embodiment.
  • the liquid crystal display device of this embodiment has the same overall configuration as the liquid crystal display device of the second embodiment shown in FIG.
  • the basic overall configuration of the pixel region 1 and the configuration of the display unit are the same as those in the second embodiment. Therefore, the same elements as those in the second embodiment are denoted by the same reference numerals, and redundant description is omitted.
  • each pixel block P i, k has a set of display units D i, k and one photosensor unit S i, k .
  • Each wiring of the scanning line GLk, the CS voltage line CS, the data lines Ri, Gi, Bi, the readout control line RSk, the reset control line RSTk, and the reverse bias voltage supply line RSTL is the pixel region 1 as in the second embodiment. Wired inside.
  • FIG. 7B shows a specific configuration of the pixel block P1,1 which is a unit pixel of the pixel region 1 of FIG. 7A.
  • the configuration of the display unit D 1,1 is the same as that of the second embodiment, and the configuration of the optical sensor unit S 1,1 is different from that of the second embodiment.
  • the optical sensor unit S1,1 includes two photodiodes D1 having the same capacity, two storage capacitors C2 having the same capacity, and one MOS transistor M1.
  • the cathodes of the two photodiodes D1 are both connected to the storage node N2.
  • the storage node N2 is further connected to the first terminals of the two storage capacitors C2 and the gate of the MOS transistor M1.
  • One (left side) photodiode D1 has an anode connected to the reset control line RST1.
  • the anode of the other (right side) photodiode D1 is connected to the reverse bias voltage supply line RSTL.
  • the second terminals of the two storage capacitors C2 are both connected to the read control line RS1.
  • the source of the MOS transistor M1 is connected to the data line G1, and the drain is connected to the data line B1. Therefore, the data line G1 also serves as a wiring for supplying the constant voltage VDD from the sensor column driver 4 to the MOS transistor M1.
  • the data line B1 also serves as the signal readout line SL in FIG.
  • FIG. 7C shows a layout of each element when the pixel block P 1,1 shown in FIG. 7B is formed on a glass substrate by a semiconductor process.
  • the reference numerals of the elements correspond to the elements of the circuit diagram shown in FIG. 7B.
  • V N2 0 V RST H-C D1 / C N2 ⁇ V RST
  • the equation representing the sensor sensitivity and the improvement rate of the sensor sensitivity can be easily obtained by correcting the equation in the second embodiment in accordance with the difference in each value as described above.
  • a liquid crystal display device including an optical sensor according to a fourth embodiment will be described with reference to FIGS. 8A to 8C.
  • FIG. 8A is a plan view showing a schematic configuration of the pixel region 1 , and an arrangement relationship between the display units D 2i ⁇ 1, k , D 2i, k and the optical sensor units S i, k in each pixel block P i, k .
  • FIG. 8B shows a specific configuration of the pixel block P1,1 which is a unit pixel of the pixel region 1 of FIG. 8A.
  • Each structure of display part D1,1 and D2,1 is the same as that of 2nd Embodiment.
  • one optical sensor unit S1,1 is provided for two sets of display units D1,1 , D2,1 .
  • the optical sensor unit S1,1 includes five photodiodes D1 having the same capacity, five storage capacitors C2 having the same capacity, and one MOS transistor M1.
  • the cathodes of the five photodiodes D1 are all connected to the storage node N2.
  • the storage node N2 is further connected to the first terminals of five storage capacitors C2 and the gate of the MOS transistor M1.
  • the anode of one photodiode D1 (third photodiode D1 from the left end in FIG. 8B) is connected to the reset control line RST1.
  • the anodes of the other four photodiodes D1 are connected to the reverse bias voltage supply line RSTL.
  • the second terminals of the five storage capacitors C2 are all connected to the read control line RS1.
  • the data line B1 also serves as the signal readout line SL in FIG.
  • FIG. 8C shows a layout of each element when the pixel block P1,1 shown in FIG. 8B is formed on a glass substrate by a semiconductor process.
  • the reference numerals of the elements correspond to the elements of the circuit diagram shown in FIG. 8B.
  • optical sensor unit S 1,1 having the above-described configuration is substantially the same as the operation of the optical sensor unit S 1,1 in the second embodiment described with reference to FIG.
  • five photodiodes D1 and five storage capacitors C2 are used, and one photodiode D1 is connected to the reset control line RST1. Therefore, as described below, expressions such as the capacitance C N2 of the storage node N2 and the potential V N2 0 of the storage node N2 are different from those of the second embodiment.
  • V N2 0 V RST H-C D1 / C N2 ⁇ V RST
  • V N2 1 and V N2 2 of the accumulation node N2 are respectively expressed by the following equations: expressed.
  • V N2 1 V N2 0-5Qmin / C N2
  • V N2 2 V N2 0-5Qmax / C N2
  • the equation representing the sensor sensitivity and the improvement rate of the sensor sensitivity can be easily obtained by correcting the equation in the second embodiment in accordance with the difference in each value as described above. .
  • FIG. 9A is a plan view showing a schematic configuration of the pixel region 1 , and an arrangement relationship between the display units D 2i ⁇ 1, k , D 2i, k and the optical sensor units S i, k in each pixel block P i, k .
  • FIG. 9B shows a specific configuration of the pixel block P1,1 which is a unit pixel in the pixel region 1 of FIG. 9A.
  • Each structure of display part D1,1 and D2,1 is the same as that of 2nd Embodiment.
  • one optical sensor unit S1,1 is arranged for two sets of display units D1,1 , D2,1 .
  • the optical sensor unit S1,1 includes five photodiodes D1 having the same capacity, five storage capacitors C2 having the same capacity, and one MOS transistor M1.
  • the cathodes of the five photodiodes D1 are all connected to the storage node N2.
  • the storage node N2 is further connected to the first terminals of five storage capacitors C2 and the gate of the MOS transistor M1.
  • the anodes of two photodiodes D1 are connected to the reset control line RST1.
  • the anodes of the other three photodiodes D1 are connected to the reverse bias voltage supply line RSTL.
  • the second terminals of the five storage capacitors C2 are all connected to the read control line RS1.
  • the source of the MOS transistor M1 is connected to the data line G1 of the display unit D 1, 1, a drain connected to the data line B1 of the display unit D 1, 1. Therefore, the data line G1 also serves as a wiring for supplying the constant voltage VDD from the sensor column driver 4 to the MOS transistor M1.
  • the data line B1 also serves as the signal readout line SL in FIG.
  • FIG. 9C shows a layout of each element when the pixel block P 1,1 shown in FIG. 9B is formed on a glass substrate by a semiconductor process.
  • the reference numerals of the elements correspond to the elements of the circuit diagram shown in FIG. 9B.
  • V N2 0 V RST H-2C D1 / C N2 ⁇ V RST
  • the equation representing the sensor sensitivity and the improvement rate of the sensor sensitivity can be easily obtained by correcting the equation in the second embodiment according to the difference in each value as described above. It is done.
  • the two photodiodes D1 are connected to the reset control line RST1, there is an advantage that the reset capability is improved and the reset can be performed in a short time.
  • FIG. 10A is a plan view showing a schematic configuration of the pixel region 1 , and an arrangement relationship between the display units D 2i ⁇ 1, k , D 2i, k and the optical sensor units S i, k in each pixel block P i, k .
  • FIG. 10B shows a specific configuration of the pixel block P1,1 which is a unit pixel of the pixel region 1 of FIG. 10A.
  • Each structure of display part D1,1 and D2,1 is the same as that of 2nd Embodiment.
  • one optical sensor unit S1,1 is arranged for two sets of display units D1,1 , D2,1 .
  • the optical sensor unit S1,1 includes four photodiodes D1 having the same capacity, four storage capacitors C2 having the same capacity, and two MOS transistors M1.
  • the cathodes of the four photodiodes D1 are all connected to the storage node N2.
  • the storage node N2 is further connected to the first terminals of four storage capacitors C2 and the gates of two MOS transistors M1.
  • the anode of one photodiode D1 (second photodiode D1 from the left end in FIG. 10B) of the four photodiodes D1 is connected to the reset control line RST1.
  • the anodes of the other three photodiodes D1 are connected to the reverse bias voltage supply line RSTL.
  • the second terminals of the four storage capacitors C2 are all connected to the read control line RS1.
  • the sources of the two MOS transistors M1 are connected to the data lines R1 and B1 of the display unit D1,1 , respectively, and the drains are connected to the data line G1 of the display unit D1,1 . Therefore, the data lines R1 and B1 also serve as wiring for supplying the constant voltage VDD to the MOS transistor M1.
  • the data line G1 also serves as the signal readout line SL in FIG.
  • FIG. 10C shows a layout of each element when the pixel block P 1,1 shown in FIG. 10B is formed on a glass substrate by a semiconductor process.
  • the reference numerals of the elements correspond to the elements of the circuit diagram shown in FIG. 10B.
  • Operation of the optical sensor S 1,1 of this configuration is generally the same as the operation of the optical sensor S 1,1 of the second embodiment described with reference to FIG.
  • four photodiodes D1, four storage capacitors C2, and two MOS transistors M1 are used. Therefore, as shown below, expressions representing the capacitance C N2 of the storage node N2, the potential V N2 0 of the storage node N2, and the like are different from those of the second embodiment.
  • V N2 0 V RST H-C D1 / C N2 ⁇ V RST
  • the equation representing the sensor sensitivity and the improvement rate of the sensor sensitivity can be easily obtained by correcting the equation in the second embodiment in accordance with the difference in each value as described above. .
  • FIG. 11A is a plan view showing a schematic configuration of the pixel region 1, and the display units D 4i-3, k , D 4i-2, k , D 4i-1, k , D 4i in each pixel block P i, k . , K and the optical sensor part Si, k .
  • FIG. 11B shows a specific configuration of the pixel block P1,1 which is a unit pixel of the pixel region 1 of FIG. 11A.
  • the configurations of the display units D 1,1 , D 2,1 , D 3,1 , D 4,1 are the same as those in the second embodiment.
  • one optical sensor unit S1,1 is arranged for four sets of display units D1,1 , D2,1 , D3,1 and D4,1 .
  • the optical sensor unit S1,1 includes ten photodiodes D1 having the same capacity, ten storage capacitors C2 having the same capacity, and two MOS transistors M1.
  • All of the cathodes of the ten photodiodes D1 are connected to the storage node N2.
  • the storage node N2 is further connected to the first terminals of ten storage capacitors C2 and the gates of the two MOS transistors M1.
  • the anodes of two photodiodes D1 (second photodiode D1 from the left end and second photodiode D1 from the right end in FIG. 11B) are connected to the reset control line RST1.
  • the anodes of the other eight photodiodes D1 are connected to the reverse bias voltage supply line RSTL.
  • the second terminals of the ten storage capacitors C2 are all connected to the read control line RS1.
  • the sources of the two MOS transistors M1 are connected to the data lines R1 and B1 of the display unit D1,1 , respectively, and the drains are connected to the data line G1 of the display unit D1,1 . Therefore, the data lines R1 and B1 also serve as wiring for supplying the constant voltage VDD to the MOS transistor M1.
  • the data line G1 also serves as the signal readout line SL in FIG.
  • FIG. 11C shows a layout of each element when the pixel block P 1,1 shown in FIG. 11B is formed on a glass substrate by a semiconductor process.
  • the reference numerals of the elements correspond to the elements of the circuit diagram shown in FIG. 11B.
  • C N2 10C D1 + 2C M1 + 10C 2
  • V N2 0 V RST H-2C D1 / C N2 ⁇ V RST
  • the equation representing the sensor sensitivity and the improvement rate of the sensor sensitivity can be easily obtained by correcting the equation in the second embodiment in accordance with the difference in each value as described above. .
  • Each of the above first to seventh embodiments shows a configuration example when the display device according to the embodiment of the present invention is implemented as a liquid crystal display device, but according to the embodiment of the present invention.
  • the display device is not limited to a liquid crystal display device, and can be applied to any display device using an active matrix substrate.
  • the display device according to the embodiment of the present invention includes a display device with a touch panel that performs an input operation by detecting an object close to the screen by including an optical sensor, and a display function and an imaging function. Use as a display device for bidirectional communication is expected.
  • the optical sensor according to the embodiment of the present invention is not limited to the display device with the optical sensor, and can be applied to other devices such as an image scanner. Further, the configuration of the optical sensor is not limited to the first to seventh embodiments.
  • One embodiment of the present invention can be applied to an optical sensor configured to reset the potential of a storage node from a reset control line via a photodiode.
  • the reset signal is not limited to the form in which the pulse voltage rises from the low level to the high level at the start of the reset period, but the reset period may start by dropping from the high level to the low level.
  • the photodiode is connected so that the potential of the storage node rises according to the photocurrent.
  • the present invention makes it possible to improve the sensor sensitivity by reducing the capacitance of the storage capacitor, and is useful as, for example, an optical sensor provided in a pixel region of a display device.

Abstract

フィードスルーに起因する蓄積ノードの電位の降下を低減することにより、蓄積キャパシタの容量を小さくしてセンサ感度の向上を図る。光センサは、蓄積ノード（Ｎ２）に、蓄積キャパシタ（Ｃ２）の第１端子と蓄積ノード（Ｎ２）の電位に応じた信号を出力するＭＯＳトランジスタ（Ｍ１）のゲートとが接続される。第１フォトダイオード（ＤＳ）のアノードには、リセット期間中は順バイアスのパルス電圧が供給される一方、蓄積期間及び読出し期間中は逆バイアス電圧が供給される。第２フォトダイオード（ＤＭ）のアノードには、全ての動作期間において逆バイアス電圧が供給される。蓄積キャパシタの第２端子には、リセット期間及び蓄積期間中は、蓄積ノードの電位をＭＯＳトランジスタ（Ｍ１）の閾値未満に保持する電圧が供給される一方、読出し期間中は、蓄積ノード（Ｎ２）の電位をＭＯＳトランジスタ（Ｍ１）の閾値以上に突き上げる電圧が供給される。

Description

光センサおよび表示装置
　本発明は、フォトダイオードを用いて受光量を検出する光センサ、及び画素領域内に該光センサを備えた表示装置に関する。
　ノート型コンピュータや携帯電話等の各種機器の表示装置として、液晶表示装置や有機ＥＬディスプレイなどが知られている。表示装置は、一般に、複数の走査線と複数の信号線との交差部に画素領域が設けられているとともに、各画素領域に画素電極等の表示要素や駆動用の薄膜トランジスタ等が配置されている。
　そのような表示装置において、画素領域にフォトダイオード等の光検出素子を用いた光センサを表示要素と並べて配置し、受光量を検出する構成が提案されている（例えば特開２００２－１８２８３９号公報、国際公開第２００７／１４５３４６号パンフレット）。この構成により、外光の明るさを検出したり、読み取り面に近接した物体の画像を取り込んだりすることが可能になる。
　この種の光センサ付の従来の液晶表示装置では、走査線と信号線との各交差部に配列された液晶画素部と並んで光センサが配置されることにより、ＭＯＳイメージセンサを構成している。ＭＯＳイメージセンサを構成する各光センサは、フォトダイオードと、該フォトダイオードの受光量に応じて電荷を蓄積する蓄積キャパシタと、ＭＯＳトランジスタと、それらの動作を制御するための各種制御線とを備えている。光センサでは、制御線から供給される信号によりＭＯＳトランジスタのスイッチング等が行われ、これにより、蓄積キャパシタの電荷リセットや、該蓄積キャパシタからの電荷の読出しが制御される。
　特開２００２－１８２８３９号公報に開示された光センサの構成を、図１２に示す。フォトダイオードＤＬは、そのカソードが蓄積ノードＮ１に接続されている。蓄積ノードＮ１には、さらに、蓄積キャパシタＣ１の第１端子及びＭＯＳトランジスタＭ１のゲートが接続されている。フォトダイオードＤＬのアノードは、リセット制御線ＲＳＴに接続されている。蓄積キャパシタＣ１の第２端子は、読出し制御線ＲＳに接続されている。ＭＯＳトランジスタＭ１のソースには、信号読出し時に電圧ＶＤＤが供給され、ドレインは信号読出し線ＳＬに接続されている。この光センサは、１個のＭＯＳトランジスタＭ１のみで動作させることができるため、小さな占有面積で配置することができる。
　図１３を参照して、図１２の光センサの動作について説明する。図１３の（ａ）は、信号の変化に伴う蓄積ノードＮ１の電位の変化波形を示す。図１３の（ｂ）はリセット制御線ＲＳＴに供給されるリセット信号の電圧波形を、図１３の（ｃ）は読出し制御線ＲＳに印加される読出し信号の電圧波形をそれぞれ示す。この光センサの動作は、リセット期間、蓄積期間、及び読出し期間のサイクルの繰り返しにより行われる。
　まず、リセット期間の開始時には、図１３の（ｂ）に示すように、リセット制御線ＲＳＴのリセット信号が、ローレベルＶＲＳＴＬからハイレベルＶＲＳＴＨに遷移する。このとき、図１３の（ｃ）に示すように、読出し制御線ＲＳの読出し信号は、ローレベルＶＲＳＬの状態である。従って、フォトダイオードＤＬは、順バイアス状態となり、蓄積ノードＮ１を介して蓄積キャパシタＣ１にハイレベルＶＲＳＴＨの電圧が印加される。それにより、リセット期間中に蓄積キャパシタＣ１が充電されてプリチャージ状態になり、図１３の（ａ）に示すように、蓄積ノードＮ１の電位はＶＲＳＴＨとなる。ここで、ＶＲＳＴＨは、ＭＯＳトランジスタＭ１の閾値電圧よりも低くなるように設定される。従って、ＭＯＳトランジスタＭ１は、リセット期間及び続く蓄積期間にはオフ状態である。
　その後、図１３の（ｂ）に示すようにリセット信号がローレベルＶＲＳＴＬに戻ると、フォトダイオードＤＬは逆バイアス状態となり、蓄積期間が開始される。このとき、瞬間的に、フォトダイオードＤＬの寄生容量を介して蓄積キャパシタＣ１の電荷が一部放電し、図１３の（ａ）に示すように、蓄積ノードＮ１の電位が一定電圧（ＶＦＤ１）、降下してＶＮ１０になる。この現象をフィードスルーと呼ぶ。
　蓄積期間中には、フォトダイオードＤＬの受光量に応じて発生する電荷により、蓄積ノードＮ１からフォトダイオードＤＬを介してリセット制御線ＲＳＴに電流が流れる。そうすると、図１３の（ａ）に示すように、蓄積ノードＮ１の電位は、ＶＮ１０から漸次低下して、蓄積期間の終了時にはＶＮ１１になる。この蓄積ノードＮ１の電位ＶＮ１１も、ＭＯＳトランジスタＭ１の閾値電圧を超えないように設定されている。
　読出し期間の開始時には、図１３の（ｃ）に示すように、読出し信号の電圧が上昇してハイレベルＶＲＳＨになるとともに、ＭＯＳトランジスタＭ１のソースにはＶＤＤが供給される。上述のように読出し信号がハイレベルＶＲＳＨになることで、蓄積キャパシタＣ１を介して電荷の注入が発生し、図１３の（ａ）に示すように、蓄積ノードＮ１の電位が読出し電位ＶＧ１まで上昇する。電位ＶＧ１はＭＯＳトランジスタＭ１の閾値電圧を超えるように設定されているので、ＭＯＳトランジスタＭ１はオンになり、蓄積ノードＮ１の電位に応じた出力信号が信号読出し線ＳＬを通じて読み出される。
　読出し期間の終了時には、図１３の（ｃ）に示すように、読出し信号はローレベルＶＲＳＬに戻り、ＭＯＳトランジスタＭ１のソースはＶＤＤから遮断される。従って、蓄積キャパシタＣ１を介して蓄積ノードＮ１の電荷の排出が発生し、蓄積ノードＮ１の電位はＭＯＳトランジスタＭ１の閾値電圧よりも低い値ＶＮ１１に戻る。
　以上の動作により、リセット期間では、蓄積ノードＮ１がフォトダイオードＤＬを介してリセット（プリチャージ）される。そして、蓄積期間では、フォトダイオードＤＬで発生する電荷に応じて蓄積ノードＮ１の電位が変化する。読出し期間では、蓄積ノードＮ１の電位の変化が、ＭＯＳトランジスタＭ１により読み出されて、光検出出力が得られる。
　図１２に示した光センサの読出し期間に印加される読出し信号のハイレベルＶＲＳＨは、蓄積ノードＮ１の電位をＭＯＳトランジスタＭ１の閾値電圧よりも高く突き上げるように設定される。一方、蓄積ノードＮ１の電位ＶＧ１は、受光量に応じて変化する蓄積ノードＮ１の電位ＶＮ１１を、読出し信号ＶＲＳＨにより持ち上げたものであるから、フォトダイオードＤＬの感度レンジの範囲で変動する。
　そのため、ＭＯＳトランジスタＭ１が線形領域で駆動される範囲内に読出し時の蓄積ノードＮ１の電位ＶＧ１が収まるように、読出し信号ＶＲＳＨの値は設定される。すなわち、ＭＯＳトランジスタＭ１がゲート電圧に対するドレイン電圧の変化が線形となる領域で駆動されることも考慮して、読出し信号のハイレベルＶＲＳＨが設定される。これにより、出力信号の処理が容易になるとともに、ＭＯＳトランジスタＭ１の出力のダイナミックレンジの確保が容易となる。
　蓄積ノードＮ１の電位が突き上げられる大きさは、読出し信号ＶＲＳＨにより蓄積キャパシタＣ１を介して注入される電荷量に依存する。蓄積キャパシタＣ１の容量Ｃ１が大きいほど、同一レベルの読出し信号ＶＲＳＨにより突き上げられる電圧値は大きくなる。従って、蓄積キャパシタＣ１の容量Ｃ１が大きい方が、読出し信号ＶＲＳＨのレベルが低くてよいため、有利である。
　しかし、蓄積キャパシタＣ１の容量Ｃ１が大きいと、下記の式で表される蓄積ノードＮ１の容量ＣＮ１が大きくなる。ＣＤＬはフォトダイオードＤＬの寄生容量、ＣＭ１はＭＯＳトランジスタＭ１のゲート容量である。
　ＣＮ１＝Ｃ１＋ＣＤＬ＋ＣＭ１
　蓄積ノードＮ１の容量ＣＮ１が大きいと、フォトダイオードＤＬで生じる電荷量に起因する、蓄積ノードＮ１の電位の変化量が小さくなり、センサ感度が低下する。その理由は以下のとおりである。すなわち、センサ感度を大きくするためには、蓄積ノードＮ１の電位のレンジを大きくする必要がある。蓄積ノードＮ１の電位のレンジは、蓄積期間中に蓄積ノードＮ１の電荷がフォトダイオードＤＬを介してリセット制御線ＲＳＴに流れた電荷量の最大値Ｑ２と、最小値Ｑ１とによって決まる。
　蓄積ノードＮ１の電位のレンジは、電荷量の最大値Ｑ２のときの蓄積ノードＮ１の電位ＶＮ１２から、最小値Ｑ１のときの蓄積ノードＮ１の電位ＶＮ１１までの範囲であり、下記の式で表される。Ｑ０は、フィードスルー発生直後の蓄積ノードＮ１の電位ＶＮ１０に対応する電荷量である。
　蓄積ノード電圧のレンジ＝ＶＮ１１－ＶＮ１２
　　　　　　　　　　　　＝（Ｑ０－Ｑ１）／ＣＮ１－（Ｑ０－Ｑ２）／ＣＮ１
　　　　　　　　　　　　＝（Ｑ２－Ｑ１）／ＣＮ１
　つまり、高いセンサ感度を得るためには、蓄積ノードの容量ＣＮ１を小さくすることが望ましく、従って蓄積キャパシタＣ１の容量Ｃ１も小さいのが望ましい。
　また、読出し信号のハイレベルＶＲＳＨの適切な大きさは、蓄積期間の開始時における蓄積ノードＮ１の電位ＶＮ１０に依存する。従って、フィードスルーによる蓄積ノードＮ１の電位の降下量に影響を受ける。すなわち、フィードスルーによる蓄積ノードＮ１の電位の降下が小さい程、読出し信号のハイレベルＶＲＳＨの値は低くてよい。
　以上の点を考慮して、フィードスルーに起因する蓄積ノード電位の降下を低減することにより、蓄積キャパシタの容量を小さくしてセンサ感度を向上させることのできる光センサ、およびそれを用いた表示装置を提供する。
　本発明の一実施形態に係る光センサは、第１及び第２フォトダイオードと、該第１及び第２フォトダイオードのカソードがそれぞれ接続された蓄積ノードと、該蓄積ノードに第１端子が接続された蓄積キャパシタと、前記蓄積ノードにゲートが接続され、該蓄積ノードの電位に応じた信号を出力するＭＯＳトランジスタとを備え、前記第１フォトダイオードのアノードに対して、リセット期間中は順バイアスのパルス電圧が供給される一方、蓄積期間及び読出し期間中は逆バイアス電圧が供給され、前記第２フォトダイオードのアノードに対して、全ての動作期間において、逆バイアス電圧が供給され、前記蓄積キャパシタの第２端子に対して、前記リセット期間及び前記蓄積期間中は、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値未満に保持する電圧が供給され、前記読出し期間中は、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値以上に突き上げる電圧が供給される。
　本発明の一実施形態によれば、複数個に分割されたフォトダイオードの一部を介して蓄積ノードに対するリセット電圧の供給を行なうことにより、フィードスルーに関与するフォトダイオードの寄生容量が小さくなる。これにより、フィードスルーによる蓄積ノードの電圧降下が低減されるので、蓄積容量の容量値を小さくすることが可能となり、センサ感度を向上させることができる。
図１は、本発明の第１の実施形態に係る光センサの構成を示す回路図である。 図２は、本発明の第１の実施形態に係る光センサの動作を説明するための波形図である。 図３は、第２の実施形態に係る表示装置の概略構成を示すブロック図である。 図４は、第２の実施形態に係る表示装置の画素領域の概略構成を示す平面図である。 図５は、第２の実施形態に係る表示装置の一画素の具体的な構成を示す回路図である。 図６は、第２の実施形態に係る表示装置の光センサ部の動作を示す波形図である。 図７Ａは、第３の実施形態に係る表示装置の画素領域の構成を示す概略構成図である。 図７Ｂは、第３の実施形態に係る表示装置の一画素の構成を示す回路図である。 図７Ｃは、第３の実施形態に係る表示装置における一画素の各要素のレイアウトを示す平面図である。 図８Ａは、第４の実施形態に係る表示装置の画素領域の構成を示す概略構成図である。 図８Ｂは、第４の実施形態に係る表示装置の一画素の構成を示す回路図である。 図８Ｃは、第４の実施形態に係る表示装置における一画素の各要素のレイアウトを示す平面図である。 図９Ａは、第５の実施形態に係る表示装置の画素領域の構成を示す概略構成図である。 図９Ｂは、第５の実施形態に係る表示装置の一画素の構成を示す回路図である。 図９Ｃは、第５の実施形態に係る表示装置における一画素の各要素のレイアウトを示す平面図である。 図１０Ａは、第６の実施形態に係る表示装置の画素領域の構成を示す概略構成図である。 図１０Ｂは、第６の実施形態に係る表示装置の一画素の構成を示す回路図である。 図１０Ｃは、第６の実施形態に係る表示装置における一画素の各要素のレイアウトを示す平面図である。 図１１Ａは、第７の実施形態に係る表示装置の画素領域の構成を示す概略構成図である。 図１１Ｂは、第７の実施形態に係る表示装置の一画素の構成を示す回路図である。 図１１Ｃは、第７の実施形態に係る表示装置における一画素の各要素のレイアウトを示す平面図である。 図１２は、従来例の光センサの構成を示す回路図である。 図１３は、従来例の光センサの動作を説明するための波形図である。
　本発明の一実施形態に係る光センサは、第１及び第２フォトダイオードと、該第１及び第２フォトダイオードのカソードがそれぞれ接続された蓄積ノードと、該蓄積ノードに第１端子が接続された蓄積キャパシタと、前記蓄積ノードにゲートが接続され、該蓄積ノードの電位に応じた信号を出力するＭＯＳトランジスタとを備え、前記第１フォトダイオードのアノードに対して、リセット期間中は順バイアスのパルス電圧が供給される一方、蓄積期間及び読出し期間中は逆バイアス電圧が供給され、前記第２フォトダイオードのアノードに対して、全ての動作期間において、逆バイアス電圧が供給され、前記蓄積キャパシタの第２端子に対して、前記リセット期間及び前記蓄積期間中は、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値未満に保持する電圧が供給され、前記読出し期間中は、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値以上に突き上げる電圧が供給される（第１の構成）。
　以上の構成により、第１フォトダイオードの寄生容量は、フォトダイオードを１個設ける従来の構成に比べて寄生容量が小さくなる。そのため、リセット期間後のフィードスルーに伴う電圧降下は、第１フォトダイオードの寄生容量の影響によって、従来よりも小さくなる。このようにフィードスルーに伴う電圧降下を小さくすることによって、蓄積ノードの電位の突き上げに必要な電圧を小さくすることができる。すなわち、上述の構成によって、読み出し期間中に蓄積キャパシタを介して蓄積ノードの電位を突き上げる電圧を小さくすることができるため、該蓄積キャパシタの容量を小さくすることができる。したがって、センサ感度の向上を図れる。
　前記第１の構成において、前記第１フォトダイオードは、前記第２フォトダイオードに比べて寄生容量が小さいことが好ましい（第２の構成）。
　このように第１フォトダイオードの寄生容量を小さくすることで、その分、フィードスルーによる電圧降下を小さくすることができる。したがって、前記蓄積キャパシタの容量を小さくすることができ、センサ感度を向上することができる。
　前記第１または第２の構成において、前記第２フォトダイオードのアノードに供給される逆バイアス電圧は、前記第１フォトダイオードのアノードに供給される逆バイアス電圧と等しい構成が好ましい（第３の構成）。
　これにより、第２フォトダイオードを常に逆バイアス状態にすることができる。よって、第２フォトダイオードは蓄積期間に受光量に応じて電荷を流す役割を果たす一方、リセット期間の直後のフィードスルーは、第１フォトダイオードの寄生容量に起因して生じる。したがって、フィードスルーによる電圧降下を従来の構成に比べて小さくすることができ、蓄積キャパシタの容量を低減することができる。
　前記第１から第３の構成のうちいずれか一つの構成において、前記蓄積キャパシタの第２端子に対して前記読出し期間に供給される電圧は、前記ＭＯＳトランジスタが線形領域で動作する範囲内に前記蓄積ノードの電位が制限されるように、設定されていることが好ましい（第４の構成）。
　こうすることで、ＭＯＳトランジスタを線形領域内で動作させることができる。
　前記第１から第４の構成のうちいずれか一つの構成において、前記第１フォトダイオードのアノードは、リセット期間中に順バイアスのパルス電圧が供給されるリセット制御線に接続されていて、前記第２フォトダイオードのアノードは、全ての動作期間において、逆バイアス電圧が供給される逆バイアス電圧供給線に接続されていて、前記蓄積キャパシタの第２端子は、読出し期間中に、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値以上に突き上げるような電圧が供給される読出し制御線に接続されていることが好ましい（第５の構成）。
　本発明の一実施形態に係る表示装置は、複数の画素ブロックが配列された画素領域を有する表示パネルと、前記画素領域を構成する要素を駆動するための信号処理を行なう駆動回路とを備え、前記画素ブロックは、表示要素により構成された表示部と、入射光を検出するための光センサ部とを含み、該光センサ部は、請求項１～５のいずれか１項に記載の光センサによって構成されている（第６の構成）。
　前記第６の構成において、前記画素ブロックは、１個の前記表示部と１個の前記光センサ部とを含み、該光センサ部は、各１個の前記第１及び第２フォトダイオードと、１個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備えていてもよい（第７の構成）。あるいは、前記光センサ部は、各１個の前記第１及び第２フォトダイオードと、２個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備えていてもよい（第８の構成）。
　また、前記第６の構成において、前記画素ブロックは、２個の前記表示部と１個の前記光センサ部とを含み、該光センサ部は、１個の前記第１フォトダイオードと、４個の前記第２フォトダイオードと、５個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備えていてもよい（第９の構成）。あるいは、前記光センサ部は、２個の前記第１フォトダイオードと、３個の前記第２フォトダイオードと、５個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備えていてもよい（第１０の構成）。こうすることで、第１フォトダイオードが２個になるため、リセット能力が向上し、短時間でリセットすることができる。あるいは、前記光センサ部は、１個の前記第１フォトダイオードと、３個の前記第２フォトダイオードと、４個の前記蓄積キャパシタと、２個の前記ＭＯＳトランジスタとを備えていてもよい（第１１の構成）。これにより、読み出し期間中に信号出力するＭＯＳトランジスタが２個になるため、読み出し時間を短縮することができる。
　また、前記第６の構成において、前記画素ブロックは、４個の前記表示部と１個の前記光センサ部とを含み、前記光センサ部には、２個の前記第１フォトダイオードと、８個の前記第２フォトダイオードと、１０個の前記蓄積キャパシタと、２個の前記ＭＯＳトランジスタとを備える構成とすることができる（第１２の構成）。
　また、前記第６から第１２の構成のうちいずれか一つの構成において、前記表示部は、三原色の表示要素を含む構成とすることができる（第１３の構成）。
　以下、より具体的な実施形態について、図面を参照しながら説明する。
　また、以下で参照する各図は、説明の便宜上、実施形態の構成部材のうち、説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明の一実施形態にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　第１の実施形態に係る光センサについて、図１及び図２を参照して説明する。図１は光センサの構成を示す回路図であり、図２は光センサの動作を示す波形図である。この光センサにおけるフォトダイオード以外の基本的な構成は、図１２に示した従来例の場合と同様である。図１の構成では、図１２におけるフォトダイオードＤＬが第１フォトダイオードＤＳと第２フォトダイオードＤＭとに分けて設けられている。この第１フォトダイオードＤＳは、第２フォトダイオードに比べて能力が小さくなるように形成されている。ここで、フォトダイオードの能力とは、後述する蓄積期間中にフォトダイオードが逆バイアス状態で電荷を流す能力、すなわちフォトダイオードのサイズを意味する。このフォトダイオードの能力はフォトダイオードの寄生容量に対応するため、第１フォトダイオードＤＳの寄生容量は、第２フォトダイオードの寄生容量に比べて小さい。
　以下の説明において、図１２に示した従来例と同様の要素については同一の参照符号を付して、重複する部分については説明を一部省略する。
　この光センサでは、第１、第２フォトダイオードＤＳ、ＤＭのカソードは、いずれも蓄積ノードＮ２に接続されている。この蓄積ノードＮ２には、さらに、蓄積キャパシタＣ２の第１端子及びＭＯＳトランジスタＭ１のゲートが接続されている。第１フォトダイオードＤＳのアノードは、リセット制御線ＲＳＴに接続されている。第２フォトダイオードＤＭのアノードは、逆バイアス電圧供給線ＲＳＴＬに接続されている。蓄積キャパシタＣ２の第２端子は、読出し制御線ＲＳに接続されている。ＭＯＳトランジスタＭ１のソースには、信号読出し時にＶＤＤが供給される。ＭＯＳトランジスタＭ１のドレインは、信号読出し線ＳＬに接続されている。
　図２を参照して、図１の光センサの動作について説明する。図２の（ａ）は、信号の変化に伴う蓄積ノードＮ２の電位の波形を示す。図２の（ｂ）は、リセット制御線ＲＳＴから供給されるリセット信号の電圧波形を示す。図２の（ｃ）は、逆バイアス電圧供給線ＲＳＴＬから供給される逆バイアス電圧の波形を示す。図２の（ｄ）は、読出し制御線ＲＳから印加される読出し信号の電圧波形を示す。光センサは、リセット期間、蓄積期間、及び読出し期間の各動作を繰り返す。
　まず、リセット期間の開始時には、図２の（ｂ）に示すように、リセット制御線ＲＳＴのリセット信号により第１フォトダイオードＤＳに印加される電圧が、ローレベルＶＲＳＴＬからハイレベルＶＲＳＴＨに変化する。このとき、図２の（ｄ）に示すように、読出し制御線ＲＳの読出し信号は、ローレベルＶＲＳＬの状態である。従って、第１フォトダイオードＤＳは順バイアス状態となる。なお、図２の（Ｃ）に示すように、逆バイアス電圧供給線ＲＳＴＬの逆バイアス電圧は、常にリセット信号のローレベルＶＲＳＴＬと同一のレベルで一定である。従って、第２フォトダイオードＤＭは常に逆バイアス状態である。
　第１フォトダイオードＤＳが順バイアス状態となることにより、蓄積ノードＮ２を介して蓄積キャパシタＣ２にハイレベルＶＲＳＴＨの電圧が印加される。これにより、リセット期間中に蓄積キャパシタＣ２が充電されてプリチャージ状態になり、図２の（ａ）に示すように、蓄積ノードＮ２の電位はＶＲＳＴＨとなる。電位ＶＲＳＴＨはＭＯＳトランジスタＭ１の閾値電圧よりも低くなるように設定されているため、ＭＯＳトランジスタＭ１は、リセット期間及び続く蓄積期間にはオフ状態である。
　図２の（ｂ）に示すように、リセット信号がローレベルＶＲＳＴＬに戻ると、第１フォトダイオードＤＳは逆バイアス状態に変化し、蓄積期間が開始する。このとき、図２の（ａ）に示すように、瞬間的に、第１フォトダイオードＤＳの寄生容量を介したフィードスルーによって電圧ＶＦＤ２分の電圧降下が発生し、蓄積ノードＮ２の電位がＶＮ２０になる。
　蓄積期間中では、受光量に応じて第１及び第２フォトダイオードＤＳ、ＤＭに発生した電荷により、蓄積ノードＮ２から第１及び第２フォトダイオードＤＳ、ＤＭを介してリセット制御線ＲＳＴ及び逆バイアス電圧供給線ＲＳＴＬに電流が流れる。その結果、図２の（ａ）に示すように、蓄積ノードＮ２の電位はＶＮ２０から漸次低下して、蓄積期間の終了時にはＶＮ２１になる。このときの蓄積ノードＮ２の電位ＶＮ２１も、ＭＯＳトランジスタＭ１の閾値電圧を超えないように設定される。
　読出し期間の開始時には、図２の（ｄ）に示すように、読出し信号の電圧が上昇してハイレベルＶＲＳＨになるとともに、ＭＯＳトランジスタＭ１のソースにはＶＤＤが供給される。このように、読出し信号がハイレベルＶＲＳＨになることで、蓄積キャパシタＣ２を介して蓄積ノードＮ２に電荷の注入が生じ、図２の（ａ）に示すように、蓄積ノードＮ２の電位がＶＧ２まで上昇する。電位ＶＧ２がＭＯＳトランジスタＭ１の閾値電圧を超えるように、読出し信号のハイレベルＶＲＳＨの値が設定され、従って、ＭＯＳトランジスタＭ１はオンになり、蓄積ノードＮ２の電位ＶＧ２に応じた出力信号が、信号読出し線ＳＬを通じて読み出される。このとき、ＭＯＳトランジスタＭ１が線形領域で動作するように、読出し信号のハイレベルＶＲＳＨの値が設定される。
　読出し期間の終了時には、図２の（ｄ）に示すように、読出し信号はローレベルＶＲＳＬに戻り、ＭＯＳトランジスタＭ１のソースはＶＤＤから遮断される。従って、蓄積キャパシタＣ２を介して蓄積ノードＮ２の電荷の移動が生じて、該蓄積ノードＮ２の電位はＭＯＳトランジスタＭ１の閾値電圧よりも低い値ＶＮ２１に戻る。
　以上の動作において、第１フォトダイオードＤＳの寄生容量に起因するフィードスルーによる蓄積ノードＮ２の降下電圧ＶＦＤ２は、図１２及び図１３に示した従来例の場合の蓄積ノードＮ１の降下電圧ＶＦＤ１よりも小さい。その理由は、次のとおりである。
　すなわち、蓄積期間中に第１及び第２フォトダイオードＤＳ、ＤＭで生じる電荷量の合計を、従来例のフォトダイオードＤＬで発生する電荷量と同等とすれば、第１フォトダイオードＤＳのサイズは従来例のフォトダイオードＤＬよりも小さくなる。この場合、第１フォトダイオードＤＳの寄生容量に起因して発生するフィードスルーによる電荷の移動量は、従来例のフォトダイオードＤＬの場合よりも小さい。したがって、蓄積ノードＮ２の電位の降下も小さくなる。
　これにより、蓄積期間の終了時の蓄積ノードＮ２の電位ＶＮ２１は、上記従来例の場合の蓄積ノードＮ１の電位ＶＮ２１よりも高くなる。そのため、蓄積キャパシタＣ２の容量を従来例の蓄積キャパシタＣ１の容量より小さくしても、蓄積ノードＮ２の電位を、従来例と同等の読出し信号のハイレベルＶＲＳＨで突き上げてＭＯＳトランジスタＭ１の線形動作領域まで上昇させることができる。
　このように、従来例と同等の動作を実現しつつ、蓄積キャパシタＣ２の容量を小さくしてセンサ感度を向上させることができる。このように蓄積キャパシタＣ２の容量を小さくすることにより、蓄積キャパシタＣ２の面積を小さくすることができる。これにより、ディスプレイ及びセンサが一体形成されている場合には、表示部の開口率を上げることができ、表示輝度を向上させることができる。
　あるいは、蓄積キャパシタＣ２の容量を維持した場合には、読出し信号のハイレベルＶＲＳＨの振幅を低減しても従来例と同様の感度を維持することができる。これにより、読出し信号を生成するための消費電力の低減を図れる。
　［第２の実施形態］
　第２の実施形態に係る光センサを含む液晶表示装置の構成、及び動作について、図３～図６を参照して説明する。
　図３は、本実施形態における液晶表示装置が備える表示パネル用のアクティブマトリクス基板１０の概略構成を示すブロック図である。このアクティブマトリクス基板１０は、ガラス基板上に形成された、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラムドライバ４、センサロウドライバ５、バッファアンプ６、ＦＰＣコネクタ７を備えている。また、画素領域１内の光センサ（後述）で取り込まれた画像信号を処理するための信号処理回路８が、ＦＰＣコネクタ７及びＦＰＣ９を介して、アクティブマトリクス基板１０に接続されている。ディスプレイゲートドライバ２、ディスプレイドライバ３、センサカラムドライバ４及びセンサロウドライバ５が、画素領域１を構成する要素（例えば、トランジスタ）を駆動するための駆動回路に対応する。
　なお、アクティブマトリクス基板１０の上記の構成要素は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図３に示すアクティブマトリクス基板１０の上記の構成部材のうち少なくとも一部が、ＦＰＣ９上に実装されることも考えられる。アクティブマトリクス基板１０は、全面に対向電極が形成された対向基板（図示せず）との間に間隙が形成されるように該対向基板と対向して配置される。該間隙内には、液晶材料が封入される。
　画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサ（図示せず）が設けられている。
　センサカラムドライバ４は、センサ画素読出し回路１１と、センサカラムアンプ１２と、センサカラム走査回路１３とを含む。センサ画素読出し回路１１には、画素領域１からセンサ出力ＶＳＯＵＴｊ（ｊ＝１～Ｎ）が出力される。なお、通常、センサカラムドライバ４は、ディスプレイソースドライバ３に搭載されるため、センサ出力ＶＳＯＵＴｊは、ディスプレイソースドライバ３内の信号として処理される。
　センサ画素読出し回路１１は、センサ出力ＶＳＯＵＴｊのピークホールド電圧ＶＳｊを、センサカラムアンプ１２へ出力する。センサカラムアンプ１２は、画素領域１のＮ列の光センサにそれぞれ対応するＮ個のカラムアンプを内蔵しており、個々のカラムアンプでピークホールド電圧ＶＳｊを増幅して、ＶＣＯＵＴとしてバッファアンプ６へ出力する。
　センサカラム走査回路１３は、センサカラムアンプ１２のカラムアンプをバッファアンプ６への出力に順次接続するために、カラムセレクト信号ＣＳｊをセンサカラムアンプ１２へ出力する。
　バッファアンプ６は、センサカラムアンプ１２から出力されたＶＣＯＵＴをさらに増幅して、パネル出力（光センサ信号）ＶＯＵＴとして信号処理回路８へ出力する。
　以上の構成により、本実施形態の表示装置は、画素領域１に並設された光センサの受光量に応じたパネル出力ＶＯＵＴを得る。パネル出力ＶＯＵＴは、信号処理回路８に送られてＡ／Ｄ変換され、パネル出力データとしてメモリ（図示せず）に蓄積される。つまり、このメモリには、画素領域１の画素数（光センサ数）と同数のパネル出力データが蓄積されることになる。信号処理回路８では、メモリに蓄積されたパネル出力データを用いて、画像の取り込みやタッチ領域の検出等の各種信号処理を行う。
　図４は、図３の表示装置における画素領域１の概略構成を示す平面図であり、画素及び光センサの配置を示す。画素領域１は、ｍ×ｎ個の画素ブロックＰｉ，ｋ（ｉ＝１～ｍ、ｋ＝１～ｎ）を備えている。また、画素領域１には、ｍ×ｎ個の表示部Ｄｉ，ｋと、ｍ×ｎ個の光センサ部Ｓｉ，ｋとが設けられている。従って、各画素ブロックＰｉ，ｋは、１組の表示部Ｄｉ，ｋと１個の光センサ部Ｓｉ，ｋとを有する。
　画素領域１には、各画素ブロックＰｉ，ｋに対してマトリクス状に配線が設けられている。列方向には、各表示部Ｄｉ，ｋに対して、走査線ＧＬｋ（ｋ＝１～ｎ）、及びＣＳ電圧線ＣＳが接続されている。また、各光センサ部Ｓｉ，ｋに対して、読出し制御線ＲＳｋ、リセット制御線ＲＳＴｋ、及び逆バイアス電圧供給線ＲＳＴＬが接続されている。行方向には、各行の画素ブロックＰｉ，ｋに対して３原色用の３本のデータ線、すなわち、赤（Ｒ）のデータ線Ｒｉ（ｉ＝１～ｍ）、緑（Ｇ）のデータ線Ｇｉ、及び青（Ｂ）のデータ線Ｂｉが接続されている。
　走査線ＧＬｋ及びＣＳ電圧線ＣＳは、ディスプレイゲートドライバ２に接続されている。データ線Ｒｉ、Ｇｉ、Ｂｉは、ディスプレイソースドライバ３に接続されている。読出し制御線ＲＳｋ、リセット制御線ＲＳＴｋ、及び逆バイアス電圧供給線ＲＳＴＬは、センサロウドライバ５に接続されている。センサロウドライバ５は、所定の時間間隔で、読出し制御線ＲＳｋ、リセット制御線ＲＳＴｋの組を順次選択していく。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
　図５に、図４の画素領域１の単位画素である画素ブロックＰ１，１の具体的な構成を示す。表示部Ｄ１，１では、走査線ＧＬ１とデータ線Ｒ１、Ｇ１、Ｂ１との各交点に、それぞれ、画素用のスイッチング素子である薄膜ＭＯＳトランジスタＭ０が設けられている。各ＭＯＳトランジスタＭ０のゲート電極は走査線ＧＬ１に、ソース電極はデータ線Ｒ１、Ｇ１、Ｂ１に、ドレイン電極はＲ（赤）、Ｇ（緑）、Ｂ（青）を表示するための各画素電極ＰＥにそれぞれ接続されている。ＭＯＳトランジスタＭ０のドレイン電極とＣＳ電圧線ＣＳに接続された電極との間には、表示部のＣＳ容量Ｃ０が形成されている。表示部Ｄ１，１において、各色に対応する構成要素（例えばＭＯＳトランジスタＭ０、ＣＳ容量Ｃ０、画素電極ＰＥなど）によって、各色の表示要素が構成される。
　光センサ部Ｓ１，１の構成は、図１に示した第１の実施形態に係る光センサの構成と同様である。すなわち、光センサ部Ｓ１，１は、第１フォトダイオードＤＳ、第２フォトダイオードＤＭ、蓄積キャパシタＣ２、及びＭＯＳトランジスタＭ１を備える。蓄積キャパシタＣ２の第２端子は、読出し制御線ＲＳ１に接続されている。第１フォトダイオードＤＳのアノードは、リセット制御線ＲＳＴ１に接続されている。第２フォトダイオードＤＭのアノードは、逆バイアス電圧供給線ＲＳＴＬに接続されている。
　ＭＯＳトランジスタＭ１のソースは、データ線Ｇ１に接続され、ドレインはデータ線Ｂ１に接続されている。従って、データ線Ｇ１が、センサカラムドライバ４から定電圧ＶＤＤをＭＯＳトランジスタＭ１へ供給するための配線を兼ねている。また、データ線Ｂ１が、図１における信号読出し線ＳＬを兼ねている。
　なお、図示しないが、よく知られたＭＯＳイメージセンサの構成と同様、データ線Ｂ１の端部にはＭＯＳトランジスタＭ２のドレインが接続されている。また、このＭＯＳトランジスタＭ２のドレインには出力配線が接続され、ドレインの電位が、光センサＳ１，１からの出力信号ＶＳＯＵＴとしてセンサカラムドライバ４へ出力される。ＭＯＳトランジスタＭ２のソースは、ＶＳＳに接続され、ゲートは基準電圧電源に接続されている。ＭＯＳトランジスタＭ２は、光センサ部Ｓ１，１中のトランジスタＭ１とともにソースフォロアアンプとして機能する。通常、ＭＯＳトランジスタＭ２は、センサカラムドライバ４と同様、図３に示したディスプレイソースドライバ３に搭載されており、ＭＯＳトランジスタＭ２とセンサカラムドライバ４との間はディスプレイソースドライバ３内の配線によって接続されている。
　＜光センサ部の動作＞
　表示部Ｄ１，１の動作は、通常の液晶画素の動作と同様であるため、説明を省略する。光センサ部Ｓ１，１の動作は、基本的には、図１及び図２を参照して説明した第１の実施形態に係る光センサの動作と同様である。以下で、図６を用いて動作説明を一部補足する。図６（ａ）に蓄積ノードＮ２の電位の変化波形を、図６（ｂ）にリセット制御線ＲＳＴの信号電圧の波形を、図６（ｃ）に読出し制御線ＲＳの信号電圧の波形をそれぞれ示す。なお、図６において、リセット制御線ＲＳＴ１及び読出し制御線ＲＳ１の信号を、ＲＳＴ、ＲＳとして示している。また、以下の説明において、（１）、（２ａ）、（２ｂ）、（３ａ）、（３ｂ）の説明は、それぞれ、図６に示す各期間（１）、（２ａ）、（２ｂ）、（３ａ）、（３ｂ）に対応する。
　蓄積ノードＮ２の容量ＣＮ２は、下記の式で表される。ＣＤＳ、ＣＤＭは、それぞれ、第１、第２フォトダイオードＤＳ、ＤＭの寄生容量である。
　　　ＣＮ２＝ＣＤＳ＋ＣＤＭ＋ＣＭ１＋Ｃ２
　（１）リセット制御線ＲＳＴからハイレベルＶＲＳＴＨが供給されると、蓄積ノードＮ２の電位がＶＲＳＴＨにリセットされる。その直後に、フィードスルーによる電圧降下ＶＦＤによって、蓄積ノードＮ２の電位は下記式に示すＶＮ２０になる。但し、電圧ＶＲＳＴ＝（ＶＲＳＴＨ－ＶＲＳＴＬ）である。
　　　ＶＮ２０＝ＶＲＳＴＨ－ＶＦＤ２
　　　　　　＝ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ
　（２ａ）蓄積期間中において、受光量に応じて第１及び第２フォトダイオードＤＳ、ＤＭで発生する電荷が最小値Ｑｍｉｎのときには、蓄積ノードＮ２の電位がＶｍｉｎだけ低下してＶＮ２１になる。
　　　ＶＮ２１＝ＶＮ２０－Ｖｍｉｎ
　　　　　　＝ＶＮ２０－Ｑｍｉｎ／ＣＮ２
　（３ａ）蓄積ノードＮ２に、蓄積容量Ｃ２を介して読出し信号のハイレベルＶＲＳＨが印加されることにより、ＭＯＳトランジスタＭ１のゲート電圧は、ＭＯＳトランジスタＭ１が線形領域で動作できる範囲まで突き上げられる。このときのゲート電圧ＶＧ２Ｈは、下記式で表される。但し、電圧ＶＲＳ＝（ＶＲＳＨ－ＶＲＳＬ）である。
　　　　ＶＧ２Ｈ
　　　＝ＶＮ２１＋Ｃ２／ＣＮ２×ＶＲＳ
　　　＝ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ－Ｑｍｉｎ／ＣＮ２＋Ｃ２／ＣＮ２×ＶＲＳ
　（２ｂ）一方、蓄積期間中において、受光量に応じて第１及び第２フォトダイオードＤＳ、ＤＭで発生する電荷が最大値Ｑｍａｘのときには、蓄積ノードＮ２の電位がＶｍａｘだけ低下してＶＮ２２になる。
　　　ＶＮ２２＝ＶＮ２０－Ｖｍａｘ
　　　　　　＝ＶＮ２０－Ｑｍａｘ／ＣＮ２
　（３ｂ）蓄積ノードＮ２に、蓄積容量Ｃ２を介して読出し信号のハイレベルＶＲＳＨが印加されることにより、ＭＯＳトランジスタＭ１のゲート電圧は、ＭＯＳトランジスタＭ１が線形領域で動作できる範囲まで突き上げられる。このときのゲート電圧ＶＧ２Ｌは、下記式で表される。
　　　　ＶＧ２Ｌ
　　　＝ＶＮ２２＋Ｃ２／ＣＮ２×ＶＲＳ
　　　＝ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ－Ｑｍａｘ／ＣＮ２＋Ｃ２／ＣＮ２×ＶＲＳ
　＜センサ感度＞
　センサ感度Ｓは、以下の算出式によって表される。すなわち、センサ感度Ｓは、センサデータ読み出し時（上記（３ａ）、（３ｂ）の期間）のＭＯＳトランジスタＭ１のゲート電圧のレンジ（ＶＧ２Ｈ－ＶＧ２Ｌ）に等しい。
　　Ｓ＝ＶＧ２Ｈ－ＶＧ２Ｌ
　　　＝（Ｑｍａｘ－Ｑｍｉｎ）／ＣＮ２
　　　＝（Ｑｍａｘ－Ｑｍｉｎ）／（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋Ｃ２）
　ただし、ＶＧ２Ｈ及びＶＧ２Ｌは、ＭＯＳトランジスタＭ１が線形領域で動作するための下記の条件式を満たす必要がある。そのため、蓄積容量Ｃ２には、以下の説明のとおり、上限値及び下限値が存在する。ＶＬＩＮＨは、ＭＯＳトランジスタＭ１が線形領域で動作するためのゲート電圧の上限値であり、ＶＬＩＮＬは、ＭＯＳトランジスタＭ１が線形領域で動作するためのゲート電圧の下限値である。
　　ＶＧ２Ｈ≦ＶＬＩＮＨ、かつ、ＶＧ２Ｌ≧ＶＬＩＮＬ
　これにより、蓄積容量Ｃ２の上限値の式は下記のとおりになる。すなわち、ＶＧ２Ｈ≦ＶＬＩＮＨより、
　ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ－Ｑｍｉｎ／ＣＮ２＋Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　　　　　　　　　　　　　　　　　　　　　　≦ＶＬＩＮＨ
　これを変形して、
　（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋Ｃ２）ＶＲＳＴＨ－ＣＤＳＶＲＳＴ－Ｑｍｉｎ＋Ｃ２×ＶＲＳ
　　　　　　　　　　　　　　　　　≦（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋Ｃ２）ＶＬＩＮＨ
　従って、蓄積容量Ｃ２の上限値は、
　Ｃ２≦
　｛Ｑｍｉｎ＋ＣＤＳＶＲＳＴ＋（ＣＤＳ＋ＣＤＭ＋ＣＭ１）（ＶＬＩＮＨ－ＶＲＳＴＨ）｝
　　　　　　　　　　　　　　　　　　　　／（ＶＲＳＴＨ＋ＶＲＳ－ＶＬＩＮＨ）
　また、蓄積容量Ｃ２の下限値の式は下記のとおりになる。すなわち、ＶＧ２Ｌ≧ＶＬＩＮＬより、
　　ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ－Ｑｍａｘ／ＣＮ２＋Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　　　　　　　　　　　　　　　　　　　　　　≧ＶＬＩＮＬ
　これを変形して、
　（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋Ｃ２）ＶＲＳＴＨ－ＣＤＳＶＲＳＴ－Ｑｍａｘ＋Ｃ２×ＶＲＳ
　　　　　　　　　　　　　　　　　≧（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋Ｃ２）ＶＬＩＮＬ
　従って、蓄積容量Ｃ２の下限値は、
　Ｃ２≧
　｛Ｑｍａｘ＋ＣＤＳＶＲＳＴ＋（ＣＤＳ＋ＣＤＭ＋ＣＭ１）（ＶＬＩＮＬ－ＶＲＳＴＨ）｝
　　　　　　　　　　　　　　　　　　　　／（ＶＲＳＴＨ＋ＶＲＳ－ＶＬＩＮＬ）
　以上のとおり、センサ感度Ｓは、ＭＯＳトランジスタＭ１を線形領域で動作させるための蓄積容量Ｃ２の制限式とともに、下記の式で表される。
　　　Ｓ＝（Ｑｍａｘ－Ｑｍｉｎ）／（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋Ｃ２）
　ただし、
｛Ｑｍａｘ＋ＣＤＳＶＲＳＴ＋（ＣＤＳ＋ＣＤＭ＋ＣＭ１）（ＶＬＩＮＬ－ＶＲＳＴＨ）｝
　　　　　　　　　　　　　　　　　　　　／（ＶＲＳＴＨ＋ＶＲＳ－ＶＬＩＮＬ）
　　　≦Ｃ２≦
｛Ｑｍｉｎ＋ＣＤＳＶＲＳＴ＋（ＣＤＳ＋ＣＤＭ＋ＣＭ１）（ＶＬＩＮＨ－ＶＲＳＴＨ）｝
　　　　　　　　　　　　　　　　　　　　／（ＶＲＳＴＨ＋ＶＲＳ－ＶＬＩＮＨ）
　＜センサ感度の向上率＞
　図１２に示した従来例の構成による感度をＳ１、図１の構成による感度をＳ２、ＣＤＬ＝（ＣＤＳ＋ＣＤＭ）、Ｃ２＝αＣ１（０＜α＜１）とすると、本実施の形態の構成によるセンサ感度向上率Ｓ２／Ｓ１は、下記のとおりである。
　Ｓ２／Ｓ１＝（ＣＤＬ＋ＣＭ１＋Ｃ１）／（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋αＣ１）
　　　　　　＝１＋（１－α）Ｃ１／（ＣＤＳ＋ＣＤＭ＋ＣＭ１＋αＣ１）
　この式により、αを小さくするほどセンサ感度が向上することが分かる。しかしながら、蓄積容量Ｃ２は、ＭＯＳトランジスタＭ１が線形領域で動作するために上述のような制限を受けるので、これがセンサ感度の向上の限界となる。
　なお、本実施形態では、画素領域１の各画素に対して１つの光センサ部、すなわち、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３つの画素電極ＰＥを有する表示部に対して各々１つの光センサ部を配置している。しかし、画素領域１の構成はこれに限らず、表示部に対する光センサの割合を任意に設定することが可能である。また、光センサ部の各要素の個数及び配置も、種々の態様とすることができる。
　［第３の実施形態］
　第３の実施形態に係る光センサを含む液晶表示装置について、図７Ａ～図７Ｃを参照して説明する。本実施形態では、液晶表示装置の画素領域に設けられた光センサ部が、第２の実施形態とは異なる形態を有する。なお、本実施形態の液晶表示装置は、図３に示す第２の実施形態の液晶表示装置と同様の全体構成を有する。また、画素領域１の基本的な全体構成、及び表示部の構成は、第２の実施形態と同様である。従って、第２の実施形態と同様の要素については同一の参照符号を付して、重複する説明を省略する。以降に説明する第４～第７の実施形態についても同様である。
　図７Ａは、画素領域１の概略構成を示す平面図であり、各画素ブロックＰｉ，ｋ（ｉ＝１～ｍ、ｋ＝１～ｎ）における表示部Ｄｉ，ｋと光センサ部Ｓｉ，ｋとの配置関係を示す。第２の実施形態と同様、各画素ブロックＰｉ，ｋは、１組の表示部Ｄｉ，ｋと１個の光センサ部Ｓｉ，ｋとを有する。走査線ＧＬｋ、ＣＳ電圧線ＣＳ、データ線Ｒｉ、Ｇｉ、Ｂｉ、読出し制御線ＲＳｋ、リセット制御線ＲＳＴｋ、及び逆バイアス電圧供給線ＲＳＴＬの各配線は、第２の実施形態と同様に画素領域１内に配線されている。
　図７Ｂに、図７Ａの画素領域１の単位画素である画素ブロックＰ１，１の具体的な構成を示す。表示部Ｄ１，１の構成は第２の実施形態と同様であり、光センサ部Ｓ１，１の構成が第２の実施形態と相違する。光センサ部Ｓ１，１は、同一能力の２個のフォトダイオードＤ１と、同一容量の２個の蓄積キャパシタＣ２と、１個のＭＯＳトランジスタＭ１とを備えている。
　２個のフォトダイオードＤ１のカソードは、いずれも蓄積ノードＮ２に接続されている。蓄積ノードＮ２には、さらに、２個の蓄積キャパシタＣ２の第１端子と、ＭＯＳトランジスタＭ１のゲートとが接続されている。一方（左側）のフォトダイオードＤ１のアノードは、リセット制御線ＲＳＴ１に接続されている。他方（右側）のフォトダイオードＤ１のアノードは、逆バイアス電圧供給線ＲＳＴＬに接続されている。２個の蓄積キャパシタＣ２の第２端子は、いずれも読出し制御線ＲＳ１に接続されている。
　ＭＯＳトランジスタＭ１のソースは、データ線Ｇ１に接続され、ドレインはデータ線Ｂ１に接続されている。従って、データ線Ｇ１が、センサカラムドライバ４から定電圧ＶＤＤをＭＯＳトランジスタＭ１へ供給するための配線を兼ねている。また、データ線Ｂ１が、図１における信号読出し線ＳＬを兼ねている。
　図７Ｃに、図７Ｂに示す画素ブロックＰ１，１を半導体プロセスによってガラス基板上に形成した場合の各要素のレイアウトを示す。各要素の符号は、図７Ｂに示した回路図の各要素に対応している。
　＜光センサ部の動作＞
　この構成による光センサ部Ｓ１，１の動作は、概ね、図６を参照して説明した第２の実施形態における光センサ部Ｓ１，１の動作と同様である。但し、この実施形態では、既述のとおり、第１及び第２フォトダイオードＤＳ、ＤＭが２個のフォトダイオードＤ１に置き換えられていて、蓄積キャパシタＣ２が２個用いられている。そのため、以下のとおり、蓄積ノードＮ２の容量ＣＮ２、蓄積ノードＮ２の電位ＶＮ２０等を表す式が第２の実施形態とは異なる。
　すなわち、蓄積ノードＮ２の容量ＣＮ２は、下記の式で表される。
　　　ＣＮ２＝２ＣＤ１＋ＣＭ１＋２Ｃ２
　（１）フィードスルーによる電圧降下ＶＦＤによって、蓄積ノードＮ２の電位ＶＮ２０は、下記の式で表される。
　　　ＶＮ２０＝ＶＲＳＴＨ－ＣＤ１／ＣＮ２×ＶＲＳＴ
　（２）蓄積期間中に１個のフォトダイオードＤ１で発生する電荷が最小値Ｑｍｉｎ及び最大値Ｑｍａｘのときに、蓄積ノードＮ２が達する電位ＶＮ２１、ＶＮ２２は、それぞれ下記の式で表される。
　　　最小値Ｑｍｉｎの場合、　ＶＮ２１＝ＶＮ２０－２Ｑｍｉｎ／ＣＮ２
　　　最大値Ｑｍａｘの場合、　ＶＮ２２＝ＶＮ２０－２Ｑｍａｘ／ＣＮ２
　（３）読出し信号のハイレベルＶＲＳＨが印加されることにより突き上げられる蓄積ノードＮ２の電位ＶＧ２Ｈ（Ｑｍｉｎの場合）、ＶＧ２Ｌ（Ｑｍａｘの場合）は、それぞれ下記の式で表される。
　　　ＶＧ２Ｈ＝ＶＮ２１＋２Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　＝ＶＲＳＴＨ－ＣＤ１／ＣＮ２×ＶＲＳＴ－２Ｑｍｉｎ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　＋２Ｃ２／ＣＮ２×ＶＲＳ
　　　ＶＧ２Ｌ＝ＶＮ２２＋２Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　＝ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ－２Ｑｍａｘ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　＋２Ｃ２／ＣＮ２×ＶＲＳ
　特に説明しないが、センサ感度及びセンサ感度の向上率を表す式も、以上のような各値の相違に応じて第２の実施形態の場合の式を修正することにより、容易に得られる。
　［第４の実施形態］
　第４の実施形態に係る光センサを含む液晶表示装置について、図８Ａ～図８Ｃを参照して説明する。
　図８Ａは、画素領域１の概略構成を示す平面図であり、各画素ブロックＰｉ，ｋにおける表示部Ｄ２ｉ－１，ｋ、Ｄ２ｉ，ｋと光センサ部Ｓｉ，ｋとの配置関係を示す。本実施形態では、各画素ブロックＰｉ，ｋ（ｉ＝１～ｍ、ｋ＝１～ｎ）は、２組の表示部Ｄ２ｉ－１，ｋ、Ｄ２ｉ，ｋと、１個の光センサ部Ｓｉ，ｋとを有する。すなわち、画素領域１には、水平方向に２ｍ組の表示部が配置され、縦方向にｎ組の表示部が配置されている。これにより、液晶表示装置の解像度は、２ｍ×ｎとなる。
　図８Ｂに、図８Ａの画素領域１の単位画素である画素ブロックＰ１，１の具体的な構成を示す。表示部Ｄ１，１、Ｄ２，１の各々の構成は、第２の実施形態と同様である。この実施形態では、２組の表示部Ｄ１，１、Ｄ２，１に対して光センサ部Ｓ１，１が１つ設けられている。光センサ部Ｓ１，１は、同一能力の５個のフォトダイオードＤ１と、同一容量の５個の蓄積キャパシタＣ２と、１個のＭＯＳトランジスタＭ１とを備えている。
　５個のフォトダイオードＤ１のカソードは、いずれも蓄積ノードＮ２に接続されている。蓄積ノードＮ２には、さらに、５個の蓄積キャパシタＣ２の第１端子と、ＭＯＳトランジスタＭ１のゲートとが接続されている。５個のフォトダイオードＤ１のうち一つのフォトダイオードＤ１（図８Ｂにおいて左端から３番目のフォトダイオードＤ１）のアノードのみが、リセット制御線ＲＳＴ１に接続されている。他の４個のフォトダイオードＤ１のアノードは、逆バイアス電圧供給線ＲＳＴＬに接続されている。５個の蓄積キャパシタＣ２の第２端子は、いずれも読出し制御線ＲＳ１に接続されている。
　ＭＯＳトランジスタＭ１のソースは、表示部Ｄ１，１のデータ線Ｇ１に接続されていて、ドレインは表示部Ｄ１，１のデータ線Ｂ１に接続されている。従って、データ線Ｇ１が、センサカラムドライバ４から定電圧ＶＤＤをＭＯＳトランジスタＭ１へ供給するための配線を兼ねている。また、データ線Ｂ１が、図１における信号読出し線ＳＬを兼ねている。
　図８Ｃに、図８Ｂに示す画素ブロックＰ１，１を半導体プロセスによってガラス基板上に形成した場合の各要素のレイアウトを示す。各要素の符号は、図８Ｂに示した回路図の各要素に対応している。
　＜光センサ部の動作＞
　上述の構成を有する光センサ部Ｓ１，１の動作は、概ね、図６を参照して説明した第２の実施形態における光センサ部Ｓ１，１の動作と同様である。但し、本実施形態では、５個のフォトダイオードＤ１及び５個の蓄積キャパシタＣ２が用いられているとともに、１個のフォトダオードＤ１がリセット制御線ＲＳＴ１に接続されている。そのため、以下のとおり、蓄積ノードＮ２の容量ＣＮ２、蓄積ノードＮ２の電位ＶＮ２０等の式が第２の実施形態とは異なる。
　すなわち、蓄積ノードＮ２の容量ＣＮ２は、下記の式で表される。
　　　ＣＮ２＝５ＣＤ１＋ＣＭ１＋５Ｃ２
　（１）フィードスルーによる電圧降下ＶＦＤによって、蓄積ノードＮ２の電位ＶＮ２０は、下記の式で表される。
　　　ＶＮ２０＝ＶＲＳＴＨ－ＣＤ１／ＣＮ２×ＶＲＳＴ
　（２）蓄積期間中に前記１個のフォトダイオードＤ１が発生する電荷が最小値Ｑｍｉｎ、及び最大値Ｑｍａｘのときに、蓄積ノードＮ２の電位ＶＮ２１、ＶＮ２２は、それぞれ下記の式で表される。
　　　最小値Ｑｍｉｎの場合、　ＶＮ２１＝ＶＮ２０－５Ｑｍｉｎ／ＣＮ２
　　　最大値Ｑｍａｘの場合、　ＶＮ２２＝ＶＮ２０－５Ｑｍａｘ／ＣＮ２
　（３）読出し信号のハイレベルＶＲＳＨが印加されることにより突き上げられる蓄積ノードＮ２の電位ＶＧ２Ｈ（Ｑｍｉｎの場合）、ＶＧ２Ｌ（Ｑｍａｘの場合）は、それぞれ下記の式で表される。
　　　ＶＧ２Ｈ＝ＶＮ２１＋５Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　＝ＶＲＳＴＨ－ＣＤ１／ＣＮ２×ＶＲＳＴ－５Ｑｍｉｎ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　　＋５Ｃ２／ＣＮ２×ＶＲＳ
　　　ＶＧ２Ｌ＝ＶＮ２２＋５Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　＝ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ－５Ｑｍａｘ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　　＋５Ｃ２／ＣＮ２×ＶＲＳ
　また、特に説明しないが、センサ感度及びセンサ感度の向上率を表す式も、以上のような各値の相違に応じて第２の実施形態の場合の式を修正することにより、容易に得られる。
　［第５の実施形態］
　第５の実施形態に係る光センサを含む液晶表示装置の構成について、図９Ａ～図９Ｃを参照して説明する。
　図９Ａは、画素領域１の概略構成を示す平面図であり、各画素ブロックＰｉ，ｋにおける表示部Ｄ２ｉ－１，ｋ、Ｄ２ｉ，ｋと光センサ部Ｓｉ，ｋとの配置関係を示す。本実施形態では、第４の実施形態と同様、各画素ブロックＰｉ，ｋ（ｉ＝１～ｍ、ｋ＝１～ｎ）は、２組の表示部Ｄ２ｉ－１，ｋ、Ｄ２ｉ，ｋと１個の光センサ部Ｓｉ，ｋとを備えている。すなわち、画素領域１には、水平方向に２ｍ組の表示部が配置されていて、縦方向にｎ組の表示部が配置されている。これにより、液晶表示装置の解像度は２ｍ×ｎになる。
　図９Ｂに、図９Ａの画素領域１の単位画素である画素ブロックＰ１，１の具体的な構成を示す。表示部Ｄ１，１、Ｄ２，１の各々の構成は、第２の実施形態と同様である。この実施形態では、２組の表示部Ｄ１，１、Ｄ２，１に対して１つの光センサ部Ｓ１，１が配置されている。光センサ部Ｓ１，１は、同一能力の５個のフォトダイオードＤ１と、同一容量の５個の蓄積キャパシタＣ２と、１個のＭＯＳトランジスタＭ１とを備えている。
　５個のフォトダイオードＤ１のカソードは、いずれも、蓄積ノードＮ２に接続されている。蓄積ノードＮ２には、さらに、５個の蓄積キャパシタＣ２の第１端子とＭＯＳトランジスタＭ１のゲートとが接続されている。５個のフォトダイオードＤ１のうち２個のフォトダイオードＤ１（図９Ｂにおいて、左端のフォトダイオードＤ１、及び左端から３番目のフォトダイオードＤ１）のアノードが、リセット制御線ＲＳＴ１に接続されている。他の３個のフォトダイオードＤ１のアノードは、逆バイアス電圧供給線ＲＳＴＬに接続されている。５個の蓄積キャパシタＣ２の第２端子は、いずれも読出し制御線ＲＳ１に接続されている。
　ＭＯＳトランジスタＭ１のソースは、表示部Ｄ１，１のデータ線Ｇ１に接続され、ドレインは表示部Ｄ１，１のデータ線Ｂ１に接続されている。従って、データ線Ｇ１が、センサカラムドライバ４から定電圧ＶＤＤをＭＯＳトランジスタＭ１へ供給するための配線を兼ねている。また、データ線Ｂ１が、図１における信号読出し線ＳＬを兼ねている。
　図９Ｃに、図９Ｂに示す画素ブロックＰ１，１を半導体プロセスによってガラス基板上に形成した場合の各要素のレイアウトを示す。各要素の符号は、図９Ｂに示した回路図の各要素に対応している。
　＜光センサ部の動作＞
　上述の構成を有する光センサ部Ｓ１，１の動作は、概ね、図６を参照して説明した第２の実施形態の光センサ部Ｓ１，１の動作と同様である。但し、本実施形態では、５個のフォトダイオードＤ１及び５個の蓄積キャパシタＣ２が用いられているとともに、２個のフォトダイオードＤ１がリセット制御線ＲＳＴ１に接続されている。そのため、以下のとおり、蓄積ノードＮ２の容量ＣＮ２、蓄積ノードＮ２の電位ＶＮ２０等の式が第２の実施形態とは異なる。
　すなわち、蓄積ノードＮ２の容量ＣＮ２は、下記の式で表される。
　　　ＣＮ２＝５ＣＤ１＋ＣＭ１＋５Ｃ２
　（１）フィードスルーによる電圧降下ＶＦＤによって、蓄積ノードＮ２の電位ＶＮ２０は、下記の式で表される。
　　　ＶＮ２０＝ＶＲＳＴＨ－２ＣＤ１／ＣＮ２×ＶＲＳＴ
　（２）蓄積期間中に１個のフォトダイオードＤ１で発生する電荷が最小値Ｑｍｉｎ、及び最大値Ｑｍａｘのときに、蓄積ノードＮ２の電位ＶＮ２１、ＶＮ２２は、それぞれ下記の式で表される。
　　　最小値Ｑｍｉｎの場合、　ＶＮ２１＝ＶＮ２０－５Ｑｍｉｎ／ＣＮ２
　　　最大値Ｑｍａｘの場合、　ＶＮ２２＝ＶＮ２０－５Ｑｍａｘ／ＣＮ２
　（３）読出し信号のハイレベルＶＲＳＨが印加されることにより突き上げられる蓄積ノードＮ２の電位ＶＧ２Ｈ（Ｑｍｉｎの場合）、ＶＧ２Ｌ（Ｑｍａｘの場合）は、それぞれ下記の式で表される。
　　　ＶＧ２Ｈ＝ＶＮ２１＋５Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　＝ＶＲＳＴＨ－２ＣＤ１／ＣＮ２×ＶＲＳＴ－５Ｑｍｉｎ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　＋５Ｃ２／ＣＮ２×ＶＲＳ
　　　ＶＧ２Ｌ＝ＶＮ２２＋５Ｃ２／ＣＮ２×ＶＲＳ
　　　　　　＝ＶＲＳＴＨ－２ＣＤＳ／ＣＮ２×ＶＲＳＴ－５Ｑｍａｘ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　＋５Ｃ２／ＣＮ２×ＶＲＳ
　また、特に詳しく説明しないが、センサ感度及びセンサ感度の向上率を表す式も、以上のような各値の相違に応じて第２の実施形態の場合の式を修正することにより、容易に得られる。
　本実施形態の構成によれば、２個のフォトダイオードＤ１がリセット制御線ＲＳＴ１に接続されているので、リセット能力が向上し、短時間でリセットできる利点がある。
　［第６の実施形態］
　第６の実施形態に係る光センサを含む液晶表示装置の構成について、図１０Ａ～図１０Ｃを参照して説明する。
　図１０Ａは、画素領域１の概略構成を示す平面図であり、各画素ブロックＰｉ，ｋにおける表示部Ｄ２ｉ－１，ｋ、Ｄ２ｉ，ｋと光センサ部Ｓｉ，ｋとの配置関係を示す。本実施形態では、第４の実施形態と同様、各画素ブロックＰｉ，ｋ（ｉ＝１～ｍ、ｋ＝１～ｎ）は、２組の表示部Ｄ２ｉ－１，ｋ、Ｄ２ｉ，ｋと１個の光センサ部Ｓｉ，ｋとを備えている。すなわち、画素領域１には、水平方向に２ｍ組の表示部が配置されていて、縦方向にｎ組の表示部が配置されている。これにより、液晶表示装置の解像度は、２ｍ×ｎになる。
　図１０Ｂに、図１０Ａの画素領域１の単位画素である画素ブロックＰ１，１の具体的な構成を示す。表示部Ｄ１，１、Ｄ２，１の各々の構成は、第２の実施形態と同様である。この実施形態では、２組の表示部Ｄ１，１、Ｄ２，１に対して１つの光センサ部Ｓ１，１が配置されている。光センサ部Ｓ１，１は、同一能力の４個のフォトダイオードＤ１と、同一容量の４個の蓄積キャパシタＣ２と、２個のＭＯＳトランジスタＭ１とを備えている。
　４個のフォトダイオードＤ１のカソードは、いずれも、蓄積ノードＮ２に接続されている。蓄積ノードＮ２には、さらに、４個の蓄積キャパシタＣ２の第１端子と２個のＭＯＳトランジスタＭ１のゲートとが接続されている。４個のフォトダイオードＤ１のうち１個のフォトダイオードＤ１（図１０Ｂにおける左端から２番目のフォトダイオードＤ１）のアノードが、リセット制御線ＲＳＴ１に接続されている。他の３個のフォトダイオードＤ１のアノードは、逆バイアス電圧供給線ＲＳＴＬに接続されている。４個の蓄積キャパシタＣ２の第２端子は、いずれも、読出し制御線ＲＳ１に接続されている。
　２個のＭＯＳトランジスタＭ１のソースは、それぞれ、表示部Ｄ１，１のデータ線Ｒ１、Ｂ１に接続されていて、ドレインは表示部Ｄ１，１のデータ線Ｇ１に接続されている。従って、データ線Ｒ１、Ｂ１が、定電圧ＶＤＤをＭＯＳトランジスタＭ１へ供給するための配線を兼ねている。また、データ線Ｇ１が、図１における信号読出し線ＳＬを兼ねている。
　図１０Ｃに、図１０Ｂに示す画素ブロックＰ１，１を半導体プロセスによってガラス基板上に形成した場合の各要素のレイアウトを示す。各要素の符号は、図１０Ｂに示した回路図の各要素に対応している。
　＜光センサ部の動作＞
　この構成による光センサ部Ｓ１，１の動作は、概ね、図６を参照して説明した第２の実施形態の光センサ部Ｓ１，１の動作と同様である。但し、この実施形態では、４個のフォトダイオードＤ１、４個の蓄積キャパシタＣ２、及び、２個のＭＯＳトランジスタＭ１が用いられている。そのため、以下のとおり、蓄積ノードＮ２の容量ＣＮ２、蓄積ノードＮ２の電位ＶＮ２０等を表す式が第２の実施形態とは異なる。
　すなわち、蓄積ノードＮ２の容量ＣＮ２は、下記の式で表される。
　　　ＣＮ２＝４ＣＤ１＋２ＣＭ１＋４Ｃ２
　（１）フィードスルーによる電圧降下ＶＦＤによって、蓄積ノードＮ２の電位ＶＮ２０は、下記の式で表される。
　　　ＶＮ２０＝ＶＲＳＴＨ－ＣＤ１／ＣＮ２×ＶＲＳＴ
　（２）蓄積期間中に１個のフォトダイオードＤ１で発生する電荷が最小値Ｑｍｉｎ、及び最大値Ｑｍａｘのときに、蓄積ノードＮ２の電位ＶＮ２１、ＶＮ２２は、それぞれ下記の式で表される。
　　　最小値Ｑｍｉｎの場合、　ＶＮ２１＝ＶＮ２０－４Ｑｍｉｎ／ＣＮ２
　　　最大値Ｑｍａｘの場合、　ＶＮ２２＝ＶＮ２０－４Ｑｍａｘ／ＣＮ２
　（３）読出し信号のハイレベルＶＲＳＨが印加されることにより突き上げられる蓄積ノードＮ２の電位ＶＧ２Ｈ（Ｑｍｉｎの場合）、ＶＧ２Ｌ（Ｑｍａｘの場合）は、それぞれ下記の式で表される。
　　ＶＧ２Ｈ＝ＶＮ２１＋４Ｃ２／ＣＮ２×ＶＲＳ
　　　　　＝ＶＲＳＴＨ－ＣＤ１／ＣＮ２×ＶＲＳＴ－４Ｑｍｉｎ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　＋４Ｃ２／ＣＮ２×ＶＲＳ
　　ＶＧ２Ｌ＝ＶＮ２２＋４Ｃ２／ＣＮ２×ＶＲＳ
　　　　　＝ＶＲＳＴＨ－ＣＤＳ／ＣＮ２×ＶＲＳＴ－４Ｑｍａｘ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　＋４Ｃ２／ＣＮ２×ＶＲＳ
　また、特に説明しないが、センサ感度及びセンサ感度の向上率を表す式も、以上のような各値の相違に応じて第２の実施形態の場合の式を修正することにより、容易に得られる。
　本実施形態の構成によれば、センサ出力読出し用のＭＯＳトランジスタＭ１が２個用いられているので、読出し時間を短縮できる利点がある。
　［第７の実施形態］
　第７の実施形態に係る光センサを含む液晶表示装置の構成について、図１１Ａ～図１１Ｃを参照して説明する。
　図１１Ａは、画素領域１の概略構成を示す平面図であり、各画素ブロックＰｉ，ｋにおける表示部Ｄ４ｉ－３，ｋ、Ｄ４ｉ－２，ｋ、Ｄ４ｉ－１，ｋ、Ｄ４ｉ，ｋと光センサ部Ｓｉ，ｋとの配置関係を示す。本実施形態では、各画素ブロックＰｉ，ｋ（ｉ＝１～ｍ、ｋ＝１～ｎ）は、４組の表示部Ｄ４ｉ－３，ｋ、Ｄ４ｉ－２，ｋ、Ｄ４ｉ－１，ｋ、Ｄ４ｉ，ｋと、１個の光センサ部Ｓｉ，ｋとを備えている。すなわち、画素領域１には、水平方向に４ｍ組の表示部が配置されていて、縦方向にｎ組の表示部が配置されている。これにより、液晶表示装置の解像度は、４ｍ×ｎになる。
　図１１Ｂに、図１１Ａの画素領域１の単位画素である画素ブロックＰ１，１の具体的な構成を示す。表示部Ｄ１，１、Ｄ２，１、Ｄ３，１、Ｄ４，１の各々の構成は、第２の実施形態と同様である。この実施形態では、４組の表示部Ｄ１，１、Ｄ２，１、Ｄ３，１、Ｄ４，１に対して１つの光センサ部Ｓ１，１が配置されている。光センサ部Ｓ１，１は、同一能力の１０個のフォトダイオードＤ１と、同一容量の１０個の蓄積キャパシタＣ２と、２個のＭＯＳトランジスタＭ１とを備えている。
　１０個のフォトダイオードＤ１のカソードは、いずれも、蓄積ノードＮ２に接続されている。蓄積ノードＮ２には、さらに、１０個の蓄積キャパシタＣ２の第１端子と２個のＭＯＳトランジスタＭ１のゲートとが接続されている。１０個のフォトダイオードＤ１のうち２個のフォトダイオードＤ１（図１１Ｂにおいて、左端から２番目及び右端から２番目のフォトダイオードＤ１）のアノードが、リセット制御線ＲＳＴ１に接続されている。他の８個のフォトダイオードＤ１のアノードは、逆バイアス電圧供給線ＲＳＴＬに接続されている。１０個の蓄積キャパシタＣ２の第２端子は、いずれも、読出し制御線ＲＳ１に接続されている。
　２個のＭＯＳトランジスタＭ１のソースは、それぞれ、表示部Ｄ１，１のデータ線Ｒ１、Ｂ１に接続されていて、ドレインは表示部Ｄ１，１のデータ線Ｇ１に接続されている。従って、データ線Ｒ１、Ｂ１が、定電圧ＶＤＤをＭＯＳトランジスタＭ１へ供給するための配線を兼ねている。また、データ線Ｇ１が、図１における信号読出し線ＳＬを兼ねている。
　図１１Ｃに、図１１Ｂに示す画素ブロックＰ１，１を半導体プロセスによってガラス基板上に形成した場合の各要素のレイアウトを示す。各要素の符号は、図１１Ｂに示した回路図の各要素に対応している。
　＜光センサ部の動作＞
　上述の構成を有する光センサ部Ｓ１，１の動作は、概ね、図６を参照して説明した第２の実施形態の光センサ部Ｓ１，１の動作と同様である。但し、本実施形態では、１０個のフォトダイオードＤ１、１０個の蓄積キャパシタＣ２、及び、２個のＭＯＳトランジスタＭ１が用いられている。そのため、以下のとおり、蓄積ノードＮ２の容量ＣＮ２、蓄積ノードＮ２の電位ＶＮ２０等の式が第２の実施形態とは異なる。
　すなわち、蓄積ノードＮ２の容量ＣＮ２は、下記の式で表される。
　　　ＣＮ２＝１０ＣＤ１＋２ＣＭ１＋１０Ｃ２
　（１）フィードスルーによる電圧降下ＶＦＤによって、蓄積ノードＮ２の電位ＶＮ２０は、下記の式で表される。
　　　ＶＮ２０＝ＶＲＳＴＨ－２ＣＤ１／ＣＮ２×ＶＲＳＴ
　（２）蓄積期間中に１個のフォトダイオードＤ１で発生する電荷が最小値Ｑｍｉｎ、及び最大値Ｑｍａｘのときに、蓄積ノードＮ２の電位ＶＮ２１、ＶＮ２２は、それぞれ下記の式で表される。
　　　最小値Ｑｍｉｎの場合、　ＶＮ２１＝ＶＮ２０－１０Ｑｍｉｎ／ＣＮ２
　　　最大値Ｑｍａｘの場合、　ＶＮ２２＝ＶＮ２０－１０Ｑｍａｘ／ＣＮ２
　（３）読出し信号のハイレベルＶＲＳＨが印加されることにより突き上げられる蓄積ノードＮ２の電位ＶＧ２Ｈ（Ｑｍｉｎの場合）、ＶＧ２Ｌ（Ｑｍａｘの場合）は、それぞれ下記の式で表される。
　　ＶＧ２Ｈ＝ＶＮ２１＋１０Ｃ２／ＣＮ２×ＶＲＳ
　　　　　＝ＶＲＳＴＨ－２ＣＤ１／ＣＮ２×ＶＲＳＴ－１０Ｑｍｉｎ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　＋１０Ｃ２／ＣＮ２×ＶＲＳ
　　ＶＧ２Ｌ＝ＶＮ２２＋４Ｃ２／ＣＮ２×ＶＲＳ
　　　　　＝ＶＲＳＴＨ－２ＣＤＳ／ＣＮ２×ＶＲＳＴ－１０Ｑｍａｘ／ＣＮ２
　　　　　　　　　　　　　　　　　　　　　　　＋１０Ｃ２／ＣＮ２×ＶＲＳ
　また、特に説明しないが、センサ感度及びセンサ感度の向上率を表す式も、以上のような各値の相違に応じて第２の実施形態の場合の式を修正することにより、容易に得られる。
　［その他の形態等］
　以上の第１～第７の各実施形態は、本発明の一実施形態に係る表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明の一実施形態に係る表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明の一実施形態に係るにかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、本発明の一実施形態に係る光センサは、光センサ付き表示装置に限られず、例えば、イメージスキャナなどその他の装置にも適用可能である。また、光センサの構成も上記の第１～第７の各実施形態に限られない。
　本発明の一実施形態は、リセット制御線からフォトダイオードを介して蓄積ノードの電位をリセットする構成の光センサに対して適用することができる。また、リセット信号は、パルス電圧がリセット期間開始時にローレベルからハイレベルに立ち上げる形態に限らず、ハイレベルからローレベルへ落とすことによって、リセット期間が始まる形態であってもよい。この場合、蓄積ノードの電位は、光電流に応じて上昇するようにフォトダイオードが接続される形態であるのが好ましい。
　本発明は、蓄積キャパシタの容量を小さくしてセンサ感度を向上させることを可能とするものであり、例えば、表示装置の画素領域内に設ける光センサとして有用である。

Claims (13)

  1. 　第１及び第２フォトダイオードと、
    　前記第１及び第２フォトダイオードのカソードがそれぞれ接続された蓄積ノードと、
    　前記蓄積ノードに第１端子が接続された蓄積キャパシタと、
    　前記蓄積ノードにゲートが接続され、該蓄積ノードの電位に応じた信号を出力するＭＯＳトランジスタとを備え、
    　前記第１フォトダイオードのアノードに対して、リセット期間中は順バイアスのパルス電圧が供給される一方、蓄積期間及び読出し期間中は逆バイアス電圧が供給され、
    　前記第２フォトダイオードのアノードに対して、全ての動作期間において、逆バイアス電圧が供給され、
    　前記蓄積キャパシタの第２端子に対して、前記リセット期間及び前記蓄積期間中は、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値未満の範囲に保持する電圧が供給され、前記読出し期間中は、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値以上の範囲に突き上げる電圧が供給される、光センサ。
  2. 　前記第１フォトダイオードは、前記第２フォトダイオードに比べて寄生容量が小さい、請求項１に記載の光センサ。
  3. 　前記第２フォトダイオードのアノードに供給される逆バイアス電圧は、前記第１フォトダイオードのアノードに供給される逆バイアス電圧と等しい、請求項１または２に記載の光センサ。
  4. 　前記蓄積キャパシタの第２端子に対して前記読出し期間に供給される電圧は、前記ＭＯＳトランジスタが線形領域で動作する範囲内に前記蓄積ノードの電位が制限されるように、設定されている、請求項１～３のいずれか１項に記載の光センサ。
  5. 　前記第１フォトダイオードのアノードは、リセット期間中に順バイアスのパルス電圧が供給されるリセット制御線に接続されていて、
    　前記第２フォトダイオードのアノードは、全ての動作期間において、逆バイアス電圧が供給される逆バイアス電圧供給線に接続されていて、
    　前記蓄積キャパシタの第２端子は、読出し期間中に、前記蓄積ノードの電位を前記ＭＯＳトランジスタの閾値以上に突き上げるような電圧が供給される読出し制御線に接続されている、請求項１～４のいずれか１項に記載の光センサ。
  6. 　複数の画素ブロックが配列された画素領域を有する表示パネルと、
    　前記画素領域を構成する要素を駆動するための信号処理を行なう駆動回路とを備え、
    　前記画素ブロックは、表示要素により構成された表示部と、入射光を検出するための光センサ部とを含み、
    　前記光センサ部は、請求項１～５のいずれか１項に記載の光センサによって構成されている、表示装置。
  7. 　前記画素ブロックは、１個の前記表示部と１個の前記光センサ部とを含み、
    　前記光センサ部は、各１個の前記第１及び第２フォトダイオードと、１個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備える、請求項６に記載の表示装置。
  8. 　前記画素ブロックは、１個の前記表示部と１個の前記光センサ部とを含み、
    　前記光センサ部は、各１個の前記第１及び第２フォトダイオードと、２個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備える、請求項６に記載の表示装置。
  9. 　前記画素ブロックは、２個の前記表示部と１個の前記光センサ部とを含み、
    　前記光センサ部は、１個の前記第１フォトダイオードと、４個の前記第２フォトダイオードと、５個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備える、請求項６に記載の表示装置。
  10. 　前記画素ブロックは、２個の前記表示部と１個の前記光センサ部とを含み、
    　前記光センサ部は、２個の前記第１フォトダイオードと、３個の前記第２フォトダイオードと、５個の前記蓄積キャパシタと、１個の前記ＭＯＳトランジスタとを備える、請求項６に記載の表示装置。
  11. 　前記画素ブロックは、２個の前記表示部と１個の前記光センサ部とを含み、
    　前記光センサ部は、１個の前記第１フォトダイオードと、３個の前記第２フォトダイオードと、４個の前記蓄積キャパシタと、２個の前記ＭＯＳトランジスタとを備える、請求項６に記載の表示装置。
  12. 　前記画素ブロックは、４個の前記表示部と１個の前記光センサ部とを含み、
    　前記光センサ部は、２個の前記第１フォトダイオードと、８個の前記第２フォトダイオードと、１０個の前記蓄積キャパシタと、２個の前記ＭＯＳトランジスタとを備える、請求項６に記載の表示装置。
  13. 　前記表示部は、三原色の表示要素を含む、請求項６～１２のいずれか１項に記載の表示装置。
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