WO2011024444A1 - 極性反転信号生成回路及び極性反転信号生成方法 - Google Patents

極性反転信号生成回路及び極性反転信号生成方法 Download PDF

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polarity inversion
horizontal
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典夫 大川
昭浩 吉澤
芳規 和泉
徹也 甲賀
伸治 伊澤
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パナソニック株式会社
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general

Definitions

  • a liquid crystal display device of the present invention is a polarity inversion signal generation circuit in a liquid crystal display device that displays an interlaced video signal, a horizontal inversion signal generation circuit, a one-line delay circuit, a vertical period identification signal generation circuit, A plurality of signal inversion circuits and a polarity inversion signal output circuit are provided.
  • the horizontal inversion signal generation circuit generates one horizontal inversion signal from the vertical synchronization signal and the horizontal synchronization signal, and generates a horizontal inversion signal from the one horizontal period inversion signal.
  • the one-line delay circuit generates a delay signal obtained by delaying the horizontal inversion signal by one line in synchronization with the horizontal synchronization signal.
  • the vertical period identification signal generation circuit generates a vertical period identification signal obtained by counting the front edges of the vertical synchronization signal.
  • the plurality of signal inversion circuits respectively generate at least a first inversion signal obtained by inverting the horizontal inversion signal and a second inversion signal obtained by inverting the delay signal.
  • the polarity inversion signal output circuit generates and outputs a polarity inversion signal in which the vertical period identification signal is associated with at least the horizontal inversion signal, the delay signal, the first inversion signal, and the second inversion signal.
  • the polarity inversion signal generation method of the present invention is a polarity inversion signal generation method in a liquid crystal display device that displays an interlace video signal.
  • a step of generating a horizontal polarity inversion signal including n as a set, and a phase polarity inversion signal including n as a set are output to the source driver circuit. Steps.
  • FIG. 1 is a block diagram showing a configuration of a polarity inversion signal generation circuit according to the first exemplary embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a front edge detection circuit that performs front edge detection of the horizontal clock signal for the gate driver in the same embodiment.
  • FIG. 3 is a block diagram showing a configuration of a front edge detection circuit that detects the front edge of the vertical start signal for the gate driver in the same embodiment.
  • FIG. 4 is a block diagram for generating a 2H period signal from the reset signal and the front edge signal of the gate driver vertical clock signal in the embodiment.
  • FIG. 5 is a block diagram for generating a 2H inverted signal from the reset signal and the 2H periodic signal in the embodiment.
  • FIG. 12 is a block diagram of a 4H inverted signal generation circuit in the same embodiment.
  • FIG. 13 is a block diagram showing a configuration of a vertical period identification signal generation circuit in the same embodiment.
  • FIG. 14 is a diagram showing an output waveform of the 4H inverted signal in the same embodiment.
  • FIG. 15A is a diagram showing an average applied voltage and a liquid crystal drawing image by the frame memory.
  • FIG. 15B is a diagram showing an average applied voltage and a liquid crystal drawing image by the frame memory.
  • FIG. 16A is a diagram showing an input signal for explaining an average applied voltage and a liquid crystal drawing image in a 2H inverted signal by a conventional line memory.
  • FIG. 16B is a diagram showing an average applied voltage and a liquid crystal drawing image with a 2H inversion signal by a conventional line memory.
  • FIG. 17A is a diagram showing an input signal for explaining an average applied voltage and a liquid crystal drawing image by a 2H inversion signal in Embodiment 1 of the present invention.
  • FIG. 17B is a diagram showing an average applied voltage based on a 2H inversion signal and a liquid crystal drawing image according to Embodiment 1 of the present invention.
  • FIG. 18A is a diagram showing an input signal for explaining an average applied voltage and a liquid crystal drawing image by a 4H inversion signal in Embodiment 2 of the present invention.
  • FIG. 18B is a diagram showing an average applied voltage and a liquid crystal drawing image by a 4H inversion signal in Embodiment 2 of the present invention.
  • FIG. 18C is a diagram illustrating an average applied voltage and a liquid crystal drawing image according to a 4H inversion signal according to Embodiment 2 of the present invention.
  • FIG. 19 is a block diagram showing the concept of polarity inversion signal switching in Embodiment 3 of the present invention.
  • FIG. 20 is a block diagram showing a configuration of a polarity inversion signal generation circuit according to Embodiment 4 of the present invention.
  • FIG. 21 is a flowchart for explaining the polarity inversion signal generation method according to the fourth embodiment.
  • FIG. 22 is a flowchart for explaining another example of the polarity inversion signal generation method according to the fourth embodiment.
  • FIG. 23 is a diagram showing an output waveform of the 8H inverted signal in the case of a 4-frame cycle in the fourth embodiment of the present invention.
  • FIG. 24 is a diagram showing an output waveform of an example of an 8H inverted signal in the case of an 8-frame period in Embodiment 4 of the present invention.
  • FIG. 25 is a diagram showing an output waveform of another example of the 16H inverted signal in the case of the 8-frame period in the fourth embodiment of the present invention.
  • FIG. 26A is a diagram showing an output waveform of another example of the 16H inverted signal in the case of 16 frame periods in the fourth embodiment of the present invention.
  • FIG. 26B is a diagram showing an output waveform of another example of the 16H inverted signal in the case of the 16 frame period according to Embodiment 4 of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a polarity inversion signal generation circuit 1 according to the first exemplary embodiment of the present invention.
  • the polarity inversion signal generation circuit 1 includes a front edge detection circuit 2, a front edge detection circuit 3, a two horizontal inversion signal generation circuit (hereinafter abbreviated as 2H inversion signal generation circuit) 4 as a horizontal inversion signal generation circuit,
  • the circuit includes a vertical period identification signal generation circuit 5, a one-line delay circuit 6, an inverter circuit 7, an inverter circuit 8, and a four-input one-output circuit 9 as a polarity inversion signal output circuit.
  • the 4-input 1-output circuit 9 generates four types of polarity inversion signals whose outputs are inverted to a logical H level and a logical L level every two horizontal periods, and whose phases are different by one line.
  • the 4-input 1-output circuit 9 outputs the generated polarity inversion signal as a source driver polarity inversion signal.
  • the front edge detection circuit 2 generates and outputs a front edge signal of the horizontal clock signal for the gate driver from the input horizontal clock signal for the gate driver. A specific configuration of the front edge detection circuit 2 will be described later in detail with reference to FIG.
  • the front edge detection circuit 3 generates and outputs a front edge signal of the gate driver vertical start signal from the inputted gate driver vertical start signal. A specific configuration of the front edge detection circuit 3 will be described later in detail with reference to FIG.
  • the inverter circuit 7 inverts the 2H inversion signal A as the horizontal inversion signal input from the 2H inversion signal generation circuit 4 and generates the 2H inversion signal B as the first inversion signal.
  • the 1-line delay circuit 6 delays the 2H inverted signal A input from the 2H inverted signal generation circuit 4 by 1 line using a line memory, and generates a 2H inverted signal C. That is, the 1-line delay circuit 6 generates a 2H inverted signal C as a horizontal inverted signal as a delayed signal delayed by 1 line in synchronization with the horizontal synchronizing signal.
  • the inverter circuit 8 inverts the 2H inverted signal C as the delayed signal delayed by one line input from the 1-line delay circuit 6, and generates the 2H inverted signal D as the second inverted signal. That is, the inverter circuit 7 and the inverter circuit 8 as a plurality of signal inverting circuits respectively generate a first inverted signal obtained by inverting the two horizontal inverted signals and a second inverted signal obtained by invert
  • FIG. 2 is a block diagram showing a configuration of the front edge detection circuit 2 in the present embodiment.
  • the input horizontal clock signal for the gate driver is delayed by one clock in the flip-flop 10, the delayed signal is further delayed by one clock in the flip-flop 11, and the signal delayed in the flip-flop 11 is converted into the inverter 12. Invert the signal. Then, the signal inverted by the inverter 12 and the signal delayed by the flip-flop 10 are input to the OR circuit 13 to generate the front edge signal of the horizontal clock signal for the gate driver.
  • 1H represents one horizontal period.
  • FIG. 3 is a block diagram showing a configuration of the front edge detection circuit 3 in the present embodiment.
  • the gate driver vertical start signal is delayed by one clock in the flip-flop 14, the delayed signal is further delayed by one clock in the flip-flop 15, and the signal delayed in the flip-flop 15 is converted into the inverter 16. Invert the signal. Then, the signal inverted by the inverter 16 and the signal delayed by the flip-flop 14 are input to the OR circuit 17 to generate the front edge signal of the vertical start signal for the gate driver.
  • 1V represents one vertical period.
  • FIG. 4 is a block diagram for generating a 2H period signal from the reset signal and the front edge signal of the horizontal clock signal for the gate driver input from the front edge detection circuit 2.
  • FIG. 5 is a block diagram for generating a 2H inverted signal from the reset signal and the 2H periodic signal.
  • the signal output from the selector 18 that is set to [0] during the reset period is the signal that is inverted by the inverter 19 every time the front edge signal of the gate driver vertical clock signal is input, and the signal that is not performed Is input to the selector 20.
  • the selector 18 outputs a signal whose logic level repeats “H ⁇ L ⁇ H ⁇ L ⁇ ...” Every horizontal period.
  • the signal delayed by the flip-flop 21 is inverted by the inverter 22, and the signal inverted by the inverter 22 is input to the AND circuit 23.
  • a 2H periodic signal is generated. Each time a 2H period signal is input, the signal output from the selector 24 set to [0] during the reset period is converted to the signal that has been inverted by the inverter 25 and the signal that has not been output to the selector 26. input.
  • the selector 26 outputs a 2H inversion signal as a horizontal inversion signal in which the logic level repeats “H ⁇ L ⁇ H ⁇ L ⁇ ...” Every two horizontal periods.
  • FIG. 6 is a block diagram showing another configuration of the 2H inverted signal generation circuit 4.
  • the selector 27, the adder 28, and the selector 29 constitute a 2-bit counter circuit.
  • the signal output from the selector 27 set to [00] in the reset period is added by the adder 28 every time the front edge signal of the gate driver horizontal clock signal described with reference to FIG. 2 is input.
  • the signal output from the selector 29 is output as 2-bit data every horizontal period.
  • the selector 30 sets the logic of the most significant bit of the 2-bit data. If acquired, a 2H inversion signal is output.
  • FIG. 7 is a block diagram showing a configuration of the vertical period identification signal generation circuit 5 in the present embodiment.
  • the selector 31, the adder 32, and the selector 33 constitute a 2-bit counter circuit.
  • the signal output from the selector 31 that is set to [00] in the reset period is a signal output from the selector 33 that performs addition processing by the adder 32 each time the front edge signal of the vertical start signal for the gate driver is input.
  • 2-bit data is output every vertical period. That is, this data is assigned with data of [00] [01] [10] [11] every four vertical periods.
  • the vertical period identification signal generation circuit 5 generates a vertical period identification signal obtained by counting the front edges of the vertical synchronization signal. Specifically, the vertical period identification signal generation circuit 5 generates a vertical period identification signal that identifies four vertical periods from one vertical cycle signal.
  • the 2H inverted signal A generated by the 2H inverted signal generating circuit 4 the 2H inverted signal C subjected to the 1-line delay processing by the 1-line delay circuit 6, and the 2H inverted signal A are inverted by the inverter circuit 7.
  • 2H inverted signal B and 2H inverted signal 1 line delayed by the 1-line delay circuit 6 become 2H inverted signal D further inverted by the inverter circuit 8 and output to the 4-input 1-output circuit 9.
  • the four types of 2H inverted signals A, B, C, and D output to the 4-input 1-output circuit 9 are switched every vertical period by the vertical period identification signal input from the vertical period identification signal generation circuit 5. It is done. When the vertical period identification signal is [00], the 2H inverted signal A is selected.
  • the polarity inversion signal output circuit is a four-input one-output circuit 9 and delays the horizontal inversion signal, the delay signal, the first inversion signal, and the second inversion signal for each line based on the vertical period identification signal. Four two horizontal inversion signals are output.
  • the polarity inversion signal generation circuit in this embodiment is a polarity inversion signal generation circuit in a liquid crystal display device that displays an interlaced video signal, and includes a horizontal inversion signal generation circuit, a one-line delay circuit, A vertical period identification signal generation circuit, a horizontal inversion signal generation circuit, a signal inversion circuit, and a polarity inversion signal output circuit.
  • the polarity inversion signal generation circuit 1 generates and outputs four types of 2H inversion signals.
  • the polarity inversion signal generation circuit 41 shown in FIG. 9 is different from the first embodiment in that eight types of 4H inversion signals are generated and output.
  • FIG. 9 is a block diagram showing a configuration of the polarity inversion signal generation circuit 41 in the second embodiment of the present invention.
  • the front edge detection circuit 43 generates and outputs a front edge signal of the gate driver vertical start signal from the input gate driver vertical start signal. A specific configuration of the front edge detection circuit 43 will be described in detail later with reference to FIG.
  • the second 1-line delay circuit 47 further delays the 4H inverted signal C input from the 1-line delay circuit 46 by 1 line, and outputs a 4H inverted signal E that is delayed by 2 lines as a result.
  • the third one-line delay circuit 48 further delays the 4H inversion signal E input from the second one-line delay circuit 47 by one line, and outputs a 4H inversion signal G that is delayed by three lines as a result. .
  • the 8-input 1-output circuit 53 includes a 4H inversion signal A generated by the 4H inversion generation circuit 44, a 4H inversion signal B generated by the inverter circuit 49, and a 4H inversion signal C delayed by the 1-line delay circuit 46.
  • the 4H inverted signal G delayed by 3 lines input from the third 1-line delay circuit 48 and the 4H inverted signal H generated by the inverter circuit 52 are input, and the vertical identification generated by the vertical period identification signal generating circuit 45 is input. Based on the signal, a source driver polarity inversion signal is generated and output.
  • FIG. 10 is a block diagram showing a configuration of the front edge detection circuit 42 in the present embodiment.
  • the input horizontal clock signal for the gate driver is delayed by one clock by the flip-flop 54, the delayed signal is further delayed by one clock by the flip-flop 55, and the signal delayed by the flip-flop 55 is converted by the inverter 56. Invert the signal. Then, the signal inverted by the inverter 56 and the signal delayed by the flip-flop 54 are input to the OR circuit 57 to generate the front edge signal of the horizontal clock signal for the gate driver.
  • 1H represents one horizontal period.
  • FIG. 11 is a block diagram showing a configuration of the front edge detection circuit 43 in the present embodiment.
  • the input vertical start signal for the gate driver is delayed by one clock by the flip-flop 58, the delayed signal is further delayed by one clock by the flip-flop 59, and the signal delayed by the flip-flop 59 is converted by the inverter 60. Invert the signal. Then, the signal inverted by the inverter 60 and the signal delayed by the flip-flop 58 are input to the OR circuit 61 to generate the front edge signal of the vertical start signal for the gate driver.
  • 1V represents one vertical period.
  • the 3H-delayed 4H inverted signal G input from the third 1-line delay circuit 48 and the 4H inverted signal H inverted by the inverter circuit 52 are output to the 8-input 1-output circuit 53.
  • the vertical period identification signal generation circuit 45 generates a vertical period identification signal that identifies eight vertical periods from one vertical cycle signal.
  • the 4H inverted signal C is selected when the vertical period identifying signal is [011]
  • the 4H inverted signal B is selected when the vertical period identifying signal is [100]
  • the vertical period identifying signal is
  • [101] the 4H inverted signal H is selected, when the vertical period identifying signal is [110]
  • the 4H inverted signal E is selected, and when the vertical period identifying signal is [111], the 4H inverted signal D is selected.
  • the polarity inversion signal output circuit in this embodiment is the 8-input 1-output circuit 53, which is a horizontal inversion signal, a delay signal, a second delay signal, a third delay signal, a first inversion signal, a first inversion signal, Eight 4 horizontal inversion signals obtained by delaying the 2 inversion signal, the third inversion signal, and the fourth inversion signal for each line based on the vertical period identification signal are output.
  • the liquid crystal average applied voltage can be made zero using the line memory even if the liquid crystal average applied voltage is not made zero by the frame memory. Is possible. Further, as shown in FIGS. 16A and 16B, the liquid crystal applied average voltage cannot be made zero by the conventional video signal inversion operation by the inversion signal for each horizontal period. However, in the present embodiment, it is possible to cancel DC components remaining in the pixels of the liquid crystal display device.
  • FIGS. 17A and 18A illustrate a pattern in which three black and white lines are alternately displayed as input signals. 17B, 18B, and 18C show the case where the signals of FIGS.
  • the liquid crystal application for each liquid crystal line (displayed as “Liquid Crystal Line No” in the figure) is possible.
  • the average voltages are all “0”. That is, the video signal inversion operation (see FIGS. 17A and 17B) by the inversion signal every two horizontal periods in the first embodiment of the present invention and the video signal inversion by the inversion signal every four horizontal periods in the second embodiment of the present invention.
  • the liquid crystal average applied voltage of each pixel can be zero, that is, the DC component remaining in the pixels of the liquid crystal display device can be canceled.
  • the CPU 192 detects the ambient temperature as digital data from the thermistor characteristics and the value obtained by data conversion (A / D conversion) of the input voltage value.
  • the CPU 192 sets a low temperature threshold value (for example, the ambient temperature is 5 degrees), and when it falls below the threshold value, the nH polarity inversion generated by the polarity inversion signal generation circuit of the first and second embodiments.
  • the liquid crystal control device 193 is controlled and input to the liquid crystal display device 194 so as to shift from a signal (n is an integer of 2 or more) to a normal 1H inversion signal or a signal having a short inversion period such as 4H inversion to 2H inversion.
  • nH polarity inversion signal (n is an integer of 2 or more) or 2H inversion generated by the polarity inversion signal generation circuit of the first and second embodiments.
  • a signal having a long inversion period, such as 4H inversion, is input to the liquid crystal display device 194 by controlling the liquid crystal control device 193.
  • the polarity inversion signal generation circuit 81 includes a control circuit 83 and a polarity inversion signal output circuit 85.
  • the control circuit 83 uses the input reset signal (RST), source driver clock signal (CPH), gate driver horizontal clock signal (CPV), and gate driver vertical start signal (STV) to reverse the polarity. And a vertical period identification signal necessary for the operation of the polarity inversion signal output circuit 85.
  • the polarity inversion signal output circuit 85 outputs a source driver polarity inversion signal in accordance with the polarity inversion signal and the vertical period identification signal based on the control of the control circuit 83.
  • FIG. 21 is a flowchart for explaining the polarity inversion signal generation method according to the fourth embodiment.
  • a polarity inversion signal having a period of n (n is an integer of 4 or more) lines is generated, and m is an integer equal to or smaller than n.
  • K is an integer of n / 2 or more.
  • control circuit 83 should just invert the polarity of a polarity inversion signal for every flame
  • FIG. 23 is a diagram showing an output waveform of the 8H inverted signal in the case of a 4-frame cycle in the fourth embodiment of the present invention.
  • n may be 8 and m may be 6.
  • the control circuit 83 performs one-line delay processing and inversion processing of the waveform of one frame in two frames. In 3 frames, 1 frame inversion processing is performed. For 4 frames, 1-line delay processing for 1 frame may be performed.
  • FIG. 24 is a diagram showing an output waveform of an example of the 8H inverted signal in the case of the 8-frame period in the fourth embodiment of the present invention.
  • FIG. 24 is obtained by adding a 4-frame cycle from 5 frames to 8 frames in addition to the 4-frame cycle from 1 frame to 4 frames shown in FIG. That is, n is 8, m is 6, and k is 4.
  • 4 frames from 5 frames to 8 frames are generated by inverting 4 frames from 1 frame to 4 frames.
  • the appearance probabilities of the H level and the L level in each line are further averaged as compared with FIG. Therefore, the DC component remaining in the pixels of the liquid crystal display device can be made more uniform in the screen.
  • FIG. 25 is a diagram showing an output waveform of another example of the 16H inverted signal in the case of the 8-frame period in the fourth embodiment of the present invention.
  • n may be 16 and m may be 6.
  • the control circuit 83 performs 3-line delay processing of the waveform of one frame in two frames. In 3 frames, 1-line 2-line delay processing and inversion processing are performed. In 4 frames, 1-line delay processing is performed for 1 frame. In 5 frames, 1 frame inversion processing is performed. In 6 frames, 1-line 3-line delay processing and inversion processing are performed. In 7 frames, 1-line 2-line delay processing is performed.
  • the polarity inversion signal for 8 frames is used.
  • the polarity inversion signal pattern the polarity in all lines is inverted in any of the frames, and the H level is set. Since the ratio between the L level and the L level is equal in 8 frames, the liquid crystal average applied voltage of each pixel is zero, that is, the DC component remaining in the pixel of the liquid crystal display device can be canceled.
  • the polarity inversion signal corresponding to the same pixel as much as possible is driven to change between the H level and the L level in accordance with the frame order. For this reason, the example of FIG. 25 is shown.
  • the polarity inversion signal generation method has a period of 8 lines, has an H level of 5 continuous lines, an L level of 3 lines continuous to the H level, and A horizontal polarity inversion signal having a set of 8 lines each having 3 lines of H level continuous to the L level and 5 lines of L level continuous to the H level, each having a phase different by 1 line for each frame is generated.
  • FIG. 26A and FIG. 26B are diagrams showing output waveforms of another example of the 16H inverted signal in the case of 16 frame periods in the fourth embodiment of the present invention.
  • 8 frames from 9 frames to 16 frames are generated by inverting 8 frames from 1 frame to 8 frames. In this way, the appearance probabilities of the H level and the L level in each line are further averaged as compared with FIG. Therefore, the DC component remaining in the pixels of the liquid crystal display device can be made more uniform in the screen.
  • the polarity inversion signal generation method has a period of 16 lines, has an H level of 5 continuous lines, an L level of 3 lines continuous to the H level, and an L level. Generating a horizontal polarity inversion signal having a set of 16 lines each having 3 lines of H level and 5 lines of L level continuous to the H level, each having a phase different by 1 line for each frame; And a step of outputting a horizontal polarity inversion signal of 16 sets to the source driver circuit.
  • the polarity inversion signal generation method in the present embodiment is a polarity inversion signal generation method in a liquid crystal display device that displays an interlace video signal.
  • a step of generating a horizontal polarity inversion signal including n as a set, and a phase polarity inversion signal including n as a set are output to the source driver circuit. Steps.
  • a step of generating a polarity inversion signal a step of inverting a horizontal polarity inversion signal with k as one set, generating a horizontal polarity inversion signal with k as a set, and a horizontal with k as a set
  • the liquid crystal average applied voltage of each pixel can be zero, that is, the DC component remaining in the pixel of the liquid crystal display device can be canceled out. It becomes possible to reduce seizure.
  • the present invention can be used in a circuit for reducing afterimages and image sticking on a display surface in a liquid crystal display device with poor pixel discharge mounted with a simple configuration such as a line memory.

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Abstract

　極性反転信号生成回路は、液晶表示装置を制御する１水平期間単位で出力する水平信号と、１垂直期間単位で出力する垂直信号に基づいて、水平信号から２水平期間毎または、４水平期間毎に反転する極性反転信号の生成し、垂直信号をカウントして、極性反転信号を１垂直期間毎に少なくとも１ラインシフトさせる。

Description

極性反転信号生成回路及び極性反転信号生成方法
　本発明は、極性反転信号生成回路及び極性反転信号生成方法に関する。更に詳しくは、インターレース信号入力時に、ラインメモリを用いてＤＣ成分を相殺する制御信号を生成して、画面の焼き付きを防止する液晶表示装置における極性反転信号生成回路及び極性反転信号生成方法に関する。
　従来、ワイドＶＧＡ液晶表示装置のような高精細の液晶表示装置にインターレース信号を入力する場合、垂直スケール変換を行い表示させる。通常、ワイドＶＧＡ液晶表示装置は、ブラウン管のような飛び越し操作ではなく、フィールド間でのライン重ねによる順次操作で画像表示させている（例えば、特許文献１参照）。
　液晶表示装置は、各画素にＤＣ成分が加わると劣化する性質がある。そのため、液晶表示装置を駆動させる場合、通常、ＤＣ成分を打ち消すための極性反転信号を生成し、映像信号をその極性反転信号に合わせ、反転操作を行っている。中小型向け液晶パネルでは、上記した極性反転信号は一般的に、１水平期間毎に出力信号の論理レベルが「Ｈ→Ｌ→Ｈ→Ｌ→・・・」を繰り返す信号になる。ここで、「Ｈ」は論理値のＨレベルを、「Ｌ」は論理値のＬレベルを表している。そして、極性反転信号に補正を加えることで、液晶表示装置の各画素に残るＤＣ成分を相殺させるようにしている。また、垂直スケール変換はメモリを利用して変換するのが一般的である。
　リビング用途などの大型液晶表示装置では、フレームメモリを利用して、フィールド間の相関を取り、液晶表示装置に表示することが一般的である。しかし、車載用途などの中小型液晶表示装置の場合、フレームメモリが内蔵されている制御素子が少ないことや、価格や基板実装面積などの課題もあり、垂直スケール変換をラインメモリで実現することが多い。
　しかしながら、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）系液晶表示装置などのように、構造上、画素放電の悪い液晶表示装置では、垂直スケール変換を、ラインメモリを利用して液晶表示装置にインターレース信号を表示した場合、従来の１水平期間毎の映像信号の反転操作では、入力される映像信号によっては液晶表示装置の画素にＤＣ成分が残り、残像や焼付きの原因となってしまうという問題があった。
特開２００３－１４３５５６号公報
　本発明の液晶表示装置は、インターレース方式の映像信号を表示する液晶表示装置における極性反転信号生成回路であって、水平反転信号生成回路と、１ライン遅延回路と、垂直期間識別信号生成回路と、複数の信号反転回路と、極性反転信号出力回路と、を具備する。水平反転信号生成回路は、垂直同期信号及び水平同期信号から１水平反転信号を生成し、１水平周期反転信号から水平反転信号を生成する。１ライン遅延回路は、水平同期信号に同期させて、水平反転信号を１ライン遅延させた遅延信号として生成する。垂直期間識別信号生成回路は、垂直同期信号の前エッジをカウントした垂直期間識別信号を生成する。複数の信号反転回路は、少なくとも水平反転信号を反転した第１反転信号と遅延信号を反転した第２反転信号とをそれぞれ生成する。極性反転信号出力回路は、垂直期間識別信号と、少なくとも水平反転信号、遅延信号、第１反転信号及び第２反転信号とを夫々対応付けた極性反転信号を生成して出力する。
　このような構成により、液晶表示装置を制御する信号操作で残像や焼付きを軽減することが可能になり、安価なシステムを実現可能となる。
　また、本発明の極性反転信号生成方法は、インターレース方式の映像信号を表示する液晶表示装置における極性反転信号生成方法であって、
　１）映像信号の水平同期信号に同期し、ｎ（ｎは４以上の整数）ラインの周期を有し、連続するｎ／２ラインのＨレベルと、Ｈレベルに連続するｎ／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｎ個を１組とする水平極性反転信号を生成するステップと、ｎ個を１組とする水平極性反転信号をソースドライバー回路に出力するステップと、を有する。
　２）または、連続するｍ／２ラインのＨレベルと、Ｈレベルに連続するｍ／２ラインのＬレベルとを有し、かつ、Ｌレベルに連続する（ｎ－ｍ）／２ラインのＨレベルと、Ｈレベルに連続する（ｎ－ｍ）／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｋ（ｋはｎ／２以上の整数）個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号を反転して、ｋ個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号と、反転したｋ個を１組とする水平極性反転信号と、をソースドライバー回路に出力するステップと、を有する。
　３）または、連続するｍ／２ラインのＨレベルと、Ｈレベルに連続する（ｎ－ｍ）／２ラインのＬレベルとを有し、かつ、Ｌレベルに連続する（ｎ－ｍ）／２ラインのＨレベルと、Ｈレベルに連続するｍ／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｋ個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号を反転して、ｋ個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号と、反転したｋ個を１組とする水平極性反転信号と、をソースドライバー回路に出力するステップと、を有する。
図１は、本発明の実施の形態１にかかる極性反転信号生成回路の構成を示すブロック図である。 図２は、同実施の形態におけるゲートドライバー用水平クロック信号の前エッジ検出をおこなう前エッジ検出回路の構成を示すブロック図である。 図３は、同実施の形態におけるゲートドライバー用垂直スタート信号の前エッジ検出をおこなう前エッジ検出回路の構成を示すブロック図である。 図４は、同実施の形態におけるリセット信号とゲートドライバー用垂直クロック信号の前エッジ信号から２Ｈ周期信号を生成するブロック図である。 図５は、同実施の形態におけるリセット信号と２Ｈ周期信号から２Ｈ反転信号を生成するブロック図である。 図６は、同実施の形態における２Ｈ反転信号生成回路の他の構成を示すブロック図である。 図７は、同実施の形態における垂直期間識別信号生成回路の構成を示すブロック図である。 図８は、同実施の形態における２Ｈ反転信号の出力波形を示す図である。 図９は、本発明の実施の形態２にかかる極性反転信号生成回路の構成を示すブロック図である。 図１０は、同実施の形態におけるゲートドライバー用水平クロック信号の前エッジ検出回路の構成を示すブロック図である。 図１１は、同実施の形態におけるゲートドライバー用垂直スタート信号の前エッジ検出回路の構成を示すブロック図である。 図１２は、同実施の形態における４Ｈ反転信号生成回路ブロック図である。 図１３は、同実施の形態における垂直期間識別信号生成回路の構成を示すブロック図である。 図１４は、同実施の形態における４Ｈ反転信号の出力波形を示す図である。 図１５Ａは、フレームメモリによる平均印加電圧と液晶描画イメージを示す図である。 図１５Ｂは、フレームメモリによる平均印加電圧と液晶描画イメージを示す図である。 図１６Ａは、従来のラインメモリによる２Ｈ反転信号での平均印加電圧と液晶描画イメージを説明するための、入力信号を示す図である。 図１６Ｂは、従来のラインメモリによる２Ｈ反転信号での平均印加電圧と液晶描画イメージを示す図である。 図１７Ａは、本発明の実施の形態１における２Ｈ反転信号による平均印加電圧と液晶描画イメージを説明するための、入力信号を示す図である。 図１７Ｂは、本発明の実施の形態１における２Ｈ反転信号による平均印加電圧と液晶描画イメージを示す図である。 図１８Ａは、本発明の実施の形態２における４Ｈ反転信号による平均印加電圧と液晶描画イメージを説明するための、入力信号を示す図である。 図１８Ｂは、本発明の実施の形態２における４Ｈ反転信号による平均印加電圧と液晶描画イメージを示す図である。 図１８Ｃは、本発明の実施の形態２における４Ｈ反転信号による平均印加電圧と液晶描画イメージを示す図である。 図１９は、本発明の実施の形態３における極性反転信号切り替えの概念を示すブロック図である。 図２０は、本発明の実施の形態４における極性反転信号生成回路の構成を示すブロック図である。 図２１は、実施の形態４における極性反転信号生成方法を説明するためのフローチャートである。 図２２は、実施の形態４における極性反転信号生成方法の他の例を説明するためのフローチャートである。 図２３は、本発明の実施の形態４における４フレーム周期の場合の８Ｈ反転信号の出力波形を示す図である。 図２４は、本発明の実施の形態４における８フレーム周期の場合の８Ｈ反転信号の例の出力波形を示す図である。 図２５は、本発明の実施の形態４における８フレーム周期の場合の１６Ｈ反転信号の他の例の出力波形を示す図である。 図２６Ａは、本発明の実施の形態４における１６フレーム周期の場合の１６Ｈ反転信号の他の例の出力波形を示す図である。 図２６Ｂは、本発明の実施の形態４における１６フレーム周期の場合の１６Ｈ反転信号の他の例の出力波形を示す図である。
　（実施の形態１）
　以下に、本発明の実施形態について、図面を参照しながら説明する。図１は、本発明の実施の形態１にかかる極性反転信号生成回路１の構成を示すブロック図である。極性反転信号生成回路１は、前エッジ検出回路２と、前エッジ検出回路３と、水平反転信号生成回路としての２水平反転信号生成回路(以下、２Ｈ反転信号生成回路と略記する)４と、垂直期間識別信号生成回路５と、１ライン遅延回路６と、インバータ回路７と、インバータ回路８と、極性反転信号出力回路としての４入力１出力回路９とから構成されている。４入力１出力回路９は、２水平期間毎に出力が論理値のＨレベルと論理値のＬレベルとに反転し、かつ位相が１ラインずつ異なる４種類の極性反転信号を生成する。そして、４入力１出力回路９は、生成した極性反転信号を、ソースドライバー用極性反転信号として出力する。
　前エッジ検出回路２は、入力されたゲートドライバー用水平クロック信号からゲートドライバー用水平クロック信号の前エッジ信号を生成して出力する。前エッジ検出回路２の具体的な構成については、後ほど図２を用いて詳述する。
　前エッジ検出回路３は、入力されたゲートドライバー用垂直スタート信号からゲートドライバー用垂直スタート信号の前エッジ信号を生成して出力する。前エッジ検出回路３の具体的な構成については、後ほど図３を用いて詳述する。
　水平反転信号生成回路としての２Ｈ反転信号生成回路４は、前エッジ検出回路２から入力されたゲートドライバー用水平クロック信号の前エッジ信号とリセット信号から、２水平期間毎に出力が論理値のＨレベルと論理値のＬレベルとに反転する水平反転信号としての２水平反転信号（以下、２Ｈ反転信号と略記する）を生成して出力する。２Ｈ反転信号生成回路４の具体的な構成については、後ほど図４から図６を用いて詳述する。
　垂直期間識別信号生成回路５は、前エッジ検出回路３から入力されたゲートドライバー用垂直スタート信号の前エッジ信号とリセット信号から垂直期間識別信号を生成して出力する。垂直期間識別信号生成回路５の具体的な構成については、後ほど図７を用いて詳述する。
　インバータ回路７は、２Ｈ反転信号生成回路４から入力された水平反転信号としての２Ｈ反転信号Ａを反転し、第１反転信号としての２Ｈ反転信号Ｂを生成する。１ライン遅延回路６は、ラインメモリを用いて２Ｈ反転信号生成回路４から入力された２Ｈ反転信号Ａを１ライン遅延し、２Ｈ反転信号Ｃを生成する。すなわち、１ライン遅延回路６は、水平同期信号に同期させて、水平反転信号としての２Ｈ反転信号Ｃを、１ライン遅延させた遅延信号として生成する。インバータ回路８は、１ライン遅延回路６から入力された１ライン遅延された遅延信号としての２Ｈ反転信号Ｃを反転し、第２反転信号としての２Ｈ反転信号Ｄを生成する。すなわち、複数の信号反転回路としてのインバータ回路７とインバータ回路８は、２水平反転信号を反転した第１反転信号と遅延信号を反転した第２反転信号とをそれぞれ生成する。
　極性反転信号出力回路としての４入力１出力回路９は、２Ｈ反転生成回路４で生成された水平反転信号としての２Ｈ反転信号Ａと、インバータ回路７で生成された第１反転信号としての２Ｈ反転信号Ｂと、１ライン遅延回路６で遅延された遅延信号としての２Ｈ反転信号Ｃと、インバータ回路８で生成された第２反転信号としての２Ｈ反転信号Ｄを入力し、垂直期間識別信号生成回路５で生成された垂直識別信号により、ソースドライバー用極性反転信号を生成して出力する。
　まず、ゲートドライバー用水平クロック信号の前エッジ検出をおこなう前エッジ検出回路２について図２を用いて説明する。図２は、本実施の形態における前エッジ検出回路２の構成を示すブロック図である。前エッジ検出回路２では、入力されるゲートドライバー用水平クロック信号をフリップフロップ１０で１クロック遅延し、遅延した信号をフリップフロップ１１でさらに１クロック遅延し、フリップフロップ１１で遅延した信号をインバータ１２で信号反転する。そして、インバータ１２で反転出力された信号と、フリップフロップ１０で遅延した信号とを論理和回路１３に入力し、ゲートドライバー用水平クロック信号の前エッジ信号を生成する。なお、図２において、１Ｈは１水平期間を表す。
　次に、ゲートドライバー用垂直スタート信号の前エッジ検出をおこなう前エッジ検出回路３について図３を用いて説明する。図３は、本実施の形態における前エッジ検出回路３の構成を示すブロック図である。前エッジ検出回路３では、入力されるゲートドライバー用垂直スタート信号をフリップフロップ１４で１クロック遅延し、遅延した信号をフリップフロップ１５でさらに１クロック遅延し、フリップフロップ１５で遅延した信号をインバータ１６で信号反転する。そして、インバータ１６で反転出力された信号と、フリップフロップ１４で遅延した信号とを論理和回路１７に入力し、ゲートドライバー用垂直スタート信号の前エッジ信号を生成する。なお、図３において、１Ｖは１垂直期間を表す。
　次に、水平反転信号生成回路としての２Ｈ反転信号生成回路４について図４、図５を用いて説明する。図４は、リセット信号と前エッジ検出回路２から入力されたゲートドライバー用水平クロック信号の前エッジ信号から２Ｈ周期信号を生成するブロック図である。図５はリセット信号と２Ｈ周期信号から２Ｈ反転信号を生成するブロック図である。リセット期間中［０］にセットされるセレクタ１８から出力される信号を、ゲートドライバー用垂直クロック信号の前エッジ信号が入力される毎にインバータ１９によって反転処理を行った信号と、行わなかった信号をセレクタ２０に入力する。すると、セレクタ１８は、１水平期間ごとに論理レベルが「Ｈ→Ｌ→Ｈ→Ｌ→…」を繰り返す信号を出力する。セレクタ１８から出力された信号をフリップフロップ２１で１クロック遅延し、フリップフロップ２１で遅延した信号をインバータ２２で信号反転し、インバータ２２で反転出力された信号を、論理積回路２３に入力すると、２Ｈ周期信号が生成される。そして、２Ｈ周期信号が入力される毎に、リセット期間中［０］にセットされるセレクタ２４から出力される信号を、インバータ２５によって反転処理を行った信号と、行わなかった信号をセレクタ２６に入力する。すると、セレクタ２６は、２水平期間ごとに論理レベルが「Ｈ→Ｌ→Ｈ→Ｌ→…」を繰り返す水平反転信号としての２Ｈ反転信号を出力する。
　ここで、リセット信号とゲートドライバー用水平クロック信号の前エッジ信号から２Ｈ反転信号を生成する２Ｈ反転信号生成回路４は、上記方法以外にも図６に記載した方法でも実現可能である。図６は２Ｈ反転信号生成回路４の他の構成を示すブロック図である。図６では、セレクタ２７と加算器２８とセレクタ２９で２ビットのカウンタ回路を構成している。リセット期間で［００］にセットされるセレクタ２７から出力された信号は、図２を用いて説明したゲートドライバー用水平クロック信号の前エッジ信号の入力される毎に加算器２８によって加算処理を行うセレクタ２９で出力される信号により、１水平期間毎に２ビットデータとして出力される。ここで得られたデータの最上位ビットは２水平期間毎に「０→１→０→１→…」と繰り返す信号になることを利用し、セレクタ３０で２ビットデータの最上位ビットの論理を取得すれば、２Ｈ反転信号が出力される。
　次に、リセット信号とゲートドライバー用垂直スタート信号の前エッジ信号から垂直期間識別信号を生成する垂直期間識別信号生成回路５について、図７を用いて説明する。図７は、本実施の形態における垂直期間識別信号生成回路５の構成を示すブロック図である。図７では、セレクタ３１と加算器３２とセレクタ３３で２ビットのカウンタ回路を構成している。リセット期間で［００］にセットされるセレクタ３１から出力された信号は、ゲートドライバー用垂直スタート信号の前エッジ信号の入力される毎に加算器３２によって加算処理を行うセレクタ３３で出力される信号により、１垂直期間毎に２ビットデータとして出力される。即ち、このデータは４垂直期間毎に［００］［０１］［１０］［１１］というデータで割り当てられる。すなわち、垂直期間識別信号生成回路５は、垂直同期信号の前エッジをカウントした垂直期間識別信号を生成する。具体的には、垂直期間識別信号生成回路５は、１垂直周期信号から垂直期間を４つに識別する垂直期間識別信号を生成する。
　上記処理により、２Ｈ反転信号生成回路４で生成された２Ｈ反転信号Ａと、１ライン遅延回路６で１ライン遅延処理された２Ｈ反転信号Ｃと、２Ｈ反転信号Ａをインバータ回路７で反転処理された２Ｈ反転信号Ｂと、１ライン遅延回路６で１ライン遅延処理された２Ｈ反転信号を更にインバータ回路８で反転処理された２Ｈ反転信号Ｄとになって、４入力１出力回路９へ出力される。４入力１出力回路９に出力された４形態の２Ｈ反転信号Ａ、Ｂ、Ｃ、Ｄは、垂直期間識別信号生成回路５から入力された垂直期間識別信号によって、１垂直期間ごとに信号が切替えられる。垂直期間識別信号が［００］の時は２Ｈ反転信号Ａを選択し、垂直期間識別信号が［０１］の時は２Ｈ反転信号Ｄを選択し、垂直期間識別信号が［１０］の時は２Ｈ反転信号Ｂを選択し、垂直期間識別信号が［１１］の時は２Ｈ反転信号Ｃを選択する。
　このようにして、本実施の形態における極性反転信号出力回路は、図８に示すように、連続性のある２Ｈ反転信号を得ることができる。図８において、横軸は画面のライン数を表し、縦軸はフレームを表している。ここでは、画面は、５２５ラインを想定して図示している。図８に示すように、１フレームでは、最初に連続する２ライン（１ラインと２ライン）がＨレベルであって、次の２ライン(３ラインと４ライン)がＬレベルとなっている。そして、２フレームでは、１ラインのみＨレベルであって、続く２ライン(２ラインと３ライン)がＬレベル、続く２ライン(４ラインと５ライン)がＬレベルとなっている。このように、画面が、５２５ラインで構成されている場合、フレームの境界でも連続性のある２Ｈ反転信号を得られる。
　すなわち、極性反転信号出力回路は、４入力１出力回路９であって、水平反転信号、遅延信号、第１反転信号及び第２反転信号を、垂直期間識別信号に基づいて１ラインごとに遅延した４つの２水平反転信号を出力する。
　上記したように本実施の形態のおける極性反転信号生成回路は、インターレース方式の映像信号を表示する液晶表示装置における極性反転信号生成回路であって、水平反転信号生成回路と、１ライン遅延回路と、垂直期間識別信号生成回路と、水平反転信号生成回路と、信号反転回路と、極性反転信号出力回路と、を備えている。
　水平反転信号生成回路は、垂直同期信号及び水平同期信号から１水平反転信号を生成し、１水平周期反転信号から水平反転信号を生成する。１ライン遅延回路は、水平同期信号に同期させて、水平反転信号を１ライン遅延させた遅延信号を、ラインメモリを用いて生成する。垂直期間識別信号生成回路は、垂直同期信号の前エッジをカウントした垂直期間識別信号を生成する。複数の信号反転回路は、少なくとも水平反転信号を反転した第１反転信号と遅延信号を反転した第２反転信号とをそれぞれ生成する。極性反転信号出力回路は、垂直期間識別信号と、少なくとも水平反転信号、遅延信号、第１反転信号及び第２反転信号とを夫々対応付けた極性反転信号を生成して出力する。
　以上により、本実施の形態における極性反転信号生成回路は、ラインメモリを用いたライン遅延と反転処理により位相を遅延した４種類の２Ｈ反転信号の組合せにより、４フレームで液晶印加電圧を相殺できる。
　（実施の形態２）
　実施の形態１では、極性反転信号生成回路１は、４種類の２Ｈ反転信号を生成して出力した。本実施の形態では、図９に示す極性反転信号生成回路４１は、８種類の４Ｈ反転信号を生成して出力する点が実施の形態１と異なる。図９は、本発明の実施の形態２における極性反転信号生成回路４１の構成を示すブロック図である。極性反転信号生成回路４１は、前エッジ検出回路４２と、前エッジ検出回路４３と、水平反転信号生成回路としての４水平反転信号生成回路（以下、４Ｈ反転生成回路と略記する）４４と、垂直期間識別信号生成回路４５と、１ライン遅延回路４６、第２の１ライン遅延回路４７と、第３の１ライン遅延回路４８と、インバータ回路４９と、インバータ回路５０と、インバータ回路５１と、インバータ回路５２と、極性反転信号出力回路としての８入力１出力回路５３とから構成されている。
　上記したように、本実施の形態における極性反転信号生成回路４１は、遅延信号を１ライン遅延させた第２遅延信号を生成する第２の１ライン遅延回路４７と、第２の１ライン遅延回路４７が出力する第２遅延信号をさらに１ライン遅延させた第３遅延信号を生成する第３の１ライン遅延回路４８と、第２の１ライン遅延回路４７の出力する第２遅延信号を反転して第３反転信号を生成する信号反転回路５１と、第３の１ライン遅延回路４８の出力する第３遅延信号を反転して第４反転信号を生成する信号反転回路としてのインバータ回路５２と、をさらに備えている。
　８入力１出力回路５３は、４水平期間毎に出力が論理値のＨレベルと論理値のＬレベルとに反転し、かつ位相が１ラインずつ異なる８種類の極性反転信号を生成する。そして、８入力１出力回路５３は、極性反転信号を、ソースドライバー用極性反転信号として出力する。
　前エッジ検出回路４２は、入力されたゲートドライバー用水平クロック信号からゲートドライバー用水平クロック信号の前エッジ信号を生成して出力する。前エッジ検出回路４２の具体的な構成については、後ほど図１０を用いて詳述する。
　前エッジ検出回路４３は、入力されたゲートドライバー用垂直スタート信号からゲートドライバー用垂直スタート信号の前エッジ信号を生成して出力する。前エッジ検出回路４３の具体的な構成については、後ほど図１１を用いて詳述する。
　水平反転信号生成回路としての４Ｈ反転信号生成回路４４は、前エッジ検出回路４２から入力されたゲートドライバー用水平クロック信号の前エッジ信号とリセット信号から、４水平期間毎に出力が論理値のＨレベルと論理値のＬレベルとに反転する水平反転信号としての４水平反転信号（以下、４Ｈ反転信号と略記する）を生成して出力する。４Ｈ反転信号生成回路４４の具体的な構成については、後ほど図１２を用いて詳述する。
　垂直期間識別信号生成回路４５は、前エッジ検出回路４３から入力されたゲートドライバー用垂直スタート信号の前エッジ信号とリセット信号から垂直期間識別信号を生成して出力する。垂直期間識別信号生成回路４５の具体的な構成については、後ほど図１３を用いて詳述する。
　インバータ回路４９は、４Ｈ反転信号生成回路４４から入力された水平反転信号としての４Ｈ反転信号Ａを反転し、第１反転信号としての４Ｈ反転信号Ｂを生成する。１ライン遅延回路４６は、ラインメモリを用いて４Ｈ反転信号生成回路４４から入力された４Ｈ反転信号Ａを１ライン遅延し、４Ｈ反転信号Ｃを生成する。すなわち、１ライン遅延回路４６は、水平同期信号に同期させて、水平反転信号としての４Ｈ反転信号Ａから、１ライン遅延させた遅延信号としての４Ｈ反転信号Ｃを生成する。第２の１ライン遅延回路４７は、１ライン遅延回路４６から入力された４Ｈ反転信号Ｃをさらに１ライン遅延させ、結果的に２ライン遅延させた４Ｈ反転信号Ｅを出力する。また、第３の１ライン遅延回路４８は、第２の１ライン遅延回路４７から入力された４Ｈ反転信号Ｅを更に１ライン遅延させ、結果的に３ライン遅延させた４Ｈ反転信号Ｇを出力する。
　インバータ回路４９は、４Ｈ反転信号生成回路４４から入力された４Ｈ反転信号Ａを反転し、４Ｈ反転信号Ｂを生成する。インバータ回路５０は、１ライン遅延回路４６から入力された１ライン遅延された４Ｈ反転信号Ｃを反転し、４Ｈ反転信号Ｄを生成する。インバータ回路５１は、第２の１ライン遅延回路４７から入力された２ライン遅延された４Ｈ反転信号Ｅを反転し、４Ｈ反転信号Ｆを生成する。インバータ回路５２は、第３の１ライン遅延回路４８から入力された３ライン遅延された４Ｈ反転信号Ｇを反転し、４Ｈ反転信号Ｈを生成する。
　８入力１出力回路５３は、４Ｈ反転生成回路４４で生成された４Ｈ反転信号Ａと、インバータ回路４９で生成された４Ｈ反転信号Ｂと、１ライン遅延回路４６で遅延された４Ｈ反転信号Ｃと、インバータ回路５０で生成された４Ｈ反転信号Ｄと、第２の１ライン遅延回路４７から入力された２ライン遅延された４Ｈ反転信号Ｅと、インバータ回路５１で生成された４Ｈ反転信号Ｆと、第３の１ライン遅延回路４８から入力された３ライン遅延された４Ｈ反転信号Ｇと、インバータ回路５２で生成した４Ｈ反転信号Ｈを入力し、垂直期間識別信号生成回路４５で生成された垂直識別信号により、ソースドライバー用極性反転信号を生成して出力する。
　まず、ゲートドライバー用水平クロック信号の前エッジ検出をおこなう前エッジ検出回路４２について図１０を用いて説明する。図１０は、本実施の形態における前エッジ検出回路４２の構成を示すブロック図である。前エッジ検出回路４２では、入力されるゲートドライバー用水平クロック信号をフリップフロップ５４で１クロック遅延し、遅延した信号をフリップフロップ５５でさらに１クロック遅延し、フリップフロップ５５で遅延した信号をインバータ５６で信号反転する。そして、インバータ５６で反転出力された信号と、フリップフロップ５４で遅延した信号とを論理和回路５７に入力し、ゲートドライバー用水平クロック信号の前エッジ信号を生成する。なお、図１０において、１Ｈは１水平期間を表す。
　次に、ゲートドライバー用垂直スタート信号の前エッジ検出をおこなう前エッジ検出回路４３について図１１を用いて説明する。図１１は、本実施の形態における前エッジ検出回路４３の構成を示すブロック図である。前エッジ検出回路４３では、入力されるゲートドライバー用垂直スタート信号をフリップフロップ５８で１クロック遅延し、遅延した信号をフリップフロップ５９でさらに１クロック遅延し、フリップフロップ５９で遅延した信号をインバータ６０で信号反転する。そして、インバータ６０で反転出力された信号と、フリップフロップ５８で遅延した信号とを論理和回路６１に入力し、ゲートドライバー用垂直スタート信号の前エッジ信号を生成する。なお、図１１において、１Ｖは１垂直期間を表す。
　次に、リセット信号とゲートドライバー用水平クロック信号の前エッジ信号から４Ｈ反転信号を生成する４Ｈ反転信号生成回路４４について、代表例の回路として図１２を用いて説明する。図１２は、本発明の実施の形態２における４Ｈ反転信号生成回路４４の構成を示すブロック図である。図１２のセレクタ６２と加算器６３とセレクタ６４で３ビットのカウンタ回路を構成している。リセット期間で［０００］にセットされるセレクタ６２から出力された信号は、ゲートドライバー用水平クロック信号の前エッジ信号の入力される毎に加算器６３によって加算処理を行うセレクタ６４で出力される信号により、１水平期間毎に３ビットデータとして出力される。ここで得られたデータの最上位ビットは４水平期間毎に「０→１→０→１→…」と繰り返す信号になることを利用し、セレクタ６５で３ビットデータの最上位ビットの論理を取得すれば、４Ｈ反転信号が出力される。
　次に、リセット信号とゲートドライバー用垂直スタート信号の前エッジ信号から垂直期間識別信号を生成する垂直期間識別信号生成回路４５について、図１３を用いて説明する。図１３は、本実施の形態における４Ｈ反転信号生成回路４５の構成を示すブロック図である。図１３では、セレクタ６６と加算器６７とセレクタ６８で３ビットのカウンタ回路を構成している。リセット期間で［０００］にセットされるセレクタ６６から出力された信号は、ゲートドライバー用垂直スタート信号の前エッジ信号の入力される毎に加算器６３によって加算処理を行うセレクタ６４で出力される信号により、１垂直期間毎に３ビットデータとして出力される。即ち、このデータは８垂直期間毎に［０００］［００１］［０１０］［０１１］［１００］［１０１］［１１０］［１１１］というデータで割り当てられる。
　上記処理により、４Ｈ反転信号生成回路４４で生成された４Ｈ反転信号Ａと、インバータ回路４９で反転処理した４Ｈ反転信号Ｂと、１ライン遅延回路４６で１ライン遅延処理された４Ｈ反転信号Ｃと、インバータ回路５０で反転処理した４Ｈ反転信号Ｄと、第２の１ライン遅延回路４７から入力された２ライン遅延処理された４Ｈ反転信号Ｅと、インバータ回路５１で反転処理した４Ｈ反転信号Ｆと、第３の１ライン遅延回路４８から入力された３ライン遅延処理された４Ｈ反転信号Ｇと、インバータ回路５２で反転処理した４Ｈ反転信号Ｈとになって、8入力１出力回路５３へ出力される。すなわち、垂直期間識別信号生成回路４５は、１垂直周期信号から垂直期間を８つに識別する垂直期間識別信号を生成する。
　８入力１出力回路５３に出力された８形態の４Ｈ反転信号Ａ、４Ｈ反転信号Ｂ、４Ｈ反転信号Ｃ、４Ｈ反転信号Ｄ、４Ｈ反転信号Ｅ、４Ｈ反転信号Ｆ、４Ｈ反転信号Ｇ、４Ｈ反転信号Ｈは、垂直期間識別信号生成回路４５から入力された直期間識別信号によって、１垂直期間ごとに信号が切替えられる。垂直期間識別信号が［０００］の時は４Ｈ反転信号Ａを選択し、垂直期間識別信号が［００１］の時は４Ｈ反転信号Ｇを選択し、垂直期間識別信号が［０１０］の時は４Ｈ反転信号Ｆを選択し、垂直期間識別信号が［０１１］の時は４Ｈ反転信号Ｃを選択し、垂直期間識別信号が［１００］の時は４Ｈ反転信号Ｂを選択し、垂直期間識別信号が［１０１］の時は４Ｈ反転信号Ｈを選択し、垂直期間識別信号が［１１０］の時は４Ｈ反転信号Ｅを選択し、垂直期間識別信号が［１１１］の時は４Ｈ反転信号Ｄを選択する。
　上記したように、本実施の形態における極性反転信号出力回路は、８入力１出力回路５３であって、水平反転信号、遅延信号、第２遅延信号、第３遅延信号、第１反転信号、第２反転信号、第３反転信号及び第４反転信号を、垂直期間識別信号に基づいて１ラインごとに遅延した８つの４水平反転信号を出力する。
　このようにして、本実施の形態における極性反転信号生成回路４１は、図１４に示すように、連続性のある４Ｈ反転信号を得ることができる。図１４において、横軸は画面のライン数を表し、縦軸はフレームを表す。ここでは、画面は、５２５ラインを想定して図示している。図１４に示すように、１フレームでは、最初に連続する４ライン（１ラインから４ラインまで）がＨレベルであって、次の４ライン(５ラインと８ライン)がＬレベルとなっている。そして、２フレームでは、１ラインから３ラインがＬレベルであって、続く４ライン(４ラインから６ライン)がＨレベル、続く４ライン(７ラインと１０ライン)がＨレベルとなっている。このように、フレームの境界でも連続性のある４Ｈ反転信号を得られている。本実施の形態では、これらのライン遅延と反転処理により位相を遅延した８種類の４Ｈ反転信号の組合せにより、８フレームで液晶印加電圧を相殺できる。
　以上のように、本実施の形態によれば、図１５Ａ、１５Ｂに示すようにフレームメモリによって液晶平均印加電圧をゼロにしなくても、ラインメモリを用いて液晶平均印加電圧をゼロにすることが可能である。また、図１６Ａ、１６Ｂに示すように従来の１水平期間毎の反転信号による映像信号反転操作では液晶印加平均電圧をゼロにできなかった。しかし、本実施の形態では、液晶表示装置の画素に残るＤＣ成分を相殺することが可能になる。説明を分かりやすくするため、従来例と同様に、入力信号として、図１７Ａ、１８Ａでは、黒と白とのラインが交互に３ラインずつ表示されるパターンについて、例示している。図１７Ｂ、１８Ｂ，１８Ｃは、本実施の形態の極性反転信号生成回路によってライン制御して、図１７Ａ、１８Ａの信号を液晶表示装置に表示した場合を表している。本発明の実施の形態によれば、図１７Ｂ、１８Ｃのもっとも右側の欄（ラインメモリによる液晶表示）に示すように、液晶ライン（図には、「液晶ＬＩＮＥ　Ｎｏ」と表示）ごとの液晶印可平均電圧は、すべて「０」である。すなわち、本発明の実施の形態１の２水平期間毎の反転信号による映像信号反転操作（図１７Ａ、１７Ｂ参照）および、本発明の実施の形態２の４水平期間毎の反転信号による映像信号反転操作（図１８Ａ、１８Ｂ、１８Ｃ参照）を実施することにより、各画素の液晶平均印加電圧をゼロ、即ち、液晶表示装置の画素に残るＤＣ成分を相殺することが可能になる。
　また、本発明では、ゲートドライバー用水平クロック信号およびゲートドライバー用垂直スタート信号を用いて説明したが、極性反転信号生成回路１、４１は、ゲートドライバー用水平クロック信号でなくとも他の水平周期が判別できる信号を用いてもよい。同様に、ゲートドライバー用垂直スタート信号は、他の垂直周期が判別できる信号を用いてもよい。
　また、本発明の極性反転信号生成回路は、２Ｈ極性反転信号、４Ｈ極性反転信号だけでなく、ｎＨ極性反転信号（ｎは２以上の整数）においても同様の効果を得ることができる。
　（実施の形態３）
　図１９は、本発明の実施の形態３における極性反転信号切り替えの概念を示すブロック図である。液晶パネルは低温になると応答性が悪くなり、実施の形態１、実施の形態２の極性反転信号生成回路では、残像が発生するという問題があった。
　そこで、図１９に示すように周囲温度によって出力電圧が変化するサーミスタ回路１９１を利用する。そのため、サーミスタ回路１９１の出力信号（電圧）をＣＰＵ１９２に入力する。
　ＣＰＵ１９２は、サーミスタ特性と入力された電圧値をデータ変換（Ａ／Ｄ変換）した値とから、周囲温度をデジタルデータとして検知する。ＣＰＵ１９２では、低温となる閾値（例えば、周囲温度が５度）を設定し、閾値以下となった場合は、実施の形態１、実施の形態２の極性反転信号生成回路で生成されたｎＨ極性反転信号（ｎは２以上の整数）から、通常の１Ｈ反転信号又は４Ｈ反転から２Ｈ反転など反転周期の短い信号に移行させるよう液晶制御装置１９３を制御して液晶表示装置１９４に入力する。
　一方、閾値より大きい場合は、通常の１Ｈ反転信号から、実施の形態１、実施の形態２の極性反転信号生成回路で生成されたｎＨ極性反転信号（ｎは２以上の整数）又は２Ｈ反転から４Ｈ反転など反転周期の長い信号を、液晶制御装置１９３を制御して液晶表示装置１９４に入力する。
　以上のように、低温時と常温高温時とで液晶表示装置１９４に入力する極性反転信号を切り替えることにより、低温時の残像特性の影響を少なくすることが出来る効果がある。
　（実施の形態４）
　実施の形態１から実施の形態３までは、極性反転信号生成回路について説明した。実施の形態４では、極性反転信号生成方法について説明する。本実施の形態の極性反転信号生成方法を実施するためには、図１や図９で示したような回路構成を用いてもよい。また、図２０のように構成された極性反転信号生成回路８１を用いてもよい。図２０は、本発明の実施の形態４における極性反転信号生成回路８１の構成を示すブロック図である。
　以下では、図２０を用いて極性反転信号生成回路８１の動作を説明する。極性反転信号生成回路８１には、図１や図９と同様に、全回路をリセットするためのリセット信号（ＲＳＴ）、ソースドライバー用のクロック信号（ＣＰＨ）、ゲートドライバー用水平クロック信号（ＣＰＶ）、ゲートドライバー用垂直スタート信号（ＳＴＶ）が入力されている。
　極性反転信号生成回路８１は、制御回路８３、極性反転信号出力回路８５を備えている。制御回路８３は、入力されたリセット信号（ＲＳＴ）、ソースドライバー用のクロック信号（ＣＰＨ）、ゲートドライバー用水平クロック信号（ＣＰＶ）、及びゲートドライバー用垂直スタート信号（ＳＴＶ）を用いて極性反転信号や極性反転信号出力回路８５の動作に必要な垂直期間識別信号などを生成する。そして、極性反転信号出力回路８５は、制御回路８３の制御に基づき、極性反転信号と垂直期間識別信号に応じて、ソースドライバー用極性反転信号を出力する。
　以下、具体的に極性反転信号生成方法について、その動作を示すフローチャートを用いて説明する。図２１は、実施の形態４における極性反転信号生成方法を説明するためのフローチャートである。ここでは、極性反転信号生成方法において、ｎ（ｎは４以上の整数）ラインの周期を有する極性反転信号を生成することとし、ｍは、ｎと等しいか小さい整数とする。また、ｋはｎ／２以上の整数とする。
　制御回路８３は、図２１に示すフローチャートに基づいて動作し、ＨレベルとＬレベルからなる極性反転信号を生成し、極性反転信号出力回路８５にソースドライバー用極性反転信号を出力させる。まず、極性反転信号を生成するために、制御回路８３は、その出力をＨレベルとする。そして、カウンタとして用いる整数Ｐを０にセットする（ステップＳ１０）。次に、制御回路８３は、１ラインの時間分だけ遅延し、Ｐを１つ増分する(ステップＳ１２)。そして、Ｐが、ｍ／２と等しくなったかを判定する(ステップＳ１３)。
　Ｐが、ｍ／２と等しくない場合（ステップＳ１３の「Ｎｏ」）、ステップＳ１０に戻って、一連のステップを繰り返す。Ｐが、ｍ／２と等しい場合（ステップＳ１３の「Ｙｅｓ」）、制御回路８３は、その出力をＬレベルとする。そして、カウンタとして用いる整数Ｐを０にセットする（ステップＳ１４）。次に、制御回路８３は、１ラインの時間分だけ遅延し、Ｐを１つ増分する(ステップＳ１５)。そして、Ｐはｍ／２と等しくなったかを判定する(ステップＳ１６)。
　Ｐが、ｍ／２と等しくない場合（ステップＳ１６の「Ｎｏ」）、ステップＳ１４に戻って、一連のステップを繰り返す。Ｐが、ｍ／２と等しい場合（ステップＳ１６の「Ｙｅｓ」）、ステップＳ１０に戻って、一連のステップを繰り返す。
　このようにして、制御回路２０は、ｍ／２ラインのＨレベルとｍ／２ラインのＬレベルの出力を有する極性反転信号を生成することができる。
　たとえば、図８で示した実施の形態１における２Ｈ反転信号の出力波形を得るためには、ｍを４とすればよい。そして、制御回路８３が、１フレームごとに極性反転信号の極性を反転すればよい。この場合、制御回路８３は、１フレームでは、２ラインのＨレベルと２ラインのＬレベルの出力を有する極性反転信号を生成することができる。また、２フレーム以降では、図８に示すように、先行するフレームに対して反転し、かつ１ライン遅延した極性反転信号を生成することができる。
　これは、画面が５２５ラインであるためである。この状況は、１１２５ラインでも同様である。なぜなら、５２５と１１２５もともに４の倍数に１を加えた数であるからである。制御回路８３は、それらの極性反転信号を極性反転信号出力回路８５にソースドライバー用極性反転信号を出力させることができる。
　また、図１４で示した実施の形態２における４Ｈ反転信号の出力波形を得るためには、ｍを８とすればよい。そして、制御回路８３が、１フレームごとに極性反転信号の極性を反転すればよい。このようにすれば、制御回路８３は、１フレームでは、４ラインのＨレベルと４ラインのＬレベルの出力を有する極性反転信号を生成することができる。また、２フレーム以降では、図１４に示すように、先行するフレームに対して反転し、かつ１ライン遅延した極性反転信号を生成することができる。
　上記したように本実施の形態における極性反転信号生成方法は、８ラインの周期を有し、連続する４ラインのＨレベルと、Ｈレベルに連続する４ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なる８個を１組とする水平極性反転信号を生成するステップと、８個を１組とする水平極性反転信号をソースドライバー回路に出力するステップと、を有してもよい。
　次に、実施の形態４における極性反転信号生成方法の他の例を説明する。図２２は、実施の形態４における極性反転信号生成方法の他の例を説明するためのフローチャートである。
　制御回路８３は、図２２に示すフローチャートに基づいて動作し、ＨレベルとＬレベルからなる極性反転信号を生成し、極性反転信号出力回路８５にソースドライバー用極性反転信号を出力させる。まず、極性反転信号を生成するために、制御回路８３は、その出力をＨレベルとする。そして、カウンタとして用いる整数Ｐを０にセットする（ステップＳ１０）。次に、制御回路８３は、１ラインの時間分だけ遅延し、Ｐを１つ増分する(ステップＳ１２)。そして、Ｐが、ｍ／２と等しくなったかを判定する(ステップＳ１３)。
　Ｐが、ｍ／２と等しくない場合（ステップＳ１３の「Ｎｏ」）、ステップＳ１０に戻って、一連のステップを繰り返す。Ｐが、ｍ／２と等しい場合（ステップＳ１３の「Ｙｅｓ」）、制御回路８３は、その出力をＬレベルとする。そして、カウンタとして用いる整数Ｐを０にセットする（ステップＳ１４）。次に、制御回路８３は、１ラインの時間分だけ遅延し、Ｐを１つ増分する(ステップＳ１５)。そして、Ｐはｍ／２と等しくなったかを判定する(ステップＳ１６)。
　Ｐが、ｍ／２と等しくない場合（ステップＳ１６の「Ｎｏ」）、ステップＳ１４に戻って、一連のステップを繰り返す。Ｐが、ｍ／２と等しい場合（ステップＳ１６の「Ｙｅｓ」）、制御回路８３は、その出力をＨレベルとする。そして、カウンタとして用いる整数Ｐを０にセットする（ステップＳ１７）。次に、制御回路８３は、１ラインの時間分だけ遅延し、Ｐを１つ増分する(ステップＳ１８)。そして、Ｐが、（ｎ－ｍ）／２と等しくなったかを判定する(ステップＳ１９)。
　Ｐが、（ｎ－ｍ）／２と等しくない場合（ステップＳ１９の「Ｎｏ」）、ステップＳ１７に戻って、一連のステップを繰り返す。Ｐが、（ｎ－ｍ）／２と等しい場合（ステップＳ１９の「Ｙｅｓ」）、制御回路８３は、その出力をＬレベルとする。そして、カウンタとして用いる整数Ｐを０にセットする（ステップＳ２０）。次に、制御回路８３は、１ラインの時間分だけ遅延し、Ｐを１つ増分する(ステップＳ２１)。そして、Ｐが、（ｎ－ｍ）／２と等しくなったかを判定する(ステップＳ２２)。
　Ｐが、（ｎ－ｍ）／２と等しくない場合（ステップＳ２２の「Ｎｏ」）、ステップＳ２０に戻って、一連のステップを繰り返す。Ｐが、（ｎ－ｍ）／２と等しい場合（ステップＳ２２の「Ｙｅｓ」）、制御回路８３は、ステップＳ１０に戻って、一連のステップを繰り返す。
　このようにして、制御回路８３は、ｍ／２ラインのＨレベルとｍ／２ラインのＬレベルと（ｎ－ｍ）／２ラインのＨレベルと（ｎ－ｍ）／２ラインのＬレベルとの出力を有する極性反転信号を生成することができる。なお、（ｎ－ｍ）／２が整数となるように、ｎ，ｍを選択する必要がある。
　ここで、極性反転信号生成回路８１が出力する出力波形の一例について説明する。図２３は、本発明の実施の形態４における４フレーム周期の場合の８Ｈ反転信号の出力波形を示す図である。この出力波形を得るためには、ｎを８、ｍを６とすればよい。そして、制御回路８３が、２フレームでは、１フレームの波形の１ライン遅延処理と反転処理をする。また、３フレームでは、１フレームの反転処理をする。そして、４フレームでは、１フレームの１ライン遅延処理をすればよい。すると、上記したフローチャートに基づく動作により、制御回路８３は、１フレームでは、３ラインのＨレベルと３ラインのＬレベルと１ラインのＨレベルと１ラインのＬレベルとの出力を有する極性反転信号を生成することができる。また、２フレーム以降では、図２３に示すように、先行するフレームに対して反転、または１ライン遅延処理の組み合わせを施した極性反転信号を生成することができる。これらの極性反転信号に基づいて、制御回路８３は極性反転信号出力回路８５にソースドライバー用極性反転信号を出力させることができる。
　なお、この場合では、４フレーム分の極性反転信号を用いているが、このような極性反転信号のパターンによれば、すべてのラインにおいて極性が、フレームのいずれかにおいて反転し、かつ、ＨレベルとＬレベルとの割合が４フレームにおいて同等となるので、各画素の液晶平均印加電圧をゼロ、即ち、液晶表示装置の画素に残るＤＣ成分を相殺することが可能になる。また、フレームの順序に従って、なるべく同一の画素に相当する極性反転信号が、ＨレベルとＬレベルとに変化して駆動されるようにすることが望ましい。この理由から、図２３の例を示している。
　上記したように本実施の形態における他の例の極性反転信号生成方法は、８ラインの周期を有し、連続する３ラインのＨレベルと、Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、Ｌレベルに連続する１ラインのＨレベルと、Ｈレベルに連続する１ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なる４個を１組とする水平極性反転信号を生成するステップと、４個を１組とする水平極性反転信号をソースドライバー回路に出力するステップと、を有してもよい。
　次に、上記した極性反転信号が４フレーム周期の場合をさらに拡張した場合について説明する。図２４は、本発明の実施の形態４における８フレーム周期の場合の８Ｈ反転信号の例の出力波形を示す図である。図２４は、図２３に示した１フレームから４フレームまでの４フレーム周期に加えて、５フレームから８フレームまでの４フレーム周期を追加したものである。すなわち、ｎを８、ｍを６とし、ｋを４としている。ここで、５フレームから８フレームまでの４フレームは、１フレームから４フレームまでの４フレームを反転して生成している。このようにすると各ラインにおけるＨレベルとＬレベルの出現確率は、図２３に比べて、さらに平均化される。従って液晶表示装置の画素に残るＤＣ成分の相殺を、より画面内で均一にすることができる。
　すなわち、本実施の形態における極性反転信号生成方法は、８ラインの周期を有し、連続する３ラインのＨレベルと、Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、Ｌレベルに連続する１ラインのＨレベルと、Ｈレベルに連続する１ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なる８個を１組とする水平極性反転信号を生成するステップと、８個を１組とする水平極性反転信号をソースドライバー回路に出力するステップと、を有してもよい。
　次に、上記した極性反転信号が４フレーム周期の場合をさらに拡張した場合について説明する。図２５は、本発明の実施の形態４における８フレーム周期の場合の１６Ｈ反転信号の他の例の出力波形を示す図である。この出力波形を得るためには、ｎを１６、ｍを６とすればよい。そして、制御回路８３が、２フレームでは、１フレームの波形の３ライン遅延処理をする。３フレームでは、１フレームの２ライン遅延処理と反転処理をする。そして、４フレームでは、１フレームの１ライン遅延処理をする。５フレームでは、１フレームの反転処理をする。６フレームでは、１フレームの３ライン遅延処理と反転処理をする。７フレームでは、１フレームの２ライン遅延処理をする。８フレームでは、１フレームの１ライン遅延処理と反転処理をすればよい。すると、上記したフローチャートに基づく動作により、制御回路８３は、１フレームでは、３ラインのＨレベルと３ラインのＬレベルと１ラインのＨレベルと１ラインのＬレベルとの出力を有する極性反転信号を生成することができる。また、２フレーム以降では、図２５に示すように、先行するフレームに対して反転、または１ライン遅延処理から３ライン遅延処理の組み合わせを施した極性反転信号を生成することができる。これらの極性反転信号に基づいて、制御回路８３は極性反転信号出力回路８５にソースドライバー用極性反転信号を出力させることができる。
　なお、この場合では、８フレーム分の極性反転信号を用いているが、このような極性反転信号のパターンによれば、すべてのラインにおいて極性が、フレームのいずれかにおいて反転し、かつ、ＨレベルとＬレベルとの割合が８フレームにおいて同等となるので、各画素の液晶平均印加電圧をゼロ、即ち、液晶表示装置の画素に残るＤＣ成分を相殺することが可能になる。また、フレームの順序に従って、なるべく同一の画素に相当する極性反転信号が、ＨレベルとＬレベルとに変化して駆動されるようにすることが望ましい。この理由から、図２５の例を示している。
　上記したように本実施の形態における極性反転信号生成方法は、８ラインの周期を有し、連続する５ラインのＨレベルと、Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、Ｌレベルに連続する３ラインのＨレベルと、Ｈレベルに連続する５ラインのＬレベルとを有し、位相がフレームごとに１ラインずつ異なる８個を１組とする水平極性反転信号を生成するステップと、８個を１組とする水平極性反転信号をソースドライバー回路に出力するステップと、を有してもよい。
　次に、上記した極性反転信号が８フレーム周期の場合をさらに拡張した場合について説明する。図２６Ａ、図２６Ｂは、本発明の実施の形態４における１６フレーム周期の場合の１６Ｈ反転信号の他の例の出力波形を示す図である。図２６Ａ、図２６Ｂは、図２５に示した１フレームから８フレームまでの８フレーム周期に加えて、９フレームから１６フレームまでの８フレーム周期を追加したものである。すなわち、すなわち、ｎを１６、ｍを６とし、ｋ＝８としている。ここで、９フレームから１６フレームまでの８フレームは、１フレームから８フレームまでの８フレームを反転して生成している。このようにすると各ラインにおけるＨレベルとＬレベルの出現確率は、図２５に比べて、さらに平均化される。従って液晶表示装置の画素に残るＤＣ成分の相殺を、より画面内で均一にすることができる。
　すなわち、本実施の形態における極性反転信号生成方法は、１６ラインの周期を有し、連続する５ラインのＨレベルと、Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、Ｌレベルに連続する３ラインのＨレベルと、Ｈレベルに連続する５ラインのＬレベルとを有し、位相がフレームごとに１ラインずつ異なる１６個を１組とする水平極性反転信号を生成するステップと、１６個を１組とする水平極性反転信号をソースドライバー回路に出力するステップと、を有してもよい。
　上記したように本実施の形態における極性反転信号生成方法は、インターレース方式の映像信号を表示する液晶表示装置における極性反転信号生成方法であって、
　１）映像信号の水平同期信号に同期し、ｎ（ｎは４以上の整数）ラインの周期を有し、連続するｎ／２ラインのＨレベルと、Ｈレベルに連続するｎ／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｎ個を１組とする水平極性反転信号を生成するステップと、ｎ個を１組とする水平極性反転信号をソースドライバー回路に出力するステップと、を有する。
　２）または、連続するｍ／２ラインのＨレベルと、Ｈレベルに連続するｍ／２ラインのＬレベルとを有し、かつ、Ｌレベルに連続する（ｎ－ｍ）／２ラインのＨレベルと、Ｈレベルに連続する（ｎ－ｍ）／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｋ（ｋはｎ／２以上の整数）個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号を反転して、ｋ個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号と、反転したｋ個を１組とする水平極性反転信号と、をソースドライバー回路に出力するステップと、を有する。
　３）または、連続するｍ／２ラインのＨレベルと、Ｈレベルに連続する（ｎ－ｍ）／２ラインのＬレベルとを有し、かつ、Ｌレベルに連続する（ｎ－ｍ）／２ラインのＨレベルと、Ｈレベルに連続するｍ／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｋ個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号を反転して、ｋ個を１組とする水平極性反転信号を生成するステップと、ｋ個を１組とする水平極性反転信号と、反転したｋ個を１組とする水平極性反転信号と、をソースドライバー回路に出力するステップと、を有する。
　このような方法により、各画素の液晶平均印加電圧をゼロ、即ち、液晶表示装置の画素に残るＤＣ成分を相殺することが可能になり、その結果、液晶表示装置を制御する信号操作で残像や焼付きを軽減することが可能になる。
　本発明は、ラインメモリ等の簡易な構成で実装された画素放電の悪い液晶表示装置において、表示面の残像や焼付きを軽減するための回路に利用できる。
　１，４１，８１　　極性反転信号生成回路
　２，３，４２，４３　　前エッジ検出回路
　４　　２Ｈ反転信号生成回路
　５，４５　　垂直期間識別信号生成回路
　６，４６，４７，４８　　１ライン遅延回路
　７，８，４９，５０，５１，５２　　インバータ回路
　９　　４入力１出力回路
　４４　　４Ｈ反転信号生成回路
　５３　　８入力１出力回路
　８３　　制御回路
　８５　　極性反転信号出力回路
　１９１　　サーミスタ回路
　１９２　　ＣＰＵ
　１９３　　液晶制御装置（液晶駆動用ＩＣ）
　１９４　　液晶表示装置（液晶パネル）

Claims (10)

  1. インターレース方式の映像信号を表示する液晶表示装置における極性反転信号生成回路であって、
    垂直同期信号及び水平同期信号から１水平反転信号を生成し、前記１水平周期反転信号から水平反転信号を生成する水平反転信号生成回路と、
    前記水平同期信号に同期させて、前記水平反転信号を１ライン遅延させた遅延信号として生成する１ライン遅延回路と、
    前記垂直同期信号の前エッジをカウントした垂直期間識別信号を生成する垂直期間識別信号生成回路と、
    少なくとも前記水平反転信号を反転した第１反転信号と前記遅延信号を反転した第２反転信号とをそれぞれ生成する複数の信号反転回路と、
    前記垂直期間識別信号と、少なくとも前記水平反転信号、前記遅延信号、前記第１反転信号及び前記第２反転信号とを夫々対応付けた極性反転信号を生成して出力する極性反転信号出力回路と、
    を具備する極性反転信号生成回路。
  2. 前記垂直期間識別信号生成回路は、１垂直周期信号から垂直期間を４つに識別する前記垂直期間識別信号を生成し、
    前記極性反転信号出力回路は、４入力１出力回路であって、前記水平反転信号、前記遅延信号、前記第１反転信号及び前記第２反転信号を、前記垂直期間識別信号に基づいて１ラインごとに遅延した４つの２水平反転信号を出力する請求項１記載の極性反転信号生成回路。
  3. 前記遅延信号を１ライン遅延させた第２遅延信号を生成する第２の１ライン遅延回路と、
    前記第２の１ライン遅延回路が出力する第２遅延信号をさらに１ライン遅延させた第３遅延信号を生成する第３の１ライン遅延回路と、
    前記第２の１ライン遅延回路の出力する第３反転信号と前記第３の１ライン遅延回路の出力する第４反転信号とをそれぞれ生成する複数の信号反転回路と、をさらに備え、
    前記垂直期間識別信号生成回路は、１垂直周期信号から垂直期間を８つに識別する前記垂直期間識別信号を生成し、
    前記極性反転信号出力回路は、８入力１出力回路であって、前記水平反転信号、前記遅延信号、前記第２遅延信号、前記第３遅延信号、前記第１反転信号、前記第２反転信号、前記第３反転信号及び前記第４反転信号を、前記垂直期間識別信号に基づいて１ラインごとに遅延した８つの４水平反転信号を出力する請求項１記載の極性反転信号生成回路。
  4. 周囲温度によって出力電圧が変化するサーミスタ回路と、
    前記サーミスタ回路から入力された前記出力電圧とサーミスタ特性に応じて周囲温度を検知するＣＰＵとを備え、
    前記ＣＰＵは、前記周囲温度が所定の閾値以下の場合は、
    　　１Ｈ反転信号を出力させるよう前記極性反転信号回路を制御し、
    前記周囲温度が所定の閾値より大きい場合は、
    　　２Ｈ極性反転信号または４Ｈ極性反転信号を出力させるよう前記極性反転信号回路を制御する、請求項１に記載の極性反転信号生成回路。
  5. インターレース方式の映像信号を表示する液晶表示装置における極性反転信号生成方法であって、
    前記映像信号の水平同期信号に同期し、ｎ（ｎは４以上の整数）ラインの周期を有し、
    　　連続するｎ／２ラインのＨレベルと、前記Ｈレベルに連続するｎ／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｎ個を１組とする水平極性反転信号を生成するステップと、
    　　ｎ個を１組とする前記水平極性反転信号をソースドライバー回路に出力するステップと、を有するか、または、
    　　連続するｍ／２ラインのＨレベルと、前記Ｈレベルに連続するｍ／２ラインのＬレベルとを有し、かつ、前記Ｌレベルに連続する（ｎ－ｍ）／２ラインのＨレベルと、前記Ｈレベルに連続する（ｎ－ｍ）／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｋ（ｋはｎ／２以上の整数）個を１組とする水平極性反転信号を生成するステップと、
    　　ｋ個を１組とする前記水平極性反転信号を反転して、ｋ個を１組とする水平極性反転信号を生成するステップと、
    　　ｋ個を１組とする前記水平極性反転信号と、反転したｋ個を１組とする前記水平極性反転信号と、をソースドライバー回路に出力するステップと、を有するか、または、
    　　連続するｍ／２ラインのＨレベルと、前記Ｈレベルに連続する（ｎ－ｍ）／２ラインのＬレベルとを有し、かつ、前記Ｌレベルに連続する（ｎ－ｍ）／２ラインのＨレベルと、前記Ｈレベルに連続するｍ／２ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なるｋ個を１組とする水平極性反転信号を生成するステップと、
    　　ｋ個を１組とする前記水平極性反転信号を反転して、ｋ個を１組とする水平極性反転信号を生成するステップと、
    　　ｋ個を１組とする前記水平極性反転信号と、反転したｋ個を１組とする前記水平極性反転信号と、をソースドライバー回路に出力するステップと、を有する、
    極性反転信号生成方法。
  6. ８ラインの周期を有し、連続する４ラインのＨレベルと、前記Ｈレベルに連続する４ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なる８個を１組とする水平極性反転信号を生成するステップと、
    ８個を１組とする前記水平極性反転信号をソースドライバー回路に出力するステップと、を有する請求項５に記載の極性反転信号生成方法。
  7. ８ラインの周期を有し、連続する３ラインのＨレベルと、前記Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、前記Ｌレベルに連続する１ラインのＨレベルと、前記Ｈレベルに連続する１ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なる４個を１組とする水平極性反転信号を生成するステップと、
    ４個を１組とする前記水平極性反転信号をソースドライバー回路に出力するステップと、を有する、
    請求項５に記載の極性反転信号生成方法。
  8. ８ラインの周期を有し、連続する３ラインのＨレベルと、前記Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、前記Ｌレベルに連続する１ラインのＨレベルと、前記Ｈレベルに連続する１ラインのＬレベルとを有し、位相がフレームごとに少なくとも１ライン異なる８個を１組とする水平極性反転信号を生成するステップと、
    ８個を１組とする前記水平極性反転信号をソースドライバー回路に出力するステップと、を有する、
    請求項５に記載の極性反転信号生成方法。
  9. ８ラインの周期を有し、連続する５ラインのＨレベルと、前記Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、前記Ｌレベルに連続する３ラインのＨレベルと、前記Ｈレベルに連続する５ラインのＬレベルとを有し、位相がフレームごとに１ラインずつ異なる８個を１組とする水平極性反転信号を生成するステップと、
    ８個を１組とする前記水平極性反転信号をソースドライバー回路に出力するステップと、を有する、
    請求項５に記載の極性反転信号生成方法。
  10. １６ラインの周期を有し、連続する５ラインのＨレベルと、前記Ｈレベルに連続する３ラインのＬレベルとを有し、かつ、前記Ｌレベルに連続する３ラインのＨレベルと、前記Ｈレベルに連続する５ラインのＬレベルとを有し、位相がフレームごとに１ラインずつ異なる１６個を１組とする水平極性反転信号を生成するステップと、
    １６個を１組とする前記水平極性反転信号をソースドライバー回路に出力するステップと、を有する、
    請求項５に記載の極性反転信号生成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013205464A (ja) * 2012-03-27 2013-10-07 Japan Display Inc 液晶表示装置及び製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004226470A (ja) * 2003-01-20 2004-08-12 Casio Comput Co Ltd 液晶表示装置及びその駆動制御方法
JP2005309274A (ja) * 2004-04-26 2005-11-04 Mitsubishi Electric Corp 液晶表示装置及びその交流駆動方法
JP2007086465A (ja) * 2005-09-22 2007-04-05 Denso Corp 液晶表示装置および車両周辺監視装置
JP2007226049A (ja) * 2006-02-24 2007-09-06 Optrex Corp 液晶表示装置及びその駆動方法
JP2007304555A (ja) * 2006-05-11 2007-11-22 Lg Philips Lcd Co Ltd 液晶表示装置及びその駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004226470A (ja) * 2003-01-20 2004-08-12 Casio Comput Co Ltd 液晶表示装置及びその駆動制御方法
JP2005309274A (ja) * 2004-04-26 2005-11-04 Mitsubishi Electric Corp 液晶表示装置及びその交流駆動方法
JP2007086465A (ja) * 2005-09-22 2007-04-05 Denso Corp 液晶表示装置および車両周辺監視装置
JP2007226049A (ja) * 2006-02-24 2007-09-06 Optrex Corp 液晶表示装置及びその駆動方法
JP2007304555A (ja) * 2006-05-11 2007-11-22 Lg Philips Lcd Co Ltd 液晶表示装置及びその駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013205464A (ja) * 2012-03-27 2013-10-07 Japan Display Inc 液晶表示装置及び製造方法

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